【課題】転位による結晶欠陥不良を防止できるようにする。
【解決手段】周辺回路領域Ｐにおいて、Ｏ_３−ＴＥＯＳ膜４ｃがソース／ドレイン領域２ｃとＳＯＧ膜４ｂとの間に形成されている。ソース／ドレイン領域２ｃに導入された不純物イオンの活性化の処理の時点でＳＯＧ膜４ｂに引っ張り応力が発生するものの、Ｏ_３−ＴＥＯＳ膜４ｃが介在しているため結晶欠陥が不純物拡散領域２ａ、２ｂに発生することを抑制でき転位の発生を抑制できる。 （もっと読む）

【課題】封止材形成により発生する半導体装置の反りを低減する。
【解決手段】半導体装置７０には、基板１、基板５、半導体チップ２、半導体チップ３、ダミーチップ４、封止材６、シート１１、シート１２、フィルム１３、フィルム１４、絶縁層１５、接続端子１６ａ乃至ｇ、ボール端子１７ａ乃至ｇ、リード端子１８ａ乃至ｄ、ボンディング端子１９ａ乃至ｄ、及びボンディングワイヤ２０ａ乃至ｄが設けられる。基板１上には、シート１１、半導体チップ２、シート１２、半導体チップ３、フィルム１３、ダミーチップ４、フィルム１４が積層形成される。シート１１、半導体チップ２、シート１２、半導体チップ３、フィルム１３、及びダミーチップ４は、封止材６で気密封止される。封止材６とフィルム１４上には、基板１と同じ形状で同じ熱膨張係数を有する基板５が設けられる。 （もっと読む）

【課題】制御電極と電荷蓄積層との間の高誘電率絶縁膜中に残留した炭素に起因した悪影響を抑制できるようにする。
【解決手段】シリコン基板２上にゲート絶縁膜５を形成し、ゲート絶縁膜５上にシリコン層６を形成する。シリコン層６上に下層絶縁膜７ａとしてシリコン酸化膜を形成し、下層絶縁膜７ａ上に中間絶縁膜７ｂとしてアルミニウム酸化物膜を形成する。中間絶縁膜７ｂを１原子層以上で且つ５ｎｍ以下の膜厚で形成した後に当該中間絶縁膜の形成温度以上で且つ１０００℃以上の酸化雰囲気中で処理時間１分以内で熱処理を行う。 （もっと読む）

【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板１にゲート絶縁膜５、多結晶シリコン膜６、加工用絶縁膜を積層して、ＲＩＥ法によりエッチングをして溝１ａ、１ｂを形成し、溝内にシリコン酸化膜を埋め込んでＣＭＰ処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜６が露出すると上面端部６ａが丸み加工される。これにより、多結晶シリコン膜６の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。 （もっと読む）

【課題】書き込みおよび消去特性を向上させる。
【解決手段】シリコン基板1に形成されたソース・ドレイン領域と、シリコン基板1のソー
ス・ドレイン領域間のチャネル領域上に形成されたトンネル絶縁膜である第1の絶縁膜2と
、第1の絶縁膜2上に第1の導電層3により形成された第1の導電層3と、第1の導電層3上に形
成された低誘電率絶縁膜および高誘電率絶縁膜の積層膜からなる第2の絶縁膜7を電極間絶
縁膜して形成し、第2の絶縁膜7上に第2の導電層8を制御ゲート電極として形成した二層ゲ
ート構造を有し、第2の絶縁膜7として窒素を添加したシリコン酸化膜7-1/高誘電率絶縁膜
7-2/シリコン酸化膜7-3の積層膜を形成する。 （もっと読む）

【課題】隣接セル間のキャパシタ容量を小さくし、隣接セル間干渉を抑制する。
【解決手段】本発明の半導体装置は、半導体基板２と、半導体基板２の上に形成されたゲート絶縁膜８と、ゲート絶縁膜８上に形成された浮遊ゲート電極９と、半導体基板２の表面に形成された素子分離溝３と、素子分離溝３内に埋め込まれた下部と、半導体基板２の表面から上方に突出した上部とからなる素子分離絶縁膜５とを有し、素子分離絶縁膜５内には上部から下部にわたり空洞部が形成されたものである。 （もっと読む）

【課題】ゲート加工後の酸化工程等において、酸化剤がフローティングゲート電極を構成するポリシリコン膜の下部を酸化することを極力防止する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板１上にゲート絶縁膜５、ポリシリコン膜６及びシリコン窒化膜１０を積層形成する工程と、ドライエッチングにより素子分離用溝４を形成する工程と、ＨＤＰ−ＣＶＤにより素子分離用溝４内に高密度の第１の酸化膜９を堆積して埋め込む工程であって、メモリセル部の素子分離用溝４に埋め込む第１の酸化膜９を、上面の高さが半導体基板１の活性領域２よりも上の位置まで堆積し、且つ、トレンチ４の上方を塞がないよう堆積する工程と、素子分離用溝４内に第１の酸化膜の密度より密度が低い第２の酸化膜１２を埋め込む工程と、シリコン窒化膜１０をストッパとして第１および第２の酸化膜を平坦化する工程と、メモリセル部の素子分離用溝４に埋め込まれた第２の酸化膜１２を除去する工程とを備えたものである。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。 （もっと読む）

【課題】歪みの少ないゲート電極を有するＥＥＰＲＯＭやＮＡＮＤフラッシュメモリ等の半導体装置およびその製造方を提供する。
【解決手段】半導体基板１１と、半導体基板１１の主面に、第１ゲート絶縁膜１２を介して形成された第１ゲート電極１３と、第１ゲート電極１３上に第２ゲート絶縁膜１６を介して形成された第２ゲート電極１７と、第２ゲート電極１７上に形成されるとともに、中央部が外周部より厚く、且つ第２ゲート電極１７内に２段凸状に突出したシリサイド膜１８と、第１ゲート電極１３と、第２ゲート電極１７と、シリサイド膜１８の側壁にそれぞれ形成された酸化膜２１と、第１ゲート電極１３および第２ゲート電極１７を挟むようにゲート長方向に沿って形成されたソースドレイン不純物層１９と、を具備する。 （もっと読む）

【課題】重ね合わせずれ誤差を低減できるようにする。
【解決手段】制御部２ａは、ショット内ディストーション形状の補正係数および／またはショット内ディストーション形状ショット間補正係数として５次以上のｎ次に線形分解した補正式の補正係数を算出し、ショット毎にディストーション誤差を補正する（Ｓ６、Ｓ７）。その後、露光装置が求められたパラメータを入力して露光する（Ｓ８）。 （もっと読む）