半導体装置およびその製造方法
【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタなどのトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型電界効果トランジスタなどのトランジスタを複数形成して半導体回路を構成する場合、当該複数のトランジスタ間の絶縁耐圧を確保するため、シールド用のポリシリコン配線パターンを隣り合うトランジスタ間に配置することで絶縁耐圧を確保することが提案されている（例えば、特許文献１参照）。
【０００３】
しかしながら、シールドポリシリコン配線パターンが十分な絶縁分離能力を発揮するためにはゲート電極とシールドポリシリコン配線パターンとを構造的に接触させないだけの距離を確保する必要がある。この距離が十分確保されていないと、絶縁分離能力の低下を招き、シールドポリシリコン配線パターンとゲート電極配線との間に大きなリーク電流が生じフィールド部における耐圧が悪化し、歩留まりが著しく低下する。
【０００４】
このため、近年の設計ルールの縮小化に伴いチップ面積が縮小化すると、加工およびリソグラフィ加工マージンを確保するため当該パターンを縮小することが困難である。しかも、チップ面積が縮小化するとプロセス中にゴミ、コンタミネーションの影響によってショートしてしまう虞もある。
【０００５】
素子分離領域によるフィールド部の耐圧を向上させるため、素子分離領域の深さをより深くする方法が考えられるが、たとえＳＴＩ構造の素子分離領域を適用し深さをより深くしたとしても素子分離領域の体積が増大するため、半導体基板の応力が強くなりＤＣ不良（スタンバイ不良）を引き起こす可能性がある。したがって、応力を減少させるためには素子分離領域の深さを浅くして素子分離領域内の埋込材の体積を減少させる必要があるものの逆にフィールド部の耐圧が低下するという問題を生じる。
【特許文献１】特開２００６−５９９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、アクティブエリアを島状に分断する素子分離溝が表層に形成された半導体基板と、前記半導体基板の素子分離溝内に埋め込まれることにより前記アクティブエリアに隣接して形成された素子分離膜と、前記アクティブエリア上にゲート絶縁膜を介して形成されたゲート電極であって、一端部および他端部を有し、前記一端部および前記他端部がそれぞれ前記アクティブエリアに隣接した前記素子分離膜上に張り出したゲート電極とを備え、前記素子分離膜上に張り出した前記ゲート電極の一端部の長さが前記前記素子分離膜上に張り出した前記ゲート電極の他端部の長さと異なる長さに形成されていることを特徴としている。
【０００８】
本発明の別の態様は、チャネル領域を挟んだソース／ドレイン領域を含むアクティブエリアを複数の島状に分断する素子分離溝が形成された半導体基板と、前記半導体基板の素子分離溝内にそれぞれ埋め込まれた素子分離膜であって、上面が前記半導体基板の上面から上方に突出して構成された素子分離膜と、前記半導体基板の第１アクティブエリア上にゲート絶縁膜を介して当該第１アクティブエリアを平面的に横切って形成された第１のゲート電極であって、当該第１アクティブエリアの片脇に位置する前記素子分離膜上に所定の第１長さで張り出した第１張出部と、当該第１アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第１長さとは異なる第２長さで張り出した第２張出部とを備えた第１のゲート電極と、前記半導体基板の第２アクティブエリア上にゲート絶縁膜を介して当該第２アクティブエリアを平面的に横切って形成された第２のゲート電極であって、当該第２アクティブエリアの片脇に位置する前記素子分離膜上に所定の第３長さで張り出した第３張出部と、当該第２アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第３長さとは異なる第４長さで張り出した第４張出部とを備えた第２のゲート電極と、前記第１のゲート電極の第１張出部の上面上に構成された第１ヴィアプラグと、前記第１のゲート電極の第２張出部の上面上に構成された第２ヴィアプラグと、前記第２のゲート電極の第３張出部の上面上に構成された第３ヴィアプラグと、前記第２のゲート電極の第４張出部の上面上に構成された第４ヴィアプラグと、前記第２および第３ヴィアプラグの上面上を連結しつつ前記第１および第４ヴィアプラグを非連結にした導電層とを備えたことを特徴としている。
【０００９】
本発明の別の態様は、チャネル領域を挟んだソース／ドレイン領域をそれぞれ半導体基板に含む第１および第２のアクティブエリア上にゲート絶縁膜を介してそれぞれのアクティブエリアを平面的に横切って第１および第２のゲート電極を形成する工程であって、第１のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第１のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第１および第２張出部を備えてなる第１のゲート電極を形成すると共に、第２のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第２のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第３および第４張出部を備えてなる第２のゲート電極を形成する工程と、前記第１および第２のゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１のゲート電極の第１および第２張出部の上面上にそれぞれ達する第１および第２ホールを形成すると共に、前記層間絶縁膜に前記第２のゲート電極の第３および第４張出部の上面上にそれぞれ達する第３および第４ホールを形成する工程と、前記第１ないし第４ホール内にそれぞれ第１ないし第４プラグを形成する工程と、前記層間絶縁膜上に前記第２および第３のプラグの上面上を連結しつつ前記第１および第２のプラグを非連結にした導電層を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、素子分離領域の深さを抑制しながら耐圧の低下を抑制できる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の周辺回路領域を構成するワード線転送トランジスタ部の構造に適用した第１の実施形態について図面を参照しながら説明する。
【００１２】
図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。
この図１に示すように、フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを具備して構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣは周辺回路領域Ｐ内に構成される。
【００１３】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ０…ＢＬｎ−１側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えばｍ＝３２個）直列接続されたメモリセルトランジスタＭＴ０…ＭＴｍ−１とを備えてなる。
【００１４】
これらのセルユニットＵＣは、行方向にｎ列並列に配列されることによって１つのブロックＢを構成している。メモリセルアレイＡｒは、１つのブロックＢが列方向に複数ブロック配列されることによって構成されている。尚、メモリセルアレイＡｒは単一の構成である実施形態を示すが、複数のプレーンに分割構成されていても良い。
【００１５】
周辺回路領域Ｐはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に構成されている。周辺回路ＰＣは、制御回路ＣＣと、この制御回路ＣＣに電気的に接続された高耐圧系のワード線転送トランジスタ部ＷＴＢと、センスアンプＳＡとを具備して構成されている。
【００１６】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１（以降必要に応じてＷＴと略す）とを備えており、これらのトランジスタは１つのブロックＢ毎に設けられる。
【００１７】
制御回路ＣＣは、アドレス信号が与えられると、図示しない昇圧回路を介して駆動電圧（例えば、２０Ｖ）を必要に応じて昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴのゲートに適切な所定電圧を供給することで、複数のブロックのうちの１つのブロックＢを選択する。
【００１８】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。
【００１９】
また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
【００２０】
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極（選択ゲート電極ＳＧＤ：図２参照）が選択ゲート線ＳＧＬＤによって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極（選択ゲート電極ＳＧＳ：図２参照）が選択ゲート線ＳＧＬＳによって電気的に接続されている。
【００２１】
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極（制御ゲート電極ＣＧ：図２参照）がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのソース側がソース線ＳＬに共通接続されている。尚、ソース線ＳＬは、図示しないがソース線ドライバに電気的に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２２】
図２は、セルユニットＵＣの半導体断面構造を模式的に示している。ｐ型のシリコン基板２には、その表層にｎウェル領域２ａが構成されていると共に、そのさらに表層にｐウェル領域２ｂが構成されている。このｐウェル領域２ｂには、上述の選択ゲートトランジスタＳＴＤ、ＳＴＳ、メモリセルトランジスタＭＴ０〜ＭＴｍ−１（以降、必要に応じてＭＴと略す）が構成されている。このようなウェル構造を採用することにより、ｐウェル領域２ａに消去用の高電圧を印加することができる。
【００２３】
ｐウェル領域２ｂ上には、ゲート絶縁膜３を介して選択ゲートトランジスタＳＴＤ、ＳＴＳの選択ゲート電極ＳＧＤ、ＳＧＳがそれぞれＹ方向に離間して構成されていると共に、選択ゲート電極ＳＧＤ−ＳＧＳ間のｐウェル領域２ｂ上にゲート絶縁膜３を介してメモリセルトランジスタＭＴ０〜ＭＴｍ−１のゲート電極ＭＧがＹ方向に並設して構成されている。
【００２４】
メモリセルトランジスタＭＴのゲート電極ＭＧは、例えば多結晶シリコン層４からなる浮遊ゲート電極ＦＧと、例えばＯＮＯ膜からなるゲート間絶縁膜５と、このゲート間絶縁膜５上に形成された制御ゲート電極ＣＧとによって構成されスタックゲート構造をなしている。
【００２５】
選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤ、および選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳは、メモリセルトランジスタＭＴ０〜ＭＴｍ−１のゲート電極ＭＧの構造とほぼ同様の構造をなしているが、ゲート間絶縁膜５に開口５ａが構成されており、ゲート電極ＭＧの浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとが構造的および電気的に接触した構造をなしている。
【００２６】
各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間、ゲート電極ＭＧ−ＳＧＳ間にはｐウェル領域２ｂの表層にソース／ドレインとなる不純物拡散層２ｃが形成されている。選択ゲート電極ＳＧＤのドレイン側のｐウェル領域２ｂの表層には高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはビット線コンタクトＣＢを介してビット線ＢＬ０〜ＢＬｎ−１が構成されている。
【００２７】
選択ゲート電極ＳＧＬＳのソース側のｐウェル領域２ｂの表層には、高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはソース線コンタクトＣＳを介してソース線ＳＬの配線構造が構成されている。
【００２８】
図３は、メモリセル領域内の構造のうち特に図２のＥ−Ｅ線に沿う断面を特にゲート電極部分のみを模式的に示している。この図３に示すように、シリコン基板２のｐウェル領域２ｂに素子分離膜１０が構成されている。この素子分離膜１０は、シリコン基板２の表層に形成された素子分離溝内に埋め込まれたＳＯＧ膜などのシリコン酸化膜を含んで構成されておりシリコン基板２の上面から上方に突出して構成されている。この素子分離膜１０は、その上側面がＸ方向（Ｙ方向に交差）に隣り合う多結晶シリコン層４（浮遊ゲート電極ＦＧ）の下側面およびゲート絶縁膜３の側面に沿って形成されている。ゲート間絶縁膜５は、浮遊ゲート電極ＦＧの上側面、素子分離膜１０の上面に沿って形成されている。このゲート間絶縁膜５の上には制御ゲート電極ＣＧが構成されており、ワード線ＷＬによって連結されている。
【００２９】
図１に示すように、書込／読出／消去時において、周辺回路ＰＣは書込／読出／消去時のそれぞれに応じて選択ゲートドライバ線ＳＧ１、ＳＧ２、ワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１やｐウェル２ｂ、ビット線ＢＬ０〜ＢＬｎ−１に対して必要に応じて適切な所定電圧を与えると共に、アドレスデコーダＡＤＣがブロックＢを選択するための選択信号を転送ゲート線ＴＧからブロック選択された転送トランジスタ部ＷＴＢの各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴのゲートに電圧を印加することで、ドライバ線ＳＧ１、ＳＧ２、ＷＤＬ０〜ＷＤＬｍ−１から選択ブロックＢ内の選択ゲート線ＳＧＬＤ、ＳＧＬＳやワード線ＷＬ０〜ＷＬｍ−１に信号を転送する。
【００３０】
図４（ａ）は、転送ゲートトランジスタの配列構造を平面図によって概略的に示しており、図４（ｂ）は、図４のＡ−Ａ線に沿うゲート長方向断面を模式的に示している。
図４（ｂ）に示すように、複数の転送ゲートトランジスタＷＴは、シリコン基板２の表層に設けられるシャロートレンチアイソレーション（Shallow Trench Isolation）構造の素子分離領域ＳＴＩによって素子分離されたそれぞれ島状の複数のアクティブエリアＡＡに対し高耐圧トランジスタとして構成されている。複数の転送ゲートトランジスタＷＴは、所定の一方向（ゲート長方向）に並設されており、これら一行のトランジスタＷＴが直交方向（ゲート幅方向）に複数行配列されている。
【００３１】
図４（ｂ）に示すように、素子分離領域ＳＴＩには素子分離膜１０が埋め込まれている。この素子分離膜１０は、シリコン基板２の表層に形成された溝内に埋め込まれたシリコン酸化膜を含んで構成されており、その上面はシリコン基板２の上面より上方に突出して構成されている。すなわち、これらの素子分離膜１０の構造は、メモリセル領域Ｍ内の構造と同様である。尚、図４（ａ）に示すように、ゲート幅方向に隣り合うトランジスタＷＴのアクティブエリアＡＡ間には、素子分離領域ＳＴＩ上にシールド層ＳＬＤが形成されている。このシールド層ＳＬＤは、ゲート長方向に沿って形成されており、周辺回路ＰＣが例えば０Ｖまたは所定の負のバイアスを印加することでパンチスルーリーク電流を抑制すると共にフィールド反転を防止するための構成であり、これにより信頼性を向上できる。
【００３２】
図４（ｂ）に示すように、複数のトランジスタＷＴは、それぞれ、シリコン基板２上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１１上に形成されたゲート電極ＰＧと、このゲート電極ＰＧ脇のシリコン基板２の表層に形成されたソース領域Ｓ／ドレイン領域Ｄ（図４（ａ）参照）とを備えている。尚、ソース／ドレイン領域Ｓ／Ｄは、図４（ｂ）のゲート電極ＰＧ断面の掲載面の交差方向（奥行方向））脇に構成されているもので図４（ｂ）には図示していない。
【００３３】
ゲート電極ＰＧは、ゲート長方向に隣り合う素子分離膜１０間に挟まれて構成された多結晶シリコン層１２と、この多結晶シリコン層１２の上面上に直接形成された絶縁膜１３と、この絶縁膜１３の上面上に直接形成された多結晶シリコン層１４とを備えている。尚、絶縁膜１３には貫通孔（スリット）が設けられており、多結晶シリコン層１２および１４が当該貫通孔を通じて構造的に接触するように構成されている。
【００３４】
尚、本実施形態においては、各ゲート電極ＣＧ、ＰＧの材質についてポリゲートに適用した実施形態を示すが、多結晶シリコン層１４の上部に必要に応じてタングステン、コバルトなどの金属をシリサイド化してゲート電極ＰＧを構成してもよい。ゲート電極ＣＧについても同様である。また、多結晶シリコン層４を浮遊ゲート電極ＦＧとして構成した実施形態を示すが、この浮遊ゲート電極ＦＧに代えてシリコン窒化膜を適用し所謂ＳＯＮＯＳ、ＭＯＮＯＳ構造に適用してもよい。このように、ゲート電極ＰＧ、ＭＧを構成する電極材料は適宜変更してもよい。
【００３５】
多結晶シリコン層１２は、その上面が素子分離膜１０の上面とほぼ面一に構成されている。多結晶シリコン層１４は、ゲート長方向両脇に位置する素子分離膜１０の上面上の一部に張り出して構成されており、アクティブエリアＡＡの一部上方を横切って所定の直線方向に沿って延設されている。ゲート電極ＰＧは、トランジスタＷＴのチャネル領域上にゲート絶縁膜１１を介して形成されている。
【００３６】
多結晶シリコン層１４の一方の張出部（一端部）１４ａは、その張り出した長さＬ１が逆側の他方の張出部（他端部）１４ｂの長さＬ２に比較して長く、張出部１４ａ、１４ｂのゲート長方向の両方向の長さＬ１、Ｌ２が互いに異なる長さで非対称構造に構成されている。張出部１４ａは、複数のトランジスタＷＴのゲート電極ＰＧにおいて互いに同一方向側（図４（ｂ）では左方向側）に設けられている。
【００３７】
各トランジスタＷＴの張出部１４ａの上面上に位置してそれぞれヴィアプラグ１５が構成されている。これらのヴィアプラグ１５は素子分離領域ＳＴＩの上方に位置して構成されている。これらのヴィアプラグ１５は、それぞれ例えばタングステン（Ｗ）およびタングステンを覆うバリアメタル膜により構成されており上下方向に延伸して構成されている。
【００３８】
タングステン（Ｗ）層１６が複数のヴィアプラグ１５の上面上を連結して導電層として構成されている。このタングステン層１６は、転送ゲート線ＴＧとして機能する。各電気的要素１２、１４〜１６間には、層間絶縁膜１７が構成されている。この層間絶縁膜１７は例えばシリコン酸化膜により構成されている。尚、タングステン層１６と層間絶縁膜１７との間にはバリアメタル膜（図示せず）が形成されている。
【００３９】
次に、上記構成の製造方法について図５〜図１０を参照しながら説明する。尚、図５〜図１０の各図面において、（ａ）を付した図面は、メモリセル領域Ｍ内の構造について現しており、（ｂ）を付した図面は、周辺回路領域Ｐ内の構造について現している。
【００４０】
尚、本実施形態は、ゲート電極ＰＧ、ＭＧの構造およびその製造方法に特徴を備えるものであり、当該部分の製造方法以外については適宜説明を省略して示す。したがって、本発明においては、当該説明に記載しない他の領域の構造についての製造方法を付加した方法に適用しても良いし、工程を省略した製造方法に適用してもよいし、必要に応じて工程を入れ替えて適用しても良い。
【００４１】
まず、図５（ａ）および図５（ｂ）に示す構造を構成するまでの工程を概略的に説明する。シリコン基板２のメモリセル領域Ｍにウェル２ａ、２ｂを形成するための不純物イオンを注入し熱処理して活性化し、また、シリコン基板２の上面を熱酸化処理することで高耐圧トランジスタ（転送ゲートトランジスタＷＴ）用のゲート絶縁膜１１を厚く形成する。次に、メモリセル領域Ｍ内において、ゲート絶縁膜１１を剥離し、シリコン基板２の上面を熱酸化処理することでメモリセルトランジスタＭＴ用のゲート絶縁膜３をゲート絶縁膜１１の膜厚よりも薄く形成する。
【００４２】
次に、全面にＬＰ−ＣＶＤ法を用いて、メモリセル領域Ｍ内においてゲート絶縁膜３の上に多結晶シリコン層４を堆積すると同時に、周辺回路領域Ｐ内においてゲート絶縁膜１１の上に多結晶シリコン層１２を堆積する。次に、両領域ＭおよびＰ内において異方性エッチング処理して素子分離溝を形成することでアクティブエリアＡＡを複数に分断する。このとき、メモリセル領域Ｍ内のアクティブエリアＡＡは帯状に分離され、周辺回路領域Ｐ内のアクティブエリアＡＡは島状に分離されマトリクス状に配設される。
【００４３】
次に、分断された素子分離溝内に素子分離膜１０を埋込み、素子分離膜１０の上面位置を調整する。このとき、メモリセル領域Ｍ内においては、素子分離膜１０の上面位置を多結晶シリコン層４の上面位置よりも下方で且つゲート絶縁膜３の上面位置よりも上方に位置するように調整する。周辺回路領域Ｐ内においては、素子分離膜１０の上面が多結晶シリコン層１２の上面とほぼ一致するように調整する。
【００４４】
次に、ゲート間絶縁膜５、１３、多結晶シリコン層６、１４、シリコン窒化膜２１、マスクパターン２２の材料を順に堆積し、マスクパターン２２を形成する。なお、周辺回路領域Ｐ内のゲート間絶縁膜１３にはスリットが形成され、多結晶シリコン層１２と多結晶シリコン層１４が導通している。
【００４５】
図６（ａ）は、この段階のメモリセル領域Ｍ内におけるマスク２２の形成領域を平面図によって示しており、図６（ｂ）は、この段階の周辺回路領域Ｐ内におけるマスクパターン２２の形成領域を平面図により示している。これらの図６（ａ）および図６（ｂ）に示すように、マスクパターン２２は各領域ＭおよびＰ内において図中の横方向（Ｘ方向、ゲート長方向）に延伸し、当該横方向に交差する縦方向（Ｙ方向、ゲート幅方向）に離間して形成される。尚、Ｘ方向とゲート長方向、および、Ｙ方向とゲート幅方向は一致している実施形態を示す。
【００４６】
特に周辺回路領域Ｐ内においては、図６（ｂ）に示すように、マスクパターン２２は、１の島状のアクティブエリアＡＡの中央を一方向に横切るように形成されている。また、マスクパターン２２は、当該アクティブエリアＡＡの中央を横切るマスクパターン２２とは別に当該マスクパターン２２の延伸方向に交差する方向に離間した平面領域に位置して素子分離領域ＳＴＩの上方に形成される。
【００４７】
次に、図７（ａ）、図７（ｂ）に、それぞれ図６（ａ）のＣ−Ｃ線に沿う断面、図６（ｂ）のＤ−Ｄ線に沿う断面を示すように、メモリセル領域Ｍ内においては、マスクパターン２２をマスクとしてシリコン窒化膜２１、制御ゲート電極ＣＧを構成する多結晶シリコン層６、ゲート間絶縁膜５、浮遊ゲート電極ＦＧ（多結晶シリコン層４）を異方性エッチング処理する。また、これと同時に、周辺回路領域Ｐ内においては、マスクパターン２２をマスクとしてシリコン窒化膜２１、ゲート電極ＰＧを構成する多結晶シリコン層１４、ゲート間絶縁膜１３、多結晶シリコン層１２を異方性エッチング処理する。
【００４８】
このエッチング処理により、メモリセル領域Ｍ内においては、制御ゲート電極ＣＧ、ゲート間絶縁膜５、浮遊ゲート電極ＦＧが複数に分断され、周辺回路領域Ｐ内においては、ゲート電極ＰＧが複数に分断形成される。その後、マスクパターン２２をアッシング処理などを用いて除去する。
【００４９】
このとき、図６（ａ）のＢ−Ｂ線に沿う断面および図６（ｂ）のＡ−Ａ線に沿う断面においては、それぞれ図５（ａ）および図５（ｂ）に示す断面構造からシリコン窒化膜２２が除去された状態に形成されるため、図８（ａ）および図８（ｂ）に示すように各膜３〜６、２１、１１〜１４は残留する。
【００５０】
次に、図９（ａ）および図９（ｂ）に示すように、マスクパターン２３を形成する。マスクパターン２３の形成領域は、図１０（ａ）および図１０（ｂ）に平面的に示している。図１０（ａ）および図１０（ｂ）には、ハッチングされている領域がマスクパターン２３によって覆われている領域となっている。
【００５１】
このマスクパターン２３の形成領域を具体的に説明すると、メモリセル領域Ｍ全体を覆い、周辺回路領域Ｐ内においてアクティブエリアＡＡの中央をゲート長方向に横切った多結晶シリコン層１４、シリコン窒化膜２１を素子分離領域ＳＴＩの一部上で分断するための領域を開口領域Ｒとしたそれ以外の領域である。この開口領域Ｒは、ゲート長方向の幅が同一幅に形成されていると共に、ゲート長方向に対して互いに等間隔で設けられている。
【００５２】
マスクパターン２３の開口領域Ｒは、平面的には素子分離領域ＳＴＩの一部領域の上方に位置して構成されている。また、図１０（ｂ）に示すように、マスクパターン２３の開口領域Ｒのゲート長方向中心は、隣り合うアクティブエリアＡＡ−ＡＡ間の中央からゲート長方向にずれている。
【００５３】
次に、図１１（ａ）および図１１（ｂ）に示すように、マスクパターン２３をマスクとしてシリコン窒化膜２１、多結晶シリコン層１４を異方性エッチング処理する。このエッチング処理により、図１１（ｂ）に示すように、周辺回路領域Ｐ内においてトランジスタＷＴのゲート電極ＰＧが複数に分断される。
【００５４】
その後、マスクパターン２３をアッシング処理などによって除去する。このようにして、メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧ、周辺回路領域Ｐ内のゲート電極ＰＧの基部として多結晶シリコン層６、１４が形成されるが、この後、必要に応じてシリコン窒化膜２１の除去工程、多結晶シリコン層６、１４の上部の金属シリサイド化工程、各ゲート電極ＭＧ、ＳＧ、ＰＧ間に層間絶縁膜１７を埋込む工程、不純物通過抑制用のバリア膜を成膜する工程、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ヴィアプラグ１５（タングステン）などのプラグ形成工程、タングステン層１６（転送ゲート線ＴＧ）の形成工程などが行われる。
【００５５】
ここでは、図４を参照してゲート電極ＰＧの上面上にヴィアプラグ１５を構造的に接続するための方法について説明する。ゲート電極ＭＧ、ＳＧ、ＰＧを形成した後、ＣＶＤ法を用いて層間絶縁膜１７を堆積する。次に、層間絶縁膜１７の上面上にマスクパターン（図示せず）を形成し、異方性エッチング処理することでゲート電極ＰＧの上面上に達するヴィアホールを形成する。
【００５６】
このとき、図４（ａ）、図４（ｂ）に示すように、平面的に素子分離領域ＳＴＩに包含する領域内にヴィアホールを形成するため、多少のマスク合わせずれがゲート幅方向に生じたとしてもヴィアホールがアクティブエリアＡＡ上に達する虞がなくなる。したがって、ヴィアホール内にヴィアプラグ１５の構成材料としてタングステンを埋め込んだとしても当該ヴィアプラグ１５がアクティブエリアＡＡに構造的に接触する虞がなくなる。すなわち、ヴィアプラグ１５の平面的な構成領域を素子分離領域ＳＴＩの一部領域に包含するように構成することで合わせずれマージンを大きくすることができリソグラフィ処理の信頼性を向上できる。
【００５７】
次に、ヴィアプラグ１５を層間絶縁膜１７の上面上でＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理し、層間絶縁膜１７上および複数のヴィアプラグ１５上を渡るようにＣＶＤ法を用いてタングステン層１６を成膜する。このようにしてフラッシュメモリ装置１の主電気的要素を構成することができる。
【００５８】
発明者らは、このように形成された構造についてシミュレーションを行っている。図１２は、前述説明したゲート電極非対称構造と、比較対象となるゲート電極対称構造を適用した場合のリーク電流Ｉｄ−ゲート電圧Ｖｇをシミュレーションした結果を示している。特に、ゲート電極ＰＧに電圧Ｖｇを印加すると、隣り合うトランジスタＷＴのドレインＤ−Ｄ間（図４参照）に電流が検出されるが、この図１２に示すシミュレーションではゲート長方向に隣り合うゲート電極ＰＧ−ＰＧ間に電圧Ｖｇを印加したときに、当該隣り合うトランジスタＷＴのドレインＤ−Ｄ間に流れる電流を電流Ｉｄとして示している。
【００５９】
図１２に示すデータは、以下に示すシミュレーション条件にて得られたシミュレーション結果を示している。
（１−１）ゲート長方向に隣り合う両ゲート電極ＰＧ−ＰＧ（１４）間が構造的に接続（離間距離Ｄ１＝０）
（１−２）ゲート長方向に隣り合うゲート電極間距離Ｄ２（＞Ｄ１）、但し、素子分離領域ＳＴＩ上で対称構造（張出部１４ａの長さＬ１＝張出部１４ｂの長さＬ２）
（１−３）ゲート長方向に隣り合うゲート電極間距離Ｄ３（Ｄ＞Ｄ３＞Ｄ２、Ｄは素子分離領域ＳＴＩのゲート長方向幅）、但し、素子分離領域ＳＴＩ上で対称構造（張出部１４ａの長さＬ１＝張出部１４ｂの長さＬ２）
（２−１）ゲート長方向に隣り合うゲート電極間距離Ｄ４（＝Ｄ／２）、但し、素子分離領域ＳＴＩ上で非対称構造（張出部１４ａの長さＬ１＜＞張出部１４ｂの長さＬ２）
（２−２）ゲート長方向に隣り合うゲート電極間距離Ｄ５（＝（Ｄ＋Ｄ２）／２）、但し、素子分離領域ＳＴＩ上で非対称構造（張出部１４ａの長さＬ１＜＞張出部１４ｂの長さＬ２）
（２−３）ゲート長方向に隣り合うゲート電極間距離Ｄ６（＝（Ｄ＋Ｄ３）／２）、但し、素子分離領域ＳＴＩ上で非対称構造（張出部１４ａの長さＬ１＜＞張出部１４ｂの長さＬ２）
（３）ゲート長方向に隣り合うゲート電極間距離Ｄ（素子分離領域ＳＴＩの幅とほぼ同一幅）
この図１２に示すように、ゲート電極ＰＧの印加電圧Ｖｇを増加すると電流Ｉｄが増加するが、この傾向が張出部１４ａ、１４ｂの張出長Ｌ１、Ｌ２によって変化することが確認されている。
【００６０】
このシミュレーション結果に示すように、ゲート電極ＰＧに対する印加電圧Ｖｇに対する耐圧を増加するにはゲート電極間距離を素子分離領域ＳＴＩの幅である距離Ｄにまで拡大することが理想であることが判明している。しかし、ゲート電極ＰＧがアクティブエリアＡＡの端部付近に位置するように設計すると合わせずれマージンが小さくなるという問題を生じる。
【００６１】
そこで、（２−１）〜（２−３）の非対称構造を適用すると、合わせずれマージンを大きくすることができる。しかも、非対称構造を適用すると（１−１）〜（１−３）に示すように対称構造を適用した場合に比較して電流を抑制できることが確認されている。したがって、張出部１４ａ、１４ｂの張出長が互いに異なる長さＬ１、Ｌ２で構成されていることが電流を抑制し耐圧を向上するためには好ましい。
【００６２】
このような本実施形態によれば、チャネル領域を挟んだソースＳ／ドレインＤを含むアクティブエリアＡＡが島状に分断されており、素子分離膜１０が分断された素子分離領域ＳＴＩ内に埋め込まれており、当該アクティブエリアＡＡ上方を横切ってゲート長方向に沿って延設されており、その張出部１４ａ、１４ｂが互いに異なる長さに形成されているため、隣り合うトランジスタＷＴ−ＷＴ間に流れるリーク電流を抑制することができる。
【００６３】
ゲート電極ＰＧは、そのゲート長方向の長さが互いに同一長に形成されているため、トランジスタＷＴの素子の特性ばらつきを抑制することができ、素子特性をほぼ同一に形成することができる。
【００６４】
多結晶シリコン層１４は、その張出部１４ａがゲート長方向のうちの片側方向（図４（ｂ）の左方向）に延設した張出長Ｌ１が同一長さで形成されているため、トランジスタＷＴのばらつきを抑制でき素子特性を均等に保持することができる。
【００６５】
多結晶シリコン層１４は、その張出部１４ｂがゲート長方向のうちの片側方向とは逆方向（図４（ｂ）の右方向）に延設した張出長Ｌ２が同一長さで形成されているため、トランジスタＷＴのばらつきを抑制でき素子特性を均等に保持することができる。
【００６６】
多結晶シリコン層１４は、その張出部１４ａの端部がゲート幅方向（図４（ａ）の上下方向）に隣り合うトランジスタＷＴ間で同一箇所に位置しているため、トランジスタ素子のばらつきを抑制でき、ゲート幅方向に並設されたトランジスタＷＴ素子の特性を均等に保持することができる。尚、張出部１４ａの端部が必ずしも同一箇所に位置していなくても良い。
【００６７】
多結晶シリコン層１４は、その張出部１４ｂの端部がゲート幅方向（図４（ａ）の上下方向）に隣り合うトランジスタＷＴ間で同一箇所に位置しているため、トランジスタ素子のばらつきを抑制でき、ゲート幅方向に並設されたトランジスタＷＴ素子の特性を均等に保持することができる。尚、張出部１４ｂの端部が必ずしも同一箇所に位置していなくても良い。
【００６８】
素子分離膜１０上に張り出したゲート電極ＰＧの張出部１４ａの直上に位置してヴィアプラグ１５が形成されるため、フォトリソグラフィ処理による合わせずれに起因してヴィアプラグ１５がアクティブエリアＡＡに接触する虞がなくなる。
引用文献１に記載の技術思想に比較して素子分離領域ＳＴＩ上のシールドＳＬＤを無くして構成することができ、ゲート長方向のアクティブエリアＡＡ−ＡＡ間のデザインルールの余裕度を向上することができる。
素子分離領域ＳＴＩのゲート長方向中央ではなく何れか一方に片寄った非対称に分断した構造を適用しているため、素子分離領域ＳＴＩの構造がたとえ浅くてもフィールド反転を防ぐことができる。
【００６９】
（第２の実施形態）
図１３は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、ヴィアプラグがゲート電極上で且つチャネル領域直上方に形成されているところにある。図１３に示すように、ヴィアプラグ１５がゲート電極ＰＧを構成する多結晶シリコン層１４の上に直接形成されており、トランジスタＷＴのチャネル領域の直上方に位置して構成されている。なお、前述実施形態と同一部分については同一符号を付して説明を省略する。このような実施形態においても前述実施形態とほぼ同様の作用効果を奏する。
【００７０】
（第３の実施形態）
図１４は、本発明の第３の実施形態を示すもので、前述実施形態と異なるところは、ヴィアプラグの直上を渡る連結ゲート線（転送ゲート線）が、互いに隣り合う２つのゲート電極毎に分断されている点にある。前述実施形態と同一部分については同一符号または必要に応じて添え字「ａ〜ｄ」を付加した類似符号を付して説明を省略する。
【００７１】
図１４に示すように、多結晶シリコン層１４に代えて、多結晶シリコン層３０ａ、３０ｂ、３０ｃが導電層として構成されている。前述実施形態と同様に各多結晶シリコン層３０ａ〜３０ｃの上部がタングステンまたはコバルトなどの金属によってシリサイド化されても良い。
【００７２】
多結晶シリコン層３０ａは、その張出部３０ａｂは素子分離膜１０ａの一端側の上側端部上に張り出して構成されている。多結晶シリコン層３０ｂは、その張出部３０ｂａが素子分離膜１０ａの他端側の上側端部上に張り出して構成されており、その張出部３０ｂｂが素子分離膜１０ｂの一端側の上側端部上に張り出して構成されている。
【００７３】
多結晶シリコン層３０ｃは、その張出部３０ｃａが素子分離膜１０ｂの一端側の上側端部上に張り出して構成されている。張出部３０ｃａは張出部３０ｂａと同一長Ｌ１に形成されている。張出部３０ａｂは張出部３０ｂｂと同一長Ｌ１に形成されている。張出部３０ａｂは張出部３０ｂａの長さＬ１よりも短い長さＬ２で形成されている。張出部３０ｂｂは張出部３０ｃａの長さＬ１よりも短い長さＬ２で形成されている。
【００７４】
多結晶シリコン層３０ａの張出部３０ａｂの上面上にはヴィアプラグ１５ａが直接形成されている。多結晶シリコン層３０ｂの張出部３０ｂａの上面上にはヴィアプラグ１５ｂが直接形成されている。多結晶シリコン層３０ｂの張出部３０ｂｂの上面上にはヴィアプラグ１５ｃが直接形成されている。多結晶シリコン層３０ｃの張出部３０ｃａの上面上にはヴィアプラグ１５ｄが直接形成されている。
【００７５】
ヴィアプラグ１５ａ〜１５ｄは、互いに同一層に形成されており、それらのヴィアプラグ１５ａ〜１５ｄの上面上はほぼ同一高さに構成されている。タングステン層３１ａがヴィアプラグ１５ａおよび１５ｂの上面上を連結して構成されている。また、タングステン層３１ｂがヴィアプラグ１５ｃおよび１５ｄの上面上を連結して構成されている。これらのタングステン層３１ａおよび３１ｂは、その間の多結晶シリコン層３０ｂの上方の層間絶縁膜１７の上面上において構造的に分断されている。
【００７６】
したがって、多結晶シリコン層３０ａ〜３０ｃの形成層と、タングステン層３１ａおよび３１ｂの形成層との間をヴィアプラグ１５ａ〜１５ｄが連結することによって転送ゲート線ＴＧが構成されている。この場合、転送ゲート線ＴＧに流れる電流は、多結晶シリコン層３０ａ→ヴィアプラグ１５ａ→タングステン層３１ａ→ヴィアプラグ１５ｂ→多結晶シリコン層３０ｂ→ヴィアプラグ１５ｃ→タングステン層３１ｂ→ヴィアプラグ１５ｄ→多結晶シリコン層３０ｃの順に流れることになり、上下層に渡ってジグザグに流れるようになる。
【００７７】
本実施形態によれば、次のような構成上の特徴を備えている。アクティブエリアＡＡ上にゲート絶縁膜１１を介して形成されたゲート電極ＰＧを構成する多結晶シリコン層３０ｂは、アクティブエリアＡＡの片脇に位置する素子分離膜１０ａの上に所定長Ｌ１で張り出した張出部３０ｂａと、アクティブエリアＡＡの片脇とは逆脇に位置する素子分離膜１０ｂの上に所定長Ｌ１よりも短い所定長Ｌ２で張り出した張出部３０ｂｂとを備えている。また他のゲート電極ＰＧを構成する多結晶シリコン層３０ｃは、アクティブエリアＡＡの片脇に位置する素子分離膜１０ｂの上に所定長Ｌ１で張り出した張出部３０ｃａを備えており、図示しないがその逆脇には素子分離膜上に所定長Ｌ２で張り出した張出部を備えている。張出部３０ｂａ、３０ｂｂ、３０ｃａの上面上にはそれぞれヴィアプラグ１５ｂ、１５ｃ、１５ｄが形成されている。そして、ヴィアプラグ１５ｃおよび１５ｄの上面上にはタングステン層３１ｂが連結されており、このタングステン層３１ｂは、その他のヴィアプラグ（１５ａ、１５ｂなど）には構造的に非連結で接続していない。
【００７８】
このような構造を適用すると、前述実施形態とほぼ同様の作用効果が得られる。しかも、配線パターンによるアンテナ比を低減することができ、製造フロー途中にチャージ電圧によるダメージでトランジスタが破損するリスクを低減することができる。
上記構造の製造方法としては、タングステン層３１ａおよび３１ｂを連結した１層のタングステン層をＣＶＤ法によって形成した後、連結したタングステン層３１ａおよび３１ｂ間の構造を分断するようにエッチング処理する。このようにして上記構造を製造することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】セルユニットの半導体構造を模式的に示す縦断面図
【図３】図２のＥ−Ｅ線に沿って示す縦断面図
【図４】（ａ）は周辺回路領域の一部レイアウトを概略的に示す平面図、（ｂ）は図４のＡ−Ａ線に沿って模式的に示す縦断面図
【図５】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その１）
【図６】（ａ）はメモリセル領域のパターン構成状態を模式的に示す平面図、（ｂ）は周辺回路領域のパターン構成状態を模式的に示す平面図（その１）
【図７】一製造段階において模式的に示す縦断面図（（ａ）は図６（ａ）のＣ−Ｃ線に沿って模式的に示す断面図、（ｂ）は図６（ｂ）のＤ−Ｄ線に沿って模式的に示す断面図）（その１）
【図８】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その２）
【図９】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その３）
【図１０】（ａ）はメモリセル領域のパターン構成状態を模式的に示す平面図、（ｂ）は周辺回路領域のパターン構成状態を模式的に示す平面図（その２）
【図１１】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その４）
【図１２】シミュレーション結果を示す図
【図１３】本発明の第２の実施形態について示す図４相当図
【図１４】本発明の第３の実施形態について示す図４相当図
【符号の説明】
【００８０】
図面中、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４、６、１２、１４は多結晶シリコン層、１０、１０ａ、１０ｂは素子分離膜、１４ａ、１４ｂ、３０ａｂ、３０ｂａ、３０ｂｂ、３０ｃａは張出部、１５、１５ａ〜１５ｄはヴィアプラグ、１６はタングステン層（導電層）、ＡＡはアクティブエリア、ＳＴＩは素子分離領域、ＭＧ、ＰＧはゲート電極、Ｓはソース領域、Ｄはドレイン領域を示す。
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタなどのトランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型電界効果トランジスタなどのトランジスタを複数形成して半導体回路を構成する場合、当該複数のトランジスタ間の絶縁耐圧を確保するため、シールド用のポリシリコン配線パターンを隣り合うトランジスタ間に配置することで絶縁耐圧を確保することが提案されている（例えば、特許文献１参照）。
【０００３】
しかしながら、シールドポリシリコン配線パターンが十分な絶縁分離能力を発揮するためにはゲート電極とシールドポリシリコン配線パターンとを構造的に接触させないだけの距離を確保する必要がある。この距離が十分確保されていないと、絶縁分離能力の低下を招き、シールドポリシリコン配線パターンとゲート電極配線との間に大きなリーク電流が生じフィールド部における耐圧が悪化し、歩留まりが著しく低下する。
【０００４】
このため、近年の設計ルールの縮小化に伴いチップ面積が縮小化すると、加工およびリソグラフィ加工マージンを確保するため当該パターンを縮小することが困難である。しかも、チップ面積が縮小化するとプロセス中にゴミ、コンタミネーションの影響によってショートしてしまう虞もある。
【０００５】
素子分離領域によるフィールド部の耐圧を向上させるため、素子分離領域の深さをより深くする方法が考えられるが、たとえＳＴＩ構造の素子分離領域を適用し深さをより深くしたとしても素子分離領域の体積が増大するため、半導体基板の応力が強くなりＤＣ不良（スタンバイ不良）を引き起こす可能性がある。したがって、応力を減少させるためには素子分離領域の深さを浅くして素子分離領域内の埋込材の体積を減少させる必要があるものの逆にフィールド部の耐圧が低下するという問題を生じる。
【特許文献１】特開２００６−５９９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、アクティブエリアを島状に分断する素子分離溝が表層に形成された半導体基板と、前記半導体基板の素子分離溝内に埋め込まれることにより前記アクティブエリアに隣接して形成された素子分離膜と、前記アクティブエリア上にゲート絶縁膜を介して形成されたゲート電極であって、一端部および他端部を有し、前記一端部および前記他端部がそれぞれ前記アクティブエリアに隣接した前記素子分離膜上に張り出したゲート電極とを備え、前記素子分離膜上に張り出した前記ゲート電極の一端部の長さが前記前記素子分離膜上に張り出した前記ゲート電極の他端部の長さと異なる長さに形成されていることを特徴としている。
【０００８】
本発明の別の態様は、チャネル領域を挟んだソース／ドレイン領域を含むアクティブエリアを複数の島状に分断する素子分離溝が形成された半導体基板と、前記半導体基板の素子分離溝内にそれぞれ埋め込まれた素子分離膜であって、上面が前記半導体基板の上面から上方に突出して構成された素子分離膜と、前記半導体基板の第１アクティブエリア上にゲート絶縁膜を介して当該第１アクティブエリアを平面的に横切って形成された第１のゲート電極であって、当該第１アクティブエリアの片脇に位置する前記素子分離膜上に所定の第１長さで張り出した第１張出部と、当該第１アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第１長さとは異なる第２長さで張り出した第２張出部とを備えた第１のゲート電極と、前記半導体基板の第２アクティブエリア上にゲート絶縁膜を介して当該第２アクティブエリアを平面的に横切って形成された第２のゲート電極であって、当該第２アクティブエリアの片脇に位置する前記素子分離膜上に所定の第３長さで張り出した第３張出部と、当該第２アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第３長さとは異なる第４長さで張り出した第４張出部とを備えた第２のゲート電極と、前記第１のゲート電極の第１張出部の上面上に構成された第１ヴィアプラグと、前記第１のゲート電極の第２張出部の上面上に構成された第２ヴィアプラグと、前記第２のゲート電極の第３張出部の上面上に構成された第３ヴィアプラグと、前記第２のゲート電極の第４張出部の上面上に構成された第４ヴィアプラグと、前記第２および第３ヴィアプラグの上面上を連結しつつ前記第１および第４ヴィアプラグを非連結にした導電層とを備えたことを特徴としている。
【０００９】
本発明の別の態様は、チャネル領域を挟んだソース／ドレイン領域をそれぞれ半導体基板に含む第１および第２のアクティブエリア上にゲート絶縁膜を介してそれぞれのアクティブエリアを平面的に横切って第１および第２のゲート電極を形成する工程であって、第１のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第１のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第１および第２張出部を備えてなる第１のゲート電極を形成すると共に、第２のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第２のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第３および第４張出部を備えてなる第２のゲート電極を形成する工程と、前記第１および第２のゲート電極上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第１のゲート電極の第１および第２張出部の上面上にそれぞれ達する第１および第２ホールを形成すると共に、前記層間絶縁膜に前記第２のゲート電極の第３および第４張出部の上面上にそれぞれ達する第３および第４ホールを形成する工程と、前記第１ないし第４ホール内にそれぞれ第１ないし第４プラグを形成する工程と、前記層間絶縁膜上に前記第２および第３のプラグの上面上を連結しつつ前記第１および第２のプラグを非連結にした導電層を形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１０】
本発明によれば、素子分離領域の深さを抑制しながら耐圧の低下を抑制できる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリ装置の周辺回路領域を構成するワード線転送トランジスタ部の構造に適用した第１の実施形態について図面を参照しながら説明する。
【００１２】
図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成をブロック図によって概略的に示している。
この図１に示すように、フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設して構成されたメモリセルアレイＡｒと、このメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを具備して構成される。尚、メモリセルアレイＡｒはメモリセル領域Ｍ内に構成され、周辺回路ＰＣは周辺回路領域Ｐ内に構成される。
【００１３】
メモリセル領域Ｍ内のメモリセルアレイＡｒは、セルユニットＵＣが多数配設されることによって構成されている。セルユニットＵＣは、ビット線ＢＬ０…ＢＬｎ−１側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、当該２個（複数）の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に２のｋ乗個（例えばｍ＝３２個）直列接続されたメモリセルトランジスタＭＴ０…ＭＴｍ−１とを備えてなる。
【００１４】
これらのセルユニットＵＣは、行方向にｎ列並列に配列されることによって１つのブロックＢを構成している。メモリセルアレイＡｒは、１つのブロックＢが列方向に複数ブロック配列されることによって構成されている。尚、メモリセルアレイＡｒは単一の構成である実施形態を示すが、複数のプレーンに分割構成されていても良い。
【００１５】
周辺回路領域Ｐはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に構成されている。周辺回路ＰＣは、制御回路ＣＣと、この制御回路ＣＣに電気的に接続された高耐圧系のワード線転送トランジスタ部ＷＴＢと、センスアンプＳＡとを具備して構成されている。
【００１６】
転送トランジスタ部ＷＴＢは、選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤと、選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳと、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１（以降必要に応じてＷＴと略す）とを備えており、これらのトランジスタは１つのブロックＢ毎に設けられる。
【００１７】
制御回路ＣＣは、アドレス信号が与えられると、図示しない昇圧回路を介して駆動電圧（例えば、２０Ｖ）を必要に応じて昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴのゲートに適切な所定電圧を供給することで、複数のブロックのうちの１つのブロックＢを選択する。
【００１８】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。
【００１９】
また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
【００２０】
行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極（選択ゲート電極ＳＧＤ：図２参照）が選択ゲート線ＳＧＬＤによって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極（選択ゲート電極ＳＧＳ：図２参照）が選択ゲート線ＳＧＬＳによって電気的に接続されている。
【００２１】
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極（制御ゲート電極ＣＧ：図２参照）がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。行方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、そのソース側がソース線ＳＬに共通接続されている。尚、ソース線ＳＬは、図示しないがソース線ドライバに電気的に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。
【００２２】
図２は、セルユニットＵＣの半導体断面構造を模式的に示している。ｐ型のシリコン基板２には、その表層にｎウェル領域２ａが構成されていると共に、そのさらに表層にｐウェル領域２ｂが構成されている。このｐウェル領域２ｂには、上述の選択ゲートトランジスタＳＴＤ、ＳＴＳ、メモリセルトランジスタＭＴ０〜ＭＴｍ−１（以降、必要に応じてＭＴと略す）が構成されている。このようなウェル構造を採用することにより、ｐウェル領域２ａに消去用の高電圧を印加することができる。
【００２３】
ｐウェル領域２ｂ上には、ゲート絶縁膜３を介して選択ゲートトランジスタＳＴＤ、ＳＴＳの選択ゲート電極ＳＧＤ、ＳＧＳがそれぞれＹ方向に離間して構成されていると共に、選択ゲート電極ＳＧＤ−ＳＧＳ間のｐウェル領域２ｂ上にゲート絶縁膜３を介してメモリセルトランジスタＭＴ０〜ＭＴｍ−１のゲート電極ＭＧがＹ方向に並設して構成されている。
【００２４】
メモリセルトランジスタＭＴのゲート電極ＭＧは、例えば多結晶シリコン層４からなる浮遊ゲート電極ＦＧと、例えばＯＮＯ膜からなるゲート間絶縁膜５と、このゲート間絶縁膜５上に形成された制御ゲート電極ＣＧとによって構成されスタックゲート構造をなしている。
【００２５】
選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤ、および選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧＳは、メモリセルトランジスタＭＴ０〜ＭＴｍ−１のゲート電極ＭＧの構造とほぼ同様の構造をなしているが、ゲート間絶縁膜５に開口５ａが構成されており、ゲート電極ＭＧの浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとが構造的および電気的に接触した構造をなしている。
【００２６】
各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧ−ＳＧＤ間、ゲート電極ＭＧ−ＳＧＳ間にはｐウェル領域２ｂの表層にソース／ドレインとなる不純物拡散層２ｃが形成されている。選択ゲート電極ＳＧＤのドレイン側のｐウェル領域２ｂの表層には高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはビット線コンタクトＣＢを介してビット線ＢＬ０〜ＢＬｎ−１が構成されている。
【００２７】
選択ゲート電極ＳＧＬＳのソース側のｐウェル領域２ｂの表層には、高濃度の不純物拡散層２ｄがコンタクト領域として形成されており、この拡散層２ｄ上にはソース線コンタクトＣＳを介してソース線ＳＬの配線構造が構成されている。
【００２８】
図３は、メモリセル領域内の構造のうち特に図２のＥ−Ｅ線に沿う断面を特にゲート電極部分のみを模式的に示している。この図３に示すように、シリコン基板２のｐウェル領域２ｂに素子分離膜１０が構成されている。この素子分離膜１０は、シリコン基板２の表層に形成された素子分離溝内に埋め込まれたＳＯＧ膜などのシリコン酸化膜を含んで構成されておりシリコン基板２の上面から上方に突出して構成されている。この素子分離膜１０は、その上側面がＸ方向（Ｙ方向に交差）に隣り合う多結晶シリコン層４（浮遊ゲート電極ＦＧ）の下側面およびゲート絶縁膜３の側面に沿って形成されている。ゲート間絶縁膜５は、浮遊ゲート電極ＦＧの上側面、素子分離膜１０の上面に沿って形成されている。このゲート間絶縁膜５の上には制御ゲート電極ＣＧが構成されており、ワード線ＷＬによって連結されている。
【００２９】
図１に示すように、書込／読出／消去時において、周辺回路ＰＣは書込／読出／消去時のそれぞれに応じて選択ゲートドライバ線ＳＧ１、ＳＧ２、ワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１やｐウェル２ｂ、ビット線ＢＬ０〜ＢＬｎ−１に対して必要に応じて適切な所定電圧を与えると共に、アドレスデコーダＡＤＣがブロックＢを選択するための選択信号を転送ゲート線ＴＧからブロック選択された転送トランジスタ部ＷＴＢの各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴのゲートに電圧を印加することで、ドライバ線ＳＧ１、ＳＧ２、ＷＤＬ０〜ＷＤＬｍ−１から選択ブロックＢ内の選択ゲート線ＳＧＬＤ、ＳＧＬＳやワード線ＷＬ０〜ＷＬｍ−１に信号を転送する。
【００３０】
図４（ａ）は、転送ゲートトランジスタの配列構造を平面図によって概略的に示しており、図４（ｂ）は、図４のＡ−Ａ線に沿うゲート長方向断面を模式的に示している。
図４（ｂ）に示すように、複数の転送ゲートトランジスタＷＴは、シリコン基板２の表層に設けられるシャロートレンチアイソレーション（Shallow Trench Isolation）構造の素子分離領域ＳＴＩによって素子分離されたそれぞれ島状の複数のアクティブエリアＡＡに対し高耐圧トランジスタとして構成されている。複数の転送ゲートトランジスタＷＴは、所定の一方向（ゲート長方向）に並設されており、これら一行のトランジスタＷＴが直交方向（ゲート幅方向）に複数行配列されている。
【００３１】
図４（ｂ）に示すように、素子分離領域ＳＴＩには素子分離膜１０が埋め込まれている。この素子分離膜１０は、シリコン基板２の表層に形成された溝内に埋め込まれたシリコン酸化膜を含んで構成されており、その上面はシリコン基板２の上面より上方に突出して構成されている。すなわち、これらの素子分離膜１０の構造は、メモリセル領域Ｍ内の構造と同様である。尚、図４（ａ）に示すように、ゲート幅方向に隣り合うトランジスタＷＴのアクティブエリアＡＡ間には、素子分離領域ＳＴＩ上にシールド層ＳＬＤが形成されている。このシールド層ＳＬＤは、ゲート長方向に沿って形成されており、周辺回路ＰＣが例えば０Ｖまたは所定の負のバイアスを印加することでパンチスルーリーク電流を抑制すると共にフィールド反転を防止するための構成であり、これにより信頼性を向上できる。
【００３２】
図４（ｂ）に示すように、複数のトランジスタＷＴは、それぞれ、シリコン基板２上に形成されたゲート絶縁膜１１と、このゲート絶縁膜１１上に形成されたゲート電極ＰＧと、このゲート電極ＰＧ脇のシリコン基板２の表層に形成されたソース領域Ｓ／ドレイン領域Ｄ（図４（ａ）参照）とを備えている。尚、ソース／ドレイン領域Ｓ／Ｄは、図４（ｂ）のゲート電極ＰＧ断面の掲載面の交差方向（奥行方向））脇に構成されているもので図４（ｂ）には図示していない。
【００３３】
ゲート電極ＰＧは、ゲート長方向に隣り合う素子分離膜１０間に挟まれて構成された多結晶シリコン層１２と、この多結晶シリコン層１２の上面上に直接形成された絶縁膜１３と、この絶縁膜１３の上面上に直接形成された多結晶シリコン層１４とを備えている。尚、絶縁膜１３には貫通孔（スリット）が設けられており、多結晶シリコン層１２および１４が当該貫通孔を通じて構造的に接触するように構成されている。
【００３４】
尚、本実施形態においては、各ゲート電極ＣＧ、ＰＧの材質についてポリゲートに適用した実施形態を示すが、多結晶シリコン層１４の上部に必要に応じてタングステン、コバルトなどの金属をシリサイド化してゲート電極ＰＧを構成してもよい。ゲート電極ＣＧについても同様である。また、多結晶シリコン層４を浮遊ゲート電極ＦＧとして構成した実施形態を示すが、この浮遊ゲート電極ＦＧに代えてシリコン窒化膜を適用し所謂ＳＯＮＯＳ、ＭＯＮＯＳ構造に適用してもよい。このように、ゲート電極ＰＧ、ＭＧを構成する電極材料は適宜変更してもよい。
【００３５】
多結晶シリコン層１２は、その上面が素子分離膜１０の上面とほぼ面一に構成されている。多結晶シリコン層１４は、ゲート長方向両脇に位置する素子分離膜１０の上面上の一部に張り出して構成されており、アクティブエリアＡＡの一部上方を横切って所定の直線方向に沿って延設されている。ゲート電極ＰＧは、トランジスタＷＴのチャネル領域上にゲート絶縁膜１１を介して形成されている。
【００３６】
多結晶シリコン層１４の一方の張出部（一端部）１４ａは、その張り出した長さＬ１が逆側の他方の張出部（他端部）１４ｂの長さＬ２に比較して長く、張出部１４ａ、１４ｂのゲート長方向の両方向の長さＬ１、Ｌ２が互いに異なる長さで非対称構造に構成されている。張出部１４ａは、複数のトランジスタＷＴのゲート電極ＰＧにおいて互いに同一方向側（図４（ｂ）では左方向側）に設けられている。
【００３７】
各トランジスタＷＴの張出部１４ａの上面上に位置してそれぞれヴィアプラグ１５が構成されている。これらのヴィアプラグ１５は素子分離領域ＳＴＩの上方に位置して構成されている。これらのヴィアプラグ１５は、それぞれ例えばタングステン（Ｗ）およびタングステンを覆うバリアメタル膜により構成されており上下方向に延伸して構成されている。
【００３８】
タングステン（Ｗ）層１６が複数のヴィアプラグ１５の上面上を連結して導電層として構成されている。このタングステン層１６は、転送ゲート線ＴＧとして機能する。各電気的要素１２、１４〜１６間には、層間絶縁膜１７が構成されている。この層間絶縁膜１７は例えばシリコン酸化膜により構成されている。尚、タングステン層１６と層間絶縁膜１７との間にはバリアメタル膜（図示せず）が形成されている。
【００３９】
次に、上記構成の製造方法について図５〜図１０を参照しながら説明する。尚、図５〜図１０の各図面において、（ａ）を付した図面は、メモリセル領域Ｍ内の構造について現しており、（ｂ）を付した図面は、周辺回路領域Ｐ内の構造について現している。
【００４０】
尚、本実施形態は、ゲート電極ＰＧ、ＭＧの構造およびその製造方法に特徴を備えるものであり、当該部分の製造方法以外については適宜説明を省略して示す。したがって、本発明においては、当該説明に記載しない他の領域の構造についての製造方法を付加した方法に適用しても良いし、工程を省略した製造方法に適用してもよいし、必要に応じて工程を入れ替えて適用しても良い。
【００４１】
まず、図５（ａ）および図５（ｂ）に示す構造を構成するまでの工程を概略的に説明する。シリコン基板２のメモリセル領域Ｍにウェル２ａ、２ｂを形成するための不純物イオンを注入し熱処理して活性化し、また、シリコン基板２の上面を熱酸化処理することで高耐圧トランジスタ（転送ゲートトランジスタＷＴ）用のゲート絶縁膜１１を厚く形成する。次に、メモリセル領域Ｍ内において、ゲート絶縁膜１１を剥離し、シリコン基板２の上面を熱酸化処理することでメモリセルトランジスタＭＴ用のゲート絶縁膜３をゲート絶縁膜１１の膜厚よりも薄く形成する。
【００４２】
次に、全面にＬＰ−ＣＶＤ法を用いて、メモリセル領域Ｍ内においてゲート絶縁膜３の上に多結晶シリコン層４を堆積すると同時に、周辺回路領域Ｐ内においてゲート絶縁膜１１の上に多結晶シリコン層１２を堆積する。次に、両領域ＭおよびＰ内において異方性エッチング処理して素子分離溝を形成することでアクティブエリアＡＡを複数に分断する。このとき、メモリセル領域Ｍ内のアクティブエリアＡＡは帯状に分離され、周辺回路領域Ｐ内のアクティブエリアＡＡは島状に分離されマトリクス状に配設される。
【００４３】
次に、分断された素子分離溝内に素子分離膜１０を埋込み、素子分離膜１０の上面位置を調整する。このとき、メモリセル領域Ｍ内においては、素子分離膜１０の上面位置を多結晶シリコン層４の上面位置よりも下方で且つゲート絶縁膜３の上面位置よりも上方に位置するように調整する。周辺回路領域Ｐ内においては、素子分離膜１０の上面が多結晶シリコン層１２の上面とほぼ一致するように調整する。
【００４４】
次に、ゲート間絶縁膜５、１３、多結晶シリコン層６、１４、シリコン窒化膜２１、マスクパターン２２の材料を順に堆積し、マスクパターン２２を形成する。なお、周辺回路領域Ｐ内のゲート間絶縁膜１３にはスリットが形成され、多結晶シリコン層１２と多結晶シリコン層１４が導通している。
【００４５】
図６（ａ）は、この段階のメモリセル領域Ｍ内におけるマスク２２の形成領域を平面図によって示しており、図６（ｂ）は、この段階の周辺回路領域Ｐ内におけるマスクパターン２２の形成領域を平面図により示している。これらの図６（ａ）および図６（ｂ）に示すように、マスクパターン２２は各領域ＭおよびＰ内において図中の横方向（Ｘ方向、ゲート長方向）に延伸し、当該横方向に交差する縦方向（Ｙ方向、ゲート幅方向）に離間して形成される。尚、Ｘ方向とゲート長方向、および、Ｙ方向とゲート幅方向は一致している実施形態を示す。
【００４６】
特に周辺回路領域Ｐ内においては、図６（ｂ）に示すように、マスクパターン２２は、１の島状のアクティブエリアＡＡの中央を一方向に横切るように形成されている。また、マスクパターン２２は、当該アクティブエリアＡＡの中央を横切るマスクパターン２２とは別に当該マスクパターン２２の延伸方向に交差する方向に離間した平面領域に位置して素子分離領域ＳＴＩの上方に形成される。
【００４７】
次に、図７（ａ）、図７（ｂ）に、それぞれ図６（ａ）のＣ−Ｃ線に沿う断面、図６（ｂ）のＤ−Ｄ線に沿う断面を示すように、メモリセル領域Ｍ内においては、マスクパターン２２をマスクとしてシリコン窒化膜２１、制御ゲート電極ＣＧを構成する多結晶シリコン層６、ゲート間絶縁膜５、浮遊ゲート電極ＦＧ（多結晶シリコン層４）を異方性エッチング処理する。また、これと同時に、周辺回路領域Ｐ内においては、マスクパターン２２をマスクとしてシリコン窒化膜２１、ゲート電極ＰＧを構成する多結晶シリコン層１４、ゲート間絶縁膜１３、多結晶シリコン層１２を異方性エッチング処理する。
【００４８】
このエッチング処理により、メモリセル領域Ｍ内においては、制御ゲート電極ＣＧ、ゲート間絶縁膜５、浮遊ゲート電極ＦＧが複数に分断され、周辺回路領域Ｐ内においては、ゲート電極ＰＧが複数に分断形成される。その後、マスクパターン２２をアッシング処理などを用いて除去する。
【００４９】
このとき、図６（ａ）のＢ−Ｂ線に沿う断面および図６（ｂ）のＡ−Ａ線に沿う断面においては、それぞれ図５（ａ）および図５（ｂ）に示す断面構造からシリコン窒化膜２２が除去された状態に形成されるため、図８（ａ）および図８（ｂ）に示すように各膜３〜６、２１、１１〜１４は残留する。
【００５０】
次に、図９（ａ）および図９（ｂ）に示すように、マスクパターン２３を形成する。マスクパターン２３の形成領域は、図１０（ａ）および図１０（ｂ）に平面的に示している。図１０（ａ）および図１０（ｂ）には、ハッチングされている領域がマスクパターン２３によって覆われている領域となっている。
【００５１】
このマスクパターン２３の形成領域を具体的に説明すると、メモリセル領域Ｍ全体を覆い、周辺回路領域Ｐ内においてアクティブエリアＡＡの中央をゲート長方向に横切った多結晶シリコン層１４、シリコン窒化膜２１を素子分離領域ＳＴＩの一部上で分断するための領域を開口領域Ｒとしたそれ以外の領域である。この開口領域Ｒは、ゲート長方向の幅が同一幅に形成されていると共に、ゲート長方向に対して互いに等間隔で設けられている。
【００５２】
マスクパターン２３の開口領域Ｒは、平面的には素子分離領域ＳＴＩの一部領域の上方に位置して構成されている。また、図１０（ｂ）に示すように、マスクパターン２３の開口領域Ｒのゲート長方向中心は、隣り合うアクティブエリアＡＡ−ＡＡ間の中央からゲート長方向にずれている。
【００５３】
次に、図１１（ａ）および図１１（ｂ）に示すように、マスクパターン２３をマスクとしてシリコン窒化膜２１、多結晶シリコン層１４を異方性エッチング処理する。このエッチング処理により、図１１（ｂ）に示すように、周辺回路領域Ｐ内においてトランジスタＷＴのゲート電極ＰＧが複数に分断される。
【００５４】
その後、マスクパターン２３をアッシング処理などによって除去する。このようにして、メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧ、周辺回路領域Ｐ内のゲート電極ＰＧの基部として多結晶シリコン層６、１４が形成されるが、この後、必要に応じてシリコン窒化膜２１の除去工程、多結晶シリコン層６、１４の上部の金属シリサイド化工程、各ゲート電極ＭＧ、ＳＧ、ＰＧ間に層間絶縁膜１７を埋込む工程、不純物通過抑制用のバリア膜を成膜する工程、ビット線コンタクトＣＢ、ソース線コンタクトＣＳ、ヴィアプラグ１５（タングステン）などのプラグ形成工程、タングステン層１６（転送ゲート線ＴＧ）の形成工程などが行われる。
【００５５】
ここでは、図４を参照してゲート電極ＰＧの上面上にヴィアプラグ１５を構造的に接続するための方法について説明する。ゲート電極ＭＧ、ＳＧ、ＰＧを形成した後、ＣＶＤ法を用いて層間絶縁膜１７を堆積する。次に、層間絶縁膜１７の上面上にマスクパターン（図示せず）を形成し、異方性エッチング処理することでゲート電極ＰＧの上面上に達するヴィアホールを形成する。
【００５６】
このとき、図４（ａ）、図４（ｂ）に示すように、平面的に素子分離領域ＳＴＩに包含する領域内にヴィアホールを形成するため、多少のマスク合わせずれがゲート幅方向に生じたとしてもヴィアホールがアクティブエリアＡＡ上に達する虞がなくなる。したがって、ヴィアホール内にヴィアプラグ１５の構成材料としてタングステンを埋め込んだとしても当該ヴィアプラグ１５がアクティブエリアＡＡに構造的に接触する虞がなくなる。すなわち、ヴィアプラグ１５の平面的な構成領域を素子分離領域ＳＴＩの一部領域に包含するように構成することで合わせずれマージンを大きくすることができリソグラフィ処理の信頼性を向上できる。
【００５７】
次に、ヴィアプラグ１５を層間絶縁膜１７の上面上でＣＭＰ（Chemical Mechanical Polishing）法により平坦化処理し、層間絶縁膜１７上および複数のヴィアプラグ１５上を渡るようにＣＶＤ法を用いてタングステン層１６を成膜する。このようにしてフラッシュメモリ装置１の主電気的要素を構成することができる。
【００５８】
発明者らは、このように形成された構造についてシミュレーションを行っている。図１２は、前述説明したゲート電極非対称構造と、比較対象となるゲート電極対称構造を適用した場合のリーク電流Ｉｄ−ゲート電圧Ｖｇをシミュレーションした結果を示している。特に、ゲート電極ＰＧに電圧Ｖｇを印加すると、隣り合うトランジスタＷＴのドレインＤ−Ｄ間（図４参照）に電流が検出されるが、この図１２に示すシミュレーションではゲート長方向に隣り合うゲート電極ＰＧ−ＰＧ間に電圧Ｖｇを印加したときに、当該隣り合うトランジスタＷＴのドレインＤ−Ｄ間に流れる電流を電流Ｉｄとして示している。
【００５９】
図１２に示すデータは、以下に示すシミュレーション条件にて得られたシミュレーション結果を示している。
（１−１）ゲート長方向に隣り合う両ゲート電極ＰＧ−ＰＧ（１４）間が構造的に接続（離間距離Ｄ１＝０）
（１−２）ゲート長方向に隣り合うゲート電極間距離Ｄ２（＞Ｄ１）、但し、素子分離領域ＳＴＩ上で対称構造（張出部１４ａの長さＬ１＝張出部１４ｂの長さＬ２）
（１−３）ゲート長方向に隣り合うゲート電極間距離Ｄ３（Ｄ＞Ｄ３＞Ｄ２、Ｄは素子分離領域ＳＴＩのゲート長方向幅）、但し、素子分離領域ＳＴＩ上で対称構造（張出部１４ａの長さＬ１＝張出部１４ｂの長さＬ２）
（２−１）ゲート長方向に隣り合うゲート電極間距離Ｄ４（＝Ｄ／２）、但し、素子分離領域ＳＴＩ上で非対称構造（張出部１４ａの長さＬ１＜＞張出部１４ｂの長さＬ２）
（２−２）ゲート長方向に隣り合うゲート電極間距離Ｄ５（＝（Ｄ＋Ｄ２）／２）、但し、素子分離領域ＳＴＩ上で非対称構造（張出部１４ａの長さＬ１＜＞張出部１４ｂの長さＬ２）
（２−３）ゲート長方向に隣り合うゲート電極間距離Ｄ６（＝（Ｄ＋Ｄ３）／２）、但し、素子分離領域ＳＴＩ上で非対称構造（張出部１４ａの長さＬ１＜＞張出部１４ｂの長さＬ２）
（３）ゲート長方向に隣り合うゲート電極間距離Ｄ（素子分離領域ＳＴＩの幅とほぼ同一幅）
この図１２に示すように、ゲート電極ＰＧの印加電圧Ｖｇを増加すると電流Ｉｄが増加するが、この傾向が張出部１４ａ、１４ｂの張出長Ｌ１、Ｌ２によって変化することが確認されている。
【００６０】
このシミュレーション結果に示すように、ゲート電極ＰＧに対する印加電圧Ｖｇに対する耐圧を増加するにはゲート電極間距離を素子分離領域ＳＴＩの幅である距離Ｄにまで拡大することが理想であることが判明している。しかし、ゲート電極ＰＧがアクティブエリアＡＡの端部付近に位置するように設計すると合わせずれマージンが小さくなるという問題を生じる。
【００６１】
そこで、（２−１）〜（２−３）の非対称構造を適用すると、合わせずれマージンを大きくすることができる。しかも、非対称構造を適用すると（１−１）〜（１−３）に示すように対称構造を適用した場合に比較して電流を抑制できることが確認されている。したがって、張出部１４ａ、１４ｂの張出長が互いに異なる長さＬ１、Ｌ２で構成されていることが電流を抑制し耐圧を向上するためには好ましい。
【００６２】
このような本実施形態によれば、チャネル領域を挟んだソースＳ／ドレインＤを含むアクティブエリアＡＡが島状に分断されており、素子分離膜１０が分断された素子分離領域ＳＴＩ内に埋め込まれており、当該アクティブエリアＡＡ上方を横切ってゲート長方向に沿って延設されており、その張出部１４ａ、１４ｂが互いに異なる長さに形成されているため、隣り合うトランジスタＷＴ−ＷＴ間に流れるリーク電流を抑制することができる。
【００６３】
ゲート電極ＰＧは、そのゲート長方向の長さが互いに同一長に形成されているため、トランジスタＷＴの素子の特性ばらつきを抑制することができ、素子特性をほぼ同一に形成することができる。
【００６４】
多結晶シリコン層１４は、その張出部１４ａがゲート長方向のうちの片側方向（図４（ｂ）の左方向）に延設した張出長Ｌ１が同一長さで形成されているため、トランジスタＷＴのばらつきを抑制でき素子特性を均等に保持することができる。
【００６５】
多結晶シリコン層１４は、その張出部１４ｂがゲート長方向のうちの片側方向とは逆方向（図４（ｂ）の右方向）に延設した張出長Ｌ２が同一長さで形成されているため、トランジスタＷＴのばらつきを抑制でき素子特性を均等に保持することができる。
【００６６】
多結晶シリコン層１４は、その張出部１４ａの端部がゲート幅方向（図４（ａ）の上下方向）に隣り合うトランジスタＷＴ間で同一箇所に位置しているため、トランジスタ素子のばらつきを抑制でき、ゲート幅方向に並設されたトランジスタＷＴ素子の特性を均等に保持することができる。尚、張出部１４ａの端部が必ずしも同一箇所に位置していなくても良い。
【００６７】
多結晶シリコン層１４は、その張出部１４ｂの端部がゲート幅方向（図４（ａ）の上下方向）に隣り合うトランジスタＷＴ間で同一箇所に位置しているため、トランジスタ素子のばらつきを抑制でき、ゲート幅方向に並設されたトランジスタＷＴ素子の特性を均等に保持することができる。尚、張出部１４ｂの端部が必ずしも同一箇所に位置していなくても良い。
【００６８】
素子分離膜１０上に張り出したゲート電極ＰＧの張出部１４ａの直上に位置してヴィアプラグ１５が形成されるため、フォトリソグラフィ処理による合わせずれに起因してヴィアプラグ１５がアクティブエリアＡＡに接触する虞がなくなる。
引用文献１に記載の技術思想に比較して素子分離領域ＳＴＩ上のシールドＳＬＤを無くして構成することができ、ゲート長方向のアクティブエリアＡＡ−ＡＡ間のデザインルールの余裕度を向上することができる。
素子分離領域ＳＴＩのゲート長方向中央ではなく何れか一方に片寄った非対称に分断した構造を適用しているため、素子分離領域ＳＴＩの構造がたとえ浅くてもフィールド反転を防ぐことができる。
【００６９】
（第２の実施形態）
図１３は、本発明の第２の実施形態を示すもので、前述実施形態と異なるところは、ヴィアプラグがゲート電極上で且つチャネル領域直上方に形成されているところにある。図１３に示すように、ヴィアプラグ１５がゲート電極ＰＧを構成する多結晶シリコン層１４の上に直接形成されており、トランジスタＷＴのチャネル領域の直上方に位置して構成されている。なお、前述実施形態と同一部分については同一符号を付して説明を省略する。このような実施形態においても前述実施形態とほぼ同様の作用効果を奏する。
【００７０】
（第３の実施形態）
図１４は、本発明の第３の実施形態を示すもので、前述実施形態と異なるところは、ヴィアプラグの直上を渡る連結ゲート線（転送ゲート線）が、互いに隣り合う２つのゲート電極毎に分断されている点にある。前述実施形態と同一部分については同一符号または必要に応じて添え字「ａ〜ｄ」を付加した類似符号を付して説明を省略する。
【００７１】
図１４に示すように、多結晶シリコン層１４に代えて、多結晶シリコン層３０ａ、３０ｂ、３０ｃが導電層として構成されている。前述実施形態と同様に各多結晶シリコン層３０ａ〜３０ｃの上部がタングステンまたはコバルトなどの金属によってシリサイド化されても良い。
【００７２】
多結晶シリコン層３０ａは、その張出部３０ａｂは素子分離膜１０ａの一端側の上側端部上に張り出して構成されている。多結晶シリコン層３０ｂは、その張出部３０ｂａが素子分離膜１０ａの他端側の上側端部上に張り出して構成されており、その張出部３０ｂｂが素子分離膜１０ｂの一端側の上側端部上に張り出して構成されている。
【００７３】
多結晶シリコン層３０ｃは、その張出部３０ｃａが素子分離膜１０ｂの一端側の上側端部上に張り出して構成されている。張出部３０ｃａは張出部３０ｂａと同一長Ｌ１に形成されている。張出部３０ａｂは張出部３０ｂｂと同一長Ｌ１に形成されている。張出部３０ａｂは張出部３０ｂａの長さＬ１よりも短い長さＬ２で形成されている。張出部３０ｂｂは張出部３０ｃａの長さＬ１よりも短い長さＬ２で形成されている。
【００７４】
多結晶シリコン層３０ａの張出部３０ａｂの上面上にはヴィアプラグ１５ａが直接形成されている。多結晶シリコン層３０ｂの張出部３０ｂａの上面上にはヴィアプラグ１５ｂが直接形成されている。多結晶シリコン層３０ｂの張出部３０ｂｂの上面上にはヴィアプラグ１５ｃが直接形成されている。多結晶シリコン層３０ｃの張出部３０ｃａの上面上にはヴィアプラグ１５ｄが直接形成されている。
【００７５】
ヴィアプラグ１５ａ〜１５ｄは、互いに同一層に形成されており、それらのヴィアプラグ１５ａ〜１５ｄの上面上はほぼ同一高さに構成されている。タングステン層３１ａがヴィアプラグ１５ａおよび１５ｂの上面上を連結して構成されている。また、タングステン層３１ｂがヴィアプラグ１５ｃおよび１５ｄの上面上を連結して構成されている。これらのタングステン層３１ａおよび３１ｂは、その間の多結晶シリコン層３０ｂの上方の層間絶縁膜１７の上面上において構造的に分断されている。
【００７６】
したがって、多結晶シリコン層３０ａ〜３０ｃの形成層と、タングステン層３１ａおよび３１ｂの形成層との間をヴィアプラグ１５ａ〜１５ｄが連結することによって転送ゲート線ＴＧが構成されている。この場合、転送ゲート線ＴＧに流れる電流は、多結晶シリコン層３０ａ→ヴィアプラグ１５ａ→タングステン層３１ａ→ヴィアプラグ１５ｂ→多結晶シリコン層３０ｂ→ヴィアプラグ１５ｃ→タングステン層３１ｂ→ヴィアプラグ１５ｄ→多結晶シリコン層３０ｃの順に流れることになり、上下層に渡ってジグザグに流れるようになる。
【００７７】
本実施形態によれば、次のような構成上の特徴を備えている。アクティブエリアＡＡ上にゲート絶縁膜１１を介して形成されたゲート電極ＰＧを構成する多結晶シリコン層３０ｂは、アクティブエリアＡＡの片脇に位置する素子分離膜１０ａの上に所定長Ｌ１で張り出した張出部３０ｂａと、アクティブエリアＡＡの片脇とは逆脇に位置する素子分離膜１０ｂの上に所定長Ｌ１よりも短い所定長Ｌ２で張り出した張出部３０ｂｂとを備えている。また他のゲート電極ＰＧを構成する多結晶シリコン層３０ｃは、アクティブエリアＡＡの片脇に位置する素子分離膜１０ｂの上に所定長Ｌ１で張り出した張出部３０ｃａを備えており、図示しないがその逆脇には素子分離膜上に所定長Ｌ２で張り出した張出部を備えている。張出部３０ｂａ、３０ｂｂ、３０ｃａの上面上にはそれぞれヴィアプラグ１５ｂ、１５ｃ、１５ｄが形成されている。そして、ヴィアプラグ１５ｃおよび１５ｄの上面上にはタングステン層３１ｂが連結されており、このタングステン層３１ｂは、その他のヴィアプラグ（１５ａ、１５ｂなど）には構造的に非連結で接続していない。
【００７８】
このような構造を適用すると、前述実施形態とほぼ同様の作用効果が得られる。しかも、配線パターンによるアンテナ比を低減することができ、製造フロー途中にチャージ電圧によるダメージでトランジスタが破損するリスクを低減することができる。
上記構造の製造方法としては、タングステン層３１ａおよび３１ｂを連結した１層のタングステン層をＣＶＤ法によって形成した後、連結したタングステン層３１ａおよび３１ｂ間の構造を分断するようにエッチング処理する。このようにして上記構造を製造することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１の実施形態を示す電気的構成図
【図２】セルユニットの半導体構造を模式的に示す縦断面図
【図３】図２のＥ−Ｅ線に沿って示す縦断面図
【図４】（ａ）は周辺回路領域の一部レイアウトを概略的に示す平面図、（ｂ）は図４のＡ−Ａ線に沿って模式的に示す縦断面図
【図５】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その１）
【図６】（ａ）はメモリセル領域のパターン構成状態を模式的に示す平面図、（ｂ）は周辺回路領域のパターン構成状態を模式的に示す平面図（その１）
【図７】一製造段階において模式的に示す縦断面図（（ａ）は図６（ａ）のＣ−Ｃ線に沿って模式的に示す断面図、（ｂ）は図６（ｂ）のＤ−Ｄ線に沿って模式的に示す断面図）（その１）
【図８】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その２）
【図９】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その３）
【図１０】（ａ）はメモリセル領域のパターン構成状態を模式的に示す平面図、（ｂ）は周辺回路領域のパターン構成状態を模式的に示す平面図（その２）
【図１１】一製造段階について模式的に示す縦断面図（（ａ）はメモリセル領域、（ｂ）は周辺回路領域）（その４）
【図１２】シミュレーション結果を示す図
【図１３】本発明の第２の実施形態について示す図４相当図
【図１４】本発明の第３の実施形態について示す図４相当図
【符号の説明】
【００８０】
図面中、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４、６、１２、１４は多結晶シリコン層、１０、１０ａ、１０ｂは素子分離膜、１４ａ、１４ｂ、３０ａｂ、３０ｂａ、３０ｂｂ、３０ｃａは張出部、１５、１５ａ〜１５ｄはヴィアプラグ、１６はタングステン層（導電層）、ＡＡはアクティブエリア、ＳＴＩは素子分離領域、ＭＧ、ＰＧはゲート電極、Ｓはソース領域、Ｄはドレイン領域を示す。
【特許請求の範囲】
【請求項１】
アクティブエリアを島状に分断する素子分離溝が表層に形成された半導体基板と、
前記半導体基板の素子分離溝内に埋め込まれることにより前記アクティブエリアに隣接して形成された素子分離膜と、
前記アクティブエリア上にゲート絶縁膜を介して形成されたゲート電極であって、一端部および他端部を有し、前記一端部および前記他端部がそれぞれ前記アクティブエリアに隣接した前記素子分離膜上に張り出したゲート電極とを備え、
前記素子分離膜上に張り出した前記ゲート電極の一端部の長さが前記前記素子分離膜上に張り出した前記ゲート電極の他端部の長さと異なる長さに形成されていることを特徴とする半導体装置。
【請求項２】
前記素子分離膜は、前記所定方向に前記アクティブエリアを複数に分断する素子分離溝内に設けられ、前記アクティブエリアに隣接して形成されることによって前記アクティブエリアが前記所定方向に複数並設され、
前記ゲート電極は、前記複数のアクティブエリア上にゲート絶縁膜を介してそれぞれ前記所定方向に沿って形成され、
前記それぞれのゲート電極は、前記所定方向に沿って互いに同一長に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離膜上に張り出したゲート電極直上に形成されたヴィアプラグを備えたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
チャネル領域を挟んだソース／ドレイン領域を含むアクティブエリアを複数の島状に分断する素子分離溝が形成された半導体基板と、
前記半導体基板の素子分離溝内にそれぞれ埋め込まれた素子分離膜であって、上面が前記半導体基板の上面から上方に突出して構成された素子分離膜と、
前記半導体基板の第１アクティブエリア上にゲート絶縁膜を介して当該第１アクティブエリアを平面的に横切って形成された第１のゲート電極であって、当該第１アクティブエリアの片脇に位置する前記素子分離膜上に所定の第１長さで張り出した第１張出部と、当該第１アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第１長さとは異なる第２長さで張り出した第２張出部とを備えた第１のゲート電極と、
前記半導体基板の第２アクティブエリア上にゲート絶縁膜を介して当該第２アクティブエリアを平面的に横切って形成された第２のゲート電極であって、当該第２アクティブエリアの片脇に位置する前記素子分離膜上に所定の第３長さで張り出した第３張出部と、当該第２アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第３長さとは異なる第４長さで張り出した第４張出部とを備えた第２のゲート電極と、
前記第１のゲート電極の第１張出部の上面上に構成された第１ヴィアプラグと、
前記第１のゲート電極の第２張出部の上面上に構成された第２ヴィアプラグと、
前記第２のゲート電極の第３張出部の上面上に構成された第３ヴィアプラグと、
前記第２のゲート電極の第４張出部の上面上に構成された第４ヴィアプラグと、
前記第２および第３ヴィアプラグの上面上を連結しつつ前記第１および第４ヴィアプラグを非連結にした導電層とを備えたことを特徴とする半導体装置。
【請求項５】
チャネル領域を挟んだソース／ドレイン領域をそれぞれ半導体基板に含む第１および第２のアクティブエリア上にゲート絶縁膜を介してそれぞれのアクティブエリアを平面的に横切って第１および第２のゲート電極を形成する工程であって、第１のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第１のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第１および第２張出部を備えてなる第１のゲート電極を形成すると共に、第２のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第２のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第３および第４張出部を備えてなる第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１のゲート電極の第１および第２張出部の上面上にそれぞれ達する第１および第２ホールを形成すると共に、前記層間絶縁膜に前記第２のゲート電極の第３および第４張出部の上面上にそれぞれ達する第３および第４ホールを形成する工程と、
前記第１ないし第４ホール内にそれぞれ第１ないし第４プラグを形成する工程と、
前記層間絶縁膜上に前記第２および第３のプラグの上面上を連結しつつ前記第１および第２のプラグを非連結にした導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１】
アクティブエリアを島状に分断する素子分離溝が表層に形成された半導体基板と、
前記半導体基板の素子分離溝内に埋め込まれることにより前記アクティブエリアに隣接して形成された素子分離膜と、
前記アクティブエリア上にゲート絶縁膜を介して形成されたゲート電極であって、一端部および他端部を有し、前記一端部および前記他端部がそれぞれ前記アクティブエリアに隣接した前記素子分離膜上に張り出したゲート電極とを備え、
前記素子分離膜上に張り出した前記ゲート電極の一端部の長さが前記前記素子分離膜上に張り出した前記ゲート電極の他端部の長さと異なる長さに形成されていることを特徴とする半導体装置。
【請求項２】
前記素子分離膜は、前記所定方向に前記アクティブエリアを複数に分断する素子分離溝内に設けられ、前記アクティブエリアに隣接して形成されることによって前記アクティブエリアが前記所定方向に複数並設され、
前記ゲート電極は、前記複数のアクティブエリア上にゲート絶縁膜を介してそれぞれ前記所定方向に沿って形成され、
前記それぞれのゲート電極は、前記所定方向に沿って互いに同一長に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子分離膜上に張り出したゲート電極直上に形成されたヴィアプラグを備えたことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
チャネル領域を挟んだソース／ドレイン領域を含むアクティブエリアを複数の島状に分断する素子分離溝が形成された半導体基板と、
前記半導体基板の素子分離溝内にそれぞれ埋め込まれた素子分離膜であって、上面が前記半導体基板の上面から上方に突出して構成された素子分離膜と、
前記半導体基板の第１アクティブエリア上にゲート絶縁膜を介して当該第１アクティブエリアを平面的に横切って形成された第１のゲート電極であって、当該第１アクティブエリアの片脇に位置する前記素子分離膜上に所定の第１長さで張り出した第１張出部と、当該第１アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第１長さとは異なる第２長さで張り出した第２張出部とを備えた第１のゲート電極と、
前記半導体基板の第２アクティブエリア上にゲート絶縁膜を介して当該第２アクティブエリアを平面的に横切って形成された第２のゲート電極であって、当該第２アクティブエリアの片脇に位置する前記素子分離膜上に所定の第３長さで張り出した第３張出部と、当該第２アクティブエリアの片脇とは逆脇に位置する素子分離膜上に前記第３長さとは異なる第４長さで張り出した第４張出部とを備えた第２のゲート電極と、
前記第１のゲート電極の第１張出部の上面上に構成された第１ヴィアプラグと、
前記第１のゲート電極の第２張出部の上面上に構成された第２ヴィアプラグと、
前記第２のゲート電極の第３張出部の上面上に構成された第３ヴィアプラグと、
前記第２のゲート電極の第４張出部の上面上に構成された第４ヴィアプラグと、
前記第２および第３ヴィアプラグの上面上を連結しつつ前記第１および第４ヴィアプラグを非連結にした導電層とを備えたことを特徴とする半導体装置。
【請求項５】
チャネル領域を挟んだソース／ドレイン領域をそれぞれ半導体基板に含む第１および第２のアクティブエリア上にゲート絶縁膜を介してそれぞれのアクティブエリアを平面的に横切って第１および第２のゲート電極を形成する工程であって、第１のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第１のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第１および第２張出部を備えてなる第１のゲート電極を形成すると共に、第２のアクティブエリアを島状に分断する素子分離溝内に埋め込まれると共に前記半導体基板の上面から上方に突出して当該第２のアクティブエリアの両脇に構成された素子分離膜上に対し互いに異なる長さだけ張り出した第３および第４張出部を備えてなる第２のゲート電極を形成する工程と、
前記第１および第２のゲート電極上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に前記第１のゲート電極の第１および第２張出部の上面上にそれぞれ達する第１および第２ホールを形成すると共に、前記層間絶縁膜に前記第２のゲート電極の第３および第４張出部の上面上にそれぞれ達する第３および第４ホールを形成する工程と、
前記第１ないし第４ホール内にそれぞれ第１ないし第４プラグを形成する工程と、
前記層間絶縁膜上に前記第２および第３のプラグの上面上を連結しつつ前記第１および第２のプラグを非連結にした導電層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００９−２５３１４４（Ｐ２００９−２５３１４４Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−１０１３７９（Ｐ２００８−１０１３７９）
【出願日】平成２０年４月９日（２００８．４．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５９８０８２４３３）中部東芝エンジニアリング株式会社 (19)
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月９日（２００８．４．９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【出願人】（５９８０８２４３３）中部東芝エンジニアリング株式会社 (19)
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【Ｆターム（参考）】
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