【課題】素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制する。
【解決手段】基板１１１と、ゲート絶縁膜１２１と、第１のゲート電極層１２２と、トランジスタ間の第１のゲート電極層１２２及びゲート絶縁膜１２１を貫通し、基板１１１とゲート絶縁膜１２１との界面Ｓ₁よりも深い位置に底面を有する素子分離溝Ｔと、素子分離溝Ｔに埋め込まれた素子分離層１３１と、ゲート間絶縁膜１２３と、選択トランジスタ１０２を構成するゲート間絶縁膜１２３を貫通する第１の穴Ｈ₁と、周辺トランジスタ１０３を構成するゲート間絶縁膜１２３を貫通する第２の穴Ｈ₂と、素子分離層１３１上のゲート間絶縁膜１２３を貫通し、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ₂よりも深い位置に底面を有する第３の穴Ｈ₃と、第１から第３の穴Ｈ₃に埋め込まれた部分を有する第２のゲート電極層１２４とを備える。 （もっと読む）

【課題】NAND型フラッシュメモリにおけるアクティブロウデコーダの端部からガードリング領域へのリーク成分を抑制し、アクティブロウデコーダ内端部のトランスファゲートトランジスタの転送能力の低下を防止し、チップの歩留まりを改善する。
【解決手段】NAND型フラッシュメモリにおいて、メモリセルアレイ10の行方向端近傍に形成され、行列状に配置された素子領域にワード線あるいは選択ゲート線に電圧を転送するためのトランスファゲートトランジスタ341 、342 が形成されたアクティブロウデコーダ40と、アクティブロウデコーダとセルアレイとの間に配置されたガードリング領域43と、ガードリング領域とアクティブロウデコーダとの間に形成されたダミー用ロウデコーダ44とを具備し、ダミー用ロウデコーダ44のダミー用素子領域45に形成されたダミー用トランスファゲートトランジスタ461 、462 のソースノードはワード線WLi 及び選択ゲート線SGD 、SGS には接続されていない。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるＮＡＮＤ型フラッシュメモリ等の半導体装置を提供する。
【解決手段】ゲート電極ＰＧが、隣り合う素子分離膜間のアクティブエリアＡＡ上にゲート絶縁膜１１を介してゲート長方向に離間して並設されている。ゲート電極ＰＧを構成する多結晶シリコン層１４は、アクティブエリアＡＡの片脇に位置する素子分離膜の上面上に張り出す一端部１４ａと、アクティブエリアＡＡの逆脇に位置する素子分離膜の上面上に張り出す他端部１４ｂとを備えており、一端部１４ａの長さＬ１と一端部１４ｂの長さＬ２が互いに異なっている。 （もっと読む）

【課題】 同一半導体基板上にメモリセルとショットキーバリアダイオードを混載した、ショットキーバリアダイオードのガードリング層によって形成される寄生バイポーラトランジスタによる電流損失を抑制した高信頼度の半導体装置を提供する。
【解決手段】 第１導電型の半導体基板１上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備え、メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するためのトランジスタのチャンネル領域に形成された第１導電型の不純物拡散層５と、ショットキーバリアダイオードのショットキーバリアを形成する第１導電型と異なる第２導電型の不純物拡散層４の表面の周囲に第１導電型の不純物拡散層で形成されたガードリング層６を、同一工程で同時に形成された不純物拡散層とする。 （もっと読む）

【課題】補助パターンでダミーコンタクトが形成されてもゲート電極ＳＧとの間で短絡不良が発生するのを防止できるＮＡＮＤ型フラッシュメモリ装置等の半導体記憶装置を提供する。
【解決手段】ビット線コンタクト４ａ（ＣＢ）の形成時にマスクパターンに補助パターン４ｂ、４ｃを形成する場合に、メモリセル領域ＭＡから延長して形成される補助パターン４ｂの端部に位置する補助パターン４ｃの対応領域について、ビット線コンタクト４ａ（ＣＢ）を形成する領域のスペーサを除去するのと同時にその部分のスペーサを除去する。ゲート電極ＳＬＧ−ＳＬＧの間のパターンニングに余裕を持たせることができ（オフセットを確保することができ）、解像した補助パターン４ｃの部分でダミーコンタクトホールが形成された場合でも、両脇のゲート電極ＳＬＧとの間で短絡不良が発生するのを防止することが出来る。 （もっと読む）

【課題】微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。 （もっと読む）

【課題】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭの設計においては、微細化のため、セルのレイアウトを工夫することが必須であるという課題があった。
【解決手段】Ｗセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭとするため、対をなす２つのフローティングゲート２５ａ，２５ｂと、２つのトンネルウインドウ３０ａ，３０ｂと、２つのソース２６ａ，２６ｂと、共有のコントロールゲート３１と、共有のセレクトゲート３２とを設けるとともに、ドレイン２７も共有とした。
【効果】高信頼性設計、高耐圧設計が実現されたＷセル方式のＦＬＯＴＯＸ型ＥＥＰＲＯＭを実現できる。 （もっと読む）

【課題】膜厚の異なるゲート絶縁膜のトランジスタを備えると共に素子形成領域の周囲にガードリングを設ける構成で、フォトリソグラフィ工程を追加することなく、高濃度の不純物拡散領域の形成とＣＭＰ処理のディッシング対策を行えるようにする。
【解決手段】シリコン基板３のメモリセル領域１のメモリセルトランジスタ形成部分に薄いゲート酸化膜８が形成され、周辺回路領域２の高耐圧を必要とする領域に厚いゲート酸化膜１２、高濃度不純物領域に対応する部分に薄いゲート酸化膜８が形成されている。ガードリング１５部分に厚いゲート酸化膜１２が形成され、ガードリング１６、１７部分に薄いゲート酸化膜８が形成されている。この構成とすることで、ＳＴＩ１４の形成時のディッシング発生を抑制でき、高濃度不純物導入工程では、酸化膜のエッチング処理を省略でき、しかもガードリング１６、１７にも導入できる。 （もっと読む）

【課題】半導体装置、特にフラッシュメモリ等の不揮発性半導体メモリの周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供する。
【解決手段】フラッシュメモリは、半導体基板１内に形成され、素子領域を区画する素子分離絶縁膜２と、素子分離領域２により分離された素子領域３にゲート酸化膜４、フローティングゲート（ＦＧ）として機能する第１のゲート電極５、第１の絶縁膜６上に、セルトランジスタの制御ゲート（ＣＧ：ワード線）として機能する第２のゲート電極材７が形成されている。周辺回路部において、素子分離絶縁膜２上に第１の絶縁膜６を介して第２のゲート電極材からなる抵抗素子７ａとを備える。抵抗素子７ａ下の半導体基板１の不純物濃度は、バルクと同等かあるいはバルクの不純物濃度以下である。 （もっと読む）

【課題】セルアレイ形成領域の活性領域もしくは浮遊ゲート電極層の形成領域を第１領域とし当該第１領域の幅寸法よりも広い幅寸法を有する領域を第２領域としたときに、第２領域の耐圧特性を向上できるようにする。
【解決手段】第２領域Ｒ２のうちの少なくとも一部の領域Ｒ２ａ（もしくは全領域Ｒ２）の導電層間絶縁膜５は、その膜厚が第１領域Ｒ１の導電層間絶縁膜５の膜厚に比較して厚く形成されている。これにより、第２領域の耐圧特性を向上できる。 （もっと読む）

【課題】半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、高集積化を図れるようにする。
【解決手段】半導体記憶装置は、溝部１ａを有する半導体基板１と、該半導体基板１に互いに間隔をおき且つ溝部１ａと交差して形成された一対の不純物拡散層からなるソース・ドレイン領域１１と、溝部１ａの一壁面上に形成され、絶縁性を有するトラップ膜７と、半導体基板１におけるトラップ膜７と対向する領域に形成されたチャネル領域８と、溝部１ａにトラップ膜７と接するように形成されたゲート電極９と、半導体基板１における溝部１ａの底部又は溝部１ａの下側に形成された素子分離領域６とを有している。 （もっと読む）

【課題】寄生バイポーラとしての動作を防止でき、かつ高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】支持基板１と埋め込み絶縁層２と半導体層３とからＳＯＩ基板が構成されている。１ｐｏｌｙ型メモリセル１０は、１対のソース／ドレイン領域１１と、フローティングゲート電極層１３と、コントロールゲート用不純物拡散領域１４とを有している。分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲むことで、ソース／ドレイン領域１１が形成された領域とコントロールゲート用不純物拡散領域１４とを分け隔てている。 （もっと読む）

半導体記憶セルは、半導体層に形成された第１トレンチの下の第１ソース／ドレイン領域（１０２）を備える。第２ソース／ドレイン領域は、半導体層の第２トレンチの下に位置する。第１トレンチ（１０８）における第１選択ゲート（１３０−１）および第２トレンチ（１０８）における第２選択ゲート（１３０−２）は、選択ゲート誘電体によってライナーを施される。電荷貯蔵スタックは選択ゲートの上に位置し、制御ゲートはスタックの上に位置する。ＤＳＥは、ポリシリコンの慎重な堆積物を含んでもよい。第１および第２の選択ゲートの上面は、第１および第２のトレンチの上面より低い。制御ゲートは、選択ゲートに対し垂直に延び、選択ゲートを横切る連続した制御ゲートであってもよい。このセルは、半導体層に対する接点を含んでもよい。制御ゲートは、第１選択ゲートの上の第１制御ゲートと、第２選択ゲートの上の第２制御ゲートとを含んでよい。
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【課題】 隣り合う配線間で起きやすい電気的短絡不良を抑制し、高歩留り及び高信頼性を実現できる半導体記憶装置及びその製造方法を提供する。
【解決手段】 半導体記憶装置はメモリセル部１０、及びダミーセル部１４、及びウエルコンタクト部１２を備える。メモリセル部１０は、微細な平面パターン幅のメモリセル活性領域２０及びメモリセル素子分離領域１８を有する。ウェルコンタクト部１２は、メモリセル活性領域２０よりも平面パターン幅の広いウェルコンタクト活性領域３４を有する。
ダミーセル部１４では、ダミーセル活性領域３８及びこれを区画するダミーセル素子分離領域４０の各々の平面パターン幅が最適化されている。 （もっと読む）

【課題】微細、高集積で、素子分離能力に優れ、寄生抵抗、容量の小さいたフラッシュメモリを提供する。
【解決手段】ＳＯＩ基板上にＮＡＮＤ型フラッシュＥＥＰＲＯＭが形成される。素子領域（活性層）は、格子パターンで、その間の溝は、絶縁材により埋め込まれる。ロウ方向の素子同士は、完全に絶縁材により分離される。メモリセルが形成されるシリコン薄膜は、微量のｎ型不純物を含み、真性半導体に近い。周辺回路や選択ゲートトランジスタが形成されるシリコン薄膜は、ｐ型である。メモリセル及び選択ゲートトランジスタの拡散層は、ｎ型である。ＮＡＮＤストリングを構成する各メモリセルのチャネルは、しきい値の異なる少なくとも２つの領域から構成される。 （もっと読む）

【課題】セル領域と周辺回路領域との境界部の半導体基板を第１トレンチおよび第２トレンチの形成のためのエッチング工程から保護することができ、半導体基板の損傷で発生する漏れ電流の増加を防止することができる、フラッシュメモリ素子およびその製造方法を提供する。
【解決手段】セル領域Ａの素子分離膜２４ａを定義するためのパターンを介してパターニングし、第１トレンチを形成するが、前記セル領域Ａの素子分離膜２４ａのパターンは境界部にも形成されるようにする段階と、前記周辺回路領域Ｂの素子分離膜２４ｂを定義するためのパターンを介してパターニングし、前記第１トレンチより深い第２トレンチを形成するが、前記周辺回路領域Ｂの素子分離膜２４ｂのパターンは前記境界部にも形成されるようにすることにより、前記第１トレンチおよび第２トレンチの形成のためのパターニングの際、前記境界部にダミー活性領域Ｃを定義する段階とを含む。 （もっと読む）

【課題】 不揮発性半導体記憶素子がマトリックス状に配置されている仮想グラウンドアレイの半導体集積回路装置において、ビット線間およびワード線間のリーク電流を効率よく抑制する。
【解決手段】 ビット線ＢＬ１〜４である拡散層とワード線ＷＬ１〜３であるゲート電極に囲まれた領域にある半導体基板の表面上に、不揮発性半導体記憶素子とは分離された状態で、シリコン酸化膜を介してシリコン窒化膜（電荷トラップ層）を形成し、さらに基板全体をプラズマ雰囲気に晒すことで、このシリコン窒化膜に電子を意図的にトラップさせる。その結果、この領域の半導体基板表面には正電荷が蓄積状態となり、ビット線間およびワード線間のリーク電流を抑制することができる。 （もっと読む）

【課題】コンタクトレス方式が採用されたメモリセルアレイにおける共用コンタクト領域においてリーク電流を抑制する。
【解決手段】不揮発性半導体記憶装置は、複数の埋め込み拡散ビット線２と、埋め込み酸化膜と、複数のワード線５と、ワード線５とビット線２間領域との交差領域に形成された電荷保持膜からなる複数のメモリセルと、コンタクト７を上面に有する複数の拡散層８があり、複数のブロックに区分されたビット線２同士は拡散層８を介して電気的に接続されており、コンタクト領域となる拡散層８の近傍領域に形成されたビット線２間に形成された素子分離領域９とを備える。さらに、ビット線２上及び素子分離領域９上に跨り、側壁絶縁膜を有するダミーワード線１４を備え、側壁絶縁膜は、素子分離領域９と、埋め込み酸化膜と、ビット線２との境界領域上を覆う。 （もっと読む）

集積回路装置は、フラッシュメモリ素子が形成されるメモリセルウェルと、それぞれ高電圧トランジスタが形成される、互いに逆導電型の第１のウェルと第２のウェルと、それぞれ低電圧トランジスタが形成される、互いに逆導電型の第３のウェルと第４のウェルとを含み、前記第１および第２のウェルの少なくとも一方、および前記第３および第４のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有する。
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所望の特性を果たす複数種類のトランジスタを少ない工程数で製造する。 半導体装置は、第１の深さに達する素子分離領域と、第１導電型の第１および第２のウェルと、第１のウェルに形成され、第１の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第１のトランジスタと、第２のウェルに形成され、第１の厚さより薄い第２の厚さのゲート絶縁膜と、第２導電型のソース／ドレイン領域およびゲート電極とを有する第２のトランジスタと、を有し、第１のウェルは、第１の深さと同等又はより深い深さにのみ極大値を有する第１の不純物濃度分布を有し、第２のウェルは、第１のウェルと同一の第１の不純物濃度分布に第１の深さより浅い第２の深さに極大値を有する不純物濃度分布を重ね合わせ、全体としても第２の深さにも極大値を示す第２の不純物濃度分布を有する。
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