半導体装置の製造方法および半導体装置
【課題】転位による結晶欠陥不良を防止できるようにする。
【解決手段】周辺回路領域Pにおいて、O3−TEOS膜4cがソース/ドレイン領域2cとSOG膜4bとの間に形成されている。ソース/ドレイン領域2cに導入された不純物イオンの活性化の処理の時点でSOG膜4bに引っ張り応力が発生するものの、O3−TEOS膜4cが介在しているため結晶欠陥が不純物拡散領域2a、2bに発生することを抑制でき転位の発生を抑制できる。
【解決手段】周辺回路領域Pにおいて、O3−TEOS膜4cがソース/ドレイン領域2cとSOG膜4bとの間に形成されている。ソース/ドレイン領域2cに導入された不純物イオンの活性化の処理の時点でSOG膜4bに引っ張り応力が発生するものの、O3−TEOS膜4cが介在しているため結晶欠陥が不純物拡散領域2a、2bに発生することを抑制でき転位の発生を抑制できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、STI(Shallow Trench Isolation)構造の素子分離領域を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の方法の一つとして素子分離領域を縮小化することが挙げられる。近年においては、素子分離領域を形成する技術としてSTI技術が導入されており、従来のLOCOS(Local Oxidation of Silicon)構造に比較して、より狭い領域で素子分離できるようになってきている。半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
【0003】
そこで、従来では、たとえば特許文献1に示すような塗布型の絶縁膜を埋め込みに使用することが考えられている。塗布型の絶縁膜としては、例えば過水素化シラザン重合体溶液などの溶液をスピンコートして熱処理を行うことで酸化膜として溝内を埋込み形成するものである。
【0004】
不揮発性半導体記憶装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてSTIにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、HDP−CVD(High Density Plasma - Chemical Vapor Deposition)法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋込み領域の狭い部分ではボイドが発生しやすい。そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するように塗布型の絶縁膜を形成するための塗布液をスピンコートする。例えばポリシラザン塗布液を用いると、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。
【0005】
近年、素子の微細化、設計ルールの縮小化の傾向が顕著であるため、素子分離領域の絶縁特性を保持するためには素子分離溝を深くする必要がある。当該素子分離溝の深さを深くするにしたがって素子分離溝中に存在する塗布液のボリュームが増してしまう。前記熱処理では、塗布膜が収縮してしまうため、当該膜収縮に応じた引っ張り応力が大きくなってしまう。すると、転位による結晶欠陥不良が発生してしまう。
【特許文献1】特許第3178412号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、転位による結晶欠陥不良を防止できるようにした半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、前記第1および第2素子分離溝の内面に沿って当該第1および第2素子分離溝のそれぞれの上部に開口を有するように酸化膜を等方的に形成する工程と、前記第1素子分離溝の内面に形成された酸化膜を除去することで前記半導体基板を露出させる工程と、前記半導体基板が露出した第1素子分離溝の内面にO3−TEOS膜を選択的に形成する工程と、前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。
【0008】
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、前記第1および第2素子分離溝の内面に沿って酸化膜を当該第1および第2素子分離溝のそれぞれの上部に開口を有するように等方的に形成する工程と、前記第1素子分離溝の内面に沿って形成された酸化膜上に当該第1素子分離溝の上部に開口を有するようにアルミナ膜を形成する工程と、前記第1素子分離溝内のアルミナ膜上にO3−TEOS膜を選択的に形成する工程と、前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。
【0009】
本発明の一態様は、側面および底面からなる素子分離溝を有する半導体基板と、O3−TEOS膜からなり、前記素子分離溝の側面から前記底面の一部にわたり形成された第1素子分離絶縁膜と、塗布型絶縁膜からなり、前記素子分離溝を埋め込むよう前記第1素子分離絶縁膜上および前記底面上に形成された第2素子分離絶縁膜とを備えたことを特徴としている。
【発明の効果】
【0010】
本発明によれば、転位による結晶欠陥不良を防止できる。
【発明を実施するための最良の形態】
【0011】
(第1の実施形態)
以下、本発明の半導体装置をNAND型のフラッシュメモリ装置に適用した第1の実施形態について図1ないし図15を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。図1は、NAND型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図2(a)はメモリセル領域の一部の平面図を模式的に示しており、図2(b)は周辺回路領域の一部の平面図を模式的に示している。
【0012】
図2(a)、図2(b)に示すように、NAND型のフラッシュメモリ装置1は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイArの構成領域となるメモリセル領域Mと、メモリセルアレイAr内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Pとを含んで区画されている。
【0013】
図1に示すように、NAND型のフラッシュメモリ装置1のメモリセル領域M内のメモリセルアレイArには、2個の選択ゲートトランジスタTrs1、Trs2と、当該2個の選択ゲートトランジスタTrs1、Trs2間にY方向(ビット線方向)に隣接するもの同士でソース/ドレイン領域を共用して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとからなるNANDセルユニットUCが行列状に形成されている。
【0014】
図1中、X方向に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は、共通の選択ゲート線SGL1で共通接続されている。さらに、選択ゲートトランジスタTrs2は、共通の選択ゲート線SGL2で共通接続されている。図1に示すように、選択ゲートトランジスタTrs1は、ビット線コンタクトCB(図2参照)を介してY方向に構造的に延設されるビット線BLに接続されている。尚、X方向とY方向とは互いに直交する方向である。
【0015】
複数のNANDセルユニットUCは、図2(a)に示すようにY方向に延びるSTI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分断されたアクティブエリアSaに形成されている。
【0016】
メモリセルトランジスタTrmのゲート電極MGは、Y方向に延びる活性領域Saと、所定間隔をもって形成されるX方向に延びるワード線WLとの交差領域に位置して形成されている。選択ゲートトランジスタTrs1のゲート電極SGは、Y方向に延びる活性領域Saと、X方向に延びる選択ゲート線SGL1との交差領域に位置して形成されている。尚、図2(a)には選択ゲートトランジスタTrs2を図示していない。
【0017】
図3(a)は、図2(a)のA−A線に沿う断面を模式的に示しており、図3(b)は、図2(b)のB−B線に沿う断面を模式的に示している。
周辺回路領域Pとメモリセル領域Mとは離間して設けられている。図3(a)に示すように、半導体基板(例えばp型のシリコン基板)2のメモリセル領域M内においては、半導体基板2の表層には素子分離溝3がそれぞれX方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアSaが互いに分断されている。複数の活性領域Sa上にはそれぞれゲート絶縁膜5、浮遊ゲート電極FGが積層されている。ゲート絶縁膜5は例えばシリコン酸化膜により形成されており、浮遊ゲート電極FGは多結晶シリコン層6により電荷蓄積層として構成されている。
【0018】
また、それぞれの素子分離溝3内には素子分離絶縁膜4が埋込まれている。メモリセル領域M内においては、素子分離絶縁膜4は、素子分離溝3の内面に沿って形成されたHTO(High Temperature Oxide)によるシリコン酸化膜4aと、このシリコン酸化膜4aの上面上に形成されるSOG膜(塗布型絶縁膜、塗布型酸化膜)4bとによるシリコン酸化膜の積層構造によって構成されるものであり、その上面がゲート絶縁膜5の上面よりも上方に突出すると共に浮遊ゲート電極FGの上面よりも下方に位置して構成されている。SOG膜4bは、例えばポリシラザン(PSZ:polysilazane)の薬液を塗布して熱処理することで酸化膜に転換したシリコン酸化膜である。
【0019】
メモリセル領域M内において、シリコン酸化膜4aは、多結晶シリコン層6の下側面、ゲート絶縁膜5の側面に沿って形成されており、半導体基板2中の素子分離溝3内面を全て覆うように形成されている。メモリセル領域M内において、SOG膜4bは、シリコン酸化膜4aの内面に沿って形成されており、その上面は多結晶シリコン層6の上面より下方で且つ下面より上方に位置して形成されている。メモリセル領域M内において、多結晶シリコン層6の側面、ゲート絶縁膜5の側面、および素子分離絶縁膜4の側面は面一に形成されている。
【0020】
ゲート間絶縁膜7が、素子分離絶縁膜4の上面、多結晶シリコン層6の上側面および上面に沿って形成されており、X方向に離間した多結晶シリコン層6(浮遊ゲート電極FG)のそれぞれの上面および上側面に沿ってインターポリ絶縁膜として形成されている。このゲート間絶縁膜7は、例えばONO(Oxide-Nitride-Oxide)膜により形成されている。尚、ゲート間絶縁膜7の材料としては、ONO膜に代えてNONON(Nitride-Oxide-Nitride-Oxide-Nitride)膜、またはアルミナを含有した膜により形成されていても良い。
【0021】
ワード線WLが、ゲート間絶縁膜7の上面上、上側面上に沿って形成されている。このワード線WLは、コバルト(Co)、ニッケル(Ni)、タングステン(W)などの何れか一種類の金属によってシリサイド化された導電層8により構成され、メモリセルゲート電極MGを構成する制御ゲート電極CGを連結している。これにより、メモリセル領域M内には、活性領域Sa上にゲート絶縁膜5を介して浮遊ゲート電極FG、ゲート間絶縁膜7、制御ゲート電極CGが積層されており、メモリセルゲート電極MGは、当該積層構造FG、7、CGによって構成されている。
【0022】
図2(b)に示すように、周辺回路領域P内においては、活性領域Saの上にゲート絶縁膜5を介してゲート電極PGが構成されている。このゲート電極PGは、半導体基板2の表面内の所定方向に活性領域Saを横切るように形成されており、当該ゲート電極PGの両脇の活性領域Saにソース/ドレイン領域2cが構成されることによってトランジスタTrpが構成されている。
【0023】
図3(b)に示すように、ゲート電極PGは、活性領域Sa上にゲート絶縁膜5を介して多結晶シリコン層6、ゲート間絶縁膜7、導電層8(ワード線WL)を積層して形成されると共に、ゲート間絶縁膜7の中央に開口が形成され、多結晶シリコン層6および導電層8が構造的および電気的に接続された状態で構成されている。尚、このゲート電極PGは、メモリセルトランジスタTrmのゲート電極MGの形成工程と同じ工程で形成されている。
【0024】
活性領域Saの表層には、ゲート電極PGの脇にLDD構造のソース/ドレイン領域2cがゲート電極PGの中央下領域を除く活性領域Sa全体に渡って形成されている。このLDD構造のソース/ドレイン領域2cは半導体基板2の表層の導電型とは逆導電型(例えばN型)の不純物拡散領域であり、第1濃度の低濃度不純物拡散領域2bと、当該第1濃度よりも高い第2濃度の高濃度不純物拡散領域2aにより構成されている。
【0025】
低濃度不純物拡散領域2bは、一端がゲート電極PGの端部下まで延出している。高濃度不純物拡散領域2aは、一端がゲート電極PGの側壁から所定間隔離間している。また、半導体基板2の表面からの高濃度不純物拡散領域2aの形成深さは、低濃度不純物拡散領域2bの形成深さよりも深く形成されている。なお、高濃度不純物拡散領域2aは深さを一定に保ちながらアクティブエリアSaの端部まで形成されている。したがって、活性領域Saと素子分離絶縁膜14との境界面である活性領域Saの側壁にソース/ドレイン領域2cのPN接合部が露出している。
【0026】
図3(b)に示すように、素子分離溝3がゲート電極PGからY方向に所定距離だけ離間した所定領域に所定深さで形成されている。図3(a)および図3(b)に示すように、周辺回路領域Pの素子分離溝3の幅は、メモリセル領域Mの素子分離溝3の幅よりも広く形成されている。尚、図3(a)および図3(b)中、周辺回路領域P内の素子分離溝3の深さとメモリセル領域M内の素子分離溝3の深さとは互いに同一深さに形成されている図を示しているが、周辺回路領域Pの素子分離溝3はメモリセル領域Mの素子分離溝3の深さよりも深くても良い。
【0027】
周辺回路領域Pの素子分離溝3内には素子分離絶縁膜14が埋込まれている。この素子分離絶縁膜14は、メモリセル領域M内の素子分離絶縁膜4と同様に酸化膜系の材料にて形成され、シリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cを含んで構成されている。周辺回路領域Pのシリコン酸化膜4a、SOG膜4bは、それぞれメモリセル領域Mのシリコン酸化膜4a、SOG膜4bと同一の工程で形成される。
【0028】
O3−TEOS膜4cは、素子分離溝3の全側面に接触して構成されていると共に、活性領域Saの全周囲を包囲した状態で素子分離溝3の側面底部から外方の所定領域に至るまで素子分離溝3の底面に接触して形成されている。O3−TEOS膜4cは、素子分離溝3の側面から当該素子分離溝3の底面の一部にわたり形成されている。O3−TEOS膜4cは、シリコン酸化膜上と他の膜(例えばシリコン、半導体基板2の材質)上との間で成長レートが異なる選択成長可能なシリコン酸化膜であり、例えば具体的にはO3−TEOS膜4cはシリコン酸化膜上における成長速度とシリコン上における成長速度とを比較するとシリコン露出面の成長速度の方が速い。
【0029】
O3−TEOS膜4cは、半導体基板2の上面高さ位置における素子分離溝3の側部膜厚W1(上面端部から側方の膜厚)が60[nm]以上に形成されている。SOG膜4bは、半導体基板2のソース/ドレイン領域2cの端部2d(半導体基板2の上面端部)からO3−TEOS膜4cを挟んでY方向(側方)に離間して形成されている。
【0030】
O3−TEOS膜4cは、高濃度不純物拡散領域2aの形成深さ(高さ)よりも深い(低い)領域までその側部膜厚W1が60[nm]以上に形成されている。周辺回路領域P内において、シリコン酸化膜4aは、素子分離溝3の側面から離間した素子分離溝3の底面の一部に沿って形成されており、SOG膜4bは半導体基板2との間にシリコン酸化膜4aを介在している。
【0031】
SOG膜4bがO3−TEOS膜4cを挟んでソース/ドレイン領域2cの端部2dから離間して構成されている理由は、SOG膜4bの熱収縮に基づいて半導体基板2に発生しやすい転位を防止するためであり、側部膜厚W1が60[nm]以上に形成されていることによってこの悪影響を抑制できるようになる。
【0032】
上記構造の製造方法について説明する。尚、本実施形態における特徴的な製造工程を中心に説明するが、以下に説明する製造工程は必要に応じて入れ替えて行っても良いし一般的な工程または図示しないその他の領域を形成するための工程であれば付加しても良いし、必要に応じて工程を削除しても良い。
【0033】
図4に示すように、半導体基板2に、ウェル(図示せず)、チャネル領域形成のためのイオン注入を行った後、半導体基板2上にゲート絶縁膜5を熱酸化法によって所定膜厚(例えば約10nm)形成する。次に、図5に示すように、ゲート絶縁膜5上に、浮遊ゲート極FG、ゲート電極PGの一部等として機能するようになるリン(P)などの不純物がドープされた非晶質シリコンを所定膜厚だけCVD法により堆積した後、シリコン窒化膜9を堆積する。尚、非晶質シリコンは後の熱処理によって多結晶化されるため多結晶シリコン層6として符号6を付している。シリコン窒化膜9は、CMP(Chemical Mechanical Polishing)法による研磨ストッパ材として機能する。
【0034】
次に、図6に示すように、フォトレジスト11を塗布して通常のリソグラフィ技術によってパターンニングする。このパターンニング形成領域は、メモリセル領域Mでは浮遊ゲート電極FGの形成領域であり、周辺回路領域Pではゲート電極PGの形成領域である。
【0035】
次に、図7に示すように、フォトレジスト11をマスクとしてRIE法によりシリコン窒化膜9、多結晶シリコン層6、ゲート絶縁膜5、半導体基板2の上部をエッチング処理し、アッシング処理によってフォトレジスト11を除去する。これにより、活性領域Saが区画される。
【0036】
次に、図8に示すように、LP−CVD(Low-Pressure Chemical Vapor Deposition)法によりHTO膜によるシリコン酸化膜4aを素子分離溝3の内面に沿って等方的に且つライナー状に所定膜厚(例えば10nm)堆積する。尚、このシリコン酸化膜4aを熱酸化法により成膜しても良い。
【0037】
次に、図9に示すように、メモリセル領域Mをマスクするようにフォトレジスト12をパターンニングする。このとき、周辺回路領域Pにおいて、活性領域Saの端部から所定距離離間した素子分離溝3の底面がフォトレジスト12によって覆われるようにパターンニングする。
【0038】
次に、図10に示すように、フォトレジスト12をマスクとして、周辺回路領域Pに露出したシリコン酸化膜4aを所定膜厚(10[nm]程度)ウェットエッチング処理することで、シリコン窒化膜9の上面および側面、多結晶シリコン層6の側面、ゲート絶縁膜5の側面、素子分離溝3の側面および底面の一部に沿って形成されたシリコン酸化膜4aを除去処理する。次に、アッシング処理によりフォトレジスト12を除去する。
【0039】
次に、図11に示すように、CVD法によりO3−TEOS膜4cを堆積する。このとき、堆積条件を調整することによって、O3−TEOS膜4cは、前工程にてシリコン酸化膜4aが除去されることによって露出したシリコンの上に選択的に堆積されるようになる。したがって、O3−TEOS膜4cは、シリコン酸化膜4aの上には堆積されないが、シリコン窒化膜9の上面および側面にはシリコン上に比較して薄い膜厚ではあるものの堆積する。
【0040】
次に、図12に示すように、SOG膜4bをシリコン酸化膜4aよりも厚い所定膜厚(例えば500nm)堆積させる。次に、400〜500℃程度の第1温度の酸化性雰囲気中にて熱処理を行いSOG膜4bのシリコン酸化膜への転換を行った後、第1温度よりも高い800〜900℃程度の第2温度の不活性雰囲気中にて熱処理を行うことで緻密化する。
【0041】
次に、図13に示すように、CMP法によりSOG膜4bをシリコン窒化膜9の上面が露出するまで研磨することで平坦化処理する。次に、図14に示すように、RIE法によりシリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cの上面位置の調整を行う。メモリセル領域Mではカップリング比を稼ぐため多結晶シリコン層6の上面および上側面を露出するようにシリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cをエッチング処理する。その後、ホットリン酸によりシリコン窒化膜9を剥離する。次に、図15に示すように、ゲート間絶縁膜7を形成する。
【0042】
次に、図3に示すように、ワード線WL用の材料(非晶質シリコン)をCVD法により堆積し、ゲート電極PG加工用のマスク材を堆積し、フォトリソグラフィ法およびRIE法による異方性エッチング処理によりゲート電極PGを形成する。このゲート電極PGの形成時点において周辺回路領域Pのシリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cもその上面が半導体基板2の表面付近に位置する程度までエッチバックされる。
【0043】
次に、リン(P)等のN型の不純物を半導体基板2の表層に低濃度イオン注入する。次に、ゲート電極PGを覆うように絶縁膜を堆積し異方性エッチング処理によりゲート電極PGの側壁に沿うようにスペーサ膜10として加工する。次に、N型の不純物を半導体基板2の表層に高濃度イオン注入する。
【0044】
次に、不活性雰囲気中においてイオン注入処理により導入した不純物の活性化を行うことで結晶性の回復を行う。これにより、LDD構造のソース/ドレイン領域2cを形成できる。この活性化用の熱処理時にSOG膜4bが収縮することで大きな引っ張り応力が発生し、結晶欠陥が不純物拡散領域2a、2bに発生する虞があるが、本実施形態では活性領域Saの脇に位置してSOG膜4bと不純物拡散領域2aとの間にO3−TEOS膜4cが60[nm]以上の側部膜厚W1で介在して形成されているため、SOG膜6による高い引張ストレスの影響を低減した状態で熱処理することができ、SOG膜6が熱処理により収縮したとしても熱処理に起因した転位の発生を抑制できる。
【0045】
本実施形態によれば、素子分離溝3の内面に沿って上部に開口を有するようにシリコン酸化膜4aを等方的に形成し、周辺回路領域Pの素子分離溝3の内面に形成されたシリコン酸化膜4aを除去することで半導体基板2を露出させ、半導体基板2が露出した素子分離溝3の内面にO3−TEOS膜4cを選択的に堆積し、このO3−TEOS膜4c上にSOG膜4bをシリコン酸化膜に転換して形成し、ゲート電極PG脇に不純物を導入した後、熱処理して活性化している。
【0046】
このため、SOG膜4bと半導体基板2との間にO3−TEOS膜4cを介在させて形成することができ、熱処理に起因した転位の発生を抑制できる。これにより、周辺回路領域P内のトランジスタTrpの接合リーク電流特性を良化できる。特に、ソース/ドレイン領域2cとSOG膜4bとの間にO3−TEOS膜4cを側部膜厚W1=60[nm]以上に形成すると良い。
【0047】
(第2の実施形態)
図16ないし図21は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、O3−TEOS膜の下地選択成長性の高い膜としてアルミナ膜を、半導体基板との間に介在して形成したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0048】
前述実施形態で説明した図8に示すように、HTO膜によるシリコン酸化膜4aを素子分離溝3の内面に沿って等方的に堆積した後、図16に示すように、アルミナ(Al2O3)膜4dをLP−CVD法によりライナー状に堆積する。次に、図17に示すように、フォトレジスト13を塗布してパターンニングすることでゲート電極PGの形成領域およびその平面周囲、並びに、素子分離溝3の側面、素子分離溝3の側面底部から所定距離に至るまでの底面の一部を覆うようにマスクする。
【0049】
次に、図18に示すように、パターンニングされたフォトレジスト13をマスクとしてメモリセル領域Mのアルミナ膜4dをウェットエッチング処理することで、シリコン窒化膜9の上面および側面、多結晶シリコン層6の側面、ゲート絶縁膜5の側面、並びに素子分離溝3の底面の一部にシリコン酸化膜4aを介して連続的に沿うようにアルミナ膜4dを残留させる。次にアッシング処理などによってフォトレジスト13を除去処理する。
【0050】
次に、図19に示すように、アルミナ膜4dを下地としてO3−TEOS膜4cを選択的に成長させる。O3−TEOS膜4cは、アルミナを下地膜とするとシリコン酸化膜を下地膜とするよりも成長速度が速い。したがって、O3−TEOS膜4cは、アルミナ膜4dの上面および側面に沿って当該アルミナ膜4dを覆うように選択的に且つ等方的に堆積することになる。
【0051】
次に、図20に示すように、SOG膜4bを所定膜厚(例えば500nm)堆積し、次に、400〜500℃程度の酸化性雰囲気中にて熱処理を行うことでSOG膜4bをシリコン酸化膜に転換した後、800〜900℃程度の不活性雰囲気中にて熱処理を行う。
【0052】
次に、図21に示すように、シリコン窒化膜9をストッパとしてCMP法によりSOG膜4bを平坦化処理する。このとき半導体基板2の上面高さにおけるO3−TEOS膜4cの側部膜厚W2を60[nm]以上に形成すると良い。この後の工程は前述実施形態と同様であるためその説明を省略する。
【0053】
本実施形態によれば、素子分離溝3の内面に沿って上部に開口を有するようにシリコン酸化膜4aを等方的に形成し、周辺回路領域Pのシリコン酸化膜4a上に素子分離溝3の上部に開口を有するようにアルミナ膜4dを形成し、アルミナ膜4d上にO3−TEOS膜4cを選択的に形成し、O3−TEOS膜4c上にSOG膜4bを形成し、ゲート電極PG脇に不純物を導入し、当該不純物を熱処理している。このため、SOG膜4bと半導体基板2との間にO3−TEOS膜4cを介在させて形成することができ、前述実施形態とほぼ同様の作用効果が得られる。特に半導体基板2の上面高さにおけるO3−TEOS膜4cの側部膜厚W2を60[nm]以上に形成すると良い。
【0054】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
周辺回路領域P内のゲート電極PGは、高耐圧系トランジスタ、低耐圧系トランジスタの何れに適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。
【0055】
O3−TEOS膜4cを選択成長性良く堆積するための下地として半導体基板2(シリコン)、アルミナ膜4dを適用した実施形態を示したが、O3−TEOS膜4cの選択成長性の高い膜であれば何れの膜(特に金属酸化膜(MOx))を適用しても良い。
【0056】
メモリセル領域M内の浮遊ゲート電極FGに多結晶シリコン層6を適用した実施形態を示したが、メモリセル領域M内の構造は特にどのような構造でも良く、特に浮遊ゲート電極FGに代わる電荷蓄積層としてシリコン窒化膜を適用したMONOS(Metal-Oxide-Nitride-Oxide-Silicon)構造、SONOS構造(Silicon-Oxide-Nitride-Oxide-Silicon)を適用しても良い。
【図面の簡単な説明】
【0057】
【図1】本発明の第1の実施形態を示す電気的構成図
【図2】模式的に示す平面図
【図3】要部を模式的に示す断面図
【図4】一製造段階を模式的に示す切断面図(その1)
【図5】一製造段階を模式的に示す切断面図(その2)
【図6】一製造段階を模式的に示す切断面図(その3)
【図7】一製造段階を模式的に示す切断面図(その4)
【図8】一製造段階を模式的に示す切断面図(その5)
【図9】一製造段階を模式的に示す切断面図(その6)
【図10】一製造段階を模式的に示す切断面図(その7)
【図11】一製造段階を模式的に示す切断面図(その8)
【図12】一製造段階を模式的に示す切断面図(その9)
【図13】一製造段階を模式的に示す切断面図(その10)
【図14】一製造段階を模式的に示す切断面図(その11)
【図15】一製造段階を模式的に示す切断面図(その12)
【図16】本発明の第2の実施形態について一製造段階を模式的に示す切断面図(その13)
【図17】一製造段階を模式的に示す切断面図(その14)
【図18】一製造段階を模式的に示す切断面図(その15)
【図19】一製造段階を模式的に示す切断面図(その16)
【図20】一製造段階を模式的に示す切断面図(その17)
【図21】一製造段階を模式的に示す切断面図(その18)
【符号の説明】
【0058】
図面中、1はフラッシュメモリ装置(半導体装置)、2は半導体基板、3は素子分離溝、4、14は素子分離絶縁膜、4aはシリコン酸化膜(酸化膜)、4bはSOG膜(塗布型絶縁膜、第2の素子分離絶縁膜)、4cはO3−TEOS膜(第1の素子分離絶縁膜)、5はゲート絶縁膜、PGはゲート電極、Saは活性領域を示す。
【技術分野】
【0001】
本発明は、STI(Shallow Trench Isolation)構造の素子分離領域を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【0002】
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の方法の一つとして素子分離領域を縮小化することが挙げられる。近年においては、素子分離領域を形成する技術としてSTI技術が導入されており、従来のLOCOS(Local Oxidation of Silicon)構造に比較して、より狭い領域で素子分離できるようになってきている。半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
【0003】
そこで、従来では、たとえば特許文献1に示すような塗布型の絶縁膜を埋め込みに使用することが考えられている。塗布型の絶縁膜としては、例えば過水素化シラザン重合体溶液などの溶液をスピンコートして熱処理を行うことで酸化膜として溝内を埋込み形成するものである。
【0004】
不揮発性半導体記憶装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてSTIにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、HDP−CVD(High Density Plasma - Chemical Vapor Deposition)法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋込み領域の狭い部分ではボイドが発生しやすい。そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するように塗布型の絶縁膜を形成するための塗布液をスピンコートする。例えばポリシラザン塗布液を用いると、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。
【0005】
近年、素子の微細化、設計ルールの縮小化の傾向が顕著であるため、素子分離領域の絶縁特性を保持するためには素子分離溝を深くする必要がある。当該素子分離溝の深さを深くするにしたがって素子分離溝中に存在する塗布液のボリュームが増してしまう。前記熱処理では、塗布膜が収縮してしまうため、当該膜収縮に応じた引っ張り応力が大きくなってしまう。すると、転位による結晶欠陥不良が発生してしまう。
【特許文献1】特許第3178412号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明は、転位による結晶欠陥不良を防止できるようにした半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、前記第1および第2素子分離溝の内面に沿って当該第1および第2素子分離溝のそれぞれの上部に開口を有するように酸化膜を等方的に形成する工程と、前記第1素子分離溝の内面に形成された酸化膜を除去することで前記半導体基板を露出させる工程と、前記半導体基板が露出した第1素子分離溝の内面にO3−TEOS膜を選択的に形成する工程と、前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。
【0008】
本発明の一態様は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、前記第1および第2素子分離溝の内面に沿って酸化膜を当該第1および第2素子分離溝のそれぞれの上部に開口を有するように等方的に形成する工程と、前記第1素子分離溝の内面に沿って形成された酸化膜上に当該第1素子分離溝の上部に開口を有するようにアルミナ膜を形成する工程と、前記第1素子分離溝内のアルミナ膜上にO3−TEOS膜を選択的に形成する工程と、前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、前記ゲート電極脇に不純物を導入する工程と、前記不純物の導入後に熱処理する工程とを備えたことを特徴としている。
【0009】
本発明の一態様は、側面および底面からなる素子分離溝を有する半導体基板と、O3−TEOS膜からなり、前記素子分離溝の側面から前記底面の一部にわたり形成された第1素子分離絶縁膜と、塗布型絶縁膜からなり、前記素子分離溝を埋め込むよう前記第1素子分離絶縁膜上および前記底面上に形成された第2素子分離絶縁膜とを備えたことを特徴としている。
【発明の効果】
【0010】
本発明によれば、転位による結晶欠陥不良を防止できる。
【発明を実施するための最良の形態】
【0011】
(第1の実施形態)
以下、本発明の半導体装置をNAND型のフラッシュメモリ装置に適用した第1の実施形態について図1ないし図15を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる。図1は、NAND型のフラッシュメモリ装置におけるメモリセルアレイの一部の等価回路、図2(a)はメモリセル領域の一部の平面図を模式的に示しており、図2(b)は周辺回路領域の一部の平面図を模式的に示している。
【0012】
図2(a)、図2(b)に示すように、NAND型のフラッシュメモリ装置1は、多数のメモリセルがマトリクス状に配設されたメモリセルアレイArの構成領域となるメモリセル領域Mと、メモリセルアレイAr内のメモリセルを駆動するための周辺回路が構成された周辺回路領域Pとを含んで区画されている。
【0013】
図1に示すように、NAND型のフラッシュメモリ装置1のメモリセル領域M内のメモリセルアレイArには、2個の選択ゲートトランジスタTrs1、Trs2と、当該2個の選択ゲートトランジスタTrs1、Trs2間にY方向(ビット線方向)に隣接するもの同士でソース/ドレイン領域を共用して直列接続された複数個(例えば32個)のメモリセルトランジスタTrmとからなるNANDセルユニットUCが行列状に形成されている。
【0014】
図1中、X方向に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は、共通の選択ゲート線SGL1で共通接続されている。さらに、選択ゲートトランジスタTrs2は、共通の選択ゲート線SGL2で共通接続されている。図1に示すように、選択ゲートトランジスタTrs1は、ビット線コンタクトCB(図2参照)を介してY方向に構造的に延設されるビット線BLに接続されている。尚、X方向とY方向とは互いに直交する方向である。
【0015】
複数のNANDセルユニットUCは、図2(a)に示すようにY方向に延びるSTI(Shallow Trench Isolation)構造の素子分離領域Sbにより互いに分断されたアクティブエリアSaに形成されている。
【0016】
メモリセルトランジスタTrmのゲート電極MGは、Y方向に延びる活性領域Saと、所定間隔をもって形成されるX方向に延びるワード線WLとの交差領域に位置して形成されている。選択ゲートトランジスタTrs1のゲート電極SGは、Y方向に延びる活性領域Saと、X方向に延びる選択ゲート線SGL1との交差領域に位置して形成されている。尚、図2(a)には選択ゲートトランジスタTrs2を図示していない。
【0017】
図3(a)は、図2(a)のA−A線に沿う断面を模式的に示しており、図3(b)は、図2(b)のB−B線に沿う断面を模式的に示している。
周辺回路領域Pとメモリセル領域Mとは離間して設けられている。図3(a)に示すように、半導体基板(例えばp型のシリコン基板)2のメモリセル領域M内においては、半導体基板2の表層には素子分離溝3がそれぞれX方向に所定間隔だけ離間して形成されており、これにより複数のアクティブエリアSaが互いに分断されている。複数の活性領域Sa上にはそれぞれゲート絶縁膜5、浮遊ゲート電極FGが積層されている。ゲート絶縁膜5は例えばシリコン酸化膜により形成されており、浮遊ゲート電極FGは多結晶シリコン層6により電荷蓄積層として構成されている。
【0018】
また、それぞれの素子分離溝3内には素子分離絶縁膜4が埋込まれている。メモリセル領域M内においては、素子分離絶縁膜4は、素子分離溝3の内面に沿って形成されたHTO(High Temperature Oxide)によるシリコン酸化膜4aと、このシリコン酸化膜4aの上面上に形成されるSOG膜(塗布型絶縁膜、塗布型酸化膜)4bとによるシリコン酸化膜の積層構造によって構成されるものであり、その上面がゲート絶縁膜5の上面よりも上方に突出すると共に浮遊ゲート電極FGの上面よりも下方に位置して構成されている。SOG膜4bは、例えばポリシラザン(PSZ:polysilazane)の薬液を塗布して熱処理することで酸化膜に転換したシリコン酸化膜である。
【0019】
メモリセル領域M内において、シリコン酸化膜4aは、多結晶シリコン層6の下側面、ゲート絶縁膜5の側面に沿って形成されており、半導体基板2中の素子分離溝3内面を全て覆うように形成されている。メモリセル領域M内において、SOG膜4bは、シリコン酸化膜4aの内面に沿って形成されており、その上面は多結晶シリコン層6の上面より下方で且つ下面より上方に位置して形成されている。メモリセル領域M内において、多結晶シリコン層6の側面、ゲート絶縁膜5の側面、および素子分離絶縁膜4の側面は面一に形成されている。
【0020】
ゲート間絶縁膜7が、素子分離絶縁膜4の上面、多結晶シリコン層6の上側面および上面に沿って形成されており、X方向に離間した多結晶シリコン層6(浮遊ゲート電極FG)のそれぞれの上面および上側面に沿ってインターポリ絶縁膜として形成されている。このゲート間絶縁膜7は、例えばONO(Oxide-Nitride-Oxide)膜により形成されている。尚、ゲート間絶縁膜7の材料としては、ONO膜に代えてNONON(Nitride-Oxide-Nitride-Oxide-Nitride)膜、またはアルミナを含有した膜により形成されていても良い。
【0021】
ワード線WLが、ゲート間絶縁膜7の上面上、上側面上に沿って形成されている。このワード線WLは、コバルト(Co)、ニッケル(Ni)、タングステン(W)などの何れか一種類の金属によってシリサイド化された導電層8により構成され、メモリセルゲート電極MGを構成する制御ゲート電極CGを連結している。これにより、メモリセル領域M内には、活性領域Sa上にゲート絶縁膜5を介して浮遊ゲート電極FG、ゲート間絶縁膜7、制御ゲート電極CGが積層されており、メモリセルゲート電極MGは、当該積層構造FG、7、CGによって構成されている。
【0022】
図2(b)に示すように、周辺回路領域P内においては、活性領域Saの上にゲート絶縁膜5を介してゲート電極PGが構成されている。このゲート電極PGは、半導体基板2の表面内の所定方向に活性領域Saを横切るように形成されており、当該ゲート電極PGの両脇の活性領域Saにソース/ドレイン領域2cが構成されることによってトランジスタTrpが構成されている。
【0023】
図3(b)に示すように、ゲート電極PGは、活性領域Sa上にゲート絶縁膜5を介して多結晶シリコン層6、ゲート間絶縁膜7、導電層8(ワード線WL)を積層して形成されると共に、ゲート間絶縁膜7の中央に開口が形成され、多結晶シリコン層6および導電層8が構造的および電気的に接続された状態で構成されている。尚、このゲート電極PGは、メモリセルトランジスタTrmのゲート電極MGの形成工程と同じ工程で形成されている。
【0024】
活性領域Saの表層には、ゲート電極PGの脇にLDD構造のソース/ドレイン領域2cがゲート電極PGの中央下領域を除く活性領域Sa全体に渡って形成されている。このLDD構造のソース/ドレイン領域2cは半導体基板2の表層の導電型とは逆導電型(例えばN型)の不純物拡散領域であり、第1濃度の低濃度不純物拡散領域2bと、当該第1濃度よりも高い第2濃度の高濃度不純物拡散領域2aにより構成されている。
【0025】
低濃度不純物拡散領域2bは、一端がゲート電極PGの端部下まで延出している。高濃度不純物拡散領域2aは、一端がゲート電極PGの側壁から所定間隔離間している。また、半導体基板2の表面からの高濃度不純物拡散領域2aの形成深さは、低濃度不純物拡散領域2bの形成深さよりも深く形成されている。なお、高濃度不純物拡散領域2aは深さを一定に保ちながらアクティブエリアSaの端部まで形成されている。したがって、活性領域Saと素子分離絶縁膜14との境界面である活性領域Saの側壁にソース/ドレイン領域2cのPN接合部が露出している。
【0026】
図3(b)に示すように、素子分離溝3がゲート電極PGからY方向に所定距離だけ離間した所定領域に所定深さで形成されている。図3(a)および図3(b)に示すように、周辺回路領域Pの素子分離溝3の幅は、メモリセル領域Mの素子分離溝3の幅よりも広く形成されている。尚、図3(a)および図3(b)中、周辺回路領域P内の素子分離溝3の深さとメモリセル領域M内の素子分離溝3の深さとは互いに同一深さに形成されている図を示しているが、周辺回路領域Pの素子分離溝3はメモリセル領域Mの素子分離溝3の深さよりも深くても良い。
【0027】
周辺回路領域Pの素子分離溝3内には素子分離絶縁膜14が埋込まれている。この素子分離絶縁膜14は、メモリセル領域M内の素子分離絶縁膜4と同様に酸化膜系の材料にて形成され、シリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cを含んで構成されている。周辺回路領域Pのシリコン酸化膜4a、SOG膜4bは、それぞれメモリセル領域Mのシリコン酸化膜4a、SOG膜4bと同一の工程で形成される。
【0028】
O3−TEOS膜4cは、素子分離溝3の全側面に接触して構成されていると共に、活性領域Saの全周囲を包囲した状態で素子分離溝3の側面底部から外方の所定領域に至るまで素子分離溝3の底面に接触して形成されている。O3−TEOS膜4cは、素子分離溝3の側面から当該素子分離溝3の底面の一部にわたり形成されている。O3−TEOS膜4cは、シリコン酸化膜上と他の膜(例えばシリコン、半導体基板2の材質)上との間で成長レートが異なる選択成長可能なシリコン酸化膜であり、例えば具体的にはO3−TEOS膜4cはシリコン酸化膜上における成長速度とシリコン上における成長速度とを比較するとシリコン露出面の成長速度の方が速い。
【0029】
O3−TEOS膜4cは、半導体基板2の上面高さ位置における素子分離溝3の側部膜厚W1(上面端部から側方の膜厚)が60[nm]以上に形成されている。SOG膜4bは、半導体基板2のソース/ドレイン領域2cの端部2d(半導体基板2の上面端部)からO3−TEOS膜4cを挟んでY方向(側方)に離間して形成されている。
【0030】
O3−TEOS膜4cは、高濃度不純物拡散領域2aの形成深さ(高さ)よりも深い(低い)領域までその側部膜厚W1が60[nm]以上に形成されている。周辺回路領域P内において、シリコン酸化膜4aは、素子分離溝3の側面から離間した素子分離溝3の底面の一部に沿って形成されており、SOG膜4bは半導体基板2との間にシリコン酸化膜4aを介在している。
【0031】
SOG膜4bがO3−TEOS膜4cを挟んでソース/ドレイン領域2cの端部2dから離間して構成されている理由は、SOG膜4bの熱収縮に基づいて半導体基板2に発生しやすい転位を防止するためであり、側部膜厚W1が60[nm]以上に形成されていることによってこの悪影響を抑制できるようになる。
【0032】
上記構造の製造方法について説明する。尚、本実施形態における特徴的な製造工程を中心に説明するが、以下に説明する製造工程は必要に応じて入れ替えて行っても良いし一般的な工程または図示しないその他の領域を形成するための工程であれば付加しても良いし、必要に応じて工程を削除しても良い。
【0033】
図4に示すように、半導体基板2に、ウェル(図示せず)、チャネル領域形成のためのイオン注入を行った後、半導体基板2上にゲート絶縁膜5を熱酸化法によって所定膜厚(例えば約10nm)形成する。次に、図5に示すように、ゲート絶縁膜5上に、浮遊ゲート極FG、ゲート電極PGの一部等として機能するようになるリン(P)などの不純物がドープされた非晶質シリコンを所定膜厚だけCVD法により堆積した後、シリコン窒化膜9を堆積する。尚、非晶質シリコンは後の熱処理によって多結晶化されるため多結晶シリコン層6として符号6を付している。シリコン窒化膜9は、CMP(Chemical Mechanical Polishing)法による研磨ストッパ材として機能する。
【0034】
次に、図6に示すように、フォトレジスト11を塗布して通常のリソグラフィ技術によってパターンニングする。このパターンニング形成領域は、メモリセル領域Mでは浮遊ゲート電極FGの形成領域であり、周辺回路領域Pではゲート電極PGの形成領域である。
【0035】
次に、図7に示すように、フォトレジスト11をマスクとしてRIE法によりシリコン窒化膜9、多結晶シリコン層6、ゲート絶縁膜5、半導体基板2の上部をエッチング処理し、アッシング処理によってフォトレジスト11を除去する。これにより、活性領域Saが区画される。
【0036】
次に、図8に示すように、LP−CVD(Low-Pressure Chemical Vapor Deposition)法によりHTO膜によるシリコン酸化膜4aを素子分離溝3の内面に沿って等方的に且つライナー状に所定膜厚(例えば10nm)堆積する。尚、このシリコン酸化膜4aを熱酸化法により成膜しても良い。
【0037】
次に、図9に示すように、メモリセル領域Mをマスクするようにフォトレジスト12をパターンニングする。このとき、周辺回路領域Pにおいて、活性領域Saの端部から所定距離離間した素子分離溝3の底面がフォトレジスト12によって覆われるようにパターンニングする。
【0038】
次に、図10に示すように、フォトレジスト12をマスクとして、周辺回路領域Pに露出したシリコン酸化膜4aを所定膜厚(10[nm]程度)ウェットエッチング処理することで、シリコン窒化膜9の上面および側面、多結晶シリコン層6の側面、ゲート絶縁膜5の側面、素子分離溝3の側面および底面の一部に沿って形成されたシリコン酸化膜4aを除去処理する。次に、アッシング処理によりフォトレジスト12を除去する。
【0039】
次に、図11に示すように、CVD法によりO3−TEOS膜4cを堆積する。このとき、堆積条件を調整することによって、O3−TEOS膜4cは、前工程にてシリコン酸化膜4aが除去されることによって露出したシリコンの上に選択的に堆積されるようになる。したがって、O3−TEOS膜4cは、シリコン酸化膜4aの上には堆積されないが、シリコン窒化膜9の上面および側面にはシリコン上に比較して薄い膜厚ではあるものの堆積する。
【0040】
次に、図12に示すように、SOG膜4bをシリコン酸化膜4aよりも厚い所定膜厚(例えば500nm)堆積させる。次に、400〜500℃程度の第1温度の酸化性雰囲気中にて熱処理を行いSOG膜4bのシリコン酸化膜への転換を行った後、第1温度よりも高い800〜900℃程度の第2温度の不活性雰囲気中にて熱処理を行うことで緻密化する。
【0041】
次に、図13に示すように、CMP法によりSOG膜4bをシリコン窒化膜9の上面が露出するまで研磨することで平坦化処理する。次に、図14に示すように、RIE法によりシリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cの上面位置の調整を行う。メモリセル領域Mではカップリング比を稼ぐため多結晶シリコン層6の上面および上側面を露出するようにシリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cをエッチング処理する。その後、ホットリン酸によりシリコン窒化膜9を剥離する。次に、図15に示すように、ゲート間絶縁膜7を形成する。
【0042】
次に、図3に示すように、ワード線WL用の材料(非晶質シリコン)をCVD法により堆積し、ゲート電極PG加工用のマスク材を堆積し、フォトリソグラフィ法およびRIE法による異方性エッチング処理によりゲート電極PGを形成する。このゲート電極PGの形成時点において周辺回路領域Pのシリコン酸化膜4a、SOG膜4b、O3−TEOS膜4cもその上面が半導体基板2の表面付近に位置する程度までエッチバックされる。
【0043】
次に、リン(P)等のN型の不純物を半導体基板2の表層に低濃度イオン注入する。次に、ゲート電極PGを覆うように絶縁膜を堆積し異方性エッチング処理によりゲート電極PGの側壁に沿うようにスペーサ膜10として加工する。次に、N型の不純物を半導体基板2の表層に高濃度イオン注入する。
【0044】
次に、不活性雰囲気中においてイオン注入処理により導入した不純物の活性化を行うことで結晶性の回復を行う。これにより、LDD構造のソース/ドレイン領域2cを形成できる。この活性化用の熱処理時にSOG膜4bが収縮することで大きな引っ張り応力が発生し、結晶欠陥が不純物拡散領域2a、2bに発生する虞があるが、本実施形態では活性領域Saの脇に位置してSOG膜4bと不純物拡散領域2aとの間にO3−TEOS膜4cが60[nm]以上の側部膜厚W1で介在して形成されているため、SOG膜6による高い引張ストレスの影響を低減した状態で熱処理することができ、SOG膜6が熱処理により収縮したとしても熱処理に起因した転位の発生を抑制できる。
【0045】
本実施形態によれば、素子分離溝3の内面に沿って上部に開口を有するようにシリコン酸化膜4aを等方的に形成し、周辺回路領域Pの素子分離溝3の内面に形成されたシリコン酸化膜4aを除去することで半導体基板2を露出させ、半導体基板2が露出した素子分離溝3の内面にO3−TEOS膜4cを選択的に堆積し、このO3−TEOS膜4c上にSOG膜4bをシリコン酸化膜に転換して形成し、ゲート電極PG脇に不純物を導入した後、熱処理して活性化している。
【0046】
このため、SOG膜4bと半導体基板2との間にO3−TEOS膜4cを介在させて形成することができ、熱処理に起因した転位の発生を抑制できる。これにより、周辺回路領域P内のトランジスタTrpの接合リーク電流特性を良化できる。特に、ソース/ドレイン領域2cとSOG膜4bとの間にO3−TEOS膜4cを側部膜厚W1=60[nm]以上に形成すると良い。
【0047】
(第2の実施形態)
図16ないし図21は、本発明の第2の実施形態を示すもので、前述実施形態と異なるところは、O3−TEOS膜の下地選択成長性の高い膜としてアルミナ膜を、半導体基板との間に介在して形成したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
【0048】
前述実施形態で説明した図8に示すように、HTO膜によるシリコン酸化膜4aを素子分離溝3の内面に沿って等方的に堆積した後、図16に示すように、アルミナ(Al2O3)膜4dをLP−CVD法によりライナー状に堆積する。次に、図17に示すように、フォトレジスト13を塗布してパターンニングすることでゲート電極PGの形成領域およびその平面周囲、並びに、素子分離溝3の側面、素子分離溝3の側面底部から所定距離に至るまでの底面の一部を覆うようにマスクする。
【0049】
次に、図18に示すように、パターンニングされたフォトレジスト13をマスクとしてメモリセル領域Mのアルミナ膜4dをウェットエッチング処理することで、シリコン窒化膜9の上面および側面、多結晶シリコン層6の側面、ゲート絶縁膜5の側面、並びに素子分離溝3の底面の一部にシリコン酸化膜4aを介して連続的に沿うようにアルミナ膜4dを残留させる。次にアッシング処理などによってフォトレジスト13を除去処理する。
【0050】
次に、図19に示すように、アルミナ膜4dを下地としてO3−TEOS膜4cを選択的に成長させる。O3−TEOS膜4cは、アルミナを下地膜とするとシリコン酸化膜を下地膜とするよりも成長速度が速い。したがって、O3−TEOS膜4cは、アルミナ膜4dの上面および側面に沿って当該アルミナ膜4dを覆うように選択的に且つ等方的に堆積することになる。
【0051】
次に、図20に示すように、SOG膜4bを所定膜厚(例えば500nm)堆積し、次に、400〜500℃程度の酸化性雰囲気中にて熱処理を行うことでSOG膜4bをシリコン酸化膜に転換した後、800〜900℃程度の不活性雰囲気中にて熱処理を行う。
【0052】
次に、図21に示すように、シリコン窒化膜9をストッパとしてCMP法によりSOG膜4bを平坦化処理する。このとき半導体基板2の上面高さにおけるO3−TEOS膜4cの側部膜厚W2を60[nm]以上に形成すると良い。この後の工程は前述実施形態と同様であるためその説明を省略する。
【0053】
本実施形態によれば、素子分離溝3の内面に沿って上部に開口を有するようにシリコン酸化膜4aを等方的に形成し、周辺回路領域Pのシリコン酸化膜4a上に素子分離溝3の上部に開口を有するようにアルミナ膜4dを形成し、アルミナ膜4d上にO3−TEOS膜4cを選択的に形成し、O3−TEOS膜4c上にSOG膜4bを形成し、ゲート電極PG脇に不純物を導入し、当該不純物を熱処理している。このため、SOG膜4bと半導体基板2との間にO3−TEOS膜4cを介在させて形成することができ、前述実施形態とほぼ同様の作用効果が得られる。特に半導体基板2の上面高さにおけるO3−TEOS膜4cの側部膜厚W2を60[nm]以上に形成すると良い。
【0054】
(他の実施形態)
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
周辺回路領域P内のゲート電極PGは、高耐圧系トランジスタ、低耐圧系トランジスタの何れに適用しても良い。NAND型のフラッシュメモリ装置1に適用したが、NOR型のフラッシュメモリ装置に適用しても良いし、他の不揮発性半導体記憶装置に適用しても良い。
【0055】
O3−TEOS膜4cを選択成長性良く堆積するための下地として半導体基板2(シリコン)、アルミナ膜4dを適用した実施形態を示したが、O3−TEOS膜4cの選択成長性の高い膜であれば何れの膜(特に金属酸化膜(MOx))を適用しても良い。
【0056】
メモリセル領域M内の浮遊ゲート電極FGに多結晶シリコン層6を適用した実施形態を示したが、メモリセル領域M内の構造は特にどのような構造でも良く、特に浮遊ゲート電極FGに代わる電荷蓄積層としてシリコン窒化膜を適用したMONOS(Metal-Oxide-Nitride-Oxide-Silicon)構造、SONOS構造(Silicon-Oxide-Nitride-Oxide-Silicon)を適用しても良い。
【図面の簡単な説明】
【0057】
【図1】本発明の第1の実施形態を示す電気的構成図
【図2】模式的に示す平面図
【図3】要部を模式的に示す断面図
【図4】一製造段階を模式的に示す切断面図(その1)
【図5】一製造段階を模式的に示す切断面図(その2)
【図6】一製造段階を模式的に示す切断面図(その3)
【図7】一製造段階を模式的に示す切断面図(その4)
【図8】一製造段階を模式的に示す切断面図(その5)
【図9】一製造段階を模式的に示す切断面図(その6)
【図10】一製造段階を模式的に示す切断面図(その7)
【図11】一製造段階を模式的に示す切断面図(その8)
【図12】一製造段階を模式的に示す切断面図(その9)
【図13】一製造段階を模式的に示す切断面図(その10)
【図14】一製造段階を模式的に示す切断面図(その11)
【図15】一製造段階を模式的に示す切断面図(その12)
【図16】本発明の第2の実施形態について一製造段階を模式的に示す切断面図(その13)
【図17】一製造段階を模式的に示す切断面図(その14)
【図18】一製造段階を模式的に示す切断面図(その15)
【図19】一製造段階を模式的に示す切断面図(その16)
【図20】一製造段階を模式的に示す切断面図(その17)
【図21】一製造段階を模式的に示す切断面図(その18)
【符号の説明】
【0058】
図面中、1はフラッシュメモリ装置(半導体装置)、2は半導体基板、3は素子分離溝、4、14は素子分離絶縁膜、4aはシリコン酸化膜(酸化膜)、4bはSOG膜(塗布型絶縁膜、第2の素子分離絶縁膜)、4cはO3−TEOS膜(第1の素子分離絶縁膜)、5はゲート絶縁膜、PGはゲート電極、Saは活性領域を示す。
【特許請求の範囲】
【請求項1】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、
前記第1および第2素子分離溝の内面に沿って当該第1および第2素子分離溝のそれぞれの上部に開口を有するように酸化膜を等方的に形成する工程と、
前記第1素子分離溝の内面に形成された酸化膜を除去することで前記半導体基板を露出させる工程と、
前記半導体基板が露出した第1素子分離溝の内面にO3−TEOS膜を選択的に形成する工程と、
前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、
前記ゲート電極脇に不純物を導入する工程と、
前記不純物の導入後に熱処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、
前記第1および第2素子分離溝の内面に沿って酸化膜を当該第1および第2素子分離溝のそれぞれの上部に開口を有するように等方的に形成する工程と、
前記第1素子分離溝の内面に沿って形成された酸化膜上に当該第1素子分離溝の上部に開口を有するようにアルミナ膜を形成する工程と、
前記第1素子分離溝内のアルミナ膜上にO3−TEOS膜を選択的に形成する工程と、
前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、
前記ゲート電極脇に不純物を導入する工程と、
前記不純物の導入後に熱処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項3】
前記O3−TEOS膜を選択的に形成する工程では、前記半導体基板の上面高さ位置における前記第1素子分離溝の側部膜厚が60[nm]以上となるように形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
側面および底面からなる素子分離溝を有する半導体基板と、
O3−TEOS膜からなり、前記素子分離溝の側面から前記底面の一部にわたり形成された第1素子分離絶縁膜と、
塗布型絶縁膜からなり、前記素子分離溝を埋め込むよう前記第1素子分離絶縁膜上および前記底面上に形成された第2素子分離絶縁膜とを備えたことを特徴とする半導体装置。
【請求項5】
前記第1素子分離絶縁膜と前記半導体基板との間にはアルミナ(Al2O3)膜が介在して形成されていることを特徴とする請求項4記載の半導体装置。
【請求項1】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、
前記第1および第2素子分離溝の内面に沿って当該第1および第2素子分離溝のそれぞれの上部に開口を有するように酸化膜を等方的に形成する工程と、
前記第1素子分離溝の内面に形成された酸化膜を除去することで前記半導体基板を露出させる工程と、
前記半導体基板が露出した第1素子分離溝の内面にO3−TEOS膜を選択的に形成する工程と、
前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、
前記ゲート電極脇に不純物を導入する工程と、
前記不純物の導入後に熱処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項2】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜、前記半導体基板の上部に第1素子分離溝を形成すると同時に前記第1素子分離溝の幅よりも狭い第2素子分離溝を所定方向に沿って形成する工程と、
前記第1および第2素子分離溝の内面に沿って酸化膜を当該第1および第2素子分離溝のそれぞれの上部に開口を有するように等方的に形成する工程と、
前記第1素子分離溝の内面に沿って形成された酸化膜上に当該第1素子分離溝の上部に開口を有するようにアルミナ膜を形成する工程と、
前記第1素子分離溝内のアルミナ膜上にO3−TEOS膜を選択的に形成する工程と、
前記第1素子分離溝内のO3−TEOS膜上に塗布型絶縁膜を形成する工程と、
前記ゲート電極脇に不純物を導入する工程と、
前記不純物の導入後に熱処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項3】
前記O3−TEOS膜を選択的に形成する工程では、前記半導体基板の上面高さ位置における前記第1素子分離溝の側部膜厚が60[nm]以上となるように形成することを特徴とする請求項1または2記載の半導体装置の製造方法。
【請求項4】
側面および底面からなる素子分離溝を有する半導体基板と、
O3−TEOS膜からなり、前記素子分離溝の側面から前記底面の一部にわたり形成された第1素子分離絶縁膜と、
塗布型絶縁膜からなり、前記素子分離溝を埋め込むよう前記第1素子分離絶縁膜上および前記底面上に形成された第2素子分離絶縁膜とを備えたことを特徴とする半導体装置。
【請求項5】
前記第1素子分離絶縁膜と前記半導体基板との間にはアルミナ(Al2O3)膜が介在して形成されていることを特徴とする請求項4記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2010−87161(P2010−87161A)
【公開日】平成22年4月15日(2010.4.15)
【国際特許分類】
【出願番号】特願2008−253472(P2008−253472)
【出願日】平成20年9月30日(2008.9.30)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(598082433)中部東芝エンジニアリング株式会社 (19)
【Fターム(参考)】
【公開日】平成22年4月15日(2010.4.15)
【国際特許分類】
【出願日】平成20年9月30日(2008.9.30)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(598082433)中部東芝エンジニアリング株式会社 (19)
【Fターム(参考)】
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