不揮発性半導体記憶装置の製造方法
【課題】電界集中を避けるためのフローティングゲート電極の上面の丸め加工で、ゲート高さのバラツキを低減する、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】シリコン基板1にゲート絶縁膜5、多結晶シリコン膜6、加工用絶縁膜を積層して、RIE法によりエッチングをして溝1a、1bを形成し、溝内にシリコン酸化膜を埋め込んでCMP処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜6が露出すると上面端部6aが丸み加工される。これにより、多結晶シリコン膜6の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。
【解決手段】シリコン基板1にゲート絶縁膜5、多結晶シリコン膜6、加工用絶縁膜を積層して、RIE法によりエッチングをして溝1a、1bを形成し、溝内にシリコン酸化膜を埋め込んでCMP処理をする。メモリセル領域のみシリコン酸化膜をエッチングして落とし込み、この後、下層レジストを塗布してメモリセル領域のエッチングをする。下層レジストがエッチングされて多結晶シリコン膜6が露出すると上面端部6aが丸み加工される。これにより、多結晶シリコン膜6の上部のみを露出させて丸み加工ができ、高さのバラツキを低減できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気的にデータの書き込みおよび消去が行われ、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
一般にMOS型半導体装置の製造工程において、ゲート電極を加工した直後は、ゲート電極の側壁部分には電極材料である多結晶シリコンが露出しており、またゲート酸化膜のゲート電極の加工部付近は、加工時のダメージを受けている。このため、後酸化によるダメージの回復と絶縁膜によるゲート電極の被覆が必要であった。特に積層ゲート構造を有する不揮発性メモリの場合、フローティングゲート電極中で電荷を保持するため、フローティングゲート電極のコーナー部分の近傍におけるゲート酸化膜の膜質がデバイスの特性に大きく影響する。このため、ゲート電極コーナー部の改良に関し、多くの提案が為されている。
【0003】
例えば、特許文献1においては、フローティングゲート電極の側壁部とコントロールゲート電極の上部および側壁部とに、SiON膜を選択的に形成した後、酸化性雰囲気中にてアニール処理を施すことによって後酸化工程を実施する。そうすると、トンネル酸化膜もしくは電極間絶縁膜のエッジ部において酸化膜が成長する。このように、フローティングゲート電極の側壁部にSiON膜を形成しておくことにより、その部分での酸化を抑制しつつ、フローティングゲート電極のエッジ部を、コーナー部分が丸くなるように形成させるようにしている。
【0004】
一方、特許文献2においては、積層ゲートの電極間絶縁膜としてONO(oxide-nitride-oxide)膜を使用し、ゲート側壁絶縁膜を設ける半導体装置についての開示がある。ゲート側壁絶縁膜形成時に、酸素ラジカル酸化を用いて、フローティングゲート電極とコントロールゲート電極のONO膜に接する側の角を丸め、電極端部における電界集中を緩和させている。さらに、電極間絶縁膜とゲート電極コーナー部の曲率半径の好ましい関係について提案している。
【0005】
また、トンネル絶縁膜と電極間絶縁膜を有するフローティングゲート型の不揮発性メモリにおいて、電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、フローティングゲート電極の表面積を増加させることが必要となる。通常、フローティングゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。
【0006】
また通常、フローティングゲート電極には、多結晶シリコン膜を用いるが、グレイン粒界が存在することから凹凸が存在し、均一な表面モフォロジーとはならない。その凹凸部においても、電界集中によるリーク電流の増大が見られ、電気的信頼性の劣化が見られる。これら三次元キャパシタにおける凹凸を如何に制御し、リーク電流を抑制するかが非常に重要になる。
【0007】
そこで、上記の電極間絶縁膜でのリーク電流の抑制を行なうために、従来技術では、マスク材として上面に形成しているシリコン窒化膜を除去し、フローティングゲート電極上部を露出させた状態にてシリコン酸化膜及び、フローティングゲート電極を同時にエッチングし、フローティングゲート電極上部を丸める加工を行っている。しかしながら、フローティングゲート電極をエッチングすることから、膜厚バラツキが生じる。フローティングゲート電極の膜厚バラツキが発生すると、メモリセルの書込み電圧バラツキを悪化させる。また、所望の書込み特性を得る為のフローティングゲート電極の膜厚制御が、従来形成加工技術では精密な制御が困難である。
【特許文献1】特開平11−154711号公報
【特許文献2】特開2003−31705号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、ゲート電極の丸め加工時においてフローティングゲート電極膜の厚バラツキを抑えることができ不揮発性半導体記憶装置の製造方法をを提供することにある。
【課題を解決するための手段】
【0009】
本発明の不揮発性半導体記憶装置の製造方法の第1の態様は、メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込み、前記多結晶シリコンの側面を露出させる工程と、前記加工用絶縁膜を除去して前記多結晶シリコン膜の上面を露出させる工程と、前記半導体基板の全面に第1のレジストを堆積させると共に前記メモリセル領域を除いた部分を覆うように第2のレジストをパターンニングする工程と、前記第2のレジストをマスクとして前記第1のレジストをエッチバックして前記多結晶シリコン膜を露出させてその上面を丸める加工を行う工程と、前記第1及び第2のレジストを除去する工程と、前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたところに特徴を有する。
【0010】
また、本発明の不揮発性半導体記憶装置の製造方法の第2の態様は、メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、前記周辺回路領域をマスクして、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込む工程と、前記半導体基板の全面にレジストを堆積させる工程と、前記レジストをエッチバックして、前記周辺回路領域の前記シリコン窒化膜を残しつつ、前記メモリセル領域の前記シリコン窒化膜を除去し、露出した前記メモリセル領域の前記多結晶シリコン膜の上面を丸める加工を行う工程と、前記レジストを除去する工程と、前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたところに特徴を有する。
【発明の効果】
【0011】
本発明の不揮発性半導体記憶装置の製造方法によれば、メモリセルの書込み特性を左右するフローティングゲート電極の膜厚バラツキを抑える事ができる。
【発明を実施するための最良の形態】
【0012】
(第1の実施形態)
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1の実施形態について図1〜図16を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
【0013】
先ず、本実施形態のNAND型フラッシュメモリ装置の構成を説明する。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrsと、当該選択ゲートトランジスタTrs間に対して直列接続された複数個(例えば8個:2のn乗個(nは正数))のメモリセルトランジスタTrmとからなるNANDセルユニットSUが行列状に形成されることにより構成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
【0014】
図1中X方向(ワード線方向、ゲート幅方向に相当)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは図1中X方向に直交するY方向(ゲート長方向、ビット線方向に相当)に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。
【0015】
図2(a)はメモリセル領域の一部のレイアウトパターンを示し、図2(b)は周辺回路部のたとえば低電圧トランジスタを示す平面図である。図2(a)において、半導体基板としてのシリコン基板1に、素子分離用絶縁膜としてのSTI(shallow trench isolation)2が図2中Y方向に沿って所定間隔で複数本形成され、これによって活性領域3が図2中X方向に分離形成されている。活性領域3と直交する図2中X方向に沿って所定間隔でメモリセルトランジスタのワード線WLが形成されている。また、図2中X方向に沿って一対の選択ゲートトランジスタの選択ゲート線SGL1が形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。
【0016】
図2(b)において、周辺回路部に形成されるトランジスタTrPは、シリコン基板1にSTI2を矩形状に活性領域4を残すように形成した部分に設けられている。活性領域4には、これを横切るようにゲート電極PGが形成され、その両側に不純物を拡散して形成したソース/ドレイン領域が設けられている。
【0017】
図3(a)、(b)は、それぞれ図2(a)、(b)中、切断線A−A、B−Bで示す部分の断面図である。すなわち、活性領域3におけるゲート電極MG部分を中心として示したメモリセル領域のメモリセルトランジスタTrmおよび)周辺回路部のトランジスタTrPの製造工程の途中の段階の模式的な断面図であり、ゲート電極MGおよびPGの形成工程の一段階を示すものである。
【0018】
この図3(a)、(b)において、シリコン基板1の表層に活性領域3、4を区画形成するための素子分離用溝である溝1a、1bが形成され、その溝内にシリコン酸化膜を埋め込んで形成したSTI2が形成されている。各活性領域3、4の上面には、ゲート絶縁膜としてのトンネル絶縁膜5を介してゲート電極MGおよびPGが形成されている。
【0019】
各ゲート電極MGおよびPGは、ゲート電極MGにおいてはフローティングゲート電極用の導電層であり、ゲート電極PGにおいては下層導電層である多結晶シリコン膜6、ONO(oxide nitride oxide)膜やNONON(nitride oxide nitride oxide nitride)膜などからなる電極間絶縁膜7、ゲート電極MGにおいてはコントロールゲート電極用の導電層であり、ゲート電極PGにおいては上層導電層である多結晶シリコン膜8が積層された構成となっている。
【0020】
多結晶シリコン膜6は、活性領域3、4と同じ幅寸法で積層され、メモリセルトランジスタの多結晶シリコン膜6つまりフローティングゲート電極の上面は、両端部6aの部分で丸みを帯びた形状となるように加工されており、電界集中を緩和する形状に形成されている。電極間絶縁膜7および多結晶シリコン膜8は、隣接する多結晶シリコン膜6の間をSTI2上を渡るようにして連続的に形成されている。また、STI2は、シリコン基板1の上面以上の高さで、多結晶シリコン膜6の上面よりも下がった位置まで形成されており、電極間絶縁膜7はその凹凸の形状に沿うように積層形成されている。
【0021】
多結晶シリコン膜8の上面には、加工用エッチングマスクとしてのシリコン窒化膜9が形成されている。エッチングマスクは、シリコン窒化膜9の1層で構成する場合だけでなく、例えばシリコン窒化膜/BSG(boron silicate glass)膜/TEOS(tetraethyl orthosilicate)膜を積層したものと用いることもできる。
【0022】
なお、図3(b)に示しているように、ゲート電極PGの電極間絶縁膜7には、多結晶シリコン膜6と多結晶シリコン膜8を導通させるための開口7aが形成され、この開口7a内に多結晶シリコン膜8が埋め込まれ、多結晶シリコン膜6と接する状態に形成されている。活性領域4の周囲はSTI2で囲うように形成されているので、ゲート電極PGは、その活性領域4を横切ってSTI2上に差し掛かるように形成されている。また、周辺回路部のトランジスタTrPでは、メモリセルトランジスタTrmのゲート絶縁膜5に対して、図示のように同じ膜厚のゲート絶縁膜5が形成される場合に加えて、例えば高電圧のトランジスタでは厚い膜厚のゲート絶縁膜が形成される。
【0023】
上記構成は、製造工程の途中段階の状態を示しているが、この後、コントロールゲート電極となる多結晶シリコン膜8の上部がシリサイド化され、ワード線WLの配線抵抗が低減される加工がなされる。さらに、層間絶縁膜やコンタクトなどが順次形成されてNAND型フラッシュメモリ装置が形成される。
【0024】
上記構成によれば、フローティングゲート電極となる多結晶シリコン膜6の上部の両端部6aを丸めた形状にすることにより、電極間絶縁膜7のリーク特性を改善できる。さらに、周辺回路領域のトランジスタのゲート電極膜厚を変える事なく、多結晶シリコン6の膜厚を自在に制御する事が可能な為、周辺回路領域のトランジスタ特性に悪影響を与えることなく、書込み特性の制御を行うことが出来る。
【0025】
次に上記構成の製造工程について図4〜図16を参照して説明する。なお、図4〜図16に示す(a)、(b)の各分図は、それぞれ図3(a)、(b)に示す部分に対応する断面図である。
【0026】
まず、図4に示すように、シリコン基板1の上面に熱酸化法により、たとえば膜厚10nmのゲート酸化膜5を形成する。次に減圧CVD(low pressure chemical vapor deposition)法によりたとえば膜厚75nm程度のリン(P)をドープした多結晶シリコン膜6を形成し、続いて、同じく減圧CVD法により膜厚がたとえば50nm程度のシリコン窒化膜10をトレンチ加工用のマスク材として積層形成する。
【0027】
次に、図5に示すように、リソグラフィ処理を行ってレジスト膜11を所定パターンに形成する。この場合、レジスト膜11のパターンは、図5(a)に示すメモリセル領域においては、所定間隔で帯状の活性領域3を形成するための形状に形成され、図5(b)に示す周辺回路領域のトランジスタでは、矩形状の活性領域4を包囲するように溝を形成するための形状に形成される。
【0028】
続いて、図6に示すように、上記したレジスト膜11をマスクとして、RIE(reactive ion etching)法により、シリコン窒化膜9、多結晶シリコン膜6、ゲート酸化膜5、シリコン基板1を順次エッチングしてシリコン基板1の所定深さまで達する溝1a、1bを形成し、その後アッシング技術を用いてレジスト膜11を除去する。
【0029】
次に、図7に示すように、減圧CVD法または、HDP(high density plasma)法、またはSOG(spin on glass)膜により、シリコン酸化膜2aをたとえば膜厚500nm程度で形成する。この後、図8に示すように、シリコン窒化膜10をストッパとしてCMP(chemical mechanical polishing)法により、シリコン酸化膜2aを研削して平坦化する。
【0030】
次に、図9に示すように、RIE法によりシリコン酸化膜2aをたとえば50nm程度エッチングして、シリコン窒化膜10の下面と同じ程度の深さまで落とし込む。
この後、図10に示すように、リソグラフィ処理を行ってレジスト膜12を所定のパターンに形成する。この場合、レジスト膜12のパターンは、図5(a)に示すメモリセル領域部分には形成せず、図5(b)に示す周辺回路領域のトランジスタの部分を含めたメモリセル領域以外の領域を覆うようにパターンニングしている。
【0031】
続いて、図11に示すように、レジスト膜12をマスクとしてメモリセル領域のシリコン酸化膜2aを50nm程度エッチング(エッチング深さは図中Hで示す)し、シリコン酸化膜2aの上面の高さが多結晶シリコン膜6の中間部位程度の高さとなるように落とし込む。この後、アッシング洗浄技術を用いて、レジスト膜12を除去する。これにより、STI2が形成される。
このエッチングの際、メモリセル領域のシリコン窒化膜10も若干エッチングされることにより、メモリセル領域のシリコン窒化膜10の膜厚が周辺回路領域のシリコン窒化膜10の膜厚より薄くなる。
【0032】
次に、図12に示すように、リン酸処理によってシリコン窒化膜10を除去する。この結果、多結晶シリコン膜6の上面は露出する状態となる。また、図12(b)に示しているように、周辺回路領域のトランジスタについてはシリコン酸化膜2aの落とし込みを実施していないので、レジスト膜12を除去すると、シリコン酸化膜2aにより形成されたSTI2の上面と多結晶シリコン膜6の上面とはほぼ同じ高さになる。
【0033】
続いて、図13に示すように、全面を覆うように第1のレジストである下層レジスト膜13を塗布する。この下層レジスト13は感光性を有していないレジストで、通常は、この上に感光性を有するレジストを塗布して感光パターンニングし、それをマスクとして下層レジストをパターンニングするものであるが、この実施形態では、下層レジスト13をパターンニングすることには使用していない。
【0034】
この後、リソグラフィ処理により第2のレジストである通常のレジスト膜14を塗布し、所定の形状にパターンニングする。この場合、レジスト膜14は、図13(a)、(b)に示しているように、メモリセル領域からは除去され、周辺回路領域のトランジスタを含めたメモリセル領域以外の領域を覆うようなパターンに形成される。
【0035】
次に、図14に示すように、RIE法により、レジスト14をマスクとして、下層レジスト膜13を多結晶シリコン膜6の上部が露出するまでエッチングする。このとき、多結晶シリコン膜6の上部が露出すると、その表面もエッチングされ、図14(a)に示しているように、多結晶シリコン膜6の上面の両端部6aが丸みを持った形状に加工され、これにより丸め加工がなされる。
【0036】
この後、図15に示すように、アッシング洗浄技術を用いて、下層レジスト膜13およびレジスト膜14を除去する。これにより、図15(a)のメモリセル領域の多結晶シリコン膜6は、上面の両端部6aが丸め加工された形状のフローティングゲート電極として形成される。
【0037】
この後、図16に示すように、多結晶シリコン膜6の上面および側面、STI2の上面の全面に渡って電極間絶縁膜7が成膜される。このとき、メモリセル領域においては、STI2の高さに対して多結晶シリコン膜6は突出した状態に形成されているので、その突出した部分に沿うように電極間絶縁膜7が形成される。
【0038】
さらに、この後、図4に示すように、多結晶シリコン膜9が成膜されると共に、加工用のシリコン窒化膜9が積層形成される。そして、多結晶シリコン膜9の上部のシリサイド化の加工処理を経て、層間絶縁膜の埋め込み形成あるいはコンタクト、配線などの形成行程を経てNAND型フラッシュメモリ装置が形成される。
【0039】
このような本実施形態によれば、上記したような製造工程を採用しているので、多結晶シリコン膜6の上面を丸め加工する際に、下層レジスト膜13で埋め込んだ状態としてエッチングを行い、多結晶シリコン膜6の上面が露出したときに丸め加工を実施することができ、これによって、エッチングのバラツキによる多結晶シリコン膜6すなわちフローティングゲート電極の高さ寸法のばらつきを低減することができる。この結果、フローティングゲート電極の膜厚のバラツキに起因した電気的特性のバラツキを抑制することができるようになる。
【0040】
(第2の実施形態)
図17〜図21は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。すなわち、この第2の実施形態では、最終形状としては第1の実施形態と同じであるが、多結晶シリコン膜6の上面両端部6aを丸め加工する工程を含む前後の工程が異なる。
【0041】
図17は、第1の実施形態と同様にして製造工程を実施し、図11に示した工程と同じ工程を実施した状態である。
次に、図18に示すように、全面を覆うように第1のレジストである下層レジスト膜16を塗布する。
そして、この状態から、図19に示すように、RIE法により、下層レジスト膜16、シリコン窒化膜10をエッチングし、周辺回路領域の多結晶シリコン膜6を露出させることなく、メモリセル領域の多結晶シリコン膜6の上部が露出する状態となるように形成する。
【0042】
続いて、多結晶シリコン膜6の上面の丸め加工を行う。これにより図19(a)に示しているように、多結晶シリコン膜6の上面両端部6aは丸みを帯びた状態に形成される。このとき、図19(b)に示しているように、周辺回路領域のトランジスタについては、前の工程での処理の違いにより、シリコン窒化膜10の膜厚がメモリセル領域のシリコン窒化膜10よりも厚い状態で残っているので、周辺回路領域のトランジスタの多結晶シリコン膜6の上面が露出することはない。
【0043】
次に、図20に示すように、アッシング処理の技術を用いて下層レジスト膜16を除去する。続いて、図21に示すように、リン酸処理により周辺回路領域のトランジスタについてシリコン窒化膜10を除去する。この結果、第1の実施形態における図12に示した状態と同じ状態に形成されたことになる。この後は、第1の実施形態と同様の加工工程を経てNAND型フラッシュメモリ装置が形成される。
このような第2の実施形態によっても、第1の実施形態と同様の作用効果を得ることができる。
【0044】
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第1の実施形態においては、第1のレジストとして下層レジスト膜13を用いているが、これに限らず、通常のレジストを用いることもできる。この場合には、第2のレジスト14をパターンニングするときに同時にパターンニングされないように工程を設定する必要がある。
【0045】
電極間絶縁膜7は、ONO膜やNONON膜以外に、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の2つ以上を含む積層構造で構成することができる。
【0046】
多結晶シリコン膜6、8に代えて、非晶質シリコン膜を用いることもできる。
NAND型フラッシュメモリ装置以外に、NOR型フラッシュメモリ装置にも適用できるし、その他の積層ゲート電極の構造を有する不揮発性半導体記憶装置に適用することができる。
【図面の簡単な説明】
【0047】
【図1】本発明の第1の実施形態を示すNAND型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図2】メモリセル領域の一部および周辺回路のトランジスタのレイアウトパターンを示す模式的な平面図
【図3】図2における切断線A−A、B−Bで示す部分の断面図
【図4】製造工程の一段階における模式的な断面図(その1)
【図5】製造工程の一段階における模式的な断面図(その2)
【図6】製造工程の一段階における模式的な断面図(その3)
【図7】製造工程の一段階における模式的な断面図(その4)
【図8】製造工程の一段階における模式的な断面図(その5)
【図9】製造工程の一段階における模式的な断面図(その6)
【図10】製造工程の一段階における模式的な断面図(その7)
【図11】製造工程の一段階における模式的な断面図(その8)
【図12】製造工程の一段階における模式的な断面図(その9)
【図13】製造工程の一段階における模式的な断面図(その10)
【図14】製造工程の一段階における模式的な断面図(その11)
【図15】製造工程の一段階における模式的な断面図(その12)
【図16】製造工程の一段階における模式的な断面図(その13)
【図17】本発明の第2の実施形態における製造工程の一段階における模式的な断面図(その1)
【図18】製造工程の一段階における模式的な断面図(その2)
【図19】製造工程の一段階における模式的な断面図(その3)
【図20】製造工程の一段階における模式的な断面図(その4)
【図21】製造工程の一段階における模式的な断面図(その5)
【符号の説明】
【0048】
図面中、1はシリコン基板(半導体基板)、2はSTI、3、4は活性領域、5はゲート絶縁膜、6は多結晶シリコン膜、7は電極間絶縁膜、8は多結晶シリコン膜、9はシリコン窒化膜、10はシリコン窒化膜、13は下層レジスト膜(第1のレジスト)、14はレジスト膜(第2のレジスト)である。
【技術分野】
【0001】
本発明は、電気的にデータの書き込みおよび消去が行われ、積層ゲート構造を有する不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
一般にMOS型半導体装置の製造工程において、ゲート電極を加工した直後は、ゲート電極の側壁部分には電極材料である多結晶シリコンが露出しており、またゲート酸化膜のゲート電極の加工部付近は、加工時のダメージを受けている。このため、後酸化によるダメージの回復と絶縁膜によるゲート電極の被覆が必要であった。特に積層ゲート構造を有する不揮発性メモリの場合、フローティングゲート電極中で電荷を保持するため、フローティングゲート電極のコーナー部分の近傍におけるゲート酸化膜の膜質がデバイスの特性に大きく影響する。このため、ゲート電極コーナー部の改良に関し、多くの提案が為されている。
【0003】
例えば、特許文献1においては、フローティングゲート電極の側壁部とコントロールゲート電極の上部および側壁部とに、SiON膜を選択的に形成した後、酸化性雰囲気中にてアニール処理を施すことによって後酸化工程を実施する。そうすると、トンネル酸化膜もしくは電極間絶縁膜のエッジ部において酸化膜が成長する。このように、フローティングゲート電極の側壁部にSiON膜を形成しておくことにより、その部分での酸化を抑制しつつ、フローティングゲート電極のエッジ部を、コーナー部分が丸くなるように形成させるようにしている。
【0004】
一方、特許文献2においては、積層ゲートの電極間絶縁膜としてONO(oxide-nitride-oxide)膜を使用し、ゲート側壁絶縁膜を設ける半導体装置についての開示がある。ゲート側壁絶縁膜形成時に、酸素ラジカル酸化を用いて、フローティングゲート電極とコントロールゲート電極のONO膜に接する側の角を丸め、電極端部における電界集中を緩和させている。さらに、電極間絶縁膜とゲート電極コーナー部の曲率半径の好ましい関係について提案している。
【0005】
また、トンネル絶縁膜と電極間絶縁膜を有するフローティングゲート型の不揮発性メモリにおいて、電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、フローティングゲート電極の表面積を増加させることが必要となる。通常、フローティングゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。
【0006】
また通常、フローティングゲート電極には、多結晶シリコン膜を用いるが、グレイン粒界が存在することから凹凸が存在し、均一な表面モフォロジーとはならない。その凹凸部においても、電界集中によるリーク電流の増大が見られ、電気的信頼性の劣化が見られる。これら三次元キャパシタにおける凹凸を如何に制御し、リーク電流を抑制するかが非常に重要になる。
【0007】
そこで、上記の電極間絶縁膜でのリーク電流の抑制を行なうために、従来技術では、マスク材として上面に形成しているシリコン窒化膜を除去し、フローティングゲート電極上部を露出させた状態にてシリコン酸化膜及び、フローティングゲート電極を同時にエッチングし、フローティングゲート電極上部を丸める加工を行っている。しかしながら、フローティングゲート電極をエッチングすることから、膜厚バラツキが生じる。フローティングゲート電極の膜厚バラツキが発生すると、メモリセルの書込み電圧バラツキを悪化させる。また、所望の書込み特性を得る為のフローティングゲート電極の膜厚制御が、従来形成加工技術では精密な制御が困難である。
【特許文献1】特開平11−154711号公報
【特許文献2】特開2003−31705号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明の目的は、ゲート電極の丸め加工時においてフローティングゲート電極膜の厚バラツキを抑えることができ不揮発性半導体記憶装置の製造方法をを提供することにある。
【課題を解決するための手段】
【0009】
本発明の不揮発性半導体記憶装置の製造方法の第1の態様は、メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込み、前記多結晶シリコンの側面を露出させる工程と、前記加工用絶縁膜を除去して前記多結晶シリコン膜の上面を露出させる工程と、前記半導体基板の全面に第1のレジストを堆積させると共に前記メモリセル領域を除いた部分を覆うように第2のレジストをパターンニングする工程と、前記第2のレジストをマスクとして前記第1のレジストをエッチバックして前記多結晶シリコン膜を露出させてその上面を丸める加工を行う工程と、前記第1及び第2のレジストを除去する工程と、前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたところに特徴を有する。
【0010】
また、本発明の不揮発性半導体記憶装置の製造方法の第2の態様は、メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、前記周辺回路領域をマスクして、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込む工程と、前記半導体基板の全面にレジストを堆積させる工程と、前記レジストをエッチバックして、前記周辺回路領域の前記シリコン窒化膜を残しつつ、前記メモリセル領域の前記シリコン窒化膜を除去し、露出した前記メモリセル領域の前記多結晶シリコン膜の上面を丸める加工を行う工程と、前記レジストを除去する工程と、前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたところに特徴を有する。
【発明の効果】
【0011】
本発明の不揮発性半導体記憶装置の製造方法によれば、メモリセルの書込み特性を左右するフローティングゲート電極の膜厚バラツキを抑える事ができる。
【発明を実施するための最良の形態】
【0012】
(第1の実施形態)
以下、本発明をNAND型フラッシュメモリ装置に適用した場合の第1の実施形態について図1〜図16を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。
【0013】
先ず、本実施形態のNAND型フラッシュメモリ装置の構成を説明する。
図1は、NAND型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
NAND型フラッシュメモリ装置のメモリセルアレイは、2個の選択ゲートトランジスタTrsと、当該選択ゲートトランジスタTrs間に対して直列接続された複数個(例えば8個:2のn乗個(nは正数))のメモリセルトランジスタTrmとからなるNANDセルユニットSUが行列状に形成されることにより構成されている。NANDセルユニットSU内において、複数個のメモリセルトランジスタTrmは隣接するもの同士でソース/ドレイン領域を共用して形成されている。
【0014】
図1中X方向(ワード線方向、ゲート幅方向に相当)に配列されたメモリセルトランジスタTrmは、ワード線(コントロールゲート線)WLにより共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrs1は選択ゲート線SGL1で共通接続され、選択ゲートトランジスタTrs2は選択ゲート線SGL2で共通接続されている。選択ゲートトランジスタTrs1のドレイン領域にはビット線コンタクトCBが接続されている。このビット線コンタクトCBは図1中X方向に直交するY方向(ゲート長方向、ビット線方向に相当)に延びるビット線BLに接続されている。また、選択ゲートトランジスタTrs2はソース領域を介して図1中X方向に延びるソース線SLに接続されている。
【0015】
図2(a)はメモリセル領域の一部のレイアウトパターンを示し、図2(b)は周辺回路部のたとえば低電圧トランジスタを示す平面図である。図2(a)において、半導体基板としてのシリコン基板1に、素子分離用絶縁膜としてのSTI(shallow trench isolation)2が図2中Y方向に沿って所定間隔で複数本形成され、これによって活性領域3が図2中X方向に分離形成されている。活性領域3と直交する図2中X方向に沿って所定間隔でメモリセルトランジスタのワード線WLが形成されている。また、図2中X方向に沿って一対の選択ゲートトランジスタの選択ゲート線SGL1が形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極SGが形成されている。
【0016】
図2(b)において、周辺回路部に形成されるトランジスタTrPは、シリコン基板1にSTI2を矩形状に活性領域4を残すように形成した部分に設けられている。活性領域4には、これを横切るようにゲート電極PGが形成され、その両側に不純物を拡散して形成したソース/ドレイン領域が設けられている。
【0017】
図3(a)、(b)は、それぞれ図2(a)、(b)中、切断線A−A、B−Bで示す部分の断面図である。すなわち、活性領域3におけるゲート電極MG部分を中心として示したメモリセル領域のメモリセルトランジスタTrmおよび)周辺回路部のトランジスタTrPの製造工程の途中の段階の模式的な断面図であり、ゲート電極MGおよびPGの形成工程の一段階を示すものである。
【0018】
この図3(a)、(b)において、シリコン基板1の表層に活性領域3、4を区画形成するための素子分離用溝である溝1a、1bが形成され、その溝内にシリコン酸化膜を埋め込んで形成したSTI2が形成されている。各活性領域3、4の上面には、ゲート絶縁膜としてのトンネル絶縁膜5を介してゲート電極MGおよびPGが形成されている。
【0019】
各ゲート電極MGおよびPGは、ゲート電極MGにおいてはフローティングゲート電極用の導電層であり、ゲート電極PGにおいては下層導電層である多結晶シリコン膜6、ONO(oxide nitride oxide)膜やNONON(nitride oxide nitride oxide nitride)膜などからなる電極間絶縁膜7、ゲート電極MGにおいてはコントロールゲート電極用の導電層であり、ゲート電極PGにおいては上層導電層である多結晶シリコン膜8が積層された構成となっている。
【0020】
多結晶シリコン膜6は、活性領域3、4と同じ幅寸法で積層され、メモリセルトランジスタの多結晶シリコン膜6つまりフローティングゲート電極の上面は、両端部6aの部分で丸みを帯びた形状となるように加工されており、電界集中を緩和する形状に形成されている。電極間絶縁膜7および多結晶シリコン膜8は、隣接する多結晶シリコン膜6の間をSTI2上を渡るようにして連続的に形成されている。また、STI2は、シリコン基板1の上面以上の高さで、多結晶シリコン膜6の上面よりも下がった位置まで形成されており、電極間絶縁膜7はその凹凸の形状に沿うように積層形成されている。
【0021】
多結晶シリコン膜8の上面には、加工用エッチングマスクとしてのシリコン窒化膜9が形成されている。エッチングマスクは、シリコン窒化膜9の1層で構成する場合だけでなく、例えばシリコン窒化膜/BSG(boron silicate glass)膜/TEOS(tetraethyl orthosilicate)膜を積層したものと用いることもできる。
【0022】
なお、図3(b)に示しているように、ゲート電極PGの電極間絶縁膜7には、多結晶シリコン膜6と多結晶シリコン膜8を導通させるための開口7aが形成され、この開口7a内に多結晶シリコン膜8が埋め込まれ、多結晶シリコン膜6と接する状態に形成されている。活性領域4の周囲はSTI2で囲うように形成されているので、ゲート電極PGは、その活性領域4を横切ってSTI2上に差し掛かるように形成されている。また、周辺回路部のトランジスタTrPでは、メモリセルトランジスタTrmのゲート絶縁膜5に対して、図示のように同じ膜厚のゲート絶縁膜5が形成される場合に加えて、例えば高電圧のトランジスタでは厚い膜厚のゲート絶縁膜が形成される。
【0023】
上記構成は、製造工程の途中段階の状態を示しているが、この後、コントロールゲート電極となる多結晶シリコン膜8の上部がシリサイド化され、ワード線WLの配線抵抗が低減される加工がなされる。さらに、層間絶縁膜やコンタクトなどが順次形成されてNAND型フラッシュメモリ装置が形成される。
【0024】
上記構成によれば、フローティングゲート電極となる多結晶シリコン膜6の上部の両端部6aを丸めた形状にすることにより、電極間絶縁膜7のリーク特性を改善できる。さらに、周辺回路領域のトランジスタのゲート電極膜厚を変える事なく、多結晶シリコン6の膜厚を自在に制御する事が可能な為、周辺回路領域のトランジスタ特性に悪影響を与えることなく、書込み特性の制御を行うことが出来る。
【0025】
次に上記構成の製造工程について図4〜図16を参照して説明する。なお、図4〜図16に示す(a)、(b)の各分図は、それぞれ図3(a)、(b)に示す部分に対応する断面図である。
【0026】
まず、図4に示すように、シリコン基板1の上面に熱酸化法により、たとえば膜厚10nmのゲート酸化膜5を形成する。次に減圧CVD(low pressure chemical vapor deposition)法によりたとえば膜厚75nm程度のリン(P)をドープした多結晶シリコン膜6を形成し、続いて、同じく減圧CVD法により膜厚がたとえば50nm程度のシリコン窒化膜10をトレンチ加工用のマスク材として積層形成する。
【0027】
次に、図5に示すように、リソグラフィ処理を行ってレジスト膜11を所定パターンに形成する。この場合、レジスト膜11のパターンは、図5(a)に示すメモリセル領域においては、所定間隔で帯状の活性領域3を形成するための形状に形成され、図5(b)に示す周辺回路領域のトランジスタでは、矩形状の活性領域4を包囲するように溝を形成するための形状に形成される。
【0028】
続いて、図6に示すように、上記したレジスト膜11をマスクとして、RIE(reactive ion etching)法により、シリコン窒化膜9、多結晶シリコン膜6、ゲート酸化膜5、シリコン基板1を順次エッチングしてシリコン基板1の所定深さまで達する溝1a、1bを形成し、その後アッシング技術を用いてレジスト膜11を除去する。
【0029】
次に、図7に示すように、減圧CVD法または、HDP(high density plasma)法、またはSOG(spin on glass)膜により、シリコン酸化膜2aをたとえば膜厚500nm程度で形成する。この後、図8に示すように、シリコン窒化膜10をストッパとしてCMP(chemical mechanical polishing)法により、シリコン酸化膜2aを研削して平坦化する。
【0030】
次に、図9に示すように、RIE法によりシリコン酸化膜2aをたとえば50nm程度エッチングして、シリコン窒化膜10の下面と同じ程度の深さまで落とし込む。
この後、図10に示すように、リソグラフィ処理を行ってレジスト膜12を所定のパターンに形成する。この場合、レジスト膜12のパターンは、図5(a)に示すメモリセル領域部分には形成せず、図5(b)に示す周辺回路領域のトランジスタの部分を含めたメモリセル領域以外の領域を覆うようにパターンニングしている。
【0031】
続いて、図11に示すように、レジスト膜12をマスクとしてメモリセル領域のシリコン酸化膜2aを50nm程度エッチング(エッチング深さは図中Hで示す)し、シリコン酸化膜2aの上面の高さが多結晶シリコン膜6の中間部位程度の高さとなるように落とし込む。この後、アッシング洗浄技術を用いて、レジスト膜12を除去する。これにより、STI2が形成される。
このエッチングの際、メモリセル領域のシリコン窒化膜10も若干エッチングされることにより、メモリセル領域のシリコン窒化膜10の膜厚が周辺回路領域のシリコン窒化膜10の膜厚より薄くなる。
【0032】
次に、図12に示すように、リン酸処理によってシリコン窒化膜10を除去する。この結果、多結晶シリコン膜6の上面は露出する状態となる。また、図12(b)に示しているように、周辺回路領域のトランジスタについてはシリコン酸化膜2aの落とし込みを実施していないので、レジスト膜12を除去すると、シリコン酸化膜2aにより形成されたSTI2の上面と多結晶シリコン膜6の上面とはほぼ同じ高さになる。
【0033】
続いて、図13に示すように、全面を覆うように第1のレジストである下層レジスト膜13を塗布する。この下層レジスト13は感光性を有していないレジストで、通常は、この上に感光性を有するレジストを塗布して感光パターンニングし、それをマスクとして下層レジストをパターンニングするものであるが、この実施形態では、下層レジスト13をパターンニングすることには使用していない。
【0034】
この後、リソグラフィ処理により第2のレジストである通常のレジスト膜14を塗布し、所定の形状にパターンニングする。この場合、レジスト膜14は、図13(a)、(b)に示しているように、メモリセル領域からは除去され、周辺回路領域のトランジスタを含めたメモリセル領域以外の領域を覆うようなパターンに形成される。
【0035】
次に、図14に示すように、RIE法により、レジスト14をマスクとして、下層レジスト膜13を多結晶シリコン膜6の上部が露出するまでエッチングする。このとき、多結晶シリコン膜6の上部が露出すると、その表面もエッチングされ、図14(a)に示しているように、多結晶シリコン膜6の上面の両端部6aが丸みを持った形状に加工され、これにより丸め加工がなされる。
【0036】
この後、図15に示すように、アッシング洗浄技術を用いて、下層レジスト膜13およびレジスト膜14を除去する。これにより、図15(a)のメモリセル領域の多結晶シリコン膜6は、上面の両端部6aが丸め加工された形状のフローティングゲート電極として形成される。
【0037】
この後、図16に示すように、多結晶シリコン膜6の上面および側面、STI2の上面の全面に渡って電極間絶縁膜7が成膜される。このとき、メモリセル領域においては、STI2の高さに対して多結晶シリコン膜6は突出した状態に形成されているので、その突出した部分に沿うように電極間絶縁膜7が形成される。
【0038】
さらに、この後、図4に示すように、多結晶シリコン膜9が成膜されると共に、加工用のシリコン窒化膜9が積層形成される。そして、多結晶シリコン膜9の上部のシリサイド化の加工処理を経て、層間絶縁膜の埋め込み形成あるいはコンタクト、配線などの形成行程を経てNAND型フラッシュメモリ装置が形成される。
【0039】
このような本実施形態によれば、上記したような製造工程を採用しているので、多結晶シリコン膜6の上面を丸め加工する際に、下層レジスト膜13で埋め込んだ状態としてエッチングを行い、多結晶シリコン膜6の上面が露出したときに丸め加工を実施することができ、これによって、エッチングのバラツキによる多結晶シリコン膜6すなわちフローティングゲート電極の高さ寸法のばらつきを低減することができる。この結果、フローティングゲート電極の膜厚のバラツキに起因した電気的特性のバラツキを抑制することができるようになる。
【0040】
(第2の実施形態)
図17〜図21は本発明の第2の実施形態を示すもので、以下、第1の実施形態と異なる部分について説明する。すなわち、この第2の実施形態では、最終形状としては第1の実施形態と同じであるが、多結晶シリコン膜6の上面両端部6aを丸め加工する工程を含む前後の工程が異なる。
【0041】
図17は、第1の実施形態と同様にして製造工程を実施し、図11に示した工程と同じ工程を実施した状態である。
次に、図18に示すように、全面を覆うように第1のレジストである下層レジスト膜16を塗布する。
そして、この状態から、図19に示すように、RIE法により、下層レジスト膜16、シリコン窒化膜10をエッチングし、周辺回路領域の多結晶シリコン膜6を露出させることなく、メモリセル領域の多結晶シリコン膜6の上部が露出する状態となるように形成する。
【0042】
続いて、多結晶シリコン膜6の上面の丸め加工を行う。これにより図19(a)に示しているように、多結晶シリコン膜6の上面両端部6aは丸みを帯びた状態に形成される。このとき、図19(b)に示しているように、周辺回路領域のトランジスタについては、前の工程での処理の違いにより、シリコン窒化膜10の膜厚がメモリセル領域のシリコン窒化膜10よりも厚い状態で残っているので、周辺回路領域のトランジスタの多結晶シリコン膜6の上面が露出することはない。
【0043】
次に、図20に示すように、アッシング処理の技術を用いて下層レジスト膜16を除去する。続いて、図21に示すように、リン酸処理により周辺回路領域のトランジスタについてシリコン窒化膜10を除去する。この結果、第1の実施形態における図12に示した状態と同じ状態に形成されたことになる。この後は、第1の実施形態と同様の加工工程を経てNAND型フラッシュメモリ装置が形成される。
このような第2の実施形態によっても、第1の実施形態と同様の作用効果を得ることができる。
【0044】
(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第1の実施形態においては、第1のレジストとして下層レジスト膜13を用いているが、これに限らず、通常のレジストを用いることもできる。この場合には、第2のレジスト14をパターンニングするときに同時にパターンニングされないように工程を設定する必要がある。
【0045】
電極間絶縁膜7は、ONO膜やNONON膜以外に、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸化物膜、Al、Hf、Zr、Laの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の2つ以上を含む積層構造で構成することができる。
【0046】
多結晶シリコン膜6、8に代えて、非晶質シリコン膜を用いることもできる。
NAND型フラッシュメモリ装置以外に、NOR型フラッシュメモリ装置にも適用できるし、その他の積層ゲート電極の構造を有する不揮発性半導体記憶装置に適用することができる。
【図面の簡単な説明】
【0047】
【図1】本発明の第1の実施形態を示すNAND型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図2】メモリセル領域の一部および周辺回路のトランジスタのレイアウトパターンを示す模式的な平面図
【図3】図2における切断線A−A、B−Bで示す部分の断面図
【図4】製造工程の一段階における模式的な断面図(その1)
【図5】製造工程の一段階における模式的な断面図(その2)
【図6】製造工程の一段階における模式的な断面図(その3)
【図7】製造工程の一段階における模式的な断面図(その4)
【図8】製造工程の一段階における模式的な断面図(その5)
【図9】製造工程の一段階における模式的な断面図(その6)
【図10】製造工程の一段階における模式的な断面図(その7)
【図11】製造工程の一段階における模式的な断面図(その8)
【図12】製造工程の一段階における模式的な断面図(その9)
【図13】製造工程の一段階における模式的な断面図(その10)
【図14】製造工程の一段階における模式的な断面図(その11)
【図15】製造工程の一段階における模式的な断面図(その12)
【図16】製造工程の一段階における模式的な断面図(その13)
【図17】本発明の第2の実施形態における製造工程の一段階における模式的な断面図(その1)
【図18】製造工程の一段階における模式的な断面図(その2)
【図19】製造工程の一段階における模式的な断面図(その3)
【図20】製造工程の一段階における模式的な断面図(その4)
【図21】製造工程の一段階における模式的な断面図(その5)
【符号の説明】
【0048】
図面中、1はシリコン基板(半導体基板)、2はSTI、3、4は活性領域、5はゲート絶縁膜、6は多結晶シリコン膜、7は電極間絶縁膜、8は多結晶シリコン膜、9はシリコン窒化膜、10はシリコン窒化膜、13は下層レジスト膜(第1のレジスト)、14はレジスト膜(第2のレジスト)である。
【特許請求の範囲】
【請求項1】
メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、
前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込み、前記多結晶シリコンの側面を露出させる工程と、
前記加工用絶縁膜を除去して前記多結晶シリコン膜の上面を露出させる工程と、
前記半導体基板の全面に第1のレジストを堆積させると共に前記メモリセル領域を除いた部分を覆うように第2のレジストをパターンニングする工程と、
前記第2のレジストをマスクとして前記第1のレジストをエッチバックして前記多結晶シリコン膜を露出させてその上面を丸める加工を行う工程と、
前記第1及び第2のレジストを除去する工程と、
前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項2】
メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、
前記周辺回路領域をマスクして、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込む工程と、
前記半導体基板の全面にレジストを堆積させる工程と、
前記レジストをエッチバックして、前記周辺回路領域の前記シリコン窒化膜を残しつつ、前記メモリセル領域の前記シリコン窒化膜を除去し、露出した前記メモリセル領域の前記多結晶シリコン膜の上面を丸める加工を行う工程と、
前記レジストを除去する工程と、
前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項3】
請求項1または2に記載の不揮発性半導体記憶装置の製造方法において、
前記多結晶シリコン膜の上面を丸める加工を行う工程で用いるレジストは、非感光性レジストを用いることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項4】
請求項1ないし3のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程では、落とし込み深さを前記シリコン窒化膜の膜厚に等しくなるように設定されていることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項1】
メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、
前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込み、前記多結晶シリコンの側面を露出させる工程と、
前記加工用絶縁膜を除去して前記多結晶シリコン膜の上面を露出させる工程と、
前記半導体基板の全面に第1のレジストを堆積させると共に前記メモリセル領域を除いた部分を覆うように第2のレジストをパターンニングする工程と、
前記第2のレジストをマスクとして前記第1のレジストをエッチバックして前記多結晶シリコン膜を露出させてその上面を丸める加工を行う工程と、
前記第1及び第2のレジストを除去する工程と、
前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項2】
メモリセル領域および周辺回路領域を有する半導体基板の上面にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を積層形成する工程と、
前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板をエッチングして素子分離用溝を形成する工程と、
前記素子分離用溝内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程と、
前記周辺回路領域をマスクして、前記メモリセル領域の前記素子分離用絶縁膜を選択的に所定深さまでエッチングにより落とし込む工程と、
前記半導体基板の全面にレジストを堆積させる工程と、
前記レジストをエッチバックして、前記周辺回路領域の前記シリコン窒化膜を残しつつ、前記メモリセル領域の前記シリコン窒化膜を除去し、露出した前記メモリセル領域の前記多結晶シリコン膜の上面を丸める加工を行う工程と、
前記レジストを除去する工程と、
前記多結晶シリコン膜および前記素子分離用絶縁膜の上面に電極間絶縁膜、コントロールゲート電極膜を積層形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項3】
請求項1または2に記載の不揮発性半導体記憶装置の製造方法において、
前記多結晶シリコン膜の上面を丸める加工を行う工程で用いるレジストは、非感光性レジストを用いることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項4】
請求項1ないし3のいずれかに記載の不揮発性半導体記憶装置の製造方法において、
前記素子分離用絶縁膜を所定深さまでエッチングにより落とし込んで前記シリコン窒化膜の側面を露出させる工程では、落とし込み深さを前記シリコン窒化膜の膜厚に等しくなるように設定されていることを特徴とする不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2009−289813(P2009−289813A)
【公開日】平成21年12月10日(2009.12.10)
【国際特許分類】
【出願番号】特願2008−138244(P2008−138244)
【出願日】平成20年5月27日(2008.5.27)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(598082433)中部東芝エンジニアリング株式会社 (19)
【Fターム(参考)】
【公開日】平成21年12月10日(2009.12.10)
【国際特許分類】
【出願日】平成20年5月27日(2008.5.27)
【出願人】(000003078)株式会社東芝 (54,554)
【出願人】(598082433)中部東芝エンジニアリング株式会社 (19)
【Fターム(参考)】
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