半導体記憶装置及びその製造方法
【課題】メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板上に設けられた複数本の第１積層体と、前記複数本の第１積層体が配置された領域の外側に配置された第２積層体と、前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、を備える。前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されている。そして、前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置している。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板上に設けられた複数本の第１積層体と、前記複数本の第１積層体が配置された領域の外側に配置された第２積層体と、前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、を備える。前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されている。そして、前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型の半導体記憶装置においては、メモリセルの高集積化に伴い、隣り合うメモリセル間の干渉が問題となる。そこで、メモリセル間の干渉を抑制するために、メモリセル間に空隙（エアギャップ）を形成する技術が提案されている。しかし、メモリセル間に空隙を形成すると、干渉を抑制できる一方で、隣のメモリセルからの電界アシスト効果が弱まり、セル電流が低下する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】“25nm 64Gb MLC NAND Technology and Scaling Challenges” Kirk Prall and Krishna Parat, 2010 IEEE, IEDM10-102-105
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記半導体基板上に設けられ、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体と、前記半導体基板上に設けられ、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体と、前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、を備える。前記第１積層体は、前記アクティブエリアの直上域毎に設けられた第１電極と、前記第１電極上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第２方向に延びる第２電極と、を有する。前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されている。そして、前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置している。
【０００６】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体及び第２積層体を形成する工程と、前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成する工程と、を備える。前記第１積層体は、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極を積層して形成する。前記第２積層体は、前記複数本の第１積層体が配置された領域の外側に配置する。そして、前記第１積層体と前記第２積層体との距離を隣り合う前記第１積層体間の距離よりも長くする。また、前記層間絶縁膜を形成する工程においては、前記第２の空隙の下端を前記第１の空隙の下端よりも上方に位置させる。
【０００７】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体及び第２積層体を形成する工程と、前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成し、前記第２の空隙の上端を開口させたまま、前記第１の空隙の上端を封止する第１の堆積工程と、絶縁材料を堆積させることにより、前記第２の空隙の下部を埋め込むと共に、上端を封止する第２の堆積工程と、を備える。前記第１積層体は、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極を積層して形成する。前記第２積層体は、前記複数本の第１積層体が配置された領域の外側に配置する。前記第１積層体と前記第２積層体との距離を、隣り合う前記第１積層体間の距離よりも長くする。
【図面の簡単な説明】
【０００８】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置を例示する図である。
【図２】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図３】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図４】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図５】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図７】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図９】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１０】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１１】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１２】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１３】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１４】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１５】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１６】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１７】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１８】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１９】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置を例示する図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１０】
図１（ａ）〜（ｃ）に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、一方向に延びる複数本のＳＴＩ（shallow trench isolation：素子分離絶縁体）１２が形成されている。そして、これらのＳＴＩ１２によって、シリコン基板１１の上層部分が複数本のアクティブエリアＡＡに区画されている。ＳＴＩ１２の上面は、アクティブエリアＡＡの上面よりも上方に位置している。
【００１１】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。すなわち、シリコン基板１１の上面に平行な方向のうち、ＳＴＩ１２及びアクティブエリアＡＡが延びる方向をＹ方向とし、ＳＴＩ１２及びアクティブエリアＡＡの配列方向をＸ方向とし、シリコン基板１１の上面に対して垂直な方向をＺ方向とする。
【００１２】
シリコン基板１１上には、Ｘ方向に延びる複数本の積層体Ｓ１が相互に離隔して等間隔に設けられている。複数本の積層体Ｓ１が配置された領域の外側であってＹ方向両側には、各１本の積層体Ｓ２が設けられている。Ｙ方向における積層体Ｓ２の長さは、積層体Ｓ１の長さよりも長い。また、Ｙ方向における積層体Ｓ２とその隣の積層体Ｓ１との距離は、隣り合う積層体Ｓ１間の距離よりも長い。なお、本明細書において「距離」というときは、最短距離をいう。
【００１３】
各積層体Ｓ１においては、アクティブエリアＡＡの直上域毎に、例えばシリコン酸化物又はシリコン酸窒化物からなるトンネル絶縁膜１４が設けられており、その上には、アクティブエリアＡＡ毎に、導電性材料、例えば不純物が導入されたポリシリコンからなる浮遊ゲート電極ＦＧが設けられている。すなわち、Ｚ方向から見て、トンネル絶縁膜１４及び浮遊ゲート電極ＦＧは、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。トンネル絶縁膜１４の全体及び浮遊ゲート電極ＦＧの下部はＳＴＩ１２間に位置し、浮遊ゲート電極ＦＧの上部はＳＴＩ１２の上面よりも上方に突出している。
【００１４】
また、積層体Ｓ１においては、浮遊ゲート電極ＦＧを覆うように、例えばシリコン酸化物、シリコン酸窒化物、シリコン窒化物又は金属酸化物等の絶縁材料からなる単層構造又は積層構造の絶縁膜１５が設けられている。絶縁膜１５は、複数本のアクティブエリアＡＡの直上域にわたって設けられており、全体としてはＸ方向に延びているが、浮遊ゲート電極ＦＧの上部がＳＴＩ１２の上面から突出している形状を反映して、ＸＺ平面内において蛇行している。絶縁膜１５上には、Ｘ方向に延びる制御ゲート電極ＣＧが設けられている。例えば、制御ゲート電極ＣＧの下部１６は、不純物が導入されたポリシリコンによって形成されており、上部１７はシリサイド、例えば、ニッケルシリサイド、コバルトシリサイド又はタングステンシリサイドによって形成されている。なお、上部１７は、タングステン又はタングステンナイトライド等の金属材料によって形成されていてもよい。絶縁膜１５の蛇行は制御ゲート電極ＣＧの下部１６によってほぼ吸収されており、下部１６の上面は略平坦である。
【００１５】
各積層体Ｓ２においては、アクティブエリアＡＡの直上域毎にトンネル絶縁膜１４が設けられており、その上に、Ｘ方向に延びる選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧにおいては、積層体Ｓ１の浮遊ゲート電極ＦＧと同じ高さにアクティブエリアＡＡの直上域毎に設けられた導電部分２１、積層体Ｓ１の絶縁膜１５と同じ高さにアクティブエリアＡＡの直上域毎に設けられた絶縁膜２２、積層体Ｓ１の制御ゲート電極ＣＧの下部１６と同じ高さに設けられＸ方向に延びる導電部分２３、積層体Ｓ１の制御ゲート電極ＣＧの上部１７と同じ高さに設けられＸ方向に延びる導電部分２４がこの順に積層されている。絶縁膜２２には開口部２２ａが形成されており、開口部２２ａ内には、接続部材２５が設けられている。導電部分２１は浮遊ゲート電極ＦＧと同じ材料により形成されており、導電部分２３及び接続部材２５は制御ゲート電極ＣＧの下部１６と同じ材料により形成されており、導電部分２４は制御ゲート電極ＣＧの上部１７と同じ材料により形成されている。
【００１６】
アクティブエリアＡＡの上層部分における積層体Ｓ１及びＳ２の相互間の直下域には、ソース・ドレイン領域２６が形成されている。アクティブエリアＡＡの上層部分におけるソース・ドレイン領域２６に挟まれた部分が、チャネル領域２７となっている。
【００１７】
積層体Ｓ１における制御ゲート電極ＣＧの上部１７の上部を除く部分の側面上、積層体Ｓ２における導電部分２４の上部を除く部分の側面上、及びアクティブエリアＡＡ及びＳＴＩ１２の上面における積層体Ｓ１及びＳ２によって覆われていない領域上には、スペーサ絶縁膜２８が設けられている。また、シリコン基板１１上には、積層体Ｓ１及びＳ２、スペーサ絶縁膜２８を覆うように、層間絶縁膜３０が設けられている。なお、図１（ａ）においては、図を見やすくするために、スペーサ絶縁膜２８及び層間絶縁膜３０の図示を省略している。
【００１８】
そして、層間絶縁膜３０における積層体Ｓ１の相互間に相当する部分には空隙３１が形成されており、積層体Ｓ１と積層体Ｓ２との間に相当する部分には空隙３２が形成されている。空隙３１及び３２の形状は、Ｘ方向に延びる帯状である。空隙３１及び３２は、層間絶縁膜３０によって囲まれており、スペーサ絶縁膜２８は空隙３１及び３２には達していない。Ｚ方向において、空隙３２の下端３２ａの位置は、空隙３１の下端３１ａの位置よりも高い。例えば、空隙３１の下端３１ａの位置は、浮遊ゲート電極ＦＧの下面よりも高く上面よりも低い。これに対して、空隙３２の下端３２ａの位置は、例えば、浮遊ゲート電極ＦＧの上面よりも高く、制御ゲート電極ＣＧの下面よりも低い。また、空隙３１の上端３１ｂ及び空隙３２の上端３２ｂの位置は、制御ゲート電極ＣＧの上面よりも高い。
【００１９】
また、層間絶縁膜３０上には、アクティブエリアＡＡの直上域においてＹ方向に延びるビット線（図示せず）が設けられている。また、層間絶縁膜３０内には、ビット線をアクティブエリアＡＡに接続するビット線コンタクト（図示せず）が設けられている。更に、層間絶縁膜３０内には、Ｘ方向に延び、アクティブエリアＡＡに共通接続されたソース線（図示せず）が設けられている。そして、半導体記憶装置１においては、アクティブエリアＡＡと積層体Ｓ１との交差点毎に、メモリセルＭＳが形成されている。
【００２０】
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体記憶装置１においては、層間絶縁膜３０における積層体Ｓ１の相互間に相当する部分に、空隙３１が形成されている。空隙３１はエアギャップであり、層間絶縁膜３０よりも誘電率が低いため、ある積層体Ｓ１に属する制御ゲート電極ＣＧが、その隣の積層体Ｓ１の直下域に位置するチャネル領域２７に及ぼす影響を抑制できる。すなわち、隣り合うメモリセル間の干渉を抑制することができる。また、空隙３１の存在により、隣り合う積層体Ｓ１に属する制御ゲート電極ＣＧ間の耐圧を高め、制御ゲート電極ＣＧ同士の短絡を確実に防止できる。
【００２１】
また、半導体記憶装置１においては、層間絶縁膜３０における積層体Ｓ１と積層体Ｓ２との間に相当する部分に、空隙３２が形成されている。これにより、積層体Ｓ２の選択ゲート電極ＳＧと、その隣の積層体Ｓ１（以下、積層体Ｓ１ａともいう）に属する制御ゲート電極ＣＧとの間の耐圧を高め、短絡を確実に防止できる。
【００２２】
通常、メモリセルの駆動電圧は、あるチャネル領域２７に対する隣の積層体Ｓ１に属する制御ゲート電極ＣＧの影響、すなわち、電界アシスト効果も考慮して、決定されている。しかしながら、複数本の積層体Ｓ１からなるグループ（ＮＡＮＤストリング）のうち、最も外側に配置された積層体Ｓ１ａについては、隣の積層体である積層体Ｓ２との距離が長いため、積層体Ｓ２の選択ゲート電極ＳＧからの電界アシスト効果を受けにくい。このため、全てのメモリセルを同じ駆動電圧で駆動したときに、積層体Ｓ１ａに形成されたメモリセルだけはセル電流が小さくなってしまい、ＮＡＮＤストリング全体のチャネル電流が、積層体Ｓ１のセル電流に律速してしまう。この現象は、データの書込消去サイクル後において、積層体Ｓ１ａの積層体Ｓ２側近傍の層間絶縁膜３０中に電荷が蓄積した場合に顕著に表れる。これを回避するためには、駆動電圧を十分に高くする必要があるが、駆動電圧を高くすると、半導体記憶装置１の各部において高い耐圧が必要となり、半導体記憶装置１の小型化が阻害されてしまう。
【００２３】
そこで、本実施形態においては、空隙３２の下端３２ａを空隙３１の下端３１ａよりも上方に位置させることにより、空隙３２によってメモリセル間の干渉を抑える効果を、空隙３１によってメモリセル間の干渉を抑える効果よりも小さくする。すなわち、積層体Ｓ２の選択ゲート電極ＳＧがその隣の積層体Ｓ１ａの直下域に形成されたチャネル領域２７に及ぼす影響を空隙３２が抑制する効果は、ある積層体Ｓ１の制御ゲート電極ＣＧがその隣の積層体Ｓ１の直下域に形成されたチャネル領域２７に及ぼす影響を空隙３１が抑制する効果よりも小さい。これにより、積層体Ｓ１ａの直下域に形成されたチャネル領域２７も、積層体Ｓ２の選択ゲート電極ＳＧから、適度な電界アシスト効果を受けることができる。この結果、ＮＡＮＤストリング全体のチャネル電流が積層体Ｓ１ａのセル電流に律速する現象を抑えることが可能となる。
【００２４】
特に、空隙３２の上端３２ｂが制御ゲート電極ＣＧの上面及び選択ゲート電極ＳＧの上面よりも上方に位置し、下端３２ａが制御ゲート電極ＣＧの下面及び導電部分２３の下面よりも下方に位置することにより、積層体Ｓ１ａの制御ゲート電極ＣＧと積層体Ｓ２の選択ゲート電極ＳＧの導電部分２３及び２４との間の全領域に空隙３２が介在するため、制御ゲート電極ＣＧと選択ゲート電極ＳＧとの耐圧を高くすることができ、短絡をより確実に防止することができる。これにより、例えばデータの消去時など、選択ゲート電極ＳＧとその隣の制御ゲート電極ＣＧとの間に大きな電圧が印加されるときに、十分な耐圧を確保することができる。
【００２５】
また、空隙３２の下端３２ａが浮遊ゲート電極ＦＧの上面及び導電部分２１の上面よりも上方に位置することにより、積層体Ｓ１ａの直下域に形成されたチャネル領域２７と選択ゲート電極ＳＧの導電部分２１との間には空隙３２が介在しなくなるため、選択ゲート電極ＳＧによる積層体Ｓ１ａの直下域に形成されたチャネル領域２７に対する電界アシスト効果を、確実に得ることができる。
【００２６】
このように、本実施形態によれば、制御ゲート電極ＣＧ同士、及び制御ゲート電極ＣＧと選択ゲート電極ＳＧとの間の耐圧を高めることができる。また、メモリセル間の干渉を抑制しつつ、最も外側に配置された積層体Ｓ１ａのメモリセルについては適度な電界アシスト効果を実現できるため、メモリセル間でセル電流を均一化することができる。この結果、メモリセルの高集積化を図ることができる。
【００２７】
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体記憶装置の製造方法の実施形態である。
図２〜図１７は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、各図の（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【００２８】
先ず、図２（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。次に、シリコン基板１１上の全面に、例えばシリコン酸化物、シリコン酸窒化物等の絶縁材料からなるトンネル絶縁膜１４を形成する。次に、全面に例えば不純物を含有するシリコンを堆積させて、ポリシリコン膜４１を形成する。次に、全面にマスク材４２を形成する。
【００２９】
次に、図３（ａ）〜（ｃ）に示すように、マスク材４２を選択的に除去して、Ｙ方向に延びる複数本のライン状の部分に分断する。次に、マスク材４２をマスクとしてエッチングを施し、ポリシリコン膜４１及びトンネル絶縁膜１４を選択的に除去すると共に、シリコン基板１１の上層部分を選択的に除去する。これにより、ポリシリコン膜４１及びトンネル絶縁膜１４がＹ方向に延びる複数本のライン状の部分に分断されると共に、シリコン基板１１の上層部分に、Ｙ方向に延びる複数本のトレンチ４３が形成される。
【００３０】
次に、図４（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物を堆積させて、絶縁膜４４を形成する。絶縁膜４４は、トレンチ４３の内面、分断されたトンネル絶縁膜１４、ポリシリコン膜４１及びマスク材４２の外面を覆うように形成される。
【００３１】
次に、図５（ａ）〜（ｃ）に示すように、エッチバックを行い、マスク材４２（図４参照）を除去する。このとき、絶縁膜４４におけるマスク材４２の上面上に形成されていた部分、及びトレンチ４３の底面上に形成されていた部分も除去される。
【００３２】
次に、図６（ａ）〜（ｃ）に示すように、全面にシリコン酸化物、シリコン酸窒化物、シリコン窒化物又は金属酸化物等の絶縁材料を単層又は複数層に堆積させる。この絶縁材料は、トレンチ４３内に埋め込まれると共に、ポリシリコン膜４１上に堆積される。次に、エッチバックを行う。これにより、堆積された絶縁材料及び絶縁膜４４におけるポリシリコン膜４１の上面よりも上方に位置する部分、及び、ポリシリコン膜４１の上部間に位置する部分が除去される。この結果、絶縁膜４４及び堆積された絶縁材料の残留部分により、ＳＴＩ１２が形成される。以後、ＳＴＩ１２には絶縁膜４４が含まれるものとする。ＳＴＩ１２の上面の位置は、ポリシリコン膜４１の下面よりも高く、上面よりも低い。また、トレンチ４３内にＳＴＩ１２を埋設することにより、シリコン基板１１の上層部分が、Ｙ方向に延びる複数本のアクティブエリアＡＡに区画される。
【００３３】
次に、図７（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。これにより、ＳＴＩ１２及びポリシリコン膜４１を覆うように、絶縁膜４５が形成される。次に、絶縁膜４５における積層体Ｓ２が形成される予定の領域に配置された部分に、Ｘ方向に延びる帯状の開口部２２ａを形成する。
【００３４】
次に、図８（ａ）〜（ｃ）に示すように、全面に例えば不純物が導入されたシリコンを堆積させて、ポリシリコン膜４６を形成する。ポリシリコン膜４６は開口部２２ａ内にも進入し、ポリシリコン膜４１に接触する。次に、全面にマスク材４７を堆積させる。
【００３５】
次に、図９（ａ）〜（ｃ）に示すように、マスク材４７をＸ方向に延びる複数本のライン状の部分に加工する。次に、このマスク材４７をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等のエッチングを施すことにより、ポリシリコン膜４６、絶縁膜４５、ポリシリコン膜４１及びトンネル絶縁膜１４を選択的に除去して、Ｘ方向に延びるライン状の部分に分断する。これにより、複数本の積層体Ｓ１と、これらの複数本の積層体Ｓ１が設けられた領域の両側に配置された各１本の積層体Ｓ２とが形成される。積層体Ｓ１は、等間隔に配列させる。また、積層体Ｓ１と積層体Ｓ２との距離は、隣り合う積層体Ｓ１間の距離よりも長くする。積層体Ｓ１及びＳ２の相互間においては、アクティブエリアＡＡ及びＳＴＩ１２が露出する。
【００３６】
このとき、トンネル絶縁膜１４及びポリシリコン膜４１は、図３（ａ）〜（ｃ）に示す工程において、既にＹ方向に延びるライン状の部分に分断されているため、本工程において分断されることにより、Ｘ方向及びＹ方向の双方に沿って分断されて、マトリクス状に配列された複数の部分に区画される。そして、ポリシリコン膜４１における積層体Ｓ１内に配置された部分は浮遊ゲート電極ＦＧとなり、積層体Ｓ２内に配置された部分は導電部分２１となる。絶縁膜４５における積層体Ｓ１内に配置された部分は絶縁膜１５となり、積層体Ｓ２内に配置された部分は絶縁膜２２となる。ポリシリコン膜４６における積層体Ｓ１内に配置された部分は制御ゲート電極ＣＧの下部１６となり、積層体Ｓ２内に配置された部分は導電部分２３となる。また、ポリシリコン膜４６における開口部２２ａ内に埋め込まれた部分は、接続部材２５となる。
【００３７】
次に、図１０（ａ）〜（ｃ）に示すように、全面に例えばシリコン窒化物を堆積させて、スペーサ絶縁膜２８を形成する。スペーサ絶縁膜２８は、アクティブエリアＡＡ、ＳＴＩ１２、積層体Ｓ１及びＳ２を覆うように形成するが、隣り合う積層体Ｓ１及びＳ２の側面上に形成された部分が相互に接触しない程度に薄く形成する。次に、積層体Ｓ１及びＳ２並びにスペーサ絶縁膜２８をマスクとして、不純物をイオン注入する。これにより、アクティブエリアＡＡにおける積層体Ｓ１及びＳ２並びにスペーサ絶縁膜２８の直下域を除く部分に、ソース・ドレイン領域２６が形成される。アクティブエリアＡＡにおけるソース・ドレイン領域２６間の部分が、チャネル領域２７となる。
【００３８】
次に、図１１（ａ）〜（ｃ）に示すように、全面に犠牲膜４８を堆積させる。犠牲膜４８は、積層体Ｓ１及びＳ２の相互間に埋め込まれると共に、積層体Ｓ１及びＳ２の上方にも堆積される。次に、スペーサ絶縁膜２８をストッパとしてＲＩＥを行い、犠牲膜４８における積層体Ｓ１及びＳ２の上面上に配置された部分を除去する。これにより、犠牲膜４８は、積層体Ｓ１及びＳ２の相互間のみに残留する。
【００３９】
次に、図１２（ａ）〜（ｃ）に示すように、エッチバックを行い、積層体Ｓ１の上部及び積層体Ｓ２の上部からマスク材４７を除去する。このとき、犠牲膜４８のうち、マスク材４７間に配置された部分も除去される。また、スペーサ絶縁膜２８のうち、マスク材４７の上面上及び側面上に配置された部分も除去される。
次に、図１３（ａ）〜（ｃ）に示すように、犠牲膜４８（図１２参照）を除去する。
【００４０】
次に、図１４（ａ）〜（ｃ）に示すように、全面にニッケル、コバルト又はタングステン等の金属を堆積させて、金属膜４９を成膜する。
次に、図１５（ａ）〜（ｃ）に示すように、熱処理を施して、ポリシリコン膜４６のシリコンと金属膜４９の金属とを反応させて、シリサイド化させる。これにより、積層体Ｓ１の上部に制御ゲート電極ＣＧの上部１７が形成されると共に、積層体Ｓ２の上部に導電部材２４が形成される。導電部材２１、２３、２４及び接続部材２５により、選択ゲート電極ＳＧが構成される。
次に、図１６（ａ）〜（ｃ）に示すように、例えばウェットエッチングにより、未反応の金属膜４９（図１５参照）を除去する。
【００４１】
次に、図１７（ａ）〜（ｃ）に示すように、例えば、シリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜３０を形成する。この堆積は、埋込性が比較的低い方法によって行い、例えば、ＣＶＤ（chemical vapor deposition：化学気相成長）法によって行う。これにより、絶縁材料は、先ず、積層体Ｓ１及びＳ２の側面上及び上面上、並びにアクティブエリアＡＡ及びＳＴＩ１２の上面上に層状に堆積される。このとき、積層体Ｓ１の相互間には、上部が開口した空隙３１が形成される。また、積層体Ｓ１と積層体Ｓ２との間には、上部が開口した空隙３２が形成される。
【００４２】
その後、堆積を続けることにより、積層体Ｓ１の上部の側面上に堆積された絶縁材料同士が接触し、空隙３１の上端３１ｂが封止される。この段階における空隙３１の下端３１ａの位置は、浮遊ゲート電極ＦＧの下面よりも高く上面よりも低い。また、空隙３１の上端３１ｂの位置は、制御ゲート電極ＣＧの上面よりも高い。一方、積層体Ｓ１と積層体Ｓ２との距離は、隣り合う積層体Ｓ１間の距離よりも長いため、この段階では空隙３２の上端３２ｂは封止されない。
【００４３】
その後、更に堆積を続けることにより、空隙３２の内部に絶縁材料が侵入する。これにより、空隙３２の下端３２ａの位置が上昇する。一方、空隙３１は既に封止されているため、新たに絶縁材料が侵入することはない。この結果、空隙３２の下端３２ａの位置が、空隙３１の下端３１ａの位置よりも高くなる。
【００４４】
その後、図１（ａ）〜（ｃ）に示すように、更に堆積を続けることにより、空隙３２の上端３２ｂも封止される。以後も絶縁材料は堆積されるが、空隙３１及び３２内に侵入することはない。この段階で、空隙３２の下端の位置は、浮遊ゲート電極ＦＧの上面よりも高く、例えば、制御ゲート電極ＣＧの下面よりも低い。また、空隙３２の上端の位置は、制御ゲート電極ＣＧの上面よりも高く、例えば空隙３１の上端の位置とほぼ同じ高さとなる。
【００４５】
このように、埋込性を制御して絶縁材料を堆積させることにより、積層体Ｓ１及びＳ２を覆うように層間絶縁膜３０を成膜すると共に、層間絶縁膜３０における積層体Ｓ１の相互間に空隙３１を形成し、積層体Ｓ１と積層体Ｓ２との間に空隙３２を形成することができる。そして、空隙３２の下端の位置を空隙３１の下端の位置よりも上方にすることができる。
【００４６】
層間絶縁膜３０の埋込性は、例えば成膜条件を調整することにより、制御することができる。例えば、層間絶縁膜３０の成膜速度を調整することにより、埋込性を制御することができる。成膜速度を低くすると埋込性は向上し、成膜速度を高くすると埋込性は低下する。成膜速度を低くするためには、例えば、ガス流量を減少させるか、プラズマパワーを低下させるか、又は圧力を低下させればよい。
【００４７】
また、成膜種の指向性を調整することにより、埋込性を制御することができる。成膜種の指向性が高いと、空隙の底面上に優先的に絶縁材料が堆積される。成膜種の指向性を高めるためには、例えば、電界を強くするか、圧力を低くすればよい。
更に、成膜種の到達速度を調整することにより、埋込性を制御することができる。成膜種の到達速度が高いと、側壁がエッチングされ、埋込性が低下する。逆に、成膜種の到達速度が低いと、埋込性が向上する。成膜種の到達速度を向上させるためには、例えば、電界を強くすればよい。
【００４８】
また、埋込性は、積層体の形状及び相互間の距離を選択することによっても、制御することができる。例えば、積層体のＹＺ断面が、下辺が上辺よりも長い台形状であれば、空隙の下部が埋まりやすくなる。また、上述の如く、積層体間の距離が長いと、上端が封止されるタイミングが遅くなるため、空隙内が埋まりやすくなる。
【００４９】
層間絶縁膜３０を形成した後、層間絶縁膜３０にアクティブエリアＡＡまで到達するコンタクトホール（図示せず）を形成し、コンタクトホール内に導電材料を埋め込んでビット線コンタクト（図示せず）を形成する。次に、層間絶縁膜３０上におけるアクティブエリアＡＡの直上域に、ビット線コンタクトに接続されるように、Ｙ方向に延びるビット線（図示せず）を形成する。これにより、前述の第１の実施形態に係る半導体記憶装置１が製造される。
【００５０】
本実施形態によれば、積層体Ｓ１と積層体Ｓ２との間の距離を積層体Ｓ１間の距離よりも長くすると共に、層間絶縁膜３０を形成する際に、絶縁材料の埋込性を制御することにより、隣り合う積層体Ｓ１間に空隙３１を形成し、積層体Ｓ１と積層体Ｓ２との間に空隙３２を形成し、空隙３２の下端の位置を空隙３１の下端の位置よりも高くすることができる。これにより、前述の第１の実施形態に係る半導体記憶装置を製造することができる。
【００５１】
次に、第３の実施形態について説明する。
本実施形態も、前述の第１の実施形態に係る半導体記憶装置の製造方法の実施形態である。
図１８及び図１９は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、各図の（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【００５２】
先ず、図２〜図１６に示す工程を実施する。これにより、図１６（ａ）〜（ｃ）に示す構造体が作製される。
次に、図１８（ａ）〜（ｃ）に示すように、絶縁材料、例えば、シリコン酸化物を堆積させる。この堆積は、埋込性が比較的低い方法、例えば、ＣＶＤ法によって行う。これにより、シリコン基板１１上に、積層体Ｓ１及びＳ２を覆う層間絶縁膜３０ａを形成すると共に、層間絶縁膜３０ａにおける積層体Ｓ１の相互間に空隙３１を形成し、積層体Ｓ１と積層体Ｓ２との間に空隙３２を形成する。そして、空隙３２の上端を開口させたまま、空隙３１の上端を封止する。
【００５３】
次に、図１９（ａ）〜（ｃ）に示すように、絶縁材料、例えば、シリコン酸化物を更に堆積させる。この絶縁材料の堆積は、前述の図１８（ａ）〜（ｃ）に示す絶縁材料の堆積よりも、埋込性が高い方法によって行い、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法によって行う。これにより、層間絶縁膜３０ａ上に層間絶縁膜３０ｂが重ねて形成されると共に、絶縁材料が空隙３２内に侵入し、空隙３２の下部を埋めこむ。この結果、空隙３２の下端３２ａの位置は、空隙３１の下端３１ａの位置よりも高くなる。その後、層間絶縁膜３０ｂにより、空隙３２の上端３２ｂを封止する。層間絶縁膜３０ａ及び３０ｂにより、図１（ａ）〜（ｃ）に示す層間絶縁膜３０が構成される。以後の工程は、前述の第２の実施形態と同様である。
【００５４】
本実施形態によっても、前述の第１の実施形態に係る半導体記憶装置１を製造することができる。本実施形態によれば、絶縁材料の堆積を２回に分けて行い、１回目の堆積の際の埋込性を相対的に低くし、２回目の堆積の際の埋込性を相対的に高くしているため、空隙３１の上端３１ｂを封止するタイミングと空隙３２の上端３２ｂを封止するタイミングを、より精度よく制御することができる。この結果、空隙３１の下端３１ａの位置及び空隙３２の下端３２ａの位置を、より精度よく制御できる。本実施形態における上記以外の製造方法及び作用効果は、前述の第２の実施形態と同様である。
【００５５】
以上説明した実施形態によれば、メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を実現することができる。
【００５６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５７】
１：半導体記憶装置、１１：シリコン基板、１２：ＳＴＩ、１４：トンネル絶縁膜、１５：絶縁膜、１６：下部、１７：上部、２１：導電部分、２２：絶縁膜、２２ａ：開口部、２３、２４：導電部分、２５：接続部材、２６：ソース・ドレイン領域、２７：チャネル領域、２８：スペーサ絶縁膜、３０、３０ａ、３０ｂ：層間絶縁膜、３１：空隙、３１ａ：下端、３１ｂ：上端、３２：空隙、３２ａ：下端、３２ｂ：上端、４１：ポリシリコン膜、４２：マスク材、４３：トレンチ、４４、４５：絶縁膜、４６：ポリシリコン膜、４７：マスク材、４８：犠牲膜、４９：金属膜、ＡＡ：アクティブエリア、ＣＧ：制御ゲート電極、ＦＧ：浮遊ゲート電極、ＭＳ：メモリセル、ＳＧ：選択ゲート電極、Ｓ１、Ｓ１ａ、Ｓ２：積層体
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型の半導体記憶装置においては、メモリセルの高集積化に伴い、隣り合うメモリセル間の干渉が問題となる。そこで、メモリセル間の干渉を抑制するために、メモリセル間に空隙（エアギャップ）を形成する技術が提案されている。しかし、メモリセル間に空隙を形成すると、干渉を抑制できる一方で、隣のメモリセルからの電界アシスト効果が弱まり、セル電流が低下する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【非特許文献１】“25nm 64Gb MLC NAND Technology and Scaling Challenges” Kirk Prall and Krishna Parat, 2010 IEEE, IEDM10-102-105
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記半導体基板上に設けられ、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体と、前記半導体基板上に設けられ、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体と、前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、を備える。前記第１積層体は、前記アクティブエリアの直上域毎に設けられた第１電極と、前記第１電極上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記第２方向に延びる第２電極と、を有する。前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されている。そして、前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置している。
【０００６】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体及び第２積層体を形成する工程と、前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成する工程と、を備える。前記第１積層体は、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極を積層して形成する。前記第２積層体は、前記複数本の第１積層体が配置された領域の外側に配置する。そして、前記第１積層体と前記第２積層体との距離を隣り合う前記第１積層体間の距離よりも長くする。また、前記層間絶縁膜を形成する工程においては、前記第２の空隙の下端を前記第１の空隙の下端よりも上方に位置させる。
【０００７】
実施形態に係る半導体記憶装置の製造方法は、半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、前記半導体基板上に、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体及び第２積層体を形成する工程と、前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成し、前記第２の空隙の上端を開口させたまま、前記第１の空隙の上端を封止する第１の堆積工程と、絶縁材料を堆積させることにより、前記第２の空隙の下部を埋め込むと共に、上端を封止する第２の堆積工程と、を備える。前記第１積層体は、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極を積層して形成する。前記第２積層体は、前記複数本の第１積層体が配置された領域の外側に配置する。前記第１積層体と前記第２積層体との距離を、隣り合う前記第１積層体間の距離よりも長くする。
【図面の簡単な説明】
【０００８】
【図１】（ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置を例示する図である。
【図２】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図３】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図４】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図５】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図７】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図８】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図９】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１０】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１１】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１２】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１３】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１４】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１５】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１６】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１７】（ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１８】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【図１９】（ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置を例示する図であり、（ａ）は平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’線による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである。
【００１０】
図１（ａ）〜（ｃ）に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられている。シリコン基板１１の上層部分には、一方向に延びる複数本のＳＴＩ（shallow trench isolation：素子分離絶縁体）１２が形成されている。そして、これらのＳＴＩ１２によって、シリコン基板１１の上層部分が複数本のアクティブエリアＡＡに区画されている。ＳＴＩ１２の上面は、アクティブエリアＡＡの上面よりも上方に位置している。
【００１１】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。すなわち、シリコン基板１１の上面に平行な方向のうち、ＳＴＩ１２及びアクティブエリアＡＡが延びる方向をＹ方向とし、ＳＴＩ１２及びアクティブエリアＡＡの配列方向をＸ方向とし、シリコン基板１１の上面に対して垂直な方向をＺ方向とする。
【００１２】
シリコン基板１１上には、Ｘ方向に延びる複数本の積層体Ｓ１が相互に離隔して等間隔に設けられている。複数本の積層体Ｓ１が配置された領域の外側であってＹ方向両側には、各１本の積層体Ｓ２が設けられている。Ｙ方向における積層体Ｓ２の長さは、積層体Ｓ１の長さよりも長い。また、Ｙ方向における積層体Ｓ２とその隣の積層体Ｓ１との距離は、隣り合う積層体Ｓ１間の距離よりも長い。なお、本明細書において「距離」というときは、最短距離をいう。
【００１３】
各積層体Ｓ１においては、アクティブエリアＡＡの直上域毎に、例えばシリコン酸化物又はシリコン酸窒化物からなるトンネル絶縁膜１４が設けられており、その上には、アクティブエリアＡＡ毎に、導電性材料、例えば不純物が導入されたポリシリコンからなる浮遊ゲート電極ＦＧが設けられている。すなわち、Ｚ方向から見て、トンネル絶縁膜１４及び浮遊ゲート電極ＦＧは、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。トンネル絶縁膜１４の全体及び浮遊ゲート電極ＦＧの下部はＳＴＩ１２間に位置し、浮遊ゲート電極ＦＧの上部はＳＴＩ１２の上面よりも上方に突出している。
【００１４】
また、積層体Ｓ１においては、浮遊ゲート電極ＦＧを覆うように、例えばシリコン酸化物、シリコン酸窒化物、シリコン窒化物又は金属酸化物等の絶縁材料からなる単層構造又は積層構造の絶縁膜１５が設けられている。絶縁膜１５は、複数本のアクティブエリアＡＡの直上域にわたって設けられており、全体としてはＸ方向に延びているが、浮遊ゲート電極ＦＧの上部がＳＴＩ１２の上面から突出している形状を反映して、ＸＺ平面内において蛇行している。絶縁膜１５上には、Ｘ方向に延びる制御ゲート電極ＣＧが設けられている。例えば、制御ゲート電極ＣＧの下部１６は、不純物が導入されたポリシリコンによって形成されており、上部１７はシリサイド、例えば、ニッケルシリサイド、コバルトシリサイド又はタングステンシリサイドによって形成されている。なお、上部１７は、タングステン又はタングステンナイトライド等の金属材料によって形成されていてもよい。絶縁膜１５の蛇行は制御ゲート電極ＣＧの下部１６によってほぼ吸収されており、下部１６の上面は略平坦である。
【００１５】
各積層体Ｓ２においては、アクティブエリアＡＡの直上域毎にトンネル絶縁膜１４が設けられており、その上に、Ｘ方向に延びる選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧにおいては、積層体Ｓ１の浮遊ゲート電極ＦＧと同じ高さにアクティブエリアＡＡの直上域毎に設けられた導電部分２１、積層体Ｓ１の絶縁膜１５と同じ高さにアクティブエリアＡＡの直上域毎に設けられた絶縁膜２２、積層体Ｓ１の制御ゲート電極ＣＧの下部１６と同じ高さに設けられＸ方向に延びる導電部分２３、積層体Ｓ１の制御ゲート電極ＣＧの上部１７と同じ高さに設けられＸ方向に延びる導電部分２４がこの順に積層されている。絶縁膜２２には開口部２２ａが形成されており、開口部２２ａ内には、接続部材２５が設けられている。導電部分２１は浮遊ゲート電極ＦＧと同じ材料により形成されており、導電部分２３及び接続部材２５は制御ゲート電極ＣＧの下部１６と同じ材料により形成されており、導電部分２４は制御ゲート電極ＣＧの上部１７と同じ材料により形成されている。
【００１６】
アクティブエリアＡＡの上層部分における積層体Ｓ１及びＳ２の相互間の直下域には、ソース・ドレイン領域２６が形成されている。アクティブエリアＡＡの上層部分におけるソース・ドレイン領域２６に挟まれた部分が、チャネル領域２７となっている。
【００１７】
積層体Ｓ１における制御ゲート電極ＣＧの上部１７の上部を除く部分の側面上、積層体Ｓ２における導電部分２４の上部を除く部分の側面上、及びアクティブエリアＡＡ及びＳＴＩ１２の上面における積層体Ｓ１及びＳ２によって覆われていない領域上には、スペーサ絶縁膜２８が設けられている。また、シリコン基板１１上には、積層体Ｓ１及びＳ２、スペーサ絶縁膜２８を覆うように、層間絶縁膜３０が設けられている。なお、図１（ａ）においては、図を見やすくするために、スペーサ絶縁膜２８及び層間絶縁膜３０の図示を省略している。
【００１８】
そして、層間絶縁膜３０における積層体Ｓ１の相互間に相当する部分には空隙３１が形成されており、積層体Ｓ１と積層体Ｓ２との間に相当する部分には空隙３２が形成されている。空隙３１及び３２の形状は、Ｘ方向に延びる帯状である。空隙３１及び３２は、層間絶縁膜３０によって囲まれており、スペーサ絶縁膜２８は空隙３１及び３２には達していない。Ｚ方向において、空隙３２の下端３２ａの位置は、空隙３１の下端３１ａの位置よりも高い。例えば、空隙３１の下端３１ａの位置は、浮遊ゲート電極ＦＧの下面よりも高く上面よりも低い。これに対して、空隙３２の下端３２ａの位置は、例えば、浮遊ゲート電極ＦＧの上面よりも高く、制御ゲート電極ＣＧの下面よりも低い。また、空隙３１の上端３１ｂ及び空隙３２の上端３２ｂの位置は、制御ゲート電極ＣＧの上面よりも高い。
【００１９】
また、層間絶縁膜３０上には、アクティブエリアＡＡの直上域においてＹ方向に延びるビット線（図示せず）が設けられている。また、層間絶縁膜３０内には、ビット線をアクティブエリアＡＡに接続するビット線コンタクト（図示せず）が設けられている。更に、層間絶縁膜３０内には、Ｘ方向に延び、アクティブエリアＡＡに共通接続されたソース線（図示せず）が設けられている。そして、半導体記憶装置１においては、アクティブエリアＡＡと積層体Ｓ１との交差点毎に、メモリセルＭＳが形成されている。
【００２０】
次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体記憶装置１においては、層間絶縁膜３０における積層体Ｓ１の相互間に相当する部分に、空隙３１が形成されている。空隙３１はエアギャップであり、層間絶縁膜３０よりも誘電率が低いため、ある積層体Ｓ１に属する制御ゲート電極ＣＧが、その隣の積層体Ｓ１の直下域に位置するチャネル領域２７に及ぼす影響を抑制できる。すなわち、隣り合うメモリセル間の干渉を抑制することができる。また、空隙３１の存在により、隣り合う積層体Ｓ１に属する制御ゲート電極ＣＧ間の耐圧を高め、制御ゲート電極ＣＧ同士の短絡を確実に防止できる。
【００２１】
また、半導体記憶装置１においては、層間絶縁膜３０における積層体Ｓ１と積層体Ｓ２との間に相当する部分に、空隙３２が形成されている。これにより、積層体Ｓ２の選択ゲート電極ＳＧと、その隣の積層体Ｓ１（以下、積層体Ｓ１ａともいう）に属する制御ゲート電極ＣＧとの間の耐圧を高め、短絡を確実に防止できる。
【００２２】
通常、メモリセルの駆動電圧は、あるチャネル領域２７に対する隣の積層体Ｓ１に属する制御ゲート電極ＣＧの影響、すなわち、電界アシスト効果も考慮して、決定されている。しかしながら、複数本の積層体Ｓ１からなるグループ（ＮＡＮＤストリング）のうち、最も外側に配置された積層体Ｓ１ａについては、隣の積層体である積層体Ｓ２との距離が長いため、積層体Ｓ２の選択ゲート電極ＳＧからの電界アシスト効果を受けにくい。このため、全てのメモリセルを同じ駆動電圧で駆動したときに、積層体Ｓ１ａに形成されたメモリセルだけはセル電流が小さくなってしまい、ＮＡＮＤストリング全体のチャネル電流が、積層体Ｓ１のセル電流に律速してしまう。この現象は、データの書込消去サイクル後において、積層体Ｓ１ａの積層体Ｓ２側近傍の層間絶縁膜３０中に電荷が蓄積した場合に顕著に表れる。これを回避するためには、駆動電圧を十分に高くする必要があるが、駆動電圧を高くすると、半導体記憶装置１の各部において高い耐圧が必要となり、半導体記憶装置１の小型化が阻害されてしまう。
【００２３】
そこで、本実施形態においては、空隙３２の下端３２ａを空隙３１の下端３１ａよりも上方に位置させることにより、空隙３２によってメモリセル間の干渉を抑える効果を、空隙３１によってメモリセル間の干渉を抑える効果よりも小さくする。すなわち、積層体Ｓ２の選択ゲート電極ＳＧがその隣の積層体Ｓ１ａの直下域に形成されたチャネル領域２７に及ぼす影響を空隙３２が抑制する効果は、ある積層体Ｓ１の制御ゲート電極ＣＧがその隣の積層体Ｓ１の直下域に形成されたチャネル領域２７に及ぼす影響を空隙３１が抑制する効果よりも小さい。これにより、積層体Ｓ１ａの直下域に形成されたチャネル領域２７も、積層体Ｓ２の選択ゲート電極ＳＧから、適度な電界アシスト効果を受けることができる。この結果、ＮＡＮＤストリング全体のチャネル電流が積層体Ｓ１ａのセル電流に律速する現象を抑えることが可能となる。
【００２４】
特に、空隙３２の上端３２ｂが制御ゲート電極ＣＧの上面及び選択ゲート電極ＳＧの上面よりも上方に位置し、下端３２ａが制御ゲート電極ＣＧの下面及び導電部分２３の下面よりも下方に位置することにより、積層体Ｓ１ａの制御ゲート電極ＣＧと積層体Ｓ２の選択ゲート電極ＳＧの導電部分２３及び２４との間の全領域に空隙３２が介在するため、制御ゲート電極ＣＧと選択ゲート電極ＳＧとの耐圧を高くすることができ、短絡をより確実に防止することができる。これにより、例えばデータの消去時など、選択ゲート電極ＳＧとその隣の制御ゲート電極ＣＧとの間に大きな電圧が印加されるときに、十分な耐圧を確保することができる。
【００２５】
また、空隙３２の下端３２ａが浮遊ゲート電極ＦＧの上面及び導電部分２１の上面よりも上方に位置することにより、積層体Ｓ１ａの直下域に形成されたチャネル領域２７と選択ゲート電極ＳＧの導電部分２１との間には空隙３２が介在しなくなるため、選択ゲート電極ＳＧによる積層体Ｓ１ａの直下域に形成されたチャネル領域２７に対する電界アシスト効果を、確実に得ることができる。
【００２６】
このように、本実施形態によれば、制御ゲート電極ＣＧ同士、及び制御ゲート電極ＣＧと選択ゲート電極ＳＧとの間の耐圧を高めることができる。また、メモリセル間の干渉を抑制しつつ、最も外側に配置された積層体Ｓ１ａのメモリセルについては適度な電界アシスト効果を実現できるため、メモリセル間でセル電流を均一化することができる。この結果、メモリセルの高集積化を図ることができる。
【００２７】
次に、第２の実施形態について説明する。
本実施形態は、前述の第１の実施形態に係る半導体記憶装置の製造方法の実施形態である。
図２〜図１７は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、各図の（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【００２８】
先ず、図２（ａ）〜（ｃ）に示すように、シリコン基板１１を用意する。次に、シリコン基板１１上の全面に、例えばシリコン酸化物、シリコン酸窒化物等の絶縁材料からなるトンネル絶縁膜１４を形成する。次に、全面に例えば不純物を含有するシリコンを堆積させて、ポリシリコン膜４１を形成する。次に、全面にマスク材４２を形成する。
【００２９】
次に、図３（ａ）〜（ｃ）に示すように、マスク材４２を選択的に除去して、Ｙ方向に延びる複数本のライン状の部分に分断する。次に、マスク材４２をマスクとしてエッチングを施し、ポリシリコン膜４１及びトンネル絶縁膜１４を選択的に除去すると共に、シリコン基板１１の上層部分を選択的に除去する。これにより、ポリシリコン膜４１及びトンネル絶縁膜１４がＹ方向に延びる複数本のライン状の部分に分断されると共に、シリコン基板１１の上層部分に、Ｙ方向に延びる複数本のトレンチ４３が形成される。
【００３０】
次に、図４（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物を堆積させて、絶縁膜４４を形成する。絶縁膜４４は、トレンチ４３の内面、分断されたトンネル絶縁膜１４、ポリシリコン膜４１及びマスク材４２の外面を覆うように形成される。
【００３１】
次に、図５（ａ）〜（ｃ）に示すように、エッチバックを行い、マスク材４２（図４参照）を除去する。このとき、絶縁膜４４におけるマスク材４２の上面上に形成されていた部分、及びトレンチ４３の底面上に形成されていた部分も除去される。
【００３２】
次に、図６（ａ）〜（ｃ）に示すように、全面にシリコン酸化物、シリコン酸窒化物、シリコン窒化物又は金属酸化物等の絶縁材料を単層又は複数層に堆積させる。この絶縁材料は、トレンチ４３内に埋め込まれると共に、ポリシリコン膜４１上に堆積される。次に、エッチバックを行う。これにより、堆積された絶縁材料及び絶縁膜４４におけるポリシリコン膜４１の上面よりも上方に位置する部分、及び、ポリシリコン膜４１の上部間に位置する部分が除去される。この結果、絶縁膜４４及び堆積された絶縁材料の残留部分により、ＳＴＩ１２が形成される。以後、ＳＴＩ１２には絶縁膜４４が含まれるものとする。ＳＴＩ１２の上面の位置は、ポリシリコン膜４１の下面よりも高く、上面よりも低い。また、トレンチ４３内にＳＴＩ１２を埋設することにより、シリコン基板１１の上層部分が、Ｙ方向に延びる複数本のアクティブエリアＡＡに区画される。
【００３３】
次に、図７（ａ）〜（ｃ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。これにより、ＳＴＩ１２及びポリシリコン膜４１を覆うように、絶縁膜４５が形成される。次に、絶縁膜４５における積層体Ｓ２が形成される予定の領域に配置された部分に、Ｘ方向に延びる帯状の開口部２２ａを形成する。
【００３４】
次に、図８（ａ）〜（ｃ）に示すように、全面に例えば不純物が導入されたシリコンを堆積させて、ポリシリコン膜４６を形成する。ポリシリコン膜４６は開口部２２ａ内にも進入し、ポリシリコン膜４１に接触する。次に、全面にマスク材４７を堆積させる。
【００３５】
次に、図９（ａ）〜（ｃ）に示すように、マスク材４７をＸ方向に延びる複数本のライン状の部分に加工する。次に、このマスク材４７をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等のエッチングを施すことにより、ポリシリコン膜４６、絶縁膜４５、ポリシリコン膜４１及びトンネル絶縁膜１４を選択的に除去して、Ｘ方向に延びるライン状の部分に分断する。これにより、複数本の積層体Ｓ１と、これらの複数本の積層体Ｓ１が設けられた領域の両側に配置された各１本の積層体Ｓ２とが形成される。積層体Ｓ１は、等間隔に配列させる。また、積層体Ｓ１と積層体Ｓ２との距離は、隣り合う積層体Ｓ１間の距離よりも長くする。積層体Ｓ１及びＳ２の相互間においては、アクティブエリアＡＡ及びＳＴＩ１２が露出する。
【００３６】
このとき、トンネル絶縁膜１４及びポリシリコン膜４１は、図３（ａ）〜（ｃ）に示す工程において、既にＹ方向に延びるライン状の部分に分断されているため、本工程において分断されることにより、Ｘ方向及びＹ方向の双方に沿って分断されて、マトリクス状に配列された複数の部分に区画される。そして、ポリシリコン膜４１における積層体Ｓ１内に配置された部分は浮遊ゲート電極ＦＧとなり、積層体Ｓ２内に配置された部分は導電部分２１となる。絶縁膜４５における積層体Ｓ１内に配置された部分は絶縁膜１５となり、積層体Ｓ２内に配置された部分は絶縁膜２２となる。ポリシリコン膜４６における積層体Ｓ１内に配置された部分は制御ゲート電極ＣＧの下部１６となり、積層体Ｓ２内に配置された部分は導電部分２３となる。また、ポリシリコン膜４６における開口部２２ａ内に埋め込まれた部分は、接続部材２５となる。
【００３７】
次に、図１０（ａ）〜（ｃ）に示すように、全面に例えばシリコン窒化物を堆積させて、スペーサ絶縁膜２８を形成する。スペーサ絶縁膜２８は、アクティブエリアＡＡ、ＳＴＩ１２、積層体Ｓ１及びＳ２を覆うように形成するが、隣り合う積層体Ｓ１及びＳ２の側面上に形成された部分が相互に接触しない程度に薄く形成する。次に、積層体Ｓ１及びＳ２並びにスペーサ絶縁膜２８をマスクとして、不純物をイオン注入する。これにより、アクティブエリアＡＡにおける積層体Ｓ１及びＳ２並びにスペーサ絶縁膜２８の直下域を除く部分に、ソース・ドレイン領域２６が形成される。アクティブエリアＡＡにおけるソース・ドレイン領域２６間の部分が、チャネル領域２７となる。
【００３８】
次に、図１１（ａ）〜（ｃ）に示すように、全面に犠牲膜４８を堆積させる。犠牲膜４８は、積層体Ｓ１及びＳ２の相互間に埋め込まれると共に、積層体Ｓ１及びＳ２の上方にも堆積される。次に、スペーサ絶縁膜２８をストッパとしてＲＩＥを行い、犠牲膜４８における積層体Ｓ１及びＳ２の上面上に配置された部分を除去する。これにより、犠牲膜４８は、積層体Ｓ１及びＳ２の相互間のみに残留する。
【００３９】
次に、図１２（ａ）〜（ｃ）に示すように、エッチバックを行い、積層体Ｓ１の上部及び積層体Ｓ２の上部からマスク材４７を除去する。このとき、犠牲膜４８のうち、マスク材４７間に配置された部分も除去される。また、スペーサ絶縁膜２８のうち、マスク材４７の上面上及び側面上に配置された部分も除去される。
次に、図１３（ａ）〜（ｃ）に示すように、犠牲膜４８（図１２参照）を除去する。
【００４０】
次に、図１４（ａ）〜（ｃ）に示すように、全面にニッケル、コバルト又はタングステン等の金属を堆積させて、金属膜４９を成膜する。
次に、図１５（ａ）〜（ｃ）に示すように、熱処理を施して、ポリシリコン膜４６のシリコンと金属膜４９の金属とを反応させて、シリサイド化させる。これにより、積層体Ｓ１の上部に制御ゲート電極ＣＧの上部１７が形成されると共に、積層体Ｓ２の上部に導電部材２４が形成される。導電部材２１、２３、２４及び接続部材２５により、選択ゲート電極ＳＧが構成される。
次に、図１６（ａ）〜（ｃ）に示すように、例えばウェットエッチングにより、未反応の金属膜４９（図１５参照）を除去する。
【００４１】
次に、図１７（ａ）〜（ｃ）に示すように、例えば、シリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜３０を形成する。この堆積は、埋込性が比較的低い方法によって行い、例えば、ＣＶＤ（chemical vapor deposition：化学気相成長）法によって行う。これにより、絶縁材料は、先ず、積層体Ｓ１及びＳ２の側面上及び上面上、並びにアクティブエリアＡＡ及びＳＴＩ１２の上面上に層状に堆積される。このとき、積層体Ｓ１の相互間には、上部が開口した空隙３１が形成される。また、積層体Ｓ１と積層体Ｓ２との間には、上部が開口した空隙３２が形成される。
【００４２】
その後、堆積を続けることにより、積層体Ｓ１の上部の側面上に堆積された絶縁材料同士が接触し、空隙３１の上端３１ｂが封止される。この段階における空隙３１の下端３１ａの位置は、浮遊ゲート電極ＦＧの下面よりも高く上面よりも低い。また、空隙３１の上端３１ｂの位置は、制御ゲート電極ＣＧの上面よりも高い。一方、積層体Ｓ１と積層体Ｓ２との距離は、隣り合う積層体Ｓ１間の距離よりも長いため、この段階では空隙３２の上端３２ｂは封止されない。
【００４３】
その後、更に堆積を続けることにより、空隙３２の内部に絶縁材料が侵入する。これにより、空隙３２の下端３２ａの位置が上昇する。一方、空隙３１は既に封止されているため、新たに絶縁材料が侵入することはない。この結果、空隙３２の下端３２ａの位置が、空隙３１の下端３１ａの位置よりも高くなる。
【００４４】
その後、図１（ａ）〜（ｃ）に示すように、更に堆積を続けることにより、空隙３２の上端３２ｂも封止される。以後も絶縁材料は堆積されるが、空隙３１及び３２内に侵入することはない。この段階で、空隙３２の下端の位置は、浮遊ゲート電極ＦＧの上面よりも高く、例えば、制御ゲート電極ＣＧの下面よりも低い。また、空隙３２の上端の位置は、制御ゲート電極ＣＧの上面よりも高く、例えば空隙３１の上端の位置とほぼ同じ高さとなる。
【００４５】
このように、埋込性を制御して絶縁材料を堆積させることにより、積層体Ｓ１及びＳ２を覆うように層間絶縁膜３０を成膜すると共に、層間絶縁膜３０における積層体Ｓ１の相互間に空隙３１を形成し、積層体Ｓ１と積層体Ｓ２との間に空隙３２を形成することができる。そして、空隙３２の下端の位置を空隙３１の下端の位置よりも上方にすることができる。
【００４６】
層間絶縁膜３０の埋込性は、例えば成膜条件を調整することにより、制御することができる。例えば、層間絶縁膜３０の成膜速度を調整することにより、埋込性を制御することができる。成膜速度を低くすると埋込性は向上し、成膜速度を高くすると埋込性は低下する。成膜速度を低くするためには、例えば、ガス流量を減少させるか、プラズマパワーを低下させるか、又は圧力を低下させればよい。
【００４７】
また、成膜種の指向性を調整することにより、埋込性を制御することができる。成膜種の指向性が高いと、空隙の底面上に優先的に絶縁材料が堆積される。成膜種の指向性を高めるためには、例えば、電界を強くするか、圧力を低くすればよい。
更に、成膜種の到達速度を調整することにより、埋込性を制御することができる。成膜種の到達速度が高いと、側壁がエッチングされ、埋込性が低下する。逆に、成膜種の到達速度が低いと、埋込性が向上する。成膜種の到達速度を向上させるためには、例えば、電界を強くすればよい。
【００４８】
また、埋込性は、積層体の形状及び相互間の距離を選択することによっても、制御することができる。例えば、積層体のＹＺ断面が、下辺が上辺よりも長い台形状であれば、空隙の下部が埋まりやすくなる。また、上述の如く、積層体間の距離が長いと、上端が封止されるタイミングが遅くなるため、空隙内が埋まりやすくなる。
【００４９】
層間絶縁膜３０を形成した後、層間絶縁膜３０にアクティブエリアＡＡまで到達するコンタクトホール（図示せず）を形成し、コンタクトホール内に導電材料を埋め込んでビット線コンタクト（図示せず）を形成する。次に、層間絶縁膜３０上におけるアクティブエリアＡＡの直上域に、ビット線コンタクトに接続されるように、Ｙ方向に延びるビット線（図示せず）を形成する。これにより、前述の第１の実施形態に係る半導体記憶装置１が製造される。
【００５０】
本実施形態によれば、積層体Ｓ１と積層体Ｓ２との間の距離を積層体Ｓ１間の距離よりも長くすると共に、層間絶縁膜３０を形成する際に、絶縁材料の埋込性を制御することにより、隣り合う積層体Ｓ１間に空隙３１を形成し、積層体Ｓ１と積層体Ｓ２との間に空隙３２を形成し、空隙３２の下端の位置を空隙３１の下端の位置よりも高くすることができる。これにより、前述の第１の実施形態に係る半導体記憶装置を製造することができる。
【００５１】
次に、第３の実施形態について説明する。
本実施形態も、前述の第１の実施形態に係る半導体記憶装置の製造方法の実施形態である。
図１８及び図１９は、本実施形態に係る半導体記憶装置の製造方法を例示する工程図であり、各図の（ａ）は工程平面図であり、各図の（ｂ）は（ａ）に示すＡ−Ａ’線による工程断面図であり、各図の（ｃ）は（ａ）に示すＢ−Ｂ’線による工程断面図である。
【００５２】
先ず、図２〜図１６に示す工程を実施する。これにより、図１６（ａ）〜（ｃ）に示す構造体が作製される。
次に、図１８（ａ）〜（ｃ）に示すように、絶縁材料、例えば、シリコン酸化物を堆積させる。この堆積は、埋込性が比較的低い方法、例えば、ＣＶＤ法によって行う。これにより、シリコン基板１１上に、積層体Ｓ１及びＳ２を覆う層間絶縁膜３０ａを形成すると共に、層間絶縁膜３０ａにおける積層体Ｓ１の相互間に空隙３１を形成し、積層体Ｓ１と積層体Ｓ２との間に空隙３２を形成する。そして、空隙３２の上端を開口させたまま、空隙３１の上端を封止する。
【００５３】
次に、図１９（ａ）〜（ｃ）に示すように、絶縁材料、例えば、シリコン酸化物を更に堆積させる。この絶縁材料の堆積は、前述の図１８（ａ）〜（ｃ）に示す絶縁材料の堆積よりも、埋込性が高い方法によって行い、例えば、ＡＬＤ（atomic layer deposition：原子層堆積）法によって行う。これにより、層間絶縁膜３０ａ上に層間絶縁膜３０ｂが重ねて形成されると共に、絶縁材料が空隙３２内に侵入し、空隙３２の下部を埋めこむ。この結果、空隙３２の下端３２ａの位置は、空隙３１の下端３１ａの位置よりも高くなる。その後、層間絶縁膜３０ｂにより、空隙３２の上端３２ｂを封止する。層間絶縁膜３０ａ及び３０ｂにより、図１（ａ）〜（ｃ）に示す層間絶縁膜３０が構成される。以後の工程は、前述の第２の実施形態と同様である。
【００５４】
本実施形態によっても、前述の第１の実施形態に係る半導体記憶装置１を製造することができる。本実施形態によれば、絶縁材料の堆積を２回に分けて行い、１回目の堆積の際の埋込性を相対的に低くし、２回目の堆積の際の埋込性を相対的に高くしているため、空隙３１の上端３１ｂを封止するタイミングと空隙３２の上端３２ｂを封止するタイミングを、より精度よく制御することができる。この結果、空隙３１の下端３１ａの位置及び空隙３２の下端３２ａの位置を、より精度よく制御できる。本実施形態における上記以外の製造方法及び作用効果は、前述の第２の実施形態と同様である。
【００５５】
以上説明した実施形態によれば、メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を実現することができる。
【００５６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００５７】
１：半導体記憶装置、１１：シリコン基板、１２：ＳＴＩ、１４：トンネル絶縁膜、１５：絶縁膜、１６：下部、１７：上部、２１：導電部分、２２：絶縁膜、２２ａ：開口部、２３、２４：導電部分、２５：接続部材、２６：ソース・ドレイン領域、２７：チャネル領域、２８：スペーサ絶縁膜、３０、３０ａ、３０ｂ：層間絶縁膜、３１：空隙、３１ａ：下端、３１ｂ：上端、３２：空隙、３２ａ：下端、３２ｂ：上端、４１：ポリシリコン膜、４２：マスク材、４３：トレンチ、４４、４５：絶縁膜、４６：ポリシリコン膜、４７：マスク材、４８：犠牲膜、４９：金属膜、ＡＡ：アクティブエリア、ＣＧ：制御ゲート電極、ＦＧ：浮遊ゲート電極、ＭＳ：メモリセル、ＳＧ：選択ゲート電極、Ｓ１、Ｓ１ａ、Ｓ２：積層体
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
前記半導体基板上に設けられ、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体と、
前記半導体基板上に設けられ、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体と、
前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、
を備え、
前記第１積層体は、
前記アクティブエリアの直上域毎に設けられた第１電極と、
前記第１電極上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記第２方向に延びる第２電極と、
を有し、
前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、
前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、
前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されており、
前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置していることを特徴とする半導体記憶装置。
【請求項２】
前記第２の空隙の下端は、前記第１電極の上面よりも上方に位置していることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２の空隙の下端は、前記第２電極の下面よりも下方に位置していることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２の空隙の上端は、前記第２電極の上面よりも上方に位置していることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、
前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、
前記半導体基板上に、前記第１方向に対して交差する第２方向に延び、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極が積層された複数本の第１積層体、並びに、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体を、前記第１積層体と前記第２積層体との距離が隣り合う前記第１積層体間の距離よりも長くなるように形成する工程と、
前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成し、前記第２の空隙の下端を前記第１の空隙の下端よりも上方に位置させる工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、
前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、
前記半導体基板上に、前記第１方向に対して交差する第２方向に延び、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極が積層された複数本の第１積層体、並びに、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体を、前記第１積層体と前記第２積層体との距離が隣り合う前記第１積層体間の距離よりも長くなるように形成する工程と、
前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成し、前記第２の空隙の上端を開口させたまま、前記第１の空隙の上端を封止する第１の堆積工程と、
絶縁材料を堆積させることにより、前記第２の空隙の下部を埋め込むと共に、上端を封止する第２の堆積工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、
前記半導体基板上に設けられ、前記第１方向に対して交差する第２方向に延びる複数本の第１積層体と、
前記半導体基板上に設けられ、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体と、
前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、
を備え、
前記第１積層体は、
前記アクティブエリアの直上域毎に設けられた第１電極と、
前記第１電極上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記第２方向に延びる第２電極と、
を有し、
前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、
前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、
前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されており、
前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置していることを特徴とする半導体記憶装置。
【請求項２】
前記第２の空隙の下端は、前記第１電極の上面よりも上方に位置していることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２の空隙の下端は、前記第２電極の下面よりも下方に位置していることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２の空隙の上端は、前記第２電極の上面よりも上方に位置していることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、
前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、
前記半導体基板上に、前記第１方向に対して交差する第２方向に延び、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極が積層された複数本の第１積層体、並びに、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体を、前記第１積層体と前記第２積層体との距離が隣り合う前記第１積層体間の距離よりも長くなるように形成する工程と、
前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成し、前記第２の空隙の下端を前記第１の空隙の下端よりも上方に位置させる工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板の上層部分に第１方向に延びるトレンチを形成する工程と、
前記トレンチ内に絶縁材料を埋め込むことにより、前記上層部分を複数本のアクティブエリアに区画する工程と、
前記半導体基板上に、前記第１方向に対して交差する第２方向に延び、前記アクティブエリアの直上域毎に配置された第１電極、前記第１電極上に設けられた絶縁膜、及び前記絶縁膜上に設けられ前記第２方向に延びる第２電極が積層された複数本の第１積層体、並びに、前記複数本の第１積層体が配置された領域の外側に配置され、前記第２方向に延びる第２積層体を、前記第１積層体と前記第２積層体との距離が隣り合う前記第１積層体間の距離よりも長くなるように形成する工程と、
前記第１積層体及び前記第２積層体を覆うように層間絶縁膜を形成すると共に、前記層間絶縁膜における前記第１積層体の相互間に第１の空隙を形成し、前記層間絶縁膜における前記第１積層体と前記第２積層体との間に第２の空隙を形成し、前記第２の空隙の上端を開口させたまま、前記第１の空隙の上端を封止する第１の堆積工程と、
絶縁材料を堆積させることにより、前記第２の空隙の下部を埋め込むと共に、上端を封止する第２の堆積工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
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【図８】
【図９】
【図１０】
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【図１２】
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【図１４】
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【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１９９３９６（Ｐ２０１２−１９９３９６Ａ）
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願番号】特願２０１１−６２７５４（Ｐ２０１１−６２７５４）
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月１８日（２０１２．１０．１８）
【国際特許分類】
【出願日】平成２３年３月２２日（２０１１．３．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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