【課題】フローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートの電荷を消去する場合にメモリセルの閾値を容易に制御できる、不揮発性半導体メモリ素子を提供する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。 （もっと読む）

【課題】選択ゲート電極が浮遊ゲート電極の横に位置している不揮発型記憶素子において、浮遊ゲート電極と半導体基板の間の容量に対する、制御ゲート電極と浮遊ゲート電極の間の容量の比を大きくする。
【解決手段】平面視において、制御ゲート電極１３０のうち選択ゲート電極１７０側の端部は、浮遊ゲート電極１２０の外側に位置した拡張部１３３となっている。拡張部１３３の下端は、浮遊ゲート電極１２０の上面よりも半導体基板１００の近くに位置している。また拡張部１３３と浮遊ゲート電極１２０の間にも第１絶縁膜１３２が形成されている。 （もっと読む）

【課題】不揮発性半導体メモリの周辺回路を小さくし、集積回路の縮小化に寄与する。
【解決手段】ｐ型基板１０に形成され、ソース線４３０と接続するｎ型拡散層５０と、ｐ型基板１０上に設けられ、ワード線４００と接続するワード電極２００と、ｐ型基板１０とワード電極２００の間に設けられたワード絶縁層と、ｎ型拡散層５０上、及びワード電極２００の側壁に設けられたトンネル絶縁層と、トンネル絶縁層上に設けられた電荷蓄積層と、電荷蓄積層上に設けられたコントロール絶縁層と、コントロール絶縁層上に設けられ、コントロール線４２０と接続するコントロール電極３００と、を備え、制御部は、メモリ素子６００に書込みを行うときに、ソース線４３０に正電圧を印加し、ワード線４００に負電圧を印加し、かつコントロール線４２０に正電圧を印加する不揮発性半導体メモリ。 （もっと読む）

【課題】スプリットゲート型不揮発性記憶装置に製造における工程数を削減する。
【解決手段】基板（２）と、ゲート絶縁膜（７）を介して基板（２）の上に形成されたフローティングゲート（５）と、トンネル絶縁膜（８）を介してフローティングゲート（５）の隣に形成されたコントロールゲート（６）と、コントロールゲート（６）側の基板（２）に形成された第１ソース／ドレイン拡散層（４）と、フローティングゲート（５）側の基板（２）に形成された第２ソース／ドレイン拡散層（３）と、第１ソース／ドレイン拡散層（４）と第２ソース／ドレイン拡散層（３）との間の基板に設けられるチャネル領域と、第２ソース／ドレイン拡散層（３）に接触しているシリサイド（２１）とを具備するスプリットゲート型不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとのオーバーラップ量のバラツキを抑制する。
【解決手段】基板（１）と、ゲート絶縁膜（２）を介してその基板（１）の上に設けたれたフローティングゲート（２０）と、トンネル絶縁膜（３０）を介してそのフローティングゲート（２０）の隣に設けられたコントロールゲート（５０）と、そのフローティングゲート（２０）の上に設けられたスペーサー絶縁膜（９）と、そのスペーサー絶縁膜（９）とそのコントロールゲート（５０）との間に設けられた保護膜（７）とを具備する半導体記憶装置（ＭＣ）を構成する。そのような半導体記憶装置（ＭＣ）において、その保護膜（７）は、スペーサー絶縁膜（９）以外の部分をエッチングするときに、スペーサー絶縁膜（９）の側面のストッパーとして機能している。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。
【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。 （もっと読む）

【課題】 注入効率が高く、書き込まれた情報が安定的に保持される不揮発性半導体記憶装置並びにその駆動方法を提供する。
【解決手段】 メモリセル１は、Ｎ型基板２上に、Ｐ型の不純物拡散領域３，４を離間して形成し、両領域間に係る前記基板上において、不純物拡散領域３に隣接して形成された第一積層部１５と、不純物拡散領域４に隣接し前記第一積層部１５と離間して形成された第二積層部１６を備える。メモリセル１に対する書き込み処理時において、第一ゲート電極８に対し、同ゲート電極下方に位置する基板２の表面が弱反転状態となる条件の第一負電圧を印加し、第二ゲート電極１０に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、不純物拡散領域４に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、不純物拡散領域３に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加する。 （もっと読む）

【課題】 １層ポリシリコンプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】 メモリセルが、ｐ型半導体基板１の表面に形成した第１及び第２拡散領域２，３、第１及び第２拡散領域間の第１チャンネル領域４上にゲート絶縁膜５を介して分離して形成した第１及び第２ゲート電極６，７を備える第１メモリセルユニットＵ１と、ｎ型ウェル８の表面に形成した第３及び第４拡散領域９，１０、第３及び第４拡散領域間の第２チャンネル領域１１上にゲート絶縁膜５を介して形成した第３ゲート電極１２を備える第２メモリセルユニットＵ２と、第２チャンネル領域と電気的に接続する制御端子ＣＧを備え、第１〜第３ゲート電極が同一の電極材料層により形成され、第２及び第３ゲート電極が電気的に接続されて制御端子ＣＧと容量結合するフローティングゲートＦＧが形成されている。 （もっと読む）

【課題】不揮発性半導体装置において、高温時での非選択セルにおけるドレインとウェルとの接合部の接合リークを低減する。
【解決手段】半導体基板８の表層部に複数のＰ型ウェル９を設け、各Ｐ型ウェル９をそれぞれ離間して配置する。また、各Ｐ型ウェル９それぞれにメモリトランジスタ１をそれぞれ設ける。そして、Ｐ型ウェル９が設けられた各領域のうちデータの読み出しが行われるメモリトランジスタ１が設けられた領域を選択セル２２とし、データの読み出しが行われないメモリトランジスタ１が設けられた領域を非選択セル２３としたとき、データの読み出し時にはウェル電位調整部５によって選択セル２２におけるＰ型ウェル９にＧＮＤ電圧を印加し、非選択セル２３におけるＰ型ウェル９にＧＮＤ電圧よりも高くビット線２０に印加される読み出し電圧以下の電圧を印加する。 （もっと読む）

【課題】 消去電流を分散させて内部電源回路の負荷を軽減し、消去のためのドライバの数を削減する。
【解決手段】 本発明に係る半導体装置は、不揮発性メモリセルがマトリクス配置され一括消去の指示単位とされる複数の消去ブロック（２）に分割され、さらに消去ブロックが複数の不揮発性メモリセルで１単位となる複数のセクタに分割されたメモリセルアレイ（１）と、制御回路を有する。不揮発性メモリセルは、ウエル領域に形成されたソース、ドレイン、ドレイン寄りのウエル領域上に配置されたコントロールゲートと、ソース寄りのウエル領域上に重なるように設けられた電荷蓄積領域及びその上に重なるように設けられたメモリゲートを有する。制御回路は、消去されるセクタの不揮発性メモリセルに対し、メモリゲートにウエル領域に与えられる電圧より低い電圧、ソースに前記ウエル領域に与えられる電圧より高い電圧が与えられる。 （もっと読む）

【課題】不揮発性半導体記憶装置の集積度を向上させる。
【解決手段】不揮発性半導体記憶装置１００は、半導体基板の主平面に対して垂直方向に積層された複数のメモリセルを備えている。メモリセルは、第１コントロールゲート電極ＣＧ１と、第１コントロールゲートＣＧ１電極上に形成された第１インターポリ絶縁膜ＩＰＤ１と、第１インターポリ絶縁膜ＩＰＤ１上に形成されたフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上に形成された第２インターポリ絶縁膜ＩＰＤ２と、第２インターポリ絶縁膜ＩＰＤ２上に形成された第２コンタクトゲート電極ＣＧ２と、を有する。第１コントロールゲート電極ＣＧ１、第１インターポリ絶縁膜ＩＰＤ１、フローティングゲート電極ＦＧ、第２インターポリ絶縁膜ＩＰＤ２、および第２コントロールゲート電極ＣＧ２は、半導体基板の主平面に対して垂直方向に積層されている。 （もっと読む）

【課題】製造コストを低減し且つチップサイズを大きくすることなく容量素子部の容量を大きくする。
【解決手段】半導体装置は、フローティングゲート及びコントロールゲートを備える。半導体装置は、容量素子部において、半導体基板上に形成されたゲート絶縁膜１０１と、ゲート絶縁膜１０１上に形成された下部電極１０２ｃと、下部電極１０２ｃ上に形成された、下部電極１０２ｃを露出する開口部を有するキャップ絶縁膜１０３と、キャップ絶縁膜１０３の側面上及び開口部により露出された下部電極１０２ｃ上に形成されたゲート間絶縁膜１０６と、ゲート間絶縁膜１０６上に形成された上部電極１０８と、を備える。 （もっと読む）

【課題】大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供する。
【解決手段】書き換え可能な不揮発性メモリトランジスタＴｒが行列状に配置されてメモリマットが構成され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置１００であって、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用するワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成されたウエルからなるワード領域Ｗ１〜Ｗ４内に配置されてなる不揮発性半導体記憶装置１００とする。 （もっと読む）

【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。拡散層７０は、半導体基板２０内に設けられ、チャネル領域のチャネル幅方向およびチャネル長さ方向においてフローティングゲート４０とオーバーラップしている。フローティングゲート４０と容量カップリングした拡散層７０に高電圧を印加することによりフローティングゲート４０に電子が注入される。 （もっと読む）

【課題】消去ゲートとフローティングゲートとのカップリング容量を低下し、高速な消去動作を可能にするスプリットゲート型の不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０のチャネル領域上に第１絶縁層１２を介して設けられたフローティングゲート２０と、フローティングゲート２０上に第２絶縁層１３、１４を介して設けられた消去ゲート４０と、フローティングゲート２０及び消去ゲート４０の側方に第３絶縁層を介して設けられたコントロールゲートとを具備する。フローティングゲート２０はＵ字型であるため、フローティングゲート２０を極めて小さい面積の端部で薄い第２絶縁層１４を介して消去ゲート４０と対向させることが出来る。そのため、フローティングゲート２０と消去ゲート４０との間のカップリング容量を小さくすることができ、消去動作での消去電圧を小さく抑えることが可能となる。 （もっと読む）

【課題】 ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増加させることにより、書き込み効率の向上を実現することができる。
【解決手段】 本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板１内に互いに離間して形成された第２導電型のソース領域２及びドレイン領域３の間に、ソース領域２及びドレイン領域３と離間形成されるように第２導電型の半導体領域４を備える。そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。また、第１及び第２の浮遊ゲート６上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して制御ゲート９が設けられている。 （もっと読む）

【課題】不揮発性メモリの消去動作における基板電流の最大値を低減すること。
【解決手段】本発明の不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）と、ソース電極とドレイン電極間の前記半導体基板上に形成された電荷トラップ層（５２）と、電荷トラップ層上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。不揮発性メモリは、ソース電極とゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路（３３）を備える。前記消去モードにおいて、ゲート電極に電圧の印加を開始してから前記ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間（６３）が、ソース電極に電圧の印加を開始してから前記ソース電極の電圧が前記所定電圧に達するまでの期間（６４）よりも長くされる。これによって、消去動作における基板電流の最大値が抑えられる。 （もっと読む）

【課題】フラッシュメモリ素子の製造方法を提供する。
【解決手段】実施の形態によるフラッシュメモリ素子の製造方法は、半導体基板上にトンネル酸化膜及び第１ポリシリコンパターンを形成するステップと、前記第１ポリシリコンパターンの側壁に第２ポリシリコンパターン及び第３ポリシリコンパターンを形成するステップと、前記第１、第２、第３ポリシリコンパターン上に誘電体膜及びポリシリコン膜を形成するステップと、エッチング工程を行って、前記半導体基板上にトンネル酸化膜パターン、前記第２、第３ポリシリコンパターン、誘電体膜パターン及び第４ポリシリコンパターンを形成するステップと、を含む。 （もっと読む）