半導体装置及びその製造方法
【課題】セルコンタクトのアクティブ領域に対する位置合わせにずれが生じた場合でも、コンタクト抵抗を増大させない半導体装置及びその製造方法を提供する。
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特にコンタクトホールを開口する際に、合わせずれが生じてもコンタクト抵抗が増加しないコンタクトプラグの構造とその形成方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置として、行列状に配列されたメモリセルを備える半導体不揮発性メモリが提案されている（例えば、特許文献１参照）。
【０００３】
図１及び図１４を参照して、特許文献１に開示されている従来の半導体不揮発性メモリについて説明する。図１は、行列状に配列されたメモリセルを備える半導体不揮発性メモリを示す概略平面図である。図１４（Ａ）、（Ｂ）及び（Ｃ）は、従来の半導体不揮発性メモリの主要部の切断端面を示している。図１４（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ、図１（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿って取った切断端面を拡大して示している。
【０００４】
この半導体不揮発性メモリでは、アクティブ領域（ＡＣ）２９ｂとゲート電極（ＣＧ）３４の平面形状は、それぞれ長尺方向が列方向及び行方向の単純な長方形状であり、かつ互いに直交して配置されている。ここで、アクティブ領域２９ｂは、列方向に延在する素子分離領域２９ａにより分離された領域である。
【０００５】
各メモリセル１５は、電荷蓄積可能な側壁部５０が、ＭＯＳ型の電界効果トランジスタのゲート電極３４を挟む位置に形成されている、いわゆるサイドウォール型のメモリである。側壁部５０は、下部絶縁膜５２、電荷蓄積膜５４、上部絶縁膜５６及び側壁窒化膜５８が順次に積層された、電荷蓄積可能な積層構造で構成されている。
【０００６】
ここで、ゲート電極３４は、行方向に延在して設けられている。この構成によれば、列方向に隣り合うメモリセルは、ソース・ドレインとして機能する不純物拡散領域を共有するので、列方向に隣り合うメモリセル間に素子分離領域が不要となり、その結果、素子形成面積を縮小できる。
【０００７】
また、行方向に隣り合うメモリセルによれば、それぞれの不純物拡散領域４０が、楕円柱形状の導電プラグ（セルコンタクトと称することもある。）１６２を介して１つのビット線に電気的に接続されている。このため、行方向に隣り合うメモリセルの不純物拡散領域を電気的に接続するための配線が不要となり、その結果、素子形成面積の縮小につながる。ここで、導電プラグ１６２は、順に形成されたＴｉ膜１６４、ＴｉＮ膜１６６及びタングステンの導電体１６８を備えている。
【０００８】
さらに、この構成によれば、セルコンタクト（ＣＣ）を、列方向については自己整合的に（セルフアラインで）製造することが可能になる。このため、ゲート電極（ＣＧ）に対するセルコンタクト（ＣＣ）の位置合せ（以下、単にＣＣ−ＣＧ合わせと称することもある。）のずれによる特性バラツキが無くなる。また、ＣＣ−ＣＧ合わせにおけるマージンが不要になるので、素子形成面積の縮小につながる。
【特許文献１】特開２００４−３４３０１５号公報（段落００９７〜０１３５）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の構造では、アクティブ領域（ＡＣ）に対するセルコンタクト（ＣＣ）の位置合せ（以下、単にＣＣ−ＡＣ合わせと称することもある。）のずれにより、セルコンタクトの抵抗が増大するなど、抵抗のばらつきが発生する場合がある。
【００１０】
図１５を参照して、ＣＣ−ＡＣ合わせのずれが生じた場合の、セルコンタクトの抵抗（以下、単にコンタクト抵抗と称することもある。）について説明する。
【００１１】
ＣＣ−ＡＣ合わせにずれが生じると、セルコンタクトの形成の際に、コンタクトホール６１の底部に露出する半導体基板の領域の面積が減少する。これに伴い、その後の工程で生成される、低抵抗な金属シリサイド膜１４６の面積も減少する。この金属シリサイド膜１４６の面積の減少が、コンタクト抵抗の増大の原因となる。
【００１２】
コンタクト抵抗が増加すると、メモリセルに書き込みを行う際、ドレインに十分な電圧を印加できずに書き込み速度の低下や書き込み不良の原因となる可能性がある。また、メモリセルの読み出しを行う際にも、ドレインに十分な電圧を印加できないため、読み出し電流の低下を引き起こし、これが読み出し不良の原因となる可能性がある。
【００１３】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、セルコンタクト（ＣＣ）のアクティブ領域（ＡＣ）に対する位置合わせにずれが生じた場合でも、コンタクト抵抗が増大しない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述した目的を達成するために、この発明の半導体装置は、半導体基板と、層間絶縁膜と、導電プラグとを備えて構成される。
【００１５】
半導体基板は、一方の主表面側に、第１の方向に延在して設けられた素子分離膜と、第１の方向と直交する第２の方向に配列された複数の半導体素子を有している。層間絶縁膜は、半導体基板の主表面上に形成されている。導電プラグは、層間絶縁膜内に形成されていて、半導体素子と層間絶縁膜上に形成される配線とを電気的に接続する。
【００１６】
半導体素子は、素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、半導体基板の主表面側に金属シリサイド膜を有している。
【００１７】
導電プラグは、素子分離膜上と素子分離膜を挟んで隣り合う半導体素子が有する金属シリサイド膜上とに形成されている。
【００１８】
金属シリサイド膜は、それぞれ素子分離膜に隣接した第１部分と、素子分離膜と離間した第２部分を備えていて、第１部分の厚みが第２部分の厚みよりも大きい。
【００１９】
また、この発明の半導体装置の製造方法は、以下の工程を備えている。
【００２０】
先ず、半導体基板の一方の主表面側に、第１の方向に延在して、複数の素子分離膜を形成して、素子分離膜が形成された領域を素子分離領域とするとともに素子分離領域間の領域をアクティブ領域として設定する。
【００２１】
次に、アクティブ領域の、半導体基板の一方の主表面側に半導体素子を形成する。
【００２２】
次に、半導体基板の一方の主表面上に、半導体基板及び半導体素子を覆う層間絶縁膜を形成する。
【００２３】
次に、素子分離膜上と、素子分離膜を挟んで隣り合うアクティブ領域上の層間絶縁膜にコンタクトホールを開口して、コンタクトホール内に、素子分離膜と、素子分離膜を挟んで隣り合うアクティブ領域を露出させる。
【００２４】
次に、コンタクトホール内に露出した素子分離膜をエッチングして、素子分離膜の上面の位置を半導体基板の主表面よりも低くする。
【００２５】
次に、コンタクトホール内に、高融点金属膜を形成してアクティブ領域の上面に、素子分離膜に隣接した第１部分と、素子分離膜と離間した第２部分を備える金属シリサイド膜を形成する。この金属シリサイド膜は、第１部分の厚みが第２部分の厚みよりも大きい。その後、高融点金属膜又は金属シリサイド膜上に密着層を形成した後、コンタクトホールを導電体で埋め込んで導電プラグを形成する。
【発明の効果】
【００２６】
この発明の半導体装置及びその製造方法によれば、導電プラグに接する金属シリサイド膜が、素子分離膜に接する第１部分と、素子分離膜と離間した第２部分を備えていて、第１部分の厚みが第２部分の厚みよりも大きい。
【００２７】
この結果、抵抗値の小さい第１部分の方が、第２の部分に比べてコンタクト抵抗への寄与が大きいので、コンタクト抵抗の抵抗値は、ほとんどこの第１部分の抵抗値となる。このため、アクティブ領域に対するセルコンタクトの位置合わせのずれが生じて、導電プラグと接する半導体基板の面積が減少しても、コンタクト抵抗が増大しない。
【発明を実施するための最良の形態】
【００２８】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２９】
（第１実施形態の半導体装置）
図１及び図２を参照して、この発明の半導体装置を、半導体不揮発性メモリを例にとって説明する。
【００３０】
図１は、半導体不揮発性メモリの構造を概略的に示す図であって、レイアウトの一部分を拡大して示す平面図である。この半導体不揮発性メモリは、半導体基板に、半導体素子として複数個のメモリセル１５が行列状に配列されている。図２（Ａ）、（Ｂ）及び（Ｃ）は、第１実施形態の半導体装置の構造を概略的に示す図であって、それぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿って取った切断端面を拡大して示している。また、ここでは、第１の方向を列方向とし、第２の方向を行方向とする。
【００３１】
第１導電型の半導体基板２０に、列方向に延在して、平行かつ等間隔に複数の素子分離膜２１が形成されている。素子分離膜２１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成される。なお、この素子分離膜２１が形成されている領域を素子分離領域２９ａと称する。また、素子分離領域２９ａ間の領域を、アクティブ領域２９ｂと称する。メモリセル１５は、列方向及び行方向に行列配列されていて、行方向に隣り合うメモリセル１５間に素子分離膜２１が設けられている。すなわち、各メモリセル１５はアクティブ領域２９ｂに形成されている。
【００３２】
各メモリセル１５は、シリコン基板２０に形成されたＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、ゲート電極３４と、一対の不純物拡散領域４０と、一対の側壁部５０を備えている。
【００３３】
ここでは、第１導電型の半導体基板として、例えばｐ型のシリコン基板を用いる例について説明する。ＭＯＳＦＥＴは、第１導電型とは異なる第２導電型のＭＯＳＦＥＴであって、第１導電型がｐ型である場合、ＭＯＳＦＥＴは、ｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）になる。なお、ｐ型の半導体基板２０として、ｐ型のウェルを備える半導体基板を用いても良い。その場合には、周知の通り、ウェル内にＮＭＯＳが形成される。
【００３４】
ゲート電極（ＣＧ）３４は、半導体基板２０の一方の主表面２０ａ上に、ゲート絶縁膜３２を介して設けられている。ゲート電極３４は、第１の方向に直交する第２の方向（すなわち行方向）に延在して設けられていて、行方向に配列されたメモリセル１５に共通して用いられる。すなわち、ゲート電極（ＣＧ）３４は、ワード線（ＷＬ）として用いられる。
【００３５】
ゲート電極３４は、例えば、ポリシリコン膜と、金属シリサイド膜としてタングステンシリサイド膜とを順次に積層した、いわゆるポリサイド構造として形成されている。また、ゲート電極３４上には、窒化膜マスク４４が形成されている。
【００３６】
一対の不純物拡散領域４０は、アクティブ領域２９ｂに含まれる領域であって、半導体基板２０中に、主表面２０ａに接して設けられている領域である。さらに、この領域４０は、上方から半導体基板２０の主表面２０ａを平面的に見たとき、ゲート電極３４をゲート長方向に挟み、かつゲート電極３４から離間した位置に形成されている。さらに、この領域４０は、第２導電型の不純物、ここではｎ型の不純物として、例えば砒素（Ａｓ）を高濃度に拡散した領域である。不純物拡散領域４０は、ＭＯＳＦＥＴの動作時にはドレイン又はソースとして機能する。
【００３７】
一対の側壁部５０は、半導体基板２０の主表面２０ａ及び素子分離膜２１上に、ゲート電極３４に隣接、すなわち直接接して設けられている。側壁部５０は、半導体基板２０の主表面２０ａ上に、ゲート絶縁膜３２、ゲート電極３４及び窒化膜マスク４４の側面に接して設けられていて、上方から主表面２０ａを平面的に見たとき、不純物拡散領域４０と隣接して設けられている。さらに、この側壁部５０は、下部絶縁膜５２、電荷蓄積膜５４、上部絶縁膜５６及び側壁窒化膜５８が順次に積層された、電荷蓄積可能な積層構造（以下、ＯＮＯ構造と称することもある。）で構成されている。
【００３８】
一対の側壁部５０は、ゲート電極３４をゲート長方向に挟む位置にサイドウォール状に形成されている。
【００３９】
ＭＯＳＦＥＴは、さらに、半導体基板２０の、それぞれ側壁部５０の下の部分に、主表面２０ａと不純物拡散領域４０とに接して、不純物低濃度拡散領域４２をそれぞれ備えている。従って、ゲート電極３４の直下にチャネルが形成される領域（チャネル形成領域）４３と不純物拡散領域４０によって挟まれる部分に、一対の不純物低濃度拡散領域４２が形成されている。
【００４０】
不純物低濃度拡散領域４２は、不純物拡散領域４０よりも不純物濃度が低く、かつ不純物拡散領域と同じ導電型の領域である。この例では、不純物拡散領域４０の導電型がｎ型であるので、不純物低濃度拡散領域４２には、不純物として、例えば砒素（Ａｓ）が低濃度に注入されて形成されている。
【００４１】
下部絶縁膜５２は、シリコン基板２０の主表面２０ａ上からゲート絶縁膜３２、ゲート電極３４及び窒化膜マスク４４の側壁上にわたって、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。電荷蓄積膜５４は、下部絶縁膜５２上に、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。上部絶縁膜５６は、電荷蓄積膜５４上に、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成される。さらに、上部絶縁膜５６上に、側壁用窒化膜５８が、２０〜４０ｎｍ程度の厚みで形成される。
【００４２】
側壁部５０に注入されたキャリアは、側壁部５０のうち、主として電荷蓄積膜５４に蓄積される。尚、側壁部５０の材質は、メモリの用途に応じて任意好適に選択可能である。側壁部５０は、例えば下部絶縁膜５２及び上部絶縁膜５６の間に、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群から選ばれた一種又は二種以上の絶縁膜が電荷蓄積膜５４として挟まれた構造にすることができる。一対の側壁部５０を、ゲート電極を挟む位置に設けることにより、１つのメモリセルについて２ビットの情報の書込みが可能になる。
【００４３】
半導体基板２０の主表面２０ａ上には、ＭＯＳＦＥＴを覆う層間絶縁膜６０が形成されている。層間絶縁膜６０には、コンタクトホール６１が形成されていて、不純物拡散領域４０と、上部の配線７４とを電気的に接続する導電プラグ６２が、コンタクトホール６１内に埋め込み形成されている。
【００４４】
ここで、各コンタクトホール６１は、素子分離膜２１と、素子分離膜２１を挟んで行方向に隣り合うメモリセル１５の不純物拡散領域４０に形成された金属シリサイド膜４６を露出している。すなわち、このコンタクトホール６１内に形成された導電プラグ６２は、隣り合うメモリセルの不純物拡散領域４０を電気的に接続する。
【００４５】
コンタクトホール６１内に露出した不純物拡散領域４０の上面には、金属シリサイド膜４６として、例えばチタンシリサイド膜が形成されている。コンタクトホール６１の側壁及び底部には、高融点金属層６４として例えばチタン（Ｔｉ）膜と、密着層６６として例えば窒化チタン（ＴｉＮ）膜が形成され、さらに、導電体６８として例えばタングステン（Ｗ）が埋め込まれている。なお、高融点金属層６４としてのＴｉ膜は、コンタクトホール６１の側壁に露出する層間絶縁膜６０上や、素子分離膜２１上には、形成されていなくても良い。
【００４６】
ここで、金属シリサイド膜４６は、コンタクトホール６１内に露出した素子分離膜２１に隣接した第１部分４７と、この素子分離膜２１と離間した第２部分４８を備えている。金属シリサイド膜４６の第１部分４７の厚みｔ１は、第２部分４８の厚みｔ２よりも大きい。なお、この第１部分４７及び第２部分４８を備える金属シリサイド膜４６の形成工程については後述する。
【００４７】
従来の金属シリサイド膜の形成工程では、金属シリサイド膜は１０ｎｍ程度の厚みで形成されている。そこで、この実施形態では、金属シリサイド膜４６の、素子分離膜２１に接する第１部分４７の抵抗値を低くするために、厚みｔ１と幅ｗ１を１０ｎｍ以上にするのが良い。
【００４８】
また、素子分離膜２１の上面２１ａの位置を下げるエッチング処理や、リーク電流の増加を防ぐため、第１部分４７の厚みｔ１と幅ｗ１は５０ｎｍ以下にするのが良い。
【００４９】
図３を参照して、第１実施形態の半導体装置で、ＣＣ−ＡＣ合わせに対するずれが生じた場合について説明する。
【００５０】
金属シリサイド膜４６は、第１部分４７の厚みｔ１が第２部分の厚みｔ２よりも厚く形成されているので、第１部分４７の抵抗値が低い。このため、コンタクト抵抗の抵抗値は、ほとんどこの第１部分４７の抵抗値となる。ここで、ＣＣ−ＡＣ合わせでずれが発生して、導電プラグ６２の直下の不純物拡散領域４０、すなわち、導電プラグ６２と接する金属シリサイド膜４６の面積が減少しても、コンタクト抵抗を定める金属シリサイド膜４６の第１部分４７の面積は減少しない。このため、ＣＣ−ＡＣ合わせでずれが生じた場合であっても、設計値に対する抵抗値の増大がない。
【００５１】
また、コンタクトホール６１は、第１の方向については、自己整合的に形成されるので、ＣＣ−ＣＧずれの影響を受けない。
【００５２】
図４を参照して、ＣＣ−ＡＣ合わせでずれが発生した場合のコンタクトの抵抗値の変化について説明する。ここでは、素子分離領域及びアクティブ領域の幅を１００ｎｍとし、導電プラグの行方向の大きさを３００ｎｍとしている。また、金属シリサイド膜４６の抵抗値が低い第１部分４７の厚みｔ１と幅ｗ１をそれぞれ３５ｎｍ及び４０ｎｍとし、抵抗値が高い第２部分４８の厚みを１０ｎｍとしている。
【００５３】
図４は、ＣＣ−ＡＣ合わせでずれが発生した場合のコンタクトの抵抗値の変化を示す図である。図４では、横軸に、アクティブ領域に対する導電プラグの位置のずれの大きさ、すなわち、コンタクト位置のずれ量（単位：ｎｍ）を取って示し、縦軸に、従来公知のケルビンコンタクトＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を用いた４端子測定により計測したコンタクトの抵抗の抵抗値（単位：Ω）を取って示している。
【００５４】
図４に示すように、ＣＣ−ＡＣ合わせにおけるずれ量が−８０ｎｍ〜２０ｎｍの範囲内では、コンタクトの抵抗値は、ほぼ１１００Ωで一定である。すなわち、ＣＣ−ＡＣ合わせにおけるずれの大きさが８０ｎｍ程度のときには、このＣＣ−ＡＣ合わせのずれによる抵抗値の増大は起こらない。
【００５５】
図５にこの半導体不揮発性メモリの等価回路図を示す。ここでは、図１に示したように、列方向に隣接するメモリセルは、不純物拡散領域を共有し、また、行方向に素子分離領域を挟んで隣り合うメモリセルは、不純物拡散領域が共通のビット線（ＢＬ）に接続されている。従って、図５の回路図の構成を、行方向及び列方向のいずれの方向についても素子形成面積を大きくせずに得ることができる。また、ＣＣ−ＡＣ合わせとＣＣ−ＣＧ合わせのいずれの位置合せについても、ずれによるコンタクト抵抗の増大がないので、位置合せのマージンが不要となり、素子形成面積のさらなる縮小化につながる。
【００５６】
ここでは、第１導電型がｐ型である場合について説明したが、この例に何ら限定されるものではない。第１導電型をｎ型として、第２導電型をｐ型として、電界効果トランジスタをｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）としても良い。
【００５７】
また、ここでは、行列配列されたメモリセルを有する半導体装置を例にとって説明したが、この例に何ら限定されるものではない。１つのセルコンタクト（ＣＣ）によって、素子分離膜を挟んで隣り合うアクティブ領域（ＡＣ）に形成された２つの半導体素子を互いに電気的に接続する構成にも適用でき、この場合、ＣＣ−ＡＣ合わせについて、ずれによるコンタクト抵抗の増大を防ぐことができる。
【００５８】
（第１実施形態の半導体装置の製造方法）
図６〜１０を参照して、第１実施形態の半導体装置の製造方法について説明する。図６〜１０は、この発明の半導体不揮発性メモリの製造方法について説明するための工程図である。
【００５９】
図６（Ａ）は、素子分離膜が形成されたシリコン基板の概略的な平面図である。図６（Ｂ）は、図６（Ａ）のＡ−Ａ線に沿って切った切断端面の部分拡大図である。図６（Ｃ）は、図６（Ａ）のＣ−Ｃ線に沿って切った切断端面の部分拡大図である。
【００６０】
同様に、図７（Ａ）は、ゲート電極が形成された後の構造体の概略的な平面図である。図７（Ｂ）は、図７（Ａ）のＡ−Ａ線に沿って切った切断端面の部分拡大図である。図７（Ｃ）は、図７（Ａ）のＢ−Ｂ線に沿って切った切断端面の部分拡大図である。また、図７（Ｄ）は、図７（Ａ）のＣ−Ｃ線に沿って切った切断端面の部分拡大図である。
【００６１】
図８（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、各工程で形成される構造体の、図７（Ａ）のＡ−Ａ線に対応する面に沿って切った切断端面の部分拡大図である。図９（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、各工程で形成される構造体の、図７（Ａ）のＢ−Ｂ線に対応する面に沿って切った切断端面の部分拡大図である。図１０（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、各工程で形成される構造体の、図７（Ａ）のＣ−Ｃ線に対応する面に沿って切った切断端面の部分拡大図である。
【００６２】
第１実施形態の半導体装置として、半導体不揮発性メモリの製造方法は、順次に実行される以下の工程を備えている。
【００６３】
先ず、半導体基板２０として、例えば、ｐ型のシリコン基板を用意する。この半導体基板２０の一方の主表面２０ａ側に、素子分離領域２９ａを設定する。素子分離領域２９ａは、第１の方向として列方向に延在して複数設けられる。また、素子分離領域２９ａ間の領域を、アクティブ領域２９ｂと設定する。
【００６４】
次に、従来周知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により、半導体基板２０の素子分離領域２９ａに、酸化シリコンで形成された素子分離膜２１を形成する。この素子分離膜２１の形成に当たり、素子分離膜２１の上面２１ｂと、半導体基板２０の主表面２０ａとを平坦にする（図６（Ａ）、（Ｂ）、（Ｃ））。
【００６５】
次に、半導体基板２０の一方の主表面２０ａ上に、絶縁膜、導電膜及びマスク用窒化膜を順次に積層して形成する。この場合、絶縁膜は、例えば熱酸化により形成されたシリコン酸化膜とすることができる。また、導電膜は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜と、ＣＶＤ法又はスパッタ法により金属シリサイド膜としてタングステンシリサイド膜とを順次に積層して形成される。ここで、ポリシリコンの堆積と同時にあるいは堆積後に不純物がドープされることにより、電気伝導性が得られる。その後、第１導電膜上に、マスク用窒化膜として、例えばＣＶＤ法によりシリコン窒化膜を形成する。
【００６６】
次に、マスク用窒化膜をパターニングして窒化膜マスク４４を形成する。この窒化膜マスク４４の形成は、任意好適な従来周知のフォトリソグラフィ及びドライエッチングにより行われる。窒化膜マスク４４は、行方向に延在して、複数の帯状に形成される。
【００６７】
次に、上述のフォトリソグラフィにより形成されたレジストマスク（図示を省略する。）と窒化膜マスク４４を用いたエッチングにより、導電膜をパターニングしてゲート電極３４を形成する。
【００６８】
さらに、レジストマスク、窒化膜マスク４４及びゲート電極３４をマスクとして、基板の主表面２０ａの領域部分が露出するまで、エッチングすることによりシリコン酸化膜を加工して、ゲート絶縁膜３２を形成する。その後、フォトリソグラフィによりシリコン窒化膜マスク４４上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い（図７（Ａ）、（Ｂ）、（Ｃ））。
【００６９】
次に、半導体基板２０中に、ＬＤＤ用不純物拡散部４１を形成する。ＬＤＤ用不純物拡散部４１は、イオン注入法により、例えば砒素（Ａｓ）などのｎ型イオンを１×１０１３／ｃｍ２程度の低濃度で注入した後、熱処理を行うことで形成される。このイオン注入では、窒化膜マスク４４がマスクとして働く。このイオン注入によって、半導体基板２０の主表面２０ａから、半導体基板２０中へ設計に応じた任意好適な深さにまで低濃度領域が形成される。よってその後の熱処理によって、ゲート電極３４下のチャネル形成領域以外の部分が、ＬＤＤ用不純物拡散部４１となる。
【００７０】
次に、半導体基板２０の一方の主表面２０ａ上に、ゲート電極３４を覆う下部用絶縁膜５１を形成する。その後、下部用絶縁膜５１上に、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７を順次に形成する。下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７は、以下の工程で形成される。
【００７１】
下部用絶縁膜５１は、例えば、１０００℃程度の雰囲気中での熱酸化により、５〜１０ｎｍの厚みで形成される。下部用絶縁膜５１は、半導体基板２０上に、ゲート電極３４を覆うように形成される。具体的には、下部用絶縁膜５１は、半導体基板２０の露出面２０ａ上と、ゲート絶縁膜３２及びゲート電極３４の側面上と、窒化膜マスク４４の上面及び側面上に形成される。
【００７２】
次に、ＣＶＤ法により、下部用絶縁膜５１上に電荷蓄積用窒化膜５３を形成する。電荷蓄積用窒化膜５３は、例えば５〜１０ｎｍの厚みのシリコン窒化膜として形成される。
【００７３】
次に、電荷蓄積用窒化膜５３上に上部用絶縁膜５５を形成する。上部用絶縁膜５５は、例えばＣＶＤ法によりノンドープトシリケートガラス（ＮＳＧ）を堆積して形成される。
【００７４】
次に、上部用絶縁膜５５上に、ＣＶＤ法により側壁用窒化膜５７を形成する。側壁用窒化膜５７は、５〜２０ｎｍの厚みのシリコン窒化膜として形成される（図８（Ａ）、図９（Ａ）、図１０（Ａ））。
【００７５】
下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７を形成した後に、下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７に対するエッチングを行い、側壁部５０を形成する。
【００７６】
このエッチングは、半導体基板２０の主表面２０ａに垂直な方向からの異方性エッチングであって、窒化膜マスク４４が露出するまで行われる。このエッチングにより、窒化膜マスク４４及び側壁部５０のそれぞれの露出面からなる上面は平坦面になる。さらに、側壁部５０の外側の、半導体基板２０に形成されたＬＤＤ用不純物拡散領域４１の表面も露出面となる。
【００７７】
次に、半導体基板２０の一方の主表面２０ａ上と、側壁部５０の上面及び側面上と、窒化膜マスク４４の上面上に、ストッパ窒化膜５９を形成する。ストッパ窒化膜は、例えば、従来周知のＣＶＤ法により窒化シリコンを堆積させて形成される（図８（Ｂ）、図９（Ｂ）、図１０（Ｂ））。
【００７８】
その後、不純物拡散領域４０を形成する。主として窒化膜マスク４４、ゲート電極３４及び側壁部５０をマスクとして用いて、半導体基板２０に不純物イオンを高濃度に注入した後、熱処理を行うことにより不純物拡散領域４０が形成される。
【００７９】
具体的には、不純物拡散領域４０は、イオン注入法により、例えば砒素（Ａｓ）などのｎ型イオンを１×１０１５／ｃｍ２程度の高濃度で注入した後、熱処理を行うことで形成される。この結果、半導体基板２０には、ゲート電極３４を挟む位置に一対の側壁部５０を有する電界効果トランジスタが形成される。
【００８０】
次に、ストッパ窒化膜５９上に層間絶縁膜６０を形成する。層間絶縁膜６０は、例えば従来周知のＣＶＤ法を用いて、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を堆積させた後、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化することによって形成される（図８（Ｃ）、図９（Ｃ）、図１０（Ｃ））。
【００８１】
その後、層間絶縁膜６０に従来周知のフォトリソグラフィ及びドライエッチングによりコンタクトホール６１を形成した後、コンタクトホール６１の底部に露出したストッパ窒化膜５９を同じくドライエッチングにより除去する。ここでは、反応ガスとして例えばＣ４Ｆ６ガスが用いられる。この結果、コンタクトホール６１の底部に、シリコン基板２０の主表面２０ａ及び素子分離膜２１が露出する。
【００８２】
ここで、１つのコンタクトホール６１は、１つの不純物拡散領域４０から、素子分離膜２１を挟んで隣り合う他のメモリセルの不純物拡散領域４０にわたって形成される。すなわち、１つのコンタクトホール６１内に、素子分離膜２１を挟んで行方向に隣り合う２つのメモリセルのそれぞれの不純物拡散領域４０が露出する。
【００８３】
ストッパ窒化膜の除去の際には、さらに反応ガスとして例えばＣＨ２Ｆ２を用いてオーバーエッチングを行い、素子分離膜２１の上面２１ａの位置を、半導体基板２０の主表面２０ａの位置よりも２０ｎｍ程度低くする。素子分離膜２１の上面２１ａの位置は、後述する金属シリサイド膜を形成する工程で金属シリサイド膜を十分な厚みで形成するために、半導体基板２０の主表面２０ａから１０ｎｍ以上低くするのが良い。また、エッチング時間等を考慮すると、素子分離膜２１の上面２１ａと半導体基板２０の主表面２０ａの高さの差は、５０ｎｍ以下にするのが良い。
【００８４】
その後、フォトリソグラフィにより層間絶縁膜６０上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い。
【００８５】
ここで、コンタクトホール６１は、第１の方向については、自己整合的に形成される。このため、ＣＣ−ＣＧ合わせでずれが生じても、半導体不揮発性メモリの特性には、ほとんど影響を与えない。
【００８６】
次に、コンタクトホール６１内に、高融点金属膜６４を形成してアクティブ領域の上面に金属シリサイドを形成する。ここで、例えばＴｉＣｌ４を材料ガスとして用いて、基板温度を６３０℃としたプラズマアシストＣＶＤ法を行うと、コンタクトホール６１の内壁にＴｉが堆積して、高融点金属膜６４としてＴｉ膜が形成される。このとき、半導体基板２０の主表面２０ａ上にＴｉが堆積すると同時に、シリサイド化する。すなわち、半導体基板２０の主表面２０ａに金属シリサイド膜４６であるチタンシリサイドが形成される。
【００８７】
ここで、半導体基板２０の素子分離膜２１側の領域部分は、素子分離膜２１のエッチングの直前まで素子分離膜２１で覆われている。このため、素子分離膜２１のエッチングにより露出した半導体基板２０の素子分離膜２１側の表面２０ｂは、非常に清浄であると考えられる。一方、素子分離膜２１に離間する半導体基板２０の表面２０ａは、イオン注入や、側壁部５０を形成するためのエッチングなどにより、炭素や酸素が打ち込まれるなど、損傷を受けている。このように、素子分離膜２１から離間したシリコン基板２０の主表面２０ａは、清浄な状態ではないと考えられる。一般に、シリサイド化は、表面が清浄な部分の方が速く進行するので、半導体基板２０の素子分離膜２１に接する領域部分４７では、金属シリサイド膜４６は厚く形成される。
【００８８】
すなわち、金属シリサイド膜４６は、素子分離膜２１に隣接した第１部分４７と、素子分離膜２１と離間した第２部分４８を備えて形成され、第１部分４７の厚みｔ１が、第２部分４８の厚みｔ２よりも大きくなる。
【００８９】
このとき、素子分離膜２１上では、プラズマ中の塩素ラジカルによるエッチングも同時に起こり、素子分離膜２１上にはＴｉの堆積はほとんど起こらない。一方、シリサイド化された部分については、エッチングされにくくなり金属シリサイド膜４６が残る（図８（Ｄ）、図９（Ｄ）、図１０（Ｄ））。
【００９０】
金属シリサイド膜４６の素子分離膜２１側の第１部分４７が厚く形成されていて、コンタクト抵抗は、この厚く形成された金属シリサイド膜の部分で定まる。このため、ＣＣ−ＡＣずれが発生して、コンタクトホール６１内に露出した不純物拡散領域４０の面積が減少しても、コンタクトホール６１内の厚く形成された金属シリサイド膜の第１部分４７の面積は減少しない。すなわち、ＣＣ−ＡＣずれに対する抵抗値の増大がない。
【００９１】
ここで、金属シリサイド膜４６の形成は、スパッタ法によりＴｉを堆積した後、ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）によりチタンシリサイドを形成しても良い。なお、この場合、Ｔｉを厚くする必要がでてくるため、微細化を考慮すると、プラズマアシストＣＶＤ法を用いるのが好適である。
【００９２】
次に、高融点金属膜６４上に密着層６６を形成した後、コンタクトホールを導電体６８で埋め込んで導電プラグ６２を形成する。密着層６６として、例えば、ＴｉＮをＣＶＤ法で堆積させ、導電体６８として、例えばタングステンをＣＶＤ法で堆積させて、コンタクトホールを埋め込む。
【００９３】
その後、層間絶縁膜６０上に、さらにＣＶＤ法によりＮＳＧ７０を堆積させた後、フォトリソグラフィ及びドライエッチングにより、コンタクトホールの部分を露出するスルーホールを開口する。
【００９４】
次に、レジストを除去した後、ＣＶＤ法により例えばＴｉＮ及びＷを堆積させた後、ＣＭＰ法により平坦化して、スルーホール内に導電プラグ７２を形成する。
【００９５】
次に、スパッタ法により、Ｔｉ、ＴｉＮ、ＡｌＣｕ、Ｔｉ、ＴｉＮを堆積した後、フォトリソグラフィ及びドライエッチングにより配線７４を形成する。この結果、図１及び図２を参照して説明した半導体装置が得られる。図１及び図２では、配線７４としてビット線（ＢＬ）を示している。
【００９６】
ビット線（ＢＬ）を形成した後の工程については、従来と同様の方法で行えば良く、ここでは説明を省略する。
【００９７】
（第２実施形態の半導体装置）
図１１を参照して、第２実施形態の半導体装置について説明する。図１１は、第２実施形態の半導体装置の構造を概略的に示す図であって、図１（Ａ）のＣ−Ｃ線に沿って取った切断端面を拡大して示している。
【００９８】
第２実施形態の半導体装置は、コンタクトホール内の半導体基板上に、反応阻害層９０が形成されており、金属シリサイド膜が、コンタクトホール内の素子分離領域側の領域部分に形成されていて、他の領域部分には形成されない点が、第１実施形態の半導体装置と異なっている。すなわち、第２実施形態の半導体装置では、金属シリサイド膜４９が第１部分４７のみを有しており、第２部分を有していない。
【００９９】
第２実施形態の半導体装置は、金属シリサイド膜の構成と、反応阻害層を有する点を除いては、第１実施形態と同様の構成なので、ここでは重複する説明を省略する。
【０１００】
反応阻害層９０は、導電プラグ６２に接する主表面２０ａに設けられている。ここでは、反応阻害層９０は、窒化シリコン、酸窒化シリコン、シリコンカーバイド及び炭素含有酸化シリコンから選択されたいずれか１又は２以上の材料を含んで形成される。この反応阻害層９０の形成方法については、後述する。
【０１０１】
反応阻害層９０を形成した後の、金属シリサイド膜を形成する工程では、金属シリサイド膜は、反応阻害層９０が形成された部分には形成されない。この結果、金属シリサイド膜４９は、素子分離膜２１側の側面２０ｂ近傍に形成される。
【０１０２】
第２実施形態の半導体装置においても、第１実施形態と同様に、アクティブ領域に対するコンタクトホールの合わせずれが生じて、コンタクトホール内に露出したアクティブ領域の面積が減少しても、コンタクトホール内に露出する金属シリサイド膜４９の面積は減少しない。従って、コンタクト抵抗の増大を防ぐことができる。
【０１０３】
（第２実施形態の半導体装置の製造方法の第１の例）
図１２を参照して、第２実施形態の半導体装置の製造方法の第１の例について説明する。図１２は、第２実施形態の半導体装置の製造方法の第１の例について説明するための工程図である。図１２（Ａ）、（Ｂ）及び（Ｃ）は、各工程で形成される構造体の、図１のＣ−Ｃ線に対応する面に沿って切った切断端面の部分拡大図である。なお、図１のＡ−Ａ線及びＢ−Ｂ線に対応する面に沿って切った切断端面については、図９及び図１０と同様なので、図１２と合わせて、図９及び図１０も参照して説明する。
【０１０４】
半導体基板２０に、下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５及び側壁用窒化膜５７を形成するまでの工程は、図６及び図７と、図８（Ａ）、図９（Ａ）及び図１０（Ａ）とを参照して説明した第１実施形態と同様なので、説明を省略する。
【０１０５】
次に、第１実施形態と同様に、側壁部５０を形成する。
【０１０６】
その後、第２実施形態では、露出したアクティブ領域２９ｂの半導体基板２０の主表面２０ａに反応阻害層９０を形成する。反応阻害層９０は、反応ガスとしてＮ２及びＮＨ３のいずれか一方又は双方を用いたプラズマ処理により、半導体基板２０の主表面２０ａを窒化させるか、あるいは、反応ガスとしてＣＯ及びＣＯ２のいずれか一方又は双方を用いたプラズマ処理により、半導体基板２０の主表面２０ａを炭化させることで形成される。
【０１０７】
その後、半導体基板２０の一方の主表面２０ａ上と、側壁部５０の上面及び側面上と、窒化膜マスク４４の上面上に、ストッパ窒化膜５９を形成する（図８（Ｂ）、図９（Ｂ）、図１２（Ａ））。
【０１０８】
反応阻害層９０を形成した後の工程は、第１実施形態と同様であるので、詳細な説明を省略する。
【０１０９】
ストッパ窒化膜５９を形成した後、第１実施形態と同様に、不純物拡散領域４０を形成した後、ストッパ窒化膜５９上に層間絶縁膜６０を形成する（図８（Ｃ）、図９（Ｃ）、図１２（Ｂ））。
【０１１０】
次に、層間絶縁膜６０に従来周知のフォトリソグラフィ及びドライエッチングによりコンタクトホール６１を形成した後、コンタクトホール６１の底部に露出したストッパ窒化膜５９を同じくドライエッチングにより除去する。ストッパ窒化膜の除去の際には、さらに反応ガスとして例えばＣＨ２Ｆ２を用いてオーバーエッチングを行い、素子分離膜２１の上側の表面である上面２１ａの位置を、半導体基板２０の主表面２０ａの位置よりも２０ｎｍ程度低くする。
【０１１１】
その後、フォトリソグラフィにより層間絶縁膜上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い。
【０１１２】
次に、コンタクトホール６１内に、高融点金属膜６４を形成してアクティブ領域の上面に金属シリサイド膜４９を形成する。
【０１１３】
第２実施形態の第１の例の製造方法では、不純物拡散領域４０上に反応阻害層９０が形成されているため、コンタクトホール６１内では、素子分離膜２１のエッチングにより素子分離膜に覆われていた、側壁２０ｂのみが露出する。従って、金属シリサイド膜４９を形成する工程では、素子分離膜２１側の半導体基板２０にのみ金属シリサイド膜４９が形成され、それ以外の部分には形成されない（図１２（Ｃ））。
【０１１４】
（第２実施形態の半導体装置の製造方法の第２の例）
続いて、図１３を参照して、第２実施形態の半導体装置の製造方法の第２の例について説明する。図１３は、第２実施形態の半導体装置の製造方法の第２の例について説明するための工程図である。図１３（Ａ）、（Ｂ）及び（Ｃ）は、各工程で形成される構造体の、図１のＣ−Ｃ線に対応する面に沿って切った切断端面の部分拡大図である。なお、図１のＡ−Ａ線及びＢ−Ｂ線に対応する面に沿って切った切断端面については、図９及び図１０と同様なので、図１３と合わせて、図９及び図１０も参照して説明する。
【０１１５】
層間絶縁膜６０を形成するまでの工程は、図６及び図７と、図８（Ａ）〜（Ｃ）、図９（Ａ）〜（Ｃ）及び図１０（Ａ）〜（Ｃ）とを参照して説明した、第１実施形態と同様なので説明を省略する。
【０１１６】
次に、第１実施形態と同様に、層間絶縁膜６０に従来周知のフォトリソグラフィ及びドライエッチングによりコンタクトホール６１を形成した後、コンタクトホール６１の底部に露出したストッパ窒化膜５９を同じくドライエッチングにより除去する。この結果、コンタクトホール６１の底部に、不純物拡散領域４０や素子分離膜２１が露出する。
【０１１７】
第２の例では、ストッパ窒化膜５９の除去を行うために、不純物拡散領域４０や素子分離膜２１が露出する最低限のエッチングのみ行い、オーバーエッチングを行わない。このため、素子分離膜２１の上面２１ｂの位置は、半導体基板２０の主表面２０ａとほぼ同じ高さにする。
【０１１８】
次に、コンタクトホール内に露出したアクティブ領域の半導体基板の表面に反応阻害層９０を形成する。反応阻害層９０は、第１の例と同様にして形成される（図１３（Ａ））。
【０１１９】
その後、フォトリソグラフィにより層間絶縁膜６０上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。ここで、ウェット洗浄を希釈したフッ酸で行い、素子分離膜の表面をウェットエッチングする。この結果、素子分離膜２１の上面２１ａの位置は、半導体基板２０の主表面２０ａよりも１０ｎｍ程度低くなる（図１３（Ｂ））。
【０１２０】
次に、コンタクトホール６１内に、高融点金属膜６４を形成して不純物拡散領域４０の表面に金属シリサイド膜４９を形成する（図１３（Ｃ））。
【０１２１】
第２実施形態の第２の例の製造方法では、第１の例と同様に、不純物拡散領域４０上に反応阻害層９０が形成されているため、コンタクトホール６１内では、素子分離膜２１のエッチングにより素子分離膜２１に覆われていた、側壁２０ｂのみが露出する。従って、金属シリサイド膜４９を形成する工程では、素子分離膜２１側の半導体基板２０にのみ金属シリサイド膜４９が形成され、それ以外の部分には形成されない。
【０１２２】
金属シリサイド膜４９を形成した後の工程は、第１の例と同様なので説明を省略する。
【０１２３】
第２の例によれば、コンタクトホール６１のエッチング後に、反応阻害層９０を形成している。このため、コンタクトホール６１のエッチング時に、反応阻害層９０がエッチング除去される恐れがなくなり、所望の位置に金属シリサイド膜４９を形成することができる。
【図面の簡単な説明】
【０１２４】
【図１】半導体不揮発性メモリの構造を概略的に示す図である。
【図２】第１実施形態の半導体装置の構造を概略的に示す図である。
【図３】ＣＣ−ＡＣ合わせのずれについて説明する模式図（その１）である。
【図４】ＣＣ−ＡＣ合わせのずれに対するコンタクト抵抗の変化を示す特性図である。
【図５】第１実施形態の半導体装置の等価回路図である。
【図６】第１実施形態の半導体装置の製造方法を説明するための工程図（その１）である。
【図７】第１実施形態の半導体装置の製造方法を説明するための工程図（その２）である。
【図８】第１実施形態の半導体装置の製造方法を説明するための工程図（その３）である。
【図９】第１実施形態の半導体装置の製造方法を説明するための工程図（その４）である。
【図１０】第１実施形態の半導体装置の製造方法を説明するための工程図（その５）である。
【図１１】第２実施形態の半導体装置の構造を概略的に示す図である。
【図１２】第２実施形態の半導体装置の製造方法の第１の例を説明するための工程図である。
【図１３】第２実施形態の半導体装置の製造方法の第２の例を説明するための工程図である。
【図１４】従来の半導体装置の構造を概略的に示す図である。
【図１５】ＣＣ−ＡＣ合わせのずれについて説明する模式図（その２）である。
【符号の説明】
【０１２５】
１０ 半導体不揮発性メモリ
１５ メモリセル
２０ 半導体基板
２０ａ 主表面
２１ 素子分離膜
２１ａ 上面
２９ａ 素子分離領域
２９ｂ アクティブ領域
３２ ゲート絶縁膜
３４ ゲート電極（ＣＧ、ＷＬ）
４０ 不純物拡散領域
４１ ＬＤＤ用不純物拡散領域
４２ 不純物低濃度拡散領域
４４ 窒化膜マスク
４６，４９ 金属シリサイド膜
４７ 第１部分
４８ 第２部分
５０ 側壁部
５２ 下部絶縁膜
５４ 電荷蓄積膜
５６ 上部絶縁膜
５８ 側壁窒化膜
６０ 層間絶縁膜
６１ コンタクトホール
６２，７２ 導電プラグ
６４ 高融点金属膜（Ｔｉ膜）
６６ 密着層（ＴｉＮ膜）
６８ 導電体（タングステン）
７０ ＮＳＧ
７４ 配線（ＢＬ）
９０ 反応阻害層
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特にコンタクトホールを開口する際に、合わせずれが生じてもコンタクト抵抗が増加しないコンタクトプラグの構造とその形成方法に関するものである。
【背景技術】
【０００２】
半導体記憶装置として、行列状に配列されたメモリセルを備える半導体不揮発性メモリが提案されている（例えば、特許文献１参照）。
【０００３】
図１及び図１４を参照して、特許文献１に開示されている従来の半導体不揮発性メモリについて説明する。図１は、行列状に配列されたメモリセルを備える半導体不揮発性メモリを示す概略平面図である。図１４（Ａ）、（Ｂ）及び（Ｃ）は、従来の半導体不揮発性メモリの主要部の切断端面を示している。図１４（Ａ）、（Ｂ）及び（Ｃ）は、それぞれ、図１（Ａ）のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿って取った切断端面を拡大して示している。
【０００４】
この半導体不揮発性メモリでは、アクティブ領域（ＡＣ）２９ｂとゲート電極（ＣＧ）３４の平面形状は、それぞれ長尺方向が列方向及び行方向の単純な長方形状であり、かつ互いに直交して配置されている。ここで、アクティブ領域２９ｂは、列方向に延在する素子分離領域２９ａにより分離された領域である。
【０００５】
各メモリセル１５は、電荷蓄積可能な側壁部５０が、ＭＯＳ型の電界効果トランジスタのゲート電極３４を挟む位置に形成されている、いわゆるサイドウォール型のメモリである。側壁部５０は、下部絶縁膜５２、電荷蓄積膜５４、上部絶縁膜５６及び側壁窒化膜５８が順次に積層された、電荷蓄積可能な積層構造で構成されている。
【０００６】
ここで、ゲート電極３４は、行方向に延在して設けられている。この構成によれば、列方向に隣り合うメモリセルは、ソース・ドレインとして機能する不純物拡散領域を共有するので、列方向に隣り合うメモリセル間に素子分離領域が不要となり、その結果、素子形成面積を縮小できる。
【０００７】
また、行方向に隣り合うメモリセルによれば、それぞれの不純物拡散領域４０が、楕円柱形状の導電プラグ（セルコンタクトと称することもある。）１６２を介して１つのビット線に電気的に接続されている。このため、行方向に隣り合うメモリセルの不純物拡散領域を電気的に接続するための配線が不要となり、その結果、素子形成面積の縮小につながる。ここで、導電プラグ１６２は、順に形成されたＴｉ膜１６４、ＴｉＮ膜１６６及びタングステンの導電体１６８を備えている。
【０００８】
さらに、この構成によれば、セルコンタクト（ＣＣ）を、列方向については自己整合的に（セルフアラインで）製造することが可能になる。このため、ゲート電極（ＣＧ）に対するセルコンタクト（ＣＣ）の位置合せ（以下、単にＣＣ−ＣＧ合わせと称することもある。）のずれによる特性バラツキが無くなる。また、ＣＣ−ＣＧ合わせにおけるマージンが不要になるので、素子形成面積の縮小につながる。
【特許文献１】特開２００４−３４３０１５号公報（段落００９７〜０１３５）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の構造では、アクティブ領域（ＡＣ）に対するセルコンタクト（ＣＣ）の位置合せ（以下、単にＣＣ−ＡＣ合わせと称することもある。）のずれにより、セルコンタクトの抵抗が増大するなど、抵抗のばらつきが発生する場合がある。
【００１０】
図１５を参照して、ＣＣ−ＡＣ合わせのずれが生じた場合の、セルコンタクトの抵抗（以下、単にコンタクト抵抗と称することもある。）について説明する。
【００１１】
ＣＣ−ＡＣ合わせにずれが生じると、セルコンタクトの形成の際に、コンタクトホール６１の底部に露出する半導体基板の領域の面積が減少する。これに伴い、その後の工程で生成される、低抵抗な金属シリサイド膜１４６の面積も減少する。この金属シリサイド膜１４６の面積の減少が、コンタクト抵抗の増大の原因となる。
【００１２】
コンタクト抵抗が増加すると、メモリセルに書き込みを行う際、ドレインに十分な電圧を印加できずに書き込み速度の低下や書き込み不良の原因となる可能性がある。また、メモリセルの読み出しを行う際にも、ドレインに十分な電圧を印加できないため、読み出し電流の低下を引き起こし、これが読み出し不良の原因となる可能性がある。
【００１３】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、セルコンタクト（ＣＣ）のアクティブ領域（ＡＣ）に対する位置合わせにずれが生じた場合でも、コンタクト抵抗が増大しない半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上述した目的を達成するために、この発明の半導体装置は、半導体基板と、層間絶縁膜と、導電プラグとを備えて構成される。
【００１５】
半導体基板は、一方の主表面側に、第１の方向に延在して設けられた素子分離膜と、第１の方向と直交する第２の方向に配列された複数の半導体素子を有している。層間絶縁膜は、半導体基板の主表面上に形成されている。導電プラグは、層間絶縁膜内に形成されていて、半導体素子と層間絶縁膜上に形成される配線とを電気的に接続する。
【００１６】
半導体素子は、素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、半導体基板の主表面側に金属シリサイド膜を有している。
【００１７】
導電プラグは、素子分離膜上と素子分離膜を挟んで隣り合う半導体素子が有する金属シリサイド膜上とに形成されている。
【００１８】
金属シリサイド膜は、それぞれ素子分離膜に隣接した第１部分と、素子分離膜と離間した第２部分を備えていて、第１部分の厚みが第２部分の厚みよりも大きい。
【００１９】
また、この発明の半導体装置の製造方法は、以下の工程を備えている。
【００２０】
先ず、半導体基板の一方の主表面側に、第１の方向に延在して、複数の素子分離膜を形成して、素子分離膜が形成された領域を素子分離領域とするとともに素子分離領域間の領域をアクティブ領域として設定する。
【００２１】
次に、アクティブ領域の、半導体基板の一方の主表面側に半導体素子を形成する。
【００２２】
次に、半導体基板の一方の主表面上に、半導体基板及び半導体素子を覆う層間絶縁膜を形成する。
【００２３】
次に、素子分離膜上と、素子分離膜を挟んで隣り合うアクティブ領域上の層間絶縁膜にコンタクトホールを開口して、コンタクトホール内に、素子分離膜と、素子分離膜を挟んで隣り合うアクティブ領域を露出させる。
【００２４】
次に、コンタクトホール内に露出した素子分離膜をエッチングして、素子分離膜の上面の位置を半導体基板の主表面よりも低くする。
【００２５】
次に、コンタクトホール内に、高融点金属膜を形成してアクティブ領域の上面に、素子分離膜に隣接した第１部分と、素子分離膜と離間した第２部分を備える金属シリサイド膜を形成する。この金属シリサイド膜は、第１部分の厚みが第２部分の厚みよりも大きい。その後、高融点金属膜又は金属シリサイド膜上に密着層を形成した後、コンタクトホールを導電体で埋め込んで導電プラグを形成する。
【発明の効果】
【００２６】
この発明の半導体装置及びその製造方法によれば、導電プラグに接する金属シリサイド膜が、素子分離膜に接する第１部分と、素子分離膜と離間した第２部分を備えていて、第１部分の厚みが第２部分の厚みよりも大きい。
【００２７】
この結果、抵抗値の小さい第１部分の方が、第２の部分に比べてコンタクト抵抗への寄与が大きいので、コンタクト抵抗の抵抗値は、ほとんどこの第１部分の抵抗値となる。このため、アクティブ領域に対するセルコンタクトの位置合わせのずれが生じて、導電プラグと接する半導体基板の面積が減少しても、コンタクト抵抗が増大しない。
【発明を実施するための最良の形態】
【００２８】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００２９】
（第１実施形態の半導体装置）
図１及び図２を参照して、この発明の半導体装置を、半導体不揮発性メモリを例にとって説明する。
【００３０】
図１は、半導体不揮発性メモリの構造を概略的に示す図であって、レイアウトの一部分を拡大して示す平面図である。この半導体不揮発性メモリは、半導体基板に、半導体素子として複数個のメモリセル１５が行列状に配列されている。図２（Ａ）、（Ｂ）及び（Ｃ）は、第１実施形態の半導体装置の構造を概略的に示す図であって、それぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線及びＣ−Ｃ線に沿って取った切断端面を拡大して示している。また、ここでは、第１の方向を列方向とし、第２の方向を行方向とする。
【００３１】
第１導電型の半導体基板２０に、列方向に延在して、平行かつ等間隔に複数の素子分離膜２１が形成されている。素子分離膜２１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成される。なお、この素子分離膜２１が形成されている領域を素子分離領域２９ａと称する。また、素子分離領域２９ａ間の領域を、アクティブ領域２９ｂと称する。メモリセル１５は、列方向及び行方向に行列配列されていて、行方向に隣り合うメモリセル１５間に素子分離膜２１が設けられている。すなわち、各メモリセル１５はアクティブ領域２９ｂに形成されている。
【００３２】
各メモリセル１５は、シリコン基板２０に形成されたＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）を備えている。ＭＯＳＦＥＴは、ゲート電極３４と、一対の不純物拡散領域４０と、一対の側壁部５０を備えている。
【００３３】
ここでは、第１導電型の半導体基板として、例えばｐ型のシリコン基板を用いる例について説明する。ＭＯＳＦＥＴは、第１導電型とは異なる第２導電型のＭＯＳＦＥＴであって、第１導電型がｐ型である場合、ＭＯＳＦＥＴは、ｎ型のＭＯＳＦＥＴ（ＮＭＯＳ）になる。なお、ｐ型の半導体基板２０として、ｐ型のウェルを備える半導体基板を用いても良い。その場合には、周知の通り、ウェル内にＮＭＯＳが形成される。
【００３４】
ゲート電極（ＣＧ）３４は、半導体基板２０の一方の主表面２０ａ上に、ゲート絶縁膜３２を介して設けられている。ゲート電極３４は、第１の方向に直交する第２の方向（すなわち行方向）に延在して設けられていて、行方向に配列されたメモリセル１５に共通して用いられる。すなわち、ゲート電極（ＣＧ）３４は、ワード線（ＷＬ）として用いられる。
【００３５】
ゲート電極３４は、例えば、ポリシリコン膜と、金属シリサイド膜としてタングステンシリサイド膜とを順次に積層した、いわゆるポリサイド構造として形成されている。また、ゲート電極３４上には、窒化膜マスク４４が形成されている。
【００３６】
一対の不純物拡散領域４０は、アクティブ領域２９ｂに含まれる領域であって、半導体基板２０中に、主表面２０ａに接して設けられている領域である。さらに、この領域４０は、上方から半導体基板２０の主表面２０ａを平面的に見たとき、ゲート電極３４をゲート長方向に挟み、かつゲート電極３４から離間した位置に形成されている。さらに、この領域４０は、第２導電型の不純物、ここではｎ型の不純物として、例えば砒素（Ａｓ）を高濃度に拡散した領域である。不純物拡散領域４０は、ＭＯＳＦＥＴの動作時にはドレイン又はソースとして機能する。
【００３７】
一対の側壁部５０は、半導体基板２０の主表面２０ａ及び素子分離膜２１上に、ゲート電極３４に隣接、すなわち直接接して設けられている。側壁部５０は、半導体基板２０の主表面２０ａ上に、ゲート絶縁膜３２、ゲート電極３４及び窒化膜マスク４４の側面に接して設けられていて、上方から主表面２０ａを平面的に見たとき、不純物拡散領域４０と隣接して設けられている。さらに、この側壁部５０は、下部絶縁膜５２、電荷蓄積膜５４、上部絶縁膜５６及び側壁窒化膜５８が順次に積層された、電荷蓄積可能な積層構造（以下、ＯＮＯ構造と称することもある。）で構成されている。
【００３８】
一対の側壁部５０は、ゲート電極３４をゲート長方向に挟む位置にサイドウォール状に形成されている。
【００３９】
ＭＯＳＦＥＴは、さらに、半導体基板２０の、それぞれ側壁部５０の下の部分に、主表面２０ａと不純物拡散領域４０とに接して、不純物低濃度拡散領域４２をそれぞれ備えている。従って、ゲート電極３４の直下にチャネルが形成される領域（チャネル形成領域）４３と不純物拡散領域４０によって挟まれる部分に、一対の不純物低濃度拡散領域４２が形成されている。
【００４０】
不純物低濃度拡散領域４２は、不純物拡散領域４０よりも不純物濃度が低く、かつ不純物拡散領域と同じ導電型の領域である。この例では、不純物拡散領域４０の導電型がｎ型であるので、不純物低濃度拡散領域４２には、不純物として、例えば砒素（Ａｓ）が低濃度に注入されて形成されている。
【００４１】
下部絶縁膜５２は、シリコン基板２０の主表面２０ａ上からゲート絶縁膜３２、ゲート電極３４及び窒化膜マスク４４の側壁上にわたって、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。電荷蓄積膜５４は、下部絶縁膜５２上に、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成されている。上部絶縁膜５６は、電荷蓄積膜５４上に、５〜１０ｎｍ程度の均一の厚みかつＬ字状の形態で形成される。さらに、上部絶縁膜５６上に、側壁用窒化膜５８が、２０〜４０ｎｍ程度の厚みで形成される。
【００４２】
側壁部５０に注入されたキャリアは、側壁部５０のうち、主として電荷蓄積膜５４に蓄積される。尚、側壁部５０の材質は、メモリの用途に応じて任意好適に選択可能である。側壁部５０は、例えば下部絶縁膜５２及び上部絶縁膜５６の間に、シリコン窒化膜、酸化アルミニウム膜及び酸化ハフニウム膜の絶縁膜群から選ばれた一種又は二種以上の絶縁膜が電荷蓄積膜５４として挟まれた構造にすることができる。一対の側壁部５０を、ゲート電極を挟む位置に設けることにより、１つのメモリセルについて２ビットの情報の書込みが可能になる。
【００４３】
半導体基板２０の主表面２０ａ上には、ＭＯＳＦＥＴを覆う層間絶縁膜６０が形成されている。層間絶縁膜６０には、コンタクトホール６１が形成されていて、不純物拡散領域４０と、上部の配線７４とを電気的に接続する導電プラグ６２が、コンタクトホール６１内に埋め込み形成されている。
【００４４】
ここで、各コンタクトホール６１は、素子分離膜２１と、素子分離膜２１を挟んで行方向に隣り合うメモリセル１５の不純物拡散領域４０に形成された金属シリサイド膜４６を露出している。すなわち、このコンタクトホール６１内に形成された導電プラグ６２は、隣り合うメモリセルの不純物拡散領域４０を電気的に接続する。
【００４５】
コンタクトホール６１内に露出した不純物拡散領域４０の上面には、金属シリサイド膜４６として、例えばチタンシリサイド膜が形成されている。コンタクトホール６１の側壁及び底部には、高融点金属層６４として例えばチタン（Ｔｉ）膜と、密着層６６として例えば窒化チタン（ＴｉＮ）膜が形成され、さらに、導電体６８として例えばタングステン（Ｗ）が埋め込まれている。なお、高融点金属層６４としてのＴｉ膜は、コンタクトホール６１の側壁に露出する層間絶縁膜６０上や、素子分離膜２１上には、形成されていなくても良い。
【００４６】
ここで、金属シリサイド膜４６は、コンタクトホール６１内に露出した素子分離膜２１に隣接した第１部分４７と、この素子分離膜２１と離間した第２部分４８を備えている。金属シリサイド膜４６の第１部分４７の厚みｔ１は、第２部分４８の厚みｔ２よりも大きい。なお、この第１部分４７及び第２部分４８を備える金属シリサイド膜４６の形成工程については後述する。
【００４７】
従来の金属シリサイド膜の形成工程では、金属シリサイド膜は１０ｎｍ程度の厚みで形成されている。そこで、この実施形態では、金属シリサイド膜４６の、素子分離膜２１に接する第１部分４７の抵抗値を低くするために、厚みｔ１と幅ｗ１を１０ｎｍ以上にするのが良い。
【００４８】
また、素子分離膜２１の上面２１ａの位置を下げるエッチング処理や、リーク電流の増加を防ぐため、第１部分４７の厚みｔ１と幅ｗ１は５０ｎｍ以下にするのが良い。
【００４９】
図３を参照して、第１実施形態の半導体装置で、ＣＣ−ＡＣ合わせに対するずれが生じた場合について説明する。
【００５０】
金属シリサイド膜４６は、第１部分４７の厚みｔ１が第２部分の厚みｔ２よりも厚く形成されているので、第１部分４７の抵抗値が低い。このため、コンタクト抵抗の抵抗値は、ほとんどこの第１部分４７の抵抗値となる。ここで、ＣＣ−ＡＣ合わせでずれが発生して、導電プラグ６２の直下の不純物拡散領域４０、すなわち、導電プラグ６２と接する金属シリサイド膜４６の面積が減少しても、コンタクト抵抗を定める金属シリサイド膜４６の第１部分４７の面積は減少しない。このため、ＣＣ−ＡＣ合わせでずれが生じた場合であっても、設計値に対する抵抗値の増大がない。
【００５１】
また、コンタクトホール６１は、第１の方向については、自己整合的に形成されるので、ＣＣ−ＣＧずれの影響を受けない。
【００５２】
図４を参照して、ＣＣ−ＡＣ合わせでずれが発生した場合のコンタクトの抵抗値の変化について説明する。ここでは、素子分離領域及びアクティブ領域の幅を１００ｎｍとし、導電プラグの行方向の大きさを３００ｎｍとしている。また、金属シリサイド膜４６の抵抗値が低い第１部分４７の厚みｔ１と幅ｗ１をそれぞれ３５ｎｍ及び４０ｎｍとし、抵抗値が高い第２部分４８の厚みを１０ｎｍとしている。
【００５３】
図４は、ＣＣ−ＡＣ合わせでずれが発生した場合のコンタクトの抵抗値の変化を示す図である。図４では、横軸に、アクティブ領域に対する導電プラグの位置のずれの大きさ、すなわち、コンタクト位置のずれ量（単位：ｎｍ）を取って示し、縦軸に、従来公知のケルビンコンタクトＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）を用いた４端子測定により計測したコンタクトの抵抗の抵抗値（単位：Ω）を取って示している。
【００５４】
図４に示すように、ＣＣ−ＡＣ合わせにおけるずれ量が−８０ｎｍ〜２０ｎｍの範囲内では、コンタクトの抵抗値は、ほぼ１１００Ωで一定である。すなわち、ＣＣ−ＡＣ合わせにおけるずれの大きさが８０ｎｍ程度のときには、このＣＣ−ＡＣ合わせのずれによる抵抗値の増大は起こらない。
【００５５】
図５にこの半導体不揮発性メモリの等価回路図を示す。ここでは、図１に示したように、列方向に隣接するメモリセルは、不純物拡散領域を共有し、また、行方向に素子分離領域を挟んで隣り合うメモリセルは、不純物拡散領域が共通のビット線（ＢＬ）に接続されている。従って、図５の回路図の構成を、行方向及び列方向のいずれの方向についても素子形成面積を大きくせずに得ることができる。また、ＣＣ−ＡＣ合わせとＣＣ−ＣＧ合わせのいずれの位置合せについても、ずれによるコンタクト抵抗の増大がないので、位置合せのマージンが不要となり、素子形成面積のさらなる縮小化につながる。
【００５６】
ここでは、第１導電型がｐ型である場合について説明したが、この例に何ら限定されるものではない。第１導電型をｎ型として、第２導電型をｐ型として、電界効果トランジスタをｐ型のＭＯＳＦＥＴ（ＰＭＯＳ）としても良い。
【００５７】
また、ここでは、行列配列されたメモリセルを有する半導体装置を例にとって説明したが、この例に何ら限定されるものではない。１つのセルコンタクト（ＣＣ）によって、素子分離膜を挟んで隣り合うアクティブ領域（ＡＣ）に形成された２つの半導体素子を互いに電気的に接続する構成にも適用でき、この場合、ＣＣ−ＡＣ合わせについて、ずれによるコンタクト抵抗の増大を防ぐことができる。
【００５８】
（第１実施形態の半導体装置の製造方法）
図６〜１０を参照して、第１実施形態の半導体装置の製造方法について説明する。図６〜１０は、この発明の半導体不揮発性メモリの製造方法について説明するための工程図である。
【００５９】
図６（Ａ）は、素子分離膜が形成されたシリコン基板の概略的な平面図である。図６（Ｂ）は、図６（Ａ）のＡ−Ａ線に沿って切った切断端面の部分拡大図である。図６（Ｃ）は、図６（Ａ）のＣ−Ｃ線に沿って切った切断端面の部分拡大図である。
【００６０】
同様に、図７（Ａ）は、ゲート電極が形成された後の構造体の概略的な平面図である。図７（Ｂ）は、図７（Ａ）のＡ−Ａ線に沿って切った切断端面の部分拡大図である。図７（Ｃ）は、図７（Ａ）のＢ−Ｂ線に沿って切った切断端面の部分拡大図である。また、図７（Ｄ）は、図７（Ａ）のＣ−Ｃ線に沿って切った切断端面の部分拡大図である。
【００６１】
図８（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、各工程で形成される構造体の、図７（Ａ）のＡ−Ａ線に対応する面に沿って切った切断端面の部分拡大図である。図９（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、各工程で形成される構造体の、図７（Ａ）のＢ−Ｂ線に対応する面に沿って切った切断端面の部分拡大図である。図１０（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、各工程で形成される構造体の、図７（Ａ）のＣ−Ｃ線に対応する面に沿って切った切断端面の部分拡大図である。
【００６２】
第１実施形態の半導体装置として、半導体不揮発性メモリの製造方法は、順次に実行される以下の工程を備えている。
【００６３】
先ず、半導体基板２０として、例えば、ｐ型のシリコン基板を用意する。この半導体基板２０の一方の主表面２０ａ側に、素子分離領域２９ａを設定する。素子分離領域２９ａは、第１の方向として列方向に延在して複数設けられる。また、素子分離領域２９ａ間の領域を、アクティブ領域２９ｂと設定する。
【００６４】
次に、従来周知のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）により、半導体基板２０の素子分離領域２９ａに、酸化シリコンで形成された素子分離膜２１を形成する。この素子分離膜２１の形成に当たり、素子分離膜２１の上面２１ｂと、半導体基板２０の主表面２０ａとを平坦にする（図６（Ａ）、（Ｂ）、（Ｃ））。
【００６５】
次に、半導体基板２０の一方の主表面２０ａ上に、絶縁膜、導電膜及びマスク用窒化膜を順次に積層して形成する。この場合、絶縁膜は、例えば熱酸化により形成されたシリコン酸化膜とすることができる。また、導電膜は、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜と、ＣＶＤ法又はスパッタ法により金属シリサイド膜としてタングステンシリサイド膜とを順次に積層して形成される。ここで、ポリシリコンの堆積と同時にあるいは堆積後に不純物がドープされることにより、電気伝導性が得られる。その後、第１導電膜上に、マスク用窒化膜として、例えばＣＶＤ法によりシリコン窒化膜を形成する。
【００６６】
次に、マスク用窒化膜をパターニングして窒化膜マスク４４を形成する。この窒化膜マスク４４の形成は、任意好適な従来周知のフォトリソグラフィ及びドライエッチングにより行われる。窒化膜マスク４４は、行方向に延在して、複数の帯状に形成される。
【００６７】
次に、上述のフォトリソグラフィにより形成されたレジストマスク（図示を省略する。）と窒化膜マスク４４を用いたエッチングにより、導電膜をパターニングしてゲート電極３４を形成する。
【００６８】
さらに、レジストマスク、窒化膜マスク４４及びゲート電極３４をマスクとして、基板の主表面２０ａの領域部分が露出するまで、エッチングすることによりシリコン酸化膜を加工して、ゲート絶縁膜３２を形成する。その後、フォトリソグラフィによりシリコン窒化膜マスク４４上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い（図７（Ａ）、（Ｂ）、（Ｃ））。
【００６９】
次に、半導体基板２０中に、ＬＤＤ用不純物拡散部４１を形成する。ＬＤＤ用不純物拡散部４１は、イオン注入法により、例えば砒素（Ａｓ）などのｎ型イオンを１×１０１３／ｃｍ２程度の低濃度で注入した後、熱処理を行うことで形成される。このイオン注入では、窒化膜マスク４４がマスクとして働く。このイオン注入によって、半導体基板２０の主表面２０ａから、半導体基板２０中へ設計に応じた任意好適な深さにまで低濃度領域が形成される。よってその後の熱処理によって、ゲート電極３４下のチャネル形成領域以外の部分が、ＬＤＤ用不純物拡散部４１となる。
【００７０】
次に、半導体基板２０の一方の主表面２０ａ上に、ゲート電極３４を覆う下部用絶縁膜５１を形成する。その後、下部用絶縁膜５１上に、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７を順次に形成する。下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７は、以下の工程で形成される。
【００７１】
下部用絶縁膜５１は、例えば、１０００℃程度の雰囲気中での熱酸化により、５〜１０ｎｍの厚みで形成される。下部用絶縁膜５１は、半導体基板２０上に、ゲート電極３４を覆うように形成される。具体的には、下部用絶縁膜５１は、半導体基板２０の露出面２０ａ上と、ゲート絶縁膜３２及びゲート電極３４の側面上と、窒化膜マスク４４の上面及び側面上に形成される。
【００７２】
次に、ＣＶＤ法により、下部用絶縁膜５１上に電荷蓄積用窒化膜５３を形成する。電荷蓄積用窒化膜５３は、例えば５〜１０ｎｍの厚みのシリコン窒化膜として形成される。
【００７３】
次に、電荷蓄積用窒化膜５３上に上部用絶縁膜５５を形成する。上部用絶縁膜５５は、例えばＣＶＤ法によりノンドープトシリケートガラス（ＮＳＧ）を堆積して形成される。
【００７４】
次に、上部用絶縁膜５５上に、ＣＶＤ法により側壁用窒化膜５７を形成する。側壁用窒化膜５７は、５〜２０ｎｍの厚みのシリコン窒化膜として形成される（図８（Ａ）、図９（Ａ）、図１０（Ａ））。
【００７５】
下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７を形成した後に、下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５、側壁用窒化膜５７に対するエッチングを行い、側壁部５０を形成する。
【００７６】
このエッチングは、半導体基板２０の主表面２０ａに垂直な方向からの異方性エッチングであって、窒化膜マスク４４が露出するまで行われる。このエッチングにより、窒化膜マスク４４及び側壁部５０のそれぞれの露出面からなる上面は平坦面になる。さらに、側壁部５０の外側の、半導体基板２０に形成されたＬＤＤ用不純物拡散領域４１の表面も露出面となる。
【００７７】
次に、半導体基板２０の一方の主表面２０ａ上と、側壁部５０の上面及び側面上と、窒化膜マスク４４の上面上に、ストッパ窒化膜５９を形成する。ストッパ窒化膜は、例えば、従来周知のＣＶＤ法により窒化シリコンを堆積させて形成される（図８（Ｂ）、図９（Ｂ）、図１０（Ｂ））。
【００７８】
その後、不純物拡散領域４０を形成する。主として窒化膜マスク４４、ゲート電極３４及び側壁部５０をマスクとして用いて、半導体基板２０に不純物イオンを高濃度に注入した後、熱処理を行うことにより不純物拡散領域４０が形成される。
【００７９】
具体的には、不純物拡散領域４０は、イオン注入法により、例えば砒素（Ａｓ）などのｎ型イオンを１×１０１５／ｃｍ２程度の高濃度で注入した後、熱処理を行うことで形成される。この結果、半導体基板２０には、ゲート電極３４を挟む位置に一対の側壁部５０を有する電界効果トランジスタが形成される。
【００８０】
次に、ストッパ窒化膜５９上に層間絶縁膜６０を形成する。層間絶縁膜６０は、例えば従来周知のＣＶＤ法を用いて、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を堆積させた後、例えば化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化することによって形成される（図８（Ｃ）、図９（Ｃ）、図１０（Ｃ））。
【００８１】
その後、層間絶縁膜６０に従来周知のフォトリソグラフィ及びドライエッチングによりコンタクトホール６１を形成した後、コンタクトホール６１の底部に露出したストッパ窒化膜５９を同じくドライエッチングにより除去する。ここでは、反応ガスとして例えばＣ４Ｆ６ガスが用いられる。この結果、コンタクトホール６１の底部に、シリコン基板２０の主表面２０ａ及び素子分離膜２１が露出する。
【００８２】
ここで、１つのコンタクトホール６１は、１つの不純物拡散領域４０から、素子分離膜２１を挟んで隣り合う他のメモリセルの不純物拡散領域４０にわたって形成される。すなわち、１つのコンタクトホール６１内に、素子分離膜２１を挟んで行方向に隣り合う２つのメモリセルのそれぞれの不純物拡散領域４０が露出する。
【００８３】
ストッパ窒化膜の除去の際には、さらに反応ガスとして例えばＣＨ２Ｆ２を用いてオーバーエッチングを行い、素子分離膜２１の上面２１ａの位置を、半導体基板２０の主表面２０ａの位置よりも２０ｎｍ程度低くする。素子分離膜２１の上面２１ａの位置は、後述する金属シリサイド膜を形成する工程で金属シリサイド膜を十分な厚みで形成するために、半導体基板２０の主表面２０ａから１０ｎｍ以上低くするのが良い。また、エッチング時間等を考慮すると、素子分離膜２１の上面２１ａと半導体基板２０の主表面２０ａの高さの差は、５０ｎｍ以下にするのが良い。
【００８４】
その後、フォトリソグラフィにより層間絶縁膜６０上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い。
【００８５】
ここで、コンタクトホール６１は、第１の方向については、自己整合的に形成される。このため、ＣＣ−ＣＧ合わせでずれが生じても、半導体不揮発性メモリの特性には、ほとんど影響を与えない。
【００８６】
次に、コンタクトホール６１内に、高融点金属膜６４を形成してアクティブ領域の上面に金属シリサイドを形成する。ここで、例えばＴｉＣｌ４を材料ガスとして用いて、基板温度を６３０℃としたプラズマアシストＣＶＤ法を行うと、コンタクトホール６１の内壁にＴｉが堆積して、高融点金属膜６４としてＴｉ膜が形成される。このとき、半導体基板２０の主表面２０ａ上にＴｉが堆積すると同時に、シリサイド化する。すなわち、半導体基板２０の主表面２０ａに金属シリサイド膜４６であるチタンシリサイドが形成される。
【００８７】
ここで、半導体基板２０の素子分離膜２１側の領域部分は、素子分離膜２１のエッチングの直前まで素子分離膜２１で覆われている。このため、素子分離膜２１のエッチングにより露出した半導体基板２０の素子分離膜２１側の表面２０ｂは、非常に清浄であると考えられる。一方、素子分離膜２１に離間する半導体基板２０の表面２０ａは、イオン注入や、側壁部５０を形成するためのエッチングなどにより、炭素や酸素が打ち込まれるなど、損傷を受けている。このように、素子分離膜２１から離間したシリコン基板２０の主表面２０ａは、清浄な状態ではないと考えられる。一般に、シリサイド化は、表面が清浄な部分の方が速く進行するので、半導体基板２０の素子分離膜２１に接する領域部分４７では、金属シリサイド膜４６は厚く形成される。
【００８８】
すなわち、金属シリサイド膜４６は、素子分離膜２１に隣接した第１部分４７と、素子分離膜２１と離間した第２部分４８を備えて形成され、第１部分４７の厚みｔ１が、第２部分４８の厚みｔ２よりも大きくなる。
【００８９】
このとき、素子分離膜２１上では、プラズマ中の塩素ラジカルによるエッチングも同時に起こり、素子分離膜２１上にはＴｉの堆積はほとんど起こらない。一方、シリサイド化された部分については、エッチングされにくくなり金属シリサイド膜４６が残る（図８（Ｄ）、図９（Ｄ）、図１０（Ｄ））。
【００９０】
金属シリサイド膜４６の素子分離膜２１側の第１部分４７が厚く形成されていて、コンタクト抵抗は、この厚く形成された金属シリサイド膜の部分で定まる。このため、ＣＣ−ＡＣずれが発生して、コンタクトホール６１内に露出した不純物拡散領域４０の面積が減少しても、コンタクトホール６１内の厚く形成された金属シリサイド膜の第１部分４７の面積は減少しない。すなわち、ＣＣ−ＡＣずれに対する抵抗値の増大がない。
【００９１】
ここで、金属シリサイド膜４６の形成は、スパッタ法によりＴｉを堆積した後、ＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）によりチタンシリサイドを形成しても良い。なお、この場合、Ｔｉを厚くする必要がでてくるため、微細化を考慮すると、プラズマアシストＣＶＤ法を用いるのが好適である。
【００９２】
次に、高融点金属膜６４上に密着層６６を形成した後、コンタクトホールを導電体６８で埋め込んで導電プラグ６２を形成する。密着層６６として、例えば、ＴｉＮをＣＶＤ法で堆積させ、導電体６８として、例えばタングステンをＣＶＤ法で堆積させて、コンタクトホールを埋め込む。
【００９３】
その後、層間絶縁膜６０上に、さらにＣＶＤ法によりＮＳＧ７０を堆積させた後、フォトリソグラフィ及びドライエッチングにより、コンタクトホールの部分を露出するスルーホールを開口する。
【００９４】
次に、レジストを除去した後、ＣＶＤ法により例えばＴｉＮ及びＷを堆積させた後、ＣＭＰ法により平坦化して、スルーホール内に導電プラグ７２を形成する。
【００９５】
次に、スパッタ法により、Ｔｉ、ＴｉＮ、ＡｌＣｕ、Ｔｉ、ＴｉＮを堆積した後、フォトリソグラフィ及びドライエッチングにより配線７４を形成する。この結果、図１及び図２を参照して説明した半導体装置が得られる。図１及び図２では、配線７４としてビット線（ＢＬ）を示している。
【００９６】
ビット線（ＢＬ）を形成した後の工程については、従来と同様の方法で行えば良く、ここでは説明を省略する。
【００９７】
（第２実施形態の半導体装置）
図１１を参照して、第２実施形態の半導体装置について説明する。図１１は、第２実施形態の半導体装置の構造を概略的に示す図であって、図１（Ａ）のＣ−Ｃ線に沿って取った切断端面を拡大して示している。
【００９８】
第２実施形態の半導体装置は、コンタクトホール内の半導体基板上に、反応阻害層９０が形成されており、金属シリサイド膜が、コンタクトホール内の素子分離領域側の領域部分に形成されていて、他の領域部分には形成されない点が、第１実施形態の半導体装置と異なっている。すなわち、第２実施形態の半導体装置では、金属シリサイド膜４９が第１部分４７のみを有しており、第２部分を有していない。
【００９９】
第２実施形態の半導体装置は、金属シリサイド膜の構成と、反応阻害層を有する点を除いては、第１実施形態と同様の構成なので、ここでは重複する説明を省略する。
【０１００】
反応阻害層９０は、導電プラグ６２に接する主表面２０ａに設けられている。ここでは、反応阻害層９０は、窒化シリコン、酸窒化シリコン、シリコンカーバイド及び炭素含有酸化シリコンから選択されたいずれか１又は２以上の材料を含んで形成される。この反応阻害層９０の形成方法については、後述する。
【０１０１】
反応阻害層９０を形成した後の、金属シリサイド膜を形成する工程では、金属シリサイド膜は、反応阻害層９０が形成された部分には形成されない。この結果、金属シリサイド膜４９は、素子分離膜２１側の側面２０ｂ近傍に形成される。
【０１０２】
第２実施形態の半導体装置においても、第１実施形態と同様に、アクティブ領域に対するコンタクトホールの合わせずれが生じて、コンタクトホール内に露出したアクティブ領域の面積が減少しても、コンタクトホール内に露出する金属シリサイド膜４９の面積は減少しない。従って、コンタクト抵抗の増大を防ぐことができる。
【０１０３】
（第２実施形態の半導体装置の製造方法の第１の例）
図１２を参照して、第２実施形態の半導体装置の製造方法の第１の例について説明する。図１２は、第２実施形態の半導体装置の製造方法の第１の例について説明するための工程図である。図１２（Ａ）、（Ｂ）及び（Ｃ）は、各工程で形成される構造体の、図１のＣ−Ｃ線に対応する面に沿って切った切断端面の部分拡大図である。なお、図１のＡ−Ａ線及びＢ−Ｂ線に対応する面に沿って切った切断端面については、図９及び図１０と同様なので、図１２と合わせて、図９及び図１０も参照して説明する。
【０１０４】
半導体基板２０に、下部用絶縁膜５１、電荷蓄積用窒化膜５３、上部用絶縁膜５５及び側壁用窒化膜５７を形成するまでの工程は、図６及び図７と、図８（Ａ）、図９（Ａ）及び図１０（Ａ）とを参照して説明した第１実施形態と同様なので、説明を省略する。
【０１０５】
次に、第１実施形態と同様に、側壁部５０を形成する。
【０１０６】
その後、第２実施形態では、露出したアクティブ領域２９ｂの半導体基板２０の主表面２０ａに反応阻害層９０を形成する。反応阻害層９０は、反応ガスとしてＮ２及びＮＨ３のいずれか一方又は双方を用いたプラズマ処理により、半導体基板２０の主表面２０ａを窒化させるか、あるいは、反応ガスとしてＣＯ及びＣＯ２のいずれか一方又は双方を用いたプラズマ処理により、半導体基板２０の主表面２０ａを炭化させることで形成される。
【０１０７】
その後、半導体基板２０の一方の主表面２０ａ上と、側壁部５０の上面及び側面上と、窒化膜マスク４４の上面上に、ストッパ窒化膜５９を形成する（図８（Ｂ）、図９（Ｂ）、図１２（Ａ））。
【０１０８】
反応阻害層９０を形成した後の工程は、第１実施形態と同様であるので、詳細な説明を省略する。
【０１０９】
ストッパ窒化膜５９を形成した後、第１実施形態と同様に、不純物拡散領域４０を形成した後、ストッパ窒化膜５９上に層間絶縁膜６０を形成する（図８（Ｃ）、図９（Ｃ）、図１２（Ｂ））。
【０１１０】
次に、層間絶縁膜６０に従来周知のフォトリソグラフィ及びドライエッチングによりコンタクトホール６１を形成した後、コンタクトホール６１の底部に露出したストッパ窒化膜５９を同じくドライエッチングにより除去する。ストッパ窒化膜の除去の際には、さらに反応ガスとして例えばＣＨ２Ｆ２を用いてオーバーエッチングを行い、素子分離膜２１の上側の表面である上面２１ａの位置を、半導体基板２０の主表面２０ａの位置よりも２０ｎｍ程度低くする。
【０１１１】
その後、フォトリソグラフィにより層間絶縁膜上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。このアッシング及びウェット洗浄は、任意好適な従来周知の方法で行えば良い。
【０１１２】
次に、コンタクトホール６１内に、高融点金属膜６４を形成してアクティブ領域の上面に金属シリサイド膜４９を形成する。
【０１１３】
第２実施形態の第１の例の製造方法では、不純物拡散領域４０上に反応阻害層９０が形成されているため、コンタクトホール６１内では、素子分離膜２１のエッチングにより素子分離膜に覆われていた、側壁２０ｂのみが露出する。従って、金属シリサイド膜４９を形成する工程では、素子分離膜２１側の半導体基板２０にのみ金属シリサイド膜４９が形成され、それ以外の部分には形成されない（図１２（Ｃ））。
【０１１４】
（第２実施形態の半導体装置の製造方法の第２の例）
続いて、図１３を参照して、第２実施形態の半導体装置の製造方法の第２の例について説明する。図１３は、第２実施形態の半導体装置の製造方法の第２の例について説明するための工程図である。図１３（Ａ）、（Ｂ）及び（Ｃ）は、各工程で形成される構造体の、図１のＣ−Ｃ線に対応する面に沿って切った切断端面の部分拡大図である。なお、図１のＡ−Ａ線及びＢ−Ｂ線に対応する面に沿って切った切断端面については、図９及び図１０と同様なので、図１３と合わせて、図９及び図１０も参照して説明する。
【０１１５】
層間絶縁膜６０を形成するまでの工程は、図６及び図７と、図８（Ａ）〜（Ｃ）、図９（Ａ）〜（Ｃ）及び図１０（Ａ）〜（Ｃ）とを参照して説明した、第１実施形態と同様なので説明を省略する。
【０１１６】
次に、第１実施形態と同様に、層間絶縁膜６０に従来周知のフォトリソグラフィ及びドライエッチングによりコンタクトホール６１を形成した後、コンタクトホール６１の底部に露出したストッパ窒化膜５９を同じくドライエッチングにより除去する。この結果、コンタクトホール６１の底部に、不純物拡散領域４０や素子分離膜２１が露出する。
【０１１７】
第２の例では、ストッパ窒化膜５９の除去を行うために、不純物拡散領域４０や素子分離膜２１が露出する最低限のエッチングのみ行い、オーバーエッチングを行わない。このため、素子分離膜２１の上面２１ｂの位置は、半導体基板２０の主表面２０ａとほぼ同じ高さにする。
【０１１８】
次に、コンタクトホール内に露出したアクティブ領域の半導体基板の表面に反応阻害層９０を形成する。反応阻害層９０は、第１の例と同様にして形成される（図１３（Ａ））。
【０１１９】
その後、フォトリソグラフィにより層間絶縁膜６０上に形成されたレジストマスクをアッシングにより除去した後、ウェット洗浄する。ここで、ウェット洗浄を希釈したフッ酸で行い、素子分離膜の表面をウェットエッチングする。この結果、素子分離膜２１の上面２１ａの位置は、半導体基板２０の主表面２０ａよりも１０ｎｍ程度低くなる（図１３（Ｂ））。
【０１２０】
次に、コンタクトホール６１内に、高融点金属膜６４を形成して不純物拡散領域４０の表面に金属シリサイド膜４９を形成する（図１３（Ｃ））。
【０１２１】
第２実施形態の第２の例の製造方法では、第１の例と同様に、不純物拡散領域４０上に反応阻害層９０が形成されているため、コンタクトホール６１内では、素子分離膜２１のエッチングにより素子分離膜２１に覆われていた、側壁２０ｂのみが露出する。従って、金属シリサイド膜４９を形成する工程では、素子分離膜２１側の半導体基板２０にのみ金属シリサイド膜４９が形成され、それ以外の部分には形成されない。
【０１２２】
金属シリサイド膜４９を形成した後の工程は、第１の例と同様なので説明を省略する。
【０１２３】
第２の例によれば、コンタクトホール６１のエッチング後に、反応阻害層９０を形成している。このため、コンタクトホール６１のエッチング時に、反応阻害層９０がエッチング除去される恐れがなくなり、所望の位置に金属シリサイド膜４９を形成することができる。
【図面の簡単な説明】
【０１２４】
【図１】半導体不揮発性メモリの構造を概略的に示す図である。
【図２】第１実施形態の半導体装置の構造を概略的に示す図である。
【図３】ＣＣ−ＡＣ合わせのずれについて説明する模式図（その１）である。
【図４】ＣＣ−ＡＣ合わせのずれに対するコンタクト抵抗の変化を示す特性図である。
【図５】第１実施形態の半導体装置の等価回路図である。
【図６】第１実施形態の半導体装置の製造方法を説明するための工程図（その１）である。
【図７】第１実施形態の半導体装置の製造方法を説明するための工程図（その２）である。
【図８】第１実施形態の半導体装置の製造方法を説明するための工程図（その３）である。
【図９】第１実施形態の半導体装置の製造方法を説明するための工程図（その４）である。
【図１０】第１実施形態の半導体装置の製造方法を説明するための工程図（その５）である。
【図１１】第２実施形態の半導体装置の構造を概略的に示す図である。
【図１２】第２実施形態の半導体装置の製造方法の第１の例を説明するための工程図である。
【図１３】第２実施形態の半導体装置の製造方法の第２の例を説明するための工程図である。
【図１４】従来の半導体装置の構造を概略的に示す図である。
【図１５】ＣＣ−ＡＣ合わせのずれについて説明する模式図（その２）である。
【符号の説明】
【０１２５】
１０ 半導体不揮発性メモリ
１５ メモリセル
２０ 半導体基板
２０ａ 主表面
２１ 素子分離膜
２１ａ 上面
２９ａ 素子分離領域
２９ｂ アクティブ領域
３２ ゲート絶縁膜
３４ ゲート電極（ＣＧ、ＷＬ）
４０ 不純物拡散領域
４１ ＬＤＤ用不純物拡散領域
４２ 不純物低濃度拡散領域
４４ 窒化膜マスク
４６，４９ 金属シリサイド膜
４７ 第１部分
４８ 第２部分
５０ 側壁部
５２ 下部絶縁膜
５４ 電荷蓄積膜
５６ 上部絶縁膜
５８ 側壁窒化膜
６０ 層間絶縁膜
６１ コンタクトホール
６２，７２ 導電プラグ
６４ 高融点金属膜（Ｔｉ膜）
６６ 密着層（ＴｉＮ膜）
６８ 導電体（タングステン）
７０ ＮＳＧ
７４ 配線（ＢＬ）
９０ 反応阻害層
【特許請求の範囲】
【請求項１】
一方の主表面側に、第１の方向に延在して設けられた素子分離膜、及び、前記第１の方向と直交する第２の方向に配列された複数の半導体素子を有する半導体基板と、
該半導体基板の前記主表面上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記半導体素子と前記層間絶縁膜上に形成される配線とを電気的に接続する導電プラグと
を備える半導体装置であって、
前記各半導体素子は、前記素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、前記半導体基板の前記主表面側に、金属シリサイド膜を有しており、
前記導電プラグは、前記素子分離膜上と該素子分離膜を挟んで隣り合う半導体素子に形成された前記金属シリサイド膜上とに形成されていて、
前記金属シリサイド膜は、それぞれ前記素子分離膜に隣接した第１部分と、前記素子分離膜と離間した第２部分を備え、前記第１部分の厚みが前記第２部分の厚みよりも大きい
ことを特徴とする半導体装置。
【請求項２】
一方の主表面側に、第１の方向に延在して設けられた素子分離膜、及び、前記第１の方向と直交する第２の方向に配列された複数の半導体素子を有する半導体基板と、
該半導体基板の主表面上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記半導体素子と前記層間絶縁膜上に形成される配線とを電気的に接続する導電プラグと
を備える半導体装置であって、
前記各半導体素子は、前記素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、前記半導体基板の前記主表面側に、金属シリサイド膜を有しており、
前記導電プラグは、前記素子分離膜上と該素子分離膜を挟んで隣り合う半導体素子に形成された前記金属シリサイド膜上とに形成されていて、
前記金属シリサイド膜は、それぞれ前記素子分離膜に隣接した第１部分に厚く形成されていて、他の領域部分には形成されていない
ことを特徴とする半導体装置。
【請求項３】
前記半導体基板の、前記導電プラグに接する前記主表面に反応阻害層を有する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記反応阻害層が、窒化シリコン、酸窒化シリコン、シリコンカーバイド及び炭素含有酸化シリコンから選択されたいずれか１又は２以上の材料を含む
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１部分の厚み及び前記第１部分の前記第２方向の長さが１０ｎｍ以上５０ｎｍ以下である
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記素子分離膜の上面が、前記半導体基板の主表面よりも低い
ことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記素子分離膜の上面と、前記半導体基板の主表面の、高さの差が１０ｎｍ以上５０ｎｍ以下である
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記各半導体素子が、
前記半導体基板の前記主表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板の前記ゲート電極を挟む位置に形成されていて、前記主表面側に金属シリサイド膜を有する一対の不純物拡散領域と、
前記ゲート電極に隣接して設けられていて、電荷蓄積可能な一対の側壁部と
を備えるメモリセルであって、
前記各半導体素子は、前記半導体基板の一方の主表面側に、第１の方向及び第２の方向に行列配列されており、
前記ゲート電極は、前記第２の方向に延在して設けられていて、前記第２の方向に配列された前記メモリセルに共通して用いられる
ことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記メモリセルは、さらに、前記半導体基板の、前記ゲート電極の下のチャネルが形成される領域と、前記不純物拡散領域とによって挟まれる部分に、前記不純物拡散領域よりも不純物濃度が低く、かつ前記不純物拡散領域と同じ導電型の不純物低濃度拡散領域を備える
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
半導体基板の一方の主表面側に、第１の方向に延在して、複数の素子分離膜を形成して、該素子分離膜が形成された領域を素子分離領域とするとともに、該素子分離領域間の領域をアクティブ領域として設定する工程と、
前記アクティブ領域の、前記半導体基板の前記主表面側に半導体素子を形成する工程と、
前記半導体基板の前記主表面上に、前記半導体基板及び前記半導体素子を覆う層間絶縁膜を形成する工程と、
前記素子分離膜上と、該素子分離膜を挟んで隣り合うアクティブ領域上の前記層間絶縁膜にコンタクトホールを開口して、前記コンタクトホール内に、１つの前記素子分離膜と、該素子分離領域を挟んで隣り合うアクティブ領域を露出させる工程と、
前記コンタクトホール内に露出した素子分離膜をエッチングして、素子分離膜の上面の位置を前記主表面よりも低くする工程と、
前記コンタクトホール内に、高融点金属膜を形成してアクティブ領域の上面に、前記素子分離膜に隣接した第１部分と、前記素子分離膜と離間した第２部分を備え、前記第１部分の厚みが前記第２部分の厚みよりも大きい金属シリサイド膜を形成する工程と、
前記高融点金属膜又は前記金属シリサイド膜上に密着層を形成した後、前記コンタクトホールを導電体で埋め込んで導電プラグを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を形成する工程では、前記半導体基板の前記主表面上に、前記半導体基板及び前記半導体素子を覆うストッパ窒化膜を形成した後、前記ストッパ窒化膜上に層間絶縁膜を形成し、
前記コンタクトホール内にアクティブ領域を露出させる工程では、前記素子分離膜上と、該素子分離膜を挟んで隣り合うアクティブ領域上の前記層間絶縁膜にコンタクトホールを開口した後、前記コンタクトホールの底部に露出したストッパ窒化膜をエッチングにより除去して、前記コンタクトホール内に、１つの前記素子分離膜と、該素子分離領域を挟んで隣り合うアクティブ領域を露出させる
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体素子を形成する工程は、さらに
前記半導体基板の前記主表面上に絶縁膜、導電膜及びマスク用窒化膜を順次に形成する工程と、
前記第１の方向に直交する第２の方向に延在して前記マスク用窒化膜を残存させて、窒化膜マスクを形成する工程と、
前記窒化膜マスクを用いたエッチングにより、前記導電膜をパターニングしてゲート電極を形成する工程と、
前記半導体基板の前記主表面上に、前記ゲート電極を覆う下部用絶縁膜を形成する工程と、
前記下部用絶縁膜上に、電荷蓄積用窒化膜、上部用絶縁膜、側壁用窒化膜を順次に形成する工程と、
前記半導体基板の前記主表面に直角方向からの異方性エッチングを行うことにより、側壁部を形成するとともに、側壁部間の半導体基板の主表面を露出する工程とを備え、
前記ストッパ窒化膜を形成する工程では、前記半導体基板の露出した前記主表面上と、前記側壁部の上面及び側面上と、前記窒化膜マスクの上面上に、ストッパ窒化膜を形成し、
前記ストッパ窒化膜を形成した後、前記窒化膜マスク及び前記側壁部をマスクとして、不純物イオンを高濃度に注入して前記アクティブ領域の半導体基板に不純物拡散領域を形成する工程を備える
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極を形成した後に、前記窒化膜マスクを用いて、不純物イオンを低濃度に注入する工程を行う
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記側壁部を形成した後、
反応ガスとしてＮ２及びＮＨ３のいずれか一方又は双方を用いたプラズマ処理により、前記露出した半導体基板の主表面を窒化させる工程を行う
ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記側壁部を形成した後、
反応ガスとしてＣＯ及びＣＯ２のいずれか一方又は双方を用いたプラズマ処理により、前記露出した半導体基板の主表面を炭化させる工程を行う
ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１６】
前記コンタクトホール内に前記アクティブ領域を露出させた後、
反応ガスとしてＮ２及びＮＨ３のいずれか一方又は双方を用いたプラズマ処理により、露出した前記アクティブ領域の表面を窒化させる工程を行う
ことを特徴とする請求項１０〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記コンタクトホール内に前記アクティブ領域を露出させた後、
反応ガスとしてＣＯ及びＣＯ２のいずれか一方又は双方を用いたプラズマ処理により、露出した前記アクティブ領域の表面を炭化させる工程を行う
ことを特徴とする請求項１０〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記素子分離膜のエッチングを、前記ストッパ窒化膜に対するエッチングのオーバーエッチングで行う
ことを特徴とする請求項１１〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記素子分離膜のエッチングを、希釈フッ酸を用いたエッチングで行う
ことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項２０】
前記素子分離膜のエッチングでは、該素子分離膜の上面を、前記半導体基板の主表面よりも１０〜５０ｎｍ低くする
ことを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２１】
前記高融点金属膜をチタン膜で形成し、
前記密着層を窒化チタン膜で形成し、
前記導電体として、タングステンの埋め込みを行う
ことを特徴とする請求項１０〜２０のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
一方の主表面側に、第１の方向に延在して設けられた素子分離膜、及び、前記第１の方向と直交する第２の方向に配列された複数の半導体素子を有する半導体基板と、
該半導体基板の前記主表面上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記半導体素子と前記層間絶縁膜上に形成される配線とを電気的に接続する導電プラグと
を備える半導体装置であって、
前記各半導体素子は、前記素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、前記半導体基板の前記主表面側に、金属シリサイド膜を有しており、
前記導電プラグは、前記素子分離膜上と該素子分離膜を挟んで隣り合う半導体素子に形成された前記金属シリサイド膜上とに形成されていて、
前記金属シリサイド膜は、それぞれ前記素子分離膜に隣接した第１部分と、前記素子分離膜と離間した第２部分を備え、前記第１部分の厚みが前記第２部分の厚みよりも大きい
ことを特徴とする半導体装置。
【請求項２】
一方の主表面側に、第１の方向に延在して設けられた素子分離膜、及び、前記第１の方向と直交する第２の方向に配列された複数の半導体素子を有する半導体基板と、
該半導体基板の主表面上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された、前記半導体素子と前記層間絶縁膜上に形成される配線とを電気的に接続する導電プラグと
を備える半導体装置であって、
前記各半導体素子は、前記素子分離膜が形成された素子分離領域間に設定されたアクティブ領域に形成されていて、前記半導体基板の前記主表面側に、金属シリサイド膜を有しており、
前記導電プラグは、前記素子分離膜上と該素子分離膜を挟んで隣り合う半導体素子に形成された前記金属シリサイド膜上とに形成されていて、
前記金属シリサイド膜は、それぞれ前記素子分離膜に隣接した第１部分に厚く形成されていて、他の領域部分には形成されていない
ことを特徴とする半導体装置。
【請求項３】
前記半導体基板の、前記導電プラグに接する前記主表面に反応阻害層を有する
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記反応阻害層が、窒化シリコン、酸窒化シリコン、シリコンカーバイド及び炭素含有酸化シリコンから選択されたいずれか１又は２以上の材料を含む
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１部分の厚み及び前記第１部分の前記第２方向の長さが１０ｎｍ以上５０ｎｍ以下である
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記素子分離膜の上面が、前記半導体基板の主表面よりも低い
ことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記素子分離膜の上面と、前記半導体基板の主表面の、高さの差が１０ｎｍ以上５０ｎｍ以下である
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記各半導体素子が、
前記半導体基板の前記主表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板の前記ゲート電極を挟む位置に形成されていて、前記主表面側に金属シリサイド膜を有する一対の不純物拡散領域と、
前記ゲート電極に隣接して設けられていて、電荷蓄積可能な一対の側壁部と
を備えるメモリセルであって、
前記各半導体素子は、前記半導体基板の一方の主表面側に、第１の方向及び第２の方向に行列配列されており、
前記ゲート電極は、前記第２の方向に延在して設けられていて、前記第２の方向に配列された前記メモリセルに共通して用いられる
ことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記メモリセルは、さらに、前記半導体基板の、前記ゲート電極の下のチャネルが形成される領域と、前記不純物拡散領域とによって挟まれる部分に、前記不純物拡散領域よりも不純物濃度が低く、かつ前記不純物拡散領域と同じ導電型の不純物低濃度拡散領域を備える
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
半導体基板の一方の主表面側に、第１の方向に延在して、複数の素子分離膜を形成して、該素子分離膜が形成された領域を素子分離領域とするとともに、該素子分離領域間の領域をアクティブ領域として設定する工程と、
前記アクティブ領域の、前記半導体基板の前記主表面側に半導体素子を形成する工程と、
前記半導体基板の前記主表面上に、前記半導体基板及び前記半導体素子を覆う層間絶縁膜を形成する工程と、
前記素子分離膜上と、該素子分離膜を挟んで隣り合うアクティブ領域上の前記層間絶縁膜にコンタクトホールを開口して、前記コンタクトホール内に、１つの前記素子分離膜と、該素子分離領域を挟んで隣り合うアクティブ領域を露出させる工程と、
前記コンタクトホール内に露出した素子分離膜をエッチングして、素子分離膜の上面の位置を前記主表面よりも低くする工程と、
前記コンタクトホール内に、高融点金属膜を形成してアクティブ領域の上面に、前記素子分離膜に隣接した第１部分と、前記素子分離膜と離間した第２部分を備え、前記第１部分の厚みが前記第２部分の厚みよりも大きい金属シリサイド膜を形成する工程と、
前記高融点金属膜又は前記金属シリサイド膜上に密着層を形成した後、前記コンタクトホールを導電体で埋め込んで導電プラグを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記層間絶縁膜を形成する工程では、前記半導体基板の前記主表面上に、前記半導体基板及び前記半導体素子を覆うストッパ窒化膜を形成した後、前記ストッパ窒化膜上に層間絶縁膜を形成し、
前記コンタクトホール内にアクティブ領域を露出させる工程では、前記素子分離膜上と、該素子分離膜を挟んで隣り合うアクティブ領域上の前記層間絶縁膜にコンタクトホールを開口した後、前記コンタクトホールの底部に露出したストッパ窒化膜をエッチングにより除去して、前記コンタクトホール内に、１つの前記素子分離膜と、該素子分離領域を挟んで隣り合うアクティブ領域を露出させる
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体素子を形成する工程は、さらに
前記半導体基板の前記主表面上に絶縁膜、導電膜及びマスク用窒化膜を順次に形成する工程と、
前記第１の方向に直交する第２の方向に延在して前記マスク用窒化膜を残存させて、窒化膜マスクを形成する工程と、
前記窒化膜マスクを用いたエッチングにより、前記導電膜をパターニングしてゲート電極を形成する工程と、
前記半導体基板の前記主表面上に、前記ゲート電極を覆う下部用絶縁膜を形成する工程と、
前記下部用絶縁膜上に、電荷蓄積用窒化膜、上部用絶縁膜、側壁用窒化膜を順次に形成する工程と、
前記半導体基板の前記主表面に直角方向からの異方性エッチングを行うことにより、側壁部を形成するとともに、側壁部間の半導体基板の主表面を露出する工程とを備え、
前記ストッパ窒化膜を形成する工程では、前記半導体基板の露出した前記主表面上と、前記側壁部の上面及び側面上と、前記窒化膜マスクの上面上に、ストッパ窒化膜を形成し、
前記ストッパ窒化膜を形成した後、前記窒化膜マスク及び前記側壁部をマスクとして、不純物イオンを高濃度に注入して前記アクティブ領域の半導体基板に不純物拡散領域を形成する工程を備える
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート電極を形成した後に、前記窒化膜マスクを用いて、不純物イオンを低濃度に注入する工程を行う
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記側壁部を形成した後、
反応ガスとしてＮ２及びＮＨ３のいずれか一方又は双方を用いたプラズマ処理により、前記露出した半導体基板の主表面を窒化させる工程を行う
ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記側壁部を形成した後、
反応ガスとしてＣＯ及びＣＯ２のいずれか一方又は双方を用いたプラズマ処理により、前記露出した半導体基板の主表面を炭化させる工程を行う
ことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１６】
前記コンタクトホール内に前記アクティブ領域を露出させた後、
反応ガスとしてＮ２及びＮＨ３のいずれか一方又は双方を用いたプラズマ処理により、露出した前記アクティブ領域の表面を窒化させる工程を行う
ことを特徴とする請求項１０〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記コンタクトホール内に前記アクティブ領域を露出させた後、
反応ガスとしてＣＯ及びＣＯ２のいずれか一方又は双方を用いたプラズマ処理により、露出した前記アクティブ領域の表面を炭化させる工程を行う
ことを特徴とする請求項１０〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記素子分離膜のエッチングを、前記ストッパ窒化膜に対するエッチングのオーバーエッチングで行う
ことを特徴とする請求項１１〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記素子分離膜のエッチングを、希釈フッ酸を用いたエッチングで行う
ことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
【請求項２０】
前記素子分離膜のエッチングでは、該素子分離膜の上面を、前記半導体基板の主表面よりも１０〜５０ｎｍ低くする
ことを特徴とする請求項１８又は１９に記載の半導体装置の製造方法。
【請求項２１】
前記高融点金属膜をチタン膜で形成し、
前記密着層を窒化チタン膜で形成し、
前記導電体として、タングステンの埋め込みを行う
ことを特徴とする請求項１０〜２０のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００８−２５１５７０（Ｐ２００８−２５１５７０Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−８７１４５（Ｐ２００７−８７１４５）
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９１０４８１６２）宮城沖電気株式会社 (130)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９１０４８１６２）宮城沖電気株式会社 (130)
【Ｆターム（参考）】
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