不揮発性メモリ素子、その動作方法及びその製造方法
【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層105と、半導体層105の内部にリセスされて配された複数の制御ゲート電極150と、複数の制御ゲート電極150と半導体層105との間に介在された複数の電荷保存層130と、複数の制御ゲート電極150を介して相互反対側に配され、半導体層105にそれぞれ容量結合された少なくとも一つの第1補助電極170a,及び少なくとも一つの第2補助電極170bと、を備える。
【解決手段】少なくとも一つの半導体層105と、半導体層105の内部にリセスされて配された複数の制御ゲート電極150と、複数の制御ゲート電極150と半導体層105との間に介在された複数の電荷保存層130と、複数の制御ゲート電極150を介して相互反対側に配され、半導体層105にそれぞれ容量結合された少なくとも一つの第1補助電極170a,及び少なくとも一つの第2補助電極170bと、を備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に係り、特に、電荷保存層を利用してデータを記録及び消去できる不揮発性メモリ素子、その動作方法及びその製造方法に関する。
【背景技術】
【0002】
最近、半導体製品の小型化と共に高速化が要求されている。これにより、このような半導体製品に使われる不揮発性メモリ素子は、さらなる高集積化を要すると共に、高性能化を要している。しかしながら、通常的な平面型不揮発性メモリ素子は、その集積技術の限界によって、その容量及び速度を高めるのに限界がある。
【0003】
不揮発性メモリ素子の性能を向上させるために、立体構造の不揮発性メモリ素子が利用される。例えば、シリコン・オン・インシュレータ(Silicon On Insulator:SOI)基板を利用して立体構造の不揮発性メモリ素子が製造される。このような立体構造の不揮発性メモリ素子は、平面型構造に比べて、広いチャンネル面積を有し、それにより、高い動作速度を有しうる。
【0004】
不揮発性メモリ素子の集積度を大きく向上させるために、多層の積層構造が提案されている。メモリセルが多層に積層されれば、同じ平面上に高容量の不揮発性メモリ素子が製造される。
【0005】
しかしながら、立体構造の不揮発性メモリ素子のソース領域及びドレイン領域は、依然として広い面積を占めている。例えば、NAND構造の不揮発性メモリ素子でも、ソース領域及びドレイン領域は、広い面積を占めており、不揮発性メモリ素子の集積度向上に対する制約となっている。さらに、立体構造の不揮発性メモリ素子は、多層の積層のために高コストを要し、単結晶層の品質を確保し難い。
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明が解決しようとする技術的課題は、前述した問題点を克服するために案出されたものであって、高性能及び高集積化の可能な不揮発性メモリ素子を提供することである。
【0007】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供することである。
【0008】
本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供することである。
【課題を解決するための手段】
【0009】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。少なくとも一つの半導体層が提供され、複数の制御ゲート電極は、前記半導体層の内部にリセスされて配される。複数の電荷保存層は、前記複数の制御ゲート電極と前記半導体層との間に介在される。少なくとも一つの第1補助電極及び少なくとも一つの第2補助電極は、前記複数の制御ゲート電極を介して相互反対側に配され、前記半導体層にそれぞれ容量結合される。
【0010】
前記本発明による不揮発性メモリ素子の一例において、前記複数の電荷保存層と前記半導体層との間に介在され、その隣接した一対同士相互接触した複数のトンネリング絶縁層がさらに提供される。
【0011】
前記本発明による不揮発性メモリ素子の他の例において、前記複数のトンネリング絶縁層は、前記半導体層を、前記複数の制御ゲート電極に対して第1領域及び第2領域に分離しうる。さらに、前記第1補助電極は、前記第1領域内にリセスされて形成され、前記第2補助電極は、前記第2領域内にリセスされて形成される。さらに、前記第1補助電極と前記半導体層との間に第1誘電体層が介在され、前記第2補助電極と前記半導体層との間に第2誘電体層が介在される。
【0012】
前記本発明による不揮発性メモリ素子のさらに他の例において、複数のブロッキング絶縁層が前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在される。
【0013】
前記課題を達成するための本発明の他の形態による不揮発性メモリ素子が提供される。複数の半導体層が提供され、複数の制御ゲート電極は、前記半導体層を貫通して延伸する。複数の電荷保存層は、前記複数の制御ゲート電極と前記複数の半導体層との間にそれぞれ介在される。複数の第1補助電極は、前記複数の制御ゲート電極の一側に配され、前記複数の半導体層にそれぞれ容量結合される。複数の第2補助電極は、前記複数の制御ゲート電極の他側に配され、前記複数の半導体層にそれぞれ容量結合される。
【0014】
前記本発明による不揮発性メモリ素子の一例において、ビットライン用プラグは、前記複数の制御ゲート電極の一端に配され、前記複数の半導体層を貫通して延伸しうる。
【0015】
前記本発明による不揮発性メモリ素子の他の例において、共通ソースライン用プラグは、前記複数の制御ゲート電極の他端に配され、前記複数の半導体層を貫通して延伸しうる。
【0016】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法が提供される。ビットラインと共通ソースラインとの間でNANDストリングで連結された複数のメモリセルが提供され、前記NANDストリングは、第1ページ及び第2ページを含む。プログラムステップは、前記複数のメモリセルの少なくとも一つのデータを保存するために提供される。第1ページプログラムステップは、前記第1ページの半導体層に容量結合された第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインにプログラム防止電圧を印加して行う。
【0017】
前記本発明による不揮発性メモリ素子の動作方法の一例において、第2ページプログラムステップは、前記第1ページの半導体層に容量結合された第1補助ラインに前記プログラム防止電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインに前記接地電圧を印加して行える。
【0018】
前記本発明による不揮発性メモリ素子の動作方法の他の例において、前記複数のメモリセルの少なくとも一つのデータを判読する読み取りステップが提供される。第1ページ読み取りステップは、前記第1ページの半導体層に容量結合された第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインに読み取り防止電圧を印加して行える。さらに、第2ページ読み取りステップは、前記第1ページの半導体層に容量結合された第1補助ラインに前記読み取り防止電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインに前記接地電圧を印加して行える。
【0019】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。前記半導体基板上に複数の電荷保存層を形成する。前記複数の電荷保存層上に複数の制御ゲート電極を形成する。前記複数の制御ゲート電極の一側に配され、前記半導体基板に容量結合された一つ以上の第1補助電極を形成する。そして、前記複数の制御ゲート電極の他側に配され、前記半導体基板に容量結合された一つ以上の第2補助電極を形成する。
【0020】
前記本発明による不揮発性メモリ素子の製造方法の一例において、前記半導体基板をエッチングして複数の溝を形成するステップをさらに含み、前記複数の電荷保存層は、前記複数の溝の内部の前記半導体基板上に形成し、前記複数の制御ゲート電極は、前記複数の溝の内部の前記複数の電荷保存層上に形成しうる。
【発明の効果】
【0021】
本発明による不揮発性メモリ素子は、リセス構造またはトレンチ構造を有し、したがって、高い動作速度を有しうる。
【0022】
また、本発明による不揮発性メモリ素子は、一つのNANDストリング内に2ページを有し、その結果少なくとも2ビットのデータを処理しうる。したがって、不揮発性メモリ素子は、大容量のデータ処理に適している。
【0023】
また、本発明による不揮発性メモリ素子は、ソース及びドレイン領域を省略できて、高い集積度を有しうる。さらに、不揮発性メモリ素子は、バルク半導体ウェーハを利用して容易に積層構造で拡張される。したがって、不揮発性メモリ素子は、高集積化に容易であり、高信頼性を確保しうる。
【発明を実施するための最良の形態】
【0024】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、多種多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らしめるために提供されるものである。図面で構成要素は、説明の便宜のために、そのサイズが誇張されている。
【0025】
[構造]
図1は、本発明の一実施形態による不揮発性メモリ素子100を示す斜視図である。図2は、図1の不揮発性メモリ素子100の平面図であり、図3は、図1の不揮発性メモリ素子100のIII−III’線による断面図である。
【0026】
図1ないし図3を参照すれば、半導体層105は、バルク半導体ウェーハの一部分に提供される。例えば、バルク半導体ウェーハは、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。他の例では、半導体層105が、バルク半導体基板上の半導体エピタキシャル層に提供されることもある。半導体層105は、後述するように、第1領域102及び第2領域104を備えうる。
【0027】
複数の制御ゲート電極150は、半導体基板105の内部にリセスされて配される。すなわち、制御ゲート電極150は、リセスタイプまたはトレンチタイプの配置を有しうる。さらに、制御ゲート電極150は、半導体層105を貫通して配されることもある。
【0028】
例えば、制御ゲート電極150は、円柱状を有し、したがって、半導体層105内に放射状電界を誘導できる。他の例では、制御ゲート電極150が、楕円柱または多角柱状を有することもできる。
【0029】
複数の電荷保存層130は、制御ゲート電極150と半導体層105との間に介在される。電荷保存層130は、データプログラムのための電荷保存媒体として利用される。例えば、電荷保存層130は、フローティングゲートタイプまたは電荷トラップタイプに動作しうる。
【0030】
例えば、フローティングゲートタイプは、ポリシリコン層のような導電体を備え、電荷トラップタイプは、シリコン窒化層、量子ドットまたはナノクリスタルを備えうる。量子ドットまたはナノクリスタルは、導電体、例えば、金属またはシリコンの微細粒子で構成される。電荷トラップタイプは、電荷の局所的な保存が可能であり、マルチビット動作に利用される。
【0031】
複数のトンネリング絶縁層120は、半導体層105と電荷保存層130との間に介在される。トンネリング絶縁層120は、電荷のトンネリング経路として利用され、動作電圧に応じて適切な厚さに選択される。ブロッキング絶縁層140は、電荷保存層130と制御ゲート電極150との間にそれぞれ介在される。例えば、トンネリング絶縁層120及びブロッキング絶縁層140は、酸化層、窒化層、及び/または高誘電体(high−k)層を備えうる。高誘電体層は、酸化物及び窒化物よりその誘電率の大きい絶縁層と称される。
【0032】
ブロッキング絶縁層140、電荷保存層130及びトンネリング絶縁層120は、制御ゲート電極150の側壁に沿って順次に形成される。例えば、ブロッキング絶縁層140は、制御ゲート電極150を取り囲み、電荷保存層130は、ブロッキング絶縁層140を取り囲み、トンネリング絶縁層120は、電荷保存層130を取り囲むように配される。したがって、トンネリング絶縁層120、電荷保存層130及びブロッキング絶縁層140は、筒状を有しうる。
【0033】
トンネリング絶縁層120は、その隣接した一対が相互接触するように配される。これにより、半導体層105は、トンネリング絶縁層120によって上部の第1領域102及び下部の第2領域104に分割される。メモリセル内でトンネリング絶縁層120がつながり続けて配されるため、第1領域102及び第2領域104は、分離されたチャンネル領域として利用される。これにより、第1領域102にチャンネルが形成されれば、第1電流I1が誘導され、第2領域104にチャンネルが形成されれば、第2電流I2が誘導される。
【0034】
メモリセルがNANDストリングとして配される場合、共通ソースラインが連結されるNANDストリングの端部で、第1領域102及び第2領域104の区分がないこともある。したがって、共通ソースラインに隣接した半導体層105は、基板バイアス電圧を印加するために利用される。
【0035】
第1補助電極170a及び第2補助電極170bは、制御ゲート電極150を基準に相互反対側に配され、半導体層105に容量結合される。第1補助電極170a及び第2補助電極170bは、後述するように、第1領域102及び第2領域104の電位を制御するために利用される。
【0036】
例えば、第1補助電極170aは、第1領域102内にリセスされるように配され、第2補助電極170bは、第2領域104内にリセスされるように配置される。第1補助電極170a及び第2補助電極170bは、制御ゲート電極150に沿ってライン状に配され、相互対称的に配される。
【0037】
第1誘電体層160aは、第1補助電極170aと半導体層105との間に介在され、第2誘電体層160bは、第2補助電極170bと半導体層105との間に介在される。例えば、第1誘電体層160a及び第2誘電体層160bは、適切な絶縁層、例えば、酸化層、窒化層及び/または高誘電体層を備えうる。
【0038】
制御ゲート電極150が第1領域102及び第2領域104に共有されているにも拘わらず、第1補助電極170a及び第2補助電極170bを利用すれば、第1領域102及び第2領域104の電位を別途に制御しうる。これにより、第1電流I1及び第2電流I2を個別的に制御することが可能になる。
【0039】
したがって、不揮発性メモリ素子100は、一つのNANDストリング内に2ページが含まれた場合を表すことができ、その結果少なくとも2ビットのデータを処理しうる。但し、2ビットのデータ処理のためには、電荷保存層130が、電荷トラップタイプに選択される。
【0040】
不揮発性メモリ素子100で、第1電流I1及び第2電流I2は、放射状電界を利用してメモリセルの間にソース及びドレイン領域なしに誘導される。第1電流I1が誘導される第1チャンネルは、第1領域102にソース及びドレイン領域なしに連続して限定される。第2電流I2が誘導される第2チャンネルは、第2領域104でソース及びドレイン領域なしに連続して限定される。したがって、不揮発性メモリ素子100は、ソース及びドレイン領域を省略できるので、高い集積度を有しうる。
【0041】
図4は、本発明の他の実施形態による不揮発性メモリ素子100aを示す斜視図である。
【0042】
図4を参照すれば、不揮発性メモリ素子100aは、図1ないし図3の不揮発性メモリ素子100がアレイ構造で配列された形態に対応しうる。例えば、図1ないし図3の不揮発性メモリ素子100が2ページを有する一つのNANDストリングを表すならば、不揮発性メモリ素子100aは、複数のNANDストリングのアレイ配置を表すことができる。この場合、隣接したNANDストリングで第1補助電極170aまたは第2補助電極170bは、相互共有しうる。
【0043】
第1補助電極170aは、第1補助ライン177aに共通に連結される。第2補助電極170bは、第2補助ライン177bに共通に連結される。これにより、第1補助ライン177a及び第2補助ライン177bを利用してNANDストリングを第1ページ及び第2ページに分けて制御しうる。
【0044】
図5は、図4の不揮発性メモリ素子100aの等価回路図である。
【0045】
図5を参照すれば、メモリセルMCは、ビットラインBL1,BL2,BL3,BL4と共通ソースラインCSLとの間にNANDセルアレイ構造に配される。但し、ビットラインBL1,BL2,BL3,BL4のそれぞれは、一対のページに共有に連結される。第1ページBL1L,BL2R,BL3L,BL4Rは、図4の第1領域102に対応し、第2ページBL1R,BL2L,BL3R,BL4Lは、図4の第2領域104に対応しうる。
【0046】
ワードラインWL00〜WL31は、制御ゲート電極150(図4)に対応しうる。ストリング選択ラインSSLは、ビットラインBL1,BL2,BL3,BL4とメモリセルMCとの間のストリング選択トランジスタSTにカップリングされる。ワードラインWL00〜WL31の数及びビットラインBL1,BL2,BL3,BL4の数は、例示的に示されたものであり、本発明の範囲は、このような例に限定されない。
【0047】
接地選択ラインGSLは、メモリセルMCと共通ソースラインCSLとの間の接地選択トランジスタGTにカップリングされる。ストリング選択トランジスタST及び接地選択トランジスタGTを、図4では省略したが、当業者には明らかである。
【0048】
第1補助ラインAL1は、第1ページBL1L,BL2R,BL3L,BL4R内のメモリセルMCのチャンネル領域、すなわち、第1領域102の半導体層105に容量結合される。第2補助ラインAL2は、第2ページBL1R,BL2L,BL3R,BL4Lのチャンネル領域、すなわち、第2領域104の半導体層105に容量結合される。
【0049】
図6は、本発明のさらに他の実施形態による不揮発性メモリ素子200を示す斜視図である。
【0050】
図6を参照すれば、図4の不揮発性メモリ素子100aが複数個積層されて不揮発性メモリ素子200を構成しうる。制御ゲート電極150は、半導体層達105を貫通して垂直に延伸しうる。積層される不揮発性メモリ素子100aの数は、例示的に示されたものであり、本発明の範囲を限定しない。
【0051】
ビットライン用プラグ180は、制御ゲート電極150の一端に配され、半導体層105を貫通して垂直に延伸しうる。例えば、ビットライン用プラグ180は、図5のビットラインBL1,BL2,BL3,BL4に連結される。
【0052】
共通ソースライン用プラグ190は、制御ゲート電極150の他端に配され、半導体層105を貫通して垂直に延伸しうる。例えば、共通ソースライン用プラグ190は、図5の共通ソースラインCSLに連結される。
【0053】
不揮発性メモリ素子200は、積層構造を利用して高いメモリ容量、すなわち、高い集積度を有しうる。
【0054】
[動作方法]
以下では、図4及び図5の不揮発性メモリ素子100aの動作方法を例示的に説明する。
【0055】
表1は、不揮発性メモリ素子100aのプログラム動作条件を表す。
【0056】
【表1】
【0057】
表1で、選択ビットラインSEL_B/Lは、ビットラインBL1,BL2,BL3,BL4のうち、プログラムのために選択された一つを表し、非選択ビットラインNOS_B/Lは、選択されない残りのものを表す。選択ワードラインSEL_W/Lは、ワードラインWL00〜WL31のうち、プログラムのために選択された一つを表し、非選択ワードラインNOS_W/Lは、選択されない残りのものを表す。
【0058】
図5及び表1を参照すれば、第1ページBL1L,BL2R,BL3L,BL4R及び第2ページBL1R,BL2L,BL3R,BL4Lが分離されてプログラムされる。第1ページプログラムは、第1補助ラインAL1に0Vを印加し、第2補助ラインAL2にプログラム防止電圧VPIを印加して行える。第2ページプログラムは、第1補助ラインAL1にプログラム防止電圧VPIを印加し、第2補助ラインAL2に0Vを印加して行える。0Vは、接地電圧と呼ばれることもある。
【0059】
プログラムのための残りの条件は、第1ページプログラム及び第2ページプログラムで同一でありうる。選択ビットラインSEL_B/L及びストリング選択ラインSSLには、動作電圧Vccが印加され、非選択ビットラインNOS_B/L及び接地選択ラインGSLには、0Vが印加される。選択ワードラインSEL_W/Lには、プログラム電圧Vpgmを印加し、非選択ワードラインNOS_W/Lには、パス電圧Vpassを印加する。共通ソースラインCSL及び半導体層105(Bulk)には、0Vが印加される。
【0060】
プログラム電圧Vpgmは、半導体層105から電荷保存層130に電荷をトンネリングさせるように選択され、パス電圧Vpassは、メモリセルMCをオンにさせるように選択される。
【0061】
例えば、プログラム防止電圧VPIは、0でない正の電圧に選択される。この場合、正のプログラム防止電圧VPIが印加された第1領域102または第2領域104のチャンネル電位が正の値となりうる。このような正のプログラム防止電圧VPIの印加は、ビットラインBL1,BL2,BL3,BL4にチャンネルブースティング電圧を印加した場合と類似している。但し、正のプログラム防止電圧VPIは、第1領域102または第2領域104に選択的に印加されるという点で有利である。
【0062】
第1ページプログラムで、第2補助ラインAL2に印加された正のプログラム防止電圧VPIと容量結合された第2領域104のメモリセルMCのチャンネル電位が上昇する。これにより、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムが抑制される。例えば、プログラム電圧Vpgmが約15ないし20Vである場合、正のプログラム防止電圧VPIは、約7ないし15Vでありうる。逆に、第1補助ラインAL1には、0Vの電圧が印加されるため、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムは可能である。
【0063】
第2ページプログラムで、第1補助ラインAL1に印加された正のプログラム防止電圧VPIと容量結合された第1領域102のメモリセルMCのチャンネル電位が上昇する。これにより、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムが抑制される。逆に、第2補助ラインAL2には、0Vの電圧が印加されるため、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムは可能である。
【0064】
他の例として、プログラム防止電圧VPIは、0でない負の電圧として選択される。この場合、負のプログラム防止電圧VPIが第1領域102または第2領域104のチャンネル電位を負の値にしうる。このような負のプログラム防止電圧VPIの印加は、半導体層105に負のバイアス電圧を印加した場合と類似している。但し、負のプログラム防止電圧VPIは、第1領域102または第2領域104に選択的に印加されるという点で有利である。
【0065】
図7を参照すれば、第1補助ラインAL1または第2補助ラインAL2に印加されたバイアス電圧VALが高くなるにつれて、ストリング選択トランジスタSTのしきい電圧が上昇するということが分かる。すなわち、バイアス電圧VALが0.0から−3.0Vにその絶対値が大きくなった場合、1.0×10−7(1.0e−7)の電流IDを誘導するためにゲートに印加される電圧VGは、約1.5Vから7.5Vに上昇したということが分かる。したがって、負のプログラム防止電圧VPIを利用してストリング選択トランジスタSTをオフにさせうるということが分かる。例えば、プログラム防止電圧VPIは、ストリング選択トランジスタSTを効果的にオフにさせるために−5Vないし−20Vで選択される。
【0066】
第1ページプログラムで、第2補助ラインAL2に印加された負のプログラム防止電圧VPIと容量結合された第2領域104の電位とが負に上昇しうる。これにより、第2ページBL1R,BL2L,BL3R,BL4Lのストリング選択トランジスタSTがオフにされ、メモリセルMCのチャンネル電荷が空乏する。ISPP(Incremental Step Pulse Programming)の場合、プログラム電圧Vpgmが非常に短いパルスの間に供給されるため、チャンネルに電荷が供給されなければ、プログラムが抑制される。したがって、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムが抑制される。逆に、第1補助ラインAL1には、0Vが印加されるため、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムは可能である。
【0067】
第2ページプログラムで、第1補助ラインAL1に印加された負のプログラム防止電圧VPIと容量結合された第1領域102の電位が負に上昇しうる。これにより、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムが抑制される。逆に、第2補助ラインAL2には、0Vが印加されるため、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムは可能である。
【0068】
表2は、不揮発性メモリ素子100aの読み取り動作条件を表す。
【0069】
【表2】
【0070】
図5及び表2を参照すれば、第1ページBL1L,BL2R,BL3L,BL4R及び第2ページBL1R,BL2L,BL3R,BL4Lを分離して読み取り動作を行える。第1ページ読み取りは、第1補助ラインAL1に0Vを印加し、第2補助ラインAL2に読み取り防止電圧VRIを印加して行える。第2ページプログラムは、第1補助ラインAL1に読み取り防止電圧VRIを印加し、第2補助ラインAL2に0Vを印加して行える。
【0071】
読み取り動作のための残りの条件は、第1ページ読み取り及び第2ページ読み取りで同一である。選択ビットラインSEL_B/L、ストリング選択ラインSSL及び接地選択ラインGSLには、動作電圧Vccが印加され、非選択ビットラインNOS_B/Lには、0Vが印加される。選択ワードラインSEL_W/Lには、読み取り電圧Vreadを印加し、非選択ワードラインNOS_W/Lには、パス電圧Vpassを印加する。共通ソースラインCSL及び半導体層105(Bulk)には、0Vが印加される。読み取り電圧Vreadは、メモリセルMCのデータ状態を判読するために適切に選択される。
【0072】
例えば、読み取り防止電圧VRIは、0でない負の電圧で選択される。このような負の読み取り電圧VRIは、前述した負のプログラム防止電圧VPIと同一に選択トランジスタSTをオフにさせる役割を行える。
【0073】
消去動作は、半導体層105(Bulk)に消去電圧を印加し、ワードラインWL00〜WL31に0Vを印加してブロック単位で行われる。他の例では、半導体層105(Bulk)に消去電圧を印加せず、第1補助ラインAL1及び第2補助ラインAL2に消去電圧を印加することも可能である。さらに他の例では、半導体層105、第1補助ラインAL1及び第2補助ラインAL2に同時に消去電圧を印加することも可能である。例えば、消去電圧は、約20Vでありうる。
【0074】
前述した不揮発性メモリ素子100aの動作方法は、図6の不揮発性メモリ素子200にも容易に適用される。この場合、選択されない半導体層105に前述したプログラム防止電圧VPIまたは読み取り防止電圧VRIを印加し、選択された半導体層105でのみプログラムまたは読み取り動作を選択的に行える。
【0075】
[製造方法]
図8ないし図16は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【0076】
図8を参照すれば、半導体基板105a内に複数の溝107を形成しうる。半導体基板105aは、バルク半導体ウェーハの一部分を示している。溝107の離隔距離は、図9のトンネリング絶縁層120が相互連結されるように適切に調節される。溝107の離隔距離が過度に長ければ、トンネリング絶縁層120を接触させることが難しくなりうる。
【0077】
図9を参照すれば、溝107の表面上にトンネリング絶縁層120を形成しうる。例えば、トンネリング絶縁層120は、半導体基板105aを熱的に酸化させて形成しうる。これにより、トンネリング絶縁層120が厚くなるにつれて相互隣接したトンネリング絶縁層120が近づき、結局相互接触しうる。これにより、半導体基板105aは、トンネリング絶縁層120によって分割された第1領域102及び第2領域104を備えうる。
【0078】
次いで、溝107内のトンネリング絶縁層120上に電荷保存層130を形成しうる。次いで、溝107内の電荷保存層130上にブロッキング絶縁層140を形成しうる。次いで、ブロッキング絶縁層140上に溝107を充填するように制御ゲート電極150を形成しうる。
【0079】
図10を参照すれば、制御ゲート電極150の両側の半導体基板105aに一対のトレンチ152を形成しうる。これにより、第1領域102及び第2領域104の幅が狭くなる。
【0080】
図11を参照すれば、トレンチ152によって露出された半導体基板105aの表面上に誘電体層160を形成する。例えば、誘電体層160は、熱酸化法または化学気相蒸着(CVD:Chemical Vapor Deposition)法を利用して形成しうる。
【0081】
図12を参照すれば、トレンチ152内の誘電体層160上に制御ゲート電極150に沿って第1導電層170及び第2導電層175を交互に積層しうる。第1導電層170及び第2導電層175は、相互エッチング選択比を有することが望ましく、例えば、第1導電層170は、シリコンを含み、第2導電層175は、シリコン−ゲルマニウムを含みうる。
【0082】
図13を参照すれば、第2導電層175を選択的に除去して残っている第1導電層170に積層構造の第1補助電極170a及び第2補助電極170bを限定しうる。第1補助電極170aは、第1領域102上に限定され、第2補助電極170bは、第2領域104上に限定される。これにより、第1補助電極170aの間及び第2電極170bの間にある誘電体層160の一部分が露出される。例えば、第2導電層175の選択的な除去は、湿式エッチングを利用しうる。
【0083】
図14を参照すれば、露出された誘電体層160の一部分を選択的に除去して積層構造の第1誘電体層160a及び第2誘電体層160bを限定しうる。第1誘電体層160aは、半導体基板105aと第1補助電極170aとの間に介在され、第2誘電体層160bは、半導体基板105aと第2補助電極170bとの間に介在される。これにより、半導体基板105aの一部分が第1誘電体層160aの間及び第2誘電体層160bの間で露出される。例えば、誘電体層160の露出部分の選択的な除去は、湿式エッチングを利用しうる。
【0084】
図15を参照すれば、露出された半導体基板105aの一部分を選択的に除去し、積層構造の半導体層105を限定しうる。半導体基板105aの一部分の選択的な除去は、湿式エッチングを利用しうる。これにより、SOI基板を利用せず、積層構造の半導体層105を形成しうる。
【0085】
図16を参照すれば、半導体層105の表面上にパッシベーション層190を形成しうる。例えば、パッシベーション層は、熱酸化またはCVDを利用して形成しうる。さらに、半導体層105の間に層間絶縁層(図示せず)をさらに形成することもできる。
【0086】
前述した製造方法によれば、SOI基板を利用せず、バルク状の半導体基板105を利用して積層構造の不揮発性メモリ素子を経済的に製造しうる。
【0087】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供されたものである。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、多種多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【0088】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【0089】
【図1】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図2】図1の不揮発性メモリ素子の平面図である。
【図3】図1の不揮発性メモリ素子のIII−III’線による断面図である。
【図4】本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図5】本発明の実施形態による不揮発性メモリ素子の等価回路図である。
【図6】本発明のさらに他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図7】本発明の実施形態による不揮発性メモリ素子の動作特性の一例を示すグラフである。
【図8】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図9】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図10】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図11】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図12】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図13】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図14】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図15】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図16】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【0090】
100 不揮発性メモリ素子
102 第1領域
104 第2領域
105 半導体層
120 トンネリング絶縁層
130 電荷保存層
140 ブロッキング絶縁層
150 制御ゲート電極
160a 第1誘電体層
160b 第2誘電体層
170a 第1補助電極
170b 第2補助電極
【技術分野】
【0001】
本発明は、半導体素子に係り、特に、電荷保存層を利用してデータを記録及び消去できる不揮発性メモリ素子、その動作方法及びその製造方法に関する。
【背景技術】
【0002】
最近、半導体製品の小型化と共に高速化が要求されている。これにより、このような半導体製品に使われる不揮発性メモリ素子は、さらなる高集積化を要すると共に、高性能化を要している。しかしながら、通常的な平面型不揮発性メモリ素子は、その集積技術の限界によって、その容量及び速度を高めるのに限界がある。
【0003】
不揮発性メモリ素子の性能を向上させるために、立体構造の不揮発性メモリ素子が利用される。例えば、シリコン・オン・インシュレータ(Silicon On Insulator:SOI)基板を利用して立体構造の不揮発性メモリ素子が製造される。このような立体構造の不揮発性メモリ素子は、平面型構造に比べて、広いチャンネル面積を有し、それにより、高い動作速度を有しうる。
【0004】
不揮発性メモリ素子の集積度を大きく向上させるために、多層の積層構造が提案されている。メモリセルが多層に積層されれば、同じ平面上に高容量の不揮発性メモリ素子が製造される。
【0005】
しかしながら、立体構造の不揮発性メモリ素子のソース領域及びドレイン領域は、依然として広い面積を占めている。例えば、NAND構造の不揮発性メモリ素子でも、ソース領域及びドレイン領域は、広い面積を占めており、不揮発性メモリ素子の集積度向上に対する制約となっている。さらに、立体構造の不揮発性メモリ素子は、多層の積層のために高コストを要し、単結晶層の品質を確保し難い。
【発明の開示】
【発明が解決しようとする課題】
【0006】
本発明が解決しようとする技術的課題は、前述した問題点を克服するために案出されたものであって、高性能及び高集積化の可能な不揮発性メモリ素子を提供することである。
【0007】
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供することである。
【0008】
本発明が解決しようとするさらに他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供することである。
【課題を解決するための手段】
【0009】
前記課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。少なくとも一つの半導体層が提供され、複数の制御ゲート電極は、前記半導体層の内部にリセスされて配される。複数の電荷保存層は、前記複数の制御ゲート電極と前記半導体層との間に介在される。少なくとも一つの第1補助電極及び少なくとも一つの第2補助電極は、前記複数の制御ゲート電極を介して相互反対側に配され、前記半導体層にそれぞれ容量結合される。
【0010】
前記本発明による不揮発性メモリ素子の一例において、前記複数の電荷保存層と前記半導体層との間に介在され、その隣接した一対同士相互接触した複数のトンネリング絶縁層がさらに提供される。
【0011】
前記本発明による不揮発性メモリ素子の他の例において、前記複数のトンネリング絶縁層は、前記半導体層を、前記複数の制御ゲート電極に対して第1領域及び第2領域に分離しうる。さらに、前記第1補助電極は、前記第1領域内にリセスされて形成され、前記第2補助電極は、前記第2領域内にリセスされて形成される。さらに、前記第1補助電極と前記半導体層との間に第1誘電体層が介在され、前記第2補助電極と前記半導体層との間に第2誘電体層が介在される。
【0012】
前記本発明による不揮発性メモリ素子のさらに他の例において、複数のブロッキング絶縁層が前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在される。
【0013】
前記課題を達成するための本発明の他の形態による不揮発性メモリ素子が提供される。複数の半導体層が提供され、複数の制御ゲート電極は、前記半導体層を貫通して延伸する。複数の電荷保存層は、前記複数の制御ゲート電極と前記複数の半導体層との間にそれぞれ介在される。複数の第1補助電極は、前記複数の制御ゲート電極の一側に配され、前記複数の半導体層にそれぞれ容量結合される。複数の第2補助電極は、前記複数の制御ゲート電極の他側に配され、前記複数の半導体層にそれぞれ容量結合される。
【0014】
前記本発明による不揮発性メモリ素子の一例において、ビットライン用プラグは、前記複数の制御ゲート電極の一端に配され、前記複数の半導体層を貫通して延伸しうる。
【0015】
前記本発明による不揮発性メモリ素子の他の例において、共通ソースライン用プラグは、前記複数の制御ゲート電極の他端に配され、前記複数の半導体層を貫通して延伸しうる。
【0016】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の動作方法が提供される。ビットラインと共通ソースラインとの間でNANDストリングで連結された複数のメモリセルが提供され、前記NANDストリングは、第1ページ及び第2ページを含む。プログラムステップは、前記複数のメモリセルの少なくとも一つのデータを保存するために提供される。第1ページプログラムステップは、前記第1ページの半導体層に容量結合された第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインにプログラム防止電圧を印加して行う。
【0017】
前記本発明による不揮発性メモリ素子の動作方法の一例において、第2ページプログラムステップは、前記第1ページの半導体層に容量結合された第1補助ラインに前記プログラム防止電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインに前記接地電圧を印加して行える。
【0018】
前記本発明による不揮発性メモリ素子の動作方法の他の例において、前記複数のメモリセルの少なくとも一つのデータを判読する読み取りステップが提供される。第1ページ読み取りステップは、前記第1ページの半導体層に容量結合された第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインに読み取り防止電圧を印加して行える。さらに、第2ページ読み取りステップは、前記第1ページの半導体層に容量結合された第1補助ラインに前記読み取り防止電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインに前記接地電圧を印加して行える。
【0019】
前記他の課題を達成するための本発明の一形態による不揮発性メモリ素子の製造方法が提供される。前記半導体基板上に複数の電荷保存層を形成する。前記複数の電荷保存層上に複数の制御ゲート電極を形成する。前記複数の制御ゲート電極の一側に配され、前記半導体基板に容量結合された一つ以上の第1補助電極を形成する。そして、前記複数の制御ゲート電極の他側に配され、前記半導体基板に容量結合された一つ以上の第2補助電極を形成する。
【0020】
前記本発明による不揮発性メモリ素子の製造方法の一例において、前記半導体基板をエッチングして複数の溝を形成するステップをさらに含み、前記複数の電荷保存層は、前記複数の溝の内部の前記半導体基板上に形成し、前記複数の制御ゲート電極は、前記複数の溝の内部の前記複数の電荷保存層上に形成しうる。
【発明の効果】
【0021】
本発明による不揮発性メモリ素子は、リセス構造またはトレンチ構造を有し、したがって、高い動作速度を有しうる。
【0022】
また、本発明による不揮発性メモリ素子は、一つのNANDストリング内に2ページを有し、その結果少なくとも2ビットのデータを処理しうる。したがって、不揮発性メモリ素子は、大容量のデータ処理に適している。
【0023】
また、本発明による不揮発性メモリ素子は、ソース及びドレイン領域を省略できて、高い集積度を有しうる。さらに、不揮発性メモリ素子は、バルク半導体ウェーハを利用して容易に積層構造で拡張される。したがって、不揮発性メモリ素子は、高集積化に容易であり、高信頼性を確保しうる。
【発明を実施するための最良の形態】
【0024】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されず、多種多様な形態で具現され、単に、本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らしめるために提供されるものである。図面で構成要素は、説明の便宜のために、そのサイズが誇張されている。
【0025】
[構造]
図1は、本発明の一実施形態による不揮発性メモリ素子100を示す斜視図である。図2は、図1の不揮発性メモリ素子100の平面図であり、図3は、図1の不揮発性メモリ素子100のIII−III’線による断面図である。
【0026】
図1ないし図3を参照すれば、半導体層105は、バルク半導体ウェーハの一部分に提供される。例えば、バルク半導体ウェーハは、シリコンウェーハ、ゲルマニウムウェーハまたはシリコン−ゲルマニウムウェーハを備えうる。他の例では、半導体層105が、バルク半導体基板上の半導体エピタキシャル層に提供されることもある。半導体層105は、後述するように、第1領域102及び第2領域104を備えうる。
【0027】
複数の制御ゲート電極150は、半導体基板105の内部にリセスされて配される。すなわち、制御ゲート電極150は、リセスタイプまたはトレンチタイプの配置を有しうる。さらに、制御ゲート電極150は、半導体層105を貫通して配されることもある。
【0028】
例えば、制御ゲート電極150は、円柱状を有し、したがって、半導体層105内に放射状電界を誘導できる。他の例では、制御ゲート電極150が、楕円柱または多角柱状を有することもできる。
【0029】
複数の電荷保存層130は、制御ゲート電極150と半導体層105との間に介在される。電荷保存層130は、データプログラムのための電荷保存媒体として利用される。例えば、電荷保存層130は、フローティングゲートタイプまたは電荷トラップタイプに動作しうる。
【0030】
例えば、フローティングゲートタイプは、ポリシリコン層のような導電体を備え、電荷トラップタイプは、シリコン窒化層、量子ドットまたはナノクリスタルを備えうる。量子ドットまたはナノクリスタルは、導電体、例えば、金属またはシリコンの微細粒子で構成される。電荷トラップタイプは、電荷の局所的な保存が可能であり、マルチビット動作に利用される。
【0031】
複数のトンネリング絶縁層120は、半導体層105と電荷保存層130との間に介在される。トンネリング絶縁層120は、電荷のトンネリング経路として利用され、動作電圧に応じて適切な厚さに選択される。ブロッキング絶縁層140は、電荷保存層130と制御ゲート電極150との間にそれぞれ介在される。例えば、トンネリング絶縁層120及びブロッキング絶縁層140は、酸化層、窒化層、及び/または高誘電体(high−k)層を備えうる。高誘電体層は、酸化物及び窒化物よりその誘電率の大きい絶縁層と称される。
【0032】
ブロッキング絶縁層140、電荷保存層130及びトンネリング絶縁層120は、制御ゲート電極150の側壁に沿って順次に形成される。例えば、ブロッキング絶縁層140は、制御ゲート電極150を取り囲み、電荷保存層130は、ブロッキング絶縁層140を取り囲み、トンネリング絶縁層120は、電荷保存層130を取り囲むように配される。したがって、トンネリング絶縁層120、電荷保存層130及びブロッキング絶縁層140は、筒状を有しうる。
【0033】
トンネリング絶縁層120は、その隣接した一対が相互接触するように配される。これにより、半導体層105は、トンネリング絶縁層120によって上部の第1領域102及び下部の第2領域104に分割される。メモリセル内でトンネリング絶縁層120がつながり続けて配されるため、第1領域102及び第2領域104は、分離されたチャンネル領域として利用される。これにより、第1領域102にチャンネルが形成されれば、第1電流I1が誘導され、第2領域104にチャンネルが形成されれば、第2電流I2が誘導される。
【0034】
メモリセルがNANDストリングとして配される場合、共通ソースラインが連結されるNANDストリングの端部で、第1領域102及び第2領域104の区分がないこともある。したがって、共通ソースラインに隣接した半導体層105は、基板バイアス電圧を印加するために利用される。
【0035】
第1補助電極170a及び第2補助電極170bは、制御ゲート電極150を基準に相互反対側に配され、半導体層105に容量結合される。第1補助電極170a及び第2補助電極170bは、後述するように、第1領域102及び第2領域104の電位を制御するために利用される。
【0036】
例えば、第1補助電極170aは、第1領域102内にリセスされるように配され、第2補助電極170bは、第2領域104内にリセスされるように配置される。第1補助電極170a及び第2補助電極170bは、制御ゲート電極150に沿ってライン状に配され、相互対称的に配される。
【0037】
第1誘電体層160aは、第1補助電極170aと半導体層105との間に介在され、第2誘電体層160bは、第2補助電極170bと半導体層105との間に介在される。例えば、第1誘電体層160a及び第2誘電体層160bは、適切な絶縁層、例えば、酸化層、窒化層及び/または高誘電体層を備えうる。
【0038】
制御ゲート電極150が第1領域102及び第2領域104に共有されているにも拘わらず、第1補助電極170a及び第2補助電極170bを利用すれば、第1領域102及び第2領域104の電位を別途に制御しうる。これにより、第1電流I1及び第2電流I2を個別的に制御することが可能になる。
【0039】
したがって、不揮発性メモリ素子100は、一つのNANDストリング内に2ページが含まれた場合を表すことができ、その結果少なくとも2ビットのデータを処理しうる。但し、2ビットのデータ処理のためには、電荷保存層130が、電荷トラップタイプに選択される。
【0040】
不揮発性メモリ素子100で、第1電流I1及び第2電流I2は、放射状電界を利用してメモリセルの間にソース及びドレイン領域なしに誘導される。第1電流I1が誘導される第1チャンネルは、第1領域102にソース及びドレイン領域なしに連続して限定される。第2電流I2が誘導される第2チャンネルは、第2領域104でソース及びドレイン領域なしに連続して限定される。したがって、不揮発性メモリ素子100は、ソース及びドレイン領域を省略できるので、高い集積度を有しうる。
【0041】
図4は、本発明の他の実施形態による不揮発性メモリ素子100aを示す斜視図である。
【0042】
図4を参照すれば、不揮発性メモリ素子100aは、図1ないし図3の不揮発性メモリ素子100がアレイ構造で配列された形態に対応しうる。例えば、図1ないし図3の不揮発性メモリ素子100が2ページを有する一つのNANDストリングを表すならば、不揮発性メモリ素子100aは、複数のNANDストリングのアレイ配置を表すことができる。この場合、隣接したNANDストリングで第1補助電極170aまたは第2補助電極170bは、相互共有しうる。
【0043】
第1補助電極170aは、第1補助ライン177aに共通に連結される。第2補助電極170bは、第2補助ライン177bに共通に連結される。これにより、第1補助ライン177a及び第2補助ライン177bを利用してNANDストリングを第1ページ及び第2ページに分けて制御しうる。
【0044】
図5は、図4の不揮発性メモリ素子100aの等価回路図である。
【0045】
図5を参照すれば、メモリセルMCは、ビットラインBL1,BL2,BL3,BL4と共通ソースラインCSLとの間にNANDセルアレイ構造に配される。但し、ビットラインBL1,BL2,BL3,BL4のそれぞれは、一対のページに共有に連結される。第1ページBL1L,BL2R,BL3L,BL4Rは、図4の第1領域102に対応し、第2ページBL1R,BL2L,BL3R,BL4Lは、図4の第2領域104に対応しうる。
【0046】
ワードラインWL00〜WL31は、制御ゲート電極150(図4)に対応しうる。ストリング選択ラインSSLは、ビットラインBL1,BL2,BL3,BL4とメモリセルMCとの間のストリング選択トランジスタSTにカップリングされる。ワードラインWL00〜WL31の数及びビットラインBL1,BL2,BL3,BL4の数は、例示的に示されたものであり、本発明の範囲は、このような例に限定されない。
【0047】
接地選択ラインGSLは、メモリセルMCと共通ソースラインCSLとの間の接地選択トランジスタGTにカップリングされる。ストリング選択トランジスタST及び接地選択トランジスタGTを、図4では省略したが、当業者には明らかである。
【0048】
第1補助ラインAL1は、第1ページBL1L,BL2R,BL3L,BL4R内のメモリセルMCのチャンネル領域、すなわち、第1領域102の半導体層105に容量結合される。第2補助ラインAL2は、第2ページBL1R,BL2L,BL3R,BL4Lのチャンネル領域、すなわち、第2領域104の半導体層105に容量結合される。
【0049】
図6は、本発明のさらに他の実施形態による不揮発性メモリ素子200を示す斜視図である。
【0050】
図6を参照すれば、図4の不揮発性メモリ素子100aが複数個積層されて不揮発性メモリ素子200を構成しうる。制御ゲート電極150は、半導体層達105を貫通して垂直に延伸しうる。積層される不揮発性メモリ素子100aの数は、例示的に示されたものであり、本発明の範囲を限定しない。
【0051】
ビットライン用プラグ180は、制御ゲート電極150の一端に配され、半導体層105を貫通して垂直に延伸しうる。例えば、ビットライン用プラグ180は、図5のビットラインBL1,BL2,BL3,BL4に連結される。
【0052】
共通ソースライン用プラグ190は、制御ゲート電極150の他端に配され、半導体層105を貫通して垂直に延伸しうる。例えば、共通ソースライン用プラグ190は、図5の共通ソースラインCSLに連結される。
【0053】
不揮発性メモリ素子200は、積層構造を利用して高いメモリ容量、すなわち、高い集積度を有しうる。
【0054】
[動作方法]
以下では、図4及び図5の不揮発性メモリ素子100aの動作方法を例示的に説明する。
【0055】
表1は、不揮発性メモリ素子100aのプログラム動作条件を表す。
【0056】
【表1】
【0057】
表1で、選択ビットラインSEL_B/Lは、ビットラインBL1,BL2,BL3,BL4のうち、プログラムのために選択された一つを表し、非選択ビットラインNOS_B/Lは、選択されない残りのものを表す。選択ワードラインSEL_W/Lは、ワードラインWL00〜WL31のうち、プログラムのために選択された一つを表し、非選択ワードラインNOS_W/Lは、選択されない残りのものを表す。
【0058】
図5及び表1を参照すれば、第1ページBL1L,BL2R,BL3L,BL4R及び第2ページBL1R,BL2L,BL3R,BL4Lが分離されてプログラムされる。第1ページプログラムは、第1補助ラインAL1に0Vを印加し、第2補助ラインAL2にプログラム防止電圧VPIを印加して行える。第2ページプログラムは、第1補助ラインAL1にプログラム防止電圧VPIを印加し、第2補助ラインAL2に0Vを印加して行える。0Vは、接地電圧と呼ばれることもある。
【0059】
プログラムのための残りの条件は、第1ページプログラム及び第2ページプログラムで同一でありうる。選択ビットラインSEL_B/L及びストリング選択ラインSSLには、動作電圧Vccが印加され、非選択ビットラインNOS_B/L及び接地選択ラインGSLには、0Vが印加される。選択ワードラインSEL_W/Lには、プログラム電圧Vpgmを印加し、非選択ワードラインNOS_W/Lには、パス電圧Vpassを印加する。共通ソースラインCSL及び半導体層105(Bulk)には、0Vが印加される。
【0060】
プログラム電圧Vpgmは、半導体層105から電荷保存層130に電荷をトンネリングさせるように選択され、パス電圧Vpassは、メモリセルMCをオンにさせるように選択される。
【0061】
例えば、プログラム防止電圧VPIは、0でない正の電圧に選択される。この場合、正のプログラム防止電圧VPIが印加された第1領域102または第2領域104のチャンネル電位が正の値となりうる。このような正のプログラム防止電圧VPIの印加は、ビットラインBL1,BL2,BL3,BL4にチャンネルブースティング電圧を印加した場合と類似している。但し、正のプログラム防止電圧VPIは、第1領域102または第2領域104に選択的に印加されるという点で有利である。
【0062】
第1ページプログラムで、第2補助ラインAL2に印加された正のプログラム防止電圧VPIと容量結合された第2領域104のメモリセルMCのチャンネル電位が上昇する。これにより、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムが抑制される。例えば、プログラム電圧Vpgmが約15ないし20Vである場合、正のプログラム防止電圧VPIは、約7ないし15Vでありうる。逆に、第1補助ラインAL1には、0Vの電圧が印加されるため、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムは可能である。
【0063】
第2ページプログラムで、第1補助ラインAL1に印加された正のプログラム防止電圧VPIと容量結合された第1領域102のメモリセルMCのチャンネル電位が上昇する。これにより、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムが抑制される。逆に、第2補助ラインAL2には、0Vの電圧が印加されるため、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムは可能である。
【0064】
他の例として、プログラム防止電圧VPIは、0でない負の電圧として選択される。この場合、負のプログラム防止電圧VPIが第1領域102または第2領域104のチャンネル電位を負の値にしうる。このような負のプログラム防止電圧VPIの印加は、半導体層105に負のバイアス電圧を印加した場合と類似している。但し、負のプログラム防止電圧VPIは、第1領域102または第2領域104に選択的に印加されるという点で有利である。
【0065】
図7を参照すれば、第1補助ラインAL1または第2補助ラインAL2に印加されたバイアス電圧VALが高くなるにつれて、ストリング選択トランジスタSTのしきい電圧が上昇するということが分かる。すなわち、バイアス電圧VALが0.0から−3.0Vにその絶対値が大きくなった場合、1.0×10−7(1.0e−7)の電流IDを誘導するためにゲートに印加される電圧VGは、約1.5Vから7.5Vに上昇したということが分かる。したがって、負のプログラム防止電圧VPIを利用してストリング選択トランジスタSTをオフにさせうるということが分かる。例えば、プログラム防止電圧VPIは、ストリング選択トランジスタSTを効果的にオフにさせるために−5Vないし−20Vで選択される。
【0066】
第1ページプログラムで、第2補助ラインAL2に印加された負のプログラム防止電圧VPIと容量結合された第2領域104の電位とが負に上昇しうる。これにより、第2ページBL1R,BL2L,BL3R,BL4Lのストリング選択トランジスタSTがオフにされ、メモリセルMCのチャンネル電荷が空乏する。ISPP(Incremental Step Pulse Programming)の場合、プログラム電圧Vpgmが非常に短いパルスの間に供給されるため、チャンネルに電荷が供給されなければ、プログラムが抑制される。したがって、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムが抑制される。逆に、第1補助ラインAL1には、0Vが印加されるため、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムは可能である。
【0067】
第2ページプログラムで、第1補助ラインAL1に印加された負のプログラム防止電圧VPIと容量結合された第1領域102の電位が負に上昇しうる。これにより、第1ページBL1L,BL2R,BL3L,BL4Rのプログラムが抑制される。逆に、第2補助ラインAL2には、0Vが印加されるため、第2ページBL1R,BL2L,BL3R,BL4Lのプログラムは可能である。
【0068】
表2は、不揮発性メモリ素子100aの読み取り動作条件を表す。
【0069】
【表2】
【0070】
図5及び表2を参照すれば、第1ページBL1L,BL2R,BL3L,BL4R及び第2ページBL1R,BL2L,BL3R,BL4Lを分離して読み取り動作を行える。第1ページ読み取りは、第1補助ラインAL1に0Vを印加し、第2補助ラインAL2に読み取り防止電圧VRIを印加して行える。第2ページプログラムは、第1補助ラインAL1に読み取り防止電圧VRIを印加し、第2補助ラインAL2に0Vを印加して行える。
【0071】
読み取り動作のための残りの条件は、第1ページ読み取り及び第2ページ読み取りで同一である。選択ビットラインSEL_B/L、ストリング選択ラインSSL及び接地選択ラインGSLには、動作電圧Vccが印加され、非選択ビットラインNOS_B/Lには、0Vが印加される。選択ワードラインSEL_W/Lには、読み取り電圧Vreadを印加し、非選択ワードラインNOS_W/Lには、パス電圧Vpassを印加する。共通ソースラインCSL及び半導体層105(Bulk)には、0Vが印加される。読み取り電圧Vreadは、メモリセルMCのデータ状態を判読するために適切に選択される。
【0072】
例えば、読み取り防止電圧VRIは、0でない負の電圧で選択される。このような負の読み取り電圧VRIは、前述した負のプログラム防止電圧VPIと同一に選択トランジスタSTをオフにさせる役割を行える。
【0073】
消去動作は、半導体層105(Bulk)に消去電圧を印加し、ワードラインWL00〜WL31に0Vを印加してブロック単位で行われる。他の例では、半導体層105(Bulk)に消去電圧を印加せず、第1補助ラインAL1及び第2補助ラインAL2に消去電圧を印加することも可能である。さらに他の例では、半導体層105、第1補助ラインAL1及び第2補助ラインAL2に同時に消去電圧を印加することも可能である。例えば、消去電圧は、約20Vでありうる。
【0074】
前述した不揮発性メモリ素子100aの動作方法は、図6の不揮発性メモリ素子200にも容易に適用される。この場合、選択されない半導体層105に前述したプログラム防止電圧VPIまたは読み取り防止電圧VRIを印加し、選択された半導体層105でのみプログラムまたは読み取り動作を選択的に行える。
【0075】
[製造方法]
図8ないし図16は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【0076】
図8を参照すれば、半導体基板105a内に複数の溝107を形成しうる。半導体基板105aは、バルク半導体ウェーハの一部分を示している。溝107の離隔距離は、図9のトンネリング絶縁層120が相互連結されるように適切に調節される。溝107の離隔距離が過度に長ければ、トンネリング絶縁層120を接触させることが難しくなりうる。
【0077】
図9を参照すれば、溝107の表面上にトンネリング絶縁層120を形成しうる。例えば、トンネリング絶縁層120は、半導体基板105aを熱的に酸化させて形成しうる。これにより、トンネリング絶縁層120が厚くなるにつれて相互隣接したトンネリング絶縁層120が近づき、結局相互接触しうる。これにより、半導体基板105aは、トンネリング絶縁層120によって分割された第1領域102及び第2領域104を備えうる。
【0078】
次いで、溝107内のトンネリング絶縁層120上に電荷保存層130を形成しうる。次いで、溝107内の電荷保存層130上にブロッキング絶縁層140を形成しうる。次いで、ブロッキング絶縁層140上に溝107を充填するように制御ゲート電極150を形成しうる。
【0079】
図10を参照すれば、制御ゲート電極150の両側の半導体基板105aに一対のトレンチ152を形成しうる。これにより、第1領域102及び第2領域104の幅が狭くなる。
【0080】
図11を参照すれば、トレンチ152によって露出された半導体基板105aの表面上に誘電体層160を形成する。例えば、誘電体層160は、熱酸化法または化学気相蒸着(CVD:Chemical Vapor Deposition)法を利用して形成しうる。
【0081】
図12を参照すれば、トレンチ152内の誘電体層160上に制御ゲート電極150に沿って第1導電層170及び第2導電層175を交互に積層しうる。第1導電層170及び第2導電層175は、相互エッチング選択比を有することが望ましく、例えば、第1導電層170は、シリコンを含み、第2導電層175は、シリコン−ゲルマニウムを含みうる。
【0082】
図13を参照すれば、第2導電層175を選択的に除去して残っている第1導電層170に積層構造の第1補助電極170a及び第2補助電極170bを限定しうる。第1補助電極170aは、第1領域102上に限定され、第2補助電極170bは、第2領域104上に限定される。これにより、第1補助電極170aの間及び第2電極170bの間にある誘電体層160の一部分が露出される。例えば、第2導電層175の選択的な除去は、湿式エッチングを利用しうる。
【0083】
図14を参照すれば、露出された誘電体層160の一部分を選択的に除去して積層構造の第1誘電体層160a及び第2誘電体層160bを限定しうる。第1誘電体層160aは、半導体基板105aと第1補助電極170aとの間に介在され、第2誘電体層160bは、半導体基板105aと第2補助電極170bとの間に介在される。これにより、半導体基板105aの一部分が第1誘電体層160aの間及び第2誘電体層160bの間で露出される。例えば、誘電体層160の露出部分の選択的な除去は、湿式エッチングを利用しうる。
【0084】
図15を参照すれば、露出された半導体基板105aの一部分を選択的に除去し、積層構造の半導体層105を限定しうる。半導体基板105aの一部分の選択的な除去は、湿式エッチングを利用しうる。これにより、SOI基板を利用せず、積層構造の半導体層105を形成しうる。
【0085】
図16を参照すれば、半導体層105の表面上にパッシベーション層190を形成しうる。例えば、パッシベーション層は、熱酸化またはCVDを利用して形成しうる。さらに、半導体層105の間に層間絶縁層(図示せず)をさらに形成することもできる。
【0086】
前述した製造方法によれば、SOI基板を利用せず、バルク状の半導体基板105を利用して積層構造の不揮発性メモリ素子を経済的に製造しうる。
【0087】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供されたものである。したがって、本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって前記実施形態を組み合わせて実施するなど、多種多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【0088】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【0089】
【図1】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図2】図1の不揮発性メモリ素子の平面図である。
【図3】図1の不揮発性メモリ素子のIII−III’線による断面図である。
【図4】本発明の他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図5】本発明の実施形態による不揮発性メモリ素子の等価回路図である。
【図6】本発明のさらに他の実施形態による不揮発性メモリ素子を示す斜視図である。
【図7】本発明の実施形態による不揮発性メモリ素子の動作特性の一例を示すグラフである。
【図8】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図9】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図10】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図11】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図12】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図13】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図14】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図15】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【図16】本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
【符号の説明】
【0090】
100 不揮発性メモリ素子
102 第1領域
104 第2領域
105 半導体層
120 トンネリング絶縁層
130 電荷保存層
140 ブロッキング絶縁層
150 制御ゲート電極
160a 第1誘電体層
160b 第2誘電体層
170a 第1補助電極
170b 第2補助電極
【特許請求の範囲】
【請求項1】
少なくとも一つの半導体層と、
前記半導体層の内部にリセスされて配された複数の制御ゲート電極と、
前記複数の制御ゲート電極と前記半導体層との間に介在された複数の電荷保存層と、
前記複数の制御ゲート電極を介して相互反対側に配され、前記半導体層にそれぞれ容量結合された少なくとも一つの第1補助電極及び少なくとも一つの第2補助電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項2】
前記複数の電荷保存層は、前記制御ゲート電極の側壁を取り囲むように配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項3】
前記複数の電荷保存層と前記半導体層との間に介在され、相互接触された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項4】
前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項3に記載の不揮発性メモリ素子。
【請求項5】
前記複数のトンネリング絶縁層及び前記複数のブロッキング絶縁層は、前記複数の制御ゲート電極の側壁を取り囲むように配されたことを特徴とする請求項4に記載の不揮発性メモリ素子。
【請求項6】
前記複数のトンネリング絶縁層は、前記半導体層を、前記複数の制御ゲート電極の側面に対して第1領域及び第2領域に分離することを特徴とする請求項3に記載の不揮発性メモリ素子。
【請求項7】
前記第1補助電極は、前記第1領域内にリセスされて形成され、前記第2補助電極は、前記第2領域内にリセスされて形成されたことを特徴とする請求項6に記載の不揮発性メモリ素子。
【請求項8】
前記第1補助電極と前記半導体層との間に介在された第1誘電体層と、
前記第2補助電極と前記半導体層との間に介在された第2誘電体層と、をさらに備えることを特徴とする請求項7に記載の不揮発性メモリ素子。
【請求項9】
前記第1補助電極は、前記複数の制御ゲート電極の側面上にライン状に配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項10】
前記第2補助電極は、前記複数の制御ゲート電極の側面上にライン状に配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項11】
前記第1補助電極及び前記第2補助電極は、前記複数の制御ゲート電極を基準に対称的に配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項12】
複数の半導体層と、
前記半導体層を貫通して延伸した複数の制御ゲート電極と、
前記複数の制御ゲート電極と前記複数の半導体層との間にそれぞれ介在された複数の電荷保存層と、
前記複数の制御ゲート電極の一側に配され、前記複数の半導体層にそれぞれ容量結合された複数の第1補助電極と、
前記複数の制御ゲート電極の他側に配され、前記複数の半導体層にそれぞれ容量結合された複数の第2補助電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項13】
前記複数の第1補助電極は、前記複数の半導体層内にそれぞれリセスされて形成されたことを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項14】
前記複数の第2補助電極は、前記複数の半導体層内にそれぞれリセスされて形成されたことを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項15】
前記複数の制御ゲート電極の一端に配され、前記複数の半導体層を貫通して延伸した複数のビットライン用プラグをさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項16】
前記複数の制御ゲート電極の他端に配され、前記複数の半導体層を貫通して延伸した複数の共通ソースライン用プラグをさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項17】
前記複数の電荷保存層と前記複数の半導体層との間にそれぞれ介在されて相互接触された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項18】
前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項19】
ビットラインと共通ソースラインとの間でNANDストリングに連結された複数のメモリセルの少なくとも一つにデータを保存するプログラムステップを含み、前記NANDストリングは、第1ページ及び第2ページを含み、
前記プログラムステップは、前記第1ページの半導体層に容量結合された第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインにプログラム防止電圧を印加する第1ページプログラムステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項20】
前記プログラムステップは、
前記第1ページの半導体層に容量結合された前記第1補助ラインに前記プログラム防止電圧を印加し、前記第2ページの半導体層に容量結合された前記第2補助ラインに前記接地電圧を印加する第2ページプログラムステップをさらに含むことを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項21】
前記プログラム防止電圧は、正の電圧であることを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項22】
前記プログラム防止電圧は、負の電圧であることを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項23】
前記複数のメモリセルのうち少なくとも一つのデータを判読する読み取りステップをさらに含み、前記読み取りステップは、
前記第1ページの半導体層に容量結合された前記第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された前記第2補助ラインに読み取り防止電圧を印加する第1ページ読み取りステップを含むことを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項24】
前記読み取りステップは、
前記第1ページの半導体層に容量結合された前記第1補助ラインに前記読み取り防止電圧を印加し、前記第2ページの半導体層に容量結合された前記第2補助ラインに前記接地電圧を印加する第2ページ読み取りステップを含むことを特徴とする請求項23に記載の不揮発性メモリ素子の動作方法。
【請求項25】
前記読み取り防止電圧は、負の電圧であることを特徴とする請求項23に記載の不揮発性メモリ素子の動作方法。
【請求項26】
半導体基板内に複数の電荷保存層を形成するステップと、
前記複数の電荷保存層上に複数の制御ゲート電極を形成するステップと、
前記複数の制御ゲート電極の一側に配され、前記半導体基板に容量結合された一つ以上の第1補助電極を形成するステップと、
前記複数の制御ゲート電極の他側に配され、前記半導体基板に容量結合された一つ以上の第2補助電極を形成するステップと、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項27】
前記半導体基板をエッチングして複数の溝を形成するステップをさらに含み、前記複数の電荷保存層を、前記複数の溝の内部の前記半導体基板上に形成し、前記複数の制御ゲート電極を、前記複数の溝の内部の前記複数の電荷保存層上に形成することを特徴とする請求項26に記載の不揮発性メモリ素子の製造方法。
【請求項28】
前記複数の電荷保存層を形成する前に、前記複数の溝の表面上にその隣接した一対同士相互接触された複数のトンネリング絶縁層を形成するステップをさらに含むことを特徴とする請求項27に記載の不揮発性メモリ素子の製造方法。
【請求項29】
前記複数の制御ゲート電極を形成する前に、前記複数の溝の内部の前記複数の電荷保存層上に複数のブロッキング絶縁層を形成するステップをさらに含むことを特徴とする請求項27に記載の不揮発性メモリ素子の製造方法。
【請求項30】
前記一つ以上の第1補助電極を形成する前に、前記複数の制御ゲート電極を介して前記半導体基板内に一対のトレンチを形成するステップと、
前記一対のトレンチの表面に誘電体層を形成するステップと、をさらに含むことを特徴とする請求項27に記載の不揮発性メモリ素子の製造方法。
【請求項31】
前記一つ以上の第1補助電極は、複数の第1補助電極を備えるように形成し、前記一つ以上の第2補助電極は、複数の第2補助電極を備えるように形成することを特徴とする請求項30に記載の不揮発性メモリ素子の製造方法。
【請求項32】
前記誘電体層を形成するステップ後、
前記一対のトレンチの内部の前記誘電体層に沿って複数の第1導電層及び複数の第2導電層を交互に積層するステップと、
前記複数の第2導電層を選択的に除去して、前記第1導電層を前記複数の第1補助電極及び前記複数の第2補助電極に限定するステップと、をさらに含むことを特徴とする請求項31に記載の不揮発性メモリ素子の製造方法。
【請求項33】
前記複数の第1導電層は、シリコンを含み、前記複数の第2導電層は、シリコン−ゲルマニウムを含むことを特徴とする請求項32に記載の不揮発性メモリ素子の製造方法。
【請求項34】
前記複数の第2導電層を選択的に除去した後、前記複数の第1補助電極の間及び前記複数の第2補助電極の間に露出された前記誘電体層の一部分を選択的にエッチングするステップをさらに含み、
前記誘電体層の残存部分を、前記複数の第1補助電極と前記半導体基板との間の複数の第1誘電体層及び、前記複数の第2補助電極と前記半導体基板との間の複数の第2誘電体層に限定することを特徴とする請求項32に記載の不揮発性メモリ素子の製造方法。
【請求項35】
前記誘電体層のエッチングは、湿式エッチングを利用することを特徴とする請求項34に記載の不揮発性メモリ素子の製造方法。
【請求項36】
前記誘電体層のエッチング後、前記第1補助電極の間及び前記第2補助電極の間に露出された前記半導体基板の一部分を選択的にエッチングして、前記半導体基板の残存部分に複数の半導体層を形成するステップをさらに含むことを特徴とする請求項35に記載の不揮発性メモリ素子の製造方法。
【請求項37】
前記半導体基板のエッチングは、湿式エッチングを利用することを特徴とする請求項36に記載の不揮発性メモリ素子の製造方法。
【請求項38】
前記複数の半導体層の形成後、前記複数の半導体層の表面上にパッシベーション層を形成するステップをさらに含むことを特徴とする請求項36に記載の不揮発性メモリ素子の製造方法。
【請求項1】
少なくとも一つの半導体層と、
前記半導体層の内部にリセスされて配された複数の制御ゲート電極と、
前記複数の制御ゲート電極と前記半導体層との間に介在された複数の電荷保存層と、
前記複数の制御ゲート電極を介して相互反対側に配され、前記半導体層にそれぞれ容量結合された少なくとも一つの第1補助電極及び少なくとも一つの第2補助電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項2】
前記複数の電荷保存層は、前記制御ゲート電極の側壁を取り囲むように配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項3】
前記複数の電荷保存層と前記半導体層との間に介在され、相互接触された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項4】
前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項3に記載の不揮発性メモリ素子。
【請求項5】
前記複数のトンネリング絶縁層及び前記複数のブロッキング絶縁層は、前記複数の制御ゲート電極の側壁を取り囲むように配されたことを特徴とする請求項4に記載の不揮発性メモリ素子。
【請求項6】
前記複数のトンネリング絶縁層は、前記半導体層を、前記複数の制御ゲート電極の側面に対して第1領域及び第2領域に分離することを特徴とする請求項3に記載の不揮発性メモリ素子。
【請求項7】
前記第1補助電極は、前記第1領域内にリセスされて形成され、前記第2補助電極は、前記第2領域内にリセスされて形成されたことを特徴とする請求項6に記載の不揮発性メモリ素子。
【請求項8】
前記第1補助電極と前記半導体層との間に介在された第1誘電体層と、
前記第2補助電極と前記半導体層との間に介在された第2誘電体層と、をさらに備えることを特徴とする請求項7に記載の不揮発性メモリ素子。
【請求項9】
前記第1補助電極は、前記複数の制御ゲート電極の側面上にライン状に配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項10】
前記第2補助電極は、前記複数の制御ゲート電極の側面上にライン状に配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項11】
前記第1補助電極及び前記第2補助電極は、前記複数の制御ゲート電極を基準に対称的に配されたことを特徴とする請求項1に記載の不揮発性メモリ素子。
【請求項12】
複数の半導体層と、
前記半導体層を貫通して延伸した複数の制御ゲート電極と、
前記複数の制御ゲート電極と前記複数の半導体層との間にそれぞれ介在された複数の電荷保存層と、
前記複数の制御ゲート電極の一側に配され、前記複数の半導体層にそれぞれ容量結合された複数の第1補助電極と、
前記複数の制御ゲート電極の他側に配され、前記複数の半導体層にそれぞれ容量結合された複数の第2補助電極と、を備えることを特徴とする不揮発性メモリ素子。
【請求項13】
前記複数の第1補助電極は、前記複数の半導体層内にそれぞれリセスされて形成されたことを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項14】
前記複数の第2補助電極は、前記複数の半導体層内にそれぞれリセスされて形成されたことを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項15】
前記複数の制御ゲート電極の一端に配され、前記複数の半導体層を貫通して延伸した複数のビットライン用プラグをさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項16】
前記複数の制御ゲート電極の他端に配され、前記複数の半導体層を貫通して延伸した複数の共通ソースライン用プラグをさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項17】
前記複数の電荷保存層と前記複数の半導体層との間にそれぞれ介在されて相互接触された複数のトンネリング絶縁層をさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項18】
前記複数の制御ゲート電極と前記複数の電荷保存層との間にそれぞれ介在された複数のブロッキング絶縁層をさらに備えることを特徴とする請求項12に記載の不揮発性メモリ素子。
【請求項19】
ビットラインと共通ソースラインとの間でNANDストリングに連結された複数のメモリセルの少なくとも一つにデータを保存するプログラムステップを含み、前記NANDストリングは、第1ページ及び第2ページを含み、
前記プログラムステップは、前記第1ページの半導体層に容量結合された第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された第2補助ラインにプログラム防止電圧を印加する第1ページプログラムステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項20】
前記プログラムステップは、
前記第1ページの半導体層に容量結合された前記第1補助ラインに前記プログラム防止電圧を印加し、前記第2ページの半導体層に容量結合された前記第2補助ラインに前記接地電圧を印加する第2ページプログラムステップをさらに含むことを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項21】
前記プログラム防止電圧は、正の電圧であることを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項22】
前記プログラム防止電圧は、負の電圧であることを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項23】
前記複数のメモリセルのうち少なくとも一つのデータを判読する読み取りステップをさらに含み、前記読み取りステップは、
前記第1ページの半導体層に容量結合された前記第1補助ラインに接地電圧を印加し、前記第2ページの半導体層に容量結合された前記第2補助ラインに読み取り防止電圧を印加する第1ページ読み取りステップを含むことを特徴とする請求項19に記載の不揮発性メモリ素子の動作方法。
【請求項24】
前記読み取りステップは、
前記第1ページの半導体層に容量結合された前記第1補助ラインに前記読み取り防止電圧を印加し、前記第2ページの半導体層に容量結合された前記第2補助ラインに前記接地電圧を印加する第2ページ読み取りステップを含むことを特徴とする請求項23に記載の不揮発性メモリ素子の動作方法。
【請求項25】
前記読み取り防止電圧は、負の電圧であることを特徴とする請求項23に記載の不揮発性メモリ素子の動作方法。
【請求項26】
半導体基板内に複数の電荷保存層を形成するステップと、
前記複数の電荷保存層上に複数の制御ゲート電極を形成するステップと、
前記複数の制御ゲート電極の一側に配され、前記半導体基板に容量結合された一つ以上の第1補助電極を形成するステップと、
前記複数の制御ゲート電極の他側に配され、前記半導体基板に容量結合された一つ以上の第2補助電極を形成するステップと、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項27】
前記半導体基板をエッチングして複数の溝を形成するステップをさらに含み、前記複数の電荷保存層を、前記複数の溝の内部の前記半導体基板上に形成し、前記複数の制御ゲート電極を、前記複数の溝の内部の前記複数の電荷保存層上に形成することを特徴とする請求項26に記載の不揮発性メモリ素子の製造方法。
【請求項28】
前記複数の電荷保存層を形成する前に、前記複数の溝の表面上にその隣接した一対同士相互接触された複数のトンネリング絶縁層を形成するステップをさらに含むことを特徴とする請求項27に記載の不揮発性メモリ素子の製造方法。
【請求項29】
前記複数の制御ゲート電極を形成する前に、前記複数の溝の内部の前記複数の電荷保存層上に複数のブロッキング絶縁層を形成するステップをさらに含むことを特徴とする請求項27に記載の不揮発性メモリ素子の製造方法。
【請求項30】
前記一つ以上の第1補助電極を形成する前に、前記複数の制御ゲート電極を介して前記半導体基板内に一対のトレンチを形成するステップと、
前記一対のトレンチの表面に誘電体層を形成するステップと、をさらに含むことを特徴とする請求項27に記載の不揮発性メモリ素子の製造方法。
【請求項31】
前記一つ以上の第1補助電極は、複数の第1補助電極を備えるように形成し、前記一つ以上の第2補助電極は、複数の第2補助電極を備えるように形成することを特徴とする請求項30に記載の不揮発性メモリ素子の製造方法。
【請求項32】
前記誘電体層を形成するステップ後、
前記一対のトレンチの内部の前記誘電体層に沿って複数の第1導電層及び複数の第2導電層を交互に積層するステップと、
前記複数の第2導電層を選択的に除去して、前記第1導電層を前記複数の第1補助電極及び前記複数の第2補助電極に限定するステップと、をさらに含むことを特徴とする請求項31に記載の不揮発性メモリ素子の製造方法。
【請求項33】
前記複数の第1導電層は、シリコンを含み、前記複数の第2導電層は、シリコン−ゲルマニウムを含むことを特徴とする請求項32に記載の不揮発性メモリ素子の製造方法。
【請求項34】
前記複数の第2導電層を選択的に除去した後、前記複数の第1補助電極の間及び前記複数の第2補助電極の間に露出された前記誘電体層の一部分を選択的にエッチングするステップをさらに含み、
前記誘電体層の残存部分を、前記複数の第1補助電極と前記半導体基板との間の複数の第1誘電体層及び、前記複数の第2補助電極と前記半導体基板との間の複数の第2誘電体層に限定することを特徴とする請求項32に記載の不揮発性メモリ素子の製造方法。
【請求項35】
前記誘電体層のエッチングは、湿式エッチングを利用することを特徴とする請求項34に記載の不揮発性メモリ素子の製造方法。
【請求項36】
前記誘電体層のエッチング後、前記第1補助電極の間及び前記第2補助電極の間に露出された前記半導体基板の一部分を選択的にエッチングして、前記半導体基板の残存部分に複数の半導体層を形成するステップをさらに含むことを特徴とする請求項35に記載の不揮発性メモリ素子の製造方法。
【請求項37】
前記半導体基板のエッチングは、湿式エッチングを利用することを特徴とする請求項36に記載の不揮発性メモリ素子の製造方法。
【請求項38】
前記複数の半導体層の形成後、前記複数の半導体層の表面上にパッシベーション層を形成するステップをさらに含むことを特徴とする請求項36に記載の不揮発性メモリ素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
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【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2009−99948(P2009−99948A)
【公開日】平成21年5月7日(2009.5.7)
【国際特許分類】
【出願番号】特願2008−208653(P2008−208653)
【出願日】平成20年8月13日(2008.8.13)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
【公開日】平成21年5月7日(2009.5.7)
【国際特許分類】
【出願日】平成20年8月13日(2008.8.13)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】SAMSUNG ELECTRONICS CO.,LTD.
【住所又は居所原語表記】416,Maetan−dong,Yeongtong−gu,Suwon−si,Gyeonggi−do 442−742(KR)
【Fターム(参考)】
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