【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を提供する。
【解決手段】ドレイン領域の一部に半球状の窪みを設けトンネル領域を形成し、フローティングゲート電極はトンネル領域の半球状の窪みに沿って入り込む形状となるように形成する。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を提供する。
【解決手段】フローティングゲート電極を、掘り下げ領域に埋め込んで形成し、ドレイン領域内のトンネル領域と掘り下げ領域に埋め込まれて形成されたフローティングゲート電極の側面との間にトンネル絶縁膜を設ける。 （もっと読む）

【課題】連想メモリの比較デバイス、比較デバイスを制御する方法、および連想メモリを提供する。
【解決手段】データビットを格納する第１のトランジスタＴ１およびデータビットの補数を格納する第２のトランジスタＴ２によって形成されたメモリセルであって、各トランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、各々は、フロント制御ゲート、およびトランジスタを遮断するように制御するバック制御ゲートＢＧ１、ＢＧ２を有する、メモリセルと、各々のフロント制御ゲートに公称読出し電圧を加えることによって読出しモードで動作させ、一方、バック制御ゲートＢＧ１、ＢＧ２を、一方をビット（ＤＡＴＡ）、他方をビットの補数（ＤＡＴＡｂ）で制御し、ビット（ＤＡＴＡ）と格納されたビットが一致する場合には各々のうちの通過トランジスタを遮断し、各々のソースに連結されたソース線ＳＬの電流の有無を検出する比較回路を備える。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】周辺回路の設計の複雑さと、セルの信頼性とを改善するメモリセルを提供する。
【解決手段】絶縁ＢＯＸ層によってベース基板５から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート２０を備え薄膜内にチャネル４を有するＦＥＴトランジスタからなるフラッシュメモリセル１Ａに関する。フラッシュメモリセル１Ａは２つのコントロールゲートを備え、フロント・コントロール・ゲート２２が、フローティングゲート２０の上方に配置され、かつ、ゲート間誘電体層２３によってフローティングゲート２０から分離され、バック・コントロール・ゲート６が、絶縁ＢＯＸ層のみによってチャネル４から分離されるように、ベース基板５内において絶縁ＢＯＸ層の真下に配置され、これらの２つのコントロールゲート２２；６がセル書き込み動作を実行するために併用されるように設計されている。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】微細化に適した構造を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１の内面１１ｂのうちの底面１１ｃに沿って半導体基板１１の中に形成された第２導電型の第１不純物拡散層１２と、側面１１ｄに沿って半導体基板１１の主面１１ａに形成された第２導電型の第２不純物拡散層１３と、内面１１ｂに形成された第１絶縁膜１４を介して側面１１ｄに形成され、底面１１ｃから主面１１ａに至る第１ゲート電極１５と、第２絶縁膜１６を介して第１ゲート電極１５上に形成され、底面１１ｃから主面１１ａに至る第２ゲート電極１７と、を有するメモリトランジスタ１８を具備し、側面１１ｄのうちの第１不純物拡散層１２側の第１側面１１ｄ１と第２不純物拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つ側面１１ｄに沿って形成されるメチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。 （もっと読む）

【課題】セルサイズのさらなる縮小を図ることができる、半導体装置を提供すること。
【解決手段】半導体層２に、トレンチ５が形成されている。半導体層２の表層部には、第１拡散領域３およびドレイン領域が形成されている。第１拡散領域３は、トレンチ５に対して所定方向の一方側に形成され、トレンチ５に隣接している。第２拡散領域６は、所定方向においてトレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５に隣接している。トレンチ５の底面および側面上には、第１絶縁膜８が形成されている。第１絶縁膜８上には、フローティングゲート１１が設けられている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。フローティングゲート１１上には、第２絶縁膜１２が形成されている。第２絶縁膜１２上には、コントロールゲート１３が設けられている。 （もっと読む）

【課題】Ｕ字型の底部を有するフローティングゲートを備える２ビットメモリ構造及びその製作方法を提供する。
【解決手段】メモリ構造は、基板５０と、基板５０上に設けられる制御ゲート７０と、制御ゲート７０の両側に設けられ、それぞれ基板５０に埋まったＵ字型の底部５７を備える複数のフローティングゲート７４と、制御ゲート７０と基板５０の間に設けられる第一誘電層５２と、フローティングゲート７４のＵ字型底部と基板５０の間に設けられる第二誘電層６２と、制御ゲート７０とフローティングゲート７４の間に設けられる第三誘電層６８と、フローティングゲートチャネル８０の周りに設けられるローカルドープ領域５８と、基板５０の中でフローティングゲート７４の一方の側に設けられるソース／ドレイン領域７６と含む。 （もっと読む）

【課題】配線抵抗の電圧ドロップによるデータの消去特性バラツキを抑えることができる半導体装置を提供する。
【解決手段】メモリセル５それぞれは、素子形成基板１に形成されたトレンチ６と、トレンチ６の側壁に形成された酸化膜７と、トレンチ６の底部に形成されたトンネル酸化膜８と、酸化膜７およびトンネル酸化膜８を介してトレンチ６内に形成され、データが書き込まれるかまたはデータが読み出されるフローティングゲート９と、トンネル酸化膜８においてフローティングゲート９とは反対側に形成され、フローティングゲート９に書き込まれたデータを消去するための裏面電極２とを備えている。データの消去の際には、裏面電極２に電圧を印加することにより、各メモリセル５に記憶されたデータを一括消去する。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】垂直ＭＯＳ構造を採用することにより、製造プロセスを簡略化した不揮発性半導体記憶素子を提供することを課題とする。
【解決手段】
不揮発性半導体記憶素子は、半導体基板の上に形成される埋め込み酸化層２の上の第１領域に形成されるｎ＋型ドレイン層３を備える。このｎ＋型ドレイン層３の上には、ｐ型半導体層４が形成され、ｐ型半導体層４の上にはｎ＋型ソース層５が形成される。第１領域に隣接する第２領域には、ｎ＋型ドレイン層３、ｐ型半導体層４及びｎ＋型ソース層５と絶縁分離され、埋め込み酸化層２の上に形成されるフローティングゲート１０が形成される。第２領域に隣接する第３領域には、ｎ＋型ドレイン層３及びｐ型半導体層４と同一層を含む積層体の上部にコントロールゲートコンタクト層１２が形成される。コントロールゲートコンタクト層１２は、フローティングゲート１０と絶縁分離される。 （もっと読む）

【課題】高集積化が可能であり、動作信頼性の高い不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板は、上向き配置されて互いに対面する１対の側壁チャンネル領域を有する。フローティングゲート電極は、１対の側壁チャンネル領域間を充填し、半導体基板上に突出される。そして、制御ゲート電極は、フローティングゲート電極の一部分を覆うように、半導体基板上に配される。少なくとも１対の側壁チャンネル領域は、互いに対向配置される。 （もっと読む）

【課題】メモリセルのカップリング比の向上、ばらつきの低減および絶縁耐圧の向上を図れる構成を提供する。
【解決手段】シリコン基板１は、シリコン酸化膜４を埋め込み形成したＳＴＩ２により活性領域３に分離される。活性領域３の上部にトンネル絶縁膜５、浮遊ゲート電極６、電極間絶縁膜７、制御ゲート電極８が積層形成されている。シリコン酸化膜４の凹部４ａの両端の端部４ｂは、活性領域３および浮遊ゲート電極６と対向する部分の膜厚ｄ１が電極間絶縁膜７の膜厚ｄ２とほぼ同じに設定される。シリコン酸化膜４の中央部の底面部４ｃは、シリコン基板１の上面よりも下がった位置に凹部として形成される。 （もっと読む）

【課題】読み出し速度の高速化と駆動電圧の低電圧化をさらに進めることができるようにした不揮発性半導体記憶装置およびその製造方法、半導体装置を提供する。
【解決手段】Ｓｉ基板１上に形成されたＳｉＯ₂膜４と、ＳｉＯ₂膜４上に形成されたフローティングゲート５と、フローティングゲート５上に形成されたＳｉＯ₂膜６と、ＳｉＯ₂膜６上に形成されたＳｉ層９と、Ｓｉ層９上に形成されたゲート酸化膜８と、ゲート酸化膜８上に形成されたコントロールゲート９と、を有し、Ｓｉ基板１には、データを書き込むため高耐圧ソース層１３及びドレイン層１４が形成されており、コントロールゲート１１の両側下のＳｉ層９には、データを読み出すための低耐圧ソース層１５及びドレイン層１６が形成されている。 （もっと読む）

【目的】シリコン層の下側に電荷蓄積膜を有する不揮発性メモリを容易に製造する不揮発性メモリ製造方法を提供する。
【構成】複数のメモリセルが少なくとも１次元のセル配列なす不揮発性メモリを、支持基板と埋込酸化膜とシリコン層とからなるＳＯＩウエハに形成する不揮発性メモリ製造方法であり、複数孔の孔配列パターンに従って該シリコン層及び埋込酸化膜に対して異方性エッチング処理を施して該シリコン層を貫通し該埋込酸化膜の内部に伸張する複数の貫通孔を形成し、該貫通孔を介して露出した埋込酸化膜に対して等方性エッチング処理を施して各々が該貫通孔の半径方向に広がる複数の円柱腔を形成し、該円柱腔を電荷蓄積膜で充填する。さらに、該円柱腔の所定領域内の電荷蓄積膜を素子分離膜で置換して残された電荷蓄積膜を島状に形成し、当該島状に形成された電荷蓄積膜上方のシリコン層にアクティブ領域を形成する。 （もっと読む）

【課題】隣接するフローティングゲートの電気的干渉を抑える。
【解決手段】アクティブ領域を限定する素子分離膜１４を含む半導体基板１１の上部に第１のスペーサを形成する。この第１のスペーサの一部を除去してアクティブ領域の一部を露出し、露出したアクティブ領域を除去して第１のリセスを形成し、第１のスペーサを除去する。また、リセスを含む全体構造の上部にトンネル酸化膜１６と導電膜１７を形成し、この導電膜１７を含む全体構造の上部に第２のスペーサ１８を形成する。第２のスペーサ１８の一部を除去して導電膜１７の一部を露出し、露出した導電膜１７を除去して第２のリセスを形成して第２のスペーサ１８を除去する。そして、導電膜１７の上部に誘電体膜とコントロールゲートを形成する。これにより、ハードマスクを使用する工程を必要とすることなく、均一にアクティブ領域の幅ならびにフローティングゲートの面積と誘電体膜の面積を増加させる。 （もっと読む）

【課題】必要なチャネル長を保ちながらゲート幅を小さくできるシュリンクに適した半導体装置を提供する。
【解決手段】半導体基板と、前記半導体基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜の下に第１の方向に沿ってそれぞれ所定間隔をもって帯状に形成された複数の拡散層１、２と、前記第１の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔をもって前記複数の拡散層を跨ぐように帯状に形成されたコントロールゲート７と、前記半導体基板に前記拡散層より深く前記複数の拡散層の間に形成された溝部と、前記溝部の側面及び底面に形成された第２の絶縁膜と、前記溝部の底面に形成された第２の絶縁膜と前記第１の絶縁膜との間であり、かつ前記コントロールゲートの下方に配置されたフローティングゲートと、を備える。 （もっと読む）

所定数のフラッシュメモリセルアレイによって占められる集積回路領域を低減するために、フローティングゲート電荷蓄積素子（１０３、１０５、１１１、１１３）が、基板トレンチ（６０、６１）の側壁に沿って配置され、ドープされたポリシリコンスペーサから形成されていることが好ましい。デュアルフローティングゲートメモリセルアレイが、一例としてこの構造を有するセルを含む。メモリセルのＮＡＮＤアレイが、このセル構造の用途の他の例である。メモリセルおよびアレイ構造は、具体的に様々なＮＯＲおよびＮＡＮＤメモリセルアレイアーキテクチャに対する広い用途を有している。
（もっと読む）