半導体記憶装置およびその制御方法
【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書換え可能な不揮発性メモリを有する半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置は、選択トランジスタをフローティングゲートトランジスタと直列とし、このフローティングゲートトランジスタのフローティングゲート電極をバルク基板に形成された高濃度Ｎ型拡散領域上に薄いトンネル酸化膜を介して容量性結合してシングルポリフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を形成し、電圧をフローティングゲートトランジスタの制御ラインに印加し、そのソース層を接地して記憶素子のデータを消去している（例えば、特許文献１参照。）。
【０００３】
また、フラッシュメモリセルを、バルク基板に形成したＰウェル層とＮウェル層にそれぞれ形成した２つのトランジスタを一つのフローティングゲート電極で直列に接続して構成し、消去動作においては、コントロールゲート電極およびドレイン層を接地してソース層に７Ｖの電圧を印加し、フローティングゲート電極からトンネル電流で電子を引抜いてフラッシュメモリのしきい電圧を下げ、書込み動作においては、ドレイン層を接地してコントロールゲートおよびソース層に５Ｖの電圧を印加し、フローティングゲート電極にホットエレクトロンを注入してフラッシュメモリのしきい電圧を上げ、このしきい電圧の大小により記憶されたデータを読出しているものもある（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００３−５０１８０６号公報（主に第８頁段落００１５−００１６、第２図、第４図）
【特許文献２】特開２００１−２２９６９０号公報（第５頁段落００１１−第６頁段落００２１、第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術においては、いずれもバルク基板にシングルポリフラッシュＥＥＰＲＯＭやフラッシュメモリを形成しているので、ソース−ドレイン間の耐圧が高く上記のような書込み動作が可能であるが、薄膜のシリコンからなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層を埋込み酸化膜上に積層した完全空乏型のＳＯＩ構造の半導体記憶装置においては、ＳＯＩ層に形成するＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース−ドレイン間の耐圧を十分に確保することが難しく、ゲート絶縁膜を通してフローティングゲート電極に電荷を注入することができず、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成すると、書込み動作ができないという問題がある。
【０００６】
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、半導体記憶装置が、シリコン基板領域に形成された第１の拡散層、第２の拡散層、前記第１および第２の拡散層間に配置された第３の拡散層、および前記第１、第２、第３の拡散層から絶縁分離されて設けられた第４の拡散層とを有するシリコン基板と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線と、前記第２の拡散層に、第２の電位を与える第２の制御線と、前記第４の拡散層に、第３の電位を与える第３の制御線と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第２の拡散層とオーバーラップした面積よりも大きく、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さいことを特徴とする。
【発明の効果】
【０００８】
これにより、本発明は、シリサイド層により高濃度拡散層を介してチャネル領域に電気的に接続するソース層（第１の拡散層）、またはドレイン層（第２の拡散層）をオープン状態にしてＭＯＳＦＥＴの静電容量を変化させることができ、ＭＯＳキャパシタとの容量カップリングを利用してソース−ドレイン間の耐圧に関わらず、フローティングゲート電極への電荷の注入、または引抜きが可能になり、ソース−ドレイン間の耐圧が低いＳＯＩ構造のＭＯＳＦＥＴを用いた半導体記憶装置においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを形成することができるという効果が得られる。
【図面の簡単な説明】
【０００９】
【図１】実施例１の半導体記憶装置の上面を示す説明図
【図２】図１のＡ−Ａ断面線に沿った断面を示す説明図
【図３】図１のＢ−Ｂ断面線に沿った断面を示す説明図
【図４】実施例１のＳＯＩ層上の領域の設定状態を示す説明図
【図５】実施例１の半導体記憶装置の製造方法を示す説明図
【図６】実施例１の記憶素子の消去動作を示す説明図
【図７】実施例１の記憶素子の書込み動作を示す説明図
【図８】実施例２のＭＯＳキャパシタの断面を示す説明図
【図９】実施例２の半導体記憶装置の製造方法を示す説明図
【図１０】実施例２の半導体記憶装置の製造方法を示す説明図
【発明を実施するための形態】
【００１０】
以下に、図面を参照して本発明による半導体記憶装置およびその製造方法の実施例について説明する。
【実施例１】
【００１１】
図１は実施例１の半導体記憶装置の上面を示す説明図、図２は図１のＡ−Ａ断面線に沿った断面を示す説明図、図３は図１のＢ−Ｂ断面線に沿った断面を示す説明図、図４は実施例１のＳＯＩ層上の領域の設定状態を示す説明図、図５は実施例１の半導体記憶装置の製造方法を示す説明図、図６は実施例１の記憶素子の消去動作を示す説明図、図７は実施例１の記憶素子の書込み動作を示す説明図である。
【００１２】
なお、図１は、第１および第２の層間絶縁膜を取り除いた状態で描いてある。
図１、図２、図３において、１は半導体基板であり、シリコン（Ｓｉ）からなる支持基板２と、支持基板２上に形成された１５００Å（オングストローム）程度の膜厚の酸化シリコン（ＳｉＯ２）からなる埋込み酸化膜３と、埋込み酸化膜３上に形成された５００Å程度の膜厚の単結晶シリコンからなるシリコン基板領域としてのＳＯＩ層４とで形成されたＳＯＩ構造の基板である。
【００１３】
本実施例のＳＯＩ層４上には、図４に示すように、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ９（後述）を形成するためのキャパシタ形成領域５と、ＭＯＳＦＥＴを形成するためのトランジスタ形成領域６、およびキャパシタ形成領域５およびトランジスタ形成領域６のそれぞれの周囲を囲って隣り合う互いの間を絶縁分離する素子分離層３８（後述）を形成するための素子分離領域７が設定されている。
【００１４】
本実施例のトランジスタ形成領域６には、それぞれＭＯＳＦＥＴの一種であるｎＭＯＳ素子８が形成され、キャパシタ形成領域５にはそれぞれＭＯＳキャパシタ９が形成され、一つのトランジスタ形成領域６に形成されたｎＭＯＳ素子８と、その近傍の一つのキャパシタ形成領域５に形成されたＭＯＳキャパシタ９を直列に組合せて、図１、図４に太い２点鎖線で示す記憶素子形成領域１０に一つの記憶素子１１が形成され、電気的に書換え可能な１ビットの不揮発性メモリとして機能する。
【００１５】
１２はゲート絶縁膜であり、図２、図３に示すようにＳＯＩ層４上に形成されたｎＭＯＳ素子８およびＭＯＳキャパシタ９が共通に用いる酸化シリコン等の絶縁材料からなる５０〜１５０Å程度の膜厚の絶縁膜である。
１３はフローティングゲート電極であり、ゲート絶縁膜１２を挟んでキャパシタ形成領域５およびトランジスタ形成領域６のＳＯＩ層４に対向配置されたポリシリコン等からなる電極であって、図１に示すようにトランジスタ形成領域６をその中央部で２分し、キャパシタ形成領域５上のトランジスタ形成領域６側の一部を覆うように配置されてｎＭＯＳ素子８およびＭＯＳキャパシタ９が共通に用いるゲート電極として機能すると共に、その側面には酸化シリコン等の絶縁材料からなる絶縁膜１４が形成されており、ゲート絶縁膜１２や絶縁膜１４等により外部から電気的に絶縁されたフローティング状態にされている。
【００１６】
トランジスタ形成領域６のＳＯＩ層４のフローティングゲート電極１３の両側には、比較的高濃度の砒素（Ａｓ）等のＮ型不純物を拡散（例えば１×１０１８イオン／ｃｍ３以上）させた第１の拡散層としてのソース層１６（Ｎ＋）および第２の拡散層としてのドレイン層１７（Ｎ＋）が形成され、そのソース層１６とドレイン層１７とに挟まれたフローティングゲート電極１３下の比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させたＳＯＩ層４の領域（Ｐ−）がｎＭＯＳ素子８のチャネル領域１８（第３の拡散層）として機能する。
【００１７】
１９は高濃度拡散層としてのＰ＋拡散層であり、ソース層１６とチャネル領域１８との界面近傍のソース層１６に、界面に沿ってゲート幅（図１にＥで示す図２にＬｇで示すゲート長の直交方向のＳＯＩ層４の長さをいう。）の１／５程度の長さで、チャネル領域１８に拡散された不純物と同じ型の不純物（本実施例ではＰ型）を比較的高濃度に拡散（例えば１×１０２０イオン／ｃｍ３以上）させてチャネル領域１８に直接接するように形成され、ソース層１６とチャネル領域１８とを電気的に接続する機能を有している。
【００１８】
２１はキャパシタ電極であり、図３に示すようにキャパシタ形成領域５のＳＯＩ層４に、ソース層１６と同じ型の不純物（本実施例ではＮ型）を比較的高濃度に拡散（例えば１×１０１８イオン／ｃｍ３以上）させて形成された拡散層（本実施例ではＮ＋）であって、そのｎＭＯＳ素子８側の一部の領域が、ゲート絶縁膜１２を挟んでフローティングゲート電極１３の端部に対向配置されている。
【００１９】
２２はシリサイド層であり、コバルト（Ｃｏ）等のシリサイド化材料をアニール処理によりシリコンと化合させて形成された化合物からなる導電性を有する層であって、キャパシタ電極２１上、ドレイン層１７上、並びにソース層１６およびＰ＋拡散層１９上に形成されている。
このソース層１６およびＰ＋拡散層１９上を覆うシリサイド層２２により、ソース層１６とＰ＋拡散層１９とが電気的に接続され、ソース層１６がＰ＋拡散層１９と同じ型の不純物を拡散させたチャネル領域１８とも接続される。
【００２０】
本実施例のＭＯＳキャパシタ９のキャパシタ電極２１とフローティングゲート電極１３との間の静電容量Ｃ１（ＭＯＳキャパシタの静電容量Ｃ１という。図６参照）、ｎＭＯＳ素子８のソース層１６およびシリサイド層２２とＰ＋拡散層１９とにより接続されたチャネル領域１８とフローティングゲート電極１３との間の静電容量Ｃ２（ソース層側の静電容量Ｃ２という。図６参照）、並びにｎＭＯＳ素子８のドレイン層１７とフローティングゲート電極１３との間の静電容量Ｃ３（ドレイン層側の静電容量Ｃ３という。図７参照）は、キャパシタ面積（キャパシタ電極２１とフローティングゲート電極１３との対向面積をいう。）やＭＯＳＦＥＴ面積（ソース層１６およびチャネル領域１８とフローティングゲート電極１３との対向面積、もしくはドレイン層１７とフローティングゲート電極１３との対向面積をいう。）またはゲート幅Ｅを調節して、Ｃ３＜Ｃ１＜Ｃ２となるように設定されている。
【００２１】
この場合に、静電容量Ｃ１とＣ３との関係は、Ｃ３＜＜Ｃ１となるように設定することが望ましい。
２５は第１の層間絶縁膜であり、ＳＯＩ層４上に形成されたｎＭＯＳ素子８およびＭＯＳキャパシタ９を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
２６は第２の層間絶縁膜であり、ＳＯＩ層４上に形成された第１の層間絶縁膜２５上を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
【００２２】
２８はコンタクトプラグであり、第１の層間絶縁膜２５を貫通してｎＭＯＳ素子８のソース層１６、ｎＭＯＳ素子８のドレイン層１７、ＭＯＳキャパシタ９のキャパシタ電極２１上のシリサイド層２２に達する貫通穴として開口されたコンタクトホール２９に、それぞれタングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
ｎＭＯＳ素子８のソース層１６およびＰ＋拡散層１９にシリサイド層２２を介して接続するコンタクトプラグ２８は、図２に示すように、第１の層間絶縁膜２５上に形成された第１の制御線としてのソース線３１（ＳＬ）に、ｎＭＯＳ素子８のドレイン層１７にシリサイド層２２を介して接続するコンタクトプラグ２８は第１の層間絶縁膜２５上に形成された中継配線３２に、ＭＯＳキャパシタ９のキャパシタ電極２１にシリサイド層２２を介して接続するコンタクトプラグ２８は、図３に示すように、第１の層間絶縁膜２５上に形成された第３の制御線としてのワード線３３（ＷＬ）に電気的に接続している。
【００２３】
３５はビアプラグであり、第２の層間絶縁膜２６を貫通して第１の層間絶縁膜２５上に形成された中継配線３２に達する貫通穴として開口されたビアホール３６に、タングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
中継配線３２に接続するビアプラグ３５は、第２の層間絶縁膜２６上に形成された第２の制御線としてのビット線３７（ＢＬ）に電気的に接続している。これによりｎＭＯＳ素子８のドレイン層１７はビット線３７に電気的に接続される。
【００２４】
本実施例のソース線３１、中継配線３２、ワード線３３、ビット線３７は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の比較的導電性に優れた配線材料で形成されている。
３８は素子分離層であり、素子分離領域７のＳＯＩ層４に、酸化シリコン等の絶縁材料で埋込み酸化膜３に達する絶縁層として形成され、ＳＯＩ層４の隣合うキャパシタ形成領域５の相互間、キャパシタ形成領域５とトランジスタ形成領域６との間を電気的に絶縁分離する機能を有している。
【００２５】
本実施例の記憶素子１１は、隣接する記憶素子１１とは線対称に形成されており、ソース線３１、中継配線３２、ワード線３３、ビット線３７に接続するそれぞれのコンタクトプラグ２８は、隣接する記憶素子１１のそれぞれのコンタクトプラグ２８との兼用になっている。
図５において、４１はレジストマスクであり、フォトリソグラフィにより半導体基板１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
【００２６】
以下に、図５にＰで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
なお、図５において、各工程の右側は図２と同様の断面で示した図２の右側に示したｎＭＯＳ素子８の製造方法を示し、左側は図３と同様の断面で示したＭＯＳキャパシタ９の製造方法を示す。
【００２７】
Ｐ１、支持基板２上に埋込み酸化膜３を介して比較的低濃度のＰ型不純物（Ｐ−）を拡散させたＳＯＩ層４を積層した半導体基板１のＳＯＩ層４に、キャパシタ形成領域５とトランジスタ形成領域６およびそれらの周囲を囲む素子分離領域７を設定した半導体基板１を準備し、ＳＯＩ層４の素子分離領域７に、つまりトランジスタ形成領域６とキャパシタ形成領域５との間にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により埋込み酸化膜３に達する素子分離層３８を形成する。
【００２８】
Ｐ２、熱酸化法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート絶縁膜１２を形成するための酸化シリコンからなるシリコン酸化膜１２ａを形成し、シリコン酸化膜１２ａ上にＣＶＤ法によりフローティングゲート電極１３を形成するためのポリシリコン膜１３ａを堆積する。
Ｐ３、フォトリソグラフィによりポリシリコン膜１３ａ上にフローティングゲート電極１３の形成領域を覆うレジストマスク４１（不図示）を形成し、ドライエッチング等により露出しているポリシリコン膜１３ａおよびシリコン酸化膜１２ａをエッチングしてＳＯＩ層４を露出させ、トランジスタ形成領域６のＳＯＩ層４を２分し、キャパシタ形成領域５のＳＯＩ層４上の一部を覆うと共に、ゲート絶縁膜１２を介してそれぞれのＳＯＩ層４に対向するフローティングゲート電極１３を形成し、前記のレジストマスク４１の除去後に、フローティングゲート電極１３およびＳＯＩ層４上等に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成し、異方性エッチングによりＳＯＩ層４上の全面をエッチングして、フローティングゲート電極１３の上面およびＳＯＩ層４の上面を露出させ、フローティングゲート電極１３の側面に絶縁膜１４を形成する。
【００２９】
そして、フォトリソグラフィによりキャパシタ形成領域５のＳＯＩ層４、トランジスタ形成領域６のｎＭＯＳ素子８のドレイン層１７を形成する領域のＳＯＩ層４、およびソース層１６を形成する領域のフローティングゲート電極１３に隣接するＰ＋拡散層１９を形成する領域を除くＳＯＩ層４を露出させた開口部を有するレジストマスク４１を形成し、これをマスクとして各ＳＯＩ層４上に、高濃度のＮ型不純物をイオン注入してフローティングゲート電極１３の両側のＳＯＩ層４にソース層１６およびドレイン層１７、並びにキャパシタ形成領域５のＳＯＩ層４にキャパシタ電極２１を形成する。
【００３０】
これにより、ソース層１６とドレイン層１７とに挟まれたフローティングゲート電極１３下にチャネル領域１８が形成され、キャパシタ電極２１のフローティングゲート電極１３に覆われていない領域に高濃度のＮ型不純物が注入される。
Ｐ４、Ｎ型不純物の注入に用いたレジストマスク４１を除去し、フォトリソグラフィによりトランジスタ形成領域６のＳＯＩ層４上に、ｎＭＯＳ素子８のソース層１６を形成する領域のフローティングゲート電極１３に隣接する部位、つまりソース層１６とチャネル領域１８との界面近傍のチャネル領域１８に隣接するソース層１６の端部のＳＯＩ層４の一部を露出させた開口部を有するレジストマスク４１（不図示）を形成し、これをマスクとしてＳＯＩ層４上に高濃度のＰ型不純物をイオン注入してソース層１６にＰ＋拡散層１９を形成する。
【００３１】
前記のレジストマスク４１を除去し、全面に、つまりフローティングゲート電極１３、絶縁膜１４、Ｐ＋拡散層１９を含むソース層１６、ドレイン層１７、キャパシタ電極２１、素子分離層３８上に、スパッタ法によりシリサイド化材料層を形成し、５００℃のアニール処理を含むサリサイド処理によりＰ＋拡散層１９を含むソース層１６、ドレイン層１７、およびキャパシタ電極２１上のシリサイド化材料層をシリサイド化して前記各拡散層を覆うシリサイド層２２を形成する。この場合のサリサイド処理はアニール処理を施してから不要なシリサイド化材料層を除去するまでの処理をいう。
【００３２】
これにより、ソース層１６とＰ＋拡散層１９上にシリサイド層２２が形成され、ソース層１６とＰ＋拡散層１９とが電気的に接続される。
Ｐ５、上記のようにして形成されたｎＭＯＳ素子８、ＭＯＳキャパシタ９および素子分離層３８上を含むＳＯＩ層４上にＣＶＤ法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して第１の層間絶縁膜２５を形成する。
【００３３】
第１の層間絶縁膜２５の形成後に、フォトリソグラフィにより第１の層間絶縁膜２５上に、ｎＭＯＳ素子８のソース層１６、ｎＭＯＳ素子８のドレイン層１７、ＭＯＳキャパシタ９のキャパシタ電極２１上のコンタクトホール２９の形成領域の第１の層間絶縁膜２５を露出させた開口部を有するレジストマスク４１（不図示）を形成し、これをマスクとして異方性エッチングにより第１の層間絶縁膜２５を貫通してソース層１６、ドレイン層１７、キャパシタ電極２１上のシリサイド層２２に達するコンタクトホール２９を形成する。
【００３４】
前記のレジストマスク４１を除去し、スパッタ法等によりコンタクトホール２９内に導電材料を埋め込んでコンタクトプラグ２８を形成し、その上面を平坦化処理して第１の層間絶縁膜２５の上面を露出させる。
次いで第１の層間絶縁膜２５上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、ｎＭＯＳ素子８のソース層１６にコンタクトプラグ２８、シリサイド層２２を介して接続するソース線３１（ＳＬ）、ドレイン層１７にコンタクトプラグ２８、シリサイド層２２を介して接続する中継配線３２、ＭＯＳキャパシタ９のキャパシタ電極２１にコンタクトプラグ２８、シリサイド層２２を介して接続するワード線３３（ＷＬ）を形成する。
【００３５】
その後、工程Ｐ５と同様にして、第１の層間絶縁膜２５上に第２の層間絶縁膜２６を形成し、第２の層間絶縁膜２６を貫通して中継配線３２に達するビアホール３６に導電材料を埋込んでビアプラグ３５を形成し、第２の層間絶縁膜２６上にｎＭＯＳ素子８のドレイン層１７にビアプラグ３５、中継配線３２、コンタクトプラグを介して接続するビット線３７を形成して、図１ないし図３に示す本実施例の記憶素子１１を有する半導体記憶装置を形成する。
【００３６】
このようにして形成された記憶素子１１のデータを消去するときは、図６に示すように、全ての記憶素子１１のｎＭＯＳ素子８のドレイン層１７に接続するビット線３７（ＢＬ）をオープン状態（電気的にどこにも接続されていない状態、または高インピーダンス状態をいう。）にし、ＭＯＳキャパシタ９のキャパシタ電極２１に接続するワード線３３（ＷＬ）を接地（ＧＮＤ：０Ｖ）し、ｎＭＯＳ素子８のシリサイド層２２によりＰ＋拡散層１９を介してチャネル領域１８に接続されているソース層１６に接続するソース線３１（ＳＬ）に１０〜１５Ｖの電圧を印加する。
【００３７】
このとき、ｎＭＯＳ素子８のドレイン層１７はオープン状態にされているので、ｎＭＯＳ素子８の静電容量はソース層１６側の静電容量Ｃ２のみが有効となり、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８の静電容量Ｃ２とは、Ｃ１＜Ｃ２となるように設定されているため、ソース層１６に印加された電圧は容量カップリングによりほぼＭＯＳキャパシタ９のゲート絶縁膜１２にかかる状態となり、このＭＯＳキャパシタ９にかかる電界が高くなって、キャパシタ電極２１からフローティング状態となっているフローティングゲート電極１３に向かってＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル電流（ＦＮ電流という。）が流れ、フローティングゲート電極１３に電子が注入される。
【００３８】
この場合に、容量カップリングによりｎＭＯＳ素子８のフローティングゲート電極１３とチャネル領域１８との間の電界は高くないため、ｎＭＯＳ素子８のゲート絶縁膜１２ではＦＮ電流は流れない。
これにより、フローティングゲート電極１３に電荷（本実施例では電子）が蓄積され、ｎＭＯＳ素子８のしきい電圧が上昇し、全ての記憶素子１１のしきい電圧が高い状態、つまり消去状態になる。
【００３９】
この状態は、記憶素子１１にデータとして「１」が書込まれた状態であり、本実施例の消去状態は全ての記憶素子１１にデータ「１」が書込まれている状態に相当する。
記憶素子１１にデータ「０」を書込むときは、データを書込む記憶素子１１を特定し、図７に示すように、その記憶素子１１のｎＭＯＳ素子８のシリサイド層２２によりＰ＋拡散層１９を介してチャネル領域１８に接続されているソース層１６に接続するソース線３１（ＳＬ）をオープン状態にし、ＭＯＳキャパシタ９のキャパシタ電極２１に接続するワード線３３（ＷＬ）に−２〜−３Ｖの電圧を、ｎＭＯＳ素子８のドレイン層１７に接続するビット線３７（ＢＬ）に１０〜１４Ｖの電圧を印加する。
【００４０】
このとき、ｎＭＯＳ素子８のシリサイド層２２によりＰ＋拡散層１９を介して接続されているチャネル領域１８とソース層１６とはオープン状態となっているので、ｎＭＯＳ素子８の静電容量はドレイン層１７側の静電容量Ｃ３のみが有効となり、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８の静電容量Ｃ３とは、Ｃ１＞Ｃ３となるように設定されているため、容量カップリングによりほとんどの電圧がｎＭＯＳ素子８のドレイン層１７とフローティングゲート電極１３との間にかかり、そこにＦＮ電流が流れてフローティング状態となっているフローティングゲート電極１３に蓄積されている電荷（本実施例では電子）がフローティングゲート電極１３からドレイン層１７へ引抜かれ、フローティングゲート電極１３に電荷が存在しない状態になり、ｎＭＯＳ素子８のしきい電圧が低くなる。
【００４１】
なお、特定の記憶素子１１をデータ「１」とする場合は、特定された消去状態の記憶素子１１に対して上記のデータ「０」の書込み動作を行わなければよい。
このようにして記憶素子１１に書込まれたデータを読出すときは、ＭＯＳキャパシタ９のキャパシタ電極２１に接続するワード線３３（ＷＬ）に２〜３Ｖの電圧を、ｎＭＯＳ素子８のドレイン層１７に接続するビット線３７（ＢＬ）に１Ｖ程度の電圧を印加する。
【００４２】
この場合に、記憶素子１１が消去状態、またはデータ「１」が書込まれた状態のときは、ｎＭＯＳ素子８のしきい電圧が高くなっているので、ｎＭＯＳ素子８のソース層１６に接続するソース線３１（ＳＬ）にはドレイン電流が流れない。記憶素子１１にデータ「０」が書込まれた状態のときは、ｎＭＯＳ素子８のしきい電圧が低くなっているので、ソース線３１（ＳＬ）にはドレイン電流が流れる。
【００４３】
このドレイン電流の有無を判定することにより、記憶素子１１に書込まれたデータ「１」またはデータ「０」を読出す読出し動作が行われる。
上記のように、本実施例の記憶素子１１は、消去時またはデータ「０」の書込み時にドレイン層１７またはシリサイド層２２とＰ＋拡散層１９を介してチャネル領域１８が接続されたソース層１６をオープン状態にするので、ｎＭＯＳ素子８のソース層１６とドレイン層１７との間に高い電圧が印加されることはない。
【００４４】
また、ドレイン層１７またはソース層１６をオープン状態にすることにより、ｎＭＯＳ素子８の静電容量を変化させ、これによる容量カップリングを利用して電子をフローティングゲート電極１３に注入し、または引出すことが可能になり、ソース−ドレイン間の耐圧が低いＳＯＩ構造のｎＭＯＳ素子８を用いた記憶素子１１においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを得ることができる。
【００４５】
これにより、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを搭載することが可能になり、半導体記憶装置の小型化、薄型化を図ることができる。
以上説明したように、本実施例では、ＳＯＩ構造の半導体基板のＳＯＩ層上に、素子分離層で絶縁分離されたｎＭＯＳ素子とＭＯＳキャパシタを形成し、それぞれのＳＯＩ層に形成されたチャネル領域とキャパシタ電極とにゲート絶縁膜を介して対向する共通のフローティングゲート電極を設け、ｎＭＯＳ素子のソース層とチャネル領域との界面近傍のソース層に、チャネル領域に接するＰ＋拡散層を形成し、これとソース層とをシリサイド層で覆うようにしたことによって、シリサイド層によりＰ＋拡散層を介してチャネル領域に電気的に接続するソース層、またはドレイン層をオープン状態にしてｎＭＯＳ素子の静電容量を変化させることができ、ＭＯＳキャパシタとの容量カップリングを利用してソース−ドレイン間の耐圧に関わらず、フローティングゲート電極への電子の注入、または引抜きが可能になり、ソース−ドレイン間の耐圧が低いＳＯＩ構造のｎＭＯＳ素子を用いた半導体記憶装置においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを形成することができる。
【００４６】
ｎＭＯＳ素子のソース層およびＰ＋拡散層を介して接続するチャネル領域とフローティングゲート電極との間の静電容量Ｃ２と、ドレイン層とフローティングゲート電極との間の静電容量Ｃ３との間に、ＭＯＳキャパシタの静電容量Ｃ１を設定したことによって、ドレイン層をオープン状態にすれば、容量カップリングによりキャパシタ電極からフローティングゲート電極へ容易に電子を注入することができると共に、ソース層をオープン状態にすれば、容量カップリングによりフローティングゲート電極からドレイン層へ容易に電子を引抜くことができる。
【実施例２】
【００４７】
図８は実施例２のＭＯＳキャパシタの断面を示す説明図、図９、図１０は実施例２の半導体記憶装置の製造方法を示す説明図である。
なお、図８は、上記実施例１の図３と同じ断面線に沿った断面を描いてある。また上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図８において、５１は突起部であり、ＳＯＩ層４に高濃度のＮ型不純物を拡散させて形成されたキャパシタ電極２１のフローティングゲート電極１３側の端部に形成され、埋込み酸化膜３に向かって拡大する斜面５２を有しており、その先端部はゲート絶縁膜１２を介してフローティングゲート電極１３の対向部５３と対向している。
【００４８】
このような突起部５１は、例えばＬＯＣＯＳ法によりパッド酸化膜５４（図９参照）上の耐酸化性膜としてのシリコン窒化膜５５をマスクとしてＳＯＩ層４を酸化させて素子分離層３８を形成するときに、素子分離層３８の先端がキャパシタ形成領域５のシリコン窒化膜５５とＳＯＩ層４との境界部に侵入して形成される略三角形の断面形状を有するバーズビークを利用する等して形成することができる。
【００４９】
または、ＳＴＩ法により素子分離層３８を形成するための分離溝を形成するときに、等方性エッチングを用いてＳＯＩ層４の端部に斜面５２を形成し、分離溝の側壁に斜面５２が形成された略三角形の断面形状を有する突起部５１をＳＯＩ層４の端部に形成することができる。
５７はキャパシタ溝であり、キャパシタ電極２１の端部に形成された突起部５１および突起部５１に隣接する領域の素子分離層３８を、埋込み酸化膜３まで掘り込み、更に埋込み酸化膜３をゲート絶縁膜１２の膜厚より深く掘り込んで底面を埋込み酸化膜３内に形成したキャパシタ電極２１の端部の辺に沿う方向の長さが、フローティングゲート電極１３のゲート長Ｌｇ方向の長さより長い溝である。
【００５０】
上記の突起部５１は、その先端部が細く形成され、その先端部がゲート絶縁膜１２を介してフローティングゲート電極１３の対向部５３に対向しているので、消去動作のときにＭＯＳキャパシタ９に電界集中を生じやすくする機能を有している。
以下に、図９、図１０にＰＡで示す工程に従って本実施例の半導体記憶装置の製造方法について説明する。
【００５１】
なお、図９、図１０においては、ＭＯＳキャパシタ９の製造方法のみを示す。
ＰＡ１（図９）、工程Ｐ１と同様の半導体基板１を準備し、そのＳＯＩ層４上に熱酸化法により薄い膜厚のパッド酸化膜５４を形成し、パッド酸化膜５４上にＣＶＤ法により比較的厚い膜厚のシリコン窒化膜５５を形成する。
この場合に、ＳＯＩ層４に設定されるキャパシタ形成領域５とトランジスタ形成領域６はＭＯＳキャパシタ９やｎＭＯＳ素子８の実効的な面積を確保するために、実施例１の場合より突起部５１の分広く設定されている。
【００５２】
ＰＡ２（図９）、フォトリソグラフィによりシリコン窒化膜５５上にキャパシタ形成領域５およびトランジスタ形成領域６を覆い、素子分離領域７のシリコン窒化膜５５を露出させたレジストマスク４１（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜５５およびパッド酸化膜５４をエッチングしてＳＯＩ層４を露出させる。
【００５３】
ＰＡ３（図９）、工程ＰＡ２で形成したレジストマスク４１を除去し、露出したシリコン窒化膜５５をマスクとしてＬＯＣＯＳ法により、ＳＯＩ層４を酸化してトランジスタ形成領域６とキャパシタ形成領域５との間に埋込み酸化膜３に達する素子分離層３８を形成する。
このときに、ＳＯＩ層４のシリコン窒化膜５５側が酸化されてバーズビークが形成され、ＳＯＩ層４のフローティングゲート電極１３側の端部に斜面５２を有する突起部５１が形成される。
【００５４】
ＰＡ４（図９）、熱燐酸（Ｈｏｔ−Ｈ３ＰＯ４）およびフッ酸（ＨＦ）を用いたウェットエッチングによりシリコン窒化膜５５およびパッド酸化膜５４を除去してＳＯＩ層４を露出させる。
そして、フォトリソグラフィにより、ＳＯＩ層４の端部に形成された突起部５１上および突起部５１に隣接する領域の素子分離層３８を露出させた開口部を有するレジストマスク４１を形成する。
【００５５】
ＰＡ５（図９）、工程ＰＡ４で形成したレジストマスク４１をマスクとして、フッ酸等を用いたウェットエッチングにより素子分離層３８および埋込み酸化膜３をエッチングし、埋込み酸化膜３内に底面を有し、突起部５１を露出させたキャパシタ溝５７を形成し、その後に工程ＰＡ４で形成したレジストマスク４１を除去する。
ＰＡ６（図１０）、キャパシタ形成領域５とトランジスタ形成領域６のＳＯＩ層４および素子分離層３８上、並びにキャパシタ溝５７の内面に、熱酸化法またはＣＶＤ法によりゲート絶縁膜１２を形成するための酸化シリコンからなるシリコン酸化膜１２ａを形成し、シリコン酸化膜１２ａ上にＣＶＤ法によりフローティングゲート電極１３を形成するためのポリシリコン膜１３ａを形成する。
【００５６】
これにより、次工程で形成されるフローティングゲート電極１３に突起部５１の先端部にゲート絶縁膜１２を介して対向する対向部５３が形成される。
その後の工程ＰＡ７（図１０）〜ＰＡ９（図１０）の作動は、実施例１の工程Ｐ３（図５）〜Ｐ５（図５）の作動と同様であるので、その説明を省略する。
上記のキャパシタ電極２１に突起部５１を形成した記憶素子１１の消去動作および書込み動作、読出し動作は、上記実施例１の場合と同様であるのでその説明を省略する。
【００５７】
この場合の消去動作においては、上記で説明した容量カップリングによりソース層１６に印加された電圧がほぼＭＯＳキャパシタ９のゲート絶縁膜１２にかかる状態となったときに、突起部５１の先端部がゲート絶縁膜１２を介してフローティングゲート電極１３の対向部５３に対向しているので、この部位に電界集中が生じ、ＭＯＳキャパシタ９にかかる電界がより高くなって、キャパシタ電極２１からフローティングゲート電極１３に向かってＦＮ電流が流れやすくなり、フローティングゲート電極１３への電子の注入をより容易に行うことができる。
【００５８】
この場合に、ｎＭＯＳ素子８のソース層１６に突起部が形成されたとしても、その先端部がフローティングゲート電極１３とゲート絶縁膜１２を介して対向することがないので、電界集中が生じることはなく、ｎＭＯＳ素子８のゲート絶縁膜１２でＦＮ電流が流れることはない。
このことは、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８のソース層１６側の静電容量Ｃ２との容量カップリング（Ｃ１＜Ｃ２）を大きくできない場合においても電子をフローティングゲート電極へ注入することが可能であることを示しており、記憶素子１１の静電容量Ｃ１、Ｃ２の設定自由度を高めて記憶素子１１の動作をより好適なものとすることができる。
【００５９】
また、このことは、ソース層１６にかける電圧を低くしても、消去動作におけるフローティングゲート電極１３への電子の注入が可能であることを示しており、消去時の電圧を低くして記憶素子１１の発熱を抑制することができる。
なお、上記工程ＰＡ２においては、異方性エッチングにより全てのパッド酸化膜５４を取り除くとして説明したが、パッド酸化膜５４の全部または一部を膜状に残すようにしてもよい。このようにすれば突起部５１の断面形状を埋込み酸化膜３側に厚さ方向の平面が形成された台形状とすることが可能になり、突起部５１により生じる電界集中の程度を変化させることができ、容量カップリングによる作用に突起部５１による電界集中の作用を加えることができ、ＭＯＳキャパシタ９の静電容量Ｃ１を、ｎＭＯＳ素子８側の静電容量Ｃ２、Ｃ３の間に設定するための自由度を増やしてＳＯＩ構造の記憶素子１１の消去動作や書込み動作の電圧設定等をより容易なものとすることができる。
【００６０】
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、キャパシタ電極のフローティングゲート電極側の端部に、埋込み酸化膜に向かって拡大する斜面が形成された突起部を形成し、この突起部の先端部をゲート絶縁膜を介してフローティングゲート電極に対向させたことによって、記憶素子の消去動作において、突起部による電界集中によりＦＮ電流を低い電界で流すことができ、ＭＯＳキャパシタの静電容量Ｃ１とｎＭＯＳ素子のソース側の静電容量Ｃ２との容量カップリング（Ｃ１＜Ｃ２）を大きくできない場合においても電子を容易にフローティングゲート電極へ注入することができると共に、消去時に必要な電圧を低くすることができる。
【００６１】
なお、本実施例の製造方法の説明においては、ＬＯＣＯＳ法により突起部５１を形成するとして説明したが、ＳＴＩ法によって突起部５１を形成するようにしてもよい。
以下に、ＳＢで示す工程に従ってＳＴＩ法による突起部５１の形成について説明する。
工程ＳＢ１、上記工程ＰＡ１と同様に設定された半導体基板１を準備し、工程ＰＡ１と同様にしてパッド酸化膜５４およびストッパ窒化膜としてのシリコン窒化膜５５を形成する。
【００６２】
工程ＳＢ２、工程ＰＡ２と同様にして素子分離領域７のシリコン窒化膜５５を露出させたレジストマスク４１を形成し、これをマスクとして、等方性エッチングによりシリコン窒化膜５５およびパッド酸化膜５４、ＳＯＩ層４をエッチングして埋込み酸化膜３を露出させ、埋込み酸化膜３に達する分離溝を形成する。
このとき、等方性エッチングによりＳＯＩ層４の上面側がエッチングされて斜面５２が形成され、分離溝の側壁が斜面５２で構成されると共に、ＳＯＩ層４の端部に斜面５２を有する突起部５１が形成される。
【００６３】
工程ＳＢ３、工程ＰＢ２で形成したレジストマスク４１を除去し、ＣＶＤ法によりシリコン窒化膜５５上および分離溝内に酸化シリコンを堆積して、分離溝を少なくともＳＯＩ層４より厚く埋めるシリコン酸化膜を形成する。
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法または機械的な研磨により、堆積されたシリコン酸化膜およびシリコン窒化膜５５、パッド酸化膜５４を除去してＳＯＩ層４を露出させ、トランジスタ形成領域６とキャパシタ形成領域５との間の素子分離領域７に素子分離層３８を形成する。
【００６４】
この状態は、上記工程ＰＡ４におけるウェットエッチングによりシリコン窒化膜５５およびパッド酸化膜５４を除去してＳＯＩ層４を露出させた状態と同様になる。
その後の作動は、上記工程ＰＡ４の後段以後の作動と同様であるので、その説明を省略する。
このようにしても、ＬＯＣＯＳ法を用いた場合と同様の記憶素子１１を形成することができる。
【００６５】
この場合に、突起部５１を台形状に形成するときは、工程ＰＢ２における等方性エッチングを必要な斜面５２が形成されたときに停止し、その後は異方性エッチングにより分離溝を形成するようにすればよい。
なお、上記各実施例においては、各トランジスタはｎＭＯＳ素子として説明したが、トランジスタをｐＭＯＳ素子にし、キャパシタ電極や高濃度拡散層の不純物の型を逆にした場合も同様である。
【符号の説明】
【００６６】
１ 半導体基板
２ 支持基板
３ 埋込み酸化膜
４ ＳＯＩ層
５ キャパシタ形成領域
６ トランジスタ形成領域
７ 素子分離領域
８ ｎＭＯＳ素子（ＭＯＳＦＥＴ）
９ ＭＯＳキャパシタ
１０ 記憶素子形成領域
１１ 記憶素子
１２ ゲート絶縁膜
１２ａ シリコン酸化膜
１３ フローティングゲート電極
１３ａ ポリシリコン膜
１４ 絶縁膜
１６ ソース層
１７ ドレイン層
１８ チャネル領域
１９ Ｐ＋拡散層（高濃度拡散層）
２１ キャパシタ電極
２２ シリサイド層
２５ 第１の層間絶縁膜
２６ 第２の層間絶縁膜
２８ コンタクトプラグ
２９ コンタクトホール
３１ ソース線（ＳＬ）
３２ 中継配線
３３ ワード線（ＷＬ）
３５ ビアプラグ
３６ ビアホール
３７ ビット線（ＢＬ）
３８ 素子分離層
４１ レジストマスク
５１ 突起部
５２ 斜面
５３ 対向部
５４ パッド酸化膜
５５ シリコン窒化膜
５７ キャパシタ溝
【技術分野】
【０００１】
本発明は、電気的に書換え可能な不揮発性メモリを有する半導体記憶装置およびその制御方法に関する。
【背景技術】
【０００２】
従来の半導体記憶装置は、選択トランジスタをフローティングゲートトランジスタと直列とし、このフローティングゲートトランジスタのフローティングゲート電極をバルク基板に形成された高濃度Ｎ型拡散領域上に薄いトンネル酸化膜を介して容量性結合してシングルポリフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）を形成し、電圧をフローティングゲートトランジスタの制御ラインに印加し、そのソース層を接地して記憶素子のデータを消去している（例えば、特許文献１参照。）。
【０００３】
また、フラッシュメモリセルを、バルク基板に形成したＰウェル層とＮウェル層にそれぞれ形成した２つのトランジスタを一つのフローティングゲート電極で直列に接続して構成し、消去動作においては、コントロールゲート電極およびドレイン層を接地してソース層に７Ｖの電圧を印加し、フローティングゲート電極からトンネル電流で電子を引抜いてフラッシュメモリのしきい電圧を下げ、書込み動作においては、ドレイン層を接地してコントロールゲートおよびソース層に５Ｖの電圧を印加し、フローティングゲート電極にホットエレクトロンを注入してフラッシュメモリのしきい電圧を上げ、このしきい電圧の大小により記憶されたデータを読出しているものもある（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００３−５０１８０６号公報（主に第８頁段落００１５−００１６、第２図、第４図）
【特許文献２】特開２００１−２２９６９０号公報（第５頁段落００１１−第６頁段落００２１、第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来の技術においては、いずれもバルク基板にシングルポリフラッシュＥＥＰＲＯＭやフラッシュメモリを形成しているので、ソース−ドレイン間の耐圧が高く上記のような書込み動作が可能であるが、薄膜のシリコンからなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層を埋込み酸化膜上に積層した完全空乏型のＳＯＩ構造の半導体記憶装置においては、ＳＯＩ層に形成するＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のソース−ドレイン間の耐圧を十分に確保することが難しく、ゲート絶縁膜を通してフローティングゲート電極に電荷を注入することができず、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成すると、書込み動作ができないという問題がある。
【０００６】
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、半導体記憶装置が、シリコン基板領域に形成された第１の拡散層、第２の拡散層、前記第１および第２の拡散層間に配置された第３の拡散層、および前記第１、第２、第３の拡散層から絶縁分離されて設けられた第４の拡散層とを有するシリコン基板と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線と、前記第２の拡散層に、第２の電位を与える第２の制御線と、前記第４の拡散層に、第３の電位を与える第３の制御線と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第２の拡散層とオーバーラップした面積よりも大きく、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さいことを特徴とする。
【発明の効果】
【０００８】
これにより、本発明は、シリサイド層により高濃度拡散層を介してチャネル領域に電気的に接続するソース層（第１の拡散層）、またはドレイン層（第２の拡散層）をオープン状態にしてＭＯＳＦＥＴの静電容量を変化させることができ、ＭＯＳキャパシタとの容量カップリングを利用してソース−ドレイン間の耐圧に関わらず、フローティングゲート電極への電荷の注入、または引抜きが可能になり、ソース−ドレイン間の耐圧が低いＳＯＩ構造のＭＯＳＦＥＴを用いた半導体記憶装置においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを形成することができるという効果が得られる。
【図面の簡単な説明】
【０００９】
【図１】実施例１の半導体記憶装置の上面を示す説明図
【図２】図１のＡ−Ａ断面線に沿った断面を示す説明図
【図３】図１のＢ−Ｂ断面線に沿った断面を示す説明図
【図４】実施例１のＳＯＩ層上の領域の設定状態を示す説明図
【図５】実施例１の半導体記憶装置の製造方法を示す説明図
【図６】実施例１の記憶素子の消去動作を示す説明図
【図７】実施例１の記憶素子の書込み動作を示す説明図
【図８】実施例２のＭＯＳキャパシタの断面を示す説明図
【図９】実施例２の半導体記憶装置の製造方法を示す説明図
【図１０】実施例２の半導体記憶装置の製造方法を示す説明図
【発明を実施するための形態】
【００１０】
以下に、図面を参照して本発明による半導体記憶装置およびその製造方法の実施例について説明する。
【実施例１】
【００１１】
図１は実施例１の半導体記憶装置の上面を示す説明図、図２は図１のＡ−Ａ断面線に沿った断面を示す説明図、図３は図１のＢ−Ｂ断面線に沿った断面を示す説明図、図４は実施例１のＳＯＩ層上の領域の設定状態を示す説明図、図５は実施例１の半導体記憶装置の製造方法を示す説明図、図６は実施例１の記憶素子の消去動作を示す説明図、図７は実施例１の記憶素子の書込み動作を示す説明図である。
【００１２】
なお、図１は、第１および第２の層間絶縁膜を取り除いた状態で描いてある。
図１、図２、図３において、１は半導体基板であり、シリコン（Ｓｉ）からなる支持基板２と、支持基板２上に形成された１５００Å（オングストローム）程度の膜厚の酸化シリコン（ＳｉＯ２）からなる埋込み酸化膜３と、埋込み酸化膜３上に形成された５００Å程度の膜厚の単結晶シリコンからなるシリコン基板領域としてのＳＯＩ層４とで形成されたＳＯＩ構造の基板である。
【００１３】
本実施例のＳＯＩ層４上には、図４に示すように、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタ９（後述）を形成するためのキャパシタ形成領域５と、ＭＯＳＦＥＴを形成するためのトランジスタ形成領域６、およびキャパシタ形成領域５およびトランジスタ形成領域６のそれぞれの周囲を囲って隣り合う互いの間を絶縁分離する素子分離層３８（後述）を形成するための素子分離領域７が設定されている。
【００１４】
本実施例のトランジスタ形成領域６には、それぞれＭＯＳＦＥＴの一種であるｎＭＯＳ素子８が形成され、キャパシタ形成領域５にはそれぞれＭＯＳキャパシタ９が形成され、一つのトランジスタ形成領域６に形成されたｎＭＯＳ素子８と、その近傍の一つのキャパシタ形成領域５に形成されたＭＯＳキャパシタ９を直列に組合せて、図１、図４に太い２点鎖線で示す記憶素子形成領域１０に一つの記憶素子１１が形成され、電気的に書換え可能な１ビットの不揮発性メモリとして機能する。
【００１５】
１２はゲート絶縁膜であり、図２、図３に示すようにＳＯＩ層４上に形成されたｎＭＯＳ素子８およびＭＯＳキャパシタ９が共通に用いる酸化シリコン等の絶縁材料からなる５０〜１５０Å程度の膜厚の絶縁膜である。
１３はフローティングゲート電極であり、ゲート絶縁膜１２を挟んでキャパシタ形成領域５およびトランジスタ形成領域６のＳＯＩ層４に対向配置されたポリシリコン等からなる電極であって、図１に示すようにトランジスタ形成領域６をその中央部で２分し、キャパシタ形成領域５上のトランジスタ形成領域６側の一部を覆うように配置されてｎＭＯＳ素子８およびＭＯＳキャパシタ９が共通に用いるゲート電極として機能すると共に、その側面には酸化シリコン等の絶縁材料からなる絶縁膜１４が形成されており、ゲート絶縁膜１２や絶縁膜１４等により外部から電気的に絶縁されたフローティング状態にされている。
【００１６】
トランジスタ形成領域６のＳＯＩ層４のフローティングゲート電極１３の両側には、比較的高濃度の砒素（Ａｓ）等のＮ型不純物を拡散（例えば１×１０１８イオン／ｃｍ３以上）させた第１の拡散層としてのソース層１６（Ｎ＋）および第２の拡散層としてのドレイン層１７（Ｎ＋）が形成され、そのソース層１６とドレイン層１７とに挟まれたフローティングゲート電極１３下の比較的低濃度のボロン（Ｂ）等のＰ型不純物を拡散させたＳＯＩ層４の領域（Ｐ−）がｎＭＯＳ素子８のチャネル領域１８（第３の拡散層）として機能する。
【００１７】
１９は高濃度拡散層としてのＰ＋拡散層であり、ソース層１６とチャネル領域１８との界面近傍のソース層１６に、界面に沿ってゲート幅（図１にＥで示す図２にＬｇで示すゲート長の直交方向のＳＯＩ層４の長さをいう。）の１／５程度の長さで、チャネル領域１８に拡散された不純物と同じ型の不純物（本実施例ではＰ型）を比較的高濃度に拡散（例えば１×１０２０イオン／ｃｍ３以上）させてチャネル領域１８に直接接するように形成され、ソース層１６とチャネル領域１８とを電気的に接続する機能を有している。
【００１８】
２１はキャパシタ電極であり、図３に示すようにキャパシタ形成領域５のＳＯＩ層４に、ソース層１６と同じ型の不純物（本実施例ではＮ型）を比較的高濃度に拡散（例えば１×１０１８イオン／ｃｍ３以上）させて形成された拡散層（本実施例ではＮ＋）であって、そのｎＭＯＳ素子８側の一部の領域が、ゲート絶縁膜１２を挟んでフローティングゲート電極１３の端部に対向配置されている。
【００１９】
２２はシリサイド層であり、コバルト（Ｃｏ）等のシリサイド化材料をアニール処理によりシリコンと化合させて形成された化合物からなる導電性を有する層であって、キャパシタ電極２１上、ドレイン層１７上、並びにソース層１６およびＰ＋拡散層１９上に形成されている。
このソース層１６およびＰ＋拡散層１９上を覆うシリサイド層２２により、ソース層１６とＰ＋拡散層１９とが電気的に接続され、ソース層１６がＰ＋拡散層１９と同じ型の不純物を拡散させたチャネル領域１８とも接続される。
【００２０】
本実施例のＭＯＳキャパシタ９のキャパシタ電極２１とフローティングゲート電極１３との間の静電容量Ｃ１（ＭＯＳキャパシタの静電容量Ｃ１という。図６参照）、ｎＭＯＳ素子８のソース層１６およびシリサイド層２２とＰ＋拡散層１９とにより接続されたチャネル領域１８とフローティングゲート電極１３との間の静電容量Ｃ２（ソース層側の静電容量Ｃ２という。図６参照）、並びにｎＭＯＳ素子８のドレイン層１７とフローティングゲート電極１３との間の静電容量Ｃ３（ドレイン層側の静電容量Ｃ３という。図７参照）は、キャパシタ面積（キャパシタ電極２１とフローティングゲート電極１３との対向面積をいう。）やＭＯＳＦＥＴ面積（ソース層１６およびチャネル領域１８とフローティングゲート電極１３との対向面積、もしくはドレイン層１７とフローティングゲート電極１３との対向面積をいう。）またはゲート幅Ｅを調節して、Ｃ３＜Ｃ１＜Ｃ２となるように設定されている。
【００２１】
この場合に、静電容量Ｃ１とＣ３との関係は、Ｃ３＜＜Ｃ１となるように設定することが望ましい。
２５は第１の層間絶縁膜であり、ＳＯＩ層４上に形成されたｎＭＯＳ素子８およびＭＯＳキャパシタ９を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
２６は第２の層間絶縁膜であり、ＳＯＩ層４上に形成された第１の層間絶縁膜２５上を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
【００２２】
２８はコンタクトプラグであり、第１の層間絶縁膜２５を貫通してｎＭＯＳ素子８のソース層１６、ｎＭＯＳ素子８のドレイン層１７、ＭＯＳキャパシタ９のキャパシタ電極２１上のシリサイド層２２に達する貫通穴として開口されたコンタクトホール２９に、それぞれタングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
ｎＭＯＳ素子８のソース層１６およびＰ＋拡散層１９にシリサイド層２２を介して接続するコンタクトプラグ２８は、図２に示すように、第１の層間絶縁膜２５上に形成された第１の制御線としてのソース線３１（ＳＬ）に、ｎＭＯＳ素子８のドレイン層１７にシリサイド層２２を介して接続するコンタクトプラグ２８は第１の層間絶縁膜２５上に形成された中継配線３２に、ＭＯＳキャパシタ９のキャパシタ電極２１にシリサイド層２２を介して接続するコンタクトプラグ２８は、図３に示すように、第１の層間絶縁膜２５上に形成された第３の制御線としてのワード線３３（ＷＬ）に電気的に接続している。
【００２３】
３５はビアプラグであり、第２の層間絶縁膜２６を貫通して第１の層間絶縁膜２５上に形成された中継配線３２に達する貫通穴として開口されたビアホール３６に、タングステン（Ｗ）等の導電材料を埋め込んで形成されたプラグである。
中継配線３２に接続するビアプラグ３５は、第２の層間絶縁膜２６上に形成された第２の制御線としてのビット線３７（ＢＬ）に電気的に接続している。これによりｎＭＯＳ素子８のドレイン層１７はビット線３７に電気的に接続される。
【００２４】
本実施例のソース線３１、中継配線３２、ワード線３３、ビット線３７は、アルミニウム（Ａｌ）や銅（Ｃｕ）等の比較的導電性に優れた配線材料で形成されている。
３８は素子分離層であり、素子分離領域７のＳＯＩ層４に、酸化シリコン等の絶縁材料で埋込み酸化膜３に達する絶縁層として形成され、ＳＯＩ層４の隣合うキャパシタ形成領域５の相互間、キャパシタ形成領域５とトランジスタ形成領域６との間を電気的に絶縁分離する機能を有している。
【００２５】
本実施例の記憶素子１１は、隣接する記憶素子１１とは線対称に形成されており、ソース線３１、中継配線３２、ワード線３３、ビット線３７に接続するそれぞれのコンタクトプラグ２８は、隣接する記憶素子１１のそれぞれのコンタクトプラグ２８との兼用になっている。
図５において、４１はレジストマスクであり、フォトリソグラフィにより半導体基板１上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスク部材であって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
【００２６】
以下に、図５にＰで示す工程に従って、本実施例の半導体記憶装置の製造方法について説明する。
なお、図５において、各工程の右側は図２と同様の断面で示した図２の右側に示したｎＭＯＳ素子８の製造方法を示し、左側は図３と同様の断面で示したＭＯＳキャパシタ９の製造方法を示す。
【００２７】
Ｐ１、支持基板２上に埋込み酸化膜３を介して比較的低濃度のＰ型不純物（Ｐ−）を拡散させたＳＯＩ層４を積層した半導体基板１のＳＯＩ層４に、キャパシタ形成領域５とトランジスタ形成領域６およびそれらの周囲を囲む素子分離領域７を設定した半導体基板１を準備し、ＳＯＩ層４の素子分離領域７に、つまりトランジスタ形成領域６とキャパシタ形成領域５との間にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により埋込み酸化膜３に達する素子分離層３８を形成する。
【００２８】
Ｐ２、熱酸化法またはＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりゲート絶縁膜１２を形成するための酸化シリコンからなるシリコン酸化膜１２ａを形成し、シリコン酸化膜１２ａ上にＣＶＤ法によりフローティングゲート電極１３を形成するためのポリシリコン膜１３ａを堆積する。
Ｐ３、フォトリソグラフィによりポリシリコン膜１３ａ上にフローティングゲート電極１３の形成領域を覆うレジストマスク４１（不図示）を形成し、ドライエッチング等により露出しているポリシリコン膜１３ａおよびシリコン酸化膜１２ａをエッチングしてＳＯＩ層４を露出させ、トランジスタ形成領域６のＳＯＩ層４を２分し、キャパシタ形成領域５のＳＯＩ層４上の一部を覆うと共に、ゲート絶縁膜１２を介してそれぞれのＳＯＩ層４に対向するフローティングゲート電極１３を形成し、前記のレジストマスク４１の除去後に、フローティングゲート電極１３およびＳＯＩ層４上等に熱酸化法またはＣＶＤ法により酸化シリコン膜を形成し、異方性エッチングによりＳＯＩ層４上の全面をエッチングして、フローティングゲート電極１３の上面およびＳＯＩ層４の上面を露出させ、フローティングゲート電極１３の側面に絶縁膜１４を形成する。
【００２９】
そして、フォトリソグラフィによりキャパシタ形成領域５のＳＯＩ層４、トランジスタ形成領域６のｎＭＯＳ素子８のドレイン層１７を形成する領域のＳＯＩ層４、およびソース層１６を形成する領域のフローティングゲート電極１３に隣接するＰ＋拡散層１９を形成する領域を除くＳＯＩ層４を露出させた開口部を有するレジストマスク４１を形成し、これをマスクとして各ＳＯＩ層４上に、高濃度のＮ型不純物をイオン注入してフローティングゲート電極１３の両側のＳＯＩ層４にソース層１６およびドレイン層１７、並びにキャパシタ形成領域５のＳＯＩ層４にキャパシタ電極２１を形成する。
【００３０】
これにより、ソース層１６とドレイン層１７とに挟まれたフローティングゲート電極１３下にチャネル領域１８が形成され、キャパシタ電極２１のフローティングゲート電極１３に覆われていない領域に高濃度のＮ型不純物が注入される。
Ｐ４、Ｎ型不純物の注入に用いたレジストマスク４１を除去し、フォトリソグラフィによりトランジスタ形成領域６のＳＯＩ層４上に、ｎＭＯＳ素子８のソース層１６を形成する領域のフローティングゲート電極１３に隣接する部位、つまりソース層１６とチャネル領域１８との界面近傍のチャネル領域１８に隣接するソース層１６の端部のＳＯＩ層４の一部を露出させた開口部を有するレジストマスク４１（不図示）を形成し、これをマスクとしてＳＯＩ層４上に高濃度のＰ型不純物をイオン注入してソース層１６にＰ＋拡散層１９を形成する。
【００３１】
前記のレジストマスク４１を除去し、全面に、つまりフローティングゲート電極１３、絶縁膜１４、Ｐ＋拡散層１９を含むソース層１６、ドレイン層１７、キャパシタ電極２１、素子分離層３８上に、スパッタ法によりシリサイド化材料層を形成し、５００℃のアニール処理を含むサリサイド処理によりＰ＋拡散層１９を含むソース層１６、ドレイン層１７、およびキャパシタ電極２１上のシリサイド化材料層をシリサイド化して前記各拡散層を覆うシリサイド層２２を形成する。この場合のサリサイド処理はアニール処理を施してから不要なシリサイド化材料層を除去するまでの処理をいう。
【００３２】
これにより、ソース層１６とＰ＋拡散層１９上にシリサイド層２２が形成され、ソース層１６とＰ＋拡散層１９とが電気的に接続される。
Ｐ５、上記のようにして形成されたｎＭＯＳ素子８、ＭＯＳキャパシタ９および素子分離層３８上を含むＳＯＩ層４上にＣＶＤ法により厚膜の酸化シリコン膜を形成し、その上面を平坦化処理して第１の層間絶縁膜２５を形成する。
【００３３】
第１の層間絶縁膜２５の形成後に、フォトリソグラフィにより第１の層間絶縁膜２５上に、ｎＭＯＳ素子８のソース層１６、ｎＭＯＳ素子８のドレイン層１７、ＭＯＳキャパシタ９のキャパシタ電極２１上のコンタクトホール２９の形成領域の第１の層間絶縁膜２５を露出させた開口部を有するレジストマスク４１（不図示）を形成し、これをマスクとして異方性エッチングにより第１の層間絶縁膜２５を貫通してソース層１６、ドレイン層１７、キャパシタ電極２１上のシリサイド層２２に達するコンタクトホール２９を形成する。
【００３４】
前記のレジストマスク４１を除去し、スパッタ法等によりコンタクトホール２９内に導電材料を埋め込んでコンタクトプラグ２８を形成し、その上面を平坦化処理して第１の層間絶縁膜２５の上面を露出させる。
次いで第１の層間絶縁膜２５上に、スパッタ法等により配線材料からなる配線層を形成し、フォトリソグラフィ、エッチングにより配線層をパターニングして、ｎＭＯＳ素子８のソース層１６にコンタクトプラグ２８、シリサイド層２２を介して接続するソース線３１（ＳＬ）、ドレイン層１７にコンタクトプラグ２８、シリサイド層２２を介して接続する中継配線３２、ＭＯＳキャパシタ９のキャパシタ電極２１にコンタクトプラグ２８、シリサイド層２２を介して接続するワード線３３（ＷＬ）を形成する。
【００３５】
その後、工程Ｐ５と同様にして、第１の層間絶縁膜２５上に第２の層間絶縁膜２６を形成し、第２の層間絶縁膜２６を貫通して中継配線３２に達するビアホール３６に導電材料を埋込んでビアプラグ３５を形成し、第２の層間絶縁膜２６上にｎＭＯＳ素子８のドレイン層１７にビアプラグ３５、中継配線３２、コンタクトプラグを介して接続するビット線３７を形成して、図１ないし図３に示す本実施例の記憶素子１１を有する半導体記憶装置を形成する。
【００３６】
このようにして形成された記憶素子１１のデータを消去するときは、図６に示すように、全ての記憶素子１１のｎＭＯＳ素子８のドレイン層１７に接続するビット線３７（ＢＬ）をオープン状態（電気的にどこにも接続されていない状態、または高インピーダンス状態をいう。）にし、ＭＯＳキャパシタ９のキャパシタ電極２１に接続するワード線３３（ＷＬ）を接地（ＧＮＤ：０Ｖ）し、ｎＭＯＳ素子８のシリサイド層２２によりＰ＋拡散層１９を介してチャネル領域１８に接続されているソース層１６に接続するソース線３１（ＳＬ）に１０〜１５Ｖの電圧を印加する。
【００３７】
このとき、ｎＭＯＳ素子８のドレイン層１７はオープン状態にされているので、ｎＭＯＳ素子８の静電容量はソース層１６側の静電容量Ｃ２のみが有効となり、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８の静電容量Ｃ２とは、Ｃ１＜Ｃ２となるように設定されているため、ソース層１６に印加された電圧は容量カップリングによりほぼＭＯＳキャパシタ９のゲート絶縁膜１２にかかる状態となり、このＭＯＳキャパシタ９にかかる電界が高くなって、キャパシタ電極２１からフローティング状態となっているフローティングゲート電極１３に向かってＦＮ（Ｆｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ）トンネル電流（ＦＮ電流という。）が流れ、フローティングゲート電極１３に電子が注入される。
【００３８】
この場合に、容量カップリングによりｎＭＯＳ素子８のフローティングゲート電極１３とチャネル領域１８との間の電界は高くないため、ｎＭＯＳ素子８のゲート絶縁膜１２ではＦＮ電流は流れない。
これにより、フローティングゲート電極１３に電荷（本実施例では電子）が蓄積され、ｎＭＯＳ素子８のしきい電圧が上昇し、全ての記憶素子１１のしきい電圧が高い状態、つまり消去状態になる。
【００３９】
この状態は、記憶素子１１にデータとして「１」が書込まれた状態であり、本実施例の消去状態は全ての記憶素子１１にデータ「１」が書込まれている状態に相当する。
記憶素子１１にデータ「０」を書込むときは、データを書込む記憶素子１１を特定し、図７に示すように、その記憶素子１１のｎＭＯＳ素子８のシリサイド層２２によりＰ＋拡散層１９を介してチャネル領域１８に接続されているソース層１６に接続するソース線３１（ＳＬ）をオープン状態にし、ＭＯＳキャパシタ９のキャパシタ電極２１に接続するワード線３３（ＷＬ）に−２〜−３Ｖの電圧を、ｎＭＯＳ素子８のドレイン層１７に接続するビット線３７（ＢＬ）に１０〜１４Ｖの電圧を印加する。
【００４０】
このとき、ｎＭＯＳ素子８のシリサイド層２２によりＰ＋拡散層１９を介して接続されているチャネル領域１８とソース層１６とはオープン状態となっているので、ｎＭＯＳ素子８の静電容量はドレイン層１７側の静電容量Ｃ３のみが有効となり、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８の静電容量Ｃ３とは、Ｃ１＞Ｃ３となるように設定されているため、容量カップリングによりほとんどの電圧がｎＭＯＳ素子８のドレイン層１７とフローティングゲート電極１３との間にかかり、そこにＦＮ電流が流れてフローティング状態となっているフローティングゲート電極１３に蓄積されている電荷（本実施例では電子）がフローティングゲート電極１３からドレイン層１７へ引抜かれ、フローティングゲート電極１３に電荷が存在しない状態になり、ｎＭＯＳ素子８のしきい電圧が低くなる。
【００４１】
なお、特定の記憶素子１１をデータ「１」とする場合は、特定された消去状態の記憶素子１１に対して上記のデータ「０」の書込み動作を行わなければよい。
このようにして記憶素子１１に書込まれたデータを読出すときは、ＭＯＳキャパシタ９のキャパシタ電極２１に接続するワード線３３（ＷＬ）に２〜３Ｖの電圧を、ｎＭＯＳ素子８のドレイン層１７に接続するビット線３７（ＢＬ）に１Ｖ程度の電圧を印加する。
【００４２】
この場合に、記憶素子１１が消去状態、またはデータ「１」が書込まれた状態のときは、ｎＭＯＳ素子８のしきい電圧が高くなっているので、ｎＭＯＳ素子８のソース層１６に接続するソース線３１（ＳＬ）にはドレイン電流が流れない。記憶素子１１にデータ「０」が書込まれた状態のときは、ｎＭＯＳ素子８のしきい電圧が低くなっているので、ソース線３１（ＳＬ）にはドレイン電流が流れる。
【００４３】
このドレイン電流の有無を判定することにより、記憶素子１１に書込まれたデータ「１」またはデータ「０」を読出す読出し動作が行われる。
上記のように、本実施例の記憶素子１１は、消去時またはデータ「０」の書込み時にドレイン層１７またはシリサイド層２２とＰ＋拡散層１９を介してチャネル領域１８が接続されたソース層１６をオープン状態にするので、ｎＭＯＳ素子８のソース層１６とドレイン層１７との間に高い電圧が印加されることはない。
【００４４】
また、ドレイン層１７またはソース層１６をオープン状態にすることにより、ｎＭＯＳ素子８の静電容量を変化させ、これによる容量カップリングを利用して電子をフローティングゲート電極１３に注入し、または引出すことが可能になり、ソース−ドレイン間の耐圧が低いＳＯＩ構造のｎＭＯＳ素子８を用いた記憶素子１１においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを得ることができる。
【００４５】
これにより、ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを搭載することが可能になり、半導体記憶装置の小型化、薄型化を図ることができる。
以上説明したように、本実施例では、ＳＯＩ構造の半導体基板のＳＯＩ層上に、素子分離層で絶縁分離されたｎＭＯＳ素子とＭＯＳキャパシタを形成し、それぞれのＳＯＩ層に形成されたチャネル領域とキャパシタ電極とにゲート絶縁膜を介して対向する共通のフローティングゲート電極を設け、ｎＭＯＳ素子のソース層とチャネル領域との界面近傍のソース層に、チャネル領域に接するＰ＋拡散層を形成し、これとソース層とをシリサイド層で覆うようにしたことによって、シリサイド層によりＰ＋拡散層を介してチャネル領域に電気的に接続するソース層、またはドレイン層をオープン状態にしてｎＭＯＳ素子の静電容量を変化させることができ、ＭＯＳキャパシタとの容量カップリングを利用してソース−ドレイン間の耐圧に関わらず、フローティングゲート電極への電子の注入、または引抜きが可能になり、ソース−ドレイン間の耐圧が低いＳＯＩ構造のｎＭＯＳ素子を用いた半導体記憶装置においても、信頼性に優れた電気的に書換え可能な不揮発性メモリを形成することができる。
【００４６】
ｎＭＯＳ素子のソース層およびＰ＋拡散層を介して接続するチャネル領域とフローティングゲート電極との間の静電容量Ｃ２と、ドレイン層とフローティングゲート電極との間の静電容量Ｃ３との間に、ＭＯＳキャパシタの静電容量Ｃ１を設定したことによって、ドレイン層をオープン状態にすれば、容量カップリングによりキャパシタ電極からフローティングゲート電極へ容易に電子を注入することができると共に、ソース層をオープン状態にすれば、容量カップリングによりフローティングゲート電極からドレイン層へ容易に電子を引抜くことができる。
【実施例２】
【００４７】
図８は実施例２のＭＯＳキャパシタの断面を示す説明図、図９、図１０は実施例２の半導体記憶装置の製造方法を示す説明図である。
なお、図８は、上記実施例１の図３と同じ断面線に沿った断面を描いてある。また上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
図８において、５１は突起部であり、ＳＯＩ層４に高濃度のＮ型不純物を拡散させて形成されたキャパシタ電極２１のフローティングゲート電極１３側の端部に形成され、埋込み酸化膜３に向かって拡大する斜面５２を有しており、その先端部はゲート絶縁膜１２を介してフローティングゲート電極１３の対向部５３と対向している。
【００４８】
このような突起部５１は、例えばＬＯＣＯＳ法によりパッド酸化膜５４（図９参照）上の耐酸化性膜としてのシリコン窒化膜５５をマスクとしてＳＯＩ層４を酸化させて素子分離層３８を形成するときに、素子分離層３８の先端がキャパシタ形成領域５のシリコン窒化膜５５とＳＯＩ層４との境界部に侵入して形成される略三角形の断面形状を有するバーズビークを利用する等して形成することができる。
【００４９】
または、ＳＴＩ法により素子分離層３８を形成するための分離溝を形成するときに、等方性エッチングを用いてＳＯＩ層４の端部に斜面５２を形成し、分離溝の側壁に斜面５２が形成された略三角形の断面形状を有する突起部５１をＳＯＩ層４の端部に形成することができる。
５７はキャパシタ溝であり、キャパシタ電極２１の端部に形成された突起部５１および突起部５１に隣接する領域の素子分離層３８を、埋込み酸化膜３まで掘り込み、更に埋込み酸化膜３をゲート絶縁膜１２の膜厚より深く掘り込んで底面を埋込み酸化膜３内に形成したキャパシタ電極２１の端部の辺に沿う方向の長さが、フローティングゲート電極１３のゲート長Ｌｇ方向の長さより長い溝である。
【００５０】
上記の突起部５１は、その先端部が細く形成され、その先端部がゲート絶縁膜１２を介してフローティングゲート電極１３の対向部５３に対向しているので、消去動作のときにＭＯＳキャパシタ９に電界集中を生じやすくする機能を有している。
以下に、図９、図１０にＰＡで示す工程に従って本実施例の半導体記憶装置の製造方法について説明する。
【００５１】
なお、図９、図１０においては、ＭＯＳキャパシタ９の製造方法のみを示す。
ＰＡ１（図９）、工程Ｐ１と同様の半導体基板１を準備し、そのＳＯＩ層４上に熱酸化法により薄い膜厚のパッド酸化膜５４を形成し、パッド酸化膜５４上にＣＶＤ法により比較的厚い膜厚のシリコン窒化膜５５を形成する。
この場合に、ＳＯＩ層４に設定されるキャパシタ形成領域５とトランジスタ形成領域６はＭＯＳキャパシタ９やｎＭＯＳ素子８の実効的な面積を確保するために、実施例１の場合より突起部５１の分広く設定されている。
【００５２】
ＰＡ２（図９）、フォトリソグラフィによりシリコン窒化膜５５上にキャパシタ形成領域５およびトランジスタ形成領域６を覆い、素子分離領域７のシリコン窒化膜５５を露出させたレジストマスク４１（不図示）を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜５５およびパッド酸化膜５４をエッチングしてＳＯＩ層４を露出させる。
【００５３】
ＰＡ３（図９）、工程ＰＡ２で形成したレジストマスク４１を除去し、露出したシリコン窒化膜５５をマスクとしてＬＯＣＯＳ法により、ＳＯＩ層４を酸化してトランジスタ形成領域６とキャパシタ形成領域５との間に埋込み酸化膜３に達する素子分離層３８を形成する。
このときに、ＳＯＩ層４のシリコン窒化膜５５側が酸化されてバーズビークが形成され、ＳＯＩ層４のフローティングゲート電極１３側の端部に斜面５２を有する突起部５１が形成される。
【００５４】
ＰＡ４（図９）、熱燐酸（Ｈｏｔ−Ｈ３ＰＯ４）およびフッ酸（ＨＦ）を用いたウェットエッチングによりシリコン窒化膜５５およびパッド酸化膜５４を除去してＳＯＩ層４を露出させる。
そして、フォトリソグラフィにより、ＳＯＩ層４の端部に形成された突起部５１上および突起部５１に隣接する領域の素子分離層３８を露出させた開口部を有するレジストマスク４１を形成する。
【００５５】
ＰＡ５（図９）、工程ＰＡ４で形成したレジストマスク４１をマスクとして、フッ酸等を用いたウェットエッチングにより素子分離層３８および埋込み酸化膜３をエッチングし、埋込み酸化膜３内に底面を有し、突起部５１を露出させたキャパシタ溝５７を形成し、その後に工程ＰＡ４で形成したレジストマスク４１を除去する。
ＰＡ６（図１０）、キャパシタ形成領域５とトランジスタ形成領域６のＳＯＩ層４および素子分離層３８上、並びにキャパシタ溝５７の内面に、熱酸化法またはＣＶＤ法によりゲート絶縁膜１２を形成するための酸化シリコンからなるシリコン酸化膜１２ａを形成し、シリコン酸化膜１２ａ上にＣＶＤ法によりフローティングゲート電極１３を形成するためのポリシリコン膜１３ａを形成する。
【００５６】
これにより、次工程で形成されるフローティングゲート電極１３に突起部５１の先端部にゲート絶縁膜１２を介して対向する対向部５３が形成される。
その後の工程ＰＡ７（図１０）〜ＰＡ９（図１０）の作動は、実施例１の工程Ｐ３（図５）〜Ｐ５（図５）の作動と同様であるので、その説明を省略する。
上記のキャパシタ電極２１に突起部５１を形成した記憶素子１１の消去動作および書込み動作、読出し動作は、上記実施例１の場合と同様であるのでその説明を省略する。
【００５７】
この場合の消去動作においては、上記で説明した容量カップリングによりソース層１６に印加された電圧がほぼＭＯＳキャパシタ９のゲート絶縁膜１２にかかる状態となったときに、突起部５１の先端部がゲート絶縁膜１２を介してフローティングゲート電極１３の対向部５３に対向しているので、この部位に電界集中が生じ、ＭＯＳキャパシタ９にかかる電界がより高くなって、キャパシタ電極２１からフローティングゲート電極１３に向かってＦＮ電流が流れやすくなり、フローティングゲート電極１３への電子の注入をより容易に行うことができる。
【００５８】
この場合に、ｎＭＯＳ素子８のソース層１６に突起部が形成されたとしても、その先端部がフローティングゲート電極１３とゲート絶縁膜１２を介して対向することがないので、電界集中が生じることはなく、ｎＭＯＳ素子８のゲート絶縁膜１２でＦＮ電流が流れることはない。
このことは、ＭＯＳキャパシタ９の静電容量Ｃ１とｎＭＯＳ素子８のソース層１６側の静電容量Ｃ２との容量カップリング（Ｃ１＜Ｃ２）を大きくできない場合においても電子をフローティングゲート電極へ注入することが可能であることを示しており、記憶素子１１の静電容量Ｃ１、Ｃ２の設定自由度を高めて記憶素子１１の動作をより好適なものとすることができる。
【００５９】
また、このことは、ソース層１６にかける電圧を低くしても、消去動作におけるフローティングゲート電極１３への電子の注入が可能であることを示しており、消去時の電圧を低くして記憶素子１１の発熱を抑制することができる。
なお、上記工程ＰＡ２においては、異方性エッチングにより全てのパッド酸化膜５４を取り除くとして説明したが、パッド酸化膜５４の全部または一部を膜状に残すようにしてもよい。このようにすれば突起部５１の断面形状を埋込み酸化膜３側に厚さ方向の平面が形成された台形状とすることが可能になり、突起部５１により生じる電界集中の程度を変化させることができ、容量カップリングによる作用に突起部５１による電界集中の作用を加えることができ、ＭＯＳキャパシタ９の静電容量Ｃ１を、ｎＭＯＳ素子８側の静電容量Ｃ２、Ｃ３の間に設定するための自由度を増やしてＳＯＩ構造の記憶素子１１の消去動作や書込み動作の電圧設定等をより容易なものとすることができる。
【００６０】
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、キャパシタ電極のフローティングゲート電極側の端部に、埋込み酸化膜に向かって拡大する斜面が形成された突起部を形成し、この突起部の先端部をゲート絶縁膜を介してフローティングゲート電極に対向させたことによって、記憶素子の消去動作において、突起部による電界集中によりＦＮ電流を低い電界で流すことができ、ＭＯＳキャパシタの静電容量Ｃ１とｎＭＯＳ素子のソース側の静電容量Ｃ２との容量カップリング（Ｃ１＜Ｃ２）を大きくできない場合においても電子を容易にフローティングゲート電極へ注入することができると共に、消去時に必要な電圧を低くすることができる。
【００６１】
なお、本実施例の製造方法の説明においては、ＬＯＣＯＳ法により突起部５１を形成するとして説明したが、ＳＴＩ法によって突起部５１を形成するようにしてもよい。
以下に、ＳＢで示す工程に従ってＳＴＩ法による突起部５１の形成について説明する。
工程ＳＢ１、上記工程ＰＡ１と同様に設定された半導体基板１を準備し、工程ＰＡ１と同様にしてパッド酸化膜５４およびストッパ窒化膜としてのシリコン窒化膜５５を形成する。
【００６２】
工程ＳＢ２、工程ＰＡ２と同様にして素子分離領域７のシリコン窒化膜５５を露出させたレジストマスク４１を形成し、これをマスクとして、等方性エッチングによりシリコン窒化膜５５およびパッド酸化膜５４、ＳＯＩ層４をエッチングして埋込み酸化膜３を露出させ、埋込み酸化膜３に達する分離溝を形成する。
このとき、等方性エッチングによりＳＯＩ層４の上面側がエッチングされて斜面５２が形成され、分離溝の側壁が斜面５２で構成されると共に、ＳＯＩ層４の端部に斜面５２を有する突起部５１が形成される。
【００６３】
工程ＳＢ３、工程ＰＢ２で形成したレジストマスク４１を除去し、ＣＶＤ法によりシリコン窒化膜５５上および分離溝内に酸化シリコンを堆積して、分離溝を少なくともＳＯＩ層４より厚く埋めるシリコン酸化膜を形成する。
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法または機械的な研磨により、堆積されたシリコン酸化膜およびシリコン窒化膜５５、パッド酸化膜５４を除去してＳＯＩ層４を露出させ、トランジスタ形成領域６とキャパシタ形成領域５との間の素子分離領域７に素子分離層３８を形成する。
【００６４】
この状態は、上記工程ＰＡ４におけるウェットエッチングによりシリコン窒化膜５５およびパッド酸化膜５４を除去してＳＯＩ層４を露出させた状態と同様になる。
その後の作動は、上記工程ＰＡ４の後段以後の作動と同様であるので、その説明を省略する。
このようにしても、ＬＯＣＯＳ法を用いた場合と同様の記憶素子１１を形成することができる。
【００６５】
この場合に、突起部５１を台形状に形成するときは、工程ＰＢ２における等方性エッチングを必要な斜面５２が形成されたときに停止し、その後は異方性エッチングにより分離溝を形成するようにすればよい。
なお、上記各実施例においては、各トランジスタはｎＭＯＳ素子として説明したが、トランジスタをｐＭＯＳ素子にし、キャパシタ電極や高濃度拡散層の不純物の型を逆にした場合も同様である。
【符号の説明】
【００６６】
１ 半導体基板
２ 支持基板
３ 埋込み酸化膜
４ ＳＯＩ層
５ キャパシタ形成領域
６ トランジスタ形成領域
７ 素子分離領域
８ ｎＭＯＳ素子（ＭＯＳＦＥＴ）
９ ＭＯＳキャパシタ
１０ 記憶素子形成領域
１１ 記憶素子
１２ ゲート絶縁膜
１２ａ シリコン酸化膜
１３ フローティングゲート電極
１３ａ ポリシリコン膜
１４ 絶縁膜
１６ ソース層
１７ ドレイン層
１８ チャネル領域
１９ Ｐ＋拡散層（高濃度拡散層）
２１ キャパシタ電極
２２ シリサイド層
２５ 第１の層間絶縁膜
２６ 第２の層間絶縁膜
２８ コンタクトプラグ
２９ コンタクトホール
３１ ソース線（ＳＬ）
３２ 中継配線
３３ ワード線（ＷＬ）
３５ ビアプラグ
３６ ビアホール
３７ ビット線（ＢＬ）
３８ 素子分離層
４１ レジストマスク
５１ 突起部
５２ 斜面
５３ 対向部
５４ パッド酸化膜
５５ シリコン窒化膜
５７ キャパシタ溝
【特許請求の範囲】
【請求項１】
シリコン基板領域に形成された第１の拡散層、第２の拡散層、前記第１および第２の拡散層間に配置された第３の拡散層、および前記第１、第２、第３の拡散層から絶縁分離されて設けられた第４の拡散層とを有するシリコン基板と、
前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極と、
前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線と、
前記第２の拡散層に、第２の電位を与える第２の制御線と、
前記第４の拡散層に、第３の電位を与える第３の制御線と、を備え、
前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第２の拡散層とオーバーラップした面積よりも大きく、
前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さいことを特徴とする半導体記憶装置。
【請求項２】
シリコン基板領域に形成された第１の拡散層、第２の拡散層、前記第１および第２の拡散層間に配置された第３の拡散層、および前記第１、第２、第３の拡散層から絶縁分離されて設けられた第４の拡散層とを有するシリコン基板と、
前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極と、
前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線と、
前記第２の拡散層に、第２の電位を与える第２の制御線と、
前記第４の拡散層に、第３の電位を与える第３の制御線と、を備え、
前記フローティングゲート電極と前記第４の拡散層との間に形成される静電容量が、前記フローティングゲート電極と前記第２の拡散層との間に形成される静電容量よりも大きく、
前記フローティングゲート電極と前記第４の拡散層との間に形成される静電容量が、前記フローティングゲート電極と前記第１および第３の拡散層とにより形成される静電容量よりも小さいことを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２に記載の半導体記憶装置において、
前記シリコン基板領域は、ＳＯＩ基板における埋込み酸化膜上に設けられたシリコン層であることを特徴とする半導体記憶装置。
【請求項４】
請求項１ないし請求項３のいずれか一項に記載の半導体記憶装置の制御方法において、
前記第１の制御線にプラスの電位を与え、前記第３の制御線に接地電位を与えることにより、前記第４の拡散層から前記フローティングゲート電極に電子を注入することを特徴とする半導体記憶装置の制御方法。
【請求項１】
シリコン基板領域に形成された第１の拡散層、第２の拡散層、前記第１および第２の拡散層間に配置された第３の拡散層、および前記第１、第２、第３の拡散層から絶縁分離されて設けられた第４の拡散層とを有するシリコン基板と、
前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極と、
前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線と、
前記第２の拡散層に、第２の電位を与える第２の制御線と、
前記第４の拡散層に、第３の電位を与える第３の制御線と、を備え、
前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第２の拡散層とオーバーラップした面積よりも大きく、
前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記フローティングゲート電極が前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さいことを特徴とする半導体記憶装置。
【請求項２】
シリコン基板領域に形成された第１の拡散層、第２の拡散層、前記第１および第２の拡散層間に配置された第３の拡散層、および前記第１、第２、第３の拡散層から絶縁分離されて設けられた第４の拡散層とを有するシリコン基板と、
前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極と、
前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線と、
前記第２の拡散層に、第２の電位を与える第２の制御線と、
前記第４の拡散層に、第３の電位を与える第３の制御線と、を備え、
前記フローティングゲート電極と前記第４の拡散層との間に形成される静電容量が、前記フローティングゲート電極と前記第２の拡散層との間に形成される静電容量よりも大きく、
前記フローティングゲート電極と前記第４の拡散層との間に形成される静電容量が、前記フローティングゲート電極と前記第１および第３の拡散層とにより形成される静電容量よりも小さいことを特徴とする半導体記憶装置。
【請求項３】
請求項１または請求項２に記載の半導体記憶装置において、
前記シリコン基板領域は、ＳＯＩ基板における埋込み酸化膜上に設けられたシリコン層であることを特徴とする半導体記憶装置。
【請求項４】
請求項１ないし請求項３のいずれか一項に記載の半導体記憶装置の制御方法において、
前記第１の制御線にプラスの電位を与え、前記第３の制御線に接地電位を与えることにより、前記第４の拡散層から前記フローティングゲート電極に電子を注入することを特徴とする半導体記憶装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１０９１１４（Ｐ２０１１−１０９１１４Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２０１０−２７０９４８（Ｐ２０１０−２７０９４８）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【分割の表示】特願２００６−９６５７４（Ｐ２００６−９６５７４）の分割
【原出願日】平成１８年３月３１日（２００６．３．３１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４８１６２）ＯＫＩセミコンダクタ宮城株式会社 (130)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２２年１２月３日（２０１０．１２．３）
【分割の表示】特願２００６−９６５７４（Ｐ２００６−９６５７４）の分割
【原出願日】平成１８年３月３１日（２００６．３．３１）
【出願人】（３０８０３３７１１）ＯＫＩセミコンダクタ株式会社 (898)
【出願人】（５９１０４８１６２）ＯＫＩセミコンダクタ宮城株式会社 (130)
【Ｆターム（参考）】
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