薄膜トランジスタを利用して不揮発性メモリとする方法およびその装置
【課題】薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法を提供する。
【解決手段】薄膜トランジスタ１０を利用し、そのうち薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０がゲート電極絶縁層４１上に設置され、電子がゲート電極４０の電場作用下で、熱電子界放射により電子正孔対を形成し、電子正孔対がゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が薄膜トランジスタ１０のベース２１に注入され、薄膜トランジスタ１０の閾値電圧の変化を引き起こし、書き込み動作が完了する。
【解決手段】薄膜トランジスタ１０を利用し、そのうち薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０がゲート電極絶縁層４１上に設置され、電子がゲート電極４０の電場作用下で、熱電子界放射により電子正孔対を形成し、電子正孔対がゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が薄膜トランジスタ１０のベース２１に注入され、薄膜トランジスタ１０の閾値電圧の変化を引き起こし、書き込み動作が完了する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法およびその装置に関し、特に薄膜トランジスタ（ＴＦＴ）の電気的操作方法を利用し、かつ一般的な薄膜トランジスタ（ＴＦＴ）を運用して不揮発性メモリのメモリユニットとする、薄膜トランジスタを利用して不揮発性メモリとする方法およびその装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイは広くコンピュータやテレビ、通信等電子製品上に運用されている。フラットパネルディスプレイの性能に対する要求もだんだん高くなっており、ディスプレイ周辺の回路を同時に低温ポリシリコン （ＬＴＰＳ） ＴＦＴ−ＬＣＤパネル上に製作すると、システム統合の目的を達することができる。そのうち、薄膜トランジスタ（ＴＦＴ）を運用して不揮発性メモリとすることは、システム統合の１つの重要な方法である。
【０００３】
現在不揮発性メモリをパネル上に統合する技術は、ほとんどが一般の薄膜トランジスタ（ＴＦＴ）の構造を変え、電荷を保存するものである。米国特許公開番号ＵＳ２００４０２０６９５７「半導体装置およびその製造方法」、および米国特許公告番号ＵＳ６００５２７０「半導体不揮発性メモリ装置およびその製造方法」は、ＴＦＴを不揮発性メモリとする先行技術である。米国特許公開番号ＵＳ２００４０２０６９５７は、一般の薄膜トランジスタ（ＴＦＴ）のゲート電極酸化層上にシリコン粒子（ｓｉｌｉｃｏｎ ｐａｒｔｉｃｌｅｓ）を散布して電荷の補捉に用い、さらに一層の第二ゲート電極酸化層で被覆するものである。米国特許公告番号ＵＳ６００５２７０は一般の薄膜トランジスタ（ＴＦＴ）のゲート電極とゲート電極絶縁層の間に電荷保存層（ｃｈａｒｇｉｎｇ ｓｔｏｒｉｎｇ ｌａｙｅｒ）を追加して電荷を保存するものである。
【０００４】
しかしながら、上述およびその他類似の浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）またはトンネル酸化層（ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ）等を増加する手段は、製造プロセスが一般の薄膜トランジスタ（ＴＦＴ）より複雑であるため、製作コストも比較的高い。このほか、電子デバイスの微小化と同時に、トンネル酸化層も微小化する必要があるため、メモリの保存能力に問題が発生することがある。このため、従来の一般的な薄膜トランジスタ（ＴＦＴ）を不揮発性メモリとする技術にはまだ問題があり、解決が待たれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第ＵＳ２００４０２０６９５７号
【特許文献２】米国特許公告第ＵＳ６００５２７０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、薄膜トランジスタ（ＴＦＴ）の電気的操作を利用し、薄膜トランジスタ（ＴＦＴ）が導通時に自己加熱現象を発生して電子正孔対を生じ、ゲート電極の垂直電場が電子正孔対を分離した後、薄膜トランジスタ（ＴＦＴ）のベースに電荷を注入かつ保存し、書き込みを完了して不揮発性メモリとして運用することができ、一般の薄膜トランジスタ（ＴＦＴ）デバイスを構成する論理回路、LCD基板アレイ等装置との相互統合に有利であり、別途製造プロセスを増加する必要がない、薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法を提供することにある。
【０００７】
本発明の別の目的は、その他一般の薄膜トランジスタ（ＴＦＴ）デバイスと同一基板上に統合でき、別途製造プロセスを増加する必要がない、薄膜トランジスタ（ＴＦＴ）を利用したメモリユニットの不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
前述の目的を達するため、本発明の薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法において、そのうち薄膜トランジスタ（ＴＦＴ）は中間がベース、両端がそれぞれドレイン電極、ソース電極である半導体層を備え、絶縁表面を備えた基板上に設置され、ゲート電極絶縁層が前記半導体層上に設置され、ゲート電極が前記ゲート電極絶縁層上に設置され、前記薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法は、書き込み動作と、消去動作を含み、そのうち前記書き込み動作は、前記薄膜トランジスタのドレイン電極に第一ドレイン電極電圧を印加し、前記薄膜トランジスタのゲート電極にゲート電極電圧を印加し、前記薄膜トランジスタのソース電極を接地し、そのうち、前記ゲート電極電圧と前記ドレイン電極電圧が発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔｉｎｇはドレイン電極電流とドレイン電極電圧の乗積）が自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こすのに足ると、前記薄膜トランジスタ中の多数のキャリアを前記薄膜トランジスタのベースに注入し、かつ前記薄膜トランジスタに電圧変化を生じさせ、書き込み動作を完了する手順を含み、前記消去動作は、前記薄膜トランジスタのドレイン電極に第二ドレイン電極電圧を印加し、前記薄膜トランジスタのソース電極にソース電極電圧を印加し、前記薄膜トランジスタのゲート電極を接地し、そのうち、前記ソース電極と第二ドレイン電極の両者間の偏圧が前記メモリの半導体層中の複数のキャリアをベース中から排除する手順を含む。
【０００９】
本発明の別の実施例の薄膜トランジスタ（ＴＦＴ）を利用したメモリユニットの不揮発性メモリ装置は、不揮発性メモリであって、データ書き込み動作とデータ消去動作を提供し、データアクセスに用いるメモリと、データ制御に用いる論理回路を含み、前記メモリはアレイ方式で構成された少なくとも１つのメモリユニットを含み、前記メモリユニットは絶縁表面を備えた基板上に設置された半導体層と、前記半導体層上に設置されたゲート電極絶縁層と、前記ゲート電極絶縁層上に設置されたゲート電極を含み、そのうち、前記メモリユニットの前記半導体層がベースと、前記ベースの両端にそれぞれ配置されたソース電極とドレイン電極から構成され、前記メモリユニットが一般の薄膜トランジスタ（ＴＦＴ）構造であり、かつ前記メモリと前記論理回路が前述の基板上に統合される。
【図面の簡単な説明】
【００１０】
【図１】本発明の最良の実施例１の部材の断面図である。
【図２】本発明の最良の実施例１の書き込み電圧を示す断面図である。
【図３】本発明の最良の実施例１の消去電圧を示す断面図である。
【図４】本発明の最良の実施例２の不揮発性メモリを示す断面図である。
【図５】本発明の最良の実施例２のメモリユニットアレイを示す模式図である。
【図６】本発明の最良の実施例２のメモリユニットの断面図である。
【図７】本発明の最良の実施例２の統合状態を示す断面図である。
【発明を実施するための形態】
【００１１】
本発明の上述の目的を達するために採用する技術手段およびその効果について、以下最良の実施例と図面に基づき説明する。
【００１２】
図１に本発明の最良の実施例１の部材の断面図を示す。図１に示すように、本発明は薄膜トランジスタ１０を利用し、そのうち前記薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０が前記ゲート電極絶縁層４１上に設置され、本発明の電荷を前記薄膜トランジスタ１０のベース２１に保存する方法は、書き込み動作と消去動作を含む。
【００１３】
図２に本発明の最良の実施例１の書き込み電圧を表す断面図を示す。図２に示すように、そのうち、前記書き込み動作は前記薄膜トランジスタ１０のドレイン電極２２にドレイン電極電圧を印加する。本実施例において、前記ドレイン電極電圧は１５ボルトである。同時に、前記薄膜トランジスタ１０のゲート電極４０にゲート電極電圧を印加する。本実施例において、前記ゲート電極電圧は２５ボルトである。さらに前記薄膜トランジスタ１０のソース電極２３を接地する。そのうち、前記ゲート電極電圧と前記ドレイン電極電圧の発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔｉｎｇはドレイン電極電流とドレイン電極電圧の乗積）が自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こし、このとき電子が前記ゲート電極４０の電場作用下で、熱電子界放射（Ｔｈｅｒｍｉｏｎ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ）により半導体層２０の価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）から伝導帯（ｃｏｎｄｕｃｔｏｒ ｂａｎｄ）に発射され、電子正孔対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）を形成し、電子正孔対が前記ゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が前記薄膜トランジスタ１０の前記ベース２１に注入され、前記薄膜トランジスタの閾値電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の変化を引き起こし、書き込み動作が完了する。本実施例のデータを例とし、ｎチャネルについていうと、書き込み動作は時間が１ミリ秒、メモリウィンドウ（ｍｅｍｏｒｙ ｗｉｎｄｏｗ）は３Ｖに達することができる。
【００１４】
図３に本発明の最良の実施例１の消去電圧を表す断面図を示す。図３に示すように、そのうち、前記消去動作は前記薄膜トランジスタ１０のドレイン電極２２にドレイン電極電圧を印加する。本実施例において、前記ドレイン電極電圧は−５ボルトである。同時に、前記薄膜トランジスタ１０のソース電極２３にソース電極電圧を印加する。本実施例において、前記ソース電極電圧は10ボルトである。および、前記薄膜トランジスタ１０のゲート電極４０を接地する。そのうち、前記ドレイン電極電圧と前記ソース電極電圧間の電圧差が、前記ベース２１中の複数のキャリアにベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記薄膜トランジスタ１０の半導体層２０中の複数のキャリアを前記ベース２１中から排除して、消去動作が完了する。本実施例のデータを例とし、ｎチャネルについていうと、消去動作の時間は０．１秒である。
【００１５】
図４と図５を参照する。図４に本発明の最良の実施例２の不揮発性メモリの断面図、図５に本発明の最良の実施例２のメモリユニットアレイの模式図を示す。図４に示すように、本発明は薄膜トランジスタを利用してメモリユニットの不揮発性メモリ装置としており、前記不揮発性メモリ装置はデータアクセスに用いるメモリ１１０と、データ制御に用いる論理回路６０を含み、前記論理回路６０は少なくとも１つの薄膜トランジスタ（ＴＦＴ）から成り、かつ前記メモリ１１０と前記基板３０上に統合される。図５に示すように、前記メモリ１１０は少なくとも１つのメモリユニット１００のアレイ方式で構成され、データ書き込み動作とデータ消去動作を提供する。
【００１６】
図６に本発明の最良の実施例２のメモリユニットの断面図を示す。図６に示すように、前記メモリユニット１００は、絶縁表面３１を備えた基板３０上に設置された半導体層２０を含み、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０が前記ゲート電極絶縁層４１上に設置される。そのうち、前記半導体層２０はベース２１と、該ベース２１両端にそれぞれ配置されたソース電極２３とドレイン電極２２から構成され、かつ前記メモリユニット１００は一般的な薄膜トランジスタ（ＴＦＴ）の構造であり、その上が中間層絶縁膜５０により被覆され、金属層５１により関連の電路連結が形成される。
【００１７】
書き込み動作を行うときは、前記メモリユニット１００のドレイン電極２２にドレイン電極電圧を印加し、同時に前記メモリユニット１００のゲート電極４０にゲート電極電圧を印加し、前記メモリユニット１００のソース電極２３を接地する。そのうち、前記ゲート電極電圧と前記ドレイン電極電圧の発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔｉｎｇはドレイン電極電流とドレイン電極電圧の乗積）が自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こし、このとき電子が前記ゲート電極４０の電場作用下で、熱電子界放射（Ｔｈｅｒｍｉｏｎ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ）により半導体層２０の価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）から伝導帯（ｃｏｎｄｕｃｔｏｒ ｂａｎｄ）に発射され、電子正孔対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）を形成し、電子正孔対が前記ゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が前記メモリユニット１０の前記ベース２１に注入され、前記メモリユニットの閾値電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の変化を引き起こし、書き込み動作が完了する。
【００１８】
消去動作を行うときは、前記メモリユニット１００のドレイン電極２２にドレイン電極電圧を印加し、同時に、前記薄膜トランジスタ１０のソース電極２３にソース電極電圧を印加し、前記該メモリユニット１００のゲート電極４０を接地する。そのうち、前記ドレイン電極電圧と前記ソース電極電圧間の電圧差が、前記ベース２１中の複数のキャリアにベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記メモリユニット１００の半導体層２０中の複数のキャリアを前記ベース２１中から排除して、消去動作が完了する。
【００１９】
図７に本発明の最良の実施例２の統合状態の断面図を示す。図７に示すように、本発明の不揮発性メモリはさらに同じプロセスの一般の液晶画素薄膜トランジスタ７０と結合させ、前記基板３０上に統合することができ、かつ前記基板は低温ポリシリコンガラス基板とすることができる。
【００２０】
本発明の提供する薄膜トランジスタ（ＴＦＴ）のベースを利用し電荷を保存して不揮発性メモリとする方法およびその装置は、不揮発性メモリをフラットパネルディスプレイに結合し、パネル上に統合することができ、かつ一般の薄膜トランジスタ（ＴＦＴ）構造を利用する必要があるだけで、別途の浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）やトンネル酸化層（ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ）で電荷を蓄積する必要がないため、メモリの製造プロセスを減少し、メモリの製作コストを抑えることができ、関連産業における使用に有利であるため、本発明は進歩性を備えており、発明特許の要件を満たしているため、法に基づき出願を提出するものである。
【００２１】
以上の説明は本発明の最良の実施例に基づいて本発明を詳細に説明したものであり、本発明の実施の範囲を限定しない。本発明の特許請求の範囲に基づいた均等の変や修飾等はすべて本発明の特許範囲内に含まれるものとする。
【符号の説明】
【００２２】
１０ 薄膜トランジスタ
２０ 半導体層
２１ ベース
２２ ドレイン電極
２３ ソース電極
３０ 基板
３１ 絶縁層
４０ ゲート電極
４１ ゲート電極絶縁層
１１０ メモリ
１００ メモリユニット
５０ 中間層絶縁膜
５１ 金属層
６０ 論理回路
７０ 液晶画素薄膜トランジスタ
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法およびその装置に関し、特に薄膜トランジスタ（ＴＦＴ）の電気的操作方法を利用し、かつ一般的な薄膜トランジスタ（ＴＦＴ）を運用して不揮発性メモリのメモリユニットとする、薄膜トランジスタを利用して不揮発性メモリとする方法およびその装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイは広くコンピュータやテレビ、通信等電子製品上に運用されている。フラットパネルディスプレイの性能に対する要求もだんだん高くなっており、ディスプレイ周辺の回路を同時に低温ポリシリコン （ＬＴＰＳ） ＴＦＴ−ＬＣＤパネル上に製作すると、システム統合の目的を達することができる。そのうち、薄膜トランジスタ（ＴＦＴ）を運用して不揮発性メモリとすることは、システム統合の１つの重要な方法である。
【０００３】
現在不揮発性メモリをパネル上に統合する技術は、ほとんどが一般の薄膜トランジスタ（ＴＦＴ）の構造を変え、電荷を保存するものである。米国特許公開番号ＵＳ２００４０２０６９５７「半導体装置およびその製造方法」、および米国特許公告番号ＵＳ６００５２７０「半導体不揮発性メモリ装置およびその製造方法」は、ＴＦＴを不揮発性メモリとする先行技術である。米国特許公開番号ＵＳ２００４０２０６９５７は、一般の薄膜トランジスタ（ＴＦＴ）のゲート電極酸化層上にシリコン粒子（ｓｉｌｉｃｏｎ ｐａｒｔｉｃｌｅｓ）を散布して電荷の補捉に用い、さらに一層の第二ゲート電極酸化層で被覆するものである。米国特許公告番号ＵＳ６００５２７０は一般の薄膜トランジスタ（ＴＦＴ）のゲート電極とゲート電極絶縁層の間に電荷保存層（ｃｈａｒｇｉｎｇ ｓｔｏｒｉｎｇ ｌａｙｅｒ）を追加して電荷を保存するものである。
【０００４】
しかしながら、上述およびその他類似の浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）またはトンネル酸化層（ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ）等を増加する手段は、製造プロセスが一般の薄膜トランジスタ（ＴＦＴ）より複雑であるため、製作コストも比較的高い。このほか、電子デバイスの微小化と同時に、トンネル酸化層も微小化する必要があるため、メモリの保存能力に問題が発生することがある。このため、従来の一般的な薄膜トランジスタ（ＴＦＴ）を不揮発性メモリとする技術にはまだ問題があり、解決が待たれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開第ＵＳ２００４０２０６９５７号
【特許文献２】米国特許公告第ＵＳ６００５２７０号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、薄膜トランジスタ（ＴＦＴ）の電気的操作を利用し、薄膜トランジスタ（ＴＦＴ）が導通時に自己加熱現象を発生して電子正孔対を生じ、ゲート電極の垂直電場が電子正孔対を分離した後、薄膜トランジスタ（ＴＦＴ）のベースに電荷を注入かつ保存し、書き込みを完了して不揮発性メモリとして運用することができ、一般の薄膜トランジスタ（ＴＦＴ）デバイスを構成する論理回路、LCD基板アレイ等装置との相互統合に有利であり、別途製造プロセスを増加する必要がない、薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法を提供することにある。
【０００７】
本発明の別の目的は、その他一般の薄膜トランジスタ（ＴＦＴ）デバイスと同一基板上に統合でき、別途製造プロセスを増加する必要がない、薄膜トランジスタ（ＴＦＴ）を利用したメモリユニットの不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００８】
前述の目的を達するため、本発明の薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法において、そのうち薄膜トランジスタ（ＴＦＴ）は中間がベース、両端がそれぞれドレイン電極、ソース電極である半導体層を備え、絶縁表面を備えた基板上に設置され、ゲート電極絶縁層が前記半導体層上に設置され、ゲート電極が前記ゲート電極絶縁層上に設置され、前記薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法は、書き込み動作と、消去動作を含み、そのうち前記書き込み動作は、前記薄膜トランジスタのドレイン電極に第一ドレイン電極電圧を印加し、前記薄膜トランジスタのゲート電極にゲート電極電圧を印加し、前記薄膜トランジスタのソース電極を接地し、そのうち、前記ゲート電極電圧と前記ドレイン電極電圧が発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔｉｎｇはドレイン電極電流とドレイン電極電圧の乗積）が自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こすのに足ると、前記薄膜トランジスタ中の多数のキャリアを前記薄膜トランジスタのベースに注入し、かつ前記薄膜トランジスタに電圧変化を生じさせ、書き込み動作を完了する手順を含み、前記消去動作は、前記薄膜トランジスタのドレイン電極に第二ドレイン電極電圧を印加し、前記薄膜トランジスタのソース電極にソース電極電圧を印加し、前記薄膜トランジスタのゲート電極を接地し、そのうち、前記ソース電極と第二ドレイン電極の両者間の偏圧が前記メモリの半導体層中の複数のキャリアをベース中から排除する手順を含む。
【０００９】
本発明の別の実施例の薄膜トランジスタ（ＴＦＴ）を利用したメモリユニットの不揮発性メモリ装置は、不揮発性メモリであって、データ書き込み動作とデータ消去動作を提供し、データアクセスに用いるメモリと、データ制御に用いる論理回路を含み、前記メモリはアレイ方式で構成された少なくとも１つのメモリユニットを含み、前記メモリユニットは絶縁表面を備えた基板上に設置された半導体層と、前記半導体層上に設置されたゲート電極絶縁層と、前記ゲート電極絶縁層上に設置されたゲート電極を含み、そのうち、前記メモリユニットの前記半導体層がベースと、前記ベースの両端にそれぞれ配置されたソース電極とドレイン電極から構成され、前記メモリユニットが一般の薄膜トランジスタ（ＴＦＴ）構造であり、かつ前記メモリと前記論理回路が前述の基板上に統合される。
【図面の簡単な説明】
【００１０】
【図１】本発明の最良の実施例１の部材の断面図である。
【図２】本発明の最良の実施例１の書き込み電圧を示す断面図である。
【図３】本発明の最良の実施例１の消去電圧を示す断面図である。
【図４】本発明の最良の実施例２の不揮発性メモリを示す断面図である。
【図５】本発明の最良の実施例２のメモリユニットアレイを示す模式図である。
【図６】本発明の最良の実施例２のメモリユニットの断面図である。
【図７】本発明の最良の実施例２の統合状態を示す断面図である。
【発明を実施するための形態】
【００１１】
本発明の上述の目的を達するために採用する技術手段およびその効果について、以下最良の実施例と図面に基づき説明する。
【００１２】
図１に本発明の最良の実施例１の部材の断面図を示す。図１に示すように、本発明は薄膜トランジスタ１０を利用し、そのうち前記薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０が前記ゲート電極絶縁層４１上に設置され、本発明の電荷を前記薄膜トランジスタ１０のベース２１に保存する方法は、書き込み動作と消去動作を含む。
【００１３】
図２に本発明の最良の実施例１の書き込み電圧を表す断面図を示す。図２に示すように、そのうち、前記書き込み動作は前記薄膜トランジスタ１０のドレイン電極２２にドレイン電極電圧を印加する。本実施例において、前記ドレイン電極電圧は１５ボルトである。同時に、前記薄膜トランジスタ１０のゲート電極４０にゲート電極電圧を印加する。本実施例において、前記ゲート電極電圧は２５ボルトである。さらに前記薄膜トランジスタ１０のソース電極２３を接地する。そのうち、前記ゲート電極電圧と前記ドレイン電極電圧の発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔｉｎｇはドレイン電極電流とドレイン電極電圧の乗積）が自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こし、このとき電子が前記ゲート電極４０の電場作用下で、熱電子界放射（Ｔｈｅｒｍｉｏｎ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ）により半導体層２０の価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）から伝導帯（ｃｏｎｄｕｃｔｏｒ ｂａｎｄ）に発射され、電子正孔対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）を形成し、電子正孔対が前記ゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が前記薄膜トランジスタ１０の前記ベース２１に注入され、前記薄膜トランジスタの閾値電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の変化を引き起こし、書き込み動作が完了する。本実施例のデータを例とし、ｎチャネルについていうと、書き込み動作は時間が１ミリ秒、メモリウィンドウ（ｍｅｍｏｒｙ ｗｉｎｄｏｗ）は３Ｖに達することができる。
【００１４】
図３に本発明の最良の実施例１の消去電圧を表す断面図を示す。図３に示すように、そのうち、前記消去動作は前記薄膜トランジスタ１０のドレイン電極２２にドレイン電極電圧を印加する。本実施例において、前記ドレイン電極電圧は−５ボルトである。同時に、前記薄膜トランジスタ１０のソース電極２３にソース電極電圧を印加する。本実施例において、前記ソース電極電圧は10ボルトである。および、前記薄膜トランジスタ１０のゲート電極４０を接地する。そのうち、前記ドレイン電極電圧と前記ソース電極電圧間の電圧差が、前記ベース２１中の複数のキャリアにベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記薄膜トランジスタ１０の半導体層２０中の複数のキャリアを前記ベース２１中から排除して、消去動作が完了する。本実施例のデータを例とし、ｎチャネルについていうと、消去動作の時間は０．１秒である。
【００１５】
図４と図５を参照する。図４に本発明の最良の実施例２の不揮発性メモリの断面図、図５に本発明の最良の実施例２のメモリユニットアレイの模式図を示す。図４に示すように、本発明は薄膜トランジスタを利用してメモリユニットの不揮発性メモリ装置としており、前記不揮発性メモリ装置はデータアクセスに用いるメモリ１１０と、データ制御に用いる論理回路６０を含み、前記論理回路６０は少なくとも１つの薄膜トランジスタ（ＴＦＴ）から成り、かつ前記メモリ１１０と前記基板３０上に統合される。図５に示すように、前記メモリ１１０は少なくとも１つのメモリユニット１００のアレイ方式で構成され、データ書き込み動作とデータ消去動作を提供する。
【００１６】
図６に本発明の最良の実施例２のメモリユニットの断面図を示す。図６に示すように、前記メモリユニット１００は、絶縁表面３１を備えた基板３０上に設置された半導体層２０を含み、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０が前記ゲート電極絶縁層４１上に設置される。そのうち、前記半導体層２０はベース２１と、該ベース２１両端にそれぞれ配置されたソース電極２３とドレイン電極２２から構成され、かつ前記メモリユニット１００は一般的な薄膜トランジスタ（ＴＦＴ）の構造であり、その上が中間層絶縁膜５０により被覆され、金属層５１により関連の電路連結が形成される。
【００１７】
書き込み動作を行うときは、前記メモリユニット１００のドレイン電極２２にドレイン電極電圧を印加し、同時に前記メモリユニット１００のゲート電極４０にゲート電極電圧を印加し、前記メモリユニット１００のソース電極２３を接地する。そのうち、前記ゲート電極電圧と前記ドレイン電極電圧の発生するジュール熱（Ｊｏｕｌｅ ｈｅａｔｉｎｇはドレイン電極電流とドレイン電極電圧の乗積）が自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こし、このとき電子が前記ゲート電極４０の電場作用下で、熱電子界放射（Ｔｈｅｒｍｉｏｎ ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ）により半導体層２０の価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）から伝導帯（ｃｏｎｄｕｃｔｏｒ ｂａｎｄ）に発射され、電子正孔対（ｅｌｅｃｔｒｏｎ−ｈｏｌｅ ｐａｉｒ）を形成し、電子正孔対が前記ゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が前記メモリユニット１０の前記ベース２１に注入され、前記メモリユニットの閾値電圧（Ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）の変化を引き起こし、書き込み動作が完了する。
【００１８】
消去動作を行うときは、前記メモリユニット１００のドレイン電極２２にドレイン電極電圧を印加し、同時に、前記薄膜トランジスタ１０のソース電極２３にソース電極電圧を印加し、前記該メモリユニット１００のゲート電極４０を接地する。そのうち、前記ドレイン電極電圧と前記ソース電極電圧間の電圧差が、前記ベース２１中の複数のキャリアにベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記メモリユニット１００の半導体層２０中の複数のキャリアを前記ベース２１中から排除して、消去動作が完了する。
【００１９】
図７に本発明の最良の実施例２の統合状態の断面図を示す。図７に示すように、本発明の不揮発性メモリはさらに同じプロセスの一般の液晶画素薄膜トランジスタ７０と結合させ、前記基板３０上に統合することができ、かつ前記基板は低温ポリシリコンガラス基板とすることができる。
【００２０】
本発明の提供する薄膜トランジスタ（ＴＦＴ）のベースを利用し電荷を保存して不揮発性メモリとする方法およびその装置は、不揮発性メモリをフラットパネルディスプレイに結合し、パネル上に統合することができ、かつ一般の薄膜トランジスタ（ＴＦＴ）構造を利用する必要があるだけで、別途の浮遊ゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）やトンネル酸化層（ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ）で電荷を蓄積する必要がないため、メモリの製造プロセスを減少し、メモリの製作コストを抑えることができ、関連産業における使用に有利であるため、本発明は進歩性を備えており、発明特許の要件を満たしているため、法に基づき出願を提出するものである。
【００２１】
以上の説明は本発明の最良の実施例に基づいて本発明を詳細に説明したものであり、本発明の実施の範囲を限定しない。本発明の特許請求の範囲に基づいた均等の変や修飾等はすべて本発明の特許範囲内に含まれるものとする。
【符号の説明】
【００２２】
１０ 薄膜トランジスタ
２０ 半導体層
２１ ベース
２２ ドレイン電極
２３ ソース電極
３０ 基板
３１ 絶縁層
４０ ゲート電極
４１ ゲート電極絶縁層
１１０ メモリ
１００ メモリユニット
５０ 中間層絶縁膜
５１ 金属層
６０ 論理回路
７０ 液晶画素薄膜トランジスタ
【特許請求の範囲】
【請求項１】
薄膜トランジスタのベースに電荷を保存する方法であって、そのうち、前記薄膜トランジスタは中間がベース、両端がそれぞれドレイン電極、ソース電極である半導体層を備え、絶縁表面を備えた基板上に設置され、ゲート電極絶縁層が前記半導体層上に設置され、ゲート電極が前記ゲート電極絶縁層上に設置され、前記薄膜トランジスタのベースに電荷を保存する方法が、書き込み動作と、消去動作を含み、
前記書き込み動作が、前記薄膜トランジスタのドレイン電極に第一ドレイン電極電圧を印加し、前記薄膜トランジスタのゲート電極にゲート電極電圧を印加し、前記薄膜トランジスタのソース電極を接地することを含み、そのうち、前記ゲート電極電圧と前記第一ドレイン電極電圧の発生するジュール熱が、自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こすに足ると、前記薄膜トランジスタ中の複数のキャリアが前記薄膜トランジスタ中のベースに注入され、かつ前記薄膜トランジスタの閾値電圧を変化させて前記書き込み動作が完了され、及び
前記消去動作が、前記薄膜トランジスタのドレイン電極に第二ドレイン電極電圧を印加し、前記薄膜トランジスタのソース電極にソース電極電圧を印加し、前記薄膜トランジスタのゲート電極を接地することを含み、そのうち、前記第二ドレイン電極電圧と前記ソース電極電圧間の電圧差が、前記ベース中の複数のキャリアに前記ベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記メモリの半導体層中の複数のキャリアを前記ベース中から排除することを特徴とする、薄膜トランジスタのベースに電荷を保存する方法。
【請求項２】
前記ゲート電極電圧および前記第一ドレイン電極電圧が正電圧であることを特徴とする、請求項１に記載の薄膜トランジスタのベースに電荷を保存する方法。
【請求項３】
前記薄膜トランジスタが一般的な薄膜トランジスタを構成する部材と同一の基板上に統合可能であることを特徴とする、請求項１に記載の薄膜トランジスタのベースに電荷を保存する方法。
【請求項４】
データ書き込み動作とデータ消去動作を提供する不揮発性メモリ装置であって、データアクセスに用いるメモリと、データ制御に用いる論理回路を含み、 前記メモリが、少なくとも１つのメモリユニットを含むアレイ方式で構成され、前記メモリユニットが半導体層を含み、絶縁表面を備えた基板上に設置され、ゲート電極絶縁層が前記半導体層上に設置され、ゲート電極が前記ゲート電極絶縁層上に設置され、そのうち、前記メモリユニットの前記半導体層がベースと、前記ベース両端にそれぞれ配置されたソース電極およびドレイン電極から構成され、前記メモリユニットが一般的な薄膜トランジスタ（ＴＦＴ）の構造であり、かつ前記メモリと前記論理回路が前記基板上に統合されることを特徴とする、不揮発性メモリ装置。
【請求項５】
前記データ書き込み動作が、前記メモリユニットの前記ドレイン電極に第一ドレイン電極電圧を印加する、前記メモリユニットの前記ゲート電極にゲート電圧を印加する、前記メモリユニットの前記ソース電極を接地することを含むことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記ゲート電極電圧と前記第一ドレイン電極電圧の発生するジュール熱が、自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こすに足ると、前記メモリユニット中の複数のキャリアが前記メモリユニット中のベースに注入され、かつ前記メモリユニットの閾値電圧を変化させて前記書き込み動作を完了することを特徴とする、請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記ゲート電極電圧と前記第一ドレイン電極電圧が正電圧であることを特徴とする、請求項５に記載の不揮発性メモリ装置。
【請求項８】
前記データ消去動作の方法が、前記メモリユニットのドレイン電極に第二ドレイン電極電圧を印加する、前記メモリユニットのソース電極にソース電極電圧を印加する、前記メモリユニットの前記ゲート電極を接地することを含むことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項９】
前記第二ドレイン電極電圧と前記ソース電極電圧の間の電圧差が、前記ベース中の複数のキャリアに前記ベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記メモリユニットの前記半導体層中の複数のキャリアを前記ベース中から排除することを特徴とする、請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記論理回路が少なくとも１つの薄膜トランジスタを含み、かつ前記薄膜トランジスタと前記メモリが前記基板上に統合されたことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項１１】
前記基板が低温ポリシリコン基板とできることを特徴とする、請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記不揮発性メモリが同じ製造プロセスの一般的なＴＦＴ−ＬＣＤパネルと結合させ、同一の低温ポリシリコン基板上に統合できることを特徴とする、請求項１１に記載の不揮発性メモリ装置。
【請求項１】
薄膜トランジスタのベースに電荷を保存する方法であって、そのうち、前記薄膜トランジスタは中間がベース、両端がそれぞれドレイン電極、ソース電極である半導体層を備え、絶縁表面を備えた基板上に設置され、ゲート電極絶縁層が前記半導体層上に設置され、ゲート電極が前記ゲート電極絶縁層上に設置され、前記薄膜トランジスタのベースに電荷を保存する方法が、書き込み動作と、消去動作を含み、
前記書き込み動作が、前記薄膜トランジスタのドレイン電極に第一ドレイン電極電圧を印加し、前記薄膜トランジスタのゲート電極にゲート電極電圧を印加し、前記薄膜トランジスタのソース電極を接地することを含み、そのうち、前記ゲート電極電圧と前記第一ドレイン電極電圧の発生するジュール熱が、自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こすに足ると、前記薄膜トランジスタ中の複数のキャリアが前記薄膜トランジスタ中のベースに注入され、かつ前記薄膜トランジスタの閾値電圧を変化させて前記書き込み動作が完了され、及び
前記消去動作が、前記薄膜トランジスタのドレイン電極に第二ドレイン電極電圧を印加し、前記薄膜トランジスタのソース電極にソース電極電圧を印加し、前記薄膜トランジスタのゲート電極を接地することを含み、そのうち、前記第二ドレイン電極電圧と前記ソース電極電圧間の電圧差が、前記ベース中の複数のキャリアに前記ベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記メモリの半導体層中の複数のキャリアを前記ベース中から排除することを特徴とする、薄膜トランジスタのベースに電荷を保存する方法。
【請求項２】
前記ゲート電極電圧および前記第一ドレイン電極電圧が正電圧であることを特徴とする、請求項１に記載の薄膜トランジスタのベースに電荷を保存する方法。
【請求項３】
前記薄膜トランジスタが一般的な薄膜トランジスタを構成する部材と同一の基板上に統合可能であることを特徴とする、請求項１に記載の薄膜トランジスタのベースに電荷を保存する方法。
【請求項４】
データ書き込み動作とデータ消去動作を提供する不揮発性メモリ装置であって、データアクセスに用いるメモリと、データ制御に用いる論理回路を含み、 前記メモリが、少なくとも１つのメモリユニットを含むアレイ方式で構成され、前記メモリユニットが半導体層を含み、絶縁表面を備えた基板上に設置され、ゲート電極絶縁層が前記半導体層上に設置され、ゲート電極が前記ゲート電極絶縁層上に設置され、そのうち、前記メモリユニットの前記半導体層がベースと、前記ベース両端にそれぞれ配置されたソース電極およびドレイン電極から構成され、前記メモリユニットが一般的な薄膜トランジスタ（ＴＦＴ）の構造であり、かつ前記メモリと前記論理回路が前記基板上に統合されることを特徴とする、不揮発性メモリ装置。
【請求項５】
前記データ書き込み動作が、前記メモリユニットの前記ドレイン電極に第一ドレイン電極電圧を印加する、前記メモリユニットの前記ゲート電極にゲート電圧を印加する、前記メモリユニットの前記ソース電極を接地することを含むことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記ゲート電極電圧と前記第一ドレイン電極電圧の発生するジュール熱が、自己加熱（ｓｅｌｆ−ｈｅａｔｉｎｇ）効果を引き起こすに足ると、前記メモリユニット中の複数のキャリアが前記メモリユニット中のベースに注入され、かつ前記メモリユニットの閾値電圧を変化させて前記書き込み動作を完了することを特徴とする、請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記ゲート電極電圧と前記第一ドレイン電極電圧が正電圧であることを特徴とする、請求項５に記載の不揮発性メモリ装置。
【請求項８】
前記データ消去動作の方法が、前記メモリユニットのドレイン電極に第二ドレイン電極電圧を印加する、前記メモリユニットのソース電極にソース電極電圧を印加する、前記メモリユニットの前記ゲート電極を接地することを含むことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項９】
前記第二ドレイン電極電圧と前記ソース電極電圧の間の電圧差が、前記ベース中の複数のキャリアに前記ベース中の結晶粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）により生じるエネルギー障壁（ｅｎｅｒｇｙ ｂａｒｒｉｅｒ）を克服させるのに足ると、両者間の偏圧が前記メモリユニットの前記半導体層中の複数のキャリアを前記ベース中から排除することを特徴とする、請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記論理回路が少なくとも１つの薄膜トランジスタを含み、かつ前記薄膜トランジスタと前記メモリが前記基板上に統合されたことを特徴とする、請求項４に記載の不揮発性メモリ装置。
【請求項１１】
前記基板が低温ポリシリコン基板とできることを特徴とする、請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記不揮発性メモリが同じ製造プロセスの一般的なＴＦＴ−ＬＣＤパネルと結合させ、同一の低温ポリシリコン基板上に統合できることを特徴とする、請求項１１に記載の不揮発性メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２４５４８５（Ｐ２０１０−２４５４８５Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９９５５２（Ｐ２００９−９９５５２）
【出願日】平成２１年４月１６日（２００９．４．１６）
【出願人】（５０９０２４６４０）エイサー インコーポレイテッド (14)
【氏名又は名称原語表記】ＡＣＥＲ ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】８Ｆ， ８８， Ｓｅｃｔｉｏｎ １， Ｈｓｉｎ Ｔａｉ Ｗｕ Ｒｏａｄ，Ｈｓｉｃｈｉｈ，Ｔａｉｐｅｉ Ｈｓｉｅｎ ２２１， Ｔａｉｗａｎ
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月１６日（２００９．４．１６）
【出願人】（５０９０２４６４０）エイサー インコーポレイテッド (14)
【氏名又は名称原語表記】ＡＣＥＲ ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】８Ｆ， ８８， Ｓｅｃｔｉｏｎ １， Ｈｓｉｎ Ｔａｉ Ｗｕ Ｒｏａｄ，Ｈｓｉｃｈｉｈ，Ｔａｉｐｅｉ Ｈｓｉｅｎ ２２１， Ｔａｉｗａｎ
【Ｆターム（参考）】
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