【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】作製工程が簡略化され、容量素子の面積が縮小化された昇圧回路を有する半導体
装置を提供することを課題とする。
【解決手段】直列に接続され、第１の入力端子部から出力端子部へ整流作用を示す複数の
整流素子と、第２の入力端子部に接続され、互いに反転する信号が入力される第１の配線
及び第２の配線と、それぞれ第１の電極、絶縁膜及び第２の電極を有し、昇圧された電位
を保持する複数の容量素子とから構成される昇圧回路を有し、複数の容量素子は、第１の
電極及び第２の電極が導電膜で設けられた容量素子と、少なくとも第２の電極が半導体膜
で設けられた容量素子とを有し、複数の容量素子において少なくとも１段目の容量素子を
第１の電極及び第２の電極が導電膜で設けられた容量素子とする。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】バッテリレス電子タイマに適用される半導体デバイス、及びその動作方法とアプリケーション回路を提供する。
【解決手段】半導体デバイス６００は、第１導電型半導体基板と、ゲート誘電層と、フローティングゲート６０６と、第２導電型ウェル６０８と、第１導電型ウェル６１０と、第２導電型ソース拡散層６１２と、第２導電型ドレイン拡散層６１４と、第２導電型制御ゲート拡散層６１６と、を含む。制御ゲート拡散層６１６、ソース拡散層６１２及びドレイン６１４の間の漏れ電流が二重のウェル領域上に印加されるバイアスを調節することにより減少される。 （もっと読む）

【課題】カード所有者がカード内に蓄積された情報を知りたい場合等に、外部のカード読取装置を用いてカード内に蓄積された情報を解読し、カード読取装置に搭載されているディスプレイ上に前記の蓄積情報を読み出さなければならないという不便さがあった。
【解決手段】ＩＣカード本体と、ＩＣカード本体における外部からの機械的な変形を電力に変換するセルフ電源装置と、ＩＣカード本体の外側へ露出して表示を行うディスプレイ面を有し、セルフ電源装置で発生した電力の供給を受けてディスプレイ面に情報を表示する表示装置とを備えるＩＣカード表示システムが提供される。 （もっと読む）

【課題】貫通電極の製造歩留まりを高めることができる積層半導体メモリ装置及びこれを含むメモリシステムを提供すること。
【解決手段】積層半導体メモリ装置は、プロセッサチップの上部に積層された複数のメモリチップ、複数の貫通電極（ＴＳＶ）及び入出力バッファを含む。貫通電極の各々は前記メモリチップをすべて貫通し、前記プロセッサチップに接続される。入出力バッファは、前記メモリチップの全部又は一部と前記貫通電極の各々との間に結合され、前記貫通電極の状態に基づいて選択的に活性化する。 （もっと読む）

【課題】面積を縮小させることが出来、また歩留まりを向上させる半導体装置及びそれを用いた論理回路を提供すること。
【解決手段】第１トランジスタＴｒ１と第２トランジスタＴｒ２とが形成され、前記第１トランジスタＴｒ１はソース及びドレインとして機能する第１拡散層群１０３と、第１ゲート電極１０２と、第２ゲート電極１０４とを備え、前記第２トランジスタＴｒ２はソース及びドレインとして機能する第２拡散層群２０１と、電荷を蓄積可能な浮遊ゲート２０２と、第３ゲート電極２００とを備え第２ゲート電極２００は、前記第１トランジスタＴｒ１の閾値Ｖｔｈを制御可能とし、この第２ゲート電極１０４の電位は、前記浮遊ゲート２０２が蓄積する電荷量に応じた値である。 （もっと読む）

【課題】電源電圧が遮断されている場合でも記憶データに基づいてスイッチ回路を導通状態または非導通状態にすることが可能な半導体装置を提供する。
【解決手段】この半導体集積回路装置では、浮遊ゲートおよび制御ゲートを有するメモリトランジスタＭＡと、ゲートが浮遊ゲートに接続され、メモリトランジスタＭＡの記憶データに応じてオンまたはオフするＮチャネルＭＯＳトランジスタＱＡとを含む。したがって、電源電圧ＶＣＣが遮断されている場合でも、メモリトランジスタＭＡの記憶データに基づいてトランジスタＱＡをオンまたはオフさせることができる。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法を提供する。
【解決手段】薄膜トランジスタ１０を利用し、そのうち薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０がゲート電極絶縁層４１上に設置され、電子がゲート電極４０の電場作用下で、熱電子界放射により電子正孔対を形成し、電子正孔対がゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が薄膜トランジスタ１０のベース２１に注入され、薄膜トランジスタ１０の閾値電圧の変化を引き起こし、書き込み動作が完了する。 （もっと読む）

【課題】非ヒステリシストランジスタとヒステリシストランジスタとを混載する場合において、欠陥や不純物混入リスクの少ない良好な基板界面を保ったまま、同一材料の絶縁膜を用いて、ヒステリシストランジスタと非ヒステリシストランジスタとを同一基板上に混載することができる絶縁ゲート型半導体装置の製造方法を提供する。
【解決手段】第１及び第２のトランジスタ形成領域上に第１のトランジスタにヒステリシス特性を与える絶縁膜１を形成し、これを第１のトランジスタのゲート絶縁１膜とする工程、及び、第２のトランジスタ形成領域上の絶縁膜１を部分的にエッチング除去することにより、第２のトランジスタにヒステリシス特性を与えない絶縁膜とし、これを第２のトランジスタのゲート絶縁膜とする工程を含む。 （もっと読む）

【課題】第１ゲート電極と第２ゲート電極間の寄生容量の少なく高速アクセスが可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルが、書き込み・消去用の第１メモリセルユニットＵ１と、読み出し用の第２メモリセルユニットＵ２と、第３メモリセルユニットＵ３とを備えてなり、第１メモリセルユニットＵ１の第２ゲート電極７、第２メモリセルユニットＵ２の第３ゲート電極１１、第３メモリセルユニットＵ３の第４ゲート電極１３同士が電気的に接続してフローティングゲートＦＧが形成される。第４ゲート電極１３上に第２の絶縁膜を介して第５ゲート電極１５が形成され、第５ゲート電極１５が制御端子ＣＧと電気的に接続することにより、フローティングゲート７，１１，１３が制御端子ＣＧと容量結合している。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】 再構成可能な半導体デバイスを提供する。
【解決手段】 再構成可能な半導体デバイスが開示されている。半導体デバイスは、基板と、基板上に形成された第１の絶縁材料と、異なる極性を有する２つのチャネルと、絶縁材料上に形成され、かつ対向する端部で、これらのチャネルに、共通に結合された複数のターミナル電極と、ターミナル電極に形成された第２の絶縁材料と、第２の絶縁材料上に形成された少なくとも１つのコントロールゲートとを含む。チャネルは、異なる極性を有し、電荷蓄積層は、第２の絶縁材料内側に形成されている。コントロールゲートに、フォワードバイアスまたはリバースバイアスが印加され、次にバイアスが切断される。半導体デバイスの電圧−電流特性は、電荷蓄積層に生成された電荷に従って変化する。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、キャパシタをコンパクトに配置して面積を最小限にする、不揮発性半導体メモリ素子を提供する。
【解決手段】第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、メタル配線（ビット線）１２を配置し、また、第１トランジスタのゲートのポリシリコン層８と、第２トランジスタのソースに接続されるメタル配線１３とを左右方向（横方向）に配置する。またトランジスタ形成部３０の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面と第２トランジスタの第２のゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、このフローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。 （もっと読む）

【課題】高セル密度化と、ビットラインの低抵抗化による高速化が両立し、読み出し、書き込み時の記憶内容への擾乱を受けにくい不揮発性メモリアレイを提供する。
【解決手段】複数のメモリセルは、接続領域４１１、第１の方向に延びる導電ビット線４０１０、第２の方向に延びる導電ワード線６０３０、および導電制御線６０１０，６０２０と共に２つの方向に２次元で配置されている。接続領域４１１は、１つのビット線に接続される４つのセルを含むメモリアレイを通って形成される。接続領域４１１は、処理を経済的にするために逆導電型領域４０１と同じ処理ステップで形成する。 （もっと読む）

【課題】従来のメモリセルよりも小型かつ長寿命なメモリセルのデザインを提供する。
【解決手段】メモリデバイス用メモリセル構造は、フローティングゲートノードＦＧを有したリードトランジスタ１２０と、第１プログラミング端子１６０を有したトンネリングコンデンサ１３０と、第２プログラミング端子１５０を有したカップリングコンデンサスタック２００とを具備する。トンネリングコンデンサ１３０及びカップリングコンデンサスタック２００は、ＦＧに接続されている。カップリングコンデンサスタック２００は、ＦＧと第２プログラミング端子１５０との間に直列に接続された少なくとも２つのカップリングコンデンサから成り、トンネリングコンデンサ１３０よりも大きい静電容量を有する。 （もっと読む）

【課題】 標準的なＣＭＯＳＩＣの製造工程で容易に製造できて集積回路の調整用等として簡便性に優れる不揮発性メモリを提供する。
【解決手段】 フローティングゲートＦＧを有するＮＭＯＳトランジスタＴｒ１と、この第１のＮＭＯＳトランジスタＴｒ１のドレイン側とソース側に接続されたＮＭＯＳトランジスタＴｒ２，Ｔｒ３と、フローティングゲートＦＧをゲートとするＰＭＯＳトランジスタＴｒ４及びＰＭＯＳトランジスタＴｒ５を有するとともに、ＮＭＯＳトランジスタＴｒ２，Ｔｒ３のゲートには読出し信号ＲＤが入力され、ＰＭＯＳトランジスタＴｒ４のソースとｎウェルには制御ゲート信号ＣＧが入力され、ＰＭＯＳトランジスタＴｒ５のソースとｎウェルには消去信号ＥＲが入力され、ＮＭＯＳトランジスタＴｒ１のソースに書込みデータ信号Ｗ−Ｄａｔａが入力されるように構成した。 （もっと読む）

方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも１つの第１のトランジスタ（１１０）を担持する半導体層（１０３）が絶縁層（１０２、１０５）に接合される組み立てステップと、半導体層および第１のトラッピングゾーンが容量結合されるように、第１のトラッピングゾーン（２２０）が所定の第１の深さで絶縁層に形成される形成ステップであって、前記第１のトラッピングゾーンが、前記第１のトランジスタのチャネルの少なくとも下に延び、かつ前記第１のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第１のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第２のトランジスタのチャネルの少なくとも下に延びる第２のトラッピングゾーンが、第１のトラッピングゾーンに使用されるのとは異なるエネルギーおよび／または用量および／または原子の第２の注入によって形成される。
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