半導体集積回路装置及びその製造方法
【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムICの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域5上に下部電極10cが設けられ、かつ下部電極10c上にONO膜11,12,13からなる誘電体膜を介在して上部電極19cが設けられた容量素子Cを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域5と下部電極10cとの間に耐酸化性膜8、及び下部電極10cと上部電極19cとの間に耐酸化性膜12を有する。
【解決手段】半導体基板の主面の素子分離領域5上に下部電極10cが設けられ、かつ下部電極10c上にONO膜11,12,13からなる誘電体膜を介在して上部電極19cが設けられた容量素子Cを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域5と下部電極10cとの間に耐酸化性膜8、及び下部電極10cと上部電極19cとの間に耐酸化性膜12を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造技術に関し、特に、不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムIC(Integrated Circuit)に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体集積回路装置として、例えばフラッシュメモリあるいはEEPROM(Electrically Erasable Programmable Read Only Memory)と呼称される不揮発性記憶装置が知られている。このフラッシュメモリにおいては、1つの不揮発性記憶素子でメモリセルを構成した1トランジスタ方式のメモリセルや、1つの不揮発性記憶素子と一つの選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)とを直列に接続した2トランジスタ方式のメモリセルが知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極との間の浮遊ゲート電極(フローディングゲート電極)に情報を記憶させる浮遊ゲート型(フローティングゲート型)、半導体基板とゲート電極との間のゲート絶縁膜にNO(窒化膜/酸化膜:Nitride/Oxide)膜を使用し、このゲート絶縁膜に情報を記憶させるMNOS(Metal Nitride Oxide Semiconductor)型、半導体基板とゲート電極との間のゲート絶縁膜にONO(酸化膜/窒化膜/酸化膜:Oxide/Nitride/Oxide)膜を使用し、このゲート絶縁膜に情報を記憶させるMONOS(Metal Oxide Nitride Oxide Semiconductor)型等が知られている。また、浮遊ゲート型においては、浮遊ゲート電極と制御ゲート電極との間の層間絶縁膜にONO膜を使用したものも知られている。
【0003】
一方、半導体集積回路装置の中には、MISFET等の能動素子だけでなく、一般的には抵抗素子、容量素子等の受動素子も多数存在する。例えば遅延回路、負荷素子、発振回路、電源安定用パスコン(バイパスコンデンサ)等に使用されている。抵抗素子や容量素子においても、様々な構造のものが知られている。例えば、抵抗素子としては、半導体基板に不純物を導入して形成された拡散抵抗素子や、多結晶シリコン膜で形成されたポリシリコン抵抗素子等が知られている。容量素子としては、半導体基板に不純物を導入して形成された半導体領域(不純物拡散領域)を下部電極とし、この下部電極上に誘電体膜を介在して設けられた導電膜を上部電極とする容量素子や、半導体基板の主面の素子分離領域上に設けられた導電膜を下部電極とし、この下部電極上に誘電体膜を介在して設けられた導電膜を上部電極とする容量素子等が知られている。また、容量素子においては、誘電体膜に前述のONO膜を使用した容量素子も知られている。
【0004】
なお、本発明に関連する公知文献としては、下記の特許文献1(特開2000−269449号公報)、及び特許文献2(特開2000−164835号公報)がある。特許文献1には、フローティングゲート構造の不揮発性メモリ、及び容量素子を有する半導体集積回路装置の製造技術が開示されている。特許文献2には、フローティングゲート構造の不揮発性メモリ、高耐圧トランジスタ、及び低耐圧トランジスタを有する集積回路の製造技術が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−269449号公報
【特許文献2】特開2000−164835号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年、マルチメディア、情報通信等の最先端技術分野においては、マイクロコンピュータ、DRAM、ASIC(Application Specific Integrated Circuit)、フラッシュメモリ等をワンチップ内に混載したシステムオンチップ構造を実現することによって、データ転送速度の高速化、省スペース(実装密度向上)、低消費電力化を図る動きが活発になっている。
【0007】
フラッシュメモリアレイ、及びマイコン等の論理演算回路を内蔵するシステムオンチップの場合、例えば、3.3Vの外部電源を用いて、その外部電源電圧3.3Vで駆動させる複数のMISFETと、低消費、高速化のために、降圧回路により1.8Vの第1内部電源電圧を発生させ、その第1内部電源電圧で駆動させる複数のMISFETとが必要とされる。そして、更に、昇圧回路により10V〜12Vの第2内部電源電圧を発生させ、その第2内部電源電圧(10〜12V)でフラッシュメモリアレイ中の選択されたメモリセルへの書き込み等のために駆動させる複数のMISFETが必要とされる。以下、前者のような3.3V或いは1.8Vで駆動させるMISFETを低耐圧MISFETと称し、後者のような10〜12Vで駆動させるMISFETを高耐圧MISFETと称する。これら低耐圧MISFET、及び高耐圧MISFETは、夫々1つの半導体基板(半導体チップ)内にCMOS構成(p型MISFETとn型MISFETとのペア)で内蔵される。
【0008】
一方、携帯型カードに搭載されるシステムLSIは、レギュレータ、中央演算処理装置(CPU:Central Processing Unit)、入出力回路(I/O)、システムコントローラ、ウォッチドックタイマ、乱数発生器、ROM(Read Only Memory)、RAM(Random Access Memory)及びEEPROM等によって構成されている。レギュレータ、I/O、及びEEPROMでは、複数の高耐圧MISFETが使用されている。また、ウォッチドックタイマ、EEPROMの中のタイマでは、複数の抵抗素子が使用されている。また、電源電圧の安定化を図るために、複数のバイパスコンデンサが使用されている。
【0009】
本発明者は、システムLSIについて検討した結果、以下の問題点を見出した。
第1層目の多結晶シリコン膜で容量素子の下部電極を形成し、第2層目の多結晶シリコン膜で容量素子の上部電極、低耐圧及び高耐圧MISFETのゲート電極を形成する場合、基板の主面の素子分離領域上に下部電極を形成した後、熱処理を施して酸化シリコン膜からなるゲート絶縁膜を形成することになる。このゲート絶縁膜の形成時に、下部電極の側面から、下部電極と素子分離領域との間の界面に沿って酸化シリコン膜からなるバーズビークが形成される。基板の主面の素子分離領域は、通常、酸化シリコン膜で形成されている。熱処理時におけるO2、H2O等の酸化剤は、酸化シリコン膜中を通り抜ける。従って、ゲート絶縁膜の形成時において、下部電極の側面から、下部電極と素子分離領域との間の界面に沿って伸びる酸化シリコン膜のバーズビークが形成される。
【0010】
このバーズビークの形成により、下部電極の周縁が持ち上げられ、下部電極の下面が凸となる反りが下部電極に発生するため、素子分離領域から下部電極が剥がれ易くなる。このような不具合は、システムLSIの高集積化や多機能化に伴う容量素子の微細化が進むにつれて顕著になるため、容量素子の小型化が困難になる。また、システムLSIの歩留まり低下、信頼性の低下の要因にもなる。
【0011】
基板の素子分離領域上に第1層目の多結晶シリコン膜で抵抗素子を形成し、第2層目の多結晶シリコン膜で低耐圧及び高耐圧MISFETのゲート電極を形成する場合においても、前述のバーズビークは形成される。このバーズビークの形成により、抵抗素子の抵抗値にバラツキが生じてしまう。このバーズビークによる抵抗値のバラツキは、抵抗素子の微細化に伴って顕著になるため、幅を狭くして高抵抗の抵抗素子を形成することが困難になる。
【0012】
MISFETのチャネル長は、高集積化による微細化に伴って短くなる。チャネル長が短くなると、ソース領域及びドレイン領域からの空乏層がゲート電極下に張り出し、チャネル形成領域の電位障壁が下がる。その結果、閾値電圧(Vth)が下がり、ソース領域/ドレイン領域間の電圧(Vds)を少し増やしただけでドレイン電流(Ids)が増加して定電流領域が得られなくなる。更に、電圧Vdsを増やすと、ドレイン領域及びソース領域からの空乏層が接触するパンチスルー状態となり、ドレイン電流Idsが急増する。即ち、ドレイン領域/ソース領域間の耐圧が下がる。また、ゲート電圧(Vg)が閾値電圧Vthよりも低い状態で流れるドレイン電流(サブスレッショルド電流)が増えるため、「OFF」状態におけるリーク電流が増加する。
【0013】
このような、ドレイン領域/ソース領域間の耐圧劣化及び「OFF状態」におけるリーク電流の増加は、MISFETが形成されるウエル領域の不純物濃度、即ち、チャネル形成領域の不純物濃度を上げることによって抑制することができる。従って、低耐圧MISFETが形成される低圧系ウエル領域の表面不純物濃度は、高耐圧MISFETが形成される高圧系ウエル領域の表面不純物濃度よりも高く設定される。
【0014】
ウエル領域は、通常、ゲート絶縁膜の形成工程前に形成される。一方、ONO型不揮発性記憶素子のゲート絶縁膜は、下層および上層の酸化膜が一般的には熱酸化によって形成される。従って、ONO型不揮発性記憶素子のゲート絶縁膜を形成する工程の前に低圧系ウエル領域を形成した場合、低圧系ウエル領域が熱処理される回数が多くなる。低圧系ウエル領域の表面不純物濃度は、高圧系ウエル領域の表面不純物濃度よりも高いため、熱処理の回数が多くなると、低圧系ウエル領域の表面不純物濃度が下がってしまい、低耐圧MISFETの特性が変わってしまう。
【0015】
本発明の目的は、占有面積が小さく、容量が大きい容量素子を実現することが可能な技術を提供することにある。
【0016】
本発明の目的は、高抵抗の抵抗素子を実現することが可能な技術を提供することにある。
【0017】
本発明の目的は、低耐圧MISFETの特性に影響を与えずに高耐圧MISFETを形成することが可能な技術を提供することにある。
【0018】
本発明の目的は、半導体集積回路装置の製造歩留まりの向上を図ることが可能な技術を提供することにある。
【0019】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【0020】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)半導体基板の主面の素子分離領域上に下部電極が設けられ、かつ前記下部電極上に誘電体膜を介在して上部電極が設けられた容量素子を有する半導体集積回路装置であって、
前記半導体基板の主面の素子分離領域と前記下部電極との間、及び前記下部電極と前記上部電極との間に耐酸化性膜(例えば窒化シリコン膜)を有する。
【0021】
(2)半導体基板の主面の素子形成領域上にゲート絶縁膜を介在してゲート電極が設けられたMISFETと、半導体基板の主面の素子分離領域上に下部電極が設けられ、かつ前記下部電極上に誘電体膜を介在して上部電極が設けられた容量素子を有する半導体集積回路装置の製造方法であって、
半導体基板の主面の素子分離領域上に第1の耐酸化性膜(例えば窒化シリコン膜)を介在して前記下部電極が設けられ、かつ前記下部電極の上面が第2の耐酸化性膜(例えば窒化シリコン膜)で覆われた状態で、熱処理を施して前記半導体基板の主面の素子形成領域に酸化シリコン膜からなる前記ゲート絶縁膜を形成する工程を有する。
【0022】
(3)半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2の領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された容量素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極を形成すると共に、前記半導体基板の主面の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記容量素子の下部電極を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記ゲート絶縁膜、及び前記下部電極上の第2の窒化シリコン膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成すると共に、前記下部電極上の前記第2の窒化シリコン膜上に前記容量素子の上部電極を形成する(h)工程とを有する。
【0023】
(4)半導体基板の主面の素子分離領域上に設けられた抵抗素子を有する半導体集積回路装置であって、
前記半導体基板の主面の素子分離領域と前記抵抗素子との間、及び前記抵抗素子上に耐酸化性膜(例えば窒化シリコン膜)を有する。
【0024】
(5)半導体基板の主面の素子形成領域上にゲート絶縁膜を介在してゲート電極が設けられたMISFETと、半導体基板の主面の素子分離領域上に設けられた抵抗素子を有する半導体集積回路装置の製造方法であって、
半導体基板の主面の素子分離領域上に第1の耐酸化性膜(例えば窒化シリコン膜)を介在して前記抵抗素子が設けられ、かつ前記抵抗素子の上面が第2の耐酸化性膜(例えば窒化シリコン膜)で覆われた状態で、熱処理を施して前記半導体基板の主面の素子形成領域に酸化シリコン膜からなる前記ゲート絶縁膜を形成する工程を有する。
【0025】
(6)半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2の領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極を形成すると共に、前記半導体基板の主面の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記抵抗素子を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記ゲート絶縁膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成する(h)工程とを有する。
【0026】
(7)半導体基板の主面の素子形成領域上にゲート絶縁膜を介在してゲート電極が設けられたMISFETと、
半導体基板の主面の素子分離領域上に下部電極が設けられ、かつ前記下部電極上に誘電体膜を介在して上部電極が設けられた容量素子と、
前記半導体基板の主面の素子分離領域上に設けられた抵抗素子とを有する半導体集積回路装置の製造方法であって、
半導体基板の主面の素子分離領域上に第1の耐酸化性膜(例えば窒化シリコン膜)を介在して前記下部電極及び抵抗素子が設けられ、かつ前記下部電極の上面及び前記抵抗素子の上面が第2の耐酸化性膜(例えば窒化シリコン膜)で覆われた状態で、熱処理を施して前記半導体基板の主面の素子形成領域に酸化シリコン膜からなる前記ゲート絶縁膜を形成する工程を有する。
【0027】
(8)半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、
前記半導体基板の主面の第2の領域に形成されたMISFETと、
前記半導体基板の主面の第1の素子分離領域上に形成された容量素子と、
前記半導体基板の主面の第2の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の第1及び第2の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の第1及び第2の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の第1及び第2の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極、前記半導体基板の主面の第1の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記容量素子の下部電極、並びに、前記半導体基板の主面の第2の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記抵抗素子を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記下部電極上及び前記抵抗素子上の第2の窒化シリコン膜、並びに前記ゲート絶縁膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極、及び前記下部電極上の前記第2の窒化シリコン膜上に前記容量素子の上部電極を形成する(h)工程とを有する。
【0028】
(9)半導体基板の主面の第1の領域に不揮発性記憶素子と、
前記半導体基板の主面の第2の領域に設けられた第1のMISFETと、
前記第1のMISFETよりも動作電圧が低い第2のMISFETであって、前記半導体基板の主面の第3の領域に設けられた第2のMISFETとを有する半導体集積回路装置の製造方法であって、
前記半導体基板の主面の第1の領域に熱酸化膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板の主面の第2の領域に第1のウエル領域を形成する工程と、
前記半導体基板の主面の第3の領域に第2のウエル領域を形成する工程とを有し、
前記第2のウエル領域の形成工程は、前記ゲート電極を形成した後に実施する。
【発明の効果】
【0029】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、占有面積が小さく、容量が大きい容量素子を実現することができる。
本発明によれば、高抵抗の抵抗素子を実現することができる。
本発明によれば、低耐圧MISFETの特性に影響を与えずに高耐圧MISFETを形成することができる。
本発明によれば、半導体集積回路装置の製造歩留まりの向上を図ることができる。
【図面の簡単な説明】
【0030】
【図1】本発明の一実施形態である半導体集積回路装置の概略構成を示す模式的断面図である。
【図2】図1の一部(メモリセル部)を拡大した模式的断面図である。
【図3】図1の一部(高耐圧pMIS部及び抵抗素子部)を拡大した模式的断面図である。
【図4】図1の一部(低耐圧p型MIS部及び容量素子部)を拡大した模式的断面図である。
【図5】本発明の一実施形態である半導体集積回路装置に構成された回路ブロック図である。
【図6】図5のEEPROMの概略構成を示す回路図ある。
【図7】図5におけるパスコンの概略説明図である。
【図8】本発明の一実施形態の容量素子において、上部電極に正電圧を印加した時のリーク電流特性を示す図である。
【図9】本発明の一実施形態の容量素子において、上部電極に負電圧を印加した時のリーク電流特性を示す図である。
【図10】本発明の一実施形態の容量素子の上部電極電圧依存性を示す図である。
【図11】本発明の一実施形態の抵抗素子において、抵抗値の多結晶シリコン幅依存性を示す図である。
【図12】本発明の一実施形態である半導体集積回路装置の製造工程中における模式的断面図である。
【図13】図12に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図14】図13に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図15】図14に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図16】図15に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図17】図16に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図18】図17に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図19】図18に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図20】図19に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図21】図20に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図22】図21に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図23】図22に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図24】図23に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図25】図24に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図26】図25に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図27】図26に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図28】図27に続く半導体集積回路装置の製造工程中における模式的断面図である。
【発明を実施するための形態】
【0031】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、断面図においては、図面を見易くするため、断面を現すハッチングを一部省略している場合がある。
本実施形態では、半導体集積回路装置として、例えばICカードに内蔵されて使用されるシステムLSIに本発明を適用した例について説明する。
図1は、本実施形態のシステムLSIの概略構成を示す模式的断面図であり、
図2は、図1の一部(メモリセル部)を拡大した模式的断面図であり、
図3は、図1の一部(高耐圧pMIS部及び抵抗素子部)を拡大した模式的断面図であり、
図4は、図1の一部(低耐圧p型MIS部及び容量素子部)を拡大した模式的断面図であり、
図5は、本実施形態のシステムLSIの概略構成を示す回路ブロック図であり、
図6は、図5のEEPROMの概略構成を示す回路図あり、
図7は、図1の容量素子の使用形態の一例を示すブロック図である。
【0032】
図5に示すように、本実施形態のシステムLSIは、レギュレータ、中央演算処理装置(CPU)、入出力回路(I/O)、システムコントローラ、ウォッチドックタイマ、乱数発生器、ROM、RAM、及びEEPROM等を半導体チップ1Aに搭載した構成になっている。
【0033】
前記システムLSIを構成するEEPROMは、例えばICカードのデータメモリとして使用され、半導体チップ1Aに搭載された図6に示すような昇圧回路を通じて書き換え(消去及び書き込み)用の高電圧(−Vpp)が供給されるようになっている。昇圧回路は、1.8−5Vの外部電源電圧をEEPROM以外の低圧ロジック用にレギュレータにより降圧された1.5Vを昇圧して−10.5Vを発生する。その際、数10pFの容量素子を用いた多段のチャージポンプ回路により出力ノードに高電圧を供給している。
【0034】
その他、半導体チップ1A内には、図7に示すように、外部電源Vccをレギュレートした内部電源VddとVss(0V)との間に、内部電源電圧安定化用にパスコン(バイパスコンデンサ)と呼ばれる容量素子Cが多数接続されている。この容量素子Cは、各回路ブロック(モジュール)間の配線チャネル領域において、配線の下に配置されることが多い。
【0035】
なお、前記システムLSIは、基本的に、nチャネル導電型MISFETと、pチャネル導電型MISFETとを組み合わせたCMISデバイス構成になっている。このCMISデバイスは、通常、CMOSと呼ばれている。
【0036】
また、1.8Vで駆動されるMISFETや、3.3Vで駆動されるMISFETのような相対的に低い電圧駆動のMISFETは、高速化のためデバイス構造も微細化される。従って、このようなMISFETはゲート耐圧も低い。以下、このようなMISFETを低耐圧MISFETと言う。
【0037】
また、12Vで駆動されるMISFETのような相対的に高い電圧駆動のMISFETは、ゲート耐圧も高くされる。以下、このようなMISFETを高耐圧MISFETと言う。
【0038】
次に、前記システムLSIの具体的な構造について、図1乃至図4を用いて説明する。図1には、メモリセルMe、低耐圧p型MISFET−QLp、抵抗素子10b、高耐圧p型MISFET−QHp、及び容量素子Cを示している。メモリセルMeは、前記EEPROMのメモリセルアレイに使用されており、低耐圧p型MISFET−QLpは、前記中央演算処理装置等に使用されており、抵抗素子10bは、前記ウォッチドックタイマ等に使用されており、高耐圧p型MISFET−QHpは、レギュレータ、入出力回路、EEPROMの周辺回路等に使用されており、容量素子Cは、前述のバイパスコンデンサとして使用されている。
【0039】
図1乃至図4に示すように、システムLSIは、半導体基板として例えばp型の単結晶シリコンから半導体基板1(以下、単に基板と呼ぶ)を主体に構成されている。基板1の主面には、素子分離領域5によって区画された複数の素子形成領域が設けられている。素子形成領域としては、メモリセル形成領域、低耐圧MIS形成領域、高耐圧MIS形成領域等を含む。素子分離領域5は、例えば周知のSTI(Shallow Trench Isolation)技術によって形成されている。STI技術による素子分離領域5は、基板1の主面に浅溝(例えば300[nm]程度の深さの溝)を形成し、その後、基板1の主面上に例えば酸化シリコン膜からなる絶縁膜をCVD(Chemical Vapor Deposition)法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにCMP(化学的機械研磨:Chemical Mechanical Polishing)法で平坦化することによって形成される。
【0040】
図1及び図2に示すように、基板1の主面のメモリセル形成領域にはn型ウエル領域2が形成され、このn型ウエル領域2の中には高圧系p型ウエル領域4が形成されている。また、基板1の主面のメモリセル形成領域には、メモリセルMeが形成されている。メモリセルMeは、1つの不揮発性記憶素子Qmと、この不揮発性記憶素子Qmに直列に接続された1つの選択用MISFET−Qsとで構成されている。
【0041】
図1及び図3に示すように、基板1の主面の低圧pMIS形成領域には、n型ウエル領域2が形成され、このn型ウエル領域2の中には低圧系n型ウエル領域14が形成されている。また、基板1の主面の低圧pMIS形成領域には、低耐圧p型MISFET−QLpが形成されている。
【0042】
図1及び図3に示すように、基板1の主面の素子分離領域5上には抵抗素子10bが形成され、この抵抗素子10bが形成された素子分離領域5の下には、低圧系p型ウエル領域15が形成されている。以下、抵抗素子10bが形成された素子分離領域5を第1の素子分離領域と言う。
【0043】
図1及び図4に示すように、基板1の主面の高圧pMIS形成領域には、n型ウエル領域2が形成され、このn型ウエル領域2の中には高圧系n型ウエル領域3が形成されている。また、基板1の高圧pMIS形成領域には、高耐圧p型MISFET−QHpが形成されている。
【0044】
図1及び図4に示すように、基板1の主面の素子分離領域5上には、容量素子Cが形成され、この容量素子Cが形成された素子分離領域5の下には、高圧系p型ウエル領域4が形成されている。以下、容量素子Cが形成された素子分離領域5を第2の素子分離領域と言う。
【0045】
なお、寄生チャネルを防止するため、高圧系p型ウエル領域4と低圧系n型ウエル領域14との間、高圧系n型ウエル領域3と高圧系p型ウエル領域4との間等にn型ウエル領域3aが形成されている。
【0046】
図2に示すように、不揮発性記憶素子Qmは、主に、チャネル形成領域、ゲート絶縁膜16、ゲート電極(メモリゲート電極)10a、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜16は基板1の主面に設けられ、ゲート電極10aは基板1の主面上にゲート絶縁膜16を介在して設けられ、チャネル形成領域はゲート電極10aの直下における基板の表層部、具体的には高圧系p型ウエル領域4の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0047】
不揮発性記憶素子Qmのソース領域及びドレイン領域は、エクステンション領域である一対のn型半導体領域21、及びコンタクト領域である一対のn型半導体領域25を有する構成になっている。n型半導体領域21は、ゲート電極10aに整合して形成されている。n型半導体領域25は、ゲート電極10aの側壁に設けられたサイドウォールスペーサ24に整合して形成されており、n型半導体領域21よりも高い不純物濃度になっている。
【0048】
不揮発性記憶素子Qmは、高圧系p型ウエル領域4(基板)とゲート電極10aとの間のゲート絶縁膜16にONO(酸化膜/窒化膜/酸化膜:Oxide/Nitride/Oxide)膜を使用し、このゲート絶縁膜16に情報を記憶させるMONOS(Metal Oxide Nitride Oxide Semiconductor)型で構成されている。本実施形態の不揮発性記憶素子Qmは、ゲート絶縁膜16に、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜からなるONO膜を使用している。
【0049】
図2に示すように、選択用MISFET−Qsは、主に、チャネル形成領域、ゲート絶縁膜17、ゲート電極19a、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜17は基板1の主面に設けられ、ゲート電極19aは基板1の主面上にゲート絶縁膜17を介在して設けられ、チャネル形成領域はゲート電極19aの直下における基板の表層部、具体的には高圧系p型ウエル領域4の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0050】
選択用MISFET−Qsのソース領域及びドレイン領域は、エクステンション領域である一対のn型半導体領域21、及びコンタクト領域である一対のn型半導体領域25を有する構成になっている。n型半導体領域21は、ゲート電極19aに整合して形成されている。n型半導体領域25は、ゲート電極19aの側壁に設けられたサイドウォールスペーサ24に整合して形成されている。
【0051】
不揮発性記憶素子Qmの閾値電圧は、ゲート絶縁膜16の窒化シリコン膜中のトラップに電子が多く捕獲されていれば高くなり、ゲート電極10aと一体に形成されたワード線の電位が高くなってもトランジスタは「ON」しない。ゲート絶縁膜16の窒化シリコン膜中のトラップに電子がいなくなれば閾値電圧は下がり、「ON」する。ゲート絶縁膜16の窒化シリコン膜中に電子を注入する(書込み)には、ゲート電極10aに正の電圧(例えば1.5V)を印加し、高圧系p型ウエル領域4に負の高電圧(例えば−10.5V)を印加して、チャネル形成領域(高圧系p型ウエル領域4)からゲート絶縁膜16の酸化シリコン膜をトンネルさせて行われる。逆に、消去する場合は、ゲート電極10aに負の高電圧(例えば−8.5V)を印加し、高圧系p型ウエル領域4に正の電圧(例えば1.5V)を印加して、ゲート絶縁膜16の窒化シリコン膜中の電子をトンネル効果によってチャネル形成領域(高耐圧p型ウエル領域4)に放出させて、かつチャネル形成領域から窒化シリコン膜中に正孔をトンネル注入させることで行われる。
【0052】
図3に示すように、低耐圧p型MISFET−QLpは、主に、チャネル形成領域、ゲート絶縁膜18、ゲート電極19b、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜18は基板1の主面に設けられ、ゲート電極19bは基板1の主面上にゲート絶縁膜18を介在して設けられ、チャネル形成領域はゲート電極19bの直下における基板の表層部、具体的には低圧系n型ウエル領域14の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0053】
低耐圧p型MISFET−QLpのソース領域及びドレイン領域は、エクステンション領域である一対のp型半導体領域23、及びコンタクト領域である一対のp型半導体領域26を有する構成になっている。p型半導体領域23は、ゲート電極19bに整合して形成されている。p型半導体領域26は、ゲート電極19bの側壁に設けられたサイドウォールスペーサ24に整合して形成されており、p型半導体領域23よりも高い不純物濃度になっている。
【0054】
図3に示すように、抵抗素子10bは、互いに反対側に位置する一方の端部及び他方の端部に、上層の配線を接続するためのコンタクト領域が設けられている。この抵抗素子10bは、例えば多結晶シリコン膜を主体に構成されている。
【0055】
図4に示すように、高耐圧p型MISFET−QHpは、主に、チャネル形成領域、ゲート絶縁膜17、ゲート電極19d、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜17は基板1の主面に設けられ、ゲート電極19bは基板1の主面上にゲート絶縁膜17を介在して設けられ、チャネル形成領域はゲート電極19dの直下における基板の表層部、具体的には高圧系n型ウエル領域3の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0056】
高耐圧p型MISFET−QHpのソース領域及びドレイン領域は、エクステンション領域である一対のp型半導体領域22、及びコンタクト領域である一対のp型半導体領域26を有する構成になっている。p型半導体領域22は、ゲート電極19dに整合して形成されている。p型半導体領域26は、ゲート電極19dの側壁に設けられたサイドウォールスペーサ24に整合して形成されており、p型半導体領域22よりも高い不純物濃度になっている。
【0057】
図4に示すように、容量素子Cは、基板1の主面の第2の素子分離領域上に設けられた下部電極10cと、この下部電極10c上に誘電体膜を介在して設けられた上部電極19cとを有する構成になっている。本実施形態の容量素子Cは、誘電体膜として、酸化シリコン膜11/窒化シリコン膜12/酸化シリコン膜13からなるONO膜を使用している。第2の素子分離領域の下の高圧系p型ウエル領域4は、容量素子Cへ影響を及ぼさないように、一定電位(例えば0V)に固定される。
【0058】
不揮発性記憶素子Qmのゲート電極10a、抵抗素子10b、容量素子Cの下部電極10cは、例えば第1層目の多結晶シリコン膜を主体に形成されている。選択用MISFET−Qsのゲート電極19a、低耐圧p型MISFET−QLpのゲート電極19b、容量素子Cの上部電極19c、高耐圧p型MISFET−QHpのゲート電極19dは、例えば第2層目の多結晶シリコン膜を主体に形成されている。これらの第1層目及び第2層目の多結晶シリコン膜には、抵抗値を低減する不純物が導入されている。
【0059】
不揮発性記憶素子Qmのゲート絶縁膜16において、下層の酸化シリコン膜は例えば1.8[nm]程度の厚さ、窒化シリコン膜は例えば15[nm]程度の厚さ、上層の酸化シリコン膜は例えば3[nm]程度の厚さになっている。これら上層及び下層の酸化シリコン膜は、例えば熱酸化法によって形成されている。
【0060】
選択用MISFET−Qs、高耐圧p型MISFET−QHpのゲート絶縁膜17は、例えば18[nm]程度の厚さで形成され、低耐圧p型MISFET−QLpのゲート絶縁膜17は例えば3.7[nm]程度の厚さで形成されている。これらゲート絶縁膜16及び17は例えば熱酸化法によって形成されている。
【0061】
不揮発性記憶素子Qmのゲート長は例えば500[nm]程度、選択用MISFET−Qsのゲート長は例えば400[nm]程度、低耐圧p型MISFET−QLpのゲート長は例えば160[nm]程度、高耐圧p型MISFET−QHpのゲート長は例えば900[nm]程度になっている。
【0062】
図2、図3及び図4に示すように、不揮発性記憶素子Qm、選択用MISFET−Qs、低耐圧p型MISFET−QLp、高耐圧p型MISFET−QHp、容量素子C、抵抗素子10bにおいて、ゲート電極(10a,19a,19b,19d)の表面、半導体領域(25,26)の表面、上部電極19cの表面、下部電極10cのコンタクト領域の表面、並びに抵抗素子10bの互いに反対側に位置する2つのコンタクト領域の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層28が形成されている。これらのシリサイド層28は、例えば、サリサイド(Salicide:Self Aligned Silicide)技術により、サイドウォールスペーサ24に整合して形成されている。
【0063】
基板1の主面上には、前述の能動素子及び受動素子を覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜29が設けられている。半導体領域25,26上には、層間絶縁膜29の表面からシリサイド層28に到達するソース・ドレイン用コンタクト孔が設けられ、このソース・ドレイン用コンタクト孔の内部には導電性プラグ30が埋め込まれている。半導体領域25,26は、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0064】
ゲート電極19a,19b,19d上には、図示していないが、層間絶縁膜29の表面からシリサイド層28に到達するゲート用コンタクト孔が設けられ、このゲート用コンタクト孔の内部には導電性プラグ30が埋め込まれている。ゲート電極19a,19b,19dは、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0065】
上部電極19c上には、層間絶縁膜29の表面からシリサイド層28に到達する上部電極用コンタクト孔が設けられ、この上部電極用コンタクト孔の内部には導電性プラグ30が埋め込まれている。上部電極19cは、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0066】
下部電極10cのコンタクト領域上には、層間絶縁膜29の表面からシリサイド層28に到達する下部電極用コンタクト孔が設けられ、この下部電極用コンタクト孔の内部には導電性プラグ30が埋め込まれている。下部電極10cは、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0067】
抵抗素子10bの一方及び他方のコンタクト領域上には、層間絶縁膜29の表面からシリサイド層28に到達する抵抗用コンタクト孔が夫々設けられ、この抵抗用コンタクト孔の内部には導電性プラグ30が埋め込まれている。抵抗素子10bの一方及び他方のコンタクト領域は、シリサイド層28及び導電プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0068】
図4に示すように、容量素子Cの下部電極10cと、基板1の主面の第2の素子分離領域(素子分離絶縁膜)との間には、耐酸化性膜として例えば窒化シリコン膜8が設けられ、この窒化シリコン膜8と下部電極10cとの間には、例えば酸化シリコン膜9が設けられている。即ち、容量素子Cの下部電極10cは、基板1の主面の第2の素子分離領域上に、窒化シリコン膜8からなる耐酸化性膜を介在して設けられている。本実施形態において、窒化シリコン膜8は、不揮発性記憶素子Qmのゲート絶縁膜16の窒化シリコン膜と同一工程で形成され、酸化シリコン膜9は、不揮発性記憶素子Qmのゲート絶縁膜16の上層の酸化シリコン膜と同一工程で形成されている。
【0069】
容量素子Cにおいて、図4に示すように、下部電極10cは、上部電極19cよりも大きい平面サイズで形成されている。これは、下部電極10cに上層の配線を接続し易くするためである。従って、下部電極10cには、上層の配線を接続するためのコンタクト領域が設けられている。また、容量素子Cの占有面積は、下部電極10cの平面サイズによって決まる。
【0070】
容量素子Cの誘電体膜は、前述したように、酸化シリコン膜11/窒化シリコン膜12/酸化シリコン膜13からなるONO膜で形成されている。従って、下部電極10cと上部電極19cとの間には、窒化シリコン膜12からなる耐酸化性膜が設けられている。
【0071】
窒化シリコン膜8は例えば15[nm]程度の厚さ、酸化シリコン膜9は例えば3[nm]程度の厚さ、酸化シリコン膜11は例えば6[nm]程度の厚さ、窒化シリコン膜12は例えば26[nm]程度の厚さ、酸化シリコン膜13は例えば1[nm]程度の厚さになっている。この場合の単位面積当たりの容量は1.9[fF/μm2]程度であり、100[μm]角では19[pF]となる。
【0072】
容量素子Cの誘電体膜を流れるリーク電流は、十分小さいことが望ましい。図8は、上部電極と下部電極との間における誘電体膜の面積が18000[μm2]の容量素子Cにおいて、上部電極に正電圧を印加した時のリーク電流特性を示す図である。窒化シリコン膜12の膜厚をパラメータとしている。図8に示すように、窒化シリコン膜12の膜厚が厚いほどリーク電流は減少するが、10[V]程度からリーク電流が顕著となる。
【0073】
図9は、図8と同じ面積の容量素子Cにおいて、上部電極に負電圧を印加した時のリーク電流特性を示す図である。窒化シリコン膜12をパラメータとしている。図9に示すように、窒化シリコン膜12の膜厚が26[nm]であれば−14[V]までリーク電流はほとんど流れない。図5及び図6のEEPROMで高電圧の絶対電圧は12[V]であるので、上部電極を負電圧として用いることが望ましい。電源電圧安定化用のバイパスコンデンサとして用いる場合には極性は問わない。リーク電流に極性依存性があるのは、酸化シリコン膜11の膜厚が6[nm]、酸化シリコン膜13の膜厚が1[nm]と非対称であるためである。
【0074】
図10は、容量素子Cの上部電極電圧依存性を示す図である。図10に示すように、負電圧側で容量値が減少するのは、下部電極が空乏化するためである。窒化シリコン膜12の膜厚が薄いほど負電圧側で容量値の減少が大きいのも、下部電極がより空乏化し易いためである。基板に形成された半導体領域を下部電極とするMOS型容量素子と比較して、印加電圧依存性が極めて小さいことが特徴である。
【0075】
図3に示すように、抵抗素子10bと、基板1の主面の第1の素子分離領域との間には、耐酸化性膜として例えば窒化シリコン膜8が設けられ、この窒化シリコン膜8と、抵抗素子10bとの間には、例えば酸化シリコン膜9が設けられている。即ち、抵抗素子10bは、基板1の主面の第1の素子分離領域上に窒化シリコン膜8からなる耐酸化性膜を介在して設けられている。本実施形態において、窒化シリコン膜8は、不揮発性記憶素子Qmのゲート絶縁膜16の窒化シリコン膜と同一工程で形成され、酸化シリコン膜9は、不揮発性記憶素子Qmのゲート絶縁膜16の上層の酸化シリコン膜と同一工程で形成されている。
【0076】
図1乃至図4に示すように、低圧系n型ウエル領域14は、高圧系n型ウエル領域3よりも浅く形成されており、低圧系n型ウエル領域14の表面濃度は、高圧系n型ウエル領域3の表面濃度よりも高く(濃く)なっている。低圧系p型ウエル領域15は、高圧系p型ウエル領域4よりも浅く形成されており、低圧系p型ウエル領域15の表面濃度は、高圧系p型ウエル領域4の表面濃度よりも高く(濃く)なっている。
【0077】
次に、本実施形態の半導体集積回路装置の製造について、図12乃至図28を用いて説明する。図12乃至図28は、半導体集積回路装置の製造工程中における模式的断面図である。
【0078】
まず、比抵抗10[Ωcm]を有する単結晶シリコンからなる基板1を準備し、その後、図12に示すように、基板1の主面に素子形成領域を区画する素子分離領域5を形成する。素子分離領域5は、例えば周知のSTI技術を用いて形成する。具体的には、素子分離領域5は、基板1の主面に浅溝(例えば300[nm]程度の深さの溝)を形成し、その後、基板1の主面上に例えば酸化シリコン膜からなる絶縁膜をCVD法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにCMP法で平坦化することによって形成される。この工程において、基板1の主面の素子形成領域には、例えば酸化シリコン膜からなるバッファ絶縁膜6が形成される。
【0079】
次に、基板1の主面に、ウエル領域を形成するための不純物を選択的にイオン注入し、その後、不純物を活性化させる熱処理を施して、図13に示すように、n型ウエル領域2、高圧系n型ウエル領域3、寄生チャネル防止用のn型ウエル領域3a、及び高圧系p型ウエル領域4を形成する。
【0080】
n型ウエル領域2を形成するための不純物としては、例えばリン(P)を使用する。このリンは、加速エネルギが2MeV,ドーズ量が5.0×1012[atoms/cm2]の条件でイオン注入する。
高圧系n型ウエル領域3を形成するための不純物としては、例えばリン(P)及び二フッ化ボロン(BF2)を使用する。
このリンのイオン注入は、
加速エネルギーが1MeV,ドーズ量が8.0×1012[atoms/cm2]、
加速エネルギーが460KeV,ドーズ量が5.0×1011[atoms/cm2]、
加速エネルギーが180KeV,ドーズ量が1.0×1012[atoms/cm2]の条件で行う。
また、この二フッ化ボロンのイオン注入は、エネルギーが100KeV,ドーズ量が1.5×1012[atoms/cm2]の条件で行う。
【0081】
高圧系p型ウエル領域4を形成するための不純物としては、例えばボロン(B)及び二フッ化ボロン(BF2)を使用する。
このボロンのイオン注入は、
加速エネルギーが500KeV,ドーズ量が8.0×1012[atoms/cm2]、
加速エネルギーが150KeV,ドーズ量が1.8×1012[atoms/cm2]、
加速エネルギーが 50KeV,ドーズ量が1.2×1012[atoms/cm2]の条件で行う。
また、この二フッ化ボロンのイオン注入は、加速エネルギーが100KeV,ドーズ量が2.5×1012[atoms/cm2]の条件で行う。
高耐圧系n型及びp型ウエル領域を形成するための二フッ化ボロンは、閾値電圧調整用として注入される。
【0082】
この工程において、基板1の主面のメモリセル形成領域にn型ウエル領域2及び高圧系p型ウエル領域4が形成される。また、基板1の主面の低耐圧pMIS形成領域、並びに第1の素子分離領域下に、n型ウエル領域2が形成される。また、基板1の主面の高耐圧pMIS形成領域にn型ウエル領域2及び高圧系n型ウエル領域3が形成される。また、基板1の主面の第2の素子分離領域下に、n型ウエル領域2、及び高耐圧系p型ウエル領域4が形成される。また、基板1の主面に寄生チャネル防止用のn型ウエル領域3aが形成される。
【0083】
次に、基板1の主面のメモリセル形成領域におけるバッファ絶縁膜6の一部(不揮発性記憶素子が形成される領域)をエッチングによって選択的に除去し、その後、窒素で希釈した酸素雰囲気中で基板に熱処理を施して、図14に示すように、前記バッファ絶縁膜6の一部が除去された不揮発性記憶素子形成領域に、例えば1.8[nm]程度の厚さの極めて薄い酸化シリコン膜7を形成する。
【0084】
次に、図15に示すように、酸化シリコン膜7上、第1及び第2の素子分離領域上を含む基板1の主面上の全面に、例えば18[nm]程度の厚さの窒化シリコン膜8をCVD法で形成し、その後、スチーム雰囲気中で基板1に熱処理を施して、図15に示すように、窒化シリコン膜8の表面に、例えば3[nm]程度の厚さの酸化シリコン膜9を形成する。この工程において、窒化シリコン膜8の膜厚は、18[nm]から15[nm]程度に減少する。また、この工程において、メモリセル形成領域の高圧系p型ウエル領域4上に、不揮発性記憶素子Qmのゲート絶縁膜として、ONO(酸化シリコン膜7/窒化シリコン膜8/酸化シリコン膜9)膜が形成される。
【0085】
次に、図16に示すように、メモリセル形成領域上、第1及び第2の素子分離領域上を含む酸化シリコン膜9上の全面に、例えば200[nm]程度の厚さの第1層目の多結晶シリコン膜10をCVD法で形成し、その後、多結晶シリコン膜10に、抵抗値を低減する不純物(例えばリン(P))をイオン注入し、その後、不純物を活性化させる熱処理を施す。
【0086】
次に、図17に示すように、第1及び第2の素子分離領域上を含む多結晶シリコン膜10上の全面に、多結晶シリコン膜10の表面から酸化シリコン膜11、窒化シリコン膜12、酸化シリコン膜13を順次CVD法で形成する。酸化シリコン膜11は例えば6[nm]程度の膜厚、窒化シリコン膜12は例えば26[nm]程度の膜厚、酸化シリコン膜13は例えば70[nm]程度の膜厚で形成する。
【0087】
次に、酸化シリコン膜13、窒化シリコン膜12、酸化シリコン膜11、多結晶シリコン膜10を順次パターンニングして、図18に示すように、メモリセル形成領域に不揮発性記憶素子Qmのゲート電極10a、第1の素子分離領域上に抵抗素子10b、第2の素子分離領域上に容量素子Cの下部電極10cを形成する。酸化シリコン膜13、窒化シリコン膜12、及び酸化シリコン膜11のパターンニングは、酸化シリコン膜13上に例えばフォトレジスト膜からなるマスクを形成し、その後、このマスクを用いて順次行う。多結晶シリコン膜10のパターンニングは、酸化シリコン膜13、窒化シリコン膜12、及び酸化シリコン膜11からなるONO膜をマスクにして行う。
【0088】
この工程において、基板1の主面のメモリセル形成領域上に、ONO(酸化シリコン膜7/窒化シリコン膜8/酸化シリコン膜9)膜からなるゲート絶縁膜16を介在して不揮発性記憶素子Qmのゲート電極10aが形成される。
【0089】
また、基板1の主面の第1の素子分離領域上に、窒化シリコン膜8からなる耐酸化性膜を介在し、上面が窒化シリコン膜12からなる耐酸化性膜で覆われた抵抗素子10bが形成される。
【0090】
また、基板1の主面の第2の素子分離領域上に、窒化シリコン膜8からなる耐酸化性膜を介在し、上面が窒化シリコン膜12からなる耐酸化性膜で覆われた容量素子Cの下部電極10cが形成される。
【0091】
また、下部電極10c上に、容量素子Cの誘電体膜として使用されるONO(酸化シリコン膜11/窒化シリコン膜12/酸化シリコン膜13)膜が形成される。
【0092】
また、この工程において、多結晶シリコン膜10のパターンニング時のオーバーエッチングにより、抵抗素子10b上及び下部電極10c上の酸化シリコン膜13、並びに、抵抗素子10b及び下部電極10cの周囲における酸化シリコン膜9の膜厚が薄くなる。
【0093】
次に、図19に示すように、ゲート電極10a、抵抗素子10b、及び下部電極10cの周囲における窒化シリコン膜8を除去し、その後、基板1の主面に、低圧系ウエル領域を形成するための不純物を選択的にイオン注入し、その後、不純物を活性化させる熱処理を施して、図20に示すように、低耐圧pMIS形成領域に低圧系n型ウエル領域14、第1の素子分離領域の下に低圧系p型ウエル領域15を形成する。
【0094】
低圧系n型ウエル領域14を形成するための不純物としては、例えばリン(P)を使用する。
このリンのイオン注入は、
加速エネルギーが360KeV,ドーズ量が2.0×1013[atoms/cm2]、
加速エネルギーが100KeV,ドーズ量が1.5×1012[atoms/cm2]、
加速エネルギーが40KeV,ドーズ量が8.0×1012[atoms/cm2]の条件で行う。
低圧系p型ウエル領域15を形成するための不純物としては、例えばボロン(B)及び二フッ化ボロン(BF2)を使用する。
このボロンのイオン注入は、
加速エネルギーが200KeV,ドーズ量が1.5×1013[atoms/cm2]、
加速エネルギーが120KeV,ドーズ量が5.0×1012[atoms/cm2]、
加速エネルギーが 50KeV,ドーズ量が1.5×1012[atoms/cm2]の条件で行う。
また、この二フッ化ボロンのイオン注入は、加速エネルギーが60KeV,ドーズ量が2.0×1013[atoms/cm2]の条件で行う。
低圧系p型ウエル領域を形成するための二フッ化ボロンは、閾値電圧調整用として注入される。
【0095】
ここで、低圧系ウエル領域(14,15)の形成は、不揮発性記憶素子Qmのゲート絶縁膜を形成した後に行っている。従って、低圧系ウエル領域は、酸化シリコン膜7の形成時の熱処理、及び酸化シリコン膜9の形成時の熱処理を受けないため、低圧系ウエル領域が熱処理される回数を減らすことができる。
【0096】
次に、高圧系p型ウエル領域4上、低圧系n型ウエル領域14上、及び高圧系n型ウエル領域3上のバッファ絶縁膜6を除去し、その後、基板1に熱処理を施して、図21に示すように、高圧系p型ウエル領域4上、低圧系n型ウエル領域14上、及び高圧系n型ウエル領域3上に、例えば18[nm]程度の厚さの厚い酸化シリコン膜からなるゲート絶縁膜17を形成する。バッファ絶縁膜6の除去により、抵抗素子10b上及び下部電極10c上の酸化シリコン膜13の膜厚が薄くなる。
【0097】
この工程において、下部電極10cと第2の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、下部電極10cの下面の酸化を抑制することができる。また、下部電極10cの上面は、誘電体膜中の窒化シリコン膜12からなる耐酸化性膜で覆われているため、下部電極10cの酸化を抑制することができる。
【0098】
また、この工程において、抵抗素子10bと第1の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、抵抗素子10bの下面の酸化を抑制することができる。また、抵抗素子10bの上面は、窒化シリコン膜12からなる耐酸化性膜で覆われているため、抵抗素子10bの酸化を抑制することができる。
【0099】
次に、低圧系n型ウエル領域14上のゲート絶縁膜17を選択的に除去し、その後、基板1に熱処理を施して、図22に示すように、低圧系n型ウエル領域14上に、例えば3.7[nm]程度の厚さの薄い酸化シリコン膜からなるゲート絶縁膜18を形成する。この熱処理によりゲート絶縁膜17の膜厚は18[nm]から19[nm]になり、抵抗素子10b上及び下部電極10c上の酸化シリコン膜13の膜厚は1[nm]となる。
【0100】
この工程において、下部電極10cと第2の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、下部電極10cの下面の酸化を抑制することができる。また、下部電極10cの上面は、誘電体膜中の窒化シリコン膜12からなる耐酸化性膜で覆われているため、下部電極10cの酸化を抑制することができる。
【0101】
また、この工程において、抵抗素子10bと第1の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、抵抗素子10bの下面の酸化を抑制することができる。また、抵抗素子10bの上面は、窒化シリコン膜12からなる耐酸化性膜で覆われているため、抵抗素子10bの酸化を抑制することができる。
【0102】
次に、図23に示すように、ゲート絶縁膜17及び18上、並びに下部電極10c上における酸化シリコン膜13上を含む基板1の主面上の全面に、例えば250[nm]程度の厚さの第2層目の多結晶シリコン膜19をCVD法で形成し、その後、多結晶シリコン膜19に抵抗値を低減する不純物をイオン注入し、その後、不純物を活性化させる熱処理を施し、その後、図23に示すように、多結晶シリコン膜19上の全面に、例えば70[nm]程度の厚さの酸化シリコン膜20をCVD法で形成する。
【0103】
次に、酸化シリコン膜20、及び多結晶シリコン膜19を順次パターンニングして、図24に示すように、メモリセル形成領域のゲート絶縁膜17上に選択用MISFET−Qsのゲート電極19a、低耐圧MIS形成領域のゲート絶縁膜18上に低耐圧p型MISFET−QLpのゲート電極19b、高耐圧pMIS形成領域のゲート絶縁膜17上に、高耐圧p型MISFET−QHpのゲート電極19d、下部電極10c上におけるONO膜上に上部電極19cを形成する。
【0104】
次に、メモリセル形成領域の高圧系p型ウエル領域4に不純物(例えばリン)、低耐圧pMIS形成領域の低圧系n型ウエル領域14に不純物(例えば二フッ化ボロン、及びパンチスルーストッパ用のリン)、高耐圧pMIS形成領域の高圧系n型ウエル領域3に不純物(例えば二フッ化ボロン)を選択的にイオン注入して、図25に示すように、メモリセル形成領域の高圧系p型ウエル領域4にゲート電極10aに整合したn型半導体領域(エクステンション領域)21及びゲート電極19aに整合したn型半導体領域(エクステンション領域)21、低耐圧pMIS形成領域の低圧系n型ウエル領域14にゲート電極19bに整合したp型半導体領域(エクステンション領域)23、高耐圧pMIS形成領域の高圧系n型ウエル領域3にゲート電極19dに整合したp型半導体領域(エクステンション領域)22を形成する。
【0105】
次に、図26に示すように、ゲート電極10a,19a,19b,19dの側壁に、サイドウォールスペーサ24を形成する。サイドウォールスペーサ24は、基板1の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をCVD法で形成し、その後、絶縁膜にRIE(Reactive Ion Etching)等の異方性エッチングを施すことによって形成される。この工程において、サイドウォールスペーサ24は、ゲート電極に整合して形成される。また、サイドウォールスペーサ24は、抵抗素子10b、下部電極10c、及び上部電極19cの側壁にも形成される。
【0106】
次に、メモリセル形成領域の高圧系p型ウエル領域4に不純物(例えばリン及び砒素)を選択的にイオン注入して、図27に示すように、メモリセル形成領域の高圧系p型ウエル領域4に、サイドウォールスペーサ24に整合したn型半導体領域(コンタクト領域)25を形成する。また、低耐圧pMIS形成領域の低圧系n型ウエル領域14、及び高耐圧pMIS形成領域の高圧系n型ウエル領域に不純物(例えば二フッ化ボロン、及びボロン)を選択的にイオン注入して、図27に示すように、低耐圧pMIS形成領域の低圧系n型ウエル領域14、及び高耐圧pMIS形成領域の高圧系n型ウエル領域に、サイドウォールスペーサ24に整合したp型半導体領域(コンタクト領域)26を形成する。
【0107】
次に、自然酸化膜等を除去して、ゲート電極(10a,19a,19b,19d)の表面、抵抗素子10bのコンタクト領域の表面、下部電極10cのコンタクト領域の表面、及び上部電極19cの表面を露出させた後、これらの表面上を含む基板1の主面上の全面に高融点金属膜として例えばコバルト膜27をスパッタ法で形成し、その後、半導体領域(25,26)のシリコン(Si)、ゲート電極(10a,19a,19b,19d)のSi、抵抗素子10bのコンタクト領域におけるSi、下部電極10cのコンタクト領域におけるSi、並びに上部電極19cのSiと、コバルト膜27のCoとを反応させる熱処理を施して、図28に示すように、半導体領域(25,26)の表面、ゲート電極(10a,19a,19b,19d)の表面、抵抗素子10bのコンタクト領域の表面、下部電極10cのコンタクト領域の表面、並びに上部電極19cの表面に、金属・半導体反応層であるシリサイド(CoSi)層28を形成する。シリサイド層28は、サイドウォールスペーサ24に整合して形成される。
【0108】
次に、シリサイド層28が形成された領域以外の未反応のコバルト膜27を選択的に除去し、その後、シリサイド層28を活性化(CoSi2)させる熱処理を施す。
【0109】
この工程により、不揮発性記憶素子Qm、選択用MISFET−Qs、低耐圧p型MISFET−QLp、高耐圧p型MISFET−QHp、抵抗素子10b、並びに容量素子Cがほぼ完成する。
【0110】
次に、前述の能動素子上及び受動素子上を含む基板1の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜29をCVD法で形成し、その後、層間絶縁膜29の表面をCMP法で平坦化する。
【0111】
次に、層間絶縁膜29の表面からシリサイド層28に到達するソース・ドレイン用コンタクト孔、ゲート用コンタクト孔、抵抗素子用コンタクト孔、下部電極用コンタクト孔、及び上部電極用コンタクト孔を形成し、その後、これらのコンタクト孔の内部に、金属等の導電物を埋め込んで導電性プラグ30を形成し、その後、層間絶縁膜29上に配線31を形成することにより、図1乃至図4に示す構造となる。
【0112】
図11は、抵抗素子10bにおいて、抵抗値の多結晶シリコン幅依存性を示す図である。抵抗素子10b上の窒化シリコン膜12の堆積時における膜厚をパラメータとしている。図11に示すように、窒化シリコン膜12の膜厚が厚くなるほど、工程中の多結晶シリコン膜の側面からの酸化が抑えられ、細線効果が抑制されている。多結晶シリコン膜の幅を1[μm]以下に細くしようとすると、窒化シリコン膜12の堆積時の膜厚は24[nm]以上が望ましい。
【0113】
このように、本実施形態によれば、以下の効果が得られる。
基板1の主面の第2の素子分領域と下部電極10cとの間に窒化シリコン膜8からなる耐酸化性膜が設けられ、下部電極10cの上面が窒化シリコン膜12からなる耐酸化性膜で覆われた状態で、熱処理を施して基板1の主面に酸化シリコン膜からなるゲート絶縁膜17及び18を形成することにより、下部電極10cの下面及び上面の酸化を抑制することができ、更に、下部電極10cの側面から下部電極10cと第2の素子分離領域との間の界面に沿って伸びるバーズビークの発生を抑制することができるため、バーズビークに起因する下部電極10cの反りを抑制することができ、下部電極10cが剥がれるといった不具合を抑制することができる。この結果、占有面積が小さく、容量が大きい容量素子Cを実現することができる。
【0114】
また、占有面積が小さく、容量が大きい容量素子Cを搭載したシステムLSIを高歩留まりで製造することができる。
【0115】
また、第2の素子分離領域と下部電極10cとの間の耐酸化性膜は、不揮発性記憶素子Qmのゲート絶縁膜中の窒化シリコン膜8と同一工程で形成され、下部電極10c上の耐酸化性膜は、容量素子Cの誘電体膜中の窒化シリコン膜12であるため、製造工程数を増加することなく、占有面積が小さく、容量が大きい容量素子Cを実現することができると共に、容量が大きい容量素子Cを搭載したシステムLSIを高歩留まりで製造することができる。
【0116】
基板1の主面の第1の素子分領域と抵抗素子10bとの間に窒化シリコン膜8からなる耐酸化性膜が設けられ、抵抗素子10bの上面が窒化シリコン膜12からなる耐酸化性膜で覆われた状態で、熱処理を施して基板1の主面に酸化シリコン膜からなるゲート絶縁膜17及び18を形成することにより、抵抗素子10bの下面及び上面の酸化を抑制することができるため、第1層目の多結晶シリコン膜10で抵抗素子10bを形成しても、高抵抗の抵抗素子10bを安定して形成することができる。
【0117】
また、第1素子分離領域と抵抗素子10bとの間の耐酸化性膜は、不揮発性記憶素子Qmのゲート絶縁膜中の窒化シリコン膜8と同一工程で形成され、抵抗素子10b上の耐酸化性膜は、容量素子Cの誘電体膜中の窒化シリコン膜12と同一工程で形成されるため、製造工程数を増加することなく、高抵抗の抵抗素子10bを安定して形成することができる。
【0118】
不揮発性記憶素子QmのONO膜からなるゲート絶縁膜16を形成した後、低圧系ウエル領域(14,15)を形成することにより、低圧系ウエル領域が熱処理される回数を減らすことができるため、低圧系ウエル領域の表面不純物濃度の低下を抑制することができる。この結果、通常の低耐圧MISFETの特性に影響を与えずに、高耐圧MISFETを形成することができる。
【0119】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【0120】
1…p型半導体基板、2…n型ウエル領域、3…高圧系n型ウエル領域、3a…n型ウエル領域、4…高圧系p型ウエル領域、5…素子分離領域、6…バッファ絶縁膜、7…酸化シリコン膜、8…窒化シリコン膜、9…酸化シリコン膜、
10…多結晶シリコン膜、10a…ゲート電極、10b…抵抗素子、10c…下部電極、
11…酸化シリコン膜、12…窒化シリコン膜、13…酸化シリコン膜、
14…低圧系n型ウエル領域、15…低圧系p型ウエル領域、
16,17,18…ゲート絶縁膜、
19…多結晶シリコン膜、19a,19b,19d…ゲート電極、19c…上部電極、
20…酸化シリコン膜、21,25…n型半導体領域、22,23,26…p型半導体領域、24…サイドウォールスペーサ、27…コバルト膜、28…シリサイド層、29…層間絶縁膜、30…導電性プラグ、31…配線、
QHp…高耐圧p型MISFET、QLp…低耐圧p型MISFET、
Me…メモリセル、Qm…不揮発性記憶素子(MONOS型)、Qs…選択用MISFET(高耐圧n型MISFET)。
【技術分野】
【0001】
本発明は、半導体装置及びその製造技術に関し、特に、不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムIC(Integrated Circuit)に適用して有効な技術に関するものである。
【背景技術】
【0002】
半導体集積回路装置として、例えばフラッシュメモリあるいはEEPROM(Electrically Erasable Programmable Read Only Memory)と呼称される不揮発性記憶装置が知られている。このフラッシュメモリにおいては、1つの不揮発性記憶素子でメモリセルを構成した1トランジスタ方式のメモリセルや、1つの不揮発性記憶素子と一つの選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)とを直列に接続した2トランジスタ方式のメモリセルが知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極との間の浮遊ゲート電極(フローディングゲート電極)に情報を記憶させる浮遊ゲート型(フローティングゲート型)、半導体基板とゲート電極との間のゲート絶縁膜にNO(窒化膜/酸化膜:Nitride/Oxide)膜を使用し、このゲート絶縁膜に情報を記憶させるMNOS(Metal Nitride Oxide Semiconductor)型、半導体基板とゲート電極との間のゲート絶縁膜にONO(酸化膜/窒化膜/酸化膜:Oxide/Nitride/Oxide)膜を使用し、このゲート絶縁膜に情報を記憶させるMONOS(Metal Oxide Nitride Oxide Semiconductor)型等が知られている。また、浮遊ゲート型においては、浮遊ゲート電極と制御ゲート電極との間の層間絶縁膜にONO膜を使用したものも知られている。
【0003】
一方、半導体集積回路装置の中には、MISFET等の能動素子だけでなく、一般的には抵抗素子、容量素子等の受動素子も多数存在する。例えば遅延回路、負荷素子、発振回路、電源安定用パスコン(バイパスコンデンサ)等に使用されている。抵抗素子や容量素子においても、様々な構造のものが知られている。例えば、抵抗素子としては、半導体基板に不純物を導入して形成された拡散抵抗素子や、多結晶シリコン膜で形成されたポリシリコン抵抗素子等が知られている。容量素子としては、半導体基板に不純物を導入して形成された半導体領域(不純物拡散領域)を下部電極とし、この下部電極上に誘電体膜を介在して設けられた導電膜を上部電極とする容量素子や、半導体基板の主面の素子分離領域上に設けられた導電膜を下部電極とし、この下部電極上に誘電体膜を介在して設けられた導電膜を上部電極とする容量素子等が知られている。また、容量素子においては、誘電体膜に前述のONO膜を使用した容量素子も知られている。
【0004】
なお、本発明に関連する公知文献としては、下記の特許文献1(特開2000−269449号公報)、及び特許文献2(特開2000−164835号公報)がある。特許文献1には、フローティングゲート構造の不揮発性メモリ、及び容量素子を有する半導体集積回路装置の製造技術が開示されている。特許文献2には、フローティングゲート構造の不揮発性メモリ、高耐圧トランジスタ、及び低耐圧トランジスタを有する集積回路の製造技術が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2000−269449号公報
【特許文献2】特開2000−164835号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
近年、マルチメディア、情報通信等の最先端技術分野においては、マイクロコンピュータ、DRAM、ASIC(Application Specific Integrated Circuit)、フラッシュメモリ等をワンチップ内に混載したシステムオンチップ構造を実現することによって、データ転送速度の高速化、省スペース(実装密度向上)、低消費電力化を図る動きが活発になっている。
【0007】
フラッシュメモリアレイ、及びマイコン等の論理演算回路を内蔵するシステムオンチップの場合、例えば、3.3Vの外部電源を用いて、その外部電源電圧3.3Vで駆動させる複数のMISFETと、低消費、高速化のために、降圧回路により1.8Vの第1内部電源電圧を発生させ、その第1内部電源電圧で駆動させる複数のMISFETとが必要とされる。そして、更に、昇圧回路により10V〜12Vの第2内部電源電圧を発生させ、その第2内部電源電圧(10〜12V)でフラッシュメモリアレイ中の選択されたメモリセルへの書き込み等のために駆動させる複数のMISFETが必要とされる。以下、前者のような3.3V或いは1.8Vで駆動させるMISFETを低耐圧MISFETと称し、後者のような10〜12Vで駆動させるMISFETを高耐圧MISFETと称する。これら低耐圧MISFET、及び高耐圧MISFETは、夫々1つの半導体基板(半導体チップ)内にCMOS構成(p型MISFETとn型MISFETとのペア)で内蔵される。
【0008】
一方、携帯型カードに搭載されるシステムLSIは、レギュレータ、中央演算処理装置(CPU:Central Processing Unit)、入出力回路(I/O)、システムコントローラ、ウォッチドックタイマ、乱数発生器、ROM(Read Only Memory)、RAM(Random Access Memory)及びEEPROM等によって構成されている。レギュレータ、I/O、及びEEPROMでは、複数の高耐圧MISFETが使用されている。また、ウォッチドックタイマ、EEPROMの中のタイマでは、複数の抵抗素子が使用されている。また、電源電圧の安定化を図るために、複数のバイパスコンデンサが使用されている。
【0009】
本発明者は、システムLSIについて検討した結果、以下の問題点を見出した。
第1層目の多結晶シリコン膜で容量素子の下部電極を形成し、第2層目の多結晶シリコン膜で容量素子の上部電極、低耐圧及び高耐圧MISFETのゲート電極を形成する場合、基板の主面の素子分離領域上に下部電極を形成した後、熱処理を施して酸化シリコン膜からなるゲート絶縁膜を形成することになる。このゲート絶縁膜の形成時に、下部電極の側面から、下部電極と素子分離領域との間の界面に沿って酸化シリコン膜からなるバーズビークが形成される。基板の主面の素子分離領域は、通常、酸化シリコン膜で形成されている。熱処理時におけるO2、H2O等の酸化剤は、酸化シリコン膜中を通り抜ける。従って、ゲート絶縁膜の形成時において、下部電極の側面から、下部電極と素子分離領域との間の界面に沿って伸びる酸化シリコン膜のバーズビークが形成される。
【0010】
このバーズビークの形成により、下部電極の周縁が持ち上げられ、下部電極の下面が凸となる反りが下部電極に発生するため、素子分離領域から下部電極が剥がれ易くなる。このような不具合は、システムLSIの高集積化や多機能化に伴う容量素子の微細化が進むにつれて顕著になるため、容量素子の小型化が困難になる。また、システムLSIの歩留まり低下、信頼性の低下の要因にもなる。
【0011】
基板の素子分離領域上に第1層目の多結晶シリコン膜で抵抗素子を形成し、第2層目の多結晶シリコン膜で低耐圧及び高耐圧MISFETのゲート電極を形成する場合においても、前述のバーズビークは形成される。このバーズビークの形成により、抵抗素子の抵抗値にバラツキが生じてしまう。このバーズビークによる抵抗値のバラツキは、抵抗素子の微細化に伴って顕著になるため、幅を狭くして高抵抗の抵抗素子を形成することが困難になる。
【0012】
MISFETのチャネル長は、高集積化による微細化に伴って短くなる。チャネル長が短くなると、ソース領域及びドレイン領域からの空乏層がゲート電極下に張り出し、チャネル形成領域の電位障壁が下がる。その結果、閾値電圧(Vth)が下がり、ソース領域/ドレイン領域間の電圧(Vds)を少し増やしただけでドレイン電流(Ids)が増加して定電流領域が得られなくなる。更に、電圧Vdsを増やすと、ドレイン領域及びソース領域からの空乏層が接触するパンチスルー状態となり、ドレイン電流Idsが急増する。即ち、ドレイン領域/ソース領域間の耐圧が下がる。また、ゲート電圧(Vg)が閾値電圧Vthよりも低い状態で流れるドレイン電流(サブスレッショルド電流)が増えるため、「OFF」状態におけるリーク電流が増加する。
【0013】
このような、ドレイン領域/ソース領域間の耐圧劣化及び「OFF状態」におけるリーク電流の増加は、MISFETが形成されるウエル領域の不純物濃度、即ち、チャネル形成領域の不純物濃度を上げることによって抑制することができる。従って、低耐圧MISFETが形成される低圧系ウエル領域の表面不純物濃度は、高耐圧MISFETが形成される高圧系ウエル領域の表面不純物濃度よりも高く設定される。
【0014】
ウエル領域は、通常、ゲート絶縁膜の形成工程前に形成される。一方、ONO型不揮発性記憶素子のゲート絶縁膜は、下層および上層の酸化膜が一般的には熱酸化によって形成される。従って、ONO型不揮発性記憶素子のゲート絶縁膜を形成する工程の前に低圧系ウエル領域を形成した場合、低圧系ウエル領域が熱処理される回数が多くなる。低圧系ウエル領域の表面不純物濃度は、高圧系ウエル領域の表面不純物濃度よりも高いため、熱処理の回数が多くなると、低圧系ウエル領域の表面不純物濃度が下がってしまい、低耐圧MISFETの特性が変わってしまう。
【0015】
本発明の目的は、占有面積が小さく、容量が大きい容量素子を実現することが可能な技術を提供することにある。
【0016】
本発明の目的は、高抵抗の抵抗素子を実現することが可能な技術を提供することにある。
【0017】
本発明の目的は、低耐圧MISFETの特性に影響を与えずに高耐圧MISFETを形成することが可能な技術を提供することにある。
【0018】
本発明の目的は、半導体集積回路装置の製造歩留まりの向上を図ることが可能な技術を提供することにある。
【0019】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【0020】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)半導体基板の主面の素子分離領域上に下部電極が設けられ、かつ前記下部電極上に誘電体膜を介在して上部電極が設けられた容量素子を有する半導体集積回路装置であって、
前記半導体基板の主面の素子分離領域と前記下部電極との間、及び前記下部電極と前記上部電極との間に耐酸化性膜(例えば窒化シリコン膜)を有する。
【0021】
(2)半導体基板の主面の素子形成領域上にゲート絶縁膜を介在してゲート電極が設けられたMISFETと、半導体基板の主面の素子分離領域上に下部電極が設けられ、かつ前記下部電極上に誘電体膜を介在して上部電極が設けられた容量素子を有する半導体集積回路装置の製造方法であって、
半導体基板の主面の素子分離領域上に第1の耐酸化性膜(例えば窒化シリコン膜)を介在して前記下部電極が設けられ、かつ前記下部電極の上面が第2の耐酸化性膜(例えば窒化シリコン膜)で覆われた状態で、熱処理を施して前記半導体基板の主面の素子形成領域に酸化シリコン膜からなる前記ゲート絶縁膜を形成する工程を有する。
【0022】
(3)半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2の領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された容量素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極を形成すると共に、前記半導体基板の主面の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記容量素子の下部電極を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記ゲート絶縁膜、及び前記下部電極上の第2の窒化シリコン膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成すると共に、前記下部電極上の前記第2の窒化シリコン膜上に前記容量素子の上部電極を形成する(h)工程とを有する。
【0023】
(4)半導体基板の主面の素子分離領域上に設けられた抵抗素子を有する半導体集積回路装置であって、
前記半導体基板の主面の素子分離領域と前記抵抗素子との間、及び前記抵抗素子上に耐酸化性膜(例えば窒化シリコン膜)を有する。
【0024】
(5)半導体基板の主面の素子形成領域上にゲート絶縁膜を介在してゲート電極が設けられたMISFETと、半導体基板の主面の素子分離領域上に設けられた抵抗素子を有する半導体集積回路装置の製造方法であって、
半導体基板の主面の素子分離領域上に第1の耐酸化性膜(例えば窒化シリコン膜)を介在して前記抵抗素子が設けられ、かつ前記抵抗素子の上面が第2の耐酸化性膜(例えば窒化シリコン膜)で覆われた状態で、熱処理を施して前記半導体基板の主面の素子形成領域に酸化シリコン膜からなる前記ゲート絶縁膜を形成する工程を有する。
【0025】
(6)半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2の領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極を形成すると共に、前記半導体基板の主面の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記抵抗素子を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記ゲート絶縁膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成する(h)工程とを有する。
【0026】
(7)半導体基板の主面の素子形成領域上にゲート絶縁膜を介在してゲート電極が設けられたMISFETと、
半導体基板の主面の素子分離領域上に下部電極が設けられ、かつ前記下部電極上に誘電体膜を介在して上部電極が設けられた容量素子と、
前記半導体基板の主面の素子分離領域上に設けられた抵抗素子とを有する半導体集積回路装置の製造方法であって、
半導体基板の主面の素子分離領域上に第1の耐酸化性膜(例えば窒化シリコン膜)を介在して前記下部電極及び抵抗素子が設けられ、かつ前記下部電極の上面及び前記抵抗素子の上面が第2の耐酸化性膜(例えば窒化シリコン膜)で覆われた状態で、熱処理を施して前記半導体基板の主面の素子形成領域に酸化シリコン膜からなる前記ゲート絶縁膜を形成する工程を有する。
【0027】
(8)半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、
前記半導体基板の主面の第2の領域に形成されたMISFETと、
前記半導体基板の主面の第1の素子分離領域上に形成された容量素子と、
前記半導体基板の主面の第2の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の第1及び第2の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の第1及び第2の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の第1及び第2の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極、前記半導体基板の主面の第1の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記容量素子の下部電極、並びに、前記半導体基板の主面の第2の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記抵抗素子を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記下部電極上及び前記抵抗素子上の第2の窒化シリコン膜、並びに前記ゲート絶縁膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極、及び前記下部電極上の前記第2の窒化シリコン膜上に前記容量素子の上部電極を形成する(h)工程とを有する。
【0028】
(9)半導体基板の主面の第1の領域に不揮発性記憶素子と、
前記半導体基板の主面の第2の領域に設けられた第1のMISFETと、
前記第1のMISFETよりも動作電圧が低い第2のMISFETであって、前記半導体基板の主面の第3の領域に設けられた第2のMISFETとを有する半導体集積回路装置の製造方法であって、
前記半導体基板の主面の第1の領域に熱酸化膜を含むゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記半導体基板の主面の第2の領域に第1のウエル領域を形成する工程と、
前記半導体基板の主面の第3の領域に第2のウエル領域を形成する工程とを有し、
前記第2のウエル領域の形成工程は、前記ゲート電極を形成した後に実施する。
【発明の効果】
【0029】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、占有面積が小さく、容量が大きい容量素子を実現することができる。
本発明によれば、高抵抗の抵抗素子を実現することができる。
本発明によれば、低耐圧MISFETの特性に影響を与えずに高耐圧MISFETを形成することができる。
本発明によれば、半導体集積回路装置の製造歩留まりの向上を図ることができる。
【図面の簡単な説明】
【0030】
【図1】本発明の一実施形態である半導体集積回路装置の概略構成を示す模式的断面図である。
【図2】図1の一部(メモリセル部)を拡大した模式的断面図である。
【図3】図1の一部(高耐圧pMIS部及び抵抗素子部)を拡大した模式的断面図である。
【図4】図1の一部(低耐圧p型MIS部及び容量素子部)を拡大した模式的断面図である。
【図5】本発明の一実施形態である半導体集積回路装置に構成された回路ブロック図である。
【図6】図5のEEPROMの概略構成を示す回路図ある。
【図7】図5におけるパスコンの概略説明図である。
【図8】本発明の一実施形態の容量素子において、上部電極に正電圧を印加した時のリーク電流特性を示す図である。
【図9】本発明の一実施形態の容量素子において、上部電極に負電圧を印加した時のリーク電流特性を示す図である。
【図10】本発明の一実施形態の容量素子の上部電極電圧依存性を示す図である。
【図11】本発明の一実施形態の抵抗素子において、抵抗値の多結晶シリコン幅依存性を示す図である。
【図12】本発明の一実施形態である半導体集積回路装置の製造工程中における模式的断面図である。
【図13】図12に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図14】図13に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図15】図14に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図16】図15に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図17】図16に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図18】図17に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図19】図18に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図20】図19に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図21】図20に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図22】図21に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図23】図22に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図24】図23に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図25】図24に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図26】図25に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図27】図26に続く半導体集積回路装置の製造工程中における模式的断面図である。
【図28】図27に続く半導体集積回路装置の製造工程中における模式的断面図である。
【発明を実施するための形態】
【0031】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、断面図においては、図面を見易くするため、断面を現すハッチングを一部省略している場合がある。
本実施形態では、半導体集積回路装置として、例えばICカードに内蔵されて使用されるシステムLSIに本発明を適用した例について説明する。
図1は、本実施形態のシステムLSIの概略構成を示す模式的断面図であり、
図2は、図1の一部(メモリセル部)を拡大した模式的断面図であり、
図3は、図1の一部(高耐圧pMIS部及び抵抗素子部)を拡大した模式的断面図であり、
図4は、図1の一部(低耐圧p型MIS部及び容量素子部)を拡大した模式的断面図であり、
図5は、本実施形態のシステムLSIの概略構成を示す回路ブロック図であり、
図6は、図5のEEPROMの概略構成を示す回路図あり、
図7は、図1の容量素子の使用形態の一例を示すブロック図である。
【0032】
図5に示すように、本実施形態のシステムLSIは、レギュレータ、中央演算処理装置(CPU)、入出力回路(I/O)、システムコントローラ、ウォッチドックタイマ、乱数発生器、ROM、RAM、及びEEPROM等を半導体チップ1Aに搭載した構成になっている。
【0033】
前記システムLSIを構成するEEPROMは、例えばICカードのデータメモリとして使用され、半導体チップ1Aに搭載された図6に示すような昇圧回路を通じて書き換え(消去及び書き込み)用の高電圧(−Vpp)が供給されるようになっている。昇圧回路は、1.8−5Vの外部電源電圧をEEPROM以外の低圧ロジック用にレギュレータにより降圧された1.5Vを昇圧して−10.5Vを発生する。その際、数10pFの容量素子を用いた多段のチャージポンプ回路により出力ノードに高電圧を供給している。
【0034】
その他、半導体チップ1A内には、図7に示すように、外部電源Vccをレギュレートした内部電源VddとVss(0V)との間に、内部電源電圧安定化用にパスコン(バイパスコンデンサ)と呼ばれる容量素子Cが多数接続されている。この容量素子Cは、各回路ブロック(モジュール)間の配線チャネル領域において、配線の下に配置されることが多い。
【0035】
なお、前記システムLSIは、基本的に、nチャネル導電型MISFETと、pチャネル導電型MISFETとを組み合わせたCMISデバイス構成になっている。このCMISデバイスは、通常、CMOSと呼ばれている。
【0036】
また、1.8Vで駆動されるMISFETや、3.3Vで駆動されるMISFETのような相対的に低い電圧駆動のMISFETは、高速化のためデバイス構造も微細化される。従って、このようなMISFETはゲート耐圧も低い。以下、このようなMISFETを低耐圧MISFETと言う。
【0037】
また、12Vで駆動されるMISFETのような相対的に高い電圧駆動のMISFETは、ゲート耐圧も高くされる。以下、このようなMISFETを高耐圧MISFETと言う。
【0038】
次に、前記システムLSIの具体的な構造について、図1乃至図4を用いて説明する。図1には、メモリセルMe、低耐圧p型MISFET−QLp、抵抗素子10b、高耐圧p型MISFET−QHp、及び容量素子Cを示している。メモリセルMeは、前記EEPROMのメモリセルアレイに使用されており、低耐圧p型MISFET−QLpは、前記中央演算処理装置等に使用されており、抵抗素子10bは、前記ウォッチドックタイマ等に使用されており、高耐圧p型MISFET−QHpは、レギュレータ、入出力回路、EEPROMの周辺回路等に使用されており、容量素子Cは、前述のバイパスコンデンサとして使用されている。
【0039】
図1乃至図4に示すように、システムLSIは、半導体基板として例えばp型の単結晶シリコンから半導体基板1(以下、単に基板と呼ぶ)を主体に構成されている。基板1の主面には、素子分離領域5によって区画された複数の素子形成領域が設けられている。素子形成領域としては、メモリセル形成領域、低耐圧MIS形成領域、高耐圧MIS形成領域等を含む。素子分離領域5は、例えば周知のSTI(Shallow Trench Isolation)技術によって形成されている。STI技術による素子分離領域5は、基板1の主面に浅溝(例えば300[nm]程度の深さの溝)を形成し、その後、基板1の主面上に例えば酸化シリコン膜からなる絶縁膜をCVD(Chemical Vapor Deposition)法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにCMP(化学的機械研磨:Chemical Mechanical Polishing)法で平坦化することによって形成される。
【0040】
図1及び図2に示すように、基板1の主面のメモリセル形成領域にはn型ウエル領域2が形成され、このn型ウエル領域2の中には高圧系p型ウエル領域4が形成されている。また、基板1の主面のメモリセル形成領域には、メモリセルMeが形成されている。メモリセルMeは、1つの不揮発性記憶素子Qmと、この不揮発性記憶素子Qmに直列に接続された1つの選択用MISFET−Qsとで構成されている。
【0041】
図1及び図3に示すように、基板1の主面の低圧pMIS形成領域には、n型ウエル領域2が形成され、このn型ウエル領域2の中には低圧系n型ウエル領域14が形成されている。また、基板1の主面の低圧pMIS形成領域には、低耐圧p型MISFET−QLpが形成されている。
【0042】
図1及び図3に示すように、基板1の主面の素子分離領域5上には抵抗素子10bが形成され、この抵抗素子10bが形成された素子分離領域5の下には、低圧系p型ウエル領域15が形成されている。以下、抵抗素子10bが形成された素子分離領域5を第1の素子分離領域と言う。
【0043】
図1及び図4に示すように、基板1の主面の高圧pMIS形成領域には、n型ウエル領域2が形成され、このn型ウエル領域2の中には高圧系n型ウエル領域3が形成されている。また、基板1の高圧pMIS形成領域には、高耐圧p型MISFET−QHpが形成されている。
【0044】
図1及び図4に示すように、基板1の主面の素子分離領域5上には、容量素子Cが形成され、この容量素子Cが形成された素子分離領域5の下には、高圧系p型ウエル領域4が形成されている。以下、容量素子Cが形成された素子分離領域5を第2の素子分離領域と言う。
【0045】
なお、寄生チャネルを防止するため、高圧系p型ウエル領域4と低圧系n型ウエル領域14との間、高圧系n型ウエル領域3と高圧系p型ウエル領域4との間等にn型ウエル領域3aが形成されている。
【0046】
図2に示すように、不揮発性記憶素子Qmは、主に、チャネル形成領域、ゲート絶縁膜16、ゲート電極(メモリゲート電極)10a、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜16は基板1の主面に設けられ、ゲート電極10aは基板1の主面上にゲート絶縁膜16を介在して設けられ、チャネル形成領域はゲート電極10aの直下における基板の表層部、具体的には高圧系p型ウエル領域4の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0047】
不揮発性記憶素子Qmのソース領域及びドレイン領域は、エクステンション領域である一対のn型半導体領域21、及びコンタクト領域である一対のn型半導体領域25を有する構成になっている。n型半導体領域21は、ゲート電極10aに整合して形成されている。n型半導体領域25は、ゲート電極10aの側壁に設けられたサイドウォールスペーサ24に整合して形成されており、n型半導体領域21よりも高い不純物濃度になっている。
【0048】
不揮発性記憶素子Qmは、高圧系p型ウエル領域4(基板)とゲート電極10aとの間のゲート絶縁膜16にONO(酸化膜/窒化膜/酸化膜:Oxide/Nitride/Oxide)膜を使用し、このゲート絶縁膜16に情報を記憶させるMONOS(Metal Oxide Nitride Oxide Semiconductor)型で構成されている。本実施形態の不揮発性記憶素子Qmは、ゲート絶縁膜16に、酸化シリコン膜/窒化シリコン膜/酸化シリコン膜からなるONO膜を使用している。
【0049】
図2に示すように、選択用MISFET−Qsは、主に、チャネル形成領域、ゲート絶縁膜17、ゲート電極19a、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜17は基板1の主面に設けられ、ゲート電極19aは基板1の主面上にゲート絶縁膜17を介在して設けられ、チャネル形成領域はゲート電極19aの直下における基板の表層部、具体的には高圧系p型ウエル領域4の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0050】
選択用MISFET−Qsのソース領域及びドレイン領域は、エクステンション領域である一対のn型半導体領域21、及びコンタクト領域である一対のn型半導体領域25を有する構成になっている。n型半導体領域21は、ゲート電極19aに整合して形成されている。n型半導体領域25は、ゲート電極19aの側壁に設けられたサイドウォールスペーサ24に整合して形成されている。
【0051】
不揮発性記憶素子Qmの閾値電圧は、ゲート絶縁膜16の窒化シリコン膜中のトラップに電子が多く捕獲されていれば高くなり、ゲート電極10aと一体に形成されたワード線の電位が高くなってもトランジスタは「ON」しない。ゲート絶縁膜16の窒化シリコン膜中のトラップに電子がいなくなれば閾値電圧は下がり、「ON」する。ゲート絶縁膜16の窒化シリコン膜中に電子を注入する(書込み)には、ゲート電極10aに正の電圧(例えば1.5V)を印加し、高圧系p型ウエル領域4に負の高電圧(例えば−10.5V)を印加して、チャネル形成領域(高圧系p型ウエル領域4)からゲート絶縁膜16の酸化シリコン膜をトンネルさせて行われる。逆に、消去する場合は、ゲート電極10aに負の高電圧(例えば−8.5V)を印加し、高圧系p型ウエル領域4に正の電圧(例えば1.5V)を印加して、ゲート絶縁膜16の窒化シリコン膜中の電子をトンネル効果によってチャネル形成領域(高耐圧p型ウエル領域4)に放出させて、かつチャネル形成領域から窒化シリコン膜中に正孔をトンネル注入させることで行われる。
【0052】
図3に示すように、低耐圧p型MISFET−QLpは、主に、チャネル形成領域、ゲート絶縁膜18、ゲート電極19b、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜18は基板1の主面に設けられ、ゲート電極19bは基板1の主面上にゲート絶縁膜18を介在して設けられ、チャネル形成領域はゲート電極19bの直下における基板の表層部、具体的には低圧系n型ウエル領域14の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0053】
低耐圧p型MISFET−QLpのソース領域及びドレイン領域は、エクステンション領域である一対のp型半導体領域23、及びコンタクト領域である一対のp型半導体領域26を有する構成になっている。p型半導体領域23は、ゲート電極19bに整合して形成されている。p型半導体領域26は、ゲート電極19bの側壁に設けられたサイドウォールスペーサ24に整合して形成されており、p型半導体領域23よりも高い不純物濃度になっている。
【0054】
図3に示すように、抵抗素子10bは、互いに反対側に位置する一方の端部及び他方の端部に、上層の配線を接続するためのコンタクト領域が設けられている。この抵抗素子10bは、例えば多結晶シリコン膜を主体に構成されている。
【0055】
図4に示すように、高耐圧p型MISFET−QHpは、主に、チャネル形成領域、ゲート絶縁膜17、ゲート電極19d、ソース領域及びドレイン領域を有する構成になっている。ゲート絶縁膜17は基板1の主面に設けられ、ゲート電極19bは基板1の主面上にゲート絶縁膜17を介在して設けられ、チャネル形成領域はゲート電極19dの直下における基板の表層部、具体的には高圧系n型ウエル領域3の表層部に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側にチャネル形成領域を挟むようにして設けられている。
【0056】
高耐圧p型MISFET−QHpのソース領域及びドレイン領域は、エクステンション領域である一対のp型半導体領域22、及びコンタクト領域である一対のp型半導体領域26を有する構成になっている。p型半導体領域22は、ゲート電極19dに整合して形成されている。p型半導体領域26は、ゲート電極19dの側壁に設けられたサイドウォールスペーサ24に整合して形成されており、p型半導体領域22よりも高い不純物濃度になっている。
【0057】
図4に示すように、容量素子Cは、基板1の主面の第2の素子分離領域上に設けられた下部電極10cと、この下部電極10c上に誘電体膜を介在して設けられた上部電極19cとを有する構成になっている。本実施形態の容量素子Cは、誘電体膜として、酸化シリコン膜11/窒化シリコン膜12/酸化シリコン膜13からなるONO膜を使用している。第2の素子分離領域の下の高圧系p型ウエル領域4は、容量素子Cへ影響を及ぼさないように、一定電位(例えば0V)に固定される。
【0058】
不揮発性記憶素子Qmのゲート電極10a、抵抗素子10b、容量素子Cの下部電極10cは、例えば第1層目の多結晶シリコン膜を主体に形成されている。選択用MISFET−Qsのゲート電極19a、低耐圧p型MISFET−QLpのゲート電極19b、容量素子Cの上部電極19c、高耐圧p型MISFET−QHpのゲート電極19dは、例えば第2層目の多結晶シリコン膜を主体に形成されている。これらの第1層目及び第2層目の多結晶シリコン膜には、抵抗値を低減する不純物が導入されている。
【0059】
不揮発性記憶素子Qmのゲート絶縁膜16において、下層の酸化シリコン膜は例えば1.8[nm]程度の厚さ、窒化シリコン膜は例えば15[nm]程度の厚さ、上層の酸化シリコン膜は例えば3[nm]程度の厚さになっている。これら上層及び下層の酸化シリコン膜は、例えば熱酸化法によって形成されている。
【0060】
選択用MISFET−Qs、高耐圧p型MISFET−QHpのゲート絶縁膜17は、例えば18[nm]程度の厚さで形成され、低耐圧p型MISFET−QLpのゲート絶縁膜17は例えば3.7[nm]程度の厚さで形成されている。これらゲート絶縁膜16及び17は例えば熱酸化法によって形成されている。
【0061】
不揮発性記憶素子Qmのゲート長は例えば500[nm]程度、選択用MISFET−Qsのゲート長は例えば400[nm]程度、低耐圧p型MISFET−QLpのゲート長は例えば160[nm]程度、高耐圧p型MISFET−QHpのゲート長は例えば900[nm]程度になっている。
【0062】
図2、図3及び図4に示すように、不揮発性記憶素子Qm、選択用MISFET−Qs、低耐圧p型MISFET−QLp、高耐圧p型MISFET−QHp、容量素子C、抵抗素子10bにおいて、ゲート電極(10a,19a,19b,19d)の表面、半導体領域(25,26)の表面、上部電極19cの表面、下部電極10cのコンタクト領域の表面、並びに抵抗素子10bの互いに反対側に位置する2つのコンタクト領域の表面には、低抵抗化を図るため、金属・半導体反応層であるシリサイド層28が形成されている。これらのシリサイド層28は、例えば、サリサイド(Salicide:Self Aligned Silicide)技術により、サイドウォールスペーサ24に整合して形成されている。
【0063】
基板1の主面上には、前述の能動素子及び受動素子を覆うようにして、例えば酸化シリコン膜からなる層間絶縁膜29が設けられている。半導体領域25,26上には、層間絶縁膜29の表面からシリサイド層28に到達するソース・ドレイン用コンタクト孔が設けられ、このソース・ドレイン用コンタクト孔の内部には導電性プラグ30が埋め込まれている。半導体領域25,26は、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0064】
ゲート電極19a,19b,19d上には、図示していないが、層間絶縁膜29の表面からシリサイド層28に到達するゲート用コンタクト孔が設けられ、このゲート用コンタクト孔の内部には導電性プラグ30が埋め込まれている。ゲート電極19a,19b,19dは、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0065】
上部電極19c上には、層間絶縁膜29の表面からシリサイド層28に到達する上部電極用コンタクト孔が設けられ、この上部電極用コンタクト孔の内部には導電性プラグ30が埋め込まれている。上部電極19cは、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0066】
下部電極10cのコンタクト領域上には、層間絶縁膜29の表面からシリサイド層28に到達する下部電極用コンタクト孔が設けられ、この下部電極用コンタクト孔の内部には導電性プラグ30が埋め込まれている。下部電極10cは、シリサイド層28及び導電性プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0067】
抵抗素子10bの一方及び他方のコンタクト領域上には、層間絶縁膜29の表面からシリサイド層28に到達する抵抗用コンタクト孔が夫々設けられ、この抵抗用コンタクト孔の内部には導電性プラグ30が埋め込まれている。抵抗素子10bの一方及び他方のコンタクト領域は、シリサイド層28及び導電プラグ30を介在して、層間絶縁膜29上を延在する配線31と電気的に接続されている。
【0068】
図4に示すように、容量素子Cの下部電極10cと、基板1の主面の第2の素子分離領域(素子分離絶縁膜)との間には、耐酸化性膜として例えば窒化シリコン膜8が設けられ、この窒化シリコン膜8と下部電極10cとの間には、例えば酸化シリコン膜9が設けられている。即ち、容量素子Cの下部電極10cは、基板1の主面の第2の素子分離領域上に、窒化シリコン膜8からなる耐酸化性膜を介在して設けられている。本実施形態において、窒化シリコン膜8は、不揮発性記憶素子Qmのゲート絶縁膜16の窒化シリコン膜と同一工程で形成され、酸化シリコン膜9は、不揮発性記憶素子Qmのゲート絶縁膜16の上層の酸化シリコン膜と同一工程で形成されている。
【0069】
容量素子Cにおいて、図4に示すように、下部電極10cは、上部電極19cよりも大きい平面サイズで形成されている。これは、下部電極10cに上層の配線を接続し易くするためである。従って、下部電極10cには、上層の配線を接続するためのコンタクト領域が設けられている。また、容量素子Cの占有面積は、下部電極10cの平面サイズによって決まる。
【0070】
容量素子Cの誘電体膜は、前述したように、酸化シリコン膜11/窒化シリコン膜12/酸化シリコン膜13からなるONO膜で形成されている。従って、下部電極10cと上部電極19cとの間には、窒化シリコン膜12からなる耐酸化性膜が設けられている。
【0071】
窒化シリコン膜8は例えば15[nm]程度の厚さ、酸化シリコン膜9は例えば3[nm]程度の厚さ、酸化シリコン膜11は例えば6[nm]程度の厚さ、窒化シリコン膜12は例えば26[nm]程度の厚さ、酸化シリコン膜13は例えば1[nm]程度の厚さになっている。この場合の単位面積当たりの容量は1.9[fF/μm2]程度であり、100[μm]角では19[pF]となる。
【0072】
容量素子Cの誘電体膜を流れるリーク電流は、十分小さいことが望ましい。図8は、上部電極と下部電極との間における誘電体膜の面積が18000[μm2]の容量素子Cにおいて、上部電極に正電圧を印加した時のリーク電流特性を示す図である。窒化シリコン膜12の膜厚をパラメータとしている。図8に示すように、窒化シリコン膜12の膜厚が厚いほどリーク電流は減少するが、10[V]程度からリーク電流が顕著となる。
【0073】
図9は、図8と同じ面積の容量素子Cにおいて、上部電極に負電圧を印加した時のリーク電流特性を示す図である。窒化シリコン膜12をパラメータとしている。図9に示すように、窒化シリコン膜12の膜厚が26[nm]であれば−14[V]までリーク電流はほとんど流れない。図5及び図6のEEPROMで高電圧の絶対電圧は12[V]であるので、上部電極を負電圧として用いることが望ましい。電源電圧安定化用のバイパスコンデンサとして用いる場合には極性は問わない。リーク電流に極性依存性があるのは、酸化シリコン膜11の膜厚が6[nm]、酸化シリコン膜13の膜厚が1[nm]と非対称であるためである。
【0074】
図10は、容量素子Cの上部電極電圧依存性を示す図である。図10に示すように、負電圧側で容量値が減少するのは、下部電極が空乏化するためである。窒化シリコン膜12の膜厚が薄いほど負電圧側で容量値の減少が大きいのも、下部電極がより空乏化し易いためである。基板に形成された半導体領域を下部電極とするMOS型容量素子と比較して、印加電圧依存性が極めて小さいことが特徴である。
【0075】
図3に示すように、抵抗素子10bと、基板1の主面の第1の素子分離領域との間には、耐酸化性膜として例えば窒化シリコン膜8が設けられ、この窒化シリコン膜8と、抵抗素子10bとの間には、例えば酸化シリコン膜9が設けられている。即ち、抵抗素子10bは、基板1の主面の第1の素子分離領域上に窒化シリコン膜8からなる耐酸化性膜を介在して設けられている。本実施形態において、窒化シリコン膜8は、不揮発性記憶素子Qmのゲート絶縁膜16の窒化シリコン膜と同一工程で形成され、酸化シリコン膜9は、不揮発性記憶素子Qmのゲート絶縁膜16の上層の酸化シリコン膜と同一工程で形成されている。
【0076】
図1乃至図4に示すように、低圧系n型ウエル領域14は、高圧系n型ウエル領域3よりも浅く形成されており、低圧系n型ウエル領域14の表面濃度は、高圧系n型ウエル領域3の表面濃度よりも高く(濃く)なっている。低圧系p型ウエル領域15は、高圧系p型ウエル領域4よりも浅く形成されており、低圧系p型ウエル領域15の表面濃度は、高圧系p型ウエル領域4の表面濃度よりも高く(濃く)なっている。
【0077】
次に、本実施形態の半導体集積回路装置の製造について、図12乃至図28を用いて説明する。図12乃至図28は、半導体集積回路装置の製造工程中における模式的断面図である。
【0078】
まず、比抵抗10[Ωcm]を有する単結晶シリコンからなる基板1を準備し、その後、図12に示すように、基板1の主面に素子形成領域を区画する素子分離領域5を形成する。素子分離領域5は、例えば周知のSTI技術を用いて形成する。具体的には、素子分離領域5は、基板1の主面に浅溝(例えば300[nm]程度の深さの溝)を形成し、その後、基板1の主面上に例えば酸化シリコン膜からなる絶縁膜をCVD法で形成し、その後、絶縁膜が浅溝の内部に選択的に残るようにCMP法で平坦化することによって形成される。この工程において、基板1の主面の素子形成領域には、例えば酸化シリコン膜からなるバッファ絶縁膜6が形成される。
【0079】
次に、基板1の主面に、ウエル領域を形成するための不純物を選択的にイオン注入し、その後、不純物を活性化させる熱処理を施して、図13に示すように、n型ウエル領域2、高圧系n型ウエル領域3、寄生チャネル防止用のn型ウエル領域3a、及び高圧系p型ウエル領域4を形成する。
【0080】
n型ウエル領域2を形成するための不純物としては、例えばリン(P)を使用する。このリンは、加速エネルギが2MeV,ドーズ量が5.0×1012[atoms/cm2]の条件でイオン注入する。
高圧系n型ウエル領域3を形成するための不純物としては、例えばリン(P)及び二フッ化ボロン(BF2)を使用する。
このリンのイオン注入は、
加速エネルギーが1MeV,ドーズ量が8.0×1012[atoms/cm2]、
加速エネルギーが460KeV,ドーズ量が5.0×1011[atoms/cm2]、
加速エネルギーが180KeV,ドーズ量が1.0×1012[atoms/cm2]の条件で行う。
また、この二フッ化ボロンのイオン注入は、エネルギーが100KeV,ドーズ量が1.5×1012[atoms/cm2]の条件で行う。
【0081】
高圧系p型ウエル領域4を形成するための不純物としては、例えばボロン(B)及び二フッ化ボロン(BF2)を使用する。
このボロンのイオン注入は、
加速エネルギーが500KeV,ドーズ量が8.0×1012[atoms/cm2]、
加速エネルギーが150KeV,ドーズ量が1.8×1012[atoms/cm2]、
加速エネルギーが 50KeV,ドーズ量が1.2×1012[atoms/cm2]の条件で行う。
また、この二フッ化ボロンのイオン注入は、加速エネルギーが100KeV,ドーズ量が2.5×1012[atoms/cm2]の条件で行う。
高耐圧系n型及びp型ウエル領域を形成するための二フッ化ボロンは、閾値電圧調整用として注入される。
【0082】
この工程において、基板1の主面のメモリセル形成領域にn型ウエル領域2及び高圧系p型ウエル領域4が形成される。また、基板1の主面の低耐圧pMIS形成領域、並びに第1の素子分離領域下に、n型ウエル領域2が形成される。また、基板1の主面の高耐圧pMIS形成領域にn型ウエル領域2及び高圧系n型ウエル領域3が形成される。また、基板1の主面の第2の素子分離領域下に、n型ウエル領域2、及び高耐圧系p型ウエル領域4が形成される。また、基板1の主面に寄生チャネル防止用のn型ウエル領域3aが形成される。
【0083】
次に、基板1の主面のメモリセル形成領域におけるバッファ絶縁膜6の一部(不揮発性記憶素子が形成される領域)をエッチングによって選択的に除去し、その後、窒素で希釈した酸素雰囲気中で基板に熱処理を施して、図14に示すように、前記バッファ絶縁膜6の一部が除去された不揮発性記憶素子形成領域に、例えば1.8[nm]程度の厚さの極めて薄い酸化シリコン膜7を形成する。
【0084】
次に、図15に示すように、酸化シリコン膜7上、第1及び第2の素子分離領域上を含む基板1の主面上の全面に、例えば18[nm]程度の厚さの窒化シリコン膜8をCVD法で形成し、その後、スチーム雰囲気中で基板1に熱処理を施して、図15に示すように、窒化シリコン膜8の表面に、例えば3[nm]程度の厚さの酸化シリコン膜9を形成する。この工程において、窒化シリコン膜8の膜厚は、18[nm]から15[nm]程度に減少する。また、この工程において、メモリセル形成領域の高圧系p型ウエル領域4上に、不揮発性記憶素子Qmのゲート絶縁膜として、ONO(酸化シリコン膜7/窒化シリコン膜8/酸化シリコン膜9)膜が形成される。
【0085】
次に、図16に示すように、メモリセル形成領域上、第1及び第2の素子分離領域上を含む酸化シリコン膜9上の全面に、例えば200[nm]程度の厚さの第1層目の多結晶シリコン膜10をCVD法で形成し、その後、多結晶シリコン膜10に、抵抗値を低減する不純物(例えばリン(P))をイオン注入し、その後、不純物を活性化させる熱処理を施す。
【0086】
次に、図17に示すように、第1及び第2の素子分離領域上を含む多結晶シリコン膜10上の全面に、多結晶シリコン膜10の表面から酸化シリコン膜11、窒化シリコン膜12、酸化シリコン膜13を順次CVD法で形成する。酸化シリコン膜11は例えば6[nm]程度の膜厚、窒化シリコン膜12は例えば26[nm]程度の膜厚、酸化シリコン膜13は例えば70[nm]程度の膜厚で形成する。
【0087】
次に、酸化シリコン膜13、窒化シリコン膜12、酸化シリコン膜11、多結晶シリコン膜10を順次パターンニングして、図18に示すように、メモリセル形成領域に不揮発性記憶素子Qmのゲート電極10a、第1の素子分離領域上に抵抗素子10b、第2の素子分離領域上に容量素子Cの下部電極10cを形成する。酸化シリコン膜13、窒化シリコン膜12、及び酸化シリコン膜11のパターンニングは、酸化シリコン膜13上に例えばフォトレジスト膜からなるマスクを形成し、その後、このマスクを用いて順次行う。多結晶シリコン膜10のパターンニングは、酸化シリコン膜13、窒化シリコン膜12、及び酸化シリコン膜11からなるONO膜をマスクにして行う。
【0088】
この工程において、基板1の主面のメモリセル形成領域上に、ONO(酸化シリコン膜7/窒化シリコン膜8/酸化シリコン膜9)膜からなるゲート絶縁膜16を介在して不揮発性記憶素子Qmのゲート電極10aが形成される。
【0089】
また、基板1の主面の第1の素子分離領域上に、窒化シリコン膜8からなる耐酸化性膜を介在し、上面が窒化シリコン膜12からなる耐酸化性膜で覆われた抵抗素子10bが形成される。
【0090】
また、基板1の主面の第2の素子分離領域上に、窒化シリコン膜8からなる耐酸化性膜を介在し、上面が窒化シリコン膜12からなる耐酸化性膜で覆われた容量素子Cの下部電極10cが形成される。
【0091】
また、下部電極10c上に、容量素子Cの誘電体膜として使用されるONO(酸化シリコン膜11/窒化シリコン膜12/酸化シリコン膜13)膜が形成される。
【0092】
また、この工程において、多結晶シリコン膜10のパターンニング時のオーバーエッチングにより、抵抗素子10b上及び下部電極10c上の酸化シリコン膜13、並びに、抵抗素子10b及び下部電極10cの周囲における酸化シリコン膜9の膜厚が薄くなる。
【0093】
次に、図19に示すように、ゲート電極10a、抵抗素子10b、及び下部電極10cの周囲における窒化シリコン膜8を除去し、その後、基板1の主面に、低圧系ウエル領域を形成するための不純物を選択的にイオン注入し、その後、不純物を活性化させる熱処理を施して、図20に示すように、低耐圧pMIS形成領域に低圧系n型ウエル領域14、第1の素子分離領域の下に低圧系p型ウエル領域15を形成する。
【0094】
低圧系n型ウエル領域14を形成するための不純物としては、例えばリン(P)を使用する。
このリンのイオン注入は、
加速エネルギーが360KeV,ドーズ量が2.0×1013[atoms/cm2]、
加速エネルギーが100KeV,ドーズ量が1.5×1012[atoms/cm2]、
加速エネルギーが40KeV,ドーズ量が8.0×1012[atoms/cm2]の条件で行う。
低圧系p型ウエル領域15を形成するための不純物としては、例えばボロン(B)及び二フッ化ボロン(BF2)を使用する。
このボロンのイオン注入は、
加速エネルギーが200KeV,ドーズ量が1.5×1013[atoms/cm2]、
加速エネルギーが120KeV,ドーズ量が5.0×1012[atoms/cm2]、
加速エネルギーが 50KeV,ドーズ量が1.5×1012[atoms/cm2]の条件で行う。
また、この二フッ化ボロンのイオン注入は、加速エネルギーが60KeV,ドーズ量が2.0×1013[atoms/cm2]の条件で行う。
低圧系p型ウエル領域を形成するための二フッ化ボロンは、閾値電圧調整用として注入される。
【0095】
ここで、低圧系ウエル領域(14,15)の形成は、不揮発性記憶素子Qmのゲート絶縁膜を形成した後に行っている。従って、低圧系ウエル領域は、酸化シリコン膜7の形成時の熱処理、及び酸化シリコン膜9の形成時の熱処理を受けないため、低圧系ウエル領域が熱処理される回数を減らすことができる。
【0096】
次に、高圧系p型ウエル領域4上、低圧系n型ウエル領域14上、及び高圧系n型ウエル領域3上のバッファ絶縁膜6を除去し、その後、基板1に熱処理を施して、図21に示すように、高圧系p型ウエル領域4上、低圧系n型ウエル領域14上、及び高圧系n型ウエル領域3上に、例えば18[nm]程度の厚さの厚い酸化シリコン膜からなるゲート絶縁膜17を形成する。バッファ絶縁膜6の除去により、抵抗素子10b上及び下部電極10c上の酸化シリコン膜13の膜厚が薄くなる。
【0097】
この工程において、下部電極10cと第2の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、下部電極10cの下面の酸化を抑制することができる。また、下部電極10cの上面は、誘電体膜中の窒化シリコン膜12からなる耐酸化性膜で覆われているため、下部電極10cの酸化を抑制することができる。
【0098】
また、この工程において、抵抗素子10bと第1の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、抵抗素子10bの下面の酸化を抑制することができる。また、抵抗素子10bの上面は、窒化シリコン膜12からなる耐酸化性膜で覆われているため、抵抗素子10bの酸化を抑制することができる。
【0099】
次に、低圧系n型ウエル領域14上のゲート絶縁膜17を選択的に除去し、その後、基板1に熱処理を施して、図22に示すように、低圧系n型ウエル領域14上に、例えば3.7[nm]程度の厚さの薄い酸化シリコン膜からなるゲート絶縁膜18を形成する。この熱処理によりゲート絶縁膜17の膜厚は18[nm]から19[nm]になり、抵抗素子10b上及び下部電極10c上の酸化シリコン膜13の膜厚は1[nm]となる。
【0100】
この工程において、下部電極10cと第2の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、下部電極10cの下面の酸化を抑制することができる。また、下部電極10cの上面は、誘電体膜中の窒化シリコン膜12からなる耐酸化性膜で覆われているため、下部電極10cの酸化を抑制することができる。
【0101】
また、この工程において、抵抗素子10bと第1の素子分離領域との間には、窒化シリコン膜8からなる耐酸化性膜が設けられているため、抵抗素子10bの下面の酸化を抑制することができる。また、抵抗素子10bの上面は、窒化シリコン膜12からなる耐酸化性膜で覆われているため、抵抗素子10bの酸化を抑制することができる。
【0102】
次に、図23に示すように、ゲート絶縁膜17及び18上、並びに下部電極10c上における酸化シリコン膜13上を含む基板1の主面上の全面に、例えば250[nm]程度の厚さの第2層目の多結晶シリコン膜19をCVD法で形成し、その後、多結晶シリコン膜19に抵抗値を低減する不純物をイオン注入し、その後、不純物を活性化させる熱処理を施し、その後、図23に示すように、多結晶シリコン膜19上の全面に、例えば70[nm]程度の厚さの酸化シリコン膜20をCVD法で形成する。
【0103】
次に、酸化シリコン膜20、及び多結晶シリコン膜19を順次パターンニングして、図24に示すように、メモリセル形成領域のゲート絶縁膜17上に選択用MISFET−Qsのゲート電極19a、低耐圧MIS形成領域のゲート絶縁膜18上に低耐圧p型MISFET−QLpのゲート電極19b、高耐圧pMIS形成領域のゲート絶縁膜17上に、高耐圧p型MISFET−QHpのゲート電極19d、下部電極10c上におけるONO膜上に上部電極19cを形成する。
【0104】
次に、メモリセル形成領域の高圧系p型ウエル領域4に不純物(例えばリン)、低耐圧pMIS形成領域の低圧系n型ウエル領域14に不純物(例えば二フッ化ボロン、及びパンチスルーストッパ用のリン)、高耐圧pMIS形成領域の高圧系n型ウエル領域3に不純物(例えば二フッ化ボロン)を選択的にイオン注入して、図25に示すように、メモリセル形成領域の高圧系p型ウエル領域4にゲート電極10aに整合したn型半導体領域(エクステンション領域)21及びゲート電極19aに整合したn型半導体領域(エクステンション領域)21、低耐圧pMIS形成領域の低圧系n型ウエル領域14にゲート電極19bに整合したp型半導体領域(エクステンション領域)23、高耐圧pMIS形成領域の高圧系n型ウエル領域3にゲート電極19dに整合したp型半導体領域(エクステンション領域)22を形成する。
【0105】
次に、図26に示すように、ゲート電極10a,19a,19b,19dの側壁に、サイドウォールスペーサ24を形成する。サイドウォールスペーサ24は、基板1の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をCVD法で形成し、その後、絶縁膜にRIE(Reactive Ion Etching)等の異方性エッチングを施すことによって形成される。この工程において、サイドウォールスペーサ24は、ゲート電極に整合して形成される。また、サイドウォールスペーサ24は、抵抗素子10b、下部電極10c、及び上部電極19cの側壁にも形成される。
【0106】
次に、メモリセル形成領域の高圧系p型ウエル領域4に不純物(例えばリン及び砒素)を選択的にイオン注入して、図27に示すように、メモリセル形成領域の高圧系p型ウエル領域4に、サイドウォールスペーサ24に整合したn型半導体領域(コンタクト領域)25を形成する。また、低耐圧pMIS形成領域の低圧系n型ウエル領域14、及び高耐圧pMIS形成領域の高圧系n型ウエル領域に不純物(例えば二フッ化ボロン、及びボロン)を選択的にイオン注入して、図27に示すように、低耐圧pMIS形成領域の低圧系n型ウエル領域14、及び高耐圧pMIS形成領域の高圧系n型ウエル領域に、サイドウォールスペーサ24に整合したp型半導体領域(コンタクト領域)26を形成する。
【0107】
次に、自然酸化膜等を除去して、ゲート電極(10a,19a,19b,19d)の表面、抵抗素子10bのコンタクト領域の表面、下部電極10cのコンタクト領域の表面、及び上部電極19cの表面を露出させた後、これらの表面上を含む基板1の主面上の全面に高融点金属膜として例えばコバルト膜27をスパッタ法で形成し、その後、半導体領域(25,26)のシリコン(Si)、ゲート電極(10a,19a,19b,19d)のSi、抵抗素子10bのコンタクト領域におけるSi、下部電極10cのコンタクト領域におけるSi、並びに上部電極19cのSiと、コバルト膜27のCoとを反応させる熱処理を施して、図28に示すように、半導体領域(25,26)の表面、ゲート電極(10a,19a,19b,19d)の表面、抵抗素子10bのコンタクト領域の表面、下部電極10cのコンタクト領域の表面、並びに上部電極19cの表面に、金属・半導体反応層であるシリサイド(CoSi)層28を形成する。シリサイド層28は、サイドウォールスペーサ24に整合して形成される。
【0108】
次に、シリサイド層28が形成された領域以外の未反応のコバルト膜27を選択的に除去し、その後、シリサイド層28を活性化(CoSi2)させる熱処理を施す。
【0109】
この工程により、不揮発性記憶素子Qm、選択用MISFET−Qs、低耐圧p型MISFET−QLp、高耐圧p型MISFET−QHp、抵抗素子10b、並びに容量素子Cがほぼ完成する。
【0110】
次に、前述の能動素子上及び受動素子上を含む基板1の主面上の全面に例えば酸化シリコン膜からなる層間絶縁膜29をCVD法で形成し、その後、層間絶縁膜29の表面をCMP法で平坦化する。
【0111】
次に、層間絶縁膜29の表面からシリサイド層28に到達するソース・ドレイン用コンタクト孔、ゲート用コンタクト孔、抵抗素子用コンタクト孔、下部電極用コンタクト孔、及び上部電極用コンタクト孔を形成し、その後、これらのコンタクト孔の内部に、金属等の導電物を埋め込んで導電性プラグ30を形成し、その後、層間絶縁膜29上に配線31を形成することにより、図1乃至図4に示す構造となる。
【0112】
図11は、抵抗素子10bにおいて、抵抗値の多結晶シリコン幅依存性を示す図である。抵抗素子10b上の窒化シリコン膜12の堆積時における膜厚をパラメータとしている。図11に示すように、窒化シリコン膜12の膜厚が厚くなるほど、工程中の多結晶シリコン膜の側面からの酸化が抑えられ、細線効果が抑制されている。多結晶シリコン膜の幅を1[μm]以下に細くしようとすると、窒化シリコン膜12の堆積時の膜厚は24[nm]以上が望ましい。
【0113】
このように、本実施形態によれば、以下の効果が得られる。
基板1の主面の第2の素子分領域と下部電極10cとの間に窒化シリコン膜8からなる耐酸化性膜が設けられ、下部電極10cの上面が窒化シリコン膜12からなる耐酸化性膜で覆われた状態で、熱処理を施して基板1の主面に酸化シリコン膜からなるゲート絶縁膜17及び18を形成することにより、下部電極10cの下面及び上面の酸化を抑制することができ、更に、下部電極10cの側面から下部電極10cと第2の素子分離領域との間の界面に沿って伸びるバーズビークの発生を抑制することができるため、バーズビークに起因する下部電極10cの反りを抑制することができ、下部電極10cが剥がれるといった不具合を抑制することができる。この結果、占有面積が小さく、容量が大きい容量素子Cを実現することができる。
【0114】
また、占有面積が小さく、容量が大きい容量素子Cを搭載したシステムLSIを高歩留まりで製造することができる。
【0115】
また、第2の素子分離領域と下部電極10cとの間の耐酸化性膜は、不揮発性記憶素子Qmのゲート絶縁膜中の窒化シリコン膜8と同一工程で形成され、下部電極10c上の耐酸化性膜は、容量素子Cの誘電体膜中の窒化シリコン膜12であるため、製造工程数を増加することなく、占有面積が小さく、容量が大きい容量素子Cを実現することができると共に、容量が大きい容量素子Cを搭載したシステムLSIを高歩留まりで製造することができる。
【0116】
基板1の主面の第1の素子分領域と抵抗素子10bとの間に窒化シリコン膜8からなる耐酸化性膜が設けられ、抵抗素子10bの上面が窒化シリコン膜12からなる耐酸化性膜で覆われた状態で、熱処理を施して基板1の主面に酸化シリコン膜からなるゲート絶縁膜17及び18を形成することにより、抵抗素子10bの下面及び上面の酸化を抑制することができるため、第1層目の多結晶シリコン膜10で抵抗素子10bを形成しても、高抵抗の抵抗素子10bを安定して形成することができる。
【0117】
また、第1素子分離領域と抵抗素子10bとの間の耐酸化性膜は、不揮発性記憶素子Qmのゲート絶縁膜中の窒化シリコン膜8と同一工程で形成され、抵抗素子10b上の耐酸化性膜は、容量素子Cの誘電体膜中の窒化シリコン膜12と同一工程で形成されるため、製造工程数を増加することなく、高抵抗の抵抗素子10bを安定して形成することができる。
【0118】
不揮発性記憶素子QmのONO膜からなるゲート絶縁膜16を形成した後、低圧系ウエル領域(14,15)を形成することにより、低圧系ウエル領域が熱処理される回数を減らすことができるため、低圧系ウエル領域の表面不純物濃度の低下を抑制することができる。この結果、通常の低耐圧MISFETの特性に影響を与えずに、高耐圧MISFETを形成することができる。
【0119】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【0120】
1…p型半導体基板、2…n型ウエル領域、3…高圧系n型ウエル領域、3a…n型ウエル領域、4…高圧系p型ウエル領域、5…素子分離領域、6…バッファ絶縁膜、7…酸化シリコン膜、8…窒化シリコン膜、9…酸化シリコン膜、
10…多結晶シリコン膜、10a…ゲート電極、10b…抵抗素子、10c…下部電極、
11…酸化シリコン膜、12…窒化シリコン膜、13…酸化シリコン膜、
14…低圧系n型ウエル領域、15…低圧系p型ウエル領域、
16,17,18…ゲート絶縁膜、
19…多結晶シリコン膜、19a,19b,19d…ゲート電極、19c…上部電極、
20…酸化シリコン膜、21,25…n型半導体領域、22,23,26…p型半導体領域、24…サイドウォールスペーサ、27…コバルト膜、28…シリサイド層、29…層間絶縁膜、30…導電性プラグ、31…配線、
QHp…高耐圧p型MISFET、QLp…低耐圧p型MISFET、
Me…メモリセル、Qm…不揮発性記憶素子(MONOS型)、Qs…選択用MISFET(高耐圧n型MISFET)。
【特許請求の範囲】
【請求項1】
半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2の領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極を形成すると共に、前記半導体基板の主面の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記抵抗素子を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記ゲート絶縁膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成する(h)工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項2】
請求項1に記載の半導体集積回路装置の製造方法において、
前記(b)工程の後であって、前記(c)工程の前に、前記第1の窒化シリコン膜上に酸化シリコン膜を形成する工程を更に有することを特徴とする半導体集積回路装置の製造方法。
【請求項3】
請求項1または2の何れか1項に記載の半導体集積回路装置の製造方法において、
前記素子分離領域を形成する工程は、
前記半導体基板に溝を形成する工程と、
前記溝内を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜を研磨することで、前記溝内に前記絶縁膜を埋め込む工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項4】
半導体基板の主面の第1領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置であって、
前記不揮発性記憶素子は、
前記第1領域の前記半導体基板上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第1ゲート電極とを有し、
前記MISFETは、
前記第2領域の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第2ゲート電極とを有し、
前記容量素子は、
前記素子分離領域上に形成された第1窒化シリコン膜と、
前記第1窒化シリコン膜上に形成された前記抵抗素子とを有し、
前記不揮発性記憶素子の前記電荷蓄積膜および前記抵抗素子の前記第1窒化シリコン膜は、同層の膜で形成されており、
前記不揮発性記憶素子の前記第1ゲート電極および前記抵抗素子は、同層の第1シリコン膜で形成されていることを特徴とする半導体集積回路装置。
【請求項5】
請求項4に記載の半導体集積回路装置において、
前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜を埋め込むことで形成されていることを特徴とする半導体集積回路装置。
【請求項6】
請求項4または5の何れか1項に記載の半導体集積回路装置において、
前記不揮発性記憶素子のデータの書き込み動作は、前記電荷蓄積膜中のトラップに電子を注入することで行なわれることを特徴とする半導体集積回路装置。
【請求項1】
半導体基板の主面の第1の領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2の領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置の製造方法であって、
熱処理を施して、前記半導体基板の主面の第1の領域に酸化シリコン膜を形成する(a)工程と、
前記(a)工程の後、前記酸化シリコン膜、及び前記半導体基板の主面の素子分離領域を覆うようにして第1の窒化シリコン膜を形成する(b)工程と、
前記(b)工程の後、前記半導体基板の主面の第1の領域、及び前記半導体基板の主面の素子分離領域を覆うようにして前記第1の窒化シリコン膜上に第1のシリコン膜を形成する(c)工程と、
前記(c)工程の後、前記半導体基板の主面の素子分離領域を覆うようにして前記第1のシリコン膜上に第2の窒化シリコン膜を形成する(d)工程と、
前記(d)工程の後、前記第2の窒化シリコン膜、及び前記第1のシリコン膜をパターンニングして、前記半導体基板の主面の第1の領域上に前記不揮発性記憶素子のゲート電極を形成すると共に、前記半導体基板の主面の素子分離領域上における前記第1の窒化シリコン膜上に、上面が前記第2の窒化シリコン膜で覆われた前記抵抗素子を形成する(e)工程と、
前記(e)工程の後、熱処理を施して、前記半導体基板の主面の第2の領域に酸化シリコン膜からなるゲート絶縁膜を形成する(f)工程と、
前記(f)工程の後、前記ゲート絶縁膜を覆うようにして第2のシリコン膜を形成する(g)工程と、
前記(g)工程の後、前記第2のシリコン膜をパターンニングして、前記ゲート絶縁膜上に前記MISFETのゲート電極を形成する(h)工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項2】
請求項1に記載の半導体集積回路装置の製造方法において、
前記(b)工程の後であって、前記(c)工程の前に、前記第1の窒化シリコン膜上に酸化シリコン膜を形成する工程を更に有することを特徴とする半導体集積回路装置の製造方法。
【請求項3】
請求項1または2の何れか1項に記載の半導体集積回路装置の製造方法において、
前記素子分離領域を形成する工程は、
前記半導体基板に溝を形成する工程と、
前記溝内を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜を研磨することで、前記溝内に前記絶縁膜を埋め込む工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項4】
半導体基板の主面の第1領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第2領域に形成されたMISFETと、前記半導体基板の主面の素子分離領域上に形成された抵抗素子とを有する半導体集積回路装置であって、
前記不揮発性記憶素子は、
前記第1領域の前記半導体基板上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第1ゲート電極とを有し、
前記MISFETは、
前記第2領域の前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第2ゲート電極とを有し、
前記容量素子は、
前記素子分離領域上に形成された第1窒化シリコン膜と、
前記第1窒化シリコン膜上に形成された前記抵抗素子とを有し、
前記不揮発性記憶素子の前記電荷蓄積膜および前記抵抗素子の前記第1窒化シリコン膜は、同層の膜で形成されており、
前記不揮発性記憶素子の前記第1ゲート電極および前記抵抗素子は、同層の第1シリコン膜で形成されていることを特徴とする半導体集積回路装置。
【請求項5】
請求項4に記載の半導体集積回路装置において、
前記素子分離領域は、前記半導体基板に形成された溝内に絶縁膜を埋め込むことで形成されていることを特徴とする半導体集積回路装置。
【請求項6】
請求項4または5の何れか1項に記載の半導体集積回路装置において、
前記不揮発性記憶素子のデータの書き込み動作は、前記電荷蓄積膜中のトラップに電子を注入することで行なわれることを特徴とする半導体集積回路装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
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【図25】
【図26】
【図27】
【図28】
【公開番号】特開2010−93274(P2010−93274A)
【公開日】平成22年4月22日(2010.4.22)
【国際特許分類】
【出願番号】特願2009−262422(P2009−262422)
【出願日】平成21年11月18日(2009.11.18)
【分割の表示】特願2002−368666(P2002−368666)の分割
【原出願日】平成14年12月19日(2002.12.19)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成22年4月22日(2010.4.22)
【国際特許分類】
【出願日】平成21年11月18日(2009.11.18)
【分割の表示】特願2002−368666(P2002−368666)の分割
【原出願日】平成14年12月19日(2002.12.19)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
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