【課題】動作の信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置にメモリセルアレイ及び制御回路を設け、メモリセルアレイには、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体を設け、この積層体に積層方向に延びる貫通ホールを形成し、その内部にシリコンピラーを埋設し、電極膜とシリコンピラーとの間に電荷蓄積膜を設ける。これにより、電極膜とシリコンピラーとの交差部分毎にメモリセルが形成される。そして、制御回路は、フォーマット時に、全てのメモリセルに値「０」を書き込み、全てのメモリセルに対して値「０」を消去する動作を行い、積層体の最上段に形成されたメモリセルに記憶された値を読み出し、値「０」が読み出されたメモリセルについては、消去動作が不良であったと判定し、以後不使用とする。 （もっと読む）

【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】溝型コンタクト用の溝の底および穴型コンタクト用の穴の底に成膜するバリアメタルの膜厚をほぼ等しくする。
【解決手段】本発明の半導体装置は、溝型のソースコンタクト８と、このソースコンタクト８と同じ高さで形成された穴型のドレインコンタクト９とを備えて成る半導体装置であって、ソースコンタクト８用の溝５の形状を、溝５の下部では素子領域３まで到達するように形成された穴５ａが並んだような形状とするように構成したものである。 （もっと読む）

【課題】動作信頼性を向上させるＮＡＮＤ型フラッシュメモリ等の半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板中１０の第１活性領域上に第１ゲート絶縁膜１４を介在して形成され、電荷を蓄積する第１絶縁膜１５と、第１絶縁膜１５上に、第１絶縁膜１５よりも誘電率の高い材料を用いて形成された第２絶縁膜１６と、第２絶縁膜１６上に形成された第１金属膜１８と、第１金属膜１８上にシリサイド膜で形成された制御ゲート電極１７と、ソース及びドレインとして機能する不純物拡散層１３とを備えたメモリセルトランジスタＭＴと、半導体基板中１０の第２活性領域上に第２ゲート絶縁膜３３を介在して形成された第１導電膜３５と、第１導電膜３５上に形成された第２金属膜１９と、第２金属膜１９上にシリサイド膜で形成された第２導電膜１７とを含む積層ゲートを備えたＭＯＳトランジスタとを具備する。 （もっと読む）

凹型導電性ソケットを備える環状バイアを有するダイを含むダイスタックおよびそのダイスタックを形成する方法は、様々な電子システムで使用するための構造を提供する。一実施形態において、ダイスタックは、別のダイの凹型導電性ソケット中に挿入されたダイの頂部上に導電性ピラーを含む。 （もっと読む）

【課題】アナログ周辺回路に用いられる抵抗素子の材料などが設計変更されても、他の部分への設計変更が波及しない半導体記憶装置を提供する。
【解決手段】第１の絶縁膜１２上に形成された第１の導電体１３と、第１の導電体１３上に形成され第１の開口１９を有する第２の絶縁膜１４と、第２の絶縁膜１４上に形成され第１の開口１９を介して第１の導電体１３と導通する第２の導電体２０と、第２の導電体２０の上に形成された第３の絶縁膜２１と、第３の絶縁膜２１を貫通し第２の導電体２０に導通する第１のコンタクト２３と、第３の絶縁膜２１と第２の絶縁膜１４とを貫通して第１の導電体１３と導通する第２のコンタクト２２と、を有する抵抗素子を有する。配線の存在する層とは異なる層に存在する第２の絶縁膜１４の有する第１の開口１９の位置を変更すれば、第１のコンタクト２３と第２のコンタクト２２との間の抵抗値を変更することができる。 （もっと読む）

【課題】容量素子の占有面積を縮小化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、容量素子Ｃｐ１〜Ｃｐ３を構成する容量素子領域Ｃを有する。容量素子領域Ｃは、半導体基板上に積層された複数の容量線ＣｐＬ１〜ＣｐＬ４と、それら複数の容量線ＣｐＬ１〜ＣｐＬ４の上下間に形成された複数の層間絶縁層とを備える。隣接して積層された容量線の一方（ＣｐＬ２，ＣｐＬ４）は、所定電位に接続されている。隣接して積層された容量線の他方（ＣｐＬ１，ＣｐＬ３）は、接地電位に接続されている。隣接して積層された容量線ＣｐＬ１〜ＣｐＬ４及びそれら容量線ＣｐＬ１〜ＣｐＬ４間の層間絶縁層は、容量素子Ｃｐ１〜Ｃｐ３を構成する。 （もっと読む）

【課題】製造工程中にメモリセルのビット線に印加される正負チャージが±１Ｖ程度に抑制された半導体記憶装置を実現できるようにする。
【解決手段】半導体記憶装置は、基板１１に形成された第１導電型の第１ウェル１２、第１導電型の第２ウェル１４及び第２導電型の第３ウェル１３と、第２ウェル１４に形成された行方向に延伸する拡散ビット線２０及び列方向に延伸するワード線２２と、それぞれが拡散ビット線２０及びワード線２２と接続され、行列状に配置された複数のメモリセル２６と、第１ウェル１２に形成され、拡散ビット線２０に電圧を印加する選択トランジスタ２５と、第３ウェル１３に形成された第１導電型拡散層１９及び第３ウェル１３により構成された順方向ダイオードとを備えている。拡散ビット線２０、順方向ダイオード及び選択トランジスタ２５のソースが互いに電気的に接続されている。 （もっと読む）

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。また、半導体素子層の有する半導体層は半導体基板より分離され、作製基板に転置された単結晶半導体層である。 （もっと読む）

【課題】本発明は、負の閾値セルが存在するＮＡＮＤ型フラッシュメモリにおいて、負の閾値セルの安定した読み出しおよびベリファイができるようにする。
【解決手段】たとえば、ＶＳＧバイアス回路３１は、制御回路からのＤＡＣ値に応じて可変抵抗器３１ａを制御することにより（ソースノードは電圧ＶＳＳ）、正の閾値セルの読み出し時には、選択トランジスタＳＧＴＤ，ＳＧＴＳに４Ｖ程度の電圧（セレクトゲート電圧ＶＳＧ）が一挙に印加されるようにする。一方、負の閾値セルの読み出し時には、最終的に、選択トランジスタＳＧＴＤ，ＳＧＴＳに５Ｖ程度のセレクトゲート電圧（正の閾値セルの読み出し時のセレクトゲート電圧ＶＳＧにセルソース線ＳＲＣのバイアス分の電圧を加えた電圧）ＶＳＧが印加されるようにする。 （もっと読む）

【課題】ビットラインレイアウトの構造を改善したフラッシュメモリ装置及びそのレイアウト方法を提供する。
【解決手段】ダブルパターニング方式に基づいてビットラインが配されるフラッシュメモリ装置において、データを保存するためのメモリセルを備えるセルストリングにそれぞれ連結される一本以上のメインビットラインと、メインビットラインと平行に配される一本以上のダミービットラインと、メインビットライン及びダミービットラインと異なる層に配され、共通ソース電圧を伝達するための共通ソースラインと、を備え、ダミービットラインは、第１電圧を伝達するための第１ダミービットラインと第２電圧を伝達するための第２ダミービットラインとを備えることを特徴とするフラッシュメモリ装置である。 （もっと読む）

【課題】浮遊ゲートの段差に起因する種々の問題を解決し、半導体メモリとしての特性劣化を簡便且つ確実に抑止して、高信頼性の半導体装置を実現する。
【解決手段】ダミーセル２０ａのダミー浮遊ゲート２３ａは、そのインターフェース部１２側における最外端の側面（端部２３ｂ）が緩斜面に形成されており、その傾斜角度が、当該ダミー浮遊ゲート２３ａの他方の側面及び浮遊ゲート２３における側面の傾斜角度よりも小さくなるように形成される。 （もっと読む）

【課題】半導体装置、特にフラッシュメモリ等の不揮発性半導体メモリの周辺回路部において抵抗素子と基板との容量を小さくすることが可能な半導体記憶装置を提供する。
【解決手段】フラッシュメモリは、半導体基板１内に形成され、素子領域を区画する素子分離絶縁膜２と、素子分離領域２により分離された素子領域３にゲート酸化膜４、フローティングゲート（ＦＧ）として機能する第１のゲート電極５、第１の絶縁膜６上に、セルトランジスタの制御ゲート（ＣＧ：ワード線）として機能する第２のゲート電極材７が形成されている。周辺回路部において、素子分離絶縁膜２上に第１の絶縁膜６を介して第２のゲート電極材からなる抵抗素子７ａとを備える。抵抗素子７ａ下の半導体基板１の不純物濃度は、バルクと同等かあるいはバルクの不純物濃度以下である。 （もっと読む）

【課題】電荷保持性能を短時間で容易に評価することができ、安価に製造することのできる不揮発性半導体記憶装置を提供する。
【解決手段】制御ゲート電極ｇｃと浮遊ゲート電極ｇｆの２つのゲート電極を有してなる書き換え可能な不揮発性メモリトランジスタＴが行列状に配置された半導体基板１，１ａにおける略四角形状の領域であるメモリマットＭ，Ｍ１，Ｍ２，Ｍａ〜Ｍｇと、メモリマットＭ，Ｍ１，Ｍ２，Ｍａ〜Ｍｇを加熱する局部加熱手段とを有してなる不揮発性半導体記憶装置１００，１００ａ〜１００ｅ，１０１，１０１ａ，１０２ａ，１０２ｂとする。 （もっと読む）

【課題】ノイズ除去用素子以外の手段により、基板内のグランドの安定性を図る電子機器を得る。
【解決手段】ＣＣＤセンサ２２から放出されるノイズは、ＣＣＤセンサ２２のグランド端子２２ＡからＣＣＤ基板１６のグランド層１６Ａ、板バネ３１、３２、ヒートシンク２４、及び、ＣＣＤブラケット２０を経てフレーム１２のフレームグランド１４に至る。ここで、板バネ３１、３２は、ＣＣＤセンサ２２のグランド端子２２Ａに近接して配置されるので、ノイズを効果的に除去できる。 （もっと読む）

不揮発性メモリ・システム（２３０）は、複数の磁気抵抗メモリ・セルを含む磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）（２３２）と、複数のフローティングゲート・メモリ・セルを含むフローティングゲート不揮発性メモリ（２３４）と、ＭＲＡＭ（２３２）及びフローティングゲート不揮発性メモリ（２３４）に結合された制御器（２３６）とを含む。制御器（２３６）は、システム・バス（２２０）に結合されるよう適合され、且つシステム・バス（２２０）から開始されたアクセスに応答して、ＭＲＡＭ（２３２）及びフローティングゲート不揮発性メモリ（２３４）のうちの選択された１つを制御する。
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【課題】 低消費電力での高速書き込みが可能で、かつ構造の簡単な不揮発性のメモリセルとその製造方法を提供する。
【解決手段】 素子分離領域２で分離された横方向の素子形成領域にソース拡散層４とドレイン拡散層５を交互に形成し、このソース拡散層４の両側にゲートＯＮＯ膜６Ｌ，６Ｒを介して制御ゲート電極７Ｌ，７Ｒを形成する。制御ゲート電極７Ｌ，７Ｒの側面には、ゲート電極間絶縁膜８Ｌ，８Ｒを介してゲート電極１０Ｌ，１０Ｒを形成し、制御ゲート電極７Ｌ，７Ｒ、及びゲート電極１０Ｌ，１０Ｒは、素子分離領域２上のソースラインＳＬ及びワードラインＷＬＬ，ＷＬＲで、それぞれ縦方向に接続する。更に、メモリセルが形成されたシリコン基板１の表面に中間絶縁膜１１を形成し、横方向の各ドレイン拡散層５はコンタクト１２を介してビットラインＢＬに接続する。 （もっと読む）

【課題】 リードディスターブによるリファレンスセルの特性変動を防止する。
【解決手段】 メモリセル２７ｍ及びリファレンスセル２７ｒは、共に、ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体を備える。メモリセル２７ｍは、ゲート電極の両側のメモリ機能体２７ｍｒ、２７ｍｌにおいて、夫々独立した情報の記憶及び読出しが可能である。一方、リファレンスセル２７ｒは、ゲート電極の片側のメモリ機能体２７ｒｌに記憶された情報のみがセンスアンプ２２で参照される。 （もっと読む）