半導体装置の製造方法
【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電気的に書き換え可能な不揮発性メモリの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−２３４８６１号公報（特許文献１）には、例えば、特許文献１の図２０〜図２４に図示されている半導体装置の製造工程が記載されている。具体的には、半導体基板２０上にゲート絶縁膜３４を形成し、このゲート絶縁膜３４上にポリシリコン膜３７とキャップ絶縁膜３８を形成している（特許文献１の図２０）。次に、メモリセル形成領域のキャップ絶縁膜３８、ポリシリコン膜３７およびゲート絶縁膜３４を除去する（特許文献１の図２１）。そして、半導体基板２０の主面の全面に、ゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９およびキャップ絶縁膜３２を順次形成する（特許文献１の図２２）。続いて、メモリセル形成領域にメモリセルのゲート電極４４を形成し（特許文献１の図２３）、その後、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域に、それぞれ、ゲート電極３９、４０を形成するとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２３４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討した結果、上述した特許文献１に記載されている技術では、以下に示す問題点が存在することが明らかになった。すなわち、メモリセル形成領域にメモリセルのゲート電極４４を形成する際、フォトリソグラフィ技術が使用される。具体的に、メモリセル形成領域に形成されているキャップ絶縁膜３２と、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域（以下では、周辺領域と呼ぶ）に形成されているキャップ絶縁膜３２との間には段差がある。そして、フォトリソグラフィ技術では、この段差のあるキャップ絶縁膜３２上に反射防止膜を塗布し、この反射防止膜上にレジスト膜を形成する。そして、形成したレジスト膜に対して露光・現像処理を施すことによりパターニングする。このパターニングは、メモリセル形成領域のうちメモリセルのゲート電極４４を形成する領域にレジスト膜が残存するように実施される。特許文献１の図２３では、メモリセル形成領域に１つのゲート電極４４が形成されているが、実際には、メモリセル形成領域には複数のゲート電極４４が形成される。
【０００５】
ここで、レジスト膜に対してマスクを介して露光処理を施す際、レジスト膜の下層に存在する膜からの乱反射により、マスクで覆われる領域にもレジスト膜に露光光が照射される結果、設計値通りのパターニングができなくなるおそれがある。そこで、レジスト膜の下層に反射防止膜を形成することにより、レジスト膜の下層に形成されている膜からの乱反射を抑制することが行なわれている。しかし、上述したようにメモリセル形成領域と周辺領域が存在する場合、メモリセル形成領域と周辺領域に形成されている被加工膜（例えば、キャップ絶縁膜３２）に段差が生じるため、このキャップ絶縁膜３２上に形成される反射防止膜も段差を反映して形成される。このとき、反射防止膜は、通常、塗布法で形成され流動性が高いため、段差近傍において、段差の高い領域に形成されている反射防止膜が段差の低い領域に流れてしまい、段差の高い領域に塗布されている反射防止膜が消失することが生じることを本発明者は新たに見出した。この場合、段差の高い領域では反射防止膜が充分に形成されていないことになるので、この領域に入射した露光光が乱反射を起こして、意図しない感光が生じるおそれが高くなる。具体的に、段差はメモリセル形成領域と周辺領域の境界領域に形成されており、この段差近傍での乱反射は、メモリセル形成領域の最外周領域に形成されているゲート電極４４が最も影響を受ける。つまり、メモリセル形成領域の最外周に形成されているゲート電極４４では、パターニングされたレジスト膜に意図しない露光が生じてしまう。この結果、レジスト膜のパターンがゲート電極４４の設計寸法よりも小さくなり、メモリセル形成領域の最外周に形成されるゲート電極４４のゲート長が設計値よりも小さくなる現象が生じる。したがって、メモリセルの加工精度が劣化してしまう問題点が生じるのである。
【０００６】
本発明の目的は、不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセル（具体的にはメモリセルのメモリゲート電極）の加工精度を向上することができる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
代表的な実施の形態による半導体装置の製造方法は、半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域とを有する半導体装置の製造方法に関するものである。このとき、半導体装置の製造方法は、（ａ）前記半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に第１導電膜を形成する工程と、（ｃ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外に形成されている前記第１導電膜を残す工程とを備える。そして、（ｄ）前記（ｃ）工程後、前記半導体基板内に第１導電型の第１ウェルを形成する工程と、（ｅ）前記（ｄ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程とを備える。さらに、（ｆ）前記第２絶縁膜上に第２導電膜を形成する工程と、（ｇ）前記第２導電膜上に反射防止膜を形成する工程と、（ｈ）前記反射防止膜上に第１レジスト膜を形成する工程と、（ｉ）前記第１レジスト膜をパターニングする工程とを備える。続いて、（ｊ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程とを備えるものである。
【００１０】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域と、前記第１領域外に複数のＭＩＳＦＥＴが形成される周辺領域とを有する半導体装置の製造方法に関するものである。このとき、半導体装置の製造方法は、（ａ）前記周辺領域の前記半導体基板内に第１導電型である第１ウェルと、前記第１導電型と反対の第２導電型である第２ウェルを形成する工程と、（ｂ）前記第１領域および前記周辺領域の前記半導体基板上に第１絶縁膜を形成し、前記周辺領域では前記第１絶縁膜からなる第１ゲート絶縁膜を形成する工程とを備える。そして、（ｃ）前記第１絶縁膜上に第１導電膜を形成する工程と、（ｄ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外の前記周辺領域に形成されている前記第１導電膜を残す工程とを備える。さらに、（ｅ）前記（ｄ）工程後、前記半導体基板内に第１導電型の第３ウェルを形成する工程と、（ｆ）前記（ｅ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程と、（ｇ）前記第２絶縁膜上に第２導電膜を形成する工程とを備える。次に、（ｈ）前記第２導電膜上に反射防止膜を形成する工程と、（ｉ）前記反射防止膜上に第１レジスト膜を形成する工程と、（ｊ）前記第１レジスト膜をパターニングする工程とを備える。続いて、（ｋ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程と、（ｌ）前記（ｋ）工程後、前記周辺領域に形成されている前記第１導電膜を加工することにより、前記複数のＭＩＳＦＥＴのそれぞれにおけるゲート電極を形成する工程とを備えるものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセル（具体的にはメモリセルのメモリゲート電極）の加工精度を向上することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１におけるＩＣカードの外観構成を示す図である。
【図２】実施の形態１における半導体チップのレイアウト構成を示す図である
【図３】フラッシュメモリを構成するメモリセルアレイを模式的に示す図である。
【図４】実施の形態１における半導体装置の構成を示す断面図である。
【図５】フラッシュメモリの動作条件を示す図である。
【図６】本発明者が検討した技術において、半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８の代わりに反射防止膜を形成した半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２におけるメモリセルアレイを模式的に示す図である。
【図２６】実施の形態２における半導体装置の構成を示す断面図である。
【図２７】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態３におけるメモリセルアレイを模式的に示す図である。
【図３１】実施の形態３における半導体装置の構成を示す断面図である。
【図３２】実施の形態３における半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【図３６】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【図３７】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【図３８】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
（実施の形態１）
図１は、本実施の形態１におけるＩＣカードの外観構成を示す図である。図１に示すように、本実施の形態１におけるＩＣカード１Ｃは、矩形形状をしており、このＩＣカード１Ｃの表面に端子ＴＥが形成されている。ＩＣカード１Ｃの内部には半導体チップが埋め込まれており、埋め込まれている半導体チップと端子ＴＥとは電気的に接続されている。ＩＣカード１Ｃは、端子ＴＥを介して、ＩＣカード１Ｃの外部にあるリーダ／ライタから電源供給を受けるとともに、リーダ／ライタとデータ通信を行なうように構成されている。ＩＣカード１Ｃに形成されている端子ＴＥには、供給電圧端子、グランド端子、リセット端子、入出力端子およびクロック端子が含まれている。
【００２０】
本実施の形態１では、端子ＴＥを介してリーダ／ライタとデータ通信を行なう接触型ＩＣカードを例に挙げているが、ＩＣカード利用者の利便性を考慮した非接触型のＩＣカードにも適用できる。非接触型のＩＣカードとは、端子ＴＥが形成されておらず、電磁誘導現象を利用して電源供給やリーダ／ライタとのデータ通信を行なうように構成されているＩＣカードである。
【００２１】
続いて、ＩＣカード１Ｃの内部に埋め込まれている半導体チップのレイアウト構成について説明する。図２は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図２において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２２】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２３】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２４】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２５】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。例えば、携帯電話機のＩＣカード用半導体チップを例にとれば、ＥＥＰＲＯＭ４には、電話番号、課金情報、通話メモなどのデータが記憶される。
【００２６】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２７】
次に、例えば、半導体チップＣＨＰに形成されるフラッシュメモリ５の構成について説明する。図３は、フラッシュメモリ５を構成するメモリセルアレイを模式的に示す図である。図３には、メモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲの外側に形成されている境界領域ＢＯＲが図示されている。メモリセル形成領域ＭＣＲと境界領域ＢＯＲを合わせた領域を第１領域ＦＲと定義している。そして、図３には図示されていないが、第１領域ＦＲの外側に周辺回路が形成されている周辺回路形成領域が存在する。
【００２８】
まず、図３において、メモリセル形成領域ＭＣＲには、複数のメモリセルが形成されている。具体的には、Ｙ軸方向に沿って複数のメモリゲート電極ＭＧ（ワード線）が延在している。そして、Ｙ軸方向と直交するＸ軸方向に複数のソース領域／ドレイン領域Ｓ／Ｄが延在している。このメモリゲート電極ＭＧと、ソース領域／ドレイン領域Ｓ／Ｄが交差する領域にメモリセルが形成されている。したがって、図３では、複数のメモリセルがアレイ状（行列状）に配置されていることになる。複数のメモリセルがアレイ状に配置されている領域がフラッシュメモリ５の記憶部にあたる。個々のメモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタから構成されている。複数のメモリセルが形成されている領域の外側には、給電領域ＰＳが形成されている。この給電領域ＰＳから、各メモリセルに共通のウェル（図示せず）に電位が供給されるようになっている。
【００２９】
次に、メモリセル形成領域ＭＣＲの外側には境界領域ＢＯＲが形成されている。本実施の形態１では、この境界領域ＢＯＲにダミーゲート電極（ダミーゲート）ＤＭＹ１およびダミーゲート電極ＤＭＹ２が形成されている。ダミーゲート電極ＤＭＹ１およびダミーゲート電極ＤＭＹ２は、ゲート電極として機能しないダミーパターンを示している。図３では、ダミーゲート電極ＤＭＹ１はメモリセル形成領域ＭＣＲを挟むように２対形成されている。すなわち、ダミーゲート電極ＤＭＹ１は、メモリセル形成領域ＭＣＲを左右から挟むように２対で形成されている。同様に、ダミーゲート電極ＤＭＹ２は、メモリセル形成領域ＭＣＲを上下から挟むように２対で形成されている。ここで、２対のダミーゲート電極ＤＭＹ１としているが、例えば、内側のダミーゲート電極ＤＭＹ１と外側のダミーゲート電極ＤＭＹ１を中央部に開口部を有する１つのダミーゲート電極とみなすこともできる。この場合、メモリセル形成領域ＭＣＲは、中央部に開口部を有する１対のダミーゲート電極で左右から挟まれている構造をしているということもできる。同様に、例えば、内側のダミーゲート電極ＤＭＹ２と外側のダミーゲート電極ＤＭＹ２を中央部に開口部を有する１つのダミーゲート電極とみなすこともできる。この場合も、メモリセル形成領域ＭＣＲは、中央部に開口部を有する１対のダミーゲート電極で上下から挟まれている構造をしているということもできる。ダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２とは互いに接続されており、互いに接続されたダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２により、メモリセル形成領域ＭＣＲの周囲が囲まれている。
【００３０】
図３では、図示されていないが、第１領域の外側の周辺回路形成領域には、メモリセルを駆動する駆動回路や、ＣＰＵ１、ＲＡＭ２およびアナログ回路３を構成する周辺回路が形成されている。具体的に、周辺回路は、例えば、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴから構成されている。
【００３１】
続いて、図４に示すように、第１領域ＦＲ内のメモリセル形成領域ＭＣＲに形成されているＭＯＮＯＳ型トランジスタＱ１、第１領域ＦＲ内の境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１、および、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２、ｐチャネル型ＭＩＳＦＥＴＱ３の構成について説明する。
【００３２】
まず、図４において、メモリセルを構成するＭＯＮＯＳ型トランジスタＱ１の構成について説明する。半導体基板１Ｓ上には素子を分離する素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域にＭＯＮＯＳ型トランジスタＱ１が形成されている。メモリセル形成領域ＭＣＲの半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ２が形成されている。半導体基板１Ｓおよびｐ型ウェルＰＷＬ２には、ボロン（ホウ素）などのｐ型不純物が導入されている。一方、ウェル分離層ＮＩＳＯには、リンや砒素などのｎ型不純物が導入されている。半導体基板１Ｓに形成されたｐ型ウェルＰＷＬ２上にＭＯＮＯＳ型トランジスタＱ１が形成されている。
【００３３】
具体的に、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ２上に第１電位障壁膜ＥＢ１が形成されており、この第１電位障壁膜ＥＢ１上に電荷蓄積膜ＥＣが形成されている。そして、この電荷蓄積膜ＥＣ上に第２電位障壁膜ＥＢ２が形成され、この第２電位障壁膜ＥＢ２上に導電膜からなるメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、低抵抗化を図るため、例えば、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層膜から構成されている。なお、本実施の形態１では、シリサイド膜としてコバルトシリサイド膜ＣＳを例示しているが、これに限られず、ニッケルシリサイド、または、プラチナシリサイド等の他の膜を使用することもできる。以降の説明におけるコバルトシリサイド膜ＣＳについても同様である。メモリゲート電極ＭＧの両側の側壁には、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば、絶縁膜からなるサイドウォールＳＷ２が形成されている。
【００３４】
サイドウォールＳＷ２直下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されており、この浅いｎ型不純物拡散領域ＥＸ１の外側に、深いｎ型不純物拡散領域ＮＲ１が形成されている。そして、深いｎ型不純物拡散領域ＮＲ１の表面には、低抵抗化のためのコバルトシリサイド膜ＣＳが形成されている。
【００３５】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ１において、第１電位障壁膜ＥＢ１は、例えば、酸化シリコン膜から形成されている。この第１電位障壁膜ＥＢ１は、電荷蓄積膜ＥＣに蓄積された電荷が半導体基板１Ｓへリークすることを抑制する電位障壁膜として機能するとともに、トンネル絶縁膜としても機能する。すなわち、ＭＯＮＯＳ型トランジスタＱ１は、半導体基板１Ｓから第１電位障壁膜ＥＢ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子を半導体基板１Ｓに放出したりすることにより、データの記憶や消去を行なうので、第１電位障壁膜ＥＢ１は、トンネル絶縁膜としても機能するのである。なお、この電位障壁膜ＥＢ１は、酸化シリコン膜に限らず、窒素を導入した酸化シリコン膜で形成することもできる。
【００３６】
そして、この電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３７】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３８】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む絶縁膜のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導電膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００３９】
そこで、本実施の形態１では、電荷蓄積膜ＥＣとして、絶縁膜である窒化シリコン膜が使用されている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り囲む絶縁膜中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ１によれば、データ保持の信頼性向上を図ることができる。
【００４０】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持特性の向上を図ることができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＢ１および電位障壁膜ＥＢ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。また、電荷蓄積膜ＥＣとして、シリコンを複数の粒状に形成したシリコン・ナノドットを用いてもよい。
【００４１】
サイドウォールＳＷ２は、ＭＯＮＯＳ型トランジスタＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１より形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ２下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、メモリゲート電極ＭＧの端部下における電界集中を抑制できる。
【００４２】
以上のようにして、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタＱ１が形成されている。さらに、ＭＯＮＯＳ型トランジスタＱ１が形成されているメモリセル形成領域ＭＣＲの外側領域であって、境界領域ＢＯＲとの近傍領域には、ウェル給電領域が形成されている。具体的に、図４では、ＭＯＮＯＳ型トランジスタＱ１を形成した領域と素子分離領域ＳＴＩを介した領域にｐ型半導体領域ＰＲ２が形成されている。このｐ型半導体領域ＰＲ２は、ｐ型ウェルＰＷＬ２内に形成されており、ｐ型ウェルＰＷＬ２とｐ型半導体領域ＰＲ２は電気的に接続されていることになる。さらに、このｐ型半導体領域ＰＲ２の表面にはコバルトシリサイド膜ＣＳが形成されている。このようにメモリセル形成領域には、ＭＯＮＯＳ型トランジスタＱ１とウェル給電領域が形成されている。
【００４３】
このメモリセル形成領域ＭＣＲを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２が形成されている。コンタクトホールＣＮＴ１は、ＭＯＮＯＳ型トランジスタＱ１のソース領域やドレイン領域に達するように形成されており、このコンタクトホールＣＮＴ１内にプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、コンタクトホールＣＮＴ１内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。一方、コンタクトホールＣＮＴ２は、ウェル給電領域のｐ型半導体領域ＰＲ２に達するように形成されており、このコンタクトホールＣＮＴ２内にプラグＰＬＧ２が形成されている。プラグＰＬＧ２も、プラグＰＬＧ１と同様に、コンタクトホールＣＮＴ２内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００４４】
そして、プラグＰＬＧ１およびプラグＰＬＧ２を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２も、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には配線溝が形成されており、この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜よりなるバリア導体膜と銅膜とを配線溝に埋め込むことにより形成されている。このようにして、ＭＯＮＯＳ型トランジスタＱ１のソース領域およびドレイン領域は、プラグＰＬＧ１を介して配線Ｌ１と電気的に接続されていることになる。同様に、ウェル給電領域であるｐ型半導体領域ＰＲ２は、プラグＰＬＧ２を介して配線Ｌ１と電気的に接続されていることになる。これにより、ｐ型半導体領域ＰＲ２と電気的に接続されているｐ型ウェルＰＷＬ２には、配線Ｌ１およびプラグＰＬＧ２を介して所定の電位が供給される。このウェル給電領域であるｐ型半導体領域ＰＲ２は、メモリセル形成領域ＭＣＲ内に形成されている。言い換えれば、ダミーゲート電極（図３のダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２）で囲まれた領域にｐ型半導体領域ＰＲ２およびプラグＰＬＧ２が形成されている。
【００４５】
次に、境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１の構成について説明する。図４において、境界領域ＢＯＲの半導体基板１Ｓには、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介してダミーゲート電極ＤＭＹ１が形成されている。このダミーゲート電極ＤＭＹ１は、活性領域を挟む２つの素子分離領域ＳＴＩ上に形成されている。すなわち、２つのダミーゲート電極ＤＭＹ１の間には活性領域が形成されており、この活性領域内にｎ型半導体領域ＮＲ３が形成されている。２つのダミーゲート電極ＤＭＹ１を１つのダミーゲート電極とみなし、この１つのダミーゲート電極の中央部に開口部が形成されて、この開口部からｎ型半導体領域ＮＲ３が露出しているということもできる。
【００４６】
ダミーゲート電極ＤＭＹ１は、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳから形成されており、ダミーゲート電極ＤＭＹ１の側壁には、サイドウォールＳＷ１およびサイドウォールＳＷ２が形成されている。そして、ｎ型半導体領域ＮＲ３の表面には、コバルトシリサイド膜ＣＳが形成されている。ｎ型半導体領域ＮＲ３は、ｎ型ウェルＮＷＬ１に形成されており、このｎ型ウェルＮＷＬ１は、ウェル分離層ＮＩＳＯと電気的に接続されている。
【００４７】
この境界領域ＢＯＲを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴ３が形成されている。コンタクトホールＣＮＴ３は、ｎ型半導体領域ＮＲ３（コバルトシリサイド膜ＣＳ）に達するように形成されており、このコンタクトホールＣＮＴ３内にプラグＰＬＧ３が形成されている。プラグＰＬＧ３は、コンタクトホールＣＮＴ３内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００４８】
そして、プラグＰＬＧ３を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２も、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には配線溝が形成されており、この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜よりなるバリア導体膜と銅膜とを配線溝に埋め込むことにより形成されている。このようにして、ｎ型半導体領域ＮＲ３は、プラグＰＬＧ３を介して配線Ｌ１と電気的に接続されていることになる。これにより、ｎ型半導体領域ＮＲ３と電気的に接続されているｎ型ウェルＮＷＬ１およびウェル分離層ＮＩＳＯには、配線Ｌ１およびプラグＰＬＧ３を介して所定の電位が供給される。
【００４９】
続いて、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２およびｐチャネル型ＭＩＳＦＥＴＱ３の構成について説明する。周辺回路形成領域ＰＥＲにおいては、半導体基板１Ｓに素子を分離する素子分離領域ＳＴＩが形成されているとともに、半導体基板１Ｓの内部には、ウェル分離層ＮＩＳＯが形成されている。そして、素子分離領域ＳＴＩで分割された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴＱ２を形成する領域（半導体基板１Ｓ内）には、ｐ型ウェルＰＷＬ１が形成されており、ｐチャネル型ＭＩＳＦＥＴＱ３を形成する領域（半導体基板１Ｓ内）には、ｎ型ウェルＮＷＬ１が形成されている。
【００５０】
ｎチャネル型ＭＩＳＦＥＴＱ２は、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ１上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【００５１】
ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷ２が形成されており、このサイドウォールＳＷ２下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ２が形成されている。サイドウォールＳＷ２は、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｎ型不純物拡散領域ＥＸ２の外側に深いｎ型不純物拡散領域ＮＲ２が形成され、この深いｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５２】
サイドウォールＳＷ２は、ｎチャネル型トランジスタＱ２の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型トランジスタＱ２のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ２と深いｎ型不純物拡散領域ＮＲ２より形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ２の不純物濃度は、深いｎ型不純物拡散領域ＮＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ２下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ１の端部下における電界集中を抑制できる。
【００５３】
次に、ｐチャネル型ＭＩＳＦＥＴＱ３は、半導体基板１Ｓ内に形成されたｎ型ウェルＮＷＬ１上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ２は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【００５４】
ゲート電極Ｇ２の両側の側壁には、サイドウォールＳＷ２が形成されており、このサイドウォールＳＷ２下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ３が形成されている。サイドウォールＳＷ２は、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｐ型不純物拡散領域ＥＸ３の外側に深いｐ型不純物拡散領域ＰＲ１が形成され、この深いｐ型不純物拡散領域ＰＲ１の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５５】
サイドウォールＳＷ２は、ｐチャネル型トランジスタＱ３の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｐチャネル型トランジスタＱ３のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ３と深いｐ型不純物拡散領域ＰＲ１より形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ３の不純物濃度は、深いｐ型不純物拡散領域ＰＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ２下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。
【００５６】
以上のようにして、周辺回路形成領域ＰＥＲにｎチャネル型トランジスタＱ２およびｐチャネル型トランジスタＱ３が形成されている。この周辺回路形成領域ＰＥＲを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴ４が形成されている。コンタクトホールＣＮＴ４は、ｎチャネル型トランジスタＱ２のソース領域やドレイン領域や、ｐチャネル型トランジスタＱ３のソース領域やドレイン領域に達するように形成されており、このコンタクトホールＣＮＴ４内にプラグＰＬＧ４が形成されている。プラグＰＬＧ４は、コンタクトホールＣＮＴ４内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００５７】
そして、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２も、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には配線溝が形成されており、この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜よりなるバリア導体膜と銅膜とを配線溝に埋め込むことにより形成されている。このようにして、ｎチャネル型トランジスタＱ２のソース領域およびドレイン領域や、ｐチャネル型トランジスタＱ３のソース領域およびドレイン領域は、プラグＰＬＧ４を介して配線Ｌ１と電気的に接続されていることになる。
【００５８】
本実施の形態１における半導体装置は上記のように構成されており、次に、メモリセル形成領域ＭＣＲに形成されているメモリセル（ＭＯＮＯＳ型トランジスタＱ１）の動作について図面を参照しながら説明する。
【００５９】
図５は、図２に示すフラッシュメモリ５のメモリアレイ構造と動作条件（１セル／１とランジスタ）の一例を示す説明図である。図５に示す各メモリセルは、電荷を蓄積するＭＯＮＯＳ型トランジスタのみで構成されている。すなわち、メモリセルは、図４に示すＭＯＮＯＳ型トランジスタＱ１から構成され、それぞれ、図５に示すように、セルトランジスタＣＴ１〜ＣＴ８を構成している。セルトランジスタＣＴ１〜ＣＴ８のゲート電極は、ワード線ＷＬ１〜ＷＬ２に接続され、ソース領域は、ソース線ＳＬ１〜ＳＬ４に接続されている。また、セルトランジスタＣＴ１〜ＣＴ８のドレイン領域は、データ線ＤＬ１〜ＤＬ４に接続されている。さらに、セルトランジスタＣＴ１〜ＣＴ８のバックゲートは、それぞれ、ウェルＷＥに接続されている。
【００６０】
図５では、説明を簡単にするために、メモリセルを２行４列に配列する場合を示しているが、これに限定されるものではなく、実際には、さらに多くのメモリセルがマトリクス状に配置され、メモリセルアレイを構成している。この場合、メモリセルの消去は、ワード線単位で行なわれる。
【００６１】
続いて、図５を参照しながら、メモリセルの消去動作、書き込み動作および読み出し動作について説明する。まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜ＣＴ８に蓄積されたデータを消去する場合を考える。この場合、ウェルＷＥの電位を１．５Ｖとし、ワード線ＷＬ１〜ＷＬ２の電位を−８．５Ｖとする。そして、ソース線ＳＬ１〜ＳＬ４の電位を１．５Ｖとし、データ線ＤＬ１〜ＤＬ４の電位をフローティング状態とする。これにより、セルトランジスタＣＴ１〜ＣＴ８の電荷蓄積膜（窒化シリコン膜）に蓄積されている電荷がウェルＷＥ側に引き抜かれてデータが消去される。
【００６２】
次に、書き込み動作を説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。この場合、ウェルＷＥの電位を−１０．５Ｖとし、ワード線ＷＬ１の電位を１．５Ｖとする。そして、ソース線ＳＬ１〜ＳＬ４の電位を−１０．５Ｖとし、データ線ＤＬ１〜ＤＬ４の電位をフローティング状態とする。これにより、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入されて、セルトランジスタＣＴ１にデータが書き込まれる。このとき、書き込みを行なわない他のメモリセル（非選択メモリセル）ＣＴ２〜ＣＴ８については、ウェルＷＥの電位を−１０．５Ｖとし、ワード線ＷＬ２の電位を−１０．５Ｖとする。そして、ソース線ＳＬ１〜ＳＬ４の電位を−１０．５Ｖとし、データ線ＤＬ１〜ＤＬ４の電位をフローティング状態とする。これにより、セルトランジスタＣＴ２〜ＣＴ８の電荷蓄積膜に電荷が注入されず、セルトランジスタＣＴ２〜ＣＴ８ではデータの書き込みが行なわれない。
【００６３】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１に「１」データが書き込まれていて、セルトランジスタＣＴ１のしきい値電圧が高くなっている一方、セルトランジスタＣＴ２には「０」データが格納されていて、セルトランジスタＣＴ２のしきい値電圧が低くなっているとする。この状態で、セルトランジスタＣＴ１〜ＣＴ２のデータを読み出す場合を考える。この場合、ウェルＷＥの電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖとする。また、ソース線ＳＬ１〜ＳＬ２の電位を０Ｖとし、データ線ＤＬ１〜ＤＬ２の電位を１Ｖとする。これにより、セルトランジスタＣＴ１〜ＣＴ２のデータが読み出される。このとき、セルトランジスタＣＴ１のしきい値電圧は高い一方、セルトランジスタＣＴ２のしきい値電圧は低くなっている。このため、データ線ＤＬ１の電位は変化しない一方、データ線ＤＬ２の電位は下がる。これにより、セルトランジスタＣＴ１〜ＣＴ２に記憶されているデータを読み出すことができる。なお、読み出しを行なわない他のメモリセルトランジスタＣＴ３〜ＣＴ８については、ウェルＷＥの電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖとする。また、ソース線ＳＬ３〜ＳＬ４の電位を０Ｖとし、データ線ＤＬ３〜ＤＬ４の電位を０Ｖとする。これにより、セルトランジスタＣＴ３〜ＣＴ８はオンしない。以上のようにして、メモリセル形成領域に形成されているメモリセル（ＭＯＮＯＳ型トランジスタ）を動作させることができる。
【００６４】
次に、本実施の形態１における半導体装置の製造方法について説明するが、まず、始めに本発明者が検討した技術における問題点を説明し、その後、本実施の形態１における半導体装置の製造方法について説明する。
【００６５】
以下に、本発明者が検討した技術における問題点を図６〜図１０で説明する。図６〜図１０は、第１領域ＦＲ（メモリセル形成領域ＭＣＲと境界領域ＢＯＲ）が図示されている。まず、図６に示すように、半導体基板１Ｓに素子分離領域ＳＴＩを形成した後、半導体基板１Ｓ内に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ウェル分離層ＮＩＳＯ、ｐ型ウェルＰＷＬ２およびｎ型ウェルＮＷＬ１を形成する。そして、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
【００６６】
このポリシリコン膜ＰＦ１は、半導体基板１Ｓの主面の全面に形成される。したがって、メモリセル形成領域ＭＣＲおよび境界領域ＢＯＲを含む第１領域ＦＲ上にポリシリコン膜ＰＦ１が形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１をパターニングする。ポリシリコン膜ＰＦ１のパターニングは、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去するように行なわれる。この結果、図６に示すように、メモリセル形成領域ＭＣＲのポリシリコン膜ＰＦ１は除去される一方、境界領域ＢＯＲにはポリシリコン膜ＰＦ１が残存する。このため、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間にはポリシリコン膜ＰＦ１による段差が生じることになる。
【００６７】
続いて、図７に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ２を順次形成する。そして、酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ２を形成する。ポリシリコン膜ＰＦ２も、例えば、ＣＶＤ法により形成することができる。ポリシリコン膜ＰＦ２は、メモリセル形成領域ＭＣＲおよび境界領域ＢＯＲにわたって形成されるので、ポリシリコン膜ＰＦ２は、メモリセル形成領域ＭＣＲと境界領域ＢＯＲとの間に形成されている段差を反映して形成されることになる。
【００６８】
そして、図８に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＦＲ５を形成する。その後、レジスト膜ＦＲ５に対して露光処理を行なう。具体的には、マスクＭＫを介して露光光をレジスト膜ＦＲ５に照射する。このマスクＭＫは、メモリセル形成領域ＭＣＲに形成されるメモリゲート電極を加工するためのマスクである。このとき、メモリゲート電極を設計値通りに加工するためには、マスクＭＫが形成されていない領域にあるレジスト膜ＦＲ５にだけ露光光が照射され、マスクＭＫが形成されている領域にあるレジスト膜ＦＲ５には露光光が遮光されることが望ましい。ところが、図８に示すように、レジスト膜ＦＲ５に照射された露光光は、レジスト膜ＦＲ５の下層に形成されているポリシリコン膜ＰＦ２などによって乱反射される。この乱反射した露光光がマスクＭＫで遮光されているレジスト膜ＦＲ５に達すると、マスクＭＫで遮光されるべきレジスト膜ＦＲ５にも乱反射による露光光が照射され感光することになる。このようにして露光処理が施されたレジスト膜ＦＲ５に対して現像処理を施してレジスト膜ＦＲ５をパターニングする。このレジスト膜ＦＲ５のパターニングは、乱反射による意図しない領域への露光により設計値通りのパターニングにならなくなる。この結果、ポリシリコン膜ＰＦ２を加工して形成されるメモリゲート電極の形状も設計値からずれて、メモリゲート電極の加工精度が劣化することになる。
【００６９】
そこで、露光時にレジスト膜ＦＲ５の下層に形成されている下地膜からの乱反射を防止するため、下地膜上に反射防止膜を形成し、この反射防止膜上にレジスト膜ＦＲ５を形成することが行なわれている。図９は、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成し、この反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ５を形成している。これにより、マスクＭＫを介した露光処理の際、レジスト膜ＦＲの下層に形成された膜からの乱反射を反射防止膜ＢＡＲＣによって抑制することができる。この結果、レジスト膜ＦＲ５のパターニング精度が向上してメモリゲート電極の加工精度を向上することができる。
【００７０】
しかし、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、本発明者が検討した技術では、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間に段差が形成されているため、露光光による乱反射を効果的に防止することができない状況が発生するのである。すなわち、レジスト膜ＦＲ５の下層に形成される反射防止膜ＢＡＲＣは、通常、塗布法によって形成される。このため、下地膜であるポリシリコン膜ＰＦ２に段差があると、段差の高い領域に形成されている反射防止膜ＢＡＲＣが段差の低い領域に流れてしまい、段差の高い領域に塗布されている反射防止膜が消失することが生じる。つまり、段差近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまい、段差の上部では反射防止膜ＢＡＲＣを形成しているにもかかわらず、反射防止膜ＢＡＲＣが形成されていない事態が生じることになる。このことから、段差の上部に照射された露光光は乱反射を起こす。この結果、乱反射した露光光がマスクＭＫで遮光されている領域のレジスト膜ＦＲ５に照射されてしまい意図しない露光（感光）が行なわれてしまう。したがって、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、下地膜（ポリシリコン膜ＰＦ２）に段差が生じていると、反射防止膜ＢＡＲＣの効果が低減してしまうことになる。
【００７１】
このようにして露光処理が施されたレジスト膜ＦＲ５に対して現像処理を施してレジスト膜ＦＲ５をパターニングする。このレジスト膜ＦＲ５のパターニングは、乱反射による意図しない領域への露光により設計値通りのパターニングにならなくなる。この結果、ポリシリコン膜ＰＦ２を加工して形成されるメモリゲート電極の形状も設計値からずれて、メモリゲート電極の加工精度が劣化することになる。
【００７２】
具体的には、図１０に示すように、加工されるメモリゲート電極ＭＧ１、ＭＧ２の加工精度が劣化することになる。例えば、図１０には、２つのメモリゲート電極ＭＧ１、ＭＧ２が形成されているが、段差からの乱反射によって最外周に形成されているメモリゲート電極ＭＧ１のゲート幅が内側に形成されているメモリゲート電極ＭＧ２のゲート幅よりも細くなる現象が生じる。以上より、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、下地膜（ポリシリコン膜ＰＦ２）に段差があると、段差の近傍で反射防止膜ＢＡＲＣが流れてしまうことが起こる。このため、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、段差領域では実質的に反射防止膜ＢＡＲＣの効果が低減して露光光の乱反射を抑制できなくなる。したがって、段差領域に近い領域に形成されるメモリゲートＭＧ１が最も乱反射の影響を受けて加工精度が劣化するのである。つまり、メモリセル形成領域ＭＣＲと境界領域ＢＯＲとの境界に近い領域に形成されるメモリゲート電極ＭＧ１の加工精度が乱反射による影響を受けることになる。言い換えれば、メモリセル形成領域ＭＣＲの最外周に形成されるメモリゲートＭＧ１の加工精度は、レジスト膜ＦＲ５の下層に形成される下地膜からの乱反射に大きく影響を受けることになる。
【００７３】
ここで、段差の影響により反射防止膜ＢＡＲＣの機能が低減されることに注目すると、下地膜であるポリシリコン膜ＰＦ２に形成される段差を無くすことが考えられるが、以下に示す理由により本発明者が検討した技術では、下地膜であるポリシリコン膜ＰＦ２に段差が生じているのである。このことについて説明する。まず、本発明者が検討した技術では、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタを形成し、周辺回路形成領域にＭＩＳＦＥＴを形成することを前提としている。したがって、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタのメモリゲート電極を形成し、周辺回路形成領域にＭＩＳＦＥＴのゲート電極を形成することになる。このため、本発明者が検討した技術では、まず、周辺回路形成領域に形成されるＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、その後、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタのメモリゲート電極加工用のポリシリコン膜ＰＦ２を形成しているのである。つまり、ＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１と、ＭＯＮＯＳ型トランジスタのメモリゲート電極加工用のポリシリコン膜ＰＦ２の２つの膜が必要となるのである。このとき、まず、始めに、ＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を半導体基板１Ｓ上に形成した後、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去している（図６参照）。これにより、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間に段差が生じることになる。その後、メモリセル形成領域を含む半導体基板１Ｓにポリシリコン膜ＰＦ２を形成するので、ポリシリコン膜ＰＦ２は、下地の段差を反映して段差を有することになる。
【００７４】
このとき、先に、メモリゲート電極加工用のポリシリコン膜ＰＦ２を形成してメモリゲート電極を加工し、その後、半導体基板１Ｓ上に、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成することが考えられる。この場合、メモリゲート電極加工用のポリシリコン膜ＰＦ２は段差のない半導体基板１Ｓ上に形成されて、かつ、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成する前にメモリゲート電極が加工される。このため、メモリゲート電極の加工の際、レジスト膜ＦＲ５の下地膜（ポリシリコン膜ＰＦ２）に段差が生じず、段差による反射防止膜ＢＡＲＣの流出という現象を抑制することができると考えられる。したがって、レジスト膜ＦＲ５の下層にはほぼ均一に反射防止膜ＢＡＲＣが形成され、レジスト膜ＦＲ５の下層に形成されている下地膜（ポリシリコン膜ＰＦ２）からの乱反射の影響を抑制することができると考えられる。
【００７５】
しかし、先に、メモリゲート電極を形成した後、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成する場合には以下に示す不都合が生じる。例えば、上述した製造工程では、メモリゲート電極を形成した後、周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜を形成する工程が存在することになる。この工程は、例えば、熱酸化法で実施されるが、この熱酸化工程で、メモリゲート電極にバーズビークが生じるのである。メモリゲート電極にバーズビークが生じると、ＭＯＮＯＳ型トランジスタの特性劣化が生じる。このことから、メモリゲート電極を形成した後、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成することは望ましくないのである。以上より、本発明者が検討した技術では、まず、半導体基板１Ｓ上に周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、その後、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去する。そして、メモリセル形成領域ＭＣＲを含む半導体基板１Ｓ上にメモリゲート電極加工用のポリシリコン膜ＰＦ２を形成しているのである。このような製造工程では、メモリゲート電極を形成する前に、周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜を形成する工程が存在することから、メモリゲート電極にバーズビークが発生することを抑制できる利点があることになる。
【００７６】
ところが、このような製造工程をとると、半導体基板１Ｓ上に周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、その後、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去することになるので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間に段差が生じることになる。そして、この段差を反映してメモリゲート電極加工用のポリシリコン膜ＰＦ２が形成され、さらに、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣが塗布されることになる。この結果、上述したように、本発明者が検討した技術によれば、段差に起因した反射防止膜ＢＡＲＣの効果の低減という問題が顕在化するのである。
【００７７】
そこで、本実施の形態１における半導体製造方法では、本発明者が検討した技術と同様に、半導体基板１Ｓ上に周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去する。そして、メモリセル形成領域ＭＣＲを含む半導体基板１Ｓにメモリゲート電極加工用のポリシリコン膜ＰＦ２を形成することを前提とする。この場合、本発明者が検討した技術では、段差による反射防止膜ＢＡＲＣの消失に起因したメモリゲート電極の加工精度の劣化が問題となるが、本実施の形態１では、以下に示す工夫を施している。この工夫を施した本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態１では、第１領域ＦＲ（メモリセル形成領域ＭＣＲと境界領域ＢＯＲ）と第１領域ＦＲの外部にある周辺回路形成領域ＰＥＲを図示して説明することにする。
【００７８】
まず、図１１に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの活性領域を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００７９】
続いて、図１２に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１を形成する。そして、レジスト膜ＦＲ１に対して露光、現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、メモリセル形成領域ＭＣＲから境界領域ＢＯＲ内の素子分離領域ＳＴＩが形成されていない領域の一部にかけてレジスト膜ＦＲ１が残存しないように、かつ、周辺回路形成領域ＰＥＲにレジスト膜ＦＲ１が残存しないように行なわれる。このようにしてパターニングされたレジスト膜ＦＲ１をマスクにしたイオン注入法により、半導体基板１Ｓ内にウェル分離層ＮＩＳＯを形成する。このウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成された半導体領域である。ウェル分離層ＮＩＳＯは、メモリセル形成領域ＭＣＲと周辺回路形成領域ＰＥＲに形成される。
【００８０】
次に、図１３に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光、現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、メモリセル形成領域ＭＣＲ、境界領域ＢＯＲおよび周辺回路形成領域ＰＥＲのうちｐチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ２が残存し、周辺回路形成領域ＰＥＲのうちｎチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ２が残存しないように行なわれる。このようにしてパターニングされたレジスト膜ＦＲ２をマスクにしたイオン注入法により、半導体基板１Ｓ内にｐ型ウェルＰＷＬ１を形成する。このｐ型ウェルＰＷＬ１は、半導体基板１Ｓ内にホウ素（ボロン）などのｐ型不純物を導入することにより形成された半導体領域である。ｐ型ウェルＰＷＬ１は、周辺回路形成領域ＰＥＲのｎチャネル型ＭＩＳＦＥＴ形成領域に形成される。
【００８１】
続いて、図１４に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ３を形成する。そして、レジスト膜ＦＲ３に対して露光、現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、メモリセル形成領域ＭＣＲ、境界領域ＢＯＲの一部および周辺回路形成領域ＰＥＲのうちｎチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ３が残存し、境界領域ＢＯＲ内で素子分離領域ＳＴＩが形成されていない領域を含む境界領域ＢＯＲの一部および周辺回路形成領域ＰＥＲのうちｐチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ３が残存しないように行なわれる。このようにしてパターニングされたレジスト膜ＦＲ３をマスクにしたイオン注入法により、半導体基板１Ｓ内にｎ型ウェルＮＷＬ１を形成する。このｎ型ウェルＮＷＬ１は、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成された半導体領域である。ｎ型ウェルＮＷＬ１は、境界領域ＢＯＲの一部および周辺回路形成領域ＰＥＲのｐチャネル型ＭＩＳＦＥＴ形成領域に形成される。このとき、境界領域ＢＯＲの一部においては、ｎ型ウェルＮＷＬ１が形成されるが、このｎ型ウェルＮＷＬ１は、深い領域に形成されているウェル分離層ＮＩＳＯと接続するように形成されている。すなわち、境界領域ＢＯＲに形成されているｎ型ウェルＮＷＬ１は、ウェル分離層ＮＩＳＯと電気的に接続されていることになる。
【００８２】
次に、図１５に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、周辺回路形成領域ＰＥＲに形成されるＭＩＳＦＥＴのゲート絶縁膜となる膜である。したがって、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００８３】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００８５】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００８６】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用することにより形成することができる。このポリシリコン膜ＰＦ１は、第１領域ＦＲおよび周辺回路形成領域ＰＥＲを含む半導体基板１Ｓ上に形成される。そして、図１６に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ４を形成する。このレジスト膜ＦＲ４に対して露光、現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、境界領域ＢＯＲのうち、ダミーゲート電極形成領域と周辺回路形成領域ＰＥＲにレジスト膜ＦＲ４が残存し、それ以外の領域にレジスト膜ＦＲ４が残存しないように行なわれる。その後、パターニングしたレジスト膜ＦＲ４をマスクにしたエッチング技術により、ポリシリコン膜ＰＦ１を加工する。これにより、境界領域ＢＯＲにダミーゲート電極ＤＭＹ１を形成することができる。
【００８７】
次に、図１７に示すように、ダミーゲート電極ＤＭＹ１を形成する際に使用したレジスト膜ＦＲ４をそのままマスクに使用してイオン注入法を実施する。これにより、メモリセル形成領域ＭＣＲにｐ型ウェルＰＷＬ２を形成する。ｐ型ウェルＰＷＬ２は、半導体基板１Ｓ内にホウ素（ボロン）などのｐ型不純物を導入することにより形成された半導体領域である。本実施の形態１では、ダミーゲート電極ＤＭＹ１を形成する際に使用したマスク（レジスト膜ＦＲ４）をそのままイオン注入法のマスクに使用することにより、マスクの削減を図ることができる。
【００８８】
続いて、パターニングしたレジスト膜ＦＲ４を除去した後、図１８に示すように、半導体基板１Ｓの主面の全面に、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ２を順次形成する。酸化シリコン膜ＯＸ１は、例えば、熱酸化法を使用して形成され、酸化シリコン膜ＯＸ２は、例えば、ＩＳＳＧ（Ｉｎ ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法を使用して形成され、窒化シリコン膜ＳＩＮは、例えば、ＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ２を形成する。ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法により形成することができる。ポリシリコン膜ＰＦ１は、ダミーゲート電極ＤＭＹ１を形成したことによる段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。具体的に、ポリシリコン膜ＰＦ２は、ギャップ溝ＧＡＰを埋め込むように形成されるので、ギャップ溝ＧＡＰ上でポリシリコン膜ＰＦ２の凹部ＣＯＮが形成される。
【００８９】
次に、図１９に示すように、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。この反射防止膜ＢＡＲＣは例えば塗布法により形成することができる。そして、この反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ５を形成する。このとき、本実施の形態１の特徴は、反射防止膜ＢＡＲＣがほぼ均一にポリシリコン膜ＰＦ２上に形成される点にある。詳細には、本実施の形態１では、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、ポリシリコン膜ＰＦ２上に形成される反射防止膜ＢＡＲＣを半導体基板１Ｓの全体にわたってほぼ均一に形成することができるのである。
【００９０】
この理由について説明する。ポリシリコン膜ＰＦ２においても段差ＤＩＦの形状を反映してステップ形状になっている。したがって、このステップ形状をしたポリシリコン膜ＰＦ２上に形成される流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまい、段差ＤＩＦの上部では反射防止膜ＢＡＲＣを形成しているにもかかわらず、反射防止膜ＢＡＲＣが形成されていない事態が生じることになる。しかし、本実施の形態１では、ポリシリコン膜ＰＦ１を加工してダミーゲート電極ＤＭＹ１を形成している。このダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１とポリシリコン膜ＰＦ１との間にギャップ溝ＧＡＰが形成される。このギャップ溝ＧＡＰが形成されることにより、ダミーゲート電極ＤＭＹ１およびポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２に、凹部ＣＯＮが形成される。この凹部ＣＯＮには反射防止膜ＢＡＲＣが埋め込まれることになる。このことから、本実施の形態１では、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣ（反射防止膜ＢＡＲＣを構成する材料）が段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができるのである。
【００９１】
次に、図２０に示すように、マスクＭＫを介してレジスト膜ＦＲ５に露光処理を実施する。このとき、マスクＭＫを形成している領域のレジスト膜ＦＲ５は露光光の照射が遮断される。一方、マスクＭＫが形成されていない領域のレジスト膜ＦＲ５には露光光が照射される。そして、露光光が照射されたレジスト膜ＦＲ５は感光するが、露光光の一部はレジスト膜ＦＲ５を透過する。このレジスト膜ＦＲ５を透過した露光光が下地膜（ポリシリコン膜ＰＦ２）で乱反射するとマスクＭＫで覆われている領域のレジスト膜ＦＲ５にも意図しない露光が行なわれることになる。しかし、本実施の形態１では、レジスト膜ＦＲ５と下地膜であるポリシリコン膜ＰＦ２の間に反射防止膜ＢＡＲＣが形成されているので、レジスト膜ＦＲ５を透過した露光光が下地膜で乱反射することを抑制できる。特に、本実施の形態１では、ダミーゲート電極ＤＭＹ１を形成し、このダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２が形成されているので、ポリシリコン膜ＰＦ２は、段差ＤＩＦを反映したステップ状の形状になるとともに、ギャップ溝ＧＡＰを反映して凹部ＣＯＮが形成される。したがって、段差ＤＩＦによって段差ＤＩＦ近傍の高い領域から低い領域へ流動性の高い反射防止膜ＢＡＲＣが流出しても、凹部ＣＯＮに反射防止膜ＢＡＲＣが蓄積されているので、段差ＤＩＦ近傍の領域で消失した反射防止膜ＢＡＲＣが凹部ＣＯＮから充分な反射防止膜ＢＡＲＣが補充される。このため、本実施の形態１によれば、段差ＤＩＦにおいても、露光光の乱反射を充分に抑制できる程度の膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。
【００９２】
続いて、図２１に示すように、パターニングしたレジスト膜ＦＲ５をマスクにしてポリシリコン膜ＰＦ２を加工することにより、メモリセル形成領域ＭＣＲにメモリゲート電極ＭＧを形成する。このとき、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる。つまり、メモリセル形成領域ＭＣＲの最外周に形成されているメモリゲート電極ＭＧにおいても、ゲート幅が他のメモリゲート電極ＭＧに比べて細くなることを防止できる。このことから、本実施の形態１によれば、段差による反射防止膜ＢＡＲＣの消失に起因したレジスト膜ＦＲ５のパターニング精度の劣化を改善することができるので、メモリゲート電極ＭＧの加工精度を向上することができるのである。なお、図２１に示すように、メモリゲート電極ＭＧを加工した後、このメモリゲート電極ＭＧの下層にある酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ１も加工される。これにより、メモリゲート電極ＭＧの下層に、酸化シリコン膜ＯＸ１からなる第１電位障壁膜ＥＢ１を形成し、この第１電位障壁膜ＥＢ１上に形成されている窒化シリコン膜からなる電荷蓄積膜ＥＣを形成することができる。さらに、この電荷蓄積膜ＥＣ上に酸化シリコン膜ＯＸ２からなる第２電位障壁膜ＥＢ２を形成することができる。メモリゲート電極ＭＧを加工する工程において、ダミーゲート電極ＤＭＹ１の側壁にはサイドウォールＳＷ１が形成される。この工程においては、メモリセル形成領域ＭＣＲの外周側にメモリゲート電極ＭＧの加工精度を確保するのに必要なスペースを置く必要がある。
【００９３】
次に、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＰＥＲにポリシリコン膜ＰＦ１よりなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。このとき、同時に境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１も加工して、ダミーゲート電極ＤＭＹ１の中央部に開口部ＯＰを形成する。この開口部ＯＰからは、半導体基板１Ｓに形成されているｎ型ウェルＮＷＬ１が露出することになる。
【００９４】
続いて、図２３に示すように、メモリセル形成領域ＭＣＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリゲート電極ＭＧに整合した半導体基板１Ｓ内に浅いｎ型不純物拡散領域ＥＸ１を形成する。この浅いｎ型不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。同様に、周辺回路形成領域ＰＥＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ１に整合した半導体基板１Ｓ内に浅いｎ型不純物拡散領域ＥＸ２を形成する。この浅いｎ型不純物拡散領域ＥＸ２もリンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。さらに、周辺回路形成領域ＰＥＲにおいては、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２に整合した半導体基板１Ｓ内に浅いｐ型不純物拡散領域ＥＸ３を形成する。この浅いｐ型不純物拡散領域ＥＸ３は、例えば、ボロンなどのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域である。
【００９５】
その後、図２４に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜などからなる絶縁膜を形成した後、この絶縁膜を異方性エッチングすることにより、サイドウォールＳＷ２を形成する。具体的には、メモリゲート電極ＭＧの両側の側壁にサイドウォールＳＷ２が形成され、ダミーゲート電極ＤＭＹ１の側壁にもサイドウォールＳＷ２が形成される。さらに、周辺回路形成領域ＰＥＲにおいても、ゲート電極Ｇ１およびゲート電極Ｇ２の側壁にサイドウォールＳＷ２が形成される。
【００９６】
そして、メモリセル形成領域ＭＣＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリゲート電極ＭＧの側壁に形成されているサイドウォールＳＷ２に整合した半導体基板１Ｓ内に深いｎ型不純物拡散領域ＮＲ１を形成する。この深いｎ型不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｎ型不純物拡散領域ＮＲ１には、浅いｎ型不純物拡散領域ＥＸ１よりも高濃度にｎ型不純物が導入されている。浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１により、ＭＯＮＯＳ型トランジスタのソース領域およびドレイン領域が形成される。
【００９７】
同様に、周辺回路形成領域ＰＥＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷ２に整合した半導体基板１Ｓ内に深いｎ型不純物拡散領域ＮＲ２を形成する。この深いｎ型不純物拡散領域ＮＲ２もリンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｎ型不純物拡散領域ＮＲ２には、浅いｎ型不純物拡散領域ＥＸ２よりも高濃度にｎ型不純物が導入されている。浅いｎ型不純物拡散領域ＥＸ２と深いｎ型不純物拡散領域ＮＲ２により、ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域が形成される。
【００９８】
同様に、周辺回路形成領域ＰＥＲにおいては、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷ２に整合した半導体基板１Ｓ内に深いｐ型不純物拡散領域ＰＲ１を形成する。この深いｐ型不純物拡散領域ＰＲ１は、例えば、ボロンなどのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｐ型不純物拡散領域ＰＲ１には、浅いｐ型不純物拡散領域ＥＸ３よりも高濃度にｎ型不純物が導入されている。浅いｐ型不純物拡散領域ＥＸ３と深いｎ型不純物拡散領域ＰＲ１により、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域が形成される。
【００９９】
さらに、メモリセル形成領域において、最外周に形成されているメモリゲート電極ＭＧの外側に露出しているｐ型ウェルＰＷＬ２の表面にｐ型半導体領域ＰＲ２を形成する。そして、境界領域ＢＯＲにおいて、ダミーゲート電極ＤＭＹ１の中央部に形成された開口部ＯＰから露出しているｎ型ウェルＮＷＬ１の表面にｎ型半導体領域ＮＲ３を形成する。
【０１００】
次に、シリサイド工程について図２４を参照しながら説明する。半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリセル形成領域ＭＣＲでは、露出しているメモリゲート電極ＭＧと、半導体基板１Ｓに露出している深いｎ型不純物拡散領域ＮＲ１にもコバルト膜が直接接する。さらに、半導体基板１Ｓの表面に形成されているｐ型半導体領域ＰＲ２上にも直接コバルト膜が接触する。また、境界領域ＢＯＲにおいても、ダミーゲート電極ＤＭＹ１や、半導体基板１Ｓの表面に形成されているｎ型半導体領域ＮＲ３にも直接コバルト膜が接触する。一方、周辺回路形成領域ＰＥＲでも、ゲート電極Ｇ１、Ｇ２、深いｎ型不純物拡散領域ＮＲ２および深いｐ型不純物拡散領域ＰＲ１にも直接コバルト膜が接触する。
【０１０１】
その後、半導体基板１Ｓに対して熱処理を実施する。これにより、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧと、深いｎ型不純物拡散領域ＮＲ１と、ｐ型半導体領域ＰＲ２にコバルトシリサイド膜ＣＳを形成する。これにより、メモリゲート電極ＭＧは、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成される。同様に、上述した熱処理により、ｐ型半導体領域ＰＲ２や深いｎ型不純物拡散領域ＮＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、ｐ型半導体領域ＰＲ２や深いｎ型不純物拡散領域ＮＲ１においても低抵抗化を図ることができる。
【０１０２】
同様に、境界領域ＢＯＲにおいても、ダミーゲート電極ＤＭＹ１と、ｎ型半導体領域ＮＲ３にコバルトシリサイド膜ＣＳを形成する。これにより、ダミーゲート電極ＤＭＹ１は、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。上述した熱処理により、ｎ型半導体領域ＮＲ３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、ｎ型半導体領域ＮＲ３においても低抵抗化を図ることができる。
【０１０３】
さらに、周辺回路形成領域ＰＥＲにおいても、ゲート電極Ｇ１、Ｇ２を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ１、Ｇ２は、それぞれ、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇ１、Ｇ２の低抵抗化のために形成される。上述した熱処理により、深いｎ型不純物拡散領域ＮＲ２や深いｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲ２や深いｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１０４】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓのメモリセル形成領域ＭＣＲに複数のメモリセル（ＭＯＮＯＳ型トランジスタ）とｐ型ウェル給電領域を形成し、周辺回路形成領域ＰＥＲにｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成することができる。そして、境界領域においては、ｎ型ウェル給電領域を形成することができる。
【０１０５】
次に、配線工程について、図４を参照しながら説明する。図４に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。なお、層間絶縁膜ＩＬ１を窒化シリコン膜と酸化シリコン膜の積層膜から形成してもよい。つまり、窒化シリコン膜を層間絶縁膜ＩＬ１にコンタクトホールを形成する際のエッチングストッパ膜として使用することもできる（ＳＡＣ（Self Align Contact））。
【０１０６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴ１〜ＣＮＴ４を形成する。このコンタクトホールＣＮＴ１〜ＣＮＴ２はメモリセル形成領域ＭＣＲに形成され、コンタクトホールＣＮＴ３は境界領域ＢＯＲに形成される。そして、コンタクトホールＣＮＴ４は周辺回路形成領域ＰＥＲに形成される。
【０１０７】
ここで、コンタクトホールＣＮＴ２は、メモリセル形成領域ＭＣＲ内でメモリゲート電極ＭＧの加工精度を確保するのに必要なスペースに形成されるが、メモリセル形成領域ＭＣＲの外側の境界領域ＦＲに形成されたダミーゲート電極ＤＭＹ１の外側に形成することも可能である。しかし、その場合には、半導体チップの面積が大きくなってしまうという不具合が生じてしまう。そのため、本実施の形態１では、メモリセル領域ＭＣＲ内のメモリゲート電極ＭＧの加工精度を確保するのに必要なスペースとして置かれた領域にコンタクトホールＣＮＴ２を形成することで、半導体チップの面積が拡大しないようなレイアウトを可能にしている。
【０１０８】
次に、コンタクトホールＣＮＴ１〜ＣＮＴ４の底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０９】
続いて、コンタクトホールＣＮＴ１〜ＣＮＴ４を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を使用して除去することにより、プラグＰＬＧ１〜ＰＬＧ４を形成することができる。
【０１１０】
次に、図４に示すように、プラグＰＬＧ１〜ＰＬＧ４を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を製造することができる。
【０１１１】
本実施の形態１では、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣが段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。したがって、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる顕著な効果が得られる。
【０１１２】
さらに、本実施の形態１では、ダミーゲート電極ＤＭＹ１の中央部に開口部ＯＰを形成し、この開口部ＯＰで露出するｎ型ウェルＮＷＬ１に給電している。つまり、ダミーゲート電極ＤＭＹ１は、主に、製造工程中における反射防止膜ＢＡＲＣの流出を抑制する目的で形成されているが、この目的を実現した後は、ｎ型ウェルＮＷＬ１およびウェル分離層ＮＩＳＯ（ディープウェル）への給電領域として機能することになる。すなわち、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１直下の半導体基板１Ｓ内にはウェル分離層ＮＩＳＯと接続するｎ型ウェルＮＷＬ１が形成できるので、このダミーゲート電極ＤＭＹ１を形成した境界領域ＢＯＲを、ｎ型ウェルＮＷＬ１への給電領域として利用しているものである。これにより、ｎ型ウェルＮＷＬ１やウェル分離層ＮＩＳＯへの新たな給電領域を設ける必要がなくなるので、半導体装置の小型化を図ることができる。
【０１１３】
なお、本実施の形態１では、ダミーゲート電極ＤＭＹ１を形成することにより、メモリゲート電極ＭＧの加工精度を向上することができる。特に、メモリセル形成領域ＭＣＲの最外周領域に形成されているメモリゲート電極の加工不良を抑制することができる。ただし、ダミーゲート電極ＤＭＹ１を形成することにより、メモリセル形成領域ＭＣＲの最外周に形成されているメモリゲート電極ＭＧに加工不良を軽減できるが、さらに、メモリゲート電極ＭＧの加工精度が要求される場合には、最外周に形成されているメモリゲート電極ＭＧを使用しないようにすることもできる。すなわち、メモリセル形成領域ＭＣＲの最外周に形成されているメモリゲート電極ＭＧの加工精度が問題となるので、このメモリゲート電極ＭＧをメモリセルとして機能させないことも有効である。
【０１１４】
（実施の形態２）
前記実施の形態１では、図４に示すように、ダミーゲート電極ＤＭＹ１の中央部に開口部を設けることにより、ダミーゲート電極ＤＭＹ１下に形成されるｎ型ウェルＮＷＬ１に電位を供給するプラグＰＬＧ３を形成する例を示した。本実施の形態２では、ダミーゲート電極ＤＭＹ１をそのまま残存させる例について説明する。すなわち、本実施の形態２では、ダミーゲート電極ＤＭＹ１の中央部に開口部を設けない例について説明する。
【０１１５】
図２５は、本実施の形態２におけるメモリセルアレイを模式的に示す図である。図２５には、メモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲの外側に形成されている境界領域ＢＯＲが図示されている。メモリセル形成領域ＭＣＲと境界領域ＢＯＲを合わせた領域を第１領域ＦＲと定義している。そして、図２５には図示されていないが、第１領域ＦＲの外側に周辺回路が形成されている周辺回路形成領域が存在する。
【０１１６】
まず、図２５において、メモリセル形成領域ＭＣＲには、複数のメモリセルが形成されている。具体的には、Ｙ軸方向に沿って複数のメモリゲート電極ＭＧ（ワード線）が延在している。そして、Ｙ軸方向と直交するＸ軸方向に複数のソース領域／ドレイン領域Ｓ／Ｄが延在している。このメモリゲート電極ＭＧと、ソース領域／ドレイン領域Ｓ／Ｄが交差する領域にメモリセルが形成されている。したがって、図２５では、複数のメモリセルがアレイ状（行列状）に配置されていることになる。複数のメモリセルがアレイ状に配置されている領域がフラッシュメモリの記憶部にあたる。個々のメモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタから構成されている。複数のメモリセルが形成されている領域の外側には、給電領域ＰＳが形成されている。この給電領域ＰＳから、各メモリセルに共通のウェル（図示せず）に電位が供給されるようになっている。
【０１１７】
次に、メモリセル形成領域ＭＣＲの外側には境界領域ＢＯＲが形成されている。本実施の形態２では、この境界領域ＢＯＲにダミーゲート電極（ダミーゲート）ＤＭＹ１およびダミーゲート電極ＤＭＹ２が形成されている。ダミーゲート電極ＤＭＹ１およびダミーゲート電極ＤＭＹ２は、ゲート電極として機能しないダミーパターンを示している。図２５では、ダミーゲート電極ＤＭＹ１はメモリセル形成領域ＭＣＲを挟むように１対形成されている。すなわち、ダミーゲート電極ＤＭＹ１は、メモリセル形成領域ＭＣＲを左右から挟むように１対で形成されている。同様に、ダミーゲート電極ＤＭＹ２は、メモリセル形成領域ＭＣＲを上下から挟むように１対で形成されている。ダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２とは互いに接続されており、互いに接続されたダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２により、メモリセル形成領域ＭＣＲの周囲が囲まれている。
【０１１８】
続いて、図２６は、第１領域ＦＲ内のメモリセル形成領域ＭＣＲに形成されているＭＯＮＯＳ型トランジスタＱ１、第１領域ＦＲ内の境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１、および、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２、ｐチャネル型ＭＩＳＦＥＴＱ３の構成を示す図である。図２６に示す本実施の形態２における半導体装置の構成は、図４に示す前記実施の形態１における半導体装置の構成とほぼ同様である。異なる点は、ダミーゲート電極ＤＭＹ１の構成である。前記実施の形態１では、ダミーゲート電極ＤＭＹ１の中央部に開口部が設けられ、この開口部の中にプラグＰＬＧ３が形成されている。これに対し、本実施の形態２では、ダミーゲート電極ＤＭＹ１には開口部が設けられていない。つまり、本実施の形態２におけるダミーゲート電極ＤＭＹ１は、前記実施の形態１におけるダミーゲート電極ＤＭＹ１に比べて簡素化された構成をしているということができる。
【０１１９】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。図１１から図２１に示す工程までは、前記実施の形態１と同様である。これにより、本実施の形態２でも前記実施の形態１と同様の効果が得られる。すなわち、本実施の形態２でも、図１９および図２０に示すように、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣが段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。したがって、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる顕著な効果が得られる。
【０１２０】
続いて、図２７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＰＥＲにポリシリコン膜ＰＦ１よりなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。このとき、前記実施の形態１では、境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１も加工して開口部を形成していたが、本実施の形態２では、ダミーゲート電極ＤＭＹ１に開口部を形成する加工は行なわない。これにより、製造工程の簡素化を図ることができる。
【０１２１】
次に、図２８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲにおいて、メモリゲート電極ＭＧに整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。同様に、周辺回路形成領域ＰＥＲにおいて、ゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域ＥＸ２を形成し、ゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ３を形成する。
【０１２２】
続いて、図２９に示すように、メモリゲート電極ＭＧ、ダミーゲート電極ＤＭＹ１、ゲート電極Ｇ１およびゲート電極Ｇ２の側壁にサイドウォールＳＷ２を形成する。その後、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧの側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ１を形成する。さらに、最外周に形成されているメモリゲート電極ＭＧの外側に露出しているｐ型ウェルＰＷＬ２の表面にｐ型半導体領域ＰＲ２を形成する。一方、周辺回路形成領域ＰＥＲにおいては、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ２を形成し、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷ２に整合した深いｐ型不純物拡散領域ＰＲ１を形成する。
【０１２３】
次に、メモリゲート電極ＭＧ、深いｎ型不純物拡散領域ＮＲ１、ｐ型半導体領域ＰＲ２、ダミーゲート電極ＤＭＹ１、ゲート電極Ｇ１、深いｎ型不純物拡散領域ＮＲ２、ゲート電極Ｇ２および深いｐ型不純物拡散領域ＰＲ１のそれぞれの表面にコバルトシリサイド膜ＣＳを形成する。
【０１２４】
その後、前記実施の形態１と同様に配線工程を実施する。このようにして、図２６に示すような本実施の形態２における半導体装置を製造することができる。
【０１２５】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、ダミーゲート電極ＤＭＹ１を残存させる例を示したが、本実施の形態３では、ダミーゲート電極ＤＭＹ１を最終的に除去する例について説明する。
【０１２６】
図３０は、本実施の形態３におけるメモリセルアレイを模式的に示す図である。図３０には、メモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲの外側に形成されている境界領域ＢＯＲが図示されている。メモリセル形成領域ＭＣＲと境界領域ＢＯＲを合わせた領域を第１領域ＦＲと定義している。そして、図３０には図示されていないが、第１領域ＦＲの外側に周辺回路が形成されている周辺回路形成領域が存在する。
【０１２７】
まず、図３０において、メモリセル形成領域ＭＣＲには、複数のメモリセルが形成されている。具体的には、Ｙ軸方向に沿って複数のメモリゲート電極ＭＧ（ワード線）が延在している。そして、Ｙ軸方向と直交するＸ軸方向に複数のソース領域／ドレイン領域Ｓ／Ｄが延在している。このメモリゲート電極ＭＧと、ソース領域／ドレイン領域Ｓ／Ｄが交差する領域にメモリセルが形成されている。したがって、図３０では、複数のメモリセルがアレイ状（行列状）に配置されていることになる。複数のメモリセルがアレイ状に配置されている領域がフラッシュメモリの記憶部にあたる。個々のメモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタから構成されている。複数のメモリセルが形成されている領域の外側には、給電領域ＰＳが形成されている。この給電領域ＰＳから、各メモリセルに共通のウェル（図示せず）に電位が供給されるようになっている。
【０１２８】
次に、メモリセル形成領域ＭＣＲの外側には境界領域ＢＯＲが形成されている。本実施の形態２では、この境界領域ＢＯＲにダミーゲート電極（ダミーゲート）は形成されていない。つまり、本実施の形態３では、最終的にダミーゲート電極は除去されるように構成されている。
【０１２９】
続いて、図３１は、第１領域ＦＲ内のメモリセル形成領域ＭＣＲに形成されているＭＯＮＯＳ型トランジスタＱ１、および、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２、ｐチャネル型ＭＩＳＦＥＴＱ３の構成を示す図である。図３１に示す本実施の形態３における半導体装置の構成は、図４に示す前記実施の形態１における半導体装置の構成とほぼ同様である。異なる点は、本実施の形態３において、ダミーゲート電極が最終的に除去されている点である。
【０１３０】
本実施の形態３における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。図１１から図２１に示す工程までは、前記実施の形態１と同様である。これにより、本実施の形態３でも前記実施の形態１と同様の効果が得られる。すなわち、本実施の形態３でも、図１９および図２０に示すように、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣが段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。したがって、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる顕著な効果が得られる。
【０１３１】
続いて、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＰＥＲにポリシリコン膜ＰＦ１よりなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。このとき、前記実施の形態１では、境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１も加工して開口部を形成していたが、本実施の形態３では、ダミーゲート電極ＤＭＹ１を除去する。
【０１３２】
次に、図３３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲにおいて、メモリゲート電極ＭＧに整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。同様に、周辺回路形成領域ＰＥＲにおいて、ゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域ＥＸ２を形成し、ゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ３を形成する。
【０１３３】
続いて、図３４に示すように、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびゲート電極Ｇ２の側壁にサイドウォールＳＷ２を形成する。その後、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧの側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ１を形成する。さらに、最外周に形成されているメモリゲート電極ＭＧの外側に露出しているｐ型ウェルＰＷＬ２の表面にｐ型半導体領域ＰＲ２を形成する。一方、周辺回路形成領域ＰＥＲにおいては、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ２を形成し、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷ２に整合した深いｐ型不純物拡散領域ＰＲ１を形成する。
【０１３４】
次に、メモリゲート電極ＭＧ、深いｎ型不純物拡散領域ＮＲ１、ｐ型半導体領域ＰＲ２、ゲート電極Ｇ１、深いｎ型不純物拡散領域ＮＲ２、ゲート電極Ｇ２および深いｐ型不純物拡散領域ＰＲ１のそれぞれの表面にコバルトシリサイド膜ＣＳを形成する。
【０１３５】
その後、前記実施の形態１と同様に配線工程を実施する。このようにして、図３１に示すような本実施の形態３における半導体装置を製造することができる。
【０１３６】
（実施の形態４）
本実施の形態４では、フラッシュメモリの様々なレイアウトについて説明する。図３５は、本実施の形態４におけるフラッシュメモリのレイアウト例を示す図である。図３５は、図２５とほぼ同様のレイアウトをしている。異なる点は、図３５において、Ｙ軸方向に延在するダミーゲート電極ＤＭＹ１と、Ｘ軸方向に延在するダミーゲート電極ＤＭＹ２が接続されていない点である。このようにダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２を配置する場合であっても、前記実施の形態１〜３と同様に、メモリゲート電極の加工精度を向上することができる。
【０１３７】
図３６は、本実施の形態４におけるフラッシュメモリのレイアウト例を示す図である。図３６では、図２５と異なり、フラッシュメモリ形成領域に複数のメモリセル形成領域ＭＣＲ１〜ＭＣＲ４が形成されている。これらのメモリセル形成領域ＭＣＲ１〜ＭＣＲ４のそれぞれに形成されているメモリセルアレイは、図２５と同様の構成をしている。図３６では、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４にそれぞれｐ型ウェル（図示せず）が形成されているが、それぞれのｐ型ウェルは電気的に独立するように構成されている。このように本実施の形態４では、フラッシュメモリ形成領域に複数のメモリセル形成領域ＭＣＲ１〜ＭＣＲ４が形成されているが、それぞれのメモリセル形成領域ＭＣＲ１〜ＭＣＲ４を囲むようにダミーゲート電極ＤＭＹ１Ａ〜ＤＭＹ４Ａが形成されている。これにより、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４に形成されているメモリゲート電極の加工精度を向上することができる。
【０１３８】
図３７は図３６の変形例を示す図である。図３７においても、フラッシュメモリ形成領域に複数のメモリセル形成領域ＭＣＲ１〜ＭＣＲ４が形成されており、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４を囲むようにダミーゲート電極ＤＭＹ５が形成されている。この場合も、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４に形成されているメモリゲート電極の加工精度を向上することができる。
【０１３９】
図３８は、本実施の形態４におけるフラッシュメモリのレイアウト例を示す図である。図３８では、メモリセル形成領域ＭＣＲ５に２つの独立したメモリセルアレイが形成されている。そして、この２つの独立したメモリセルアレイを囲むようにダミーゲート電極ＤＭＹ６が形成されている。この場合でも、メモリセル形成領域ＭＣＲ５に形成されているメモリゲート電極の加工精度を向上することができる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１４２】
１ ＣＰＵ
１Ｃ ＩＣカード
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
６ Ｉ／Ｏ回路
ＢＡＲＣ 反射防止膜
ＢＯＲ 境界領域
ＣＮＴ１〜ＣＮＴ４ コンタクトホール
ＣＯＮ 凹部
ＣＳ コバルトシリサイド膜
ＣＴ１〜ＣＴ８ セルトランジスタ
ＤＩＦ 段差
ＤＬ１〜ＤＬ４ データ線
ＤＭＹ１ ダミーゲート電極
ＤＭＹ１Ａ〜４Ａ ダミーゲート電極
ＤＭＹ２ ダミーゲート電極
ＤＭＹ５ ダミーゲート電極
ＤＭＹ６ ダミーゲート電極
ＥＢ１ 第１電位障壁膜
ＥＢ２ 第２電位障壁膜
ＥＣ 電荷蓄積膜
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｎ型不純物拡散領域
ＥＸ３ 浅いｐ型不純物拡散領域
ＦＲ 第１領域
ＦＲ１ レジスト膜
ＦＲ２ レジスト膜
ＦＲ３ レジスト膜
ＦＲ４ レジスト膜
ＦＲ５ レジスト膜
ＧＡＰ ギャップ溝
ＧＯＸ ゲート絶縁膜
Ｇ１ ゲート電極
Ｇ２ ゲート電極
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
Ｌ１ 配線
ＭＣＲ メモリセル形成領域
ＭＣＲ１〜ＭＣＲ４ メモリセル形成領域
ＭＣＲ５ メモリセル形成領域
ＭＧ メモリゲート電極
ＭＧ１ メモリゲート電極
ＭＧ２ メモリゲート電極
ＭＫ マスク
ＮＩＳＯ ウェル分離層
ＮＲ１ 深いｎ型不純物拡散領域
ＮＲ２ 深いｎ型不純物拡散領域
ＮＲ３ ｎ型半導体領域
ＮＷＬ１ ｎ型ウェル
ＯＰ 開口部
ＯＸ１ 酸化シリコン膜
ＯＸ２ 酸化シリコン膜
ＰＥＲ 周辺回路形成領域
ＰＦ１ ポリシリコン膜
ＰＦ２ ポリシリコン膜
ＰＬＧ１〜ＰＬＧ４ プラグ
ＰＲ１ 深いｐ型不純物拡散領域
ＰＲ２ ｐ型半導体領域
ＰＳ 給電領域
ＰＷＬ１ ｐ型ウェル
ＰＷＬ２ ｐ型ウェル
Ｑ１ ＭＯＮＯＳ型トランジスタ
Ｑ２ ｎチャネル型ＭＩＳＦＥＴ
Ｑ３ ｐチャネル型ＭＩＳＦＥＴ
Ｓ／Ｄ ソース領域／ドレイン領域
ＳＩＮ 窒化シリコン膜
ＳＬ１〜ＳＬ４ ソース線
ＳＴＩ 素子分離領域
ＳＷ１ サイドウォール
ＳＷ２ サイドウォール
ＴＥ 端子
ＷＥ ウェル
ＷＬ１、ＷＬ２ ワード線
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、電気的に書き換え可能な不揮発性メモリの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００７−２３４８６１号公報（特許文献１）には、例えば、特許文献１の図２０〜図２４に図示されている半導体装置の製造工程が記載されている。具体的には、半導体基板２０上にゲート絶縁膜３４を形成し、このゲート絶縁膜３４上にポリシリコン膜３７とキャップ絶縁膜３８を形成している（特許文献１の図２０）。次に、メモリセル形成領域のキャップ絶縁膜３８、ポリシリコン膜３７およびゲート絶縁膜３４を除去する（特許文献１の図２１）。そして、半導体基板２０の主面の全面に、ゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９およびキャップ絶縁膜３２を順次形成する（特許文献１の図２２）。続いて、メモリセル形成領域にメモリセルのゲート電極４４を形成し（特許文献１の図２３）、その後、低耐圧ＭＩＳＦＥＴ形成領域と高耐圧ＭＩＳＦＥＴ形成領域に、それぞれ、ゲート電極３９、４０を形成するとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２３４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者が検討した結果、上述した特許文献１に記載されている技術では、以下に示す問題点が存在することが明らかになった。すなわち、メモリセル形成領域にメモリセルのゲート電極４４を形成する際、フォトリソグラフィ技術が使用される。具体的に、メモリセル形成領域に形成されているキャップ絶縁膜３２と、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域（以下では、周辺領域と呼ぶ）に形成されているキャップ絶縁膜３２との間には段差がある。そして、フォトリソグラフィ技術では、この段差のあるキャップ絶縁膜３２上に反射防止膜を塗布し、この反射防止膜上にレジスト膜を形成する。そして、形成したレジスト膜に対して露光・現像処理を施すことによりパターニングする。このパターニングは、メモリセル形成領域のうちメモリセルのゲート電極４４を形成する領域にレジスト膜が残存するように実施される。特許文献１の図２３では、メモリセル形成領域に１つのゲート電極４４が形成されているが、実際には、メモリセル形成領域には複数のゲート電極４４が形成される。
【０００５】
ここで、レジスト膜に対してマスクを介して露光処理を施す際、レジスト膜の下層に存在する膜からの乱反射により、マスクで覆われる領域にもレジスト膜に露光光が照射される結果、設計値通りのパターニングができなくなるおそれがある。そこで、レジスト膜の下層に反射防止膜を形成することにより、レジスト膜の下層に形成されている膜からの乱反射を抑制することが行なわれている。しかし、上述したようにメモリセル形成領域と周辺領域が存在する場合、メモリセル形成領域と周辺領域に形成されている被加工膜（例えば、キャップ絶縁膜３２）に段差が生じるため、このキャップ絶縁膜３２上に形成される反射防止膜も段差を反映して形成される。このとき、反射防止膜は、通常、塗布法で形成され流動性が高いため、段差近傍において、段差の高い領域に形成されている反射防止膜が段差の低い領域に流れてしまい、段差の高い領域に塗布されている反射防止膜が消失することが生じることを本発明者は新たに見出した。この場合、段差の高い領域では反射防止膜が充分に形成されていないことになるので、この領域に入射した露光光が乱反射を起こして、意図しない感光が生じるおそれが高くなる。具体的に、段差はメモリセル形成領域と周辺領域の境界領域に形成されており、この段差近傍での乱反射は、メモリセル形成領域の最外周領域に形成されているゲート電極４４が最も影響を受ける。つまり、メモリセル形成領域の最外周に形成されているゲート電極４４では、パターニングされたレジスト膜に意図しない露光が生じてしまう。この結果、レジスト膜のパターンがゲート電極４４の設計寸法よりも小さくなり、メモリセル形成領域の最外周に形成されるゲート電極４４のゲート長が設計値よりも小さくなる現象が生じる。したがって、メモリセルの加工精度が劣化してしまう問題点が生じるのである。
【０００６】
本発明の目的は、不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセル（具体的にはメモリセルのメモリゲート電極）の加工精度を向上することができる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
代表的な実施の形態による半導体装置の製造方法は、半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域とを有する半導体装置の製造方法に関するものである。このとき、半導体装置の製造方法は、（ａ）前記半導体基板上に第１絶縁膜を形成する工程と、（ｂ）前記第１絶縁膜上に第１導電膜を形成する工程と、（ｃ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外に形成されている前記第１導電膜を残す工程とを備える。そして、（ｄ）前記（ｃ）工程後、前記半導体基板内に第１導電型の第１ウェルを形成する工程と、（ｅ）前記（ｄ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程とを備える。さらに、（ｆ）前記第２絶縁膜上に第２導電膜を形成する工程と、（ｇ）前記第２導電膜上に反射防止膜を形成する工程と、（ｈ）前記反射防止膜上に第１レジスト膜を形成する工程と、（ｉ）前記第１レジスト膜をパターニングする工程とを備える。続いて、（ｊ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程とを備えるものである。
【００１０】
また、代表的な実施の形態による半導体装置の製造方法は、半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域と、前記第１領域外に複数のＭＩＳＦＥＴが形成される周辺領域とを有する半導体装置の製造方法に関するものである。このとき、半導体装置の製造方法は、（ａ）前記周辺領域の前記半導体基板内に第１導電型である第１ウェルと、前記第１導電型と反対の第２導電型である第２ウェルを形成する工程と、（ｂ）前記第１領域および前記周辺領域の前記半導体基板上に第１絶縁膜を形成し、前記周辺領域では前記第１絶縁膜からなる第１ゲート絶縁膜を形成する工程とを備える。そして、（ｃ）前記第１絶縁膜上に第１導電膜を形成する工程と、（ｄ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外の前記周辺領域に形成されている前記第１導電膜を残す工程とを備える。さらに、（ｅ）前記（ｄ）工程後、前記半導体基板内に第１導電型の第３ウェルを形成する工程と、（ｆ）前記（ｅ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程と、（ｇ）前記第２絶縁膜上に第２導電膜を形成する工程とを備える。次に、（ｈ）前記第２導電膜上に反射防止膜を形成する工程と、（ｉ）前記反射防止膜上に第１レジスト膜を形成する工程と、（ｊ）前記第１レジスト膜をパターニングする工程とを備える。続いて、（ｋ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程と、（ｌ）前記（ｋ）工程後、前記周辺領域に形成されている前記第１導電膜を加工することにより、前記複数のＭＩＳＦＥＴのそれぞれにおけるゲート電極を形成する工程とを備えるものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセル（具体的にはメモリセルのメモリゲート電極）の加工精度を向上することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１におけるＩＣカードの外観構成を示す図である。
【図２】実施の形態１における半導体チップのレイアウト構成を示す図である
【図３】フラッシュメモリを構成するメモリセルアレイを模式的に示す図である。
【図４】実施の形態１における半導体装置の構成を示す断面図である。
【図５】フラッシュメモリの動作条件を示す図である。
【図６】本発明者が検討した技術において、半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８の代わりに反射防止膜を形成した半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】実施の形態２におけるメモリセルアレイを模式的に示す図である。
【図２６】実施の形態２における半導体装置の構成を示す断面図である。
【図２７】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】実施の形態３におけるメモリセルアレイを模式的に示す図である。
【図３１】実施の形態３における半導体装置の構成を示す断面図である。
【図３２】実施の形態３における半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【図３６】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【図３７】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【図３８】実施の形態４におけるメモリセルアレイのレイアウト構成の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１９】
（実施の形態１）
図１は、本実施の形態１におけるＩＣカードの外観構成を示す図である。図１に示すように、本実施の形態１におけるＩＣカード１Ｃは、矩形形状をしており、このＩＣカード１Ｃの表面に端子ＴＥが形成されている。ＩＣカード１Ｃの内部には半導体チップが埋め込まれており、埋め込まれている半導体チップと端子ＴＥとは電気的に接続されている。ＩＣカード１Ｃは、端子ＴＥを介して、ＩＣカード１Ｃの外部にあるリーダ／ライタから電源供給を受けるとともに、リーダ／ライタとデータ通信を行なうように構成されている。ＩＣカード１Ｃに形成されている端子ＴＥには、供給電圧端子、グランド端子、リセット端子、入出力端子およびクロック端子が含まれている。
【００２０】
本実施の形態１では、端子ＴＥを介してリーダ／ライタとデータ通信を行なう接触型ＩＣカードを例に挙げているが、ＩＣカード利用者の利便性を考慮した非接触型のＩＣカードにも適用できる。非接触型のＩＣカードとは、端子ＴＥが形成されておらず、電磁誘導現象を利用して電源供給やリーダ／ライタとのデータ通信を行なうように構成されているＩＣカードである。
【００２１】
続いて、ＩＣカード１Ｃの内部に埋め込まれている半導体チップのレイアウト構成について説明する。図２は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図２において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２２】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２３】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。
【００２４】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２５】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。例えば、携帯電話機のＩＣカード用半導体チップを例にとれば、ＥＥＰＲＯＭ４には、電話番号、課金情報、通話メモなどのデータが記憶される。
【００２６】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２７】
次に、例えば、半導体チップＣＨＰに形成されるフラッシュメモリ５の構成について説明する。図３は、フラッシュメモリ５を構成するメモリセルアレイを模式的に示す図である。図３には、メモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲの外側に形成されている境界領域ＢＯＲが図示されている。メモリセル形成領域ＭＣＲと境界領域ＢＯＲを合わせた領域を第１領域ＦＲと定義している。そして、図３には図示されていないが、第１領域ＦＲの外側に周辺回路が形成されている周辺回路形成領域が存在する。
【００２８】
まず、図３において、メモリセル形成領域ＭＣＲには、複数のメモリセルが形成されている。具体的には、Ｙ軸方向に沿って複数のメモリゲート電極ＭＧ（ワード線）が延在している。そして、Ｙ軸方向と直交するＸ軸方向に複数のソース領域／ドレイン領域Ｓ／Ｄが延在している。このメモリゲート電極ＭＧと、ソース領域／ドレイン領域Ｓ／Ｄが交差する領域にメモリセルが形成されている。したがって、図３では、複数のメモリセルがアレイ状（行列状）に配置されていることになる。複数のメモリセルがアレイ状に配置されている領域がフラッシュメモリ５の記憶部にあたる。個々のメモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタから構成されている。複数のメモリセルが形成されている領域の外側には、給電領域ＰＳが形成されている。この給電領域ＰＳから、各メモリセルに共通のウェル（図示せず）に電位が供給されるようになっている。
【００２９】
次に、メモリセル形成領域ＭＣＲの外側には境界領域ＢＯＲが形成されている。本実施の形態１では、この境界領域ＢＯＲにダミーゲート電極（ダミーゲート）ＤＭＹ１およびダミーゲート電極ＤＭＹ２が形成されている。ダミーゲート電極ＤＭＹ１およびダミーゲート電極ＤＭＹ２は、ゲート電極として機能しないダミーパターンを示している。図３では、ダミーゲート電極ＤＭＹ１はメモリセル形成領域ＭＣＲを挟むように２対形成されている。すなわち、ダミーゲート電極ＤＭＹ１は、メモリセル形成領域ＭＣＲを左右から挟むように２対で形成されている。同様に、ダミーゲート電極ＤＭＹ２は、メモリセル形成領域ＭＣＲを上下から挟むように２対で形成されている。ここで、２対のダミーゲート電極ＤＭＹ１としているが、例えば、内側のダミーゲート電極ＤＭＹ１と外側のダミーゲート電極ＤＭＹ１を中央部に開口部を有する１つのダミーゲート電極とみなすこともできる。この場合、メモリセル形成領域ＭＣＲは、中央部に開口部を有する１対のダミーゲート電極で左右から挟まれている構造をしているということもできる。同様に、例えば、内側のダミーゲート電極ＤＭＹ２と外側のダミーゲート電極ＤＭＹ２を中央部に開口部を有する１つのダミーゲート電極とみなすこともできる。この場合も、メモリセル形成領域ＭＣＲは、中央部に開口部を有する１対のダミーゲート電極で上下から挟まれている構造をしているということもできる。ダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２とは互いに接続されており、互いに接続されたダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２により、メモリセル形成領域ＭＣＲの周囲が囲まれている。
【００３０】
図３では、図示されていないが、第１領域の外側の周辺回路形成領域には、メモリセルを駆動する駆動回路や、ＣＰＵ１、ＲＡＭ２およびアナログ回路３を構成する周辺回路が形成されている。具体的に、周辺回路は、例えば、ｎチャネル型ＭＩＳＦＥＴやｐチャネル型ＭＩＳＦＥＴから構成されている。
【００３１】
続いて、図４に示すように、第１領域ＦＲ内のメモリセル形成領域ＭＣＲに形成されているＭＯＮＯＳ型トランジスタＱ１、第１領域ＦＲ内の境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１、および、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２、ｐチャネル型ＭＩＳＦＥＴＱ３の構成について説明する。
【００３２】
まず、図４において、メモリセルを構成するＭＯＮＯＳ型トランジスタＱ１の構成について説明する。半導体基板１Ｓ上には素子を分離する素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩで分離された活性領域にＭＯＮＯＳ型トランジスタＱ１が形成されている。メモリセル形成領域ＭＣＲの半導体基板１Ｓ内には、ウェル分離層ＮＩＳＯが形成されており、このウェル分離層ＮＩＳＯ上にｐ型ウェルＰＷＬ２が形成されている。半導体基板１Ｓおよびｐ型ウェルＰＷＬ２には、ボロン（ホウ素）などのｐ型不純物が導入されている。一方、ウェル分離層ＮＩＳＯには、リンや砒素などのｎ型不純物が導入されている。半導体基板１Ｓに形成されたｐ型ウェルＰＷＬ２上にＭＯＮＯＳ型トランジスタＱ１が形成されている。
【００３３】
具体的に、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ２上に第１電位障壁膜ＥＢ１が形成されており、この第１電位障壁膜ＥＢ１上に電荷蓄積膜ＥＣが形成されている。そして、この電荷蓄積膜ＥＣ上に第２電位障壁膜ＥＢ２が形成され、この第２電位障壁膜ＥＢ２上に導電膜からなるメモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは、低抵抗化を図るため、例えば、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層膜から構成されている。なお、本実施の形態１では、シリサイド膜としてコバルトシリサイド膜ＣＳを例示しているが、これに限られず、ニッケルシリサイド、または、プラチナシリサイド等の他の膜を使用することもできる。以降の説明におけるコバルトシリサイド膜ＣＳについても同様である。メモリゲート電極ＭＧの両側の側壁には、ＬＤＤ（Lightly Doped Drain）構造を形成するため、例えば、絶縁膜からなるサイドウォールＳＷ２が形成されている。
【００３４】
サイドウォールＳＷ２直下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ１が形成されており、この浅いｎ型不純物拡散領域ＥＸ１の外側に、深いｎ型不純物拡散領域ＮＲ１が形成されている。そして、深いｎ型不純物拡散領域ＮＲ１の表面には、低抵抗化のためのコバルトシリサイド膜ＣＳが形成されている。
【００３５】
上記のように構成されたＭＯＮＯＳ型トランジスタＱ１において、第１電位障壁膜ＥＢ１は、例えば、酸化シリコン膜から形成されている。この第１電位障壁膜ＥＢ１は、電荷蓄積膜ＥＣに蓄積された電荷が半導体基板１Ｓへリークすることを抑制する電位障壁膜として機能するとともに、トンネル絶縁膜としても機能する。すなわち、ＭＯＮＯＳ型トランジスタＱ１は、半導体基板１Ｓから第１電位障壁膜ＥＢ１を介して電荷蓄積膜ＥＣに電子を注入したり、電荷蓄積膜ＥＣに蓄積した電子を半導体基板１Ｓに放出したりすることにより、データの記憶や消去を行なうので、第１電位障壁膜ＥＢ１は、トンネル絶縁膜としても機能するのである。なお、この電位障壁膜ＥＢ１は、酸化シリコン膜に限らず、窒素を導入した酸化シリコン膜で形成することもできる。
【００３６】
そして、この電位障壁膜ＥＢ１上に形成されている電荷蓄積膜ＥＣは、電荷を蓄積する機能を有している。具体的に、本実施の形態１では、電荷蓄積膜ＥＣを窒化シリコン膜から形成している。本実施の形態１におけるメモリセルの記憶部は、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流を制御することにより、情報を記憶するようになっている。つまり、電荷蓄積膜ＥＣに蓄積される電荷の有無によって、メモリゲート電極ＭＧ下の半導体基板１Ｓ内を流れる電流のしきい値電圧が変化することを利用して情報を記憶している。
【００３７】
本実施の形態１では、電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積膜ＥＣとしてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３８】
従来、電荷蓄積膜ＥＣとしてポリシリコン膜が主に使用されてきたが、電荷蓄積膜ＥＣとしてポリシリコン膜を使用した場合、電荷蓄積膜ＥＣを取り囲む絶縁膜のどこか一部に欠陥があると、電荷蓄積膜ＥＣが導電膜であるため、異常リークにより電荷蓄積膜ＥＣに蓄積された電荷がすべて抜けてしまうことが起こりうる。
【００３９】
そこで、本実施の形態１では、電荷蓄積膜ＥＣとして、絶縁膜である窒化シリコン膜が使用されている。この場合、データ記憶に寄与する電荷は、窒化シリコン膜中に存在する離散的なトラップ準位（捕獲準位）に蓄積される。したがって、電荷蓄積膜ＥＣを取り囲む絶縁膜中の一部に欠陥が生じても、電荷は電荷蓄積膜ＥＣの離散的なトラップ準位に蓄積されているため、すべての電荷が電荷蓄積膜ＥＣから抜け出てしまうことがない。このため、本実施の形態１におけるＭＯＮＯＳ型トランジスタＱ１によれば、データ保持の信頼性向上を図ることができる。
【００４０】
このような理由から、電荷蓄積膜ＥＣとして、窒化シリコン膜に限らず、離散的なトラップ準位を含むような膜を使用することにより、データ保持特性の向上を図ることができる。さらに、本実施の形態１では、電荷蓄積膜ＥＣとしてデータ保持特性に優れた窒化シリコン膜を使用している。このため、電荷蓄積膜ＥＣからの電荷の流出を防止するために設けられている電位障壁膜ＥＢ１および電位障壁膜ＥＢ２の膜厚を薄くすることができる。これにより、メモリセルを駆動する電圧を低電圧化することができる利点も有していることになる。また、電荷蓄積膜ＥＣとして、シリコンを複数の粒状に形成したシリコン・ナノドットを用いてもよい。
【００４１】
サイドウォールＳＷ２は、ＭＯＮＯＳ型トランジスタＱ１の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ＭＯＮＯＳ型トランジスタＱ１のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１より形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ１の不純物濃度は、深いｎ型不純物拡散領域ＮＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ２下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ１とすることにより、メモリゲート電極ＭＧの端部下における電界集中を抑制できる。
【００４２】
以上のようにして、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタＱ１が形成されている。さらに、ＭＯＮＯＳ型トランジスタＱ１が形成されているメモリセル形成領域ＭＣＲの外側領域であって、境界領域ＢＯＲとの近傍領域には、ウェル給電領域が形成されている。具体的に、図４では、ＭＯＮＯＳ型トランジスタＱ１を形成した領域と素子分離領域ＳＴＩを介した領域にｐ型半導体領域ＰＲ２が形成されている。このｐ型半導体領域ＰＲ２は、ｐ型ウェルＰＷＬ２内に形成されており、ｐ型ウェルＰＷＬ２とｐ型半導体領域ＰＲ２は電気的に接続されていることになる。さらに、このｐ型半導体領域ＰＲ２の表面にはコバルトシリサイド膜ＣＳが形成されている。このようにメモリセル形成領域には、ＭＯＮＯＳ型トランジスタＱ１とウェル給電領域が形成されている。
【００４３】
このメモリセル形成領域ＭＣＲを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２が形成されている。コンタクトホールＣＮＴ１は、ＭＯＮＯＳ型トランジスタＱ１のソース領域やドレイン領域に達するように形成されており、このコンタクトホールＣＮＴ１内にプラグＰＬＧ１が形成されている。プラグＰＬＧ１は、コンタクトホールＣＮＴ１内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。一方、コンタクトホールＣＮＴ２は、ウェル給電領域のｐ型半導体領域ＰＲ２に達するように形成されており、このコンタクトホールＣＮＴ２内にプラグＰＬＧ２が形成されている。プラグＰＬＧ２も、プラグＰＬＧ１と同様に、コンタクトホールＣＮＴ２内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００４４】
そして、プラグＰＬＧ１およびプラグＰＬＧ２を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２も、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には配線溝が形成されており、この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜よりなるバリア導体膜と銅膜とを配線溝に埋め込むことにより形成されている。このようにして、ＭＯＮＯＳ型トランジスタＱ１のソース領域およびドレイン領域は、プラグＰＬＧ１を介して配線Ｌ１と電気的に接続されていることになる。同様に、ウェル給電領域であるｐ型半導体領域ＰＲ２は、プラグＰＬＧ２を介して配線Ｌ１と電気的に接続されていることになる。これにより、ｐ型半導体領域ＰＲ２と電気的に接続されているｐ型ウェルＰＷＬ２には、配線Ｌ１およびプラグＰＬＧ２を介して所定の電位が供給される。このウェル給電領域であるｐ型半導体領域ＰＲ２は、メモリセル形成領域ＭＣＲ内に形成されている。言い換えれば、ダミーゲート電極（図３のダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２）で囲まれた領域にｐ型半導体領域ＰＲ２およびプラグＰＬＧ２が形成されている。
【００４５】
次に、境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１の構成について説明する。図４において、境界領域ＢＯＲの半導体基板１Ｓには、素子分離領域ＳＴＩが形成されており、この素子分離領域ＳＴＩ上にゲート絶縁膜ＧＯＸを介してダミーゲート電極ＤＭＹ１が形成されている。このダミーゲート電極ＤＭＹ１は、活性領域を挟む２つの素子分離領域ＳＴＩ上に形成されている。すなわち、２つのダミーゲート電極ＤＭＹ１の間には活性領域が形成されており、この活性領域内にｎ型半導体領域ＮＲ３が形成されている。２つのダミーゲート電極ＤＭＹ１を１つのダミーゲート電極とみなし、この１つのダミーゲート電極の中央部に開口部が形成されて、この開口部からｎ型半導体領域ＮＲ３が露出しているということもできる。
【００４６】
ダミーゲート電極ＤＭＹ１は、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳから形成されており、ダミーゲート電極ＤＭＹ１の側壁には、サイドウォールＳＷ１およびサイドウォールＳＷ２が形成されている。そして、ｎ型半導体領域ＮＲ３の表面には、コバルトシリサイド膜ＣＳが形成されている。ｎ型半導体領域ＮＲ３は、ｎ型ウェルＮＷＬ１に形成されており、このｎ型ウェルＮＷＬ１は、ウェル分離層ＮＩＳＯと電気的に接続されている。
【００４７】
この境界領域ＢＯＲを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴ３が形成されている。コンタクトホールＣＮＴ３は、ｎ型半導体領域ＮＲ３（コバルトシリサイド膜ＣＳ）に達するように形成されており、このコンタクトホールＣＮＴ３内にプラグＰＬＧ３が形成されている。プラグＰＬＧ３は、コンタクトホールＣＮＴ３内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００４８】
そして、プラグＰＬＧ３を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２も、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には配線溝が形成されており、この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜よりなるバリア導体膜と銅膜とを配線溝に埋め込むことにより形成されている。このようにして、ｎ型半導体領域ＮＲ３は、プラグＰＬＧ３を介して配線Ｌ１と電気的に接続されていることになる。これにより、ｎ型半導体領域ＮＲ３と電気的に接続されているｎ型ウェルＮＷＬ１およびウェル分離層ＮＩＳＯには、配線Ｌ１およびプラグＰＬＧ３を介して所定の電位が供給される。
【００４９】
続いて、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２およびｐチャネル型ＭＩＳＦＥＴＱ３の構成について説明する。周辺回路形成領域ＰＥＲにおいては、半導体基板１Ｓに素子を分離する素子分離領域ＳＴＩが形成されているとともに、半導体基板１Ｓの内部には、ウェル分離層ＮＩＳＯが形成されている。そして、素子分離領域ＳＴＩで分割された活性領域のうち、ｎチャネル型ＭＩＳＦＥＴＱ２を形成する領域（半導体基板１Ｓ内）には、ｐ型ウェルＰＷＬ１が形成されており、ｐチャネル型ＭＩＳＦＥＴＱ３を形成する領域（半導体基板１Ｓ内）には、ｎ型ウェルＮＷＬ１が形成されている。
【００５０】
ｎチャネル型ＭＩＳＦＥＴＱ２は、半導体基板１Ｓ内に形成されたｐ型ウェルＰＷＬ１上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ１は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【００５１】
ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷ２が形成されており、このサイドウォールＳＷ２下の半導体基板１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ２が形成されている。サイドウォールＳＷ２は、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｎ型不純物拡散領域ＥＸ２の外側に深いｎ型不純物拡散領域ＮＲ２が形成され、この深いｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５２】
サイドウォールＳＷ２は、ｎチャネル型トランジスタＱ２の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｎチャネル型トランジスタＱ２のソース領域およびドレイン領域は、浅いｎ型不純物拡散領域ＥＸ２と深いｎ型不純物拡散領域ＮＲ２より形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ２の不純物濃度は、深いｎ型不純物拡散領域ＮＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ２下のソース領域およびドレイン領域を低濃度の浅いｎ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ１の端部下における電界集中を抑制できる。
【００５３】
次に、ｐチャネル型ＭＩＳＦＥＴＱ３は、半導体基板１Ｓ内に形成されたｎ型ウェルＮＷＬ１上にゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ２は、低抵抗化のため、例えば、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層膜から形成されている。
【００５４】
ゲート電極Ｇ２の両側の側壁には、サイドウォールＳＷ２が形成されており、このサイドウォールＳＷ２下の半導体基板１Ｓ内には、半導体領域として、浅いｐ型不純物拡散領域ＥＸ３が形成されている。サイドウォールＳＷ２は、例えば、酸化シリコン膜などの絶縁膜から形成されている。そして、浅いｐ型不純物拡散領域ＥＸ３の外側に深いｐ型不純物拡散領域ＰＲ１が形成され、この深いｐ型不純物拡散領域ＰＲ１の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５５】
サイドウォールＳＷ２は、ｐチャネル型トランジスタＱ３の半導体領域であるソース領域およびドレイン領域をＬＤＤ構造とするために形成されたものである。すなわち、ｐチャネル型トランジスタＱ３のソース領域およびドレイン領域は、浅いｐ型不純物拡散領域ＥＸ３と深いｐ型不純物拡散領域ＰＲ１より形成されている。このとき、浅いｐ型不純物拡散領域ＥＸ３の不純物濃度は、深いｐ型不純物拡散領域ＰＲ１の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ２下のソース領域およびドレイン領域を低濃度の浅いｐ型不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。
【００５６】
以上のようにして、周辺回路形成領域ＰＥＲにｎチャネル型トランジスタＱ２およびｐチャネル型トランジスタＱ３が形成されている。この周辺回路形成領域ＰＥＲを覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通するようにコンタクトホールＣＮＴ４が形成されている。コンタクトホールＣＮＴ４は、ｎチャネル型トランジスタＱ２のソース領域やドレイン領域や、ｐチャネル型トランジスタＱ３のソース領域やドレイン領域に達するように形成されており、このコンタクトホールＣＮＴ４内にプラグＰＬＧ４が形成されている。プラグＰＬＧ４は、コンタクトホールＣＮＴ４内に、例えば、チタン／窒化チタン膜よりなるバリア導体膜と、タングステン膜とを埋め込むことにより形成されている。
【００５７】
そして、プラグＰＬＧ４を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成されている。この層間絶縁膜ＩＬ２も、例えば、酸化シリコン膜から形成されている。層間絶縁膜ＩＬ２には配線溝が形成されており、この配線溝を埋め込むように配線Ｌ１が形成されている。配線Ｌ１は、例えば、タンタル／窒化タンタル膜よりなるバリア導体膜と銅膜とを配線溝に埋め込むことにより形成されている。このようにして、ｎチャネル型トランジスタＱ２のソース領域およびドレイン領域や、ｐチャネル型トランジスタＱ３のソース領域およびドレイン領域は、プラグＰＬＧ４を介して配線Ｌ１と電気的に接続されていることになる。
【００５８】
本実施の形態１における半導体装置は上記のように構成されており、次に、メモリセル形成領域ＭＣＲに形成されているメモリセル（ＭＯＮＯＳ型トランジスタＱ１）の動作について図面を参照しながら説明する。
【００５９】
図５は、図２に示すフラッシュメモリ５のメモリアレイ構造と動作条件（１セル／１とランジスタ）の一例を示す説明図である。図５に示す各メモリセルは、電荷を蓄積するＭＯＮＯＳ型トランジスタのみで構成されている。すなわち、メモリセルは、図４に示すＭＯＮＯＳ型トランジスタＱ１から構成され、それぞれ、図５に示すように、セルトランジスタＣＴ１〜ＣＴ８を構成している。セルトランジスタＣＴ１〜ＣＴ８のゲート電極は、ワード線ＷＬ１〜ＷＬ２に接続され、ソース領域は、ソース線ＳＬ１〜ＳＬ４に接続されている。また、セルトランジスタＣＴ１〜ＣＴ８のドレイン領域は、データ線ＤＬ１〜ＤＬ４に接続されている。さらに、セルトランジスタＣＴ１〜ＣＴ８のバックゲートは、それぞれ、ウェルＷＥに接続されている。
【００６０】
図５では、説明を簡単にするために、メモリセルを２行４列に配列する場合を示しているが、これに限定されるものではなく、実際には、さらに多くのメモリセルがマトリクス状に配置され、メモリセルアレイを構成している。この場合、メモリセルの消去は、ワード線単位で行なわれる。
【００６１】
続いて、図５を参照しながら、メモリセルの消去動作、書き込み動作および読み出し動作について説明する。まず、消去動作から説明する。例えば、データを消去するメモリセル（選択メモリセル）として、セルトランジスタＣＴ１〜ＣＴ８に蓄積されたデータを消去する場合を考える。この場合、ウェルＷＥの電位を１．５Ｖとし、ワード線ＷＬ１〜ＷＬ２の電位を−８．５Ｖとする。そして、ソース線ＳＬ１〜ＳＬ４の電位を１．５Ｖとし、データ線ＤＬ１〜ＤＬ４の電位をフローティング状態とする。これにより、セルトランジスタＣＴ１〜ＣＴ８の電荷蓄積膜（窒化シリコン膜）に蓄積されている電荷がウェルＷＥ側に引き抜かれてデータが消去される。
【００６２】
次に、書き込み動作を説明する。例えば、データを書き込むメモリセル（選択メモリセル）として、セルトランジスタＣＴ１にデータを書き込む場合を考える。この場合、ウェルＷＥの電位を−１０．５Ｖとし、ワード線ＷＬ１の電位を１．５Ｖとする。そして、ソース線ＳＬ１〜ＳＬ４の電位を−１０．５Ｖとし、データ線ＤＬ１〜ＤＬ４の電位をフローティング状態とする。これにより、セルトランジスタＣＴ１の電荷蓄積膜に電荷が注入されて、セルトランジスタＣＴ１にデータが書き込まれる。このとき、書き込みを行なわない他のメモリセル（非選択メモリセル）ＣＴ２〜ＣＴ８については、ウェルＷＥの電位を−１０．５Ｖとし、ワード線ＷＬ２の電位を−１０．５Ｖとする。そして、ソース線ＳＬ１〜ＳＬ４の電位を−１０．５Ｖとし、データ線ＤＬ１〜ＤＬ４の電位をフローティング状態とする。これにより、セルトランジスタＣＴ２〜ＣＴ８の電荷蓄積膜に電荷が注入されず、セルトランジスタＣＴ２〜ＣＴ８ではデータの書き込みが行なわれない。
【００６３】
次に、読み出し動作について説明する。例えば、セルトランジスタＣＴ１に「１」データが書き込まれていて、セルトランジスタＣＴ１のしきい値電圧が高くなっている一方、セルトランジスタＣＴ２には「０」データが格納されていて、セルトランジスタＣＴ２のしきい値電圧が低くなっているとする。この状態で、セルトランジスタＣＴ１〜ＣＴ２のデータを読み出す場合を考える。この場合、ウェルＷＥの電位を−２Ｖ、ワード線ＷＬ１の電位を０Ｖとする。また、ソース線ＳＬ１〜ＳＬ２の電位を０Ｖとし、データ線ＤＬ１〜ＤＬ２の電位を１Ｖとする。これにより、セルトランジスタＣＴ１〜ＣＴ２のデータが読み出される。このとき、セルトランジスタＣＴ１のしきい値電圧は高い一方、セルトランジスタＣＴ２のしきい値電圧は低くなっている。このため、データ線ＤＬ１の電位は変化しない一方、データ線ＤＬ２の電位は下がる。これにより、セルトランジスタＣＴ１〜ＣＴ２に記憶されているデータを読み出すことができる。なお、読み出しを行なわない他のメモリセルトランジスタＣＴ３〜ＣＴ８については、ウェルＷＥの電位を−２Ｖ、ワード線ＷＬ２の電位を−２Ｖとする。また、ソース線ＳＬ３〜ＳＬ４の電位を０Ｖとし、データ線ＤＬ３〜ＤＬ４の電位を０Ｖとする。これにより、セルトランジスタＣＴ３〜ＣＴ８はオンしない。以上のようにして、メモリセル形成領域に形成されているメモリセル（ＭＯＮＯＳ型トランジスタ）を動作させることができる。
【００６４】
次に、本実施の形態１における半導体装置の製造方法について説明するが、まず、始めに本発明者が検討した技術における問題点を説明し、その後、本実施の形態１における半導体装置の製造方法について説明する。
【００６５】
以下に、本発明者が検討した技術における問題点を図６〜図１０で説明する。図６〜図１０は、第１領域ＦＲ（メモリセル形成領域ＭＣＲと境界領域ＢＯＲ）が図示されている。まず、図６に示すように、半導体基板１Ｓに素子分離領域ＳＴＩを形成した後、半導体基板１Ｓ内に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ウェル分離層ＮＩＳＯ、ｐ型ウェルＰＷＬ２およびｎ型ウェルＮＷＬ１を形成する。そして、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
【００６６】
このポリシリコン膜ＰＦ１は、半導体基板１Ｓの主面の全面に形成される。したがって、メモリセル形成領域ＭＣＲおよび境界領域ＢＯＲを含む第１領域ＦＲ上にポリシリコン膜ＰＦ１が形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜ＰＦ１をパターニングする。ポリシリコン膜ＰＦ１のパターニングは、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去するように行なわれる。この結果、図６に示すように、メモリセル形成領域ＭＣＲのポリシリコン膜ＰＦ１は除去される一方、境界領域ＢＯＲにはポリシリコン膜ＰＦ１が残存する。このため、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間にはポリシリコン膜ＰＦ１による段差が生じることになる。
【００６７】
続いて、図７に示すように、半導体基板１Ｓの主面上に酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ２を順次形成する。そして、酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ２を形成する。ポリシリコン膜ＰＦ２も、例えば、ＣＶＤ法により形成することができる。ポリシリコン膜ＰＦ２は、メモリセル形成領域ＭＣＲおよび境界領域ＢＯＲにわたって形成されるので、ポリシリコン膜ＰＦ２は、メモリセル形成領域ＭＣＲと境界領域ＢＯＲとの間に形成されている段差を反映して形成されることになる。
【００６８】
そして、図８に示すように、ポリシリコン膜ＰＦ２上にレジスト膜ＦＲ５を形成する。その後、レジスト膜ＦＲ５に対して露光処理を行なう。具体的には、マスクＭＫを介して露光光をレジスト膜ＦＲ５に照射する。このマスクＭＫは、メモリセル形成領域ＭＣＲに形成されるメモリゲート電極を加工するためのマスクである。このとき、メモリゲート電極を設計値通りに加工するためには、マスクＭＫが形成されていない領域にあるレジスト膜ＦＲ５にだけ露光光が照射され、マスクＭＫが形成されている領域にあるレジスト膜ＦＲ５には露光光が遮光されることが望ましい。ところが、図８に示すように、レジスト膜ＦＲ５に照射された露光光は、レジスト膜ＦＲ５の下層に形成されているポリシリコン膜ＰＦ２などによって乱反射される。この乱反射した露光光がマスクＭＫで遮光されているレジスト膜ＦＲ５に達すると、マスクＭＫで遮光されるべきレジスト膜ＦＲ５にも乱反射による露光光が照射され感光することになる。このようにして露光処理が施されたレジスト膜ＦＲ５に対して現像処理を施してレジスト膜ＦＲ５をパターニングする。このレジスト膜ＦＲ５のパターニングは、乱反射による意図しない領域への露光により設計値通りのパターニングにならなくなる。この結果、ポリシリコン膜ＰＦ２を加工して形成されるメモリゲート電極の形状も設計値からずれて、メモリゲート電極の加工精度が劣化することになる。
【００６９】
そこで、露光時にレジスト膜ＦＲ５の下層に形成されている下地膜からの乱反射を防止するため、下地膜上に反射防止膜を形成し、この反射防止膜上にレジスト膜ＦＲ５を形成することが行なわれている。図９は、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成し、この反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ５を形成している。これにより、マスクＭＫを介した露光処理の際、レジスト膜ＦＲの下層に形成された膜からの乱反射を反射防止膜ＢＡＲＣによって抑制することができる。この結果、レジスト膜ＦＲ５のパターニング精度が向上してメモリゲート電極の加工精度を向上することができる。
【００７０】
しかし、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、本発明者が検討した技術では、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間に段差が形成されているため、露光光による乱反射を効果的に防止することができない状況が発生するのである。すなわち、レジスト膜ＦＲ５の下層に形成される反射防止膜ＢＡＲＣは、通常、塗布法によって形成される。このため、下地膜であるポリシリコン膜ＰＦ２に段差があると、段差の高い領域に形成されている反射防止膜ＢＡＲＣが段差の低い領域に流れてしまい、段差の高い領域に塗布されている反射防止膜が消失することが生じる。つまり、段差近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまい、段差の上部では反射防止膜ＢＡＲＣを形成しているにもかかわらず、反射防止膜ＢＡＲＣが形成されていない事態が生じることになる。このことから、段差の上部に照射された露光光は乱反射を起こす。この結果、乱反射した露光光がマスクＭＫで遮光されている領域のレジスト膜ＦＲ５に照射されてしまい意図しない露光（感光）が行なわれてしまう。したがって、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、下地膜（ポリシリコン膜ＰＦ２）に段差が生じていると、反射防止膜ＢＡＲＣの効果が低減してしまうことになる。
【００７１】
このようにして露光処理が施されたレジスト膜ＦＲ５に対して現像処理を施してレジスト膜ＦＲ５をパターニングする。このレジスト膜ＦＲ５のパターニングは、乱反射による意図しない領域への露光により設計値通りのパターニングにならなくなる。この結果、ポリシリコン膜ＰＦ２を加工して形成されるメモリゲート電極の形状も設計値からずれて、メモリゲート電極の加工精度が劣化することになる。
【００７２】
具体的には、図１０に示すように、加工されるメモリゲート電極ＭＧ１、ＭＧ２の加工精度が劣化することになる。例えば、図１０には、２つのメモリゲート電極ＭＧ１、ＭＧ２が形成されているが、段差からの乱反射によって最外周に形成されているメモリゲート電極ＭＧ１のゲート幅が内側に形成されているメモリゲート電極ＭＧ２のゲート幅よりも細くなる現象が生じる。以上より、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、下地膜（ポリシリコン膜ＰＦ２）に段差があると、段差の近傍で反射防止膜ＢＡＲＣが流れてしまうことが起こる。このため、レジスト膜ＦＲ５の下層に反射防止膜ＢＡＲＣを形成しても、段差領域では実質的に反射防止膜ＢＡＲＣの効果が低減して露光光の乱反射を抑制できなくなる。したがって、段差領域に近い領域に形成されるメモリゲートＭＧ１が最も乱反射の影響を受けて加工精度が劣化するのである。つまり、メモリセル形成領域ＭＣＲと境界領域ＢＯＲとの境界に近い領域に形成されるメモリゲート電極ＭＧ１の加工精度が乱反射による影響を受けることになる。言い換えれば、メモリセル形成領域ＭＣＲの最外周に形成されるメモリゲートＭＧ１の加工精度は、レジスト膜ＦＲ５の下層に形成される下地膜からの乱反射に大きく影響を受けることになる。
【００７３】
ここで、段差の影響により反射防止膜ＢＡＲＣの機能が低減されることに注目すると、下地膜であるポリシリコン膜ＰＦ２に形成される段差を無くすことが考えられるが、以下に示す理由により本発明者が検討した技術では、下地膜であるポリシリコン膜ＰＦ２に段差が生じているのである。このことについて説明する。まず、本発明者が検討した技術では、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタを形成し、周辺回路形成領域にＭＩＳＦＥＴを形成することを前提としている。したがって、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタのメモリゲート電極を形成し、周辺回路形成領域にＭＩＳＦＥＴのゲート電極を形成することになる。このため、本発明者が検討した技術では、まず、周辺回路形成領域に形成されるＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、その後、メモリセル形成領域ＭＣＲにＭＯＮＯＳ型トランジスタのメモリゲート電極加工用のポリシリコン膜ＰＦ２を形成しているのである。つまり、ＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１と、ＭＯＮＯＳ型トランジスタのメモリゲート電極加工用のポリシリコン膜ＰＦ２の２つの膜が必要となるのである。このとき、まず、始めに、ＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を半導体基板１Ｓ上に形成した後、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去している（図６参照）。これにより、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間に段差が生じることになる。その後、メモリセル形成領域を含む半導体基板１Ｓにポリシリコン膜ＰＦ２を形成するので、ポリシリコン膜ＰＦ２は、下地の段差を反映して段差を有することになる。
【００７４】
このとき、先に、メモリゲート電極加工用のポリシリコン膜ＰＦ２を形成してメモリゲート電極を加工し、その後、半導体基板１Ｓ上に、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成することが考えられる。この場合、メモリゲート電極加工用のポリシリコン膜ＰＦ２は段差のない半導体基板１Ｓ上に形成されて、かつ、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成する前にメモリゲート電極が加工される。このため、メモリゲート電極の加工の際、レジスト膜ＦＲ５の下地膜（ポリシリコン膜ＰＦ２）に段差が生じず、段差による反射防止膜ＢＡＲＣの流出という現象を抑制することができると考えられる。したがって、レジスト膜ＦＲ５の下層にはほぼ均一に反射防止膜ＢＡＲＣが形成され、レジスト膜ＦＲ５の下層に形成されている下地膜（ポリシリコン膜ＰＦ２）からの乱反射の影響を抑制することができると考えられる。
【００７５】
しかし、先に、メモリゲート電極を形成した後、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成する場合には以下に示す不都合が生じる。例えば、上述した製造工程では、メモリゲート電極を形成した後、周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜を形成する工程が存在することになる。この工程は、例えば、熱酸化法で実施されるが、この熱酸化工程で、メモリゲート電極にバーズビークが生じるのである。メモリゲート電極にバーズビークが生じると、ＭＯＮＯＳ型トランジスタの特性劣化が生じる。このことから、メモリゲート電極を形成した後、周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成することは望ましくないのである。以上より、本発明者が検討した技術では、まず、半導体基板１Ｓ上に周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、その後、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去する。そして、メモリセル形成領域ＭＣＲを含む半導体基板１Ｓ上にメモリゲート電極加工用のポリシリコン膜ＰＦ２を形成しているのである。このような製造工程では、メモリゲート電極を形成する前に、周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜を形成する工程が存在することから、メモリゲート電極にバーズビークが発生することを抑制できる利点があることになる。
【００７６】
ところが、このような製造工程をとると、半導体基板１Ｓ上に周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、その後、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去することになるので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの間に段差が生じることになる。そして、この段差を反映してメモリゲート電極加工用のポリシリコン膜ＰＦ２が形成され、さらに、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣが塗布されることになる。この結果、上述したように、本発明者が検討した技術によれば、段差に起因した反射防止膜ＢＡＲＣの効果の低減という問題が顕在化するのである。
【００７７】
そこで、本実施の形態１における半導体製造方法では、本発明者が検討した技術と同様に、半導体基板１Ｓ上に周辺回路を構成するＭＩＳＦＥＴのゲート電極加工用のポリシリコン膜ＰＦ１を形成し、メモリセル形成領域ＭＣＲに形成されているポリシリコン膜ＰＦ１を除去する。そして、メモリセル形成領域ＭＣＲを含む半導体基板１Ｓにメモリゲート電極加工用のポリシリコン膜ＰＦ２を形成することを前提とする。この場合、本発明者が検討した技術では、段差による反射防止膜ＢＡＲＣの消失に起因したメモリゲート電極の加工精度の劣化が問題となるが、本実施の形態１では、以下に示す工夫を施している。この工夫を施した本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。本実施の形態１では、第１領域ＦＲ（メモリセル形成領域ＭＣＲと境界領域ＢＯＲ）と第１領域ＦＲの外部にある周辺回路形成領域ＰＥＲを図示して説明することにする。
【００７８】
まず、図１１に示すように、ホウ素（Ｂ）などのｐ型不純物を導入したシリコン単結晶よりなる半導体基板１Ｓを用意する。このとき、半導体基板１Ｓは、略円盤形状をした半導体ウェハの状態になっている。そして、半導体基板１Ｓの活性領域を分離する素子分離領域ＳＴＩを形成する。素子分離領域ＳＴＩは、素子が互いに干渉しないようにするために設けられる。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域ＳＴＩを形成している。すなわち、半導体基板１Ｓにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むように半導体基板１Ｓ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、半導体基板１Ｓ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【００７９】
続いて、図１２に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ１を形成する。そして、レジスト膜ＦＲ１に対して露光、現像処理を施すことにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、メモリセル形成領域ＭＣＲから境界領域ＢＯＲ内の素子分離領域ＳＴＩが形成されていない領域の一部にかけてレジスト膜ＦＲ１が残存しないように、かつ、周辺回路形成領域ＰＥＲにレジスト膜ＦＲ１が残存しないように行なわれる。このようにしてパターニングされたレジスト膜ＦＲ１をマスクにしたイオン注入法により、半導体基板１Ｓ内にウェル分離層ＮＩＳＯを形成する。このウェル分離層ＮＩＳＯは、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成された半導体領域である。ウェル分離層ＮＩＳＯは、メモリセル形成領域ＭＣＲと周辺回路形成領域ＰＥＲに形成される。
【００８０】
次に、図１３に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光、現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、メモリセル形成領域ＭＣＲ、境界領域ＢＯＲおよび周辺回路形成領域ＰＥＲのうちｐチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ２が残存し、周辺回路形成領域ＰＥＲのうちｎチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ２が残存しないように行なわれる。このようにしてパターニングされたレジスト膜ＦＲ２をマスクにしたイオン注入法により、半導体基板１Ｓ内にｐ型ウェルＰＷＬ１を形成する。このｐ型ウェルＰＷＬ１は、半導体基板１Ｓ内にホウ素（ボロン）などのｐ型不純物を導入することにより形成された半導体領域である。ｐ型ウェルＰＷＬ１は、周辺回路形成領域ＰＥＲのｎチャネル型ＭＩＳＦＥＴ形成領域に形成される。
【００８１】
続いて、図１４に示すように、半導体基板１Ｓ上にレジスト膜ＦＲ３を形成する。そして、レジスト膜ＦＲ３に対して露光、現像処理を施すことにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、メモリセル形成領域ＭＣＲ、境界領域ＢＯＲの一部および周辺回路形成領域ＰＥＲのうちｎチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ３が残存し、境界領域ＢＯＲ内で素子分離領域ＳＴＩが形成されていない領域を含む境界領域ＢＯＲの一部および周辺回路形成領域ＰＥＲのうちｐチャネル型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ３が残存しないように行なわれる。このようにしてパターニングされたレジスト膜ＦＲ３をマスクにしたイオン注入法により、半導体基板１Ｓ内にｎ型ウェルＮＷＬ１を形成する。このｎ型ウェルＮＷＬ１は、半導体基板１Ｓ内にリンや砒素などのｎ型不純物を導入することにより形成された半導体領域である。ｎ型ウェルＮＷＬ１は、境界領域ＢＯＲの一部および周辺回路形成領域ＰＥＲのｐチャネル型ＭＩＳＦＥＴ形成領域に形成される。このとき、境界領域ＢＯＲの一部においては、ｎ型ウェルＮＷＬ１が形成されるが、このｎ型ウェルＮＷＬ１は、深い領域に形成されているウェル分離層ＮＩＳＯと接続するように形成されている。すなわち、境界領域ＢＯＲに形成されているｎ型ウェルＮＷＬ１は、ウェル分離層ＮＩＳＯと電気的に接続されていることになる。
【００８２】
次に、図１５に示すように、半導体基板１Ｓ上にゲート絶縁膜ＧＯＸを形成する。このゲート絶縁膜ＧＯＸは、周辺回路形成領域ＰＥＲに形成されるＭＩＳＦＥＴのゲート絶縁膜となる膜である。したがって、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板１ＳをＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板１Ｓの表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板１Ｓを熱処理し、ゲート絶縁膜ＧＯＸと半導体基板１Ｓとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
【００８３】
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８４】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
【００８５】
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００８６】
続いて、ゲート絶縁膜ＧＯＸ上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用することにより形成することができる。このポリシリコン膜ＰＦ１は、第１領域ＦＲおよび周辺回路形成領域ＰＥＲを含む半導体基板１Ｓ上に形成される。そして、図１６に示すように、ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ４を形成する。このレジスト膜ＦＲ４に対して露光、現像処理を施すことにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、境界領域ＢＯＲのうち、ダミーゲート電極形成領域と周辺回路形成領域ＰＥＲにレジスト膜ＦＲ４が残存し、それ以外の領域にレジスト膜ＦＲ４が残存しないように行なわれる。その後、パターニングしたレジスト膜ＦＲ４をマスクにしたエッチング技術により、ポリシリコン膜ＰＦ１を加工する。これにより、境界領域ＢＯＲにダミーゲート電極ＤＭＹ１を形成することができる。
【００８７】
次に、図１７に示すように、ダミーゲート電極ＤＭＹ１を形成する際に使用したレジスト膜ＦＲ４をそのままマスクに使用してイオン注入法を実施する。これにより、メモリセル形成領域ＭＣＲにｐ型ウェルＰＷＬ２を形成する。ｐ型ウェルＰＷＬ２は、半導体基板１Ｓ内にホウ素（ボロン）などのｐ型不純物を導入することにより形成された半導体領域である。本実施の形態１では、ダミーゲート電極ＤＭＹ１を形成する際に使用したマスク（レジスト膜ＦＲ４）をそのままイオン注入法のマスクに使用することにより、マスクの削減を図ることができる。
【００８８】
続いて、パターニングしたレジスト膜ＦＲ４を除去した後、図１８に示すように、半導体基板１Ｓの主面の全面に、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ２を順次形成する。酸化シリコン膜ＯＸ１は、例えば、熱酸化法を使用して形成され、酸化シリコン膜ＯＸ２は、例えば、ＩＳＳＧ（Ｉｎ ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）酸化法を使用して形成され、窒化シリコン膜ＳＩＮは、例えば、ＣＶＤ法を使用することにより形成することができる。そして、酸化シリコン膜ＯＸ２上にポリシリコン膜ＰＦ２を形成する。ポリシリコン膜ＰＦ２は、例えば、ＣＶＤ法により形成することができる。ポリシリコン膜ＰＦ１は、ダミーゲート電極ＤＭＹ１を形成したことによる段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。具体的に、ポリシリコン膜ＰＦ２は、ギャップ溝ＧＡＰを埋め込むように形成されるので、ギャップ溝ＧＡＰ上でポリシリコン膜ＰＦ２の凹部ＣＯＮが形成される。
【００８９】
次に、図１９に示すように、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。この反射防止膜ＢＡＲＣは例えば塗布法により形成することができる。そして、この反射防止膜ＢＡＲＣ上にレジスト膜ＦＲ５を形成する。このとき、本実施の形態１の特徴は、反射防止膜ＢＡＲＣがほぼ均一にポリシリコン膜ＰＦ２上に形成される点にある。詳細には、本実施の形態１では、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、ポリシリコン膜ＰＦ２上に形成される反射防止膜ＢＡＲＣを半導体基板１Ｓの全体にわたってほぼ均一に形成することができるのである。
【００９０】
この理由について説明する。ポリシリコン膜ＰＦ２においても段差ＤＩＦの形状を反映してステップ形状になっている。したがって、このステップ形状をしたポリシリコン膜ＰＦ２上に形成される流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまい、段差ＤＩＦの上部では反射防止膜ＢＡＲＣを形成しているにもかかわらず、反射防止膜ＢＡＲＣが形成されていない事態が生じることになる。しかし、本実施の形態１では、ポリシリコン膜ＰＦ１を加工してダミーゲート電極ＤＭＹ１を形成している。このダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１とポリシリコン膜ＰＦ１との間にギャップ溝ＧＡＰが形成される。このギャップ溝ＧＡＰが形成されることにより、ダミーゲート電極ＤＭＹ１およびポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２に、凹部ＣＯＮが形成される。この凹部ＣＯＮには反射防止膜ＢＡＲＣが埋め込まれることになる。このことから、本実施の形態１では、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣ（反射防止膜ＢＡＲＣを構成する材料）が段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができるのである。
【００９１】
次に、図２０に示すように、マスクＭＫを介してレジスト膜ＦＲ５に露光処理を実施する。このとき、マスクＭＫを形成している領域のレジスト膜ＦＲ５は露光光の照射が遮断される。一方、マスクＭＫが形成されていない領域のレジスト膜ＦＲ５には露光光が照射される。そして、露光光が照射されたレジスト膜ＦＲ５は感光するが、露光光の一部はレジスト膜ＦＲ５を透過する。このレジスト膜ＦＲ５を透過した露光光が下地膜（ポリシリコン膜ＰＦ２）で乱反射するとマスクＭＫで覆われている領域のレジスト膜ＦＲ５にも意図しない露光が行なわれることになる。しかし、本実施の形態１では、レジスト膜ＦＲ５と下地膜であるポリシリコン膜ＰＦ２の間に反射防止膜ＢＡＲＣが形成されているので、レジスト膜ＦＲ５を透過した露光光が下地膜で乱反射することを抑制できる。特に、本実施の形態１では、ダミーゲート電極ＤＭＹ１を形成し、このダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２が形成されているので、ポリシリコン膜ＰＦ２は、段差ＤＩＦを反映したステップ状の形状になるとともに、ギャップ溝ＧＡＰを反映して凹部ＣＯＮが形成される。したがって、段差ＤＩＦによって段差ＤＩＦ近傍の高い領域から低い領域へ流動性の高い反射防止膜ＢＡＲＣが流出しても、凹部ＣＯＮに反射防止膜ＢＡＲＣが蓄積されているので、段差ＤＩＦ近傍の領域で消失した反射防止膜ＢＡＲＣが凹部ＣＯＮから充分な反射防止膜ＢＡＲＣが補充される。このため、本実施の形態１によれば、段差ＤＩＦにおいても、露光光の乱反射を充分に抑制できる程度の膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。
【００９２】
続いて、図２１に示すように、パターニングしたレジスト膜ＦＲ５をマスクにしてポリシリコン膜ＰＦ２を加工することにより、メモリセル形成領域ＭＣＲにメモリゲート電極ＭＧを形成する。このとき、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる。つまり、メモリセル形成領域ＭＣＲの最外周に形成されているメモリゲート電極ＭＧにおいても、ゲート幅が他のメモリゲート電極ＭＧに比べて細くなることを防止できる。このことから、本実施の形態１によれば、段差による反射防止膜ＢＡＲＣの消失に起因したレジスト膜ＦＲ５のパターニング精度の劣化を改善することができるので、メモリゲート電極ＭＧの加工精度を向上することができるのである。なお、図２１に示すように、メモリゲート電極ＭＧを加工した後、このメモリゲート電極ＭＧの下層にある酸化シリコン膜ＯＸ２、窒化シリコン膜ＳＩＮおよび酸化シリコン膜ＯＸ１も加工される。これにより、メモリゲート電極ＭＧの下層に、酸化シリコン膜ＯＸ１からなる第１電位障壁膜ＥＢ１を形成し、この第１電位障壁膜ＥＢ１上に形成されている窒化シリコン膜からなる電荷蓄積膜ＥＣを形成することができる。さらに、この電荷蓄積膜ＥＣ上に酸化シリコン膜ＯＸ２からなる第２電位障壁膜ＥＢ２を形成することができる。メモリゲート電極ＭＧを加工する工程において、ダミーゲート電極ＤＭＹ１の側壁にはサイドウォールＳＷ１が形成される。この工程においては、メモリセル形成領域ＭＣＲの外周側にメモリゲート電極ＭＧの加工精度を確保するのに必要なスペースを置く必要がある。
【００９３】
次に、図２２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＰＥＲにポリシリコン膜ＰＦ１よりなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。このとき、同時に境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１も加工して、ダミーゲート電極ＤＭＹ１の中央部に開口部ＯＰを形成する。この開口部ＯＰからは、半導体基板１Ｓに形成されているｎ型ウェルＮＷＬ１が露出することになる。
【００９４】
続いて、図２３に示すように、メモリセル形成領域ＭＣＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリゲート電極ＭＧに整合した半導体基板１Ｓ内に浅いｎ型不純物拡散領域ＥＸ１を形成する。この浅いｎ型不純物拡散領域ＥＸ１は、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。同様に、周辺回路形成領域ＰＥＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ１に整合した半導体基板１Ｓ内に浅いｎ型不純物拡散領域ＥＸ２を形成する。この浅いｎ型不純物拡散領域ＥＸ２もリンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。さらに、周辺回路形成領域ＰＥＲにおいては、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２に整合した半導体基板１Ｓ内に浅いｐ型不純物拡散領域ＥＸ３を形成する。この浅いｐ型不純物拡散領域ＥＸ３は、例えば、ボロンなどのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域である。
【００９５】
その後、図２４に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜などからなる絶縁膜を形成した後、この絶縁膜を異方性エッチングすることにより、サイドウォールＳＷ２を形成する。具体的には、メモリゲート電極ＭＧの両側の側壁にサイドウォールＳＷ２が形成され、ダミーゲート電極ＤＭＹ１の側壁にもサイドウォールＳＷ２が形成される。さらに、周辺回路形成領域ＰＥＲにおいても、ゲート電極Ｇ１およびゲート電極Ｇ２の側壁にサイドウォールＳＷ２が形成される。
【００９６】
そして、メモリセル形成領域ＭＣＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリゲート電極ＭＧの側壁に形成されているサイドウォールＳＷ２に整合した半導体基板１Ｓ内に深いｎ型不純物拡散領域ＮＲ１を形成する。この深いｎ型不純物拡散領域ＮＲ１は、リンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｎ型不純物拡散領域ＮＲ１には、浅いｎ型不純物拡散領域ＥＸ１よりも高濃度にｎ型不純物が導入されている。浅いｎ型不純物拡散領域ＥＸ１と深いｎ型不純物拡散領域ＮＲ１により、ＭＯＮＯＳ型トランジスタのソース領域およびドレイン領域が形成される。
【００９７】
同様に、周辺回路形成領域ＰＥＲにおいて、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷ２に整合した半導体基板１Ｓ内に深いｎ型不純物拡散領域ＮＲ２を形成する。この深いｎ型不純物拡散領域ＮＲ２もリンや砒素などのｎ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｎ型不純物拡散領域ＮＲ２には、浅いｎ型不純物拡散領域ＥＸ２よりも高濃度にｎ型不純物が導入されている。浅いｎ型不純物拡散領域ＥＸ２と深いｎ型不純物拡散領域ＮＲ２により、ｎチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域が形成される。
【００９８】
同様に、周辺回路形成領域ＰＥＲにおいては、フォトリソグラフィ技術およびイオン注入法を使用することにより、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷ２に整合した半導体基板１Ｓ内に深いｐ型不純物拡散領域ＰＲ１を形成する。この深いｐ型不純物拡散領域ＰＲ１は、例えば、ボロンなどのｐ型不純物を半導体基板１Ｓ内に導入した半導体領域である。このとき、深いｐ型不純物拡散領域ＰＲ１には、浅いｐ型不純物拡散領域ＥＸ３よりも高濃度にｎ型不純物が導入されている。浅いｐ型不純物拡散領域ＥＸ３と深いｎ型不純物拡散領域ＰＲ１により、ｐチャネル型ＭＩＳＦＥＴのソース領域およびドレイン領域が形成される。
【００９９】
さらに、メモリセル形成領域において、最外周に形成されているメモリゲート電極ＭＧの外側に露出しているｐ型ウェルＰＷＬ２の表面にｐ型半導体領域ＰＲ２を形成する。そして、境界領域ＢＯＲにおいて、ダミーゲート電極ＤＭＹ１の中央部に形成された開口部ＯＰから露出しているｎ型ウェルＮＷＬ１の表面にｎ型半導体領域ＮＲ３を形成する。
【０１００】
次に、シリサイド工程について図２４を参照しながら説明する。半導体基板１Ｓ上にコバルト膜を形成する。このとき、メモリセル形成領域ＭＣＲでは、露出しているメモリゲート電極ＭＧと、半導体基板１Ｓに露出している深いｎ型不純物拡散領域ＮＲ１にもコバルト膜が直接接する。さらに、半導体基板１Ｓの表面に形成されているｐ型半導体領域ＰＲ２上にも直接コバルト膜が接触する。また、境界領域ＢＯＲにおいても、ダミーゲート電極ＤＭＹ１や、半導体基板１Ｓの表面に形成されているｎ型半導体領域ＮＲ３にも直接コバルト膜が接触する。一方、周辺回路形成領域ＰＥＲでも、ゲート電極Ｇ１、Ｇ２、深いｎ型不純物拡散領域ＮＲ２および深いｐ型不純物拡散領域ＰＲ１にも直接コバルト膜が接触する。
【０１０１】
その後、半導体基板１Ｓに対して熱処理を実施する。これにより、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧと、深いｎ型不純物拡散領域ＮＲ１と、ｐ型半導体領域ＰＲ２にコバルトシリサイド膜ＣＳを形成する。これにより、メモリゲート電極ＭＧは、ポリシリコン膜ＰＦ２とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、メモリゲート電極ＭＧの低抵抗化のために形成される。同様に、上述した熱処理により、ｐ型半導体領域ＰＲ２や深いｎ型不純物拡散領域ＮＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、ｐ型半導体領域ＰＲ２や深いｎ型不純物拡散領域ＮＲ１においても低抵抗化を図ることができる。
【０１０２】
同様に、境界領域ＢＯＲにおいても、ダミーゲート電極ＤＭＹ１と、ｎ型半導体領域ＮＲ３にコバルトシリサイド膜ＣＳを形成する。これにより、ダミーゲート電極ＤＭＹ１は、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。上述した熱処理により、ｎ型半導体領域ＮＲ３の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、ｎ型半導体領域ＮＲ３においても低抵抗化を図ることができる。
【０１０３】
さらに、周辺回路形成領域ＰＥＲにおいても、ゲート電極Ｇ１、Ｇ２を構成するポリシリコン膜ＰＦ１とコバルト膜を反応させて、コバルトシリサイド膜ＣＳを形成する。これにより、ゲート電極Ｇ１、Ｇ２は、それぞれ、ポリシリコン膜ＰＦ１とコバルトシリサイド膜ＣＳの積層構造となる。コバルトシリサイド膜ＣＳは、ゲート電極Ｇ１、Ｇ２の低抵抗化のために形成される。上述した熱処理により、深いｎ型不純物拡散領域ＮＲ２や深いｐ型不純物拡散領域ＰＲ１の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜ＣＳが形成される。このため、深いｎ型不純物拡散領域ＮＲ２や深いｐ型不純物拡散領域ＰＲ１においても低抵抗化を図ることができる。
【０１０４】
そして、未反応のコバルト膜は、半導体基板１Ｓ上から除去される。なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜を形成するようにしてもよい。以上のようにして、半導体基板１Ｓのメモリセル形成領域ＭＣＲに複数のメモリセル（ＭＯＮＯＳ型トランジスタ）とｐ型ウェル給電領域を形成し、周辺回路形成領域ＰＥＲにｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを形成することができる。そして、境界領域においては、ｎ型ウェル給電領域を形成することができる。
【０１０５】
次に、配線工程について、図４を参照しながら説明する。図４に示すように、半導体基板１Ｓの主面上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成され、例えばＴＥＯＳ（tetra ethyl ortho silicate）を原料としたＣＶＤ法を使用して形成することができる。その後、層間絶縁膜ＩＬ１の表面を、例えばＣＭＰ（Chemical Mechanical Polishing）法を使用して平坦化する。なお、層間絶縁膜ＩＬ１を窒化シリコン膜と酸化シリコン膜の積層膜から形成してもよい。つまり、窒化シリコン膜を層間絶縁膜ＩＬ１にコンタクトホールを形成する際のエッチングストッパ膜として使用することもできる（ＳＡＣ（Self Align Contact））。
【０１０６】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、層間絶縁膜ＩＬ１にコンタクトホールＣＮＴ１〜ＣＮＴ４を形成する。このコンタクトホールＣＮＴ１〜ＣＮＴ２はメモリセル形成領域ＭＣＲに形成され、コンタクトホールＣＮＴ３は境界領域ＢＯＲに形成される。そして、コンタクトホールＣＮＴ４は周辺回路形成領域ＰＥＲに形成される。
【０１０７】
ここで、コンタクトホールＣＮＴ２は、メモリセル形成領域ＭＣＲ内でメモリゲート電極ＭＧの加工精度を確保するのに必要なスペースに形成されるが、メモリセル形成領域ＭＣＲの外側の境界領域ＦＲに形成されたダミーゲート電極ＤＭＹ１の外側に形成することも可能である。しかし、その場合には、半導体チップの面積が大きくなってしまうという不具合が生じてしまう。そのため、本実施の形態１では、メモリセル領域ＭＣＲ内のメモリゲート電極ＭＧの加工精度を確保するのに必要なスペースとして置かれた領域にコンタクトホールＣＮＴ２を形成することで、半導体チップの面積が拡大しないようなレイアウトを可能にしている。
【０１０８】
次に、コンタクトホールＣＮＴ１〜ＣＮＴ４の底面および内壁を含む層間絶縁膜ＩＬ１上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１０９】
続いて、コンタクトホールＣＮＴ１〜ＣＮＴ４を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、層間絶縁膜ＩＬ１上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法を使用して除去することにより、プラグＰＬＧ１〜ＰＬＧ４を形成することができる。
【０１１０】
次に、図４に示すように、プラグＰＬＧ１〜ＰＬＧ４を形成した層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ２に溝を形成する。その後、溝内を含む層間絶縁膜ＩＬ２上にタンタル／窒化タンタル膜を形成する。このタンタル／窒化タンタル膜は、例えば、スパッタリング法により形成することができる。続いて、タンタル／窒化タンタル膜上に薄い銅膜よりなるシード膜を、例えば、スパッタリング法で形成した後、このシード膜を電極とする電解めっき法により、溝を形成した層間絶縁膜ＩＬ２上に銅膜を形成する。その後、溝の内部以外の層間絶縁膜ＩＬ２上に露出している銅膜を、例えば、ＣＭＰ法で研磨して除去することにより、層間絶縁膜ＩＬ２に形成された溝内にだけ銅膜を残す。これにより、配線Ｌ１を形成することができる。さらに、配線Ｌ１の上層に多層配線を形成するが、ここでの説明は省略する。このようにして、最終的に本実施の形態１における半導体装置を製造することができる。
【０１１１】
本実施の形態１では、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣが段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。したがって、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる顕著な効果が得られる。
【０１１２】
さらに、本実施の形態１では、ダミーゲート電極ＤＭＹ１の中央部に開口部ＯＰを形成し、この開口部ＯＰで露出するｎ型ウェルＮＷＬ１に給電している。つまり、ダミーゲート電極ＤＭＹ１は、主に、製造工程中における反射防止膜ＢＡＲＣの流出を抑制する目的で形成されているが、この目的を実現した後は、ｎ型ウェルＮＷＬ１およびウェル分離層ＮＩＳＯ（ディープウェル）への給電領域として機能することになる。すなわち、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１直下の半導体基板１Ｓ内にはウェル分離層ＮＩＳＯと接続するｎ型ウェルＮＷＬ１が形成できるので、このダミーゲート電極ＤＭＹ１を形成した境界領域ＢＯＲを、ｎ型ウェルＮＷＬ１への給電領域として利用しているものである。これにより、ｎ型ウェルＮＷＬ１やウェル分離層ＮＩＳＯへの新たな給電領域を設ける必要がなくなるので、半導体装置の小型化を図ることができる。
【０１１３】
なお、本実施の形態１では、ダミーゲート電極ＤＭＹ１を形成することにより、メモリゲート電極ＭＧの加工精度を向上することができる。特に、メモリセル形成領域ＭＣＲの最外周領域に形成されているメモリゲート電極の加工不良を抑制することができる。ただし、ダミーゲート電極ＤＭＹ１を形成することにより、メモリセル形成領域ＭＣＲの最外周に形成されているメモリゲート電極ＭＧに加工不良を軽減できるが、さらに、メモリゲート電極ＭＧの加工精度が要求される場合には、最外周に形成されているメモリゲート電極ＭＧを使用しないようにすることもできる。すなわち、メモリセル形成領域ＭＣＲの最外周に形成されているメモリゲート電極ＭＧの加工精度が問題となるので、このメモリゲート電極ＭＧをメモリセルとして機能させないことも有効である。
【０１１４】
（実施の形態２）
前記実施の形態１では、図４に示すように、ダミーゲート電極ＤＭＹ１の中央部に開口部を設けることにより、ダミーゲート電極ＤＭＹ１下に形成されるｎ型ウェルＮＷＬ１に電位を供給するプラグＰＬＧ３を形成する例を示した。本実施の形態２では、ダミーゲート電極ＤＭＹ１をそのまま残存させる例について説明する。すなわち、本実施の形態２では、ダミーゲート電極ＤＭＹ１の中央部に開口部を設けない例について説明する。
【０１１５】
図２５は、本実施の形態２におけるメモリセルアレイを模式的に示す図である。図２５には、メモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲの外側に形成されている境界領域ＢＯＲが図示されている。メモリセル形成領域ＭＣＲと境界領域ＢＯＲを合わせた領域を第１領域ＦＲと定義している。そして、図２５には図示されていないが、第１領域ＦＲの外側に周辺回路が形成されている周辺回路形成領域が存在する。
【０１１６】
まず、図２５において、メモリセル形成領域ＭＣＲには、複数のメモリセルが形成されている。具体的には、Ｙ軸方向に沿って複数のメモリゲート電極ＭＧ（ワード線）が延在している。そして、Ｙ軸方向と直交するＸ軸方向に複数のソース領域／ドレイン領域Ｓ／Ｄが延在している。このメモリゲート電極ＭＧと、ソース領域／ドレイン領域Ｓ／Ｄが交差する領域にメモリセルが形成されている。したがって、図２５では、複数のメモリセルがアレイ状（行列状）に配置されていることになる。複数のメモリセルがアレイ状に配置されている領域がフラッシュメモリの記憶部にあたる。個々のメモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタから構成されている。複数のメモリセルが形成されている領域の外側には、給電領域ＰＳが形成されている。この給電領域ＰＳから、各メモリセルに共通のウェル（図示せず）に電位が供給されるようになっている。
【０１１７】
次に、メモリセル形成領域ＭＣＲの外側には境界領域ＢＯＲが形成されている。本実施の形態２では、この境界領域ＢＯＲにダミーゲート電極（ダミーゲート）ＤＭＹ１およびダミーゲート電極ＤＭＹ２が形成されている。ダミーゲート電極ＤＭＹ１およびダミーゲート電極ＤＭＹ２は、ゲート電極として機能しないダミーパターンを示している。図２５では、ダミーゲート電極ＤＭＹ１はメモリセル形成領域ＭＣＲを挟むように１対形成されている。すなわち、ダミーゲート電極ＤＭＹ１は、メモリセル形成領域ＭＣＲを左右から挟むように１対で形成されている。同様に、ダミーゲート電極ＤＭＹ２は、メモリセル形成領域ＭＣＲを上下から挟むように１対で形成されている。ダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２とは互いに接続されており、互いに接続されたダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２により、メモリセル形成領域ＭＣＲの周囲が囲まれている。
【０１１８】
続いて、図２６は、第１領域ＦＲ内のメモリセル形成領域ＭＣＲに形成されているＭＯＮＯＳ型トランジスタＱ１、第１領域ＦＲ内の境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１、および、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２、ｐチャネル型ＭＩＳＦＥＴＱ３の構成を示す図である。図２６に示す本実施の形態２における半導体装置の構成は、図４に示す前記実施の形態１における半導体装置の構成とほぼ同様である。異なる点は、ダミーゲート電極ＤＭＹ１の構成である。前記実施の形態１では、ダミーゲート電極ＤＭＹ１の中央部に開口部が設けられ、この開口部の中にプラグＰＬＧ３が形成されている。これに対し、本実施の形態２では、ダミーゲート電極ＤＭＹ１には開口部が設けられていない。つまり、本実施の形態２におけるダミーゲート電極ＤＭＹ１は、前記実施の形態１におけるダミーゲート電極ＤＭＹ１に比べて簡素化された構成をしているということができる。
【０１１９】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。図１１から図２１に示す工程までは、前記実施の形態１と同様である。これにより、本実施の形態２でも前記実施の形態１と同様の効果が得られる。すなわち、本実施の形態２でも、図１９および図２０に示すように、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣが段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。したがって、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる顕著な効果が得られる。
【０１２０】
続いて、図２７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＰＥＲにポリシリコン膜ＰＦ１よりなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。このとき、前記実施の形態１では、境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１も加工して開口部を形成していたが、本実施の形態２では、ダミーゲート電極ＤＭＹ１に開口部を形成する加工は行なわない。これにより、製造工程の簡素化を図ることができる。
【０１２１】
次に、図２８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲにおいて、メモリゲート電極ＭＧに整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。同様に、周辺回路形成領域ＰＥＲにおいて、ゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域ＥＸ２を形成し、ゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ３を形成する。
【０１２２】
続いて、図２９に示すように、メモリゲート電極ＭＧ、ダミーゲート電極ＤＭＹ１、ゲート電極Ｇ１およびゲート電極Ｇ２の側壁にサイドウォールＳＷ２を形成する。その後、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧの側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ１を形成する。さらに、最外周に形成されているメモリゲート電極ＭＧの外側に露出しているｐ型ウェルＰＷＬ２の表面にｐ型半導体領域ＰＲ２を形成する。一方、周辺回路形成領域ＰＥＲにおいては、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ２を形成し、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷ２に整合した深いｐ型不純物拡散領域ＰＲ１を形成する。
【０１２３】
次に、メモリゲート電極ＭＧ、深いｎ型不純物拡散領域ＮＲ１、ｐ型半導体領域ＰＲ２、ダミーゲート電極ＤＭＹ１、ゲート電極Ｇ１、深いｎ型不純物拡散領域ＮＲ２、ゲート電極Ｇ２および深いｐ型不純物拡散領域ＰＲ１のそれぞれの表面にコバルトシリサイド膜ＣＳを形成する。
【０１２４】
その後、前記実施の形態１と同様に配線工程を実施する。このようにして、図２６に示すような本実施の形態２における半導体装置を製造することができる。
【０１２５】
（実施の形態３）
前記実施の形態１および前記実施の形態２では、ダミーゲート電極ＤＭＹ１を残存させる例を示したが、本実施の形態３では、ダミーゲート電極ＤＭＹ１を最終的に除去する例について説明する。
【０１２６】
図３０は、本実施の形態３におけるメモリセルアレイを模式的に示す図である。図３０には、メモリセル形成領域ＭＣＲと、このメモリセル形成領域ＭＣＲの外側に形成されている境界領域ＢＯＲが図示されている。メモリセル形成領域ＭＣＲと境界領域ＢＯＲを合わせた領域を第１領域ＦＲと定義している。そして、図３０には図示されていないが、第１領域ＦＲの外側に周辺回路が形成されている周辺回路形成領域が存在する。
【０１２７】
まず、図３０において、メモリセル形成領域ＭＣＲには、複数のメモリセルが形成されている。具体的には、Ｙ軸方向に沿って複数のメモリゲート電極ＭＧ（ワード線）が延在している。そして、Ｙ軸方向と直交するＸ軸方向に複数のソース領域／ドレイン領域Ｓ／Ｄが延在している。このメモリゲート電極ＭＧと、ソース領域／ドレイン領域Ｓ／Ｄが交差する領域にメモリセルが形成されている。したがって、図３０では、複数のメモリセルがアレイ状（行列状）に配置されていることになる。複数のメモリセルがアレイ状に配置されている領域がフラッシュメモリの記憶部にあたる。個々のメモリセルは、１ビットの単位情報を記憶するための回路であり、記憶部であるＭＯＮＯＳ型トランジスタから構成されている。複数のメモリセルが形成されている領域の外側には、給電領域ＰＳが形成されている。この給電領域ＰＳから、各メモリセルに共通のウェル（図示せず）に電位が供給されるようになっている。
【０１２８】
次に、メモリセル形成領域ＭＣＲの外側には境界領域ＢＯＲが形成されている。本実施の形態２では、この境界領域ＢＯＲにダミーゲート電極（ダミーゲート）は形成されていない。つまり、本実施の形態３では、最終的にダミーゲート電極は除去されるように構成されている。
【０１２９】
続いて、図３１は、第１領域ＦＲ内のメモリセル形成領域ＭＣＲに形成されているＭＯＮＯＳ型トランジスタＱ１、および、周辺回路形成領域ＰＥＲに形成されているｎチャネル型ＭＩＳＦＥＴＱ２、ｐチャネル型ＭＩＳＦＥＴＱ３の構成を示す図である。図３１に示す本実施の形態３における半導体装置の構成は、図４に示す前記実施の形態１における半導体装置の構成とほぼ同様である。異なる点は、本実施の形態３において、ダミーゲート電極が最終的に除去されている点である。
【０１３０】
本実施の形態３における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。図１１から図２１に示す工程までは、前記実施の形態１と同様である。これにより、本実施の形態３でも前記実施の形態１と同様の効果が得られる。すなわち、本実施の形態３でも、図１９および図２０に示すように、ポリシリコン膜ＰＦ１よりなるダミーゲート電極ＤＭＹ１を形成しているので、メモリセル形成領域ＭＣＲと境界領域ＢＯＲの境界にポリシリコン膜ＰＦ１による段差ＤＩＦが形成されるとともに、境界領域ＢＯＲ内にギャップ溝ＧＡＰが形成されている。つまり、ダミーゲート電極ＤＭＹ１を形成することにより、ダミーゲート電極ＤＭＹ１と周辺回路形成領域ＰＥＲを覆うポリシリコン膜ＰＦ１の間にギャップ溝ＧＡＰが形成される。この結果、ダミーゲート電極ＤＭＹ１を含むポリシリコン膜ＰＦ１を覆うように形成されるポリシリコン膜ＰＦ２は、ダミーゲート電極ＤＭＹ１の端部による段差ＤＩＦと境界領域ＢＯＲ内部のギャップ溝ＧＡＰの形状を反映して形成される。このため、ポリシリコン膜ＰＦ２は、段差ＤＩＦにおいてステップ形状となるとともに、ギャップ溝ＧＡＰを埋め込む凹部ＣＯＮが形成される。このような形状にポリシリコン膜ＰＦ２が形成される結果、段差ＤＩＦ近傍の高い領域に形成されている反射防止膜ＢＡＲＣが低い領域に流れてしまっても、凹部ＣＯＮに蓄えられた流動性の高い反射防止膜ＢＡＲＣが段差ＤＩＦ近傍の高い領域に供給される。この結果、段差ＤＩＦ近傍の高い領域において、低い領域に反射防止膜ＢＡＲＣの一部が流出しても、凹部ＣＯＮから反射防止膜ＢＡＲＣが逐次補充されるので、段差ＤＩＦ近傍の高い領域でも反射防止膜ＢＡＲＣが消失することなく所定の膜厚の反射防止膜ＢＡＲＣを確保することができるのである。このため、段差ＤＩＦ近傍の領域においても反射防止を抑制できるのに充分な膜厚の反射防止膜ＢＡＲＣを形成することができる。このことから、本実施の形態１によれば、露光光の意図しない乱反射を抑制することができ、レジスト膜ＦＲ５のパターニング精度を向上することができる。したがって、レジスト膜ＦＲ５のパターニング精度が向上しているので、メモリゲート電極ＭＧの加工精度も向上することができる顕著な効果が得られる。
【０１３１】
続いて、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、周辺回路形成領域ＰＥＲに形成されているポリシリコン膜ＰＦ１を加工する。これにより、周辺回路形成領域ＰＥＲにポリシリコン膜ＰＦ１よりなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。このとき、前記実施の形態１では、境界領域ＢＯＲに形成されているダミーゲート電極ＤＭＹ１も加工して開口部を形成していたが、本実施の形態３では、ダミーゲート電極ＤＭＹ１を除去する。
【０１３２】
次に、図３３に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、メモリセル形成領域ＭＣＲにおいて、メモリゲート電極ＭＧに整合した浅いｎ型不純物拡散領域ＥＸ１を形成する。同様に、周辺回路形成領域ＰＥＲにおいて、ゲート電極Ｇ１に整合した浅いｎ型不純物拡散領域ＥＸ２を形成し、ゲート電極Ｇ２に整合した浅いｐ型不純物拡散領域ＥＸ３を形成する。
【０１３３】
続いて、図３４に示すように、メモリゲート電極ＭＧ、ゲート電極Ｇ１およびゲート電極Ｇ２の側壁にサイドウォールＳＷ２を形成する。その後、メモリセル形成領域ＭＣＲにおいては、メモリゲート電極ＭＧの側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ１を形成する。さらに、最外周に形成されているメモリゲート電極ＭＧの外側に露出しているｐ型ウェルＰＷＬ２の表面にｐ型半導体領域ＰＲ２を形成する。一方、周辺回路形成領域ＰＥＲにおいては、ゲート電極Ｇ１の側壁に形成されたサイドウォールＳＷ２に整合した深いｎ型不純物拡散領域ＮＲ２を形成し、ゲート電極Ｇ２の側壁に形成されたサイドウォールＳＷ２に整合した深いｐ型不純物拡散領域ＰＲ１を形成する。
【０１３４】
次に、メモリゲート電極ＭＧ、深いｎ型不純物拡散領域ＮＲ１、ｐ型半導体領域ＰＲ２、ゲート電極Ｇ１、深いｎ型不純物拡散領域ＮＲ２、ゲート電極Ｇ２および深いｐ型不純物拡散領域ＰＲ１のそれぞれの表面にコバルトシリサイド膜ＣＳを形成する。
【０１３５】
その後、前記実施の形態１と同様に配線工程を実施する。このようにして、図３１に示すような本実施の形態３における半導体装置を製造することができる。
【０１３６】
（実施の形態４）
本実施の形態４では、フラッシュメモリの様々なレイアウトについて説明する。図３５は、本実施の形態４におけるフラッシュメモリのレイアウト例を示す図である。図３５は、図２５とほぼ同様のレイアウトをしている。異なる点は、図３５において、Ｙ軸方向に延在するダミーゲート電極ＤＭＹ１と、Ｘ軸方向に延在するダミーゲート電極ＤＭＹ２が接続されていない点である。このようにダミーゲート電極ＤＭＹ１とダミーゲート電極ＤＭＹ２を配置する場合であっても、前記実施の形態１〜３と同様に、メモリゲート電極の加工精度を向上することができる。
【０１３７】
図３６は、本実施の形態４におけるフラッシュメモリのレイアウト例を示す図である。図３６では、図２５と異なり、フラッシュメモリ形成領域に複数のメモリセル形成領域ＭＣＲ１〜ＭＣＲ４が形成されている。これらのメモリセル形成領域ＭＣＲ１〜ＭＣＲ４のそれぞれに形成されているメモリセルアレイは、図２５と同様の構成をしている。図３６では、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４にそれぞれｐ型ウェル（図示せず）が形成されているが、それぞれのｐ型ウェルは電気的に独立するように構成されている。このように本実施の形態４では、フラッシュメモリ形成領域に複数のメモリセル形成領域ＭＣＲ１〜ＭＣＲ４が形成されているが、それぞれのメモリセル形成領域ＭＣＲ１〜ＭＣＲ４を囲むようにダミーゲート電極ＤＭＹ１Ａ〜ＤＭＹ４Ａが形成されている。これにより、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４に形成されているメモリゲート電極の加工精度を向上することができる。
【０１３８】
図３７は図３６の変形例を示す図である。図３７においても、フラッシュメモリ形成領域に複数のメモリセル形成領域ＭＣＲ１〜ＭＣＲ４が形成されており、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４を囲むようにダミーゲート電極ＤＭＹ５が形成されている。この場合も、各メモリセル形成領域ＭＣＲ１〜ＭＣＲ４に形成されているメモリゲート電極の加工精度を向上することができる。
【０１３９】
図３８は、本実施の形態４におけるフラッシュメモリのレイアウト例を示す図である。図３８では、メモリセル形成領域ＭＣＲ５に２つの独立したメモリセルアレイが形成されている。そして、この２つの独立したメモリセルアレイを囲むようにダミーゲート電極ＤＭＹ６が形成されている。この場合でも、メモリセル形成領域ＭＣＲ５に形成されているメモリゲート電極の加工精度を向上することができる。
【０１４０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１４１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１４２】
１ ＣＰＵ
１Ｃ ＩＣカード
１Ｓ 半導体基板
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
６ Ｉ／Ｏ回路
ＢＡＲＣ 反射防止膜
ＢＯＲ 境界領域
ＣＮＴ１〜ＣＮＴ４ コンタクトホール
ＣＯＮ 凹部
ＣＳ コバルトシリサイド膜
ＣＴ１〜ＣＴ８ セルトランジスタ
ＤＩＦ 段差
ＤＬ１〜ＤＬ４ データ線
ＤＭＹ１ ダミーゲート電極
ＤＭＹ１Ａ〜４Ａ ダミーゲート電極
ＤＭＹ２ ダミーゲート電極
ＤＭＹ５ ダミーゲート電極
ＤＭＹ６ ダミーゲート電極
ＥＢ１ 第１電位障壁膜
ＥＢ２ 第２電位障壁膜
ＥＣ 電荷蓄積膜
ＥＸ１ 浅いｎ型不純物拡散領域
ＥＸ２ 浅いｎ型不純物拡散領域
ＥＸ３ 浅いｐ型不純物拡散領域
ＦＲ 第１領域
ＦＲ１ レジスト膜
ＦＲ２ レジスト膜
ＦＲ３ レジスト膜
ＦＲ４ レジスト膜
ＦＲ５ レジスト膜
ＧＡＰ ギャップ溝
ＧＯＸ ゲート絶縁膜
Ｇ１ ゲート電極
Ｇ２ ゲート電極
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
Ｌ１ 配線
ＭＣＲ メモリセル形成領域
ＭＣＲ１〜ＭＣＲ４ メモリセル形成領域
ＭＣＲ５ メモリセル形成領域
ＭＧ メモリゲート電極
ＭＧ１ メモリゲート電極
ＭＧ２ メモリゲート電極
ＭＫ マスク
ＮＩＳＯ ウェル分離層
ＮＲ１ 深いｎ型不純物拡散領域
ＮＲ２ 深いｎ型不純物拡散領域
ＮＲ３ ｎ型半導体領域
ＮＷＬ１ ｎ型ウェル
ＯＰ 開口部
ＯＸ１ 酸化シリコン膜
ＯＸ２ 酸化シリコン膜
ＰＥＲ 周辺回路形成領域
ＰＦ１ ポリシリコン膜
ＰＦ２ ポリシリコン膜
ＰＬＧ１〜ＰＬＧ４ プラグ
ＰＲ１ 深いｐ型不純物拡散領域
ＰＲ２ ｐ型半導体領域
ＰＳ 給電領域
ＰＷＬ１ ｐ型ウェル
ＰＷＬ２ ｐ型ウェル
Ｑ１ ＭＯＮＯＳ型トランジスタ
Ｑ２ ｎチャネル型ＭＩＳＦＥＴ
Ｑ３ ｐチャネル型ＭＩＳＦＥＴ
Ｓ／Ｄ ソース領域／ドレイン領域
ＳＩＮ 窒化シリコン膜
ＳＬ１〜ＳＬ４ ソース線
ＳＴＩ 素子分離領域
ＳＷ１ サイドウォール
ＳＷ２ サイドウォール
ＴＥ 端子
ＷＥ ウェル
ＷＬ１、ＷＬ２ ワード線
【特許請求の範囲】
【請求項１】
半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外に形成されている前記第１導電膜を残す工程と、
（ｄ）前記（ｃ）工程後、前記半導体基板内に第１導電型の第１ウェルを形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程と、
（ｆ）前記第２絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記第２導電膜上に反射防止膜を形成する工程と、
（ｈ）前記反射防止膜上に第１レジスト膜を形成する工程と、
（ｉ）前記第１レジスト膜をパターニングする工程と、
（ｊ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記第１方向に延在する前記第１ダミーゲート対と、前記第２方向に延在する前記第２ダミーゲート対は互いにつながって、前記メモリセル形成領域を囲むように形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
（ｋ）前記（ｊ）工程後、前記第１ウェル内であって前記第１ウェルに電圧を供給する給電領域に前記第１導電型の第１半導体領域を形成する工程と、
（ｌ）前記第１半導体領域の表面に第１シリサイド層を形成する工程と、
（ｍ）前記（ｌ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｎ）前記層間絶縁膜を貫通し、かつ、底面が前記第１シリサイド層に達する第１コンタクトホールを形成する工程と、
（ｏ）前記第１コンタクトホール内に導電膜を埋め込むことにより、前記第１半導体領域の表面に形成された前記第１シリサイド層と電気的に接続された第１プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記第１プラグは、前記第１ダミーゲート対と前記第２ダミーゲート対の両方に挟まれた領域内に形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、
（ｐ）前記（ａ）工程前、前記半導体基板内であって前記第１ウェルよりも深い領域に前記第１導電型と反対の第２導電型である第２ウェルを形成し、かつ、前記第１ダミーゲート対を形成する領域と平面的に重なる前記半導体基板内に前記第２導電型の第３ウェルを前記第２ウェルに達するように形成する工程を含み、
（ｑ）前記（ｊ）工程後、前記第１ダミーゲート対の一部に開口部を形成し、前記開口部の底部で前記第３ウェルを露出する工程と、
（ｒ）前記（ｑ）工程後、前記開口部から露出している前記第３ウェル内に前記第２導電型の第２半導体領域を形成する工程と、
（ｓ）前記第２半導体領域の表面に第２シリサイド層を形成する工程と、
（ｔ）前記（ｓ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｕ）前記開口部内を通って前記層間絶縁膜を貫通し、かつ、底面が前記第２シリサイド層に達する第２コンタクトホールを形成する工程と、
（ｖ）前記第２コンタクトホール内に導電膜を埋め込むことにより、前記第２半導体領域の表面に形成された前記第２シリサイド層と電気的に接続された第２プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
前記（ｃ）工程は、
（ｃ１）前記第１導電膜上に第２レジスト膜を形成する工程と、
（ｃ２）前記第２レジスト膜をパターニングする工程と、
（ｃ３）パターニングした前記第２レジスト膜をマスクにして前記第１導電膜を加工することにより、前記第１ダミーゲート対と前記第２ダミーゲート対を形成する工程を含み、
前記（ｄ）工程は、前記（ｃ２）工程でパターニングした前記第２レジスト膜を除去せずにそのままマスクに使用して、前記半導体基板内に第１導電型の第１ウェルを形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記半導体基板には、複数の前記メモリセル形成領域が形成されており、複数の前記メモリセル形成領域のそれぞれは、前記第１方向に延在する一対の前記第１ダミーゲート対と、前記第２方向に延在する一対の前記第２ダミーゲート対とで挟まれていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
複数の前記メモリセル形成領域のそれぞれの前記半導体基板内には、前記第１ウェルがそれぞれ形成されており、互いに異なる前記メモリセル形成領域の前記半導体基板内に形成されているそれぞれの前記第１ウェルは、互いに電気的に分離されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程は、
（ｅ１）前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｅ２）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｅ３）前記電荷蓄積膜上に第２電位障壁膜を形成する工程とを含み、
前記第２絶縁膜は、前記第１電位障壁膜と、前記電荷蓄積膜と、前記第２電位障壁膜とを有する膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域と、前記第１領域外に複数のＭＩＳＦＥＴが形成される周辺領域とを有する半導体装置の製造方法であって、
（ａ）前記周辺領域の前記半導体基板内に第１導電型である第１ウェルと、前記第１導電型と反対の第２導電型である第２ウェルを形成する工程と、
（ｂ）前記第１領域および前記周辺領域の前記半導体基板上に第１絶縁膜を形成し、前記周辺領域では前記第１絶縁膜からなる第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第１導電膜を形成する工程と、
（ｄ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外の前記周辺領域に形成されている前記第１導電膜を残す工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板内に第１導電型の第３ウェルを形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上に第２導電膜を形成する工程と、
（ｈ）前記第２導電膜上に反射防止膜を形成する工程と、
（ｉ）前記反射防止膜上に第１レジスト膜を形成する工程と、
（ｊ）前記第１レジスト膜をパターニングする工程と、
（ｋ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程と、
（ｌ）前記（ｋ）工程後、前記周辺領域に形成されている前記第１導電膜を加工することにより、前記複数のＭＩＳＦＥＴのそれぞれにおけるゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記第１方向に延在する前記第１ダミーゲート対と、前記第２方向に延在する前記第２ダミーゲート対は互いにつながって、前記メモリセル形成領域を囲むように形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
（ｍ）前記（ｌ）工程後、前記第３ウェル内であって前記第３ウェルに電圧を供給する給電領域に前記第１導電型の第１半導体領域を形成する工程と、
（ｎ）前記第１半導体領域の表面に第１シリサイド層を形成する工程と、
（ｏ）前記（ｎ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｐ）前記層間絶縁膜を貫通し、かつ、底面が前記第１シリサイド層に達する第１コンタクトホールを形成する工程と、
（ｑ）前記第１コンタクトホール内に導電膜を埋め込むことにより、前記第１半導体領域の表面に形成された前記第１シリサイド層と電気的に接続された第１プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記第１プラグは、前記第１ダミーゲート対と前記第２ダミーゲート対の両方に挟まれた領域内に形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法であって、
（ｒ）前記（ａ）工程は、前記第１領域の前記半導体基板内であって前記第３ウェルよりも深い領域に前記第１導電型と反対の第２導電型である第４ウェルを形成し、かつ、前記第１ダミーゲート対を形成する領域と平面的に重なる前記半導体基板内に前記第２導電型の第５ウェルを前記第４ウェルに達するように形成する工程を含み、
（ｓ）前記（ｌ）工程は、さらに、前記第１ダミーゲート対の一部に開口部を形成し、前記開口部の底部で前記第５ウェルを露出する工程を含み、
（ｔ）前記（ｓ）工程後、前記開口部から露出している前記第５ウェル内に前記第２導電型の第２半導体領域を形成する工程と、
（ｕ）前記第２半導体領域の表面に第２シリサイド層を形成する工程と、
（ｖ）前記（ｕ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｗ）前記開口部内を通って前記層間絶縁膜を貫通し、かつ、底面が前記第２シリサイド層に達する第２コンタクトホールを形成する工程と、
（ｘ）前記第２コンタクトホール内に導電膜を埋め込むことにより、前記第２半導体領域の表面に形成された前記第２シリサイド層と電気的に接続された第２プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２記載の半導体装置の製造方法であって、
前記（ｄ）工程は、
（ｄ１）前記第１導電膜上に第２レジスト膜を形成する工程と、
（ｄ２）前記第２レジスト膜をパターニングする工程と、
（ｄ３）パターニングした前記第２レジスト膜をマスクにして前記第１導電膜を加工することにより、前記第１ダミーゲート対と前記第２ダミーゲート対を形成する工程を含み、
前記（ｅ）工程は、前記（ｄ２）工程でパターニングした前記第２レジスト膜を除去せずにそのままマスクに使用して、前記半導体基板内に第１導電型の第３ウェルを形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２記載の半導体装置の製造方法であって、
前記半導体基板には、複数の前記メモリセル形成領域が形成されており、複数の前記メモリセル形成領域のそれぞれは、前記第１方向に延在する一対の第１ダミーゲート対と、前記第２方向に延在する一対の第２ダミーゲート対とで挟まれていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記複数の前記メモリセル形成領域のそれぞれの前記半導体基板内には、前記第３ウェルがそれぞれ形成されており、互いに異なる前記メモリセル形成領域の前記半導体基板内に形成されているそれぞれの前記第３ウェルは、互いに電気的に分離されていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法であって、
前記（ｆ）工程は、
（ｆ１）前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｆ２）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｆ３）前記電荷蓄積膜上に第２電位障壁膜を形成する工程とを含み、
前記第２絶縁膜は、前記第１電位障壁膜と、前記電荷蓄積膜と、前記第２電位障壁膜とを有する膜であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１２記載の半導体装置の製造方法であって、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域とを有する半導体装置の製造方法であって、
（ａ）前記半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１導電膜を形成する工程と、
（ｃ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外に形成されている前記第１導電膜を残す工程と、
（ｄ）前記（ｃ）工程後、前記半導体基板内に第１導電型の第１ウェルを形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程と、
（ｆ）前記第２絶縁膜上に第２導電膜を形成する工程と、
（ｇ）前記第２導電膜上に反射防止膜を形成する工程と、
（ｈ）前記反射防止膜上に第１レジスト膜を形成する工程と、
（ｉ）前記第１レジスト膜をパターニングする工程と、
（ｊ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記第１方向に延在する前記第１ダミーゲート対と、前記第２方向に延在する前記第２ダミーゲート対は互いにつながって、前記メモリセル形成領域を囲むように形成されていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
（ｋ）前記（ｊ）工程後、前記第１ウェル内であって前記第１ウェルに電圧を供給する給電領域に前記第１導電型の第１半導体領域を形成する工程と、
（ｌ）前記第１半導体領域の表面に第１シリサイド層を形成する工程と、
（ｍ）前記（ｌ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｎ）前記層間絶縁膜を貫通し、かつ、底面が前記第１シリサイド層に達する第１コンタクトホールを形成する工程と、
（ｏ）前記第１コンタクトホール内に導電膜を埋め込むことにより、前記第１半導体領域の表面に形成された前記第１シリサイド層と電気的に接続された第１プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記第１プラグは、前記第１ダミーゲート対と前記第２ダミーゲート対の両方に挟まれた領域内に形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法であって、
（ｐ）前記（ａ）工程前、前記半導体基板内であって前記第１ウェルよりも深い領域に前記第１導電型と反対の第２導電型である第２ウェルを形成し、かつ、前記第１ダミーゲート対を形成する領域と平面的に重なる前記半導体基板内に前記第２導電型の第３ウェルを前記第２ウェルに達するように形成する工程を含み、
（ｑ）前記（ｊ）工程後、前記第１ダミーゲート対の一部に開口部を形成し、前記開口部の底部で前記第３ウェルを露出する工程と、
（ｒ）前記（ｑ）工程後、前記開口部から露出している前記第３ウェル内に前記第２導電型の第２半導体領域を形成する工程と、
（ｓ）前記第２半導体領域の表面に第２シリサイド層を形成する工程と、
（ｔ）前記（ｓ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｕ）前記開口部内を通って前記層間絶縁膜を貫通し、かつ、底面が前記第２シリサイド層に達する第２コンタクトホールを形成する工程と、
（ｖ）前記第２コンタクトホール内に導電膜を埋め込むことにより、前記第２半導体領域の表面に形成された前記第２シリサイド層と電気的に接続された第２プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法であって、
前記（ｃ）工程は、
（ｃ１）前記第１導電膜上に第２レジスト膜を形成する工程と、
（ｃ２）前記第２レジスト膜をパターニングする工程と、
（ｃ３）パターニングした前記第２レジスト膜をマスクにして前記第１導電膜を加工することにより、前記第１ダミーゲート対と前記第２ダミーゲート対を形成する工程を含み、
前記（ｄ）工程は、前記（ｃ２）工程でパターニングした前記第２レジスト膜を除去せずにそのままマスクに使用して、前記半導体基板内に第１導電型の第１ウェルを形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記半導体基板には、複数の前記メモリセル形成領域が形成されており、複数の前記メモリセル形成領域のそれぞれは、前記第１方向に延在する一対の前記第１ダミーゲート対と、前記第２方向に延在する一対の前記第２ダミーゲート対とで挟まれていることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法であって、
複数の前記メモリセル形成領域のそれぞれの前記半導体基板内には、前記第１ウェルがそれぞれ形成されており、互いに異なる前記メモリセル形成領域の前記半導体基板内に形成されているそれぞれの前記第１ウェルは、互いに電気的に分離されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法であって、
前記（ｅ）工程は、
（ｅ１）前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｅ２）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｅ３）前記電荷蓄積膜上に第２電位障壁膜を形成する工程とを含み、
前記第２絶縁膜は、前記第１電位障壁膜と、前記電荷蓄積膜と、前記第２電位障壁膜とを有する膜であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に第１領域と、前記第１領域内に複数のメモリセルが形成されるメモリセル形成領域と、前記第１領域外に複数のＭＩＳＦＥＴが形成される周辺領域とを有する半導体装置の製造方法であって、
（ａ）前記周辺領域の前記半導体基板内に第１導電型である第１ウェルと、前記第１導電型と反対の第２導電型である第２ウェルを形成する工程と、
（ｂ）前記第１領域および前記周辺領域の前記半導体基板上に第１絶縁膜を形成し、前記周辺領域では前記第１絶縁膜からなる第１ゲート絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に第１導電膜を形成する工程と、
（ｄ）前記第１導電膜をパターニングすることにより、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、第１方向に延在する一対の第１ダミーゲート対と、前記第１領域内であって前記メモリセル形成領域を挟み、かつ、前記第１方向と交差する第２方向に延在する一対の第２ダミーゲート対とを形成し、さらに、前記第１領域外の前記周辺領域に形成されている前記第１導電膜を残す工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板内に第１導電型の第３ウェルを形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第２絶縁膜を形成する工程と、
（ｇ）前記第２絶縁膜上に第２導電膜を形成する工程と、
（ｈ）前記第２導電膜上に反射防止膜を形成する工程と、
（ｉ）前記反射防止膜上に第１レジスト膜を形成する工程と、
（ｊ）前記第１レジスト膜をパターニングする工程と、
（ｋ）パターニングされた前記第１レジスト膜をマスクとして前記第２導電膜を加工することにより、前記複数のメモリセルのそれぞれにおけるメモリゲート電極を形成する工程と、
（ｌ）前記（ｋ）工程後、前記周辺領域に形成されている前記第１導電膜を加工することにより、前記複数のＭＩＳＦＥＴのそれぞれにおけるゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記第１方向に延在する前記第１ダミーゲート対と、前記第２方向に延在する前記第２ダミーゲート対は互いにつながって、前記メモリセル形成領域を囲むように形成されていることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
（ｍ）前記（ｌ）工程後、前記第３ウェル内であって前記第３ウェルに電圧を供給する給電領域に前記第１導電型の第１半導体領域を形成する工程と、
（ｎ）前記第１半導体領域の表面に第１シリサイド層を形成する工程と、
（ｏ）前記（ｎ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｐ）前記層間絶縁膜を貫通し、かつ、底面が前記第１シリサイド層に達する第１コンタクトホールを形成する工程と、
（ｑ）前記第１コンタクトホール内に導電膜を埋め込むことにより、前記第１半導体領域の表面に形成された前記第１シリサイド層と電気的に接続された第１プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記第１プラグは、前記第１ダミーゲート対と前記第２ダミーゲート対の両方に挟まれた領域内に形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法であって、
（ｒ）前記（ａ）工程は、前記第１領域の前記半導体基板内であって前記第３ウェルよりも深い領域に前記第１導電型と反対の第２導電型である第４ウェルを形成し、かつ、前記第１ダミーゲート対を形成する領域と平面的に重なる前記半導体基板内に前記第２導電型の第５ウェルを前記第４ウェルに達するように形成する工程を含み、
（ｓ）前記（ｌ）工程は、さらに、前記第１ダミーゲート対の一部に開口部を形成し、前記開口部の底部で前記第５ウェルを露出する工程を含み、
（ｔ）前記（ｓ）工程後、前記開口部から露出している前記第５ウェル内に前記第２導電型の第２半導体領域を形成する工程と、
（ｕ）前記第２半導体領域の表面に第２シリサイド層を形成する工程と、
（ｖ）前記（ｕ）工程後、前記半導体基板上に層間絶縁膜を形成する工程と、
（ｗ）前記開口部内を通って前記層間絶縁膜を貫通し、かつ、底面が前記第２シリサイド層に達する第２コンタクトホールを形成する工程と、
（ｘ）前記第２コンタクトホール内に導電膜を埋め込むことにより、前記第２半導体領域の表面に形成された前記第２シリサイド層と電気的に接続された第２プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２記載の半導体装置の製造方法であって、
前記（ｄ）工程は、
（ｄ１）前記第１導電膜上に第２レジスト膜を形成する工程と、
（ｄ２）前記第２レジスト膜をパターニングする工程と、
（ｄ３）パターニングした前記第２レジスト膜をマスクにして前記第１導電膜を加工することにより、前記第１ダミーゲート対と前記第２ダミーゲート対を形成する工程を含み、
前記（ｅ）工程は、前記（ｄ２）工程でパターニングした前記第２レジスト膜を除去せずにそのままマスクに使用して、前記半導体基板内に第１導電型の第３ウェルを形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２記載の半導体装置の製造方法であって、
前記半導体基板には、複数の前記メモリセル形成領域が形成されており、複数の前記メモリセル形成領域のそれぞれは、前記第１方向に延在する一対の第１ダミーゲート対と、前記第２方向に延在する一対の第２ダミーゲート対とで挟まれていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、
前記複数の前記メモリセル形成領域のそれぞれの前記半導体基板内には、前記第３ウェルがそれぞれ形成されており、互いに異なる前記メモリセル形成領域の前記半導体基板内に形成されているそれぞれの前記第３ウェルは、互いに電気的に分離されていることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法であって、
前記（ｆ）工程は、
（ｆ１）前記第１ダミーゲート対および前記第２ダミーゲート対を覆う前記半導体基板上に第１電位障壁膜を形成する工程と、
（ｆ２）前記第１電位障壁膜上に電荷蓄積膜を形成する工程と、
（ｆ３）前記電荷蓄積膜上に第２電位障壁膜を形成する工程とを含み、
前記第２絶縁膜は、前記第１電位障壁膜と、前記電荷蓄積膜と、前記第２電位障壁膜とを有する膜であることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、
前記電荷蓄積膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１２記載の半導体装置の製造方法であって、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２０１０−２４５１６０（Ｐ２０１０−２４５１６０Ａ）
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願番号】特願２００９−９００２８（Ｐ２００９−９００２８）
【出願日】平成２１年４月２日（２００９．４．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年１０月２８日（２０１０．１０．２８）
【国際特許分類】
【出願日】平成２１年４月２日（２００９．４．２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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