埋め込み型トラッピング層によるトランジスタの閾値電圧の調整方法
方法は、電子サブアセンブリの形成について、調整可能な閾値電圧を有する少なくとも1つの第1のトランジスタ(110)を担持する半導体層(103)が絶縁層(102、105)に接合される組み立てステップと、半導体層および第1のトラッピングゾーンが容量結合されるように、第1のトラッピングゾーン(220)が所定の第1の深さで絶縁層に形成される形成ステップであって、前記第1のトラッピングゾーンが、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ前記第1のトラッピングゾーンの外側のトラップの密度より高い密度のトラップを有する形成ステップとを含み、前記第1のトランジスタからの有用な情報はこのトランジスタ内の電荷移動である。具体的な実施形態において、第2のトランジスタのチャネルの少なくとも下に延びる第2のトラッピングゾーンが、第1のトラッピングゾーンに使用されるのとは異なるエネルギーおよび/または用量および/または原子の第2の注入によって形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電子サブシステムおよびこの形成方法に関する。本発明は、特に、埋め込み型トラッピング層によるMOS(金属酸化膜半導体)トランジスタの閾値電圧の調整に適用する。
【背景技術】
【0002】
閾値電圧は、MOSトランジスタの重要なパラメータである。電子回路において、トランジスタはすべてが同一の機能を有しているわけではなく、また異なる性能を提供すべきであるため、異なる閾値電圧のトランジスタが概して必要とされる。例えば、ある回路において高閾値電圧、したがって低「ブロック化」状態電流のトランジスタ(低消費電力トランジスタ)もあるが、低閾値電圧、したがって高「パッシング」状態電流のトランジスタ(高性能トランジスタ)もある。したがって、異なる種類のトランジスタが回路設計に使用される。これらのトランジスタは、Jeremy Pretetらによる論文「Silicon−on−Nothing MOSFETs:Performance,Short−Channel Effects,and Backgate Coupling」,IEEE Transaction on Electron Devices, Vol.51,No.2,February 2004に記載されているような、バルクシリコン(Si)、シリコンオンインシュレータ(SOI)またはシリコンオンナッシング(SON)に形成される。
【0003】
閾値電圧は概して、トランジスタのチャネルのドーピングに左右されるため、様々に注入されたトランジスタチャネルが概して使用される。完全空乏化(FD)技術として知られている別の技術が、アンドープ膜上にトランジスタを形成するために使用される。この技術は、Kyung−Kyu LIMらによる論文「Threshold Voltage of Thin−Film Silicon−on−Insulator(SOI) MOSFETs」.,IEEE Transactions on Electron Devices,Vol.ED−30,No,10,October 1983に記載されているように、SOIに使用されてもよい。この技術は、FDSOI(完全空乏化SOI)またはSON技術と称される。この技術は、より良好な静電コントロール、変動の低減およびモビリティの増加をもたらす。この場合、閾値電圧は基本的に、トランジスタのゲートの出力ワーク(output work)に依存する(またドーピングにはほとんど依存しない)。
【0004】
したがって、このアーキテクチャで異なる閾値電圧を取得するための1つの解決策は、異なる出力ワークのゲートを共挿入することである。このアプローチは多数の欠点を有する。ゲートの出力ワークの調整および共挿入(co−integrate)は、実際的な技術的および物理的課題がある。FDデバイスにおける閾値電圧の調整はまた、概して、さらなる発展を阻む大きな課題である。
【0005】
調整可能な閾値電圧のMOSトランジスタは欧州特許第0409697号明細書で知られている。この文献において、浮遊ゲートトランジスタは、トラッピングによって連続的に調整される閾値電圧を有する。一般的な浮遊ゲート構造と比較すると、上記の文献におけるトンネル酸化物は、プログラミングを容易にするために、ドレイン上で薄くされる。しかしながら、この場合、ゲートスタックは、メモリ用途および論理用途と同時に両立しなければならないため、達成が困難である。論理用途においては、(ゲート酸化物の厚さを低減することによって)ゲート/チャネル結合を増大させるという利点があるが、メモリ用途においては、良好な保持を保証するために、最小サイズのトンネル酸化物が維持されなければならない。したがって酸化物は必然的に厚くなり、これは論理トランジスタにとって最適とは言えない。
【0006】
また、H.SilvaおよびS.Tiwariによる「A Nanoscale Memory and Transistor Using Backside Trapping」,IEEE Trans.on Nanotechnology Vol.3 No.12 June 2004という文献が知られている。この文献において、トランジスタの閾値電圧は、埋め込み型絶縁体におけるトラッピングおよび容量結合によって変調される。閾値電圧は常に同一(バイナリ)条件下で変調される。上記の文献における曲線は、耐久性および保持時間に関してメモリ用途に典型的である。
【0007】
対応する米国特許第7,057,234号明細書は、シリコンナノ結晶が可能なトラッピング部位と称される構造に関する。上記の文献は、論理モードのトランジスタまたはメモリポイントのいずれかにこの構造を使用することを示しており、このモードは異なるバイアス設定によって区別される。上記の文献は、メモリポイントのみにトラッピング機構を使用することを目的としている。
【0008】
したがって上記の文献は、調整可能な閾値電圧のトランジスタ、特に、閾値電圧がトランジスタの論理またはアナログターゲット用途に応じて意図的に調整されるトランジスタ(低閾値電圧トランジスタ、標準閾値電圧トランジスタまたは高閾値電圧トランジスタ)の形成には全く関係ない。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】欧州特許第0409697号明細書
【特許文献2】米国特許第7,057,234号明細書
【特許文献3】米国特許出願公開第20070105310号明細書
【非特許文献】
【0010】
【非特許文献1】Jeremy Pretetらによる「Silicon−on−Nothing MOSFETs:Performance, Short−Channel Effects,and Backgate Coupling」,IEEE Transaction on Electron Devices, Vol.51,No.2,February 2004
【非特許文献2】Kyung−Kyu LIMらによる「Threshold Voltage of Thin−Film Silicon−on−Insulator(SOI) MOSFETs」.,IEEE Transactions on Electron Devices,Vol.ED−30,No,10,October 1983
【非特許文献3】H.SilvaおよびS.Tiwariによる「A Nanoscale Memory and Transistor Using Backside Trapping」,IEEE Trans.on Nanotechnology Vol.3 No.12 June 2004
【発明の概要】
【発明が解決しようとする課題】
【0011】
特に静電的な観点では(より具体的には短チャネルに対しては)最適化され、同時に、トランジスタの意図的な論理またはアナログ用途に応じて調整可能な閾値電圧を有するFDトランジスタを形成することを可能にする技術的な解決策は目下のところない。
【0012】
本発明はこれらの欠点の解決を目的としている。
【課題を解決するための手段】
【0013】
このために、本発明の第1の態様は、以下を特徴とする電子サブシステムを提供する:
調整可能な閾値電圧の少なくとも1つの第1のトランジスタを担持する半導体層と、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外部のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリアを含む絶縁層とを含み、
半導体層および第1のトラッピングエリアが容量結合され、前記第1のトランジスタの有用な情報はトランジスタの電荷の移動である。
【0014】
トラップとゲートの結合のために、本発明は標準的なトランジスタ用途を提供し、これは情報を構成する電荷(つまり、電流)の移動であり、電圧は、例えば、電荷キャリアのモビリティと同じ条件で、デバイスの電流/電圧特性のうちの1つのパラメータである。同様に、この用途において、この構造の電荷状態は主要な情報ではない。したがって、本発明の「トランジスタ」ターゲット用途において、情報は、トランジスタの機能にしたがって変化する。アナログまたは無線周波数(RF)用途において、トランジスタの電流/電圧特性の一部の全体が使用され、情報を構成する。基本的なデバイスは必ずしもマトリクス形態ではないが、特定の機能を提供するブロックに分割される。
【0015】
本発明の利点のうち以下の点もまた引用されてもよい:
閾値電圧は関連トランジスタの下の基板のエリアのバイアスによって調整可能であり(これは「Fowler Nordheim」書き込みとして知られている)、
閾値電圧は、基板バイアスおよびドレインバイアスを合成することによってトランジスタごとに調整可能である(これはホットキャリア書き込みとして知られている)。この場合、基板端子は、閾値電圧の値に対してトランジスタに特定の機能を割り当てることなく、複数のトランジスタについて共有/プール可能であり、この調整は、閾値電圧が調整されるトランジスタの端子における電圧Vdsをコントロールしたり、トランジスタが内蔵されている回路のアクセス可能な端子を介してトランジスタの電圧Vdsを間接的にコントロールするための少なくとも1つの端子を必要とし、
閾値電圧は、より多数または少数の埋め込み型トラップをほぼ連続的に書き込むことによって調整可能であるが、複数のゲート出力ワークまたは複数のチャネルドーピングを使用する場合には、離散数(discrete number)の閾値電圧状態のみが許容され、
トランジスタの閾値電圧は、トランジスタの製造後に(ドレインおよび基板の)バイアスによって再構成可能である。従来技術において、トランジスタの閾値電圧は、トランジスタの製造中は(チャネルドーピングおよびゲートの出力ワークによって)概して固定されており、後の再構成は不可能であり、特に温度または照射に応じて制御不可能である。
【0016】
上記の引用された最後の2つの利点は以下の用途の想定を可能にする:
回路ブロックの消費/スピードパラメータの動的割り当て、
技術的変動によってもたらされる閾値電圧変動の補償、
外部温度の変化によってもたらされる閾値電圧ドリフトの補償(および消費のコントロール)、
照射環境での使用によってもたらされる閾値電圧ドリフトの補償(およびシステムサービス寿命の増大)、
再構成可能な回路、および
可変的閾値電圧のMOSトランジスタの形成。
【0017】
各トランジスタの有用な情報は好ましくは、従来技術のように、トランジスタの電荷状態ではなく、トランジスタ内の電荷の移動である点に留意されたい。したがって、閾値電圧は、トランジスタの論理またはアナログ用途に応じてトランジスタの動作を最適化するように適合される。
【0018】
具体的な特徴によると、第1のトラッピングエリアは前記第1のトランジスタのチャネルの下にのみ延びる。
【0019】
具体的な特徴によると、本発明の電子サブシステムは、上記に簡潔に定義されているように、少なくとも1つの第1のトランジスタを担持する半導体層の反対側に絶縁層に対して配置されている導電性エリアをさらに含む。
【0020】
この導電性エリアは、これが面する各トランジスタの閾値電圧のコントロールを可能にし、この閾値電圧は、トランジスタと導電性エリア間の中間位置のトラップの存在によって変調される。
【0021】
具体的な特徴によると、導電性エリアは導電性基板である。
【0022】
具体的な特徴によると、前記導電性エリアは、絶縁層の下の、ドーパント、例えば注入ドーパントを含む基板のエリアである。
【0023】
具体的な特徴によると、本発明の電子サブシステムは、上記に簡潔に定義されているように、少なくとも1つの第2のトラッピングエリアを含む。
【0024】
具体的な特徴によると、第2のトラッピングエリアは、第1の深さとは異なる第2の深さにある。
【0025】
具体的な特徴によると、第2のトラッピングエリアは、第1のトラッピングエリアとは異なるトラップ密度分布を有する。
【0026】
具体的な特徴によると、前記第2のトラッピングエリアは、第2のトランジスタのチャネルの下に少なくとも部分的にある。
【0027】
具体的な特徴によると、前記トラップはナノ結晶からなる。
【0028】
具体的な特徴によると、前記ナノ結晶は、Si、Ge、金属または半導体/金属合金の原子を絶縁層に含む。
【0029】
具体的な特徴によると、前記トラップは、NまたはF原子の注入および熱処置によって形成される。
【0030】
具体的な特徴によると、絶縁層は、2つの酸化物層のスタックで形成され、連続トラッピング層は2つの酸化物層の界面に形成される。
【0031】
具体的な特徴によると、絶縁層は、酸化物層、連続窒化または多結晶シリコントラッピング層および酸化物層からなるスタックで形成される。
【0032】
この場合、上部酸化物層は、トンネル効果による電荷をトラッピング層に注入するために使用され、トラッピング層は、トラップに電荷を蓄積するために使用され、下部酸化物層は、トラッピング層と基板または導電層間の結合を提供するために使用される。
【0033】
本発明の第2の態様は、以下を特徴とする電子サブシステム形成方法を提供する:
調整可能な閾値電圧の少なくとも1つの第1のトランジスタを担持する半導体層と、絶縁層とを組み立てるステップと、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外側のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリアを絶縁層に形成することによって、半導体層および第1のトラッピングエリアが容量結合されるステップとを含み、
前記第1のトランジスタの有用な情報はトランジスタの電荷の移動である。
【0034】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、Ge、Si、金属または半導体/金属合金の原子の絶縁層への第1の注入が実行される。
【0035】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、ナノ結晶を形成するためのアニーリングが実行される。
【0036】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、第1の注入で使用されるのとは異なるエネルギーおよび/または用量および/または原子による第2の注入によって、第2のトランジスタのチャネルの少なくとも下に延びる第2のトラッピングエリアを形成するステップを含む。
【0037】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、第1のトラッピングエリアを位置決めするためのマスキングが実行される。
【0038】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、ゲートスタックを介する直接ゲートアライメントが実行され、トランジスタゲートは、トラップをトランジスタのチャネルとアライメントさせるためのマスクとして使用される。
【0039】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、トランジスタのゲートの最終アライメントは、少なくとも1つのトランジスタのゲートの最終キャビティを空にし、キャビティへの注入を実行し、次いで各キャビティを新たなゲートスタックで充填することによって実行される。
【0040】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、電子サブシステムのトランジスタをFN書き込みするステップを含む。
【0041】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、電子サブシステムのトランジスタをホットキャリア書き込みするステップを含む。
【0042】
薄いか、酸化物や酸化物スタックのトラップを帯電するために適用される基板のバイアスを低下させるための高誘電定数を有する埋め込み型酸化物(または埋め込み型酸化物スタック)の使用は好都合である点に留意されたい。10ボルト付近の空乏/書き込みを可能にするスタックは、5nmのトンネル酸化物/70nmの窒化物/70nmの酸化物という埋め込み型スタックに対して、本発明者らによって形成された。
【0043】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、半導体層、絶縁層および導電層を関連付けるために複数の層スタックを接合するステップを含む。
【0044】
本方法の具体的な利点、目的および特徴は、上記に簡潔に定義されているように、本発明の電子サブシステムのものと類似しており、ここでは繰り返されない。
【0045】
本発明の他の利点、目的および特徴は、添付の図面を参照した非限定的説明によってなされた以下の記述から明らかになる。
【図面の簡単な説明】
【0046】
【図1】図1は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図2】図2は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図3】図3は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図4】図4は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図5】図5は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図6】図6は、図5に示されている電子サブシステムの形成における別のステップを図示している。
【図7】図7は、本発明の第2の具体的な実施形態の電子サブシステムの形成におけるステップを図示している。
【図8】図8は、本発明の第2の具体的な実施形態の電子サブシステムの形成におけるステップを図示している。
【図9】図9は、本発明の第2の具体的な実施形態の電子サブシステムの形成におけるステップを図示している。
【図10】図10は、本発明の第3の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図11】図11は、本発明の第3の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図12】図12は、本発明の第3の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図13】図13は、本発明の第4の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図14】図14は、本発明の第4の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図15】図15は、本発明の第4の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図16】図16は、本発明の第5の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図17】図17は、本発明の第5の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図18】図18は、本発明の電子サブシステムを書き込む2つのモードを可能にする構成を、上から分かるように表している。
【発明を実施するための形態】
【0047】
図1から分かるように、本発明の第1の実施形態の電子サブシステムを製造するための開始ポイントは:
基板101と、
「トラッピング層」と称され、電界の効果によって電荷をトラッピング可能な埋め込み型絶縁層102と、
エッチング済みまたはされていない上部半導体103とを含む層の組み立て体である。
【0048】
トラッピング層102および上部半導体層103は、FD(完全空乏化)トランジスタの半導体層における形成を可能にするために容量結合される。
【0049】
次いで、図2に示されているように、連続または非連続導電層104が、例えば、マスクを使用して基板101にドーパントを注入することによって、埋め込み型絶縁層102の下に形成される。この導電層104は、PDSOI(部分的空乏化SOI)トランジスタの場合にボックス端子または基板端子と同様に形成可能であることが分かる。この導電層104は、後述されるように、基板101自体がこの機能を提供するのに十分な導電性があれば、省略可能である。
【0050】
次いで、図3に示されるように、上部半導体103のアクティブエリアがエッチングされる。
【0051】
図4に示されるように、MOSトランジスタ110が次いで、それ自体が知られている方法で半導体層103の表面に形成される。MOSトランジスタを製造するプロセス時に、マスクを使用して埋め込み型絶縁層102をエッチングするステップが実行される。このステップは、有利には、トランジスタのソース/ドレインおよびゲートのシリサイド化の前に実行される。
【0052】
最後に、図5に示されるように、絶縁層112がトランジスタ110に堆積され、この後に、導電エリア104上に少なくとも1つのコンタクト111を含むコンタクト(図示せず)がゲートおよびアクティブエリアに形成される。
【0053】
導電層104の形成に関する図2に示されたステップは、連続導電層114の場合は、図6に見られるように2つのスタックを接合するステップと置き換えられてもよい。第1のスタックは、例えば、金属またはドープ半導体から形成された導電層114と関連した基板101を含む。第2のスタックは、少なくとも絶縁つまりトラッピング層102および半導体層103を含む。あるいは、接合は、一方で基板101に、他方で半導体層103、トラッピング絶縁層102および導電層114に関する。あるいは、トラッピング絶縁層102自体が、例えば、2つの酸化物層間に配置された窒化または多結晶シリコントラッピング層の場合のように、複数の層121、122および123(図16および図17参照)のスタックによって形成される場合、接合はこれらの層のうちの2つの間で実行され得る。いずれの場合も、接合がこの層のレベルで生じても生じなくても、基板101と導電層114間に、例えばSiO2の絶縁層を提供することも可能である。
【0054】
あるいは、絶縁層は2つの酸化物層のスタックから形成され、連続トラッピング層は、2つの酸化物層の界面に形成される。したがって、第1のトラッピングエリアを形成するために、2つの絶縁層を分子接合することが可能であり、トラッピングエリアは接合界面に現れる。
【0055】
導電層を形成するステップが図2に示されているように実行されても、図6に示されているように実行されても、トラッピング絶縁層102は、メモリ用途技術で知られているタイプのスタックであってもよい。例えば、図16および図17に示されているように、トラッピング絶縁層102は、酸化物層121、トラッピング122および酸化物層123を備えるスタックであってもよい。この場合、上部酸化物層121は、トンネル酸化物層と称される。上部酸化物層121は、トンネル効果によってトラッピング層122に電荷を注入するために使用される。トンネル酸化物層121の厚さは、数ナノメートル程度、通常は10nmである。トンネル酸化物層121は通常、SiO2および/またはHfO2やAl2O3などの高誘電材料で形成される。高誘電材料の使用は、過度な保持を強いる(penalizing)ことなく、トンネル酸化物層121の厚さおよびプログラミング電圧を低減することができる。
【0056】
トラッピング層122はトラップに電荷を蓄積する。この厚さは、数ナノメートルから数十ナノメートル程度である。これは、米国特許出願公開第20070105310号明細書の文献に開示されているように、堆積およびアニーリングによってまたは注入によって形成される、Si、Ge、金属または半導体/金属合金のナノ結晶の多結晶シリコン、窒化物、Al2O3、半化学量論的SiO2にあってもよい。局所化されたトラッピングの窒化物、Al2O3またはSiO2を使用する最後の3つの選択肢は、多結晶シリコンに対するトンネル酸化物層121の厚さを低減することができる。
【0057】
あるいは、トラッピング部位の形成はN(窒素)またはF(フッ素)原子の注入を含むが、これはナノ結晶を作成しないが、トラップを作成または加熱することができる。
【0058】
したがって、離散トラッピング部位は概して、例えば、上述されたようにNまたはF原子の注入および加熱処置および/またはナノ結晶の形成の後に形成される。
【0059】
酸化物層123は、「コントロール酸化物」または「インターポリ(interpoly)」層と称される。酸化物層123は、トラッピング層と、存在する場合には、基板101または導電層104からなるコントロール「ゲート」との結合を提供する。基板101が十分に導電性である場合導電層104がなくてもよい点に留意されたい。この場合、トランジスタは、(「ホットキャリア」コントロールとして知られている)ドレインを介するコントロールが使用されなければ、個別にコントロール不可能である。コントロール酸化物層123はSiO2、Si3N4またはAl2O3からなってもよく、後者の材料は、同等の酸化物厚さ(EOT)対漏洩のトレードオフ、またはSiO2/Al2O3もしくは高誘電材料/SiO2スタックに関しては良好であり、これは、より良好なEOT対漏洩のトレードオフという利点を有する。
【0060】
絶縁層102は連続的であっても非連続的であってもよい。図16および図17を参照して説明された第5の実施形態のように、スタックからなる場合には、部分的に不連続であってもよい。
【0061】
図7に示された本発明の第2の具体的な実施形態の電子サブシステムを形成するための開始ポイントは:
基板101と、
好ましくはSiO2における埋め込み型絶縁層105と、
エッチング済みまたはされていない上部半導体103とを含むSOIまたはSON構造である。
【0062】
次いで、図8に示されているように、Si、Ge、金属または金属/半導体合金の原子は絶縁層105に注入され、(「トラップ」または「トラップセンター」としても知られている)ナノ結晶220を形成するためのアニーリングが続く。この場合、絶縁層105は、上記の層121および123と同じ機能を有し、トラッピングセンター220は層122の役割を想定している。したがって、層121および123は、絶縁層105の注入なしの領域によって画定されてもよく、また層122は、注入されたトラッピングセンター220の領域によって画定されてもよい。注入の深さは注入エネルギーによってコントロールされることが分かる。トラッピングセンター密度は注入用量によってコントロールされる。トラッピングセンターの分布はマスキングによって形成される。
【0063】
図9に示されているように、MOSトランジスタ110は次いで、それ自体が知られている方法で半導体層103の表面に形成され、絶縁層112はトランジスタ110上に堆積され、コンタクトは、ゲートおよび/またはアクティブエリア(図示せず)上に形成され、コンタクト111は導電性エリア104上に形成される。
【0064】
第2の実施形態は以下の点で有利である:
標準SOIまたはSON基板以外の基板を必要とせず、
異なる(注入エネルギーによってコントロールされた深さの)位置または(注入用量でコントロールされた)トラップ密度で、また異なる深さおよび/または用量および/または元素による複数の注入を連続的または同時に実行することによって複数のトラッピング領域を絶縁層105に作成可能にする。これは特に、同じ書き込み条件で生じ得る閾値電圧の修正を可能にする。したがって、より感応性が高いまたは低い書き込み領域を画定することができる。例えば、閾値電圧が(トラップ220の高密度および表面により近いトラップ220のために)極めて大きく変化し得る領域が提供されることもあり、閾値電圧の変調が所与のバイアス条件(トラップ220’のより低い密度、またはより深く注入されたトラップ220’)では弱い領域もあり、
局所的アプローチを可能にし、マスキングは、絶縁層105においてトラッピングエリア220を局所化するために使用されてもよい。特に、トラッピングエリア220は、閾値電圧が変更されなければならないトランジスタ110の下に配置されてもよい。より正確には、チャネルの下でのみ(ソースおよびドレインの下ではなく)この注入を局所化することができ、このことは、トラップ放電電流および浮遊キャパシタンスを低下させることができる。
【0065】
図10から図12を参照して説明され、かつ第2の実施形態の変形例を構成する第3の実施形態において、注入はゲートスタックを介して実行される(これは「直接ゲート注入」として知られている)。図11に示されているように、トラッピングセンター220は、トランジスタ110のチャネル上のトラッピングセンター220のセルフアライメントを取得するために、トランジスタ110のゲートをマスクとして使用して注入される。注入は構造全体で実行される。ゲートにおけるスタックのさらなる厚さを考慮すると、ゲートでの注入は、構造の他の部分ほど深くない。したがって、チャネルの外部に注入された種はより深く注入されている。図11および図12に示されているように、種は、導電性エリア104に返されてもよい。図12は最終構造を示している。
【0066】
図13から図15を参照して説明され、かつ第2の実施形態の変形例を構成する第4の実施形態において、トランジスタ110のゲートの最後の統合が実行され、注入は、直接ゲート(ゲートの最初の)統合において、キャビティにおいて、またはゲートを介して実行される。
【0067】
図13は、図4および図5を参照して説明された構造を再度示している。図14に示されているように、いくつかのトランジスタ(ここでは図14の右側のトランジスタ132および133)に関して、ゲートの最後のキャビティ151が、マスクを使用して、後のゲートエリアにおいて空にされる。マスク141は、例えば、トランジスタ131のレベルにおけるこの作業を回避することができる。これはまた後続の注入をマスキングする。これは、有利には、注入された原子が位置決めされるチャネルの下のトランジスタ151のゲートにアライメントされる。
【0068】
ナノ結晶220を形成するための注入が続く。構造は開口151でより微細になるため、このエリアでの注入は、構造の他の部分より深い。トランジスタ132について示されているように、有利には、トランジスタ132のチャネルのレベルにのみ注入をコントロールするために、マスク142を介する注入を提供することができる。
【0069】
図15に示されているように、キャビティは後に、例えば、多結晶シリコンに基づいたゲートのスタックで充填される。コンタクト端子が次いで形成され、図15に示されている最終構造を形成する(すべてのコンタクトが示されているわけではなく、特にソース、ドレイン、ゲートコンタクトである)。
【0070】
第3および第4の実施形態は、浮遊電流やキャパシタンスを形成しないことで有利である。ソース/ドレインによるシールドのために帯電され、同じ理由から、閾値電圧を制御するのは、原則としてチャネルの下の領域である。ソースおよびドレインの下に配置されたトラップ領域はソース/ドレインとトラッピングエリア間に浮遊キャパシタンスを誘導し、浮遊電流は、特に連続多結晶シリコン層のトラップの放電、より低い度合いの不連続トラッピングエリアにつながり得ることがある。
【0071】
第3および第4の実施形態はまた、第2の実施形態のように、トランジスタ(またはトランジスタ群)に応じて異なる種および/または用量および/またはエネルギーで局所的に注入することによって、同一の書き込みまたは空乏バイアスの異なるトランジスタ(またはトランジスタ群)を調整することができ、トランジスタ(またはトランジスタ群)に応じてより多量または少量の用量のトラップより深いまたはそれほど深くないトラップを取得することができる点が有利である。
【0072】
図16および図17を参照して説明された本発明の第5の具体的な実施形態の電子サブシステムにおいて、上記の層121、122、123のスタックが、特に層122が連続多結晶シリコンまたは窒化トラッピング層である場合に、使用される。本実施形態では、トランジスタ110の絶縁エリアにおいて少なくとも層121および122と、適用可能ならば層123をエッチングし、この絶縁層を形成する場合に、いくつかのトランジスタ110の下でのみ局所化層122を画定することが好ましい。したがって、書き込み時に、トランジスタ110のうちのいくつかのみが、この絶縁性のために、コントロールされた閾値電圧を有することがある。
【0073】
図16に示されているように、絶縁層102を形成するために、層121、122および123のスタックの図2に示されている構造から開始することによって、層122はエッチングされて、横方向に絶縁し、このことは、連続トラッピング層の場合に特に有利である。
【0074】
本発明の電子サブシステムを形成する各方法の最後に、最終ステップは、第1の実施形態を参照して説明されたようなトランジスタおよびコンタクト端子の形成に対応する。
【0075】
したがって、図17は、第5の具体的な実施形態の最終構造を表している。
【0076】
トランジスタの閾値電圧を修正するという一般原理に関する説明が続く。
【0077】
SOIまたはSON FDトランジスタについて、埋め込み型絶縁層によって固定された電荷のトラッピングは、容量結合によるトランジスタの閾値電圧のオフセットを誘導する。一定のバイアスの印加は、必要な場合には、絶縁層102または105、より正確には層122への電荷の注入による書き込みを可能にする。
【0078】
この書き込みが実行されると、電荷は、構造の保持時間に応じた期間(不揮発性メモリで使用されているスタックの場合は10年以上)この層に留まる。電荷を維持するためにバイアスは必要ない。書き込みバイアスは一度に、すべてに対して印加されてもよい。あるいは、いつでも削除でき(このことは蓄積された電荷の低減または消滅を伴う)、または必要ならば(電荷の量を修正したりメモリをリフレッシュしたりするために)いつでも書き換えることができる。
【0079】
図18に上方から示されているように、基板端子301と、基板端子301の影響下のトランジスタまたは論理ブロックのセット302と、基板端子301の影響下にないトランジスタまたは論理ブロックのセット303が、電子サブシステムの上面に配置されている。この構成によって、回路の全部または一部が埋め込み型電極のバイアスによって(または、埋め込み型電極がなく、かつ基板が十分に導電性である場合には基板の直接バイアスによって)コントロールされるFN書き込みモードが可能になる。したがって、トランジスタのVbs、つまり基板またはバルクと、トランジスタのソース間の電位差がコントロールされる。
【0080】
「ホットキャリア」の第2の書き込みモードにおいて、高Vds、つまりドレインとソース間の高電位差、および基板とトランジスタのソース間の高電位差によって選択されたトランジスタのみが閾値電圧を調整する。この書き込みモードによって、より少数の基板端子で済むトランジスタ単位のコントロールが可能になる。導電性エリアの導電率が完全である場合、電子サブシステムは1つの基板端子で済み、場合によっては、基板が十分導電性であり、バイアスが基板自体によって実行されれば、端子は必要ない。
【0081】
本発明の利点のうち以下を引用することができる:
閾値電圧は、関連するトランジスタの下の基板のエリアのバイアスによって調整可能であり(これはFowler Nordheim書き込みとして知られている)、
閾値電圧は、基板バイアスおよびドレインバイアスを合成することによってトランジスタ単位で調整可能である(これは「ホットキャリア書き込み」として知られている)。この場合、基板端子は、閾値電圧の値に関してトランジスタに一定の機能を割り当てることなく、複数のトランジスタについて共有/プール化されてもよい。この調整は、調整される閾値電圧であるトランジスタ端子の電圧Vdsをコントロールし、または、トランジスタが含まれる回路のアクセス可能な端子を介してトランジスタの電圧Vdsを間接的にコントロールするための少なくとも1つの端子を必要とし、
閾値電圧は、ほぼ連続的により多数または少数の埋め込み型トラップを書き込むことによって調整可能であるのに対して、離散数の閾値電圧状態のみが、複数のゲート出力ワークまたは複数のチャネルドーピングを使用する場合に許容され、
トランジスタの閾値電圧は、トランジスタの製造後に(ドレインおよび基板の)バイアスによって再構成可能である。従来技術において、トランジスタの閾値電圧は、トランジスタの製造時には(チャネルドーピングおよびゲート出力ワークによって)概して固定されており、後に再構成不可能であり、また特に温度または照射に応じて制御不可能である。
【0082】
上記に引用された最後の2つの利点は、次の用途の想定を可能にする:
回路パラメータのブロックの消費/スピードの動的割り当て、
技術的変動による閾値電圧の変動の補償、
外部温度の変化(および消費のコントロール)によってもたらされる閾値電圧のドリフトの補償、
照射媒体での使用(およびシステムサービス寿命の増大)によってもたらされる閾値電圧のドリフトの補償、
再構成可能な回路、および
可変的な閾値電圧のMOSトランジスタの形成。
【0083】
各トランジスタの有用な情報が、従来技術のように、トランジスタの電荷状態ではなく、トランジスタ内の電荷の移動からなることが分かる。したがって、閾値電圧は、トランジスタの論理またはアナログ用途に応じて、トランジスタの動作を最適化するように適合される。
【0084】
トラップのゲートとの結合のために、本発明は、情報を構成する電荷(つまり、電流)の移動という標準的トランジスタ用途を可能にし、電圧は、例えば、電荷キャリアのモビリティと同じ条件ではデバイスの電流/電圧特性のうちの1つのパラメータである。同様に、この用途において、構造の電荷状態は主要な情報ではない。したがって、本発明によってターゲットとされる「トランジスタ」用途において、情報は、トランジスタの機能にしたがって変化する。アナログまたは無線周波数(RF)用途において、トランジスタの電流/電圧特性の一部の全体が使用されて、情報を構成する。
【0085】
薄いか、この酸化物または酸化物スタックのトラップを帯電するために適用される基板バイアスを低下させるための高誘電定数を有する埋め込み型酸化物(または埋め込み型酸化物スタック)を使用することが好都合であることが分かる。本発明者らは、およそ10ボルトでの空乏化/書き込みを可能にするスタックを形成した。
【技術分野】
【0001】
本発明は、電子サブシステムおよびこの形成方法に関する。本発明は、特に、埋め込み型トラッピング層によるMOS(金属酸化膜半導体)トランジスタの閾値電圧の調整に適用する。
【背景技術】
【0002】
閾値電圧は、MOSトランジスタの重要なパラメータである。電子回路において、トランジスタはすべてが同一の機能を有しているわけではなく、また異なる性能を提供すべきであるため、異なる閾値電圧のトランジスタが概して必要とされる。例えば、ある回路において高閾値電圧、したがって低「ブロック化」状態電流のトランジスタ(低消費電力トランジスタ)もあるが、低閾値電圧、したがって高「パッシング」状態電流のトランジスタ(高性能トランジスタ)もある。したがって、異なる種類のトランジスタが回路設計に使用される。これらのトランジスタは、Jeremy Pretetらによる論文「Silicon−on−Nothing MOSFETs:Performance,Short−Channel Effects,and Backgate Coupling」,IEEE Transaction on Electron Devices, Vol.51,No.2,February 2004に記載されているような、バルクシリコン(Si)、シリコンオンインシュレータ(SOI)またはシリコンオンナッシング(SON)に形成される。
【0003】
閾値電圧は概して、トランジスタのチャネルのドーピングに左右されるため、様々に注入されたトランジスタチャネルが概して使用される。完全空乏化(FD)技術として知られている別の技術が、アンドープ膜上にトランジスタを形成するために使用される。この技術は、Kyung−Kyu LIMらによる論文「Threshold Voltage of Thin−Film Silicon−on−Insulator(SOI) MOSFETs」.,IEEE Transactions on Electron Devices,Vol.ED−30,No,10,October 1983に記載されているように、SOIに使用されてもよい。この技術は、FDSOI(完全空乏化SOI)またはSON技術と称される。この技術は、より良好な静電コントロール、変動の低減およびモビリティの増加をもたらす。この場合、閾値電圧は基本的に、トランジスタのゲートの出力ワーク(output work)に依存する(またドーピングにはほとんど依存しない)。
【0004】
したがって、このアーキテクチャで異なる閾値電圧を取得するための1つの解決策は、異なる出力ワークのゲートを共挿入することである。このアプローチは多数の欠点を有する。ゲートの出力ワークの調整および共挿入(co−integrate)は、実際的な技術的および物理的課題がある。FDデバイスにおける閾値電圧の調整はまた、概して、さらなる発展を阻む大きな課題である。
【0005】
調整可能な閾値電圧のMOSトランジスタは欧州特許第0409697号明細書で知られている。この文献において、浮遊ゲートトランジスタは、トラッピングによって連続的に調整される閾値電圧を有する。一般的な浮遊ゲート構造と比較すると、上記の文献におけるトンネル酸化物は、プログラミングを容易にするために、ドレイン上で薄くされる。しかしながら、この場合、ゲートスタックは、メモリ用途および論理用途と同時に両立しなければならないため、達成が困難である。論理用途においては、(ゲート酸化物の厚さを低減することによって)ゲート/チャネル結合を増大させるという利点があるが、メモリ用途においては、良好な保持を保証するために、最小サイズのトンネル酸化物が維持されなければならない。したがって酸化物は必然的に厚くなり、これは論理トランジスタにとって最適とは言えない。
【0006】
また、H.SilvaおよびS.Tiwariによる「A Nanoscale Memory and Transistor Using Backside Trapping」,IEEE Trans.on Nanotechnology Vol.3 No.12 June 2004という文献が知られている。この文献において、トランジスタの閾値電圧は、埋め込み型絶縁体におけるトラッピングおよび容量結合によって変調される。閾値電圧は常に同一(バイナリ)条件下で変調される。上記の文献における曲線は、耐久性および保持時間に関してメモリ用途に典型的である。
【0007】
対応する米国特許第7,057,234号明細書は、シリコンナノ結晶が可能なトラッピング部位と称される構造に関する。上記の文献は、論理モードのトランジスタまたはメモリポイントのいずれかにこの構造を使用することを示しており、このモードは異なるバイアス設定によって区別される。上記の文献は、メモリポイントのみにトラッピング機構を使用することを目的としている。
【0008】
したがって上記の文献は、調整可能な閾値電圧のトランジスタ、特に、閾値電圧がトランジスタの論理またはアナログターゲット用途に応じて意図的に調整されるトランジスタ(低閾値電圧トランジスタ、標準閾値電圧トランジスタまたは高閾値電圧トランジスタ)の形成には全く関係ない。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】欧州特許第0409697号明細書
【特許文献2】米国特許第7,057,234号明細書
【特許文献3】米国特許出願公開第20070105310号明細書
【非特許文献】
【0010】
【非特許文献1】Jeremy Pretetらによる「Silicon−on−Nothing MOSFETs:Performance, Short−Channel Effects,and Backgate Coupling」,IEEE Transaction on Electron Devices, Vol.51,No.2,February 2004
【非特許文献2】Kyung−Kyu LIMらによる「Threshold Voltage of Thin−Film Silicon−on−Insulator(SOI) MOSFETs」.,IEEE Transactions on Electron Devices,Vol.ED−30,No,10,October 1983
【非特許文献3】H.SilvaおよびS.Tiwariによる「A Nanoscale Memory and Transistor Using Backside Trapping」,IEEE Trans.on Nanotechnology Vol.3 No.12 June 2004
【発明の概要】
【発明が解決しようとする課題】
【0011】
特に静電的な観点では(より具体的には短チャネルに対しては)最適化され、同時に、トランジスタの意図的な論理またはアナログ用途に応じて調整可能な閾値電圧を有するFDトランジスタを形成することを可能にする技術的な解決策は目下のところない。
【0012】
本発明はこれらの欠点の解決を目的としている。
【課題を解決するための手段】
【0013】
このために、本発明の第1の態様は、以下を特徴とする電子サブシステムを提供する:
調整可能な閾値電圧の少なくとも1つの第1のトランジスタを担持する半導体層と、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外部のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリアを含む絶縁層とを含み、
半導体層および第1のトラッピングエリアが容量結合され、前記第1のトランジスタの有用な情報はトランジスタの電荷の移動である。
【0014】
トラップとゲートの結合のために、本発明は標準的なトランジスタ用途を提供し、これは情報を構成する電荷(つまり、電流)の移動であり、電圧は、例えば、電荷キャリアのモビリティと同じ条件で、デバイスの電流/電圧特性のうちの1つのパラメータである。同様に、この用途において、この構造の電荷状態は主要な情報ではない。したがって、本発明の「トランジスタ」ターゲット用途において、情報は、トランジスタの機能にしたがって変化する。アナログまたは無線周波数(RF)用途において、トランジスタの電流/電圧特性の一部の全体が使用され、情報を構成する。基本的なデバイスは必ずしもマトリクス形態ではないが、特定の機能を提供するブロックに分割される。
【0015】
本発明の利点のうち以下の点もまた引用されてもよい:
閾値電圧は関連トランジスタの下の基板のエリアのバイアスによって調整可能であり(これは「Fowler Nordheim」書き込みとして知られている)、
閾値電圧は、基板バイアスおよびドレインバイアスを合成することによってトランジスタごとに調整可能である(これはホットキャリア書き込みとして知られている)。この場合、基板端子は、閾値電圧の値に対してトランジスタに特定の機能を割り当てることなく、複数のトランジスタについて共有/プール可能であり、この調整は、閾値電圧が調整されるトランジスタの端子における電圧Vdsをコントロールしたり、トランジスタが内蔵されている回路のアクセス可能な端子を介してトランジスタの電圧Vdsを間接的にコントロールするための少なくとも1つの端子を必要とし、
閾値電圧は、より多数または少数の埋め込み型トラップをほぼ連続的に書き込むことによって調整可能であるが、複数のゲート出力ワークまたは複数のチャネルドーピングを使用する場合には、離散数(discrete number)の閾値電圧状態のみが許容され、
トランジスタの閾値電圧は、トランジスタの製造後に(ドレインおよび基板の)バイアスによって再構成可能である。従来技術において、トランジスタの閾値電圧は、トランジスタの製造中は(チャネルドーピングおよびゲートの出力ワークによって)概して固定されており、後の再構成は不可能であり、特に温度または照射に応じて制御不可能である。
【0016】
上記の引用された最後の2つの利点は以下の用途の想定を可能にする:
回路ブロックの消費/スピードパラメータの動的割り当て、
技術的変動によってもたらされる閾値電圧変動の補償、
外部温度の変化によってもたらされる閾値電圧ドリフトの補償(および消費のコントロール)、
照射環境での使用によってもたらされる閾値電圧ドリフトの補償(およびシステムサービス寿命の増大)、
再構成可能な回路、および
可変的閾値電圧のMOSトランジスタの形成。
【0017】
各トランジスタの有用な情報は好ましくは、従来技術のように、トランジスタの電荷状態ではなく、トランジスタ内の電荷の移動である点に留意されたい。したがって、閾値電圧は、トランジスタの論理またはアナログ用途に応じてトランジスタの動作を最適化するように適合される。
【0018】
具体的な特徴によると、第1のトラッピングエリアは前記第1のトランジスタのチャネルの下にのみ延びる。
【0019】
具体的な特徴によると、本発明の電子サブシステムは、上記に簡潔に定義されているように、少なくとも1つの第1のトランジスタを担持する半導体層の反対側に絶縁層に対して配置されている導電性エリアをさらに含む。
【0020】
この導電性エリアは、これが面する各トランジスタの閾値電圧のコントロールを可能にし、この閾値電圧は、トランジスタと導電性エリア間の中間位置のトラップの存在によって変調される。
【0021】
具体的な特徴によると、導電性エリアは導電性基板である。
【0022】
具体的な特徴によると、前記導電性エリアは、絶縁層の下の、ドーパント、例えば注入ドーパントを含む基板のエリアである。
【0023】
具体的な特徴によると、本発明の電子サブシステムは、上記に簡潔に定義されているように、少なくとも1つの第2のトラッピングエリアを含む。
【0024】
具体的な特徴によると、第2のトラッピングエリアは、第1の深さとは異なる第2の深さにある。
【0025】
具体的な特徴によると、第2のトラッピングエリアは、第1のトラッピングエリアとは異なるトラップ密度分布を有する。
【0026】
具体的な特徴によると、前記第2のトラッピングエリアは、第2のトランジスタのチャネルの下に少なくとも部分的にある。
【0027】
具体的な特徴によると、前記トラップはナノ結晶からなる。
【0028】
具体的な特徴によると、前記ナノ結晶は、Si、Ge、金属または半導体/金属合金の原子を絶縁層に含む。
【0029】
具体的な特徴によると、前記トラップは、NまたはF原子の注入および熱処置によって形成される。
【0030】
具体的な特徴によると、絶縁層は、2つの酸化物層のスタックで形成され、連続トラッピング層は2つの酸化物層の界面に形成される。
【0031】
具体的な特徴によると、絶縁層は、酸化物層、連続窒化または多結晶シリコントラッピング層および酸化物層からなるスタックで形成される。
【0032】
この場合、上部酸化物層は、トンネル効果による電荷をトラッピング層に注入するために使用され、トラッピング層は、トラップに電荷を蓄積するために使用され、下部酸化物層は、トラッピング層と基板または導電層間の結合を提供するために使用される。
【0033】
本発明の第2の態様は、以下を特徴とする電子サブシステム形成方法を提供する:
調整可能な閾値電圧の少なくとも1つの第1のトランジスタを担持する半導体層と、絶縁層とを組み立てるステップと、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外側のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリアを絶縁層に形成することによって、半導体層および第1のトラッピングエリアが容量結合されるステップとを含み、
前記第1のトランジスタの有用な情報はトランジスタの電荷の移動である。
【0034】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、Ge、Si、金属または半導体/金属合金の原子の絶縁層への第1の注入が実行される。
【0035】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、ナノ結晶を形成するためのアニーリングが実行される。
【0036】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、第1の注入で使用されるのとは異なるエネルギーおよび/または用量および/または原子による第2の注入によって、第2のトランジスタのチャネルの少なくとも下に延びる第2のトラッピングエリアを形成するステップを含む。
【0037】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、第1のトラッピングエリアを位置決めするためのマスキングが実行される。
【0038】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、ゲートスタックを介する直接ゲートアライメントが実行され、トランジスタゲートは、トラップをトランジスタのチャネルとアライメントさせるためのマスクとして使用される。
【0039】
具体的な特徴によると、第1のトラッピングエリアを形成するステップ時に、トランジスタのゲートの最終アライメントは、少なくとも1つのトランジスタのゲートの最終キャビティを空にし、キャビティへの注入を実行し、次いで各キャビティを新たなゲートスタックで充填することによって実行される。
【0040】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、電子サブシステムのトランジスタをFN書き込みするステップを含む。
【0041】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、電子サブシステムのトランジスタをホットキャリア書き込みするステップを含む。
【0042】
薄いか、酸化物や酸化物スタックのトラップを帯電するために適用される基板のバイアスを低下させるための高誘電定数を有する埋め込み型酸化物(または埋め込み型酸化物スタック)の使用は好都合である点に留意されたい。10ボルト付近の空乏/書き込みを可能にするスタックは、5nmのトンネル酸化物/70nmの窒化物/70nmの酸化物という埋め込み型スタックに対して、本発明者らによって形成された。
【0043】
具体的な特徴によると、本発明の方法は、上記に簡潔に定義されているように、半導体層、絶縁層および導電層を関連付けるために複数の層スタックを接合するステップを含む。
【0044】
本方法の具体的な利点、目的および特徴は、上記に簡潔に定義されているように、本発明の電子サブシステムのものと類似しており、ここでは繰り返されない。
【0045】
本発明の他の利点、目的および特徴は、添付の図面を参照した非限定的説明によってなされた以下の記述から明らかになる。
【図面の簡単な説明】
【0046】
【図1】図1は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図2】図2は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図3】図3は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図4】図4は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図5】図5は、本発明の第1の具体的な実施形態の電子サブシステムの形成におけるステップを表している。
【図6】図6は、図5に示されている電子サブシステムの形成における別のステップを図示している。
【図7】図7は、本発明の第2の具体的な実施形態の電子サブシステムの形成におけるステップを図示している。
【図8】図8は、本発明の第2の具体的な実施形態の電子サブシステムの形成におけるステップを図示している。
【図9】図9は、本発明の第2の具体的な実施形態の電子サブシステムの形成におけるステップを図示している。
【図10】図10は、本発明の第3の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図11】図11は、本発明の第3の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図12】図12は、本発明の第3の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図13】図13は、本発明の第4の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図14】図14は、本発明の第4の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図15】図15は、本発明の第4の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図16】図16は、本発明の第5の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図17】図17は、本発明の第5の具体的な実施形態の電子サブシステムの形成のステップを図示している。
【図18】図18は、本発明の電子サブシステムを書き込む2つのモードを可能にする構成を、上から分かるように表している。
【発明を実施するための形態】
【0047】
図1から分かるように、本発明の第1の実施形態の電子サブシステムを製造するための開始ポイントは:
基板101と、
「トラッピング層」と称され、電界の効果によって電荷をトラッピング可能な埋め込み型絶縁層102と、
エッチング済みまたはされていない上部半導体103とを含む層の組み立て体である。
【0048】
トラッピング層102および上部半導体層103は、FD(完全空乏化)トランジスタの半導体層における形成を可能にするために容量結合される。
【0049】
次いで、図2に示されているように、連続または非連続導電層104が、例えば、マスクを使用して基板101にドーパントを注入することによって、埋め込み型絶縁層102の下に形成される。この導電層104は、PDSOI(部分的空乏化SOI)トランジスタの場合にボックス端子または基板端子と同様に形成可能であることが分かる。この導電層104は、後述されるように、基板101自体がこの機能を提供するのに十分な導電性があれば、省略可能である。
【0050】
次いで、図3に示されるように、上部半導体103のアクティブエリアがエッチングされる。
【0051】
図4に示されるように、MOSトランジスタ110が次いで、それ自体が知られている方法で半導体層103の表面に形成される。MOSトランジスタを製造するプロセス時に、マスクを使用して埋め込み型絶縁層102をエッチングするステップが実行される。このステップは、有利には、トランジスタのソース/ドレインおよびゲートのシリサイド化の前に実行される。
【0052】
最後に、図5に示されるように、絶縁層112がトランジスタ110に堆積され、この後に、導電エリア104上に少なくとも1つのコンタクト111を含むコンタクト(図示せず)がゲートおよびアクティブエリアに形成される。
【0053】
導電層104の形成に関する図2に示されたステップは、連続導電層114の場合は、図6に見られるように2つのスタックを接合するステップと置き換えられてもよい。第1のスタックは、例えば、金属またはドープ半導体から形成された導電層114と関連した基板101を含む。第2のスタックは、少なくとも絶縁つまりトラッピング層102および半導体層103を含む。あるいは、接合は、一方で基板101に、他方で半導体層103、トラッピング絶縁層102および導電層114に関する。あるいは、トラッピング絶縁層102自体が、例えば、2つの酸化物層間に配置された窒化または多結晶シリコントラッピング層の場合のように、複数の層121、122および123(図16および図17参照)のスタックによって形成される場合、接合はこれらの層のうちの2つの間で実行され得る。いずれの場合も、接合がこの層のレベルで生じても生じなくても、基板101と導電層114間に、例えばSiO2の絶縁層を提供することも可能である。
【0054】
あるいは、絶縁層は2つの酸化物層のスタックから形成され、連続トラッピング層は、2つの酸化物層の界面に形成される。したがって、第1のトラッピングエリアを形成するために、2つの絶縁層を分子接合することが可能であり、トラッピングエリアは接合界面に現れる。
【0055】
導電層を形成するステップが図2に示されているように実行されても、図6に示されているように実行されても、トラッピング絶縁層102は、メモリ用途技術で知られているタイプのスタックであってもよい。例えば、図16および図17に示されているように、トラッピング絶縁層102は、酸化物層121、トラッピング122および酸化物層123を備えるスタックであってもよい。この場合、上部酸化物層121は、トンネル酸化物層と称される。上部酸化物層121は、トンネル効果によってトラッピング層122に電荷を注入するために使用される。トンネル酸化物層121の厚さは、数ナノメートル程度、通常は10nmである。トンネル酸化物層121は通常、SiO2および/またはHfO2やAl2O3などの高誘電材料で形成される。高誘電材料の使用は、過度な保持を強いる(penalizing)ことなく、トンネル酸化物層121の厚さおよびプログラミング電圧を低減することができる。
【0056】
トラッピング層122はトラップに電荷を蓄積する。この厚さは、数ナノメートルから数十ナノメートル程度である。これは、米国特許出願公開第20070105310号明細書の文献に開示されているように、堆積およびアニーリングによってまたは注入によって形成される、Si、Ge、金属または半導体/金属合金のナノ結晶の多結晶シリコン、窒化物、Al2O3、半化学量論的SiO2にあってもよい。局所化されたトラッピングの窒化物、Al2O3またはSiO2を使用する最後の3つの選択肢は、多結晶シリコンに対するトンネル酸化物層121の厚さを低減することができる。
【0057】
あるいは、トラッピング部位の形成はN(窒素)またはF(フッ素)原子の注入を含むが、これはナノ結晶を作成しないが、トラップを作成または加熱することができる。
【0058】
したがって、離散トラッピング部位は概して、例えば、上述されたようにNまたはF原子の注入および加熱処置および/またはナノ結晶の形成の後に形成される。
【0059】
酸化物層123は、「コントロール酸化物」または「インターポリ(interpoly)」層と称される。酸化物層123は、トラッピング層と、存在する場合には、基板101または導電層104からなるコントロール「ゲート」との結合を提供する。基板101が十分に導電性である場合導電層104がなくてもよい点に留意されたい。この場合、トランジスタは、(「ホットキャリア」コントロールとして知られている)ドレインを介するコントロールが使用されなければ、個別にコントロール不可能である。コントロール酸化物層123はSiO2、Si3N4またはAl2O3からなってもよく、後者の材料は、同等の酸化物厚さ(EOT)対漏洩のトレードオフ、またはSiO2/Al2O3もしくは高誘電材料/SiO2スタックに関しては良好であり、これは、より良好なEOT対漏洩のトレードオフという利点を有する。
【0060】
絶縁層102は連続的であっても非連続的であってもよい。図16および図17を参照して説明された第5の実施形態のように、スタックからなる場合には、部分的に不連続であってもよい。
【0061】
図7に示された本発明の第2の具体的な実施形態の電子サブシステムを形成するための開始ポイントは:
基板101と、
好ましくはSiO2における埋め込み型絶縁層105と、
エッチング済みまたはされていない上部半導体103とを含むSOIまたはSON構造である。
【0062】
次いで、図8に示されているように、Si、Ge、金属または金属/半導体合金の原子は絶縁層105に注入され、(「トラップ」または「トラップセンター」としても知られている)ナノ結晶220を形成するためのアニーリングが続く。この場合、絶縁層105は、上記の層121および123と同じ機能を有し、トラッピングセンター220は層122の役割を想定している。したがって、層121および123は、絶縁層105の注入なしの領域によって画定されてもよく、また層122は、注入されたトラッピングセンター220の領域によって画定されてもよい。注入の深さは注入エネルギーによってコントロールされることが分かる。トラッピングセンター密度は注入用量によってコントロールされる。トラッピングセンターの分布はマスキングによって形成される。
【0063】
図9に示されているように、MOSトランジスタ110は次いで、それ自体が知られている方法で半導体層103の表面に形成され、絶縁層112はトランジスタ110上に堆積され、コンタクトは、ゲートおよび/またはアクティブエリア(図示せず)上に形成され、コンタクト111は導電性エリア104上に形成される。
【0064】
第2の実施形態は以下の点で有利である:
標準SOIまたはSON基板以外の基板を必要とせず、
異なる(注入エネルギーによってコントロールされた深さの)位置または(注入用量でコントロールされた)トラップ密度で、また異なる深さおよび/または用量および/または元素による複数の注入を連続的または同時に実行することによって複数のトラッピング領域を絶縁層105に作成可能にする。これは特に、同じ書き込み条件で生じ得る閾値電圧の修正を可能にする。したがって、より感応性が高いまたは低い書き込み領域を画定することができる。例えば、閾値電圧が(トラップ220の高密度および表面により近いトラップ220のために)極めて大きく変化し得る領域が提供されることもあり、閾値電圧の変調が所与のバイアス条件(トラップ220’のより低い密度、またはより深く注入されたトラップ220’)では弱い領域もあり、
局所的アプローチを可能にし、マスキングは、絶縁層105においてトラッピングエリア220を局所化するために使用されてもよい。特に、トラッピングエリア220は、閾値電圧が変更されなければならないトランジスタ110の下に配置されてもよい。より正確には、チャネルの下でのみ(ソースおよびドレインの下ではなく)この注入を局所化することができ、このことは、トラップ放電電流および浮遊キャパシタンスを低下させることができる。
【0065】
図10から図12を参照して説明され、かつ第2の実施形態の変形例を構成する第3の実施形態において、注入はゲートスタックを介して実行される(これは「直接ゲート注入」として知られている)。図11に示されているように、トラッピングセンター220は、トランジスタ110のチャネル上のトラッピングセンター220のセルフアライメントを取得するために、トランジスタ110のゲートをマスクとして使用して注入される。注入は構造全体で実行される。ゲートにおけるスタックのさらなる厚さを考慮すると、ゲートでの注入は、構造の他の部分ほど深くない。したがって、チャネルの外部に注入された種はより深く注入されている。図11および図12に示されているように、種は、導電性エリア104に返されてもよい。図12は最終構造を示している。
【0066】
図13から図15を参照して説明され、かつ第2の実施形態の変形例を構成する第4の実施形態において、トランジスタ110のゲートの最後の統合が実行され、注入は、直接ゲート(ゲートの最初の)統合において、キャビティにおいて、またはゲートを介して実行される。
【0067】
図13は、図4および図5を参照して説明された構造を再度示している。図14に示されているように、いくつかのトランジスタ(ここでは図14の右側のトランジスタ132および133)に関して、ゲートの最後のキャビティ151が、マスクを使用して、後のゲートエリアにおいて空にされる。マスク141は、例えば、トランジスタ131のレベルにおけるこの作業を回避することができる。これはまた後続の注入をマスキングする。これは、有利には、注入された原子が位置決めされるチャネルの下のトランジスタ151のゲートにアライメントされる。
【0068】
ナノ結晶220を形成するための注入が続く。構造は開口151でより微細になるため、このエリアでの注入は、構造の他の部分より深い。トランジスタ132について示されているように、有利には、トランジスタ132のチャネルのレベルにのみ注入をコントロールするために、マスク142を介する注入を提供することができる。
【0069】
図15に示されているように、キャビティは後に、例えば、多結晶シリコンに基づいたゲートのスタックで充填される。コンタクト端子が次いで形成され、図15に示されている最終構造を形成する(すべてのコンタクトが示されているわけではなく、特にソース、ドレイン、ゲートコンタクトである)。
【0070】
第3および第4の実施形態は、浮遊電流やキャパシタンスを形成しないことで有利である。ソース/ドレインによるシールドのために帯電され、同じ理由から、閾値電圧を制御するのは、原則としてチャネルの下の領域である。ソースおよびドレインの下に配置されたトラップ領域はソース/ドレインとトラッピングエリア間に浮遊キャパシタンスを誘導し、浮遊電流は、特に連続多結晶シリコン層のトラップの放電、より低い度合いの不連続トラッピングエリアにつながり得ることがある。
【0071】
第3および第4の実施形態はまた、第2の実施形態のように、トランジスタ(またはトランジスタ群)に応じて異なる種および/または用量および/またはエネルギーで局所的に注入することによって、同一の書き込みまたは空乏バイアスの異なるトランジスタ(またはトランジスタ群)を調整することができ、トランジスタ(またはトランジスタ群)に応じてより多量または少量の用量のトラップより深いまたはそれほど深くないトラップを取得することができる点が有利である。
【0072】
図16および図17を参照して説明された本発明の第5の具体的な実施形態の電子サブシステムにおいて、上記の層121、122、123のスタックが、特に層122が連続多結晶シリコンまたは窒化トラッピング層である場合に、使用される。本実施形態では、トランジスタ110の絶縁エリアにおいて少なくとも層121および122と、適用可能ならば層123をエッチングし、この絶縁層を形成する場合に、いくつかのトランジスタ110の下でのみ局所化層122を画定することが好ましい。したがって、書き込み時に、トランジスタ110のうちのいくつかのみが、この絶縁性のために、コントロールされた閾値電圧を有することがある。
【0073】
図16に示されているように、絶縁層102を形成するために、層121、122および123のスタックの図2に示されている構造から開始することによって、層122はエッチングされて、横方向に絶縁し、このことは、連続トラッピング層の場合に特に有利である。
【0074】
本発明の電子サブシステムを形成する各方法の最後に、最終ステップは、第1の実施形態を参照して説明されたようなトランジスタおよびコンタクト端子の形成に対応する。
【0075】
したがって、図17は、第5の具体的な実施形態の最終構造を表している。
【0076】
トランジスタの閾値電圧を修正するという一般原理に関する説明が続く。
【0077】
SOIまたはSON FDトランジスタについて、埋め込み型絶縁層によって固定された電荷のトラッピングは、容量結合によるトランジスタの閾値電圧のオフセットを誘導する。一定のバイアスの印加は、必要な場合には、絶縁層102または105、より正確には層122への電荷の注入による書き込みを可能にする。
【0078】
この書き込みが実行されると、電荷は、構造の保持時間に応じた期間(不揮発性メモリで使用されているスタックの場合は10年以上)この層に留まる。電荷を維持するためにバイアスは必要ない。書き込みバイアスは一度に、すべてに対して印加されてもよい。あるいは、いつでも削除でき(このことは蓄積された電荷の低減または消滅を伴う)、または必要ならば(電荷の量を修正したりメモリをリフレッシュしたりするために)いつでも書き換えることができる。
【0079】
図18に上方から示されているように、基板端子301と、基板端子301の影響下のトランジスタまたは論理ブロックのセット302と、基板端子301の影響下にないトランジスタまたは論理ブロックのセット303が、電子サブシステムの上面に配置されている。この構成によって、回路の全部または一部が埋め込み型電極のバイアスによって(または、埋め込み型電極がなく、かつ基板が十分に導電性である場合には基板の直接バイアスによって)コントロールされるFN書き込みモードが可能になる。したがって、トランジスタのVbs、つまり基板またはバルクと、トランジスタのソース間の電位差がコントロールされる。
【0080】
「ホットキャリア」の第2の書き込みモードにおいて、高Vds、つまりドレインとソース間の高電位差、および基板とトランジスタのソース間の高電位差によって選択されたトランジスタのみが閾値電圧を調整する。この書き込みモードによって、より少数の基板端子で済むトランジスタ単位のコントロールが可能になる。導電性エリアの導電率が完全である場合、電子サブシステムは1つの基板端子で済み、場合によっては、基板が十分導電性であり、バイアスが基板自体によって実行されれば、端子は必要ない。
【0081】
本発明の利点のうち以下を引用することができる:
閾値電圧は、関連するトランジスタの下の基板のエリアのバイアスによって調整可能であり(これはFowler Nordheim書き込みとして知られている)、
閾値電圧は、基板バイアスおよびドレインバイアスを合成することによってトランジスタ単位で調整可能である(これは「ホットキャリア書き込み」として知られている)。この場合、基板端子は、閾値電圧の値に関してトランジスタに一定の機能を割り当てることなく、複数のトランジスタについて共有/プール化されてもよい。この調整は、調整される閾値電圧であるトランジスタ端子の電圧Vdsをコントロールし、または、トランジスタが含まれる回路のアクセス可能な端子を介してトランジスタの電圧Vdsを間接的にコントロールするための少なくとも1つの端子を必要とし、
閾値電圧は、ほぼ連続的により多数または少数の埋め込み型トラップを書き込むことによって調整可能であるのに対して、離散数の閾値電圧状態のみが、複数のゲート出力ワークまたは複数のチャネルドーピングを使用する場合に許容され、
トランジスタの閾値電圧は、トランジスタの製造後に(ドレインおよび基板の)バイアスによって再構成可能である。従来技術において、トランジスタの閾値電圧は、トランジスタの製造時には(チャネルドーピングおよびゲート出力ワークによって)概して固定されており、後に再構成不可能であり、また特に温度または照射に応じて制御不可能である。
【0082】
上記に引用された最後の2つの利点は、次の用途の想定を可能にする:
回路パラメータのブロックの消費/スピードの動的割り当て、
技術的変動による閾値電圧の変動の補償、
外部温度の変化(および消費のコントロール)によってもたらされる閾値電圧のドリフトの補償、
照射媒体での使用(およびシステムサービス寿命の増大)によってもたらされる閾値電圧のドリフトの補償、
再構成可能な回路、および
可変的な閾値電圧のMOSトランジスタの形成。
【0083】
各トランジスタの有用な情報が、従来技術のように、トランジスタの電荷状態ではなく、トランジスタ内の電荷の移動からなることが分かる。したがって、閾値電圧は、トランジスタの論理またはアナログ用途に応じて、トランジスタの動作を最適化するように適合される。
【0084】
トラップのゲートとの結合のために、本発明は、情報を構成する電荷(つまり、電流)の移動という標準的トランジスタ用途を可能にし、電圧は、例えば、電荷キャリアのモビリティと同じ条件ではデバイスの電流/電圧特性のうちの1つのパラメータである。同様に、この用途において、構造の電荷状態は主要な情報ではない。したがって、本発明によってターゲットとされる「トランジスタ」用途において、情報は、トランジスタの機能にしたがって変化する。アナログまたは無線周波数(RF)用途において、トランジスタの電流/電圧特性の一部の全体が使用されて、情報を構成する。
【0085】
薄いか、この酸化物または酸化物スタックのトラップを帯電するために適用される基板バイアスを低下させるための高誘電定数を有する埋め込み型酸化物(または埋め込み型酸化物スタック)を使用することが好都合であることが分かる。本発明者らは、およそ10ボルトでの空乏化/書き込みを可能にするスタックを形成した。
【特許請求の範囲】
【請求項1】
調整可能な閾値電圧の少なくとも1つの第1のトランジスタを担持する半導体層(103)と、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外側のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリア(220)を含む絶縁層(102、105)とを含み、
半導体層および第1のトラッピングエリアが容量結合され、前記第1のトランジスタの有用な情報がトランジスタにおける電荷の移動であることを特徴とする、電子サブシステム。
【請求項2】
第1のトラッピングエリアが、前記第1のトランジスタのチャネルの下にのみ延びることを特徴とする、請求項1に記載の電子サブシステム。
【請求項3】
少なくとも1つの第1のトランジスタを担持する半導体層の反対側に絶縁層に対して配置された導電性エリアをさらに含むことを特徴とする、請求項1または2に記載の電子サブシステム。
【請求項4】
導電性エリアが導電性基板であることを特徴とする、請求項3に記載の電子サブシステム。
【請求項5】
前記導電性エリアが、絶縁層の下にあり、かつドーパント、例えば注入ドーパントを含む基板のエリアであることを特徴とする、請求項3に記載の電子サブシステム。
【請求項6】
少なくとも1つの第2のトラッピングエリアを含むことを特徴とする、請求項1から5のいずれか一項に記載の電子サブシステム。
【請求項7】
第2のトラッピングエリアが、第1の深さとは異なる第2の深さにあることを特徴とする、請求項6に記載の電子サブシステム。
【請求項8】
第2のトラッピングエリアが、第1のトラッピングエリアとは異なるトラップ密度分布を有することを特徴とする、請求項6または7に記載の電子サブシステム。
【請求項9】
前記第2のトラッピングエリアが、第2のトランジスタのチャネルの下に少なくとも部分的にあることを特徴とする、請求項6から8のいずれか一項に記載の電子サブシステム。
【請求項10】
前記トラップがナノ結晶からなることを特徴とする、請求項1から9のいずれか一項に記載の電子サブシステム。
【請求項11】
前記ナノ結晶が、Si、Ge、金属または半導体/金属合金の原子を絶縁層に含むことを特徴とする、請求項10に記載の電子サブシステム。
【請求項12】
前記トラップが、NまたはFの原子の注入および熱処置によって形成されることを特徴とする、請求項1から11のいずれか一項に記載の電子サブシステム。
【請求項13】
絶縁層が、酸化物層、連続窒化または多結晶シリコントラッピング層および酸化物層を備えるスタックで形成されることを特徴とする、請求項1から12のいずれか一項に記載の電子サブシステム。
【請求項14】
調整可能な閾値電圧の少なくとも1つの第1のトランジスタ(110)を担持する半導体層(103)と、絶縁層(102、105)とを組み立てるステップと、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外側のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリア(220)を絶縁層に形成することによって、半導体層および第1のトラッピングエリアが容量結合されるステップとを含み、
前記第1のトランジスタの有用な情報が、トランジスタにおける電荷の移動であることを特徴とする、電子サブシステム形成方法。
【請求項15】
第1のトラッピングエリアを形成するステップ時に、2つの絶縁層が分子接合され、トラッピングエリアが接合界面に現れることを特徴とする、請求項14に記載の方法。
【請求項16】
第1のトラッピングエリアを形成するステップ時に、Ge、Si、金属または半導体/金属合金の原子の絶縁層への第1の注入が実行されることを特徴とする、請求項14に記載の方法。
【請求項17】
第1のトラッピングエリアを形成するステップ時に、ナノ結晶を形成するためのアニーリングが実行されることを特徴とする、請求項15または16に記載の方法。
【請求項18】
第1の注入で使用されるのとは異なるエネルギーおよび/または用量および/または原子の第2の注入によって第2のトランジスタのチャネルの少なくとも下に延びる第2のトラッピングエリアを形成するステップを含むことを特徴とする、請求項15から17のいずれか一項に記載の方法。
【請求項19】
第1のトラッピングリアを形成するステップ時に、第1のトラッピングエリアを位置決めするためのマスキングが実行されることを特徴とする、請求項14から18のいずれか一項に記載の方法。
【請求項20】
第1のトラッピングエリアを形成するステップ時に、ゲートスタックを介する直接ゲートアライメントが実行され、トランジスタゲートが、トラップをトランジスタのチャネルとアライメントさせるためのマスクとして使用されることを特徴とする、請求項14から19のいずれか一項に記載の方法。
【請求項21】
第1のトラッピングエリアを形成するステップ時に、トランジスタのゲートの最後のアライメントが、少なくとも1つのトランジスタのゲートの最後のキャビティを空にして、キャビティに注入を実行して、次いで各キャビティを新たなゲートスタックで充填することによって実行されることを特徴とする、請求項14から19のいずれか一項に記載の方法。
【請求項22】
電子サブシステムのトランジスタをFN書き込みするステップを含むことを特徴とする、請求項14から21のいずれか一項に記載の方法。
【請求項23】
電子サブシステムのトランジスタをホットキャリア書き込みするステップを含むことを特徴とする、請求項14から22のいずれか一項に記載の方法。
【請求項24】
半導体層、絶縁層および導電層を関連付けるために層のスタックを接合するステップを含むことを特徴とする、請求項14から23のいずれか一項に記載の方法。
【請求項1】
調整可能な閾値電圧の少なくとも1つの第1のトランジスタを担持する半導体層(103)と、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外側のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリア(220)を含む絶縁層(102、105)とを含み、
半導体層および第1のトラッピングエリアが容量結合され、前記第1のトランジスタの有用な情報がトランジスタにおける電荷の移動であることを特徴とする、電子サブシステム。
【請求項2】
第1のトラッピングエリアが、前記第1のトランジスタのチャネルの下にのみ延びることを特徴とする、請求項1に記載の電子サブシステム。
【請求項3】
少なくとも1つの第1のトランジスタを担持する半導体層の反対側に絶縁層に対して配置された導電性エリアをさらに含むことを特徴とする、請求項1または2に記載の電子サブシステム。
【請求項4】
導電性エリアが導電性基板であることを特徴とする、請求項3に記載の電子サブシステム。
【請求項5】
前記導電性エリアが、絶縁層の下にあり、かつドーパント、例えば注入ドーパントを含む基板のエリアであることを特徴とする、請求項3に記載の電子サブシステム。
【請求項6】
少なくとも1つの第2のトラッピングエリアを含むことを特徴とする、請求項1から5のいずれか一項に記載の電子サブシステム。
【請求項7】
第2のトラッピングエリアが、第1の深さとは異なる第2の深さにあることを特徴とする、請求項6に記載の電子サブシステム。
【請求項8】
第2のトラッピングエリアが、第1のトラッピングエリアとは異なるトラップ密度分布を有することを特徴とする、請求項6または7に記載の電子サブシステム。
【請求項9】
前記第2のトラッピングエリアが、第2のトランジスタのチャネルの下に少なくとも部分的にあることを特徴とする、請求項6から8のいずれか一項に記載の電子サブシステム。
【請求項10】
前記トラップがナノ結晶からなることを特徴とする、請求項1から9のいずれか一項に記載の電子サブシステム。
【請求項11】
前記ナノ結晶が、Si、Ge、金属または半導体/金属合金の原子を絶縁層に含むことを特徴とする、請求項10に記載の電子サブシステム。
【請求項12】
前記トラップが、NまたはFの原子の注入および熱処置によって形成されることを特徴とする、請求項1から11のいずれか一項に記載の電子サブシステム。
【請求項13】
絶縁層が、酸化物層、連続窒化または多結晶シリコントラッピング層および酸化物層を備えるスタックで形成されることを特徴とする、請求項1から12のいずれか一項に記載の電子サブシステム。
【請求項14】
調整可能な閾値電圧の少なくとも1つの第1のトランジスタ(110)を担持する半導体層(103)と、絶縁層(102、105)とを組み立てるステップと、
所定の第1の深さに、前記第1のトランジスタのチャネルの少なくとも下に延び、かつ第1のトラッピングエリアの外側のトラップの密度より高い密度のトラップを含む前記第1のトラッピングエリア(220)を絶縁層に形成することによって、半導体層および第1のトラッピングエリアが容量結合されるステップとを含み、
前記第1のトランジスタの有用な情報が、トランジスタにおける電荷の移動であることを特徴とする、電子サブシステム形成方法。
【請求項15】
第1のトラッピングエリアを形成するステップ時に、2つの絶縁層が分子接合され、トラッピングエリアが接合界面に現れることを特徴とする、請求項14に記載の方法。
【請求項16】
第1のトラッピングエリアを形成するステップ時に、Ge、Si、金属または半導体/金属合金の原子の絶縁層への第1の注入が実行されることを特徴とする、請求項14に記載の方法。
【請求項17】
第1のトラッピングエリアを形成するステップ時に、ナノ結晶を形成するためのアニーリングが実行されることを特徴とする、請求項15または16に記載の方法。
【請求項18】
第1の注入で使用されるのとは異なるエネルギーおよび/または用量および/または原子の第2の注入によって第2のトランジスタのチャネルの少なくとも下に延びる第2のトラッピングエリアを形成するステップを含むことを特徴とする、請求項15から17のいずれか一項に記載の方法。
【請求項19】
第1のトラッピングリアを形成するステップ時に、第1のトラッピングエリアを位置決めするためのマスキングが実行されることを特徴とする、請求項14から18のいずれか一項に記載の方法。
【請求項20】
第1のトラッピングエリアを形成するステップ時に、ゲートスタックを介する直接ゲートアライメントが実行され、トランジスタゲートが、トラップをトランジスタのチャネルとアライメントさせるためのマスクとして使用されることを特徴とする、請求項14から19のいずれか一項に記載の方法。
【請求項21】
第1のトラッピングエリアを形成するステップ時に、トランジスタのゲートの最後のアライメントが、少なくとも1つのトランジスタのゲートの最後のキャビティを空にして、キャビティに注入を実行して、次いで各キャビティを新たなゲートスタックで充填することによって実行されることを特徴とする、請求項14から19のいずれか一項に記載の方法。
【請求項22】
電子サブシステムのトランジスタをFN書き込みするステップを含むことを特徴とする、請求項14から21のいずれか一項に記載の方法。
【請求項23】
電子サブシステムのトランジスタをホットキャリア書き込みするステップを含むことを特徴とする、請求項14から22のいずれか一項に記載の方法。
【請求項24】
半導体層、絶縁層および導電層を関連付けるために層のスタックを接合するステップを含むことを特徴とする、請求項14から23のいずれか一項に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
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【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公表番号】特表2011−515020(P2011−515020A)
【公表日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願番号】特願2010−547227(P2010−547227)
【出願日】平成21年2月11日(2009.2.11)
【国際出願番号】PCT/FR2009/050212
【国際公開番号】WO2009/103921
【国際公開日】平成21年8月27日(2009.8.27)
【出願人】(510099914)
【Fターム(参考)】
【公表日】平成23年5月12日(2011.5.12)
【国際特許分類】
【出願日】平成21年2月11日(2009.2.11)
【国際出願番号】PCT/FR2009/050212
【国際公開番号】WO2009/103921
【国際公開日】平成21年8月27日(2009.8.27)
【出願人】(510099914)
【Fターム(参考)】
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