半導体装置
【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、シリサイド膜を用いた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性記憶素子は、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能となる他、少量多品種生産の対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、ＭＰＵ（Micro Processing Unit）とＥＥＰＲＯＭ（またはフラッシュメモリ）とを内蔵したマイコンへのニーズが大きくなっている。
【０００３】
このようなマイコンにおいて、微細化、高速化に対応して、サリサイド（Self-Aligned Silicide）技術が適用されている。例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：以下、「ＭＩＳトランジスタ」という）などの電極や拡散層のシリコン表面をコンタクトとして低抵抗化するために、サリサイド技術が適用され、そのシリコン表面にはシリサイド膜が形成される。
【０００４】
M. Tabasky, et al.: IEEE Trans. Electron Devices, vol. ED-34, p. 548, 1987（非特許文献１）には、シリサイド化アニールとしてＲＴＡ（瞬時熱）アニールを用いることで、多結晶シリコンや拡散層上のコバルト（Ｃｏ）膜を低シート抵抗のＣｏＳｉ２にシリサイド化する技術が開示されている。
【０００５】
特開平１１−２８３９３５号公報（特許文献１）には、拡散層の表面にコバルト膜を堆積して１回目のアニールを行い、未反応のコバルト膜を除去した後、２回目のアニールを行うことによってＣｏＳｉ２膜を形成する技術が開示されている。
【０００６】
特開２００４−１９３４４７号公報（特許文献２）には、拡散層の表面にコバルト膜を堆積して１回のアニールを行い、さらに２回目のアニールを行った後、未反応のコバルト膜を除去し、３回目のアニールを行うことによってＣｏＳｉ２膜を形成する技術が開示されている。
【０００７】
特開２００１−２０３３５２号公報（特許文献３）には、拡散層の表面にコバルト膜を堆積して１回目のアニールを行い、未反応のコバルト膜を酸化し、その酸化コバルト膜を除去した後、２回目のアニールを行うことによってＣｏＳｉ２膜を形成する技術が開示されている。
【０００８】
特開２００２−２３１８２９号公報（特許文献４）には、メモリゲートとコントロールゲートを有する不揮発性記憶素子で、両ゲート上部にＣｏＳｉ２膜を堆積させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２８３９３５号公報
【特許文献２】特開２００４−１９３４４７号公報
【特許文献３】特開２００１−２０３３５２号公報
【特許文献４】特開２００２−２３１８２９号公報
【非特許文献】
【００１０】
【非特許文献１】M. Tabasky, E. S. Bulat, B. M. Ditchek, M. A. Sullivan, and S. C.Shatas, “Direct silicidation of CO on Si by rapid thermal annealing” IEEE Trans. Electron Devices, vol. ED-34, p. 548, 1987
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者らは、コントロールゲート電極とメモリゲート電極とからなるスプリット構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性記憶素子（以下、「メモリセル」という）、および、その周辺回路を構成する種々のＭＩＳトランジスタ（以下、「周辺トランジスタ」という）を備えたマイコンなどの半導体装置について検討を行っている。なお、周辺回路を構成する種々のＭＩＳトランジスタとして、例えば、低耐圧ｎチャネルＭＩＳトランジスタ、低耐圧ｐチャネルＭＩＳトランジスタ、高耐圧ｎチャネルトランジスタおよび高耐圧ｐチャネルＭＩＳトランジスタが挙げられる。
【００１２】
本発明者らが検討したメモリセルおよび周辺トランジスタを備えた半導体装置について図面を参照しながら説明する。
【００１３】
図１６は、本発明者らが検討したメモリセルＭＣａの要部を模式的に示す断面図である。図１６に示すように、本発明者らが検討したメモリセルＭＣａは、例えば、ｐ型の単結晶シリコン基板からなる半導体基板（以下、単に「基板」という）１の主面に形成されている。
【００１４】
メモリセルＭＣａのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００１５】
このソース領域とドレイン領域との間の基板１の主面上に、選択用ＭＩＳトランジスタのコントロールゲート電極ＣＧとメモリ用ＭＩＳトランジスタのメモリゲート電極ＭＧとが隣接して配置されている。コントロールゲート電極ＣＧは、ゲート絶縁膜５を介して基板１の主面上に設けられている。一方、メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側面に設けられており、酸化膜９ａ、窒化膜９ｂおよび酸化膜９ｃがコントロールゲート電極ＣＧ側から順に形成されたＯＮＯ膜９によって、コントロールゲート電極ＣＧとの絶縁がなされている。また、メモリゲート電極ＭＧは、ＯＮＯ膜９を介して基板１の主面上に配置されている。これらコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、不純物が注入された多結晶シリコン膜からなる。
【００１６】
コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１１５が形成されている。本発明者らが用いたサリサイド技術について概略すると、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどを覆う基板１の主面上に、例えばコバルト（Ｃｏ）膜を形成し、第１の熱処理（第１アニール）によって、電極や拡散層のシリコン（Ｓｉ）表面上にＣｏＳｉ膜を形成した後、ウエットエッチングによって未反応のＣｏ膜を除去し、第２の熱処理（第２アニール）によってＣｏＳｉ膜をＣｏＳｉ２膜へ相変態させるものである。なお、図１６に示したメモリセルＭＣａの場合、例えば、第１アニールの温度は４７０℃程度、第２アニールの温度は７１０℃程度である。
【００１７】
前述したように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間は、それぞれのＭＩＳトランジスタを動作させる上で、ＯＮＯ膜９によって絶縁がなされなければならない。なお、ＯＮＯ膜９の膜厚を２０ｎｍ程度とした場合、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間も２０ｎｍ程度となる。
【００１８】
しかしながら、図１６中の囲み部Ａに示すように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間がシリサイド膜１１５によって電気的にショートし、メモリゲート電極ＭＧに所望の電圧が印加されない動作不良が発生する場合がある。これは、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ上にシリサイド膜１１５を形成するサリサイド技術を用いた工程において、シリサイド膜１１５の上方向の成長に加え、横方向にも成長して、ＯＮＯ膜９上にもコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ側からシリサイド膜１１５が形成されるからであると考えられる。
【００１９】
さらに、図１７に示すコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性から、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間印加電圧が低い場合においてもリーク電流（過電流）が発生している。図１７は、図１６のメモリセルＭＣａのコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性を示す説明図である。
【００２０】
すなわち、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間は絶縁されていなければならないが、ＯＮＯ膜９上のシリサイド膜１１５を介して、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的にショートしている。このショート不良は、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。
【００２１】
そこで、本発明者らは、ＯＮＯ膜９上までシリサイド膜１１５が形成されないように、第１アニールにおいてＣｏＳｉ膜を形成するための温度の低温化（例えば、４２０℃程度）を行っている。図１８は、本発明者らが検討した他のメモリセルＭＣｂの要部を模式的に示す断面図であって、第１アニールを低温化したサリサイド技術を用いたメモリセルＭＣｂが示されている。
【００２２】
図１８の囲み部Ｂに示すように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間のＯＮＯ膜９上には、シリサイド膜１１５が形成されるのを抑制することができる。しかしながら、図１９に示すコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性から、リーク電流（過電流）が発生する場合があり、完全にリーク電流を抑えることができない。図１９は、図１８のメモリセルＭＣｂのコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性を示す説明図である。
【００２３】
すなわち、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間は絶縁されていなければならないが、ＯＮＯ膜９上のシリサイド膜１１５を介して、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的にショートしているものと考えられる。このショート不良は、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。
【００２４】
図２０は、本発明者らが検討した周辺トランジスタを模式的に示す断面図であり、低耐圧ｎチャネルＭＩＳトランジスタが示されている。図２０に示すように、本発明者らが検討した周辺トランジスタＱａが、基板１の主面に形成されている。
【００２５】
周辺トランジスタＱａのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００２６】
このソース領域とドレイン領域との間の基板１の主面上に、ＭＩＳトランジスタのゲート電極Ｇが配置されている。ゲート電極Ｇは、ゲート絶縁膜５を介して基板１の主面上に形成されている。このゲート電極Ｇは、不純物が注入された多結晶シリコン膜からなる。
【００２７】
ゲート電極Ｇおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１１５が形成されている。本発明者らが用いたサリサイド技術については、前述した通りである。
【００２８】
図２０の囲み部Ｃのアクティブ端では、シリサイド膜１１５とｎ型拡散層１３／ｐ型ウエル４の接合面との距離が接近するために、基板１へのリークが問題となる。更に、ゲート電極Ｇ上、および、ｎ型拡散層１３上のシリサイド膜１１５においても、サイドウォールを介したリークが存在する。このリークは、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。
【００２９】
本発明の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。
【００３０】
また、本発明の他の目的は、半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【００３１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３３】
本発明は、コントロールゲート電極の上部、および、メモリゲート電極の上部に、シリサイド膜およびそのシリサイド膜の表面の酸化によって形成された酸化膜を設けるものである。
【００３４】
また、本発明は、第１熱処理および第２熱処理によってシリサイド膜を形成するに際し、酸素を含む雰囲気中の第２熱処理によって、シリサイド膜の表面に酸化膜を形成するものである。
【発明の効果】
【００３５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３６】
本発明によれば、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。
【図面の簡単な説明】
【００３７】
【図１】本実施の形態に係る半導体装置の要部を模式的に示す断面図である。
【図２】図１のメモリセルの拡大図である。
【図３】図１のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。
【図４】図１の周辺トランジスタの拡大図である。
【図５】本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１３】図１２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１４】シリサイド膜上に形成された酸化膜厚の温度依存性を示す説明図である。
【図１５】シート抵抗の累積度数分布を示す説明図である。
【図１６】本発明者らが検討したメモリセルを模式的に示す断面図である。
【図１７】図１６のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。
【図１８】本発明者らが検討した他のメモリセルを模式的に示す断面図である。
【図１９】図１８のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。
【図２０】本発明者らが検討した周辺トランジスタを模式的に示す断面図である。
【発明を実施するための形態】
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３９】
本発明の実施の形態に係る半導体装置は、コントロールゲート電極とメモリゲート電極とからなるスプリット構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性記憶素子（以下、「メモリセル」という）、および、その周辺回路を構成する種々のＭＩＳトランジスタ（以下、「周辺トランジスタ」という）を備えたマイコンなどの半導体装置である。なお、周辺回路を構成する種々のＭＩＳトランジスタとして、例えば、低耐圧ｎチャネルＭＩＳトランジスタ、低耐圧ｐチャネルＭＩＳトランジスタ、高耐圧ｎチャネルトランジスタおよび高耐圧ｐチャネルＭＩＳトランジスタが挙げられる。
【００４０】
まず、メモリセルおよび周辺トランジスタを備えた半導体装置について図面を参照しながら説明する。
【００４１】
図１は、本実施の形態に係る半導体装置の要部を模式的に示す断面図である。図１に示すように、半導体基板（以下、単に「基板」という）１の主面のメモリ領域にはコントロールゲート電極ＣＧとメモリゲート電極ＭＧを有するメモリセルＭＣが形成されており、また、基板１の主面の周辺領域にはゲート電極Ｇを有する周辺トランジスタＱが形成されている。すなわち、メモリアレイを構成するメモリセルと、メモリセルの周辺回路を構成する周辺トランジスタとが図１に示されている。また、コントロールゲート電極ＣＧの上部、および、メモリゲート電極ＭＧの上部には、例えばコバルトシリサイド膜などのシリサイド膜１５が設けられている。コバルトシリサイド膜は、チタンシリサイド膜に対して、抵抗が同程度に低く、微細プロセスにおいても細線による抵抗上昇を抑制できるものである。
【００４２】
メモリセルＭＣのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００４３】
このソース領域とドレイン領域との間の基板１の主面上に、選択用ＭＩＳトランジスタのコントロールゲート電極ＣＧとメモリ用ＭＩＳトランジスタのメモリゲート電極ＭＧとが隣接して配置されている。コントロールゲート電極ＣＧは、ゲート絶縁膜５を介して基板１の主面上に形成されている。一方、メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側面に設けられており、酸化膜９ａ、窒化膜９ｂおよび酸化膜９ｃがコントロールゲート電極ＣＧ側から順に形成されたＯＮＯ膜９によって、コントロールゲート電極ＣＧとの絶縁がなされている。また、メモリゲート電極ＭＧは、ＯＮＯ膜９を介して基板１の主面上に配置されている。これらコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、不純物が注入された多結晶シリコン膜からなる。
【００４４】
コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１５が形成されている。本発明のサリサイド技術について概略すると、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどを覆う基板１の主面上に、例えばコバルト（Ｃｏ）膜を形成し、第１の熱処理（第１アニール）によって、電極や拡散層のシリコン（Ｓｉ）表面上にＣｏＳｉ膜を形成した後、ウエットエッチングによって未反応のＣｏ膜を除去し、第２の熱処理（第２アニール）によってＣｏＳｉ膜をＣｏＳｉ２膜へ相変態させるものである。なお、図１に示したメモリセルＭＣの場合、例えば、第１アニールは１００％窒素雰囲気中において４２０℃程度で行われ、第２アニールの温度は酸素を含む雰囲気中において７１０℃程度で行われる。
【００４５】
前述したように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間は、それぞれの選択用ＭＩＳトランジスタおよびメモリ用ＭＩＳトランジスタを動作させる上で、ＯＮＯ膜９によって絶縁されるものである。
【００４６】
図２は、図１のメモリ素子ＭＣの拡大図である。図２に示すように、シリサイド膜１５の表面上には、絶縁膜５１が設けられている。言い換えると、この絶縁膜５１は、シリサイド膜１５を覆うように設けられている。このため、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間でのリークを抑制することができる。すなわち、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の絶縁破壊に対するマージンを向上することができる。
【００４７】
図３は、図１のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。図３に示すように、シリサイド膜１５上を絶縁膜５１が覆うことにより、ショート不良を低減することができる。すなわち、両ゲート電極間の絶縁耐圧を向上することができる。特に、耐圧１５Ｖ前後の高電界領域におけるショートの抑制効果が大きいことが分かる。
【００４８】
このようにシリサイド膜上に絶縁膜を設けることで、半導体装置の信頼性を向上することができる。
【００４９】
図４は、図１の周辺トランジスタの拡大図であり、低耐圧ｎチャネルＭＩＳトランジスタと素子分離部２が示されている。
【００５０】
周辺トランジスタＱのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００５１】
このソース領域とドレイン領域との間の基板１の主面上に、ＭＩＳトランジスタのゲート電極Ｇが配置されている。ゲート電極Ｇは、ゲート絶縁膜５を介して基板１の主面上に形成されている。このゲート電極Ｇは、不純物が注入された多結晶シリコン膜からなる。
【００５２】
ゲート電極Ｇおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１５が形成されている。なお、本発明者らが用いたサリサイド技術については後述する。
【００５３】
また、素子分離部２は、後述の図５の工程で形成されるが、図５以降の洗浄工程等（図示および記載しない）によって素子分離部２に埋め込まれた絶縁膜が削れており、アクティブ端との境界領域が落ち込んでいる。
【００５４】
図４に示すように、アクティブ端との境界領域に形成されたシリサイド膜１５の表面上には、絶縁膜５１が設けられている。言い換えると、この絶縁膜５１は、シリサイド膜１５を覆うように設けられている。このため、素子分離部２がアクティブ端との境界領域において落ち込むことによって、シリサイド膜１５とｎ型拡散層１３／ｐ型ウエル４の接合面との距離が接近しても、シリサイド膜１５は絶縁膜５１で覆われているので、シリサイド膜１５−基板１間のリークを防止することができる。
【００５５】
同様に、シリサイド膜１５とコントロールゲート電極ＣＧの上部との距離が接近しても、シリサイド膜１５は絶縁膜５１で覆われているので、コントロールゲート電極ＣＧのシリサイド膜１５のサイドウォール１２を介したリークを防止することができる。
【００５６】
このようにシリサイド膜上に絶縁膜を設けることで、半導体装置の信頼性を向上することができる。
【００５７】
次に、メモリセルの動作について説明する。なお、図１に示すように、コントロールゲート電極ＣＧ側のｎ型拡散層１３をドレイン領域（Ｄ）、メモリゲート電極ＭＧ側のｎ型拡散層１３をソース領域（Ｓ）として説明する。
【００５８】
書き込み動作は、例えば、ドレイン領域に０．８Ｖ、ソース領域に６Ｖ、メモリゲート電極ＭＧに１２Ｖ、コントロールゲート電極ＣＧに１．５Ｖ、ｐ型ウエル４に０Ｖの電圧を印加し、メモリゲート電極ＭＧ下のチャネル形成領域側からＯＮＯ膜９の窒化膜９ｂ中にホットエレクトロンを注入することによって行われる。
【００５９】
読み出し動作は、例えば、ソース領域に０Ｖ、ドレイン領域に１．５Ｖ、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧに１．５Ｖ、ｐ型ウエル領域４に０Ｖの電圧をそれぞれ印加して行われる。
【００６０】
消去動作は、例えば、窒化膜９ｂに注入された電子をメモリゲート電極ＭＧに放出させることによって行う第１の消去方式と、メモリゲート電極ＭＧ下のチャネル形成領域から窒化膜９ｂ中にホットホールを注入して行う第２の消去方式と、窒化膜９ｂに注入された電子をチャネル形成領域に放出させることによって行う第３の方式とがある。
【００６１】
第１の消去方式は、例えば、ソース領域およびドレイン領域に０Ｖ、メモリゲート電極ＭＧに１５Ｖ、コントロールゲート電極ＣＧおよびｐ型ウエル４に０Ｖの電圧を印加し、ＯＮＯ膜９の上層の酸化膜９ｃをトンネリングさせて、窒化膜９ｂからメモリゲート電極ＭＧに電子を放出させることによって行われる。
【００６２】
第２の消去方式は、例えば、ドレイン領域に０Ｖ、ソース領域に７Ｖ、メモリゲート電極ＭＧに−６Ｖ、コントロールゲート電極ＣＧおよびｐ型ウエル４に０Ｖの電圧をそれぞれ印加し、ＯＮＯ膜９の下層の酸化膜９ａを通過させて、メモリゲート電極ＭＧ下のチャネル形成領域側から窒化膜９ｂにホットホールを注入させることによって行われる。
【００６３】
第３の消去方式は、例えば、窒化膜９ｂに注入された電子を、チャネル形成領域に放出することで行われる。この方式では、例えば、ソース領域およびドレイン領域に０Ｖ、メモリゲート電極ＭＧに−１５Ｖ、コントロールゲート電極ＣＧおよびｐ型ウエル領域４に０Ｖの電圧を印加し、酸化膜９ａをトンネリングさせて、窒化膜９ｂからチャネル形成領域に電子を放出させることによって行われる。
【００６４】
次に、本発明の実施の形態に係る半導体装置の製造方法について図面を参照しながら説明する。図５〜図１３は、本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図であり、メモリセルが形成される領域（メモリ領域）および周辺トランジスタが形成される領域（周辺領域）が示されている。
【００６５】
まず、図５に示すように、半導体基板（以下、単に「基板」という）１を準備する。この基板１は、例えば、１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコン基板からなる。
【００６６】
次いで、基板１の主面（デバイス形成面）の所定領域に、素子分離部２を形成する。この素子分離部２は、活性領域（アクティブ領域、素子形成領域）などを区画するためのものであって、例えば、基板１の主面の所定箇所に分離溝を形成した後、例えば酸化シリコンからなる絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法などにより研磨することで形成される。
【００６７】
次いで、メモリ領域において、基板１の主面に深いｎ型ウエル３を形成する。この深いｎ型ウエル３は、例えば、ｎ型の不純物のＡｓ（ヒ素）またはＰ（リン）を選択的にイオン注入して形成される。次いで、メモリ領域および周辺領域において、基板１の主面にｐ型ウエル４を形成する。このｐ型ウエル４は、例えば、ｐ型の不純物のＢ（ボロン）を選択的にイオン注入して形成される。次いで、基板１の主面側（ｐ型ウエル３の表面側）にメモリセルおよび周辺トランジスタのチャネル形成用のｐ型半導体領域（図示しない）を形成する。このｐ型半導体領域は、例えば、ｐ型ウエル４にｐ型の不純物のＢＦ２（二フッ化ボロン）を選択的にイオン注入して形成される。
【００６８】
次いで、ｐ型ウエル４にイオン注入した不純物が抜け出すのを防止するために、１％程度の酸素雰囲気中において１０００℃程度、３０秒間程度アニールを行う。
【００６９】
次いで、基板１の主面上にゲート絶縁膜５を形成する。このゲート絶縁膜５は、例えば、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して形成された３ｎｍ程度の膜厚の酸化シリコン膜からなる。
【００７０】
次いで、ゲート絶縁膜５を覆うように基板１の主面上の全面に、シリコン膜６を形成する。このシリコン膜６は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成された２５０ｎｍ程度の多結晶シリコン膜に抵抗値を低減するための不純物（例えば、Ａｓ）がイオン注入されてなる。その後、不純物がシリコン膜６から抜け出さないように、１％程度の酸素雰囲気中において９５０℃程度、１０秒間程度で行う。
【００７１】
次いで、シリコン膜６を覆うように基板１の主面上の全面に、絶縁膜７を形成する。この絶縁膜７は、シリコン膜６を加工してコントロールゲート電極を形成するためのマスク層および後述の工程により受けるダメージからコントロールゲート電極を保護するための保護膜を担う機能を有したキャップ膜として形成される。この絶縁膜７は、例えば、ＣＶＤ法によって形成された５０ｎｍ程度の酸化シリコンからなる。
【００７２】
続いて、図６に示すように、絶縁膜７をパターニングした後、この絶縁膜７をマスクとしてシリコン膜６をパターニングすることによって、メモリ領域にコントロールゲート電極ＣＧを形成すると共に、周辺領域にゲート電極Ｇを形成する。なお、このコントロールゲート電極ＣＧおよびゲート電極Ｇと、基板１との間には、ゲート絶縁膜５が介在している。
【００７３】
次いで、メモリ領域における基板１の主面に、ｐ型半導体領域８を形成する。このｐ型半導体領域８は、例えば、コントロールゲート電極ＣＧが形成されていないメモリ領域（活性領域）の部分にｐ型の不純物のＢＦ２を選択的にイオン注入して、コントロールゲート電極ＣＧに整合して形成される。
【００７４】
続いて、図７に示すように、コントロールゲート電極ＣＧ上を含む基板１の主面上の全面に酸化膜９ａ、窒化膜９ｂおよび酸化膜９ｃを積層した後、緻密化のための熱処理を施してＯＮＯ膜９を形成する。酸化膜９ａは、例えば、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して形成された５ｎｍ程度の膜厚の酸化シリコン膜からなる。また、窒化膜９ｂは、酸化膜９ａ上を含む基板１の主面上の全面に、例えば、ＣＶＤ法によって形成された１０ｎｍ程度の膜厚の窒化シリコン膜からなる。また、酸化膜９ｃは、窒化膜９ｂ上に、例えば、ＣＶＤ法によって形成された５ｎｍ程度の膜厚の酸化シリコン膜からなる。なお、窒化膜９ｂは、酸化膜の一部に窒素を含有するような絶縁膜、例えば、酸窒化シリコン膜であってもよい。酸窒化シリコン膜は、例えば、モノシラン（ＳｉＨ４）などのようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）などのような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成される。
【００７５】
次いで、コントロールゲート電極ＣＧを覆うようにＯＮＯ膜９上の全面に、シリコン膜１０を形成する。シリコン膜１０は、例えば、ＣＶＤ法によって形成された１５０ｎｍ程度の膜厚の多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その不純物を活性化するアニールによって形成される。
【００７６】
続いて、図８に示すように、シリコン膜１０を、例えば、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングする。すなわち、コントロールゲート電極ＣＧの側面に、サイドウォール形状のメモリゲート電極ＭＧを形成する。
【００７７】
続いて、図９に示すように、メモリゲート電極ＭＧを覆うフォトレジスト膜（図示せず）をマスクとしてメモリゲート電極ＭＧ以外のシリコン膜１０をエッチングして除去した後、ＯＮＯ膜９を選択的にエッチングして除去する。
【００７８】
次いで、コントロールゲート電極ＣＧの片側面、メモリゲート電極ＭＧおよび周辺トランジスタのゲート電極Ｇに対してｎ−型拡散層（エクステンション領域）１１を自己整合的に形成する。すなわち、このｎ−型拡散層（エクステンション領域）１１は、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよび周辺トランジスタのゲート電極Ｇをマスクとして、例えば、ＡｓまたはＰを基板１の主面にイオン注入し、そのイオンをアニールすることによって活性化してなる。
【００７９】
次いで、基板１にイオン注入した不純物が抜け出すのを防止するために、１％程度の酸素雰囲気中において９００℃程度、３０秒間程度アニールを行う。
【００８０】
続いて、図１０に示すように、メモリゲート電極ＭＧの外側、コントロールゲート電極ＣＧの側面であってメモリゲート電極ＭＧとは反対の外側、および、ゲート電極Ｇの両側面に、サイドウォール１２を形成する。このサイドウォール１２は、基板１の主面上に、例えば、ＣＶＤ法によって１００ｎｍ程度の酸化シリコン膜を形成した後、その酸化シリコン膜をＲＩＥなどの異方性エッチングすることによって形成される。
【００８１】
次いで、基板１の主面に、ｎ型拡散層（ソース・ドレイン領域）１３を形成する。このｎ型拡散層１３は、基板１の主面側からその主面の活性領域の部分に、例えば、Ａｓなどの不純物を選択的にイオン注入することによって形成される。
【００８２】
続いて、自然酸化膜などを除去した後、図１１に示すように、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどを覆うように基板１の主面上の全面に金属膜１４を形成する。この金属膜１４は、例えば、スパッタ法によって形成された８ｎｍ程度のコバルト（Ｃｏ）膜からなる。なお、図示しないが、金属膜１４上に、例えば、コバルト膜の酸化を防止するための酸化防止膜として、窒化チタン（ＴｉＮ）膜が形成される。
【００８３】
続いて、図１２に示すように、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３上にシリサイド膜１５ａを形成する。
【００８４】
このシリサイド膜１５ａは、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３のＳｉ（シリコン）と、金属膜１４のＣｏ（コバルト）とを反応させる第１熱処理（第１アニール）を施すことによって形成されるコバルトシリサイド膜からなる。この時点でのコバルトシリサイド膜は、ＣｏＳｉとＣｏＳｉ２とが混在してなる。
【００８５】
本実施の形態では、第１熱処理の条件は、例えば、１００％濃度の窒素ガス雰囲気中で、基板温度が４２０℃程度、加熱時間が４５秒程度である。シリサイド膜１５ａを形成する場合、シリサイド化反応の拡散種がＣｏおよびＳｉとなる。このため、金属膜１４のＣｏがコントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３側に拡散する。また、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３側のＳｉが金属膜１４側に拡散する。
【００８６】
ここで、基板温度を４２０℃程度としたのは、例えば、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧから金属膜１４へのＳｉの横方向拡散が小さくなるため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のＯＮＯ膜９上にシリサイド膜が形成されるのを抑止することができるためである。一方、基板温度を例えば４７０℃程度とした場合、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のＯＮＯ膜９上にシリサイド膜が形成され、このシリサイド膜は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のショート不良の原因となってしまう。したがって、基板温度を４２０℃程度とすることによって、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のショート不良を抑制することができる。
【００８７】
続いて、未反応の金属膜１４の除去およびシリサイド膜１５ａの膜厚を薄くするために、金属膜１４およびシリサイド膜１５ａをエッチングした後、図１３に示すように、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３上にシリサイド膜１５およびそのシリサイド膜１５を覆うような絶縁膜５１を形成する。この工程により、メモリ領域にメモリセルＭＣおよび周辺領域に周辺トランジスタＱがほぼ完成する。
【００８８】
このシリサイド膜１５は、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３上のシリサイド膜１５ａを相変態させるための第２熱処理（第２アニール）を施すことによって形成されるコバルトシリサイド膜からなる。この時点でのコバルトシリサイド膜は、ＣｏＳｉ２からなる。また、絶縁膜５１は、コバルトシリサイド膜の形成と共に、コバルトシリサイド膜の表面の酸化によって形成された酸化膜からなる。
【００８９】
本実施の形態では、第２の熱処理の条件は、例えば、１００％濃度の酸素雰囲気中で、基板温度が７１０℃程度、加熱時間が６０秒程度である。この条件の第２熱処理によって、ＣｏＳｉの状態のシリサイド膜１５ａを相変態させてＣｏＳｉ２の状態のシリサイド膜１５を形成すると共に、コバルトシリサイド膜の表面を酸化することによって、絶縁膜５１を形成する。この絶縁膜５１は、コバルトシリサイド膜を熱酸化することによって形成されるのでシリサイド膜１５の表面を覆う（被覆する）ことになる。したがって、シリサイド膜１５を酸化膜が覆うことによって、例えば、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁耐圧を向上することができる。
【００９０】
ＣｏＳｉを相変態させてＣｏＳｉ２となるように第２熱処理における基板温度を、第１熱処理における基板温度より高くしている。なお、第１熱処理において基板温度を低くするのは、Ｓｉの拡散反応が進みすぎてゲート電極の周辺部（例えば、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間）および拡散層の周辺部（例えば、アクティブ端部）にまで余分なシリサイド膜が形成されるのを防止するためである。
【００９１】
また、第２熱処理の雰囲気に占める窒素の割合を、第１熱処理の雰囲気に占める窒素の割合より低くしている。第２熱処理時においてはコバルトシリサイド膜の表面を酸化させるため、積極的に酸素ガスを供給してコバルトシリサイド膜と酸素とを反応させている。一方、第１熱処理時にコバルトと酸素が反応してＣｏＯの核が形成された場合、第２熱処理を施してＣｏＳｉ２膜を形成後、その後の窒化膜堆積の際に、このＣｏＯが異常成長してしまい、良質なコバルトシリサイド膜を形成することができなくなってしまうので、第１熱処理を１００％濃度の窒素雰囲気中で行っている。よって、第２熱処理の雰囲気に占める窒素の割合を、第１熱処理の雰囲気に占める窒素の割合より低くしていることとなる。
【００９２】
なお、例えば、前述したように、イオン注入されたシリコン膜６、１０の不純物が抜け出さないようにするために行う、１％程度の酸素雰囲気中の熱処理とは異なり、積極的に酸素を供給して、シリサイド膜を覆うように酸化膜を形成している。すなわち、第２熱処理の雰囲気に占める酸素の割合が、イオン注入されたシリコン膜６、１０の不純物が抜け出さないようにするために行う熱処理の雰囲気中に占める酸素の割合より高くなっている。
【００９３】
また、このコバルトシリサイド膜の酸化を行う為の酸素ガスの流量比を下げることで面内酸化膜厚の均一性を向上できるため、抵抗バラツキ改善も可能である。よって、第２熱処理の雰囲気に占める酸素の割合が、５〜１００％の範囲内でコバルトシリサイド膜を覆う酸化物を形成する。
【００９４】
また、前述の図４で示したように、素子分離部２とアクティブ領域との境界領域においても、同様に、コバルトシリサイド膜を覆う酸化物が形成されるため、シリサイド膜１５−基板１間のリークを防止することができる。
【００９５】
次いで、メモリセルＭＣおよび周辺トランジスタＱ上を含む基板１の主面上の全面に、窒化シリコン膜２０及び層間絶縁膜１６をＣＶＤ法によって形成し、その表面をＣＭＰ法で平坦化した後、エッチングによって窒化シリコン膜２０及び層間絶縁膜１６に接続孔１７を形成する。次いで、この接続孔１７の内部に金属などの導電物を埋め込んでコンタクトプラグ１８を形成した後、層間絶縁膜１６上に配線１９を形成することによって、図１に示す構造となる。
【００９６】
この時、窒化シリコン膜の形成条件は、例えば、基板温度を４００℃に保った状態で、プラズマＣＶＤ法を用いて成膜される。また、この時使用される原料ガスとしては、ＳｉＨ４（シラン）とＮＨ３（アンモニア）の混合ガス、または、ＳｉＨ４（シラン）とＮ２（窒素）の混合ガスが用いられる。
【００９７】
本発明では、シリサイド膜１５を覆うように絶縁膜５１を形成している。具体的には、コバルトシリサイド膜を熱酸化することによって、コバルトシリサイド膜を覆うように酸化膜（絶縁膜）を形成している。このコバルトシリサイド膜を覆う酸化膜は、本来ならば、シリサイド抵抗の変動、および、シリサイド膜とコンタクトプラグとの非導通などの問題点から、形成されず、あるいは、形成されても除去されるものである。しかしながら、本発明では、例えば、スプリット構造のＭＯＮＯＳ型不揮発性記憶素子のコントロールゲート電極とメモリゲート電極との間のショート不良を抑制するために、上記問題を抑制しつつ、コントロールゲート電極およびメモリゲート電極上のサリサイド膜を覆うように絶縁膜を形成している。
【００９８】
ここで、第２アニールによって形成されたコバルトシリサイド膜およびその上に形成された酸化膜について、図１４および図１５を参照して説明する。図１４は、シリサイド膜上に形成される酸化膜厚の温度依存性を示す説明図である。図１５は、シート抵抗の累積度数分布を示す説明図である。
【００９９】
図１４に示すように、第２アニールにおいてシリサイド膜上に形成された酸化膜厚の基板温度依存性は、線形に変化することがわかる。すなわち、基板温度を変化させるだけでシリサイド膜上に所望の酸化膜厚を得ることができるため、コンタクト導通マージンやシリサイド抵抗マージンとの最適化を図ることが容易である。ここで、基板温度が６８０℃以下の場合、コバルトが反応しなくなってしまう。一方、８００℃以上では、酸素が反応しすぎてしまい、酸化膜厚増加に伴ってシート抵抗が上昇してしまう。また、拡散層が浅い場合、シリサイド膜の形成により接合面が破壊されることもある。したがって、第２熱処理の加工温度は、６８０℃〜８００℃の範囲が好ましく、更に、６８０℃〜７３０℃の範囲がより好ましい。また、本実施の形態における絶縁膜５１の膜厚は、上述のコンタクト導通マージンやシリサイド抵抗マージンとの最適化を考えると、３ｎｍ〜７ｎｍであり、５ｎｍ程度に形成するのが好ましい。
【０１００】
また、酸化膜厚の最適化により、図１５に示すように、シート抵抗上昇を最小限に留めることができる。なお、抵抗値の上昇は、所定の範囲内（例えば、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のショートマージンが確保される範囲内）において、スパッタ膜（コバルト膜）の膜厚を厚くすることで調整できる。また、酸化を行う為の供給ガスの流量比を下げることで面内酸化膜厚の均一性を向上できるため、抵抗バラツキ改善も可能である。
【０１０１】
このように、本発明のコバルトシリサイド膜を覆う酸化膜は、シリサイド抵抗の変動、および、シリサイド膜とコンタクトプラグとの非導通の問題を抑制しつつ、例えば、コントロールゲート電極とメモリゲート電極との間などのショート不良を抑制することができる。すなわち、前述した条件で熱処理を行うことによって、例えば、コントロールゲート電極とメモリゲート電極との間などのショート不良が抑制された半導体装置を製造することができる。
【０１０２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０３】
例えば、前記実施の形態では、半導体基板としてシリコン基板を適用した場合について説明したが、ＳＯＩ基板にも適用することができる。ここで、ＳＯＩ基板は、支持基板の上に絶縁体層が形成され、その絶縁体層の上に半導体シリコンからなるシリコン層が形成された構造を有するものである。
【０１０４】
また、例えば、前記実施の形態では、サリサイド技術によってシリコンと反応する金属膜の材料としてＣｏ（コバルト）を適用した場合について説明したが、Ｃｏに限らず他の高融点金属材料（例えば、Ｎｉ、Ｗ、Ｔｉなど）を適用しても良い。この場合であっても、本発明によって、シリサイド膜上に酸化膜が形成されるので例えば微細化・狭小化された電極間などのリーク不良を抑制することができる。
【産業上の利用可能性】
【０１０５】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【符号の説明】
【０１０６】
１ 半導体基板（基板）
２ 素子分離部
３ 深いｎ型ウエル
４ ｐ型ウエル
５ ゲート絶縁膜
６ シリコン膜（第１シリコン膜）
７ 絶縁膜
８ ｐ型半導体領域
９ ＯＮＯ膜
９ａ 酸化膜
９ｂ 窒化膜
９ｃ 酸化膜
１０ シリコン膜（第２シリコン膜）
１１ ｎ−型拡散層（エクステンション領域）
１２ サイドウォール
１３ ｎ型拡散層（ソース・ドレイン領域）
１４ 金属膜
１５、１５ａ シリサイド膜
１６ 層間絶縁膜
１７ 接続孔
１８ コンタクトプラグ
１９ 配線
２０ 窒化シリコン膜
５１ 絶縁膜
１１５ シリサイド膜
ＣＧ コントロールゲート電極
Ｇ ゲート電極
ＭＣ、ＭＣａ、ＭＣｂ メモリセル
ＭＧ メモリゲート電極
Ｑ、Ｑａ 周辺トランジスタ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、シリサイド膜を用いた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性記憶素子は、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能となる他、少量多品種生産の対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、ＭＰＵ（Micro Processing Unit）とＥＥＰＲＯＭ（またはフラッシュメモリ）とを内蔵したマイコンへのニーズが大きくなっている。
【０００３】
このようなマイコンにおいて、微細化、高速化に対応して、サリサイド（Self-Aligned Silicide）技術が適用されている。例えば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：以下、「ＭＩＳトランジスタ」という）などの電極や拡散層のシリコン表面をコンタクトとして低抵抗化するために、サリサイド技術が適用され、そのシリコン表面にはシリサイド膜が形成される。
【０００４】
M. Tabasky, et al.: IEEE Trans. Electron Devices, vol. ED-34, p. 548, 1987（非特許文献１）には、シリサイド化アニールとしてＲＴＡ（瞬時熱）アニールを用いることで、多結晶シリコンや拡散層上のコバルト（Ｃｏ）膜を低シート抵抗のＣｏＳｉ２にシリサイド化する技術が開示されている。
【０００５】
特開平１１−２８３９３５号公報（特許文献１）には、拡散層の表面にコバルト膜を堆積して１回目のアニールを行い、未反応のコバルト膜を除去した後、２回目のアニールを行うことによってＣｏＳｉ２膜を形成する技術が開示されている。
【０００６】
特開２００４−１９３４４７号公報（特許文献２）には、拡散層の表面にコバルト膜を堆積して１回のアニールを行い、さらに２回目のアニールを行った後、未反応のコバルト膜を除去し、３回目のアニールを行うことによってＣｏＳｉ２膜を形成する技術が開示されている。
【０００７】
特開２００１−２０３３５２号公報（特許文献３）には、拡散層の表面にコバルト膜を堆積して１回目のアニールを行い、未反応のコバルト膜を酸化し、その酸化コバルト膜を除去した後、２回目のアニールを行うことによってＣｏＳｉ２膜を形成する技術が開示されている。
【０００８】
特開２００２−２３１８２９号公報（特許文献４）には、メモリゲートとコントロールゲートを有する不揮発性記憶素子で、両ゲート上部にＣｏＳｉ２膜を堆積させる技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２８３９３５号公報
【特許文献２】特開２００４−１９３４４７号公報
【特許文献３】特開２００１−２０３３５２号公報
【特許文献４】特開２００２−２３１８２９号公報
【非特許文献】
【００１０】
【非特許文献１】M. Tabasky, E. S. Bulat, B. M. Ditchek, M. A. Sullivan, and S. C.Shatas, “Direct silicidation of CO on Si by rapid thermal annealing” IEEE Trans. Electron Devices, vol. ED-34, p. 548, 1987
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明者らは、コントロールゲート電極とメモリゲート電極とからなるスプリット構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性記憶素子（以下、「メモリセル」という）、および、その周辺回路を構成する種々のＭＩＳトランジスタ（以下、「周辺トランジスタ」という）を備えたマイコンなどの半導体装置について検討を行っている。なお、周辺回路を構成する種々のＭＩＳトランジスタとして、例えば、低耐圧ｎチャネルＭＩＳトランジスタ、低耐圧ｐチャネルＭＩＳトランジスタ、高耐圧ｎチャネルトランジスタおよび高耐圧ｐチャネルＭＩＳトランジスタが挙げられる。
【００１２】
本発明者らが検討したメモリセルおよび周辺トランジスタを備えた半導体装置について図面を参照しながら説明する。
【００１３】
図１６は、本発明者らが検討したメモリセルＭＣａの要部を模式的に示す断面図である。図１６に示すように、本発明者らが検討したメモリセルＭＣａは、例えば、ｐ型の単結晶シリコン基板からなる半導体基板（以下、単に「基板」という）１の主面に形成されている。
【００１４】
メモリセルＭＣａのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００１５】
このソース領域とドレイン領域との間の基板１の主面上に、選択用ＭＩＳトランジスタのコントロールゲート電極ＣＧとメモリ用ＭＩＳトランジスタのメモリゲート電極ＭＧとが隣接して配置されている。コントロールゲート電極ＣＧは、ゲート絶縁膜５を介して基板１の主面上に設けられている。一方、メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側面に設けられており、酸化膜９ａ、窒化膜９ｂおよび酸化膜９ｃがコントロールゲート電極ＣＧ側から順に形成されたＯＮＯ膜９によって、コントロールゲート電極ＣＧとの絶縁がなされている。また、メモリゲート電極ＭＧは、ＯＮＯ膜９を介して基板１の主面上に配置されている。これらコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、不純物が注入された多結晶シリコン膜からなる。
【００１６】
コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１１５が形成されている。本発明者らが用いたサリサイド技術について概略すると、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどを覆う基板１の主面上に、例えばコバルト（Ｃｏ）膜を形成し、第１の熱処理（第１アニール）によって、電極や拡散層のシリコン（Ｓｉ）表面上にＣｏＳｉ膜を形成した後、ウエットエッチングによって未反応のＣｏ膜を除去し、第２の熱処理（第２アニール）によってＣｏＳｉ膜をＣｏＳｉ２膜へ相変態させるものである。なお、図１６に示したメモリセルＭＣａの場合、例えば、第１アニールの温度は４７０℃程度、第２アニールの温度は７１０℃程度である。
【００１７】
前述したように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間は、それぞれのＭＩＳトランジスタを動作させる上で、ＯＮＯ膜９によって絶縁がなされなければならない。なお、ＯＮＯ膜９の膜厚を２０ｎｍ程度とした場合、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間も２０ｎｍ程度となる。
【００１８】
しかしながら、図１６中の囲み部Ａに示すように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間がシリサイド膜１１５によって電気的にショートし、メモリゲート電極ＭＧに所望の電圧が印加されない動作不良が発生する場合がある。これは、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ上にシリサイド膜１１５を形成するサリサイド技術を用いた工程において、シリサイド膜１１５の上方向の成長に加え、横方向にも成長して、ＯＮＯ膜９上にもコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧ側からシリサイド膜１１５が形成されるからであると考えられる。
【００１９】
さらに、図１７に示すコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性から、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間印加電圧が低い場合においてもリーク電流（過電流）が発生している。図１７は、図１６のメモリセルＭＣａのコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性を示す説明図である。
【００２０】
すなわち、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間は絶縁されていなければならないが、ＯＮＯ膜９上のシリサイド膜１１５を介して、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的にショートしている。このショート不良は、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。
【００２１】
そこで、本発明者らは、ＯＮＯ膜９上までシリサイド膜１１５が形成されないように、第１アニールにおいてＣｏＳｉ膜を形成するための温度の低温化（例えば、４２０℃程度）を行っている。図１８は、本発明者らが検討した他のメモリセルＭＣｂの要部を模式的に示す断面図であって、第１アニールを低温化したサリサイド技術を用いたメモリセルＭＣｂが示されている。
【００２２】
図１８の囲み部Ｂに示すように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間のＯＮＯ膜９上には、シリサイド膜１１５が形成されるのを抑制することができる。しかしながら、図１９に示すコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性から、リーク電流（過電流）が発生する場合があり、完全にリーク電流を抑えることができない。図１９は、図１８のメモリセルＭＣｂのコントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の耐圧特性を示す説明図である。
【００２３】
すなわち、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間は絶縁されていなければならないが、ＯＮＯ膜９上のシリサイド膜１１５を介して、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとが電気的にショートしているものと考えられる。このショート不良は、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。
【００２４】
図２０は、本発明者らが検討した周辺トランジスタを模式的に示す断面図であり、低耐圧ｎチャネルＭＩＳトランジスタが示されている。図２０に示すように、本発明者らが検討した周辺トランジスタＱａが、基板１の主面に形成されている。
【００２５】
周辺トランジスタＱａのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００２６】
このソース領域とドレイン領域との間の基板１の主面上に、ＭＩＳトランジスタのゲート電極Ｇが配置されている。ゲート電極Ｇは、ゲート絶縁膜５を介して基板１の主面上に形成されている。このゲート電極Ｇは、不純物が注入された多結晶シリコン膜からなる。
【００２７】
ゲート電極Ｇおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１１５が形成されている。本発明者らが用いたサリサイド技術については、前述した通りである。
【００２８】
図２０の囲み部Ｃのアクティブ端では、シリサイド膜１１５とｎ型拡散層１３／ｐ型ウエル４の接合面との距離が接近するために、基板１へのリークが問題となる。更に、ゲート電極Ｇ上、および、ｎ型拡散層１３上のシリサイド膜１１５においても、サイドウォールを介したリークが存在する。このリークは、半導体装置の信頼性の低下、製造歩留まりの低下の要因となってしまう。
【００２９】
本発明の目的は、半導体装置の信頼性を向上することのできる技術を提供することにある。
【００３０】
また、本発明の他の目的は、半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【００３１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３３】
本発明は、コントロールゲート電極の上部、および、メモリゲート電極の上部に、シリサイド膜およびそのシリサイド膜の表面の酸化によって形成された酸化膜を設けるものである。
【００３４】
また、本発明は、第１熱処理および第２熱処理によってシリサイド膜を形成するに際し、酸素を含む雰囲気中の第２熱処理によって、シリサイド膜の表面に酸化膜を形成するものである。
【発明の効果】
【００３５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３６】
本発明によれば、半導体装置の信頼性を向上することができる。また、半導体装置の製造歩留まりを向上することができる。
【図面の簡単な説明】
【００３７】
【図１】本実施の形態に係る半導体装置の要部を模式的に示す断面図である。
【図２】図１のメモリセルの拡大図である。
【図３】図１のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。
【図４】図１の周辺トランジスタの拡大図である。
【図５】本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図８】図７に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図９】図８に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１１】図１０に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１２】図１１に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１３】図１２に続く製造工程中の半導体装置の要部を模式的に示す断面図である。
【図１４】シリサイド膜上に形成された酸化膜厚の温度依存性を示す説明図である。
【図１５】シート抵抗の累積度数分布を示す説明図である。
【図１６】本発明者らが検討したメモリセルを模式的に示す断面図である。
【図１７】図１６のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。
【図１８】本発明者らが検討した他のメモリセルを模式的に示す断面図である。
【図１９】図１８のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。
【図２０】本発明者らが検討した周辺トランジスタを模式的に示す断面図である。
【発明を実施するための形態】
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３９】
本発明の実施の形態に係る半導体装置は、コントロールゲート電極とメモリゲート電極とからなるスプリット構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性記憶素子（以下、「メモリセル」という）、および、その周辺回路を構成する種々のＭＩＳトランジスタ（以下、「周辺トランジスタ」という）を備えたマイコンなどの半導体装置である。なお、周辺回路を構成する種々のＭＩＳトランジスタとして、例えば、低耐圧ｎチャネルＭＩＳトランジスタ、低耐圧ｐチャネルＭＩＳトランジスタ、高耐圧ｎチャネルトランジスタおよび高耐圧ｐチャネルＭＩＳトランジスタが挙げられる。
【００４０】
まず、メモリセルおよび周辺トランジスタを備えた半導体装置について図面を参照しながら説明する。
【００４１】
図１は、本実施の形態に係る半導体装置の要部を模式的に示す断面図である。図１に示すように、半導体基板（以下、単に「基板」という）１の主面のメモリ領域にはコントロールゲート電極ＣＧとメモリゲート電極ＭＧを有するメモリセルＭＣが形成されており、また、基板１の主面の周辺領域にはゲート電極Ｇを有する周辺トランジスタＱが形成されている。すなわち、メモリアレイを構成するメモリセルと、メモリセルの周辺回路を構成する周辺トランジスタとが図１に示されている。また、コントロールゲート電極ＣＧの上部、および、メモリゲート電極ＭＧの上部には、例えばコバルトシリサイド膜などのシリサイド膜１５が設けられている。コバルトシリサイド膜は、チタンシリサイド膜に対して、抵抗が同程度に低く、微細プロセスにおいても細線による抵抗上昇を抑制できるものである。
【００４２】
メモリセルＭＣのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００４３】
このソース領域とドレイン領域との間の基板１の主面上に、選択用ＭＩＳトランジスタのコントロールゲート電極ＣＧとメモリ用ＭＩＳトランジスタのメモリゲート電極ＭＧとが隣接して配置されている。コントロールゲート電極ＣＧは、ゲート絶縁膜５を介して基板１の主面上に形成されている。一方、メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの片側の側面に設けられており、酸化膜９ａ、窒化膜９ｂおよび酸化膜９ｃがコントロールゲート電極ＣＧ側から順に形成されたＯＮＯ膜９によって、コントロールゲート電極ＣＧとの絶縁がなされている。また、メモリゲート電極ＭＧは、ＯＮＯ膜９を介して基板１の主面上に配置されている。これらコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、不純物が注入された多結晶シリコン膜からなる。
【００４４】
コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１５が形成されている。本発明のサリサイド技術について概略すると、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどを覆う基板１の主面上に、例えばコバルト（Ｃｏ）膜を形成し、第１の熱処理（第１アニール）によって、電極や拡散層のシリコン（Ｓｉ）表面上にＣｏＳｉ膜を形成した後、ウエットエッチングによって未反応のＣｏ膜を除去し、第２の熱処理（第２アニール）によってＣｏＳｉ膜をＣｏＳｉ２膜へ相変態させるものである。なお、図１に示したメモリセルＭＣの場合、例えば、第１アニールは１００％窒素雰囲気中において４２０℃程度で行われ、第２アニールの温度は酸素を含む雰囲気中において７１０℃程度で行われる。
【００４５】
前述したように、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間は、それぞれの選択用ＭＩＳトランジスタおよびメモリ用ＭＩＳトランジスタを動作させる上で、ＯＮＯ膜９によって絶縁されるものである。
【００４６】
図２は、図１のメモリ素子ＭＣの拡大図である。図２に示すように、シリサイド膜１５の表面上には、絶縁膜５１が設けられている。言い換えると、この絶縁膜５１は、シリサイド膜１５を覆うように設けられている。このため、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間でのリークを抑制することができる。すなわち、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間の絶縁破壊に対するマージンを向上することができる。
【００４７】
図３は、図１のメモリセルのコントロールゲート電極−メモリゲート電極間の耐圧特性を示す説明図である。図３に示すように、シリサイド膜１５上を絶縁膜５１が覆うことにより、ショート不良を低減することができる。すなわち、両ゲート電極間の絶縁耐圧を向上することができる。特に、耐圧１５Ｖ前後の高電界領域におけるショートの抑制効果が大きいことが分かる。
【００４８】
このようにシリサイド膜上に絶縁膜を設けることで、半導体装置の信頼性を向上することができる。
【００４９】
図４は、図１の周辺トランジスタの拡大図であり、低耐圧ｎチャネルＭＩＳトランジスタと素子分離部２が示されている。
【００５０】
周辺トランジスタＱのソース領域（Ｓ）とドレイン領域（Ｄ）は、基板１の主面に形成されたｎ型拡散層１３からなる。ｎ型拡散層１３は、ｎ−型拡散層１１と共に、ＬＤＤ（Lightly Doped Drain）構造を構成している。
【００５１】
このソース領域とドレイン領域との間の基板１の主面上に、ＭＩＳトランジスタのゲート電極Ｇが配置されている。ゲート電極Ｇは、ゲート絶縁膜５を介して基板１の主面上に形成されている。このゲート電極Ｇは、不純物が注入された多結晶シリコン膜からなる。
【００５２】
ゲート電極Ｇおよびｎ型拡散層１３上には、サリサイド技術によってシリサイド膜１５が形成されている。なお、本発明者らが用いたサリサイド技術については後述する。
【００５３】
また、素子分離部２は、後述の図５の工程で形成されるが、図５以降の洗浄工程等（図示および記載しない）によって素子分離部２に埋め込まれた絶縁膜が削れており、アクティブ端との境界領域が落ち込んでいる。
【００５４】
図４に示すように、アクティブ端との境界領域に形成されたシリサイド膜１５の表面上には、絶縁膜５１が設けられている。言い換えると、この絶縁膜５１は、シリサイド膜１５を覆うように設けられている。このため、素子分離部２がアクティブ端との境界領域において落ち込むことによって、シリサイド膜１５とｎ型拡散層１３／ｐ型ウエル４の接合面との距離が接近しても、シリサイド膜１５は絶縁膜５１で覆われているので、シリサイド膜１５−基板１間のリークを防止することができる。
【００５５】
同様に、シリサイド膜１５とコントロールゲート電極ＣＧの上部との距離が接近しても、シリサイド膜１５は絶縁膜５１で覆われているので、コントロールゲート電極ＣＧのシリサイド膜１５のサイドウォール１２を介したリークを防止することができる。
【００５６】
このようにシリサイド膜上に絶縁膜を設けることで、半導体装置の信頼性を向上することができる。
【００５７】
次に、メモリセルの動作について説明する。なお、図１に示すように、コントロールゲート電極ＣＧ側のｎ型拡散層１３をドレイン領域（Ｄ）、メモリゲート電極ＭＧ側のｎ型拡散層１３をソース領域（Ｓ）として説明する。
【００５８】
書き込み動作は、例えば、ドレイン領域に０．８Ｖ、ソース領域に６Ｖ、メモリゲート電極ＭＧに１２Ｖ、コントロールゲート電極ＣＧに１．５Ｖ、ｐ型ウエル４に０Ｖの電圧を印加し、メモリゲート電極ＭＧ下のチャネル形成領域側からＯＮＯ膜９の窒化膜９ｂ中にホットエレクトロンを注入することによって行われる。
【００５９】
読み出し動作は、例えば、ソース領域に０Ｖ、ドレイン領域に１．５Ｖ、メモリゲート電極ＭＧおよびコントロールゲート電極ＣＧに１．５Ｖ、ｐ型ウエル領域４に０Ｖの電圧をそれぞれ印加して行われる。
【００６０】
消去動作は、例えば、窒化膜９ｂに注入された電子をメモリゲート電極ＭＧに放出させることによって行う第１の消去方式と、メモリゲート電極ＭＧ下のチャネル形成領域から窒化膜９ｂ中にホットホールを注入して行う第２の消去方式と、窒化膜９ｂに注入された電子をチャネル形成領域に放出させることによって行う第３の方式とがある。
【００６１】
第１の消去方式は、例えば、ソース領域およびドレイン領域に０Ｖ、メモリゲート電極ＭＧに１５Ｖ、コントロールゲート電極ＣＧおよびｐ型ウエル４に０Ｖの電圧を印加し、ＯＮＯ膜９の上層の酸化膜９ｃをトンネリングさせて、窒化膜９ｂからメモリゲート電極ＭＧに電子を放出させることによって行われる。
【００６２】
第２の消去方式は、例えば、ドレイン領域に０Ｖ、ソース領域に７Ｖ、メモリゲート電極ＭＧに−６Ｖ、コントロールゲート電極ＣＧおよびｐ型ウエル４に０Ｖの電圧をそれぞれ印加し、ＯＮＯ膜９の下層の酸化膜９ａを通過させて、メモリゲート電極ＭＧ下のチャネル形成領域側から窒化膜９ｂにホットホールを注入させることによって行われる。
【００６３】
第３の消去方式は、例えば、窒化膜９ｂに注入された電子を、チャネル形成領域に放出することで行われる。この方式では、例えば、ソース領域およびドレイン領域に０Ｖ、メモリゲート電極ＭＧに−１５Ｖ、コントロールゲート電極ＣＧおよびｐ型ウエル領域４に０Ｖの電圧を印加し、酸化膜９ａをトンネリングさせて、窒化膜９ｂからチャネル形成領域に電子を放出させることによって行われる。
【００６４】
次に、本発明の実施の形態に係る半導体装置の製造方法について図面を参照しながら説明する。図５〜図１３は、本発明の実施の形態に係る製造工程中の半導体装置の要部を模式的に示す断面図であり、メモリセルが形成される領域（メモリ領域）および周辺トランジスタが形成される領域（周辺領域）が示されている。
【００６５】
まず、図５に示すように、半導体基板（以下、単に「基板」という）１を準備する。この基板１は、例えば、１〜１０Ω・ｃｍ程度の比抵抗を有するｐ型の単結晶シリコン基板からなる。
【００６６】
次いで、基板１の主面（デバイス形成面）の所定領域に、素子分離部２を形成する。この素子分離部２は、活性領域（アクティブ領域、素子形成領域）などを区画するためのものであって、例えば、基板１の主面の所定箇所に分離溝を形成した後、例えば酸化シリコンからなる絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法などにより研磨することで形成される。
【００６７】
次いで、メモリ領域において、基板１の主面に深いｎ型ウエル３を形成する。この深いｎ型ウエル３は、例えば、ｎ型の不純物のＡｓ（ヒ素）またはＰ（リン）を選択的にイオン注入して形成される。次いで、メモリ領域および周辺領域において、基板１の主面にｐ型ウエル４を形成する。このｐ型ウエル４は、例えば、ｐ型の不純物のＢ（ボロン）を選択的にイオン注入して形成される。次いで、基板１の主面側（ｐ型ウエル３の表面側）にメモリセルおよび周辺トランジスタのチャネル形成用のｐ型半導体領域（図示しない）を形成する。このｐ型半導体領域は、例えば、ｐ型ウエル４にｐ型の不純物のＢＦ２（二フッ化ボロン）を選択的にイオン注入して形成される。
【００６８】
次いで、ｐ型ウエル４にイオン注入した不純物が抜け出すのを防止するために、１％程度の酸素雰囲気中において１０００℃程度、３０秒間程度アニールを行う。
【００６９】
次いで、基板１の主面上にゲート絶縁膜５を形成する。このゲート絶縁膜５は、例えば、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して形成された３ｎｍ程度の膜厚の酸化シリコン膜からなる。
【００７０】
次いで、ゲート絶縁膜５を覆うように基板１の主面上の全面に、シリコン膜６を形成する。このシリコン膜６は、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって形成された２５０ｎｍ程度の多結晶シリコン膜に抵抗値を低減するための不純物（例えば、Ａｓ）がイオン注入されてなる。その後、不純物がシリコン膜６から抜け出さないように、１％程度の酸素雰囲気中において９５０℃程度、１０秒間程度で行う。
【００７１】
次いで、シリコン膜６を覆うように基板１の主面上の全面に、絶縁膜７を形成する。この絶縁膜７は、シリコン膜６を加工してコントロールゲート電極を形成するためのマスク層および後述の工程により受けるダメージからコントロールゲート電極を保護するための保護膜を担う機能を有したキャップ膜として形成される。この絶縁膜７は、例えば、ＣＶＤ法によって形成された５０ｎｍ程度の酸化シリコンからなる。
【００７２】
続いて、図６に示すように、絶縁膜７をパターニングした後、この絶縁膜７をマスクとしてシリコン膜６をパターニングすることによって、メモリ領域にコントロールゲート電極ＣＧを形成すると共に、周辺領域にゲート電極Ｇを形成する。なお、このコントロールゲート電極ＣＧおよびゲート電極Ｇと、基板１との間には、ゲート絶縁膜５が介在している。
【００７３】
次いで、メモリ領域における基板１の主面に、ｐ型半導体領域８を形成する。このｐ型半導体領域８は、例えば、コントロールゲート電極ＣＧが形成されていないメモリ領域（活性領域）の部分にｐ型の不純物のＢＦ２を選択的にイオン注入して、コントロールゲート電極ＣＧに整合して形成される。
【００７４】
続いて、図７に示すように、コントロールゲート電極ＣＧ上を含む基板１の主面上の全面に酸化膜９ａ、窒化膜９ｂおよび酸化膜９ｃを積層した後、緻密化のための熱処理を施してＯＮＯ膜９を形成する。酸化膜９ａは、例えば、窒素で希釈した酸素雰囲気中で基板１に熱処理を施して形成された５ｎｍ程度の膜厚の酸化シリコン膜からなる。また、窒化膜９ｂは、酸化膜９ａ上を含む基板１の主面上の全面に、例えば、ＣＶＤ法によって形成された１０ｎｍ程度の膜厚の窒化シリコン膜からなる。また、酸化膜９ｃは、窒化膜９ｂ上に、例えば、ＣＶＤ法によって形成された５ｎｍ程度の膜厚の酸化シリコン膜からなる。なお、窒化膜９ｂは、酸化膜の一部に窒素を含有するような絶縁膜、例えば、酸窒化シリコン膜であってもよい。酸窒化シリコン膜は、例えば、モノシラン（ＳｉＨ４）などのようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）などのような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成される。
【００７５】
次いで、コントロールゲート電極ＣＧを覆うようにＯＮＯ膜９上の全面に、シリコン膜１０を形成する。シリコン膜１０は、例えば、ＣＶＤ法によって形成された１５０ｎｍ程度の膜厚の多結晶シリコン膜に抵抗値を低減する不純物をイオン注入し、その不純物を活性化するアニールによって形成される。
【００７６】
続いて、図８に示すように、シリコン膜１０を、例えば、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングする。すなわち、コントロールゲート電極ＣＧの側面に、サイドウォール形状のメモリゲート電極ＭＧを形成する。
【００７７】
続いて、図９に示すように、メモリゲート電極ＭＧを覆うフォトレジスト膜（図示せず）をマスクとしてメモリゲート電極ＭＧ以外のシリコン膜１０をエッチングして除去した後、ＯＮＯ膜９を選択的にエッチングして除去する。
【００７８】
次いで、コントロールゲート電極ＣＧの片側面、メモリゲート電極ＭＧおよび周辺トランジスタのゲート電極Ｇに対してｎ−型拡散層（エクステンション領域）１１を自己整合的に形成する。すなわち、このｎ−型拡散層（エクステンション領域）１１は、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよび周辺トランジスタのゲート電極Ｇをマスクとして、例えば、ＡｓまたはＰを基板１の主面にイオン注入し、そのイオンをアニールすることによって活性化してなる。
【００７９】
次いで、基板１にイオン注入した不純物が抜け出すのを防止するために、１％程度の酸素雰囲気中において９００℃程度、３０秒間程度アニールを行う。
【００８０】
続いて、図１０に示すように、メモリゲート電極ＭＧの外側、コントロールゲート電極ＣＧの側面であってメモリゲート電極ＭＧとは反対の外側、および、ゲート電極Ｇの両側面に、サイドウォール１２を形成する。このサイドウォール１２は、基板１の主面上に、例えば、ＣＶＤ法によって１００ｎｍ程度の酸化シリコン膜を形成した後、その酸化シリコン膜をＲＩＥなどの異方性エッチングすることによって形成される。
【００８１】
次いで、基板１の主面に、ｎ型拡散層（ソース・ドレイン領域）１３を形成する。このｎ型拡散層１３は、基板１の主面側からその主面の活性領域の部分に、例えば、Ａｓなどの不純物を選択的にイオン注入することによって形成される。
【００８２】
続いて、自然酸化膜などを除去した後、図１１に示すように、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧなどを覆うように基板１の主面上の全面に金属膜１４を形成する。この金属膜１４は、例えば、スパッタ法によって形成された８ｎｍ程度のコバルト（Ｃｏ）膜からなる。なお、図示しないが、金属膜１４上に、例えば、コバルト膜の酸化を防止するための酸化防止膜として、窒化チタン（ＴｉＮ）膜が形成される。
【００８３】
続いて、図１２に示すように、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３上にシリサイド膜１５ａを形成する。
【００８４】
このシリサイド膜１５ａは、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３のＳｉ（シリコン）と、金属膜１４のＣｏ（コバルト）とを反応させる第１熱処理（第１アニール）を施すことによって形成されるコバルトシリサイド膜からなる。この時点でのコバルトシリサイド膜は、ＣｏＳｉとＣｏＳｉ２とが混在してなる。
【００８５】
本実施の形態では、第１熱処理の条件は、例えば、１００％濃度の窒素ガス雰囲気中で、基板温度が４２０℃程度、加熱時間が４５秒程度である。シリサイド膜１５ａを形成する場合、シリサイド化反応の拡散種がＣｏおよびＳｉとなる。このため、金属膜１４のＣｏがコントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３側に拡散する。また、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３側のＳｉが金属膜１４側に拡散する。
【００８６】
ここで、基板温度を４２０℃程度としたのは、例えば、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧから金属膜１４へのＳｉの横方向拡散が小さくなるため、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のＯＮＯ膜９上にシリサイド膜が形成されるのを抑止することができるためである。一方、基板温度を例えば４７０℃程度とした場合、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のＯＮＯ膜９上にシリサイド膜が形成され、このシリサイド膜は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のショート不良の原因となってしまう。したがって、基板温度を４２０℃程度とすることによって、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のショート不良を抑制することができる。
【００８７】
続いて、未反応の金属膜１４の除去およびシリサイド膜１５ａの膜厚を薄くするために、金属膜１４およびシリサイド膜１５ａをエッチングした後、図１３に示すように、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３上にシリサイド膜１５およびそのシリサイド膜１５を覆うような絶縁膜５１を形成する。この工程により、メモリ領域にメモリセルＭＣおよび周辺領域に周辺トランジスタＱがほぼ完成する。
【００８８】
このシリサイド膜１５は、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇおよびｎ型拡散層１３上のシリサイド膜１５ａを相変態させるための第２熱処理（第２アニール）を施すことによって形成されるコバルトシリサイド膜からなる。この時点でのコバルトシリサイド膜は、ＣｏＳｉ２からなる。また、絶縁膜５１は、コバルトシリサイド膜の形成と共に、コバルトシリサイド膜の表面の酸化によって形成された酸化膜からなる。
【００８９】
本実施の形態では、第２の熱処理の条件は、例えば、１００％濃度の酸素雰囲気中で、基板温度が７１０℃程度、加熱時間が６０秒程度である。この条件の第２熱処理によって、ＣｏＳｉの状態のシリサイド膜１５ａを相変態させてＣｏＳｉ２の状態のシリサイド膜１５を形成すると共に、コバルトシリサイド膜の表面を酸化することによって、絶縁膜５１を形成する。この絶縁膜５１は、コバルトシリサイド膜を熱酸化することによって形成されるのでシリサイド膜１５の表面を覆う（被覆する）ことになる。したがって、シリサイド膜１５を酸化膜が覆うことによって、例えば、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間の絶縁耐圧を向上することができる。
【００９０】
ＣｏＳｉを相変態させてＣｏＳｉ２となるように第２熱処理における基板温度を、第１熱処理における基板温度より高くしている。なお、第１熱処理において基板温度を低くするのは、Ｓｉの拡散反応が進みすぎてゲート電極の周辺部（例えば、コントロールゲート電極ＣＧ−メモリゲート電極ＭＧ間）および拡散層の周辺部（例えば、アクティブ端部）にまで余分なシリサイド膜が形成されるのを防止するためである。
【００９１】
また、第２熱処理の雰囲気に占める窒素の割合を、第１熱処理の雰囲気に占める窒素の割合より低くしている。第２熱処理時においてはコバルトシリサイド膜の表面を酸化させるため、積極的に酸素ガスを供給してコバルトシリサイド膜と酸素とを反応させている。一方、第１熱処理時にコバルトと酸素が反応してＣｏＯの核が形成された場合、第２熱処理を施してＣｏＳｉ２膜を形成後、その後の窒化膜堆積の際に、このＣｏＯが異常成長してしまい、良質なコバルトシリサイド膜を形成することができなくなってしまうので、第１熱処理を１００％濃度の窒素雰囲気中で行っている。よって、第２熱処理の雰囲気に占める窒素の割合を、第１熱処理の雰囲気に占める窒素の割合より低くしていることとなる。
【００９２】
なお、例えば、前述したように、イオン注入されたシリコン膜６、１０の不純物が抜け出さないようにするために行う、１％程度の酸素雰囲気中の熱処理とは異なり、積極的に酸素を供給して、シリサイド膜を覆うように酸化膜を形成している。すなわち、第２熱処理の雰囲気に占める酸素の割合が、イオン注入されたシリコン膜６、１０の不純物が抜け出さないようにするために行う熱処理の雰囲気中に占める酸素の割合より高くなっている。
【００９３】
また、このコバルトシリサイド膜の酸化を行う為の酸素ガスの流量比を下げることで面内酸化膜厚の均一性を向上できるため、抵抗バラツキ改善も可能である。よって、第２熱処理の雰囲気に占める酸素の割合が、５〜１００％の範囲内でコバルトシリサイド膜を覆う酸化物を形成する。
【００９４】
また、前述の図４で示したように、素子分離部２とアクティブ領域との境界領域においても、同様に、コバルトシリサイド膜を覆う酸化物が形成されるため、シリサイド膜１５−基板１間のリークを防止することができる。
【００９５】
次いで、メモリセルＭＣおよび周辺トランジスタＱ上を含む基板１の主面上の全面に、窒化シリコン膜２０及び層間絶縁膜１６をＣＶＤ法によって形成し、その表面をＣＭＰ法で平坦化した後、エッチングによって窒化シリコン膜２０及び層間絶縁膜１６に接続孔１７を形成する。次いで、この接続孔１７の内部に金属などの導電物を埋め込んでコンタクトプラグ１８を形成した後、層間絶縁膜１６上に配線１９を形成することによって、図１に示す構造となる。
【００９６】
この時、窒化シリコン膜の形成条件は、例えば、基板温度を４００℃に保った状態で、プラズマＣＶＤ法を用いて成膜される。また、この時使用される原料ガスとしては、ＳｉＨ４（シラン）とＮＨ３（アンモニア）の混合ガス、または、ＳｉＨ４（シラン）とＮ２（窒素）の混合ガスが用いられる。
【００９７】
本発明では、シリサイド膜１５を覆うように絶縁膜５１を形成している。具体的には、コバルトシリサイド膜を熱酸化することによって、コバルトシリサイド膜を覆うように酸化膜（絶縁膜）を形成している。このコバルトシリサイド膜を覆う酸化膜は、本来ならば、シリサイド抵抗の変動、および、シリサイド膜とコンタクトプラグとの非導通などの問題点から、形成されず、あるいは、形成されても除去されるものである。しかしながら、本発明では、例えば、スプリット構造のＭＯＮＯＳ型不揮発性記憶素子のコントロールゲート電極とメモリゲート電極との間のショート不良を抑制するために、上記問題を抑制しつつ、コントロールゲート電極およびメモリゲート電極上のサリサイド膜を覆うように絶縁膜を形成している。
【００９８】
ここで、第２アニールによって形成されたコバルトシリサイド膜およびその上に形成された酸化膜について、図１４および図１５を参照して説明する。図１４は、シリサイド膜上に形成される酸化膜厚の温度依存性を示す説明図である。図１５は、シート抵抗の累積度数分布を示す説明図である。
【００９９】
図１４に示すように、第２アニールにおいてシリサイド膜上に形成された酸化膜厚の基板温度依存性は、線形に変化することがわかる。すなわち、基板温度を変化させるだけでシリサイド膜上に所望の酸化膜厚を得ることができるため、コンタクト導通マージンやシリサイド抵抗マージンとの最適化を図ることが容易である。ここで、基板温度が６８０℃以下の場合、コバルトが反応しなくなってしまう。一方、８００℃以上では、酸素が反応しすぎてしまい、酸化膜厚増加に伴ってシート抵抗が上昇してしまう。また、拡散層が浅い場合、シリサイド膜の形成により接合面が破壊されることもある。したがって、第２熱処理の加工温度は、６８０℃〜８００℃の範囲が好ましく、更に、６８０℃〜７３０℃の範囲がより好ましい。また、本実施の形態における絶縁膜５１の膜厚は、上述のコンタクト導通マージンやシリサイド抵抗マージンとの最適化を考えると、３ｎｍ〜７ｎｍであり、５ｎｍ程度に形成するのが好ましい。
【０１００】
また、酸化膜厚の最適化により、図１５に示すように、シート抵抗上昇を最小限に留めることができる。なお、抵抗値の上昇は、所定の範囲内（例えば、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間のショートマージンが確保される範囲内）において、スパッタ膜（コバルト膜）の膜厚を厚くすることで調整できる。また、酸化を行う為の供給ガスの流量比を下げることで面内酸化膜厚の均一性を向上できるため、抵抗バラツキ改善も可能である。
【０１０１】
このように、本発明のコバルトシリサイド膜を覆う酸化膜は、シリサイド抵抗の変動、および、シリサイド膜とコンタクトプラグとの非導通の問題を抑制しつつ、例えば、コントロールゲート電極とメモリゲート電極との間などのショート不良を抑制することができる。すなわち、前述した条件で熱処理を行うことによって、例えば、コントロールゲート電極とメモリゲート電極との間などのショート不良が抑制された半導体装置を製造することができる。
【０１０２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０３】
例えば、前記実施の形態では、半導体基板としてシリコン基板を適用した場合について説明したが、ＳＯＩ基板にも適用することができる。ここで、ＳＯＩ基板は、支持基板の上に絶縁体層が形成され、その絶縁体層の上に半導体シリコンからなるシリコン層が形成された構造を有するものである。
【０１０４】
また、例えば、前記実施の形態では、サリサイド技術によってシリコンと反応する金属膜の材料としてＣｏ（コバルト）を適用した場合について説明したが、Ｃｏに限らず他の高融点金属材料（例えば、Ｎｉ、Ｗ、Ｔｉなど）を適用しても良い。この場合であっても、本発明によって、シリサイド膜上に酸化膜が形成されるので例えば微細化・狭小化された電極間などのリーク不良を抑制することができる。
【産業上の利用可能性】
【０１０５】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【符号の説明】
【０１０６】
１ 半導体基板（基板）
２ 素子分離部
３ 深いｎ型ウエル
４ ｐ型ウエル
５ ゲート絶縁膜
６ シリコン膜（第１シリコン膜）
７ 絶縁膜
８ ｐ型半導体領域
９ ＯＮＯ膜
９ａ 酸化膜
９ｂ 窒化膜
９ｃ 酸化膜
１０ シリコン膜（第２シリコン膜）
１１ ｎ−型拡散層（エクステンション領域）
１２ サイドウォール
１３ ｎ型拡散層（ソース・ドレイン領域）
１４ 金属膜
１５、１５ａ シリサイド膜
１６ 層間絶縁膜
１７ 接続孔
１８ コンタクトプラグ
１９ 配線
２０ 窒化シリコン膜
５１ 絶縁膜
１１５ シリサイド膜
ＣＧ コントロールゲート電極
Ｇ ゲート電極
ＭＣ、ＭＣａ、ＭＣｂ メモリセル
ＭＧ メモリゲート電極
Ｑ、Ｑａ 周辺トランジスタ
【特許請求の範囲】
【請求項１】
ＭＩＳトランジスタを備えた半導体装置であって、
前記半導体装置は、
シリコン基板と、
前記シリコン基板に形成された溝内に埋め込まれた第１絶縁膜によって形成された素子分離部と、
前記素子分離部によって区画されたアクティブ領域を含み、
前記ＭＩＳトランジスタは、前記アクティブ領域に形成され、
前記シリコン基板の主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記シリコン基板上に形成されたシリコン膜を含んでなるゲート電極と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記シリコン基板中に形成された第１導電型からなるウェルと、
前記サイドウォールに自己整合して前記ウェル中に形成された前記第１導電型とは異なる第２導電型からなる拡散層と、からなり、
前記拡散層の一部は前記素子分離部の一部と接して形成されており、
前記ゲート電極上部には、第１シリサイド膜が形成されており、
前記拡散層の上部には、第２シリサイド膜が形成されており、
前記第１シリサイド膜の上部には、前記第１シリサイド膜の表面の酸化によって形成された第１酸化膜が設けられており、
前記第２シリサイド膜の上部には、前記第２シリサイド膜の表面の酸化によって形成された第２酸化膜が設けられていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記素子分離部と前記第２シリサイド膜の間には、前記第２酸化膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記素子分離部と前記アクティブ部の境界領域において、前記第１絶縁膜の一部が削られており、
前記境界領域において、前記第２シリサイド膜及び前記第２酸化膜が落ち込んで形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１シリサイド膜及び前記第２シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１酸化膜と前記第２酸化膜は、前記第１シリサイドと前記第２シリサイドが絶縁されるように設けられていることを特徴とする半導体装置。
【請求項１】
ＭＩＳトランジスタを備えた半導体装置であって、
前記半導体装置は、
シリコン基板と、
前記シリコン基板に形成された溝内に埋め込まれた第１絶縁膜によって形成された素子分離部と、
前記素子分離部によって区画されたアクティブ領域を含み、
前記ＭＩＳトランジスタは、前記アクティブ領域に形成され、
前記シリコン基板の主面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記シリコン基板上に形成されたシリコン膜を含んでなるゲート電極と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記シリコン基板中に形成された第１導電型からなるウェルと、
前記サイドウォールに自己整合して前記ウェル中に形成された前記第１導電型とは異なる第２導電型からなる拡散層と、からなり、
前記拡散層の一部は前記素子分離部の一部と接して形成されており、
前記ゲート電極上部には、第１シリサイド膜が形成されており、
前記拡散層の上部には、第２シリサイド膜が形成されており、
前記第１シリサイド膜の上部には、前記第１シリサイド膜の表面の酸化によって形成された第１酸化膜が設けられており、
前記第２シリサイド膜の上部には、前記第２シリサイド膜の表面の酸化によって形成された第２酸化膜が設けられていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記素子分離部と前記第２シリサイド膜の間には、前記第２酸化膜が形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記素子分離部と前記アクティブ部の境界領域において、前記第１絶縁膜の一部が削られており、
前記境界領域において、前記第２シリサイド膜及び前記第２酸化膜が落ち込んで形成されていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１シリサイド膜及び前記第２シリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第１酸化膜と前記第２酸化膜は、前記第１シリサイドと前記第２シリサイドが絶縁されるように設けられていることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１１−１７６３４８（Ｐ２０１１−１７６３４８Ａ）
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願番号】特願２０１１−９６９５７（Ｐ２０１１−９６９５７）
【出願日】平成２３年４月２５日（２０１１．４．２５）
【分割の表示】特願２００６−７５９４８（Ｐ２００６−７５９４８）の分割
【原出願日】平成１８年３月２０日（２００６．３．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年９月８日（２０１１．９．８）
【国際特許分類】
【出願日】平成２３年４月２５日（２０１１．４．２５）
【分割の表示】特願２００６−７５９４８（Ｐ２００６−７５９４８）の分割
【原出願日】平成１８年３月２０日（２００６．３．２０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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