不揮発性半導体記憶装置
【課題】微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制する。
【解決手段】チャネル半導体上にゲート誘電体膜21、フローティングゲート電極22、トンネル誘電体膜23および制御ゲート電極24が順に積層され、フローティングゲート電極22と制御ゲート電極24は、トンネル誘電体膜23側に曲率を有する尖端部25,26を有する。また、トンネル誘電体膜23のキャパシタンスがゲート誘電体膜21のキャパシタンスと同等以下となるようにトンネル誘電体膜23とゲート誘電体膜21の厚さが調整される。さらに、制御ゲート電極24の尖端部26からフローティングゲート電極22に電子を注入する処理と、フローティングゲート電極22の尖端部26から制御ゲート電極24に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極24との間に印加される電圧によって制御する。
【解決手段】チャネル半導体上にゲート誘電体膜21、フローティングゲート電極22、トンネル誘電体膜23および制御ゲート電極24が順に積層され、フローティングゲート電極22と制御ゲート電極24は、トンネル誘電体膜23側に曲率を有する尖端部25,26を有する。また、トンネル誘電体膜23のキャパシタンスがゲート誘電体膜21のキャパシタンスと同等以下となるようにトンネル誘電体膜23とゲート誘電体膜21の厚さが調整される。さらに、制御ゲート電極24の尖端部26からフローティングゲート電極22に電子を注入する処理と、フローティングゲート電極22の尖端部26から制御ゲート電極24に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極24との間に印加される電圧によって制御する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
近年、不揮発性半導体記憶装置は、種々の商品へのストレージ用途が拡大しているが、さらなる高集積化と製造コストの抑制を目的として、微細化が進められている(たとえば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第7,154,779号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、微細化の進行に伴って、隣接セル間の寄生容量によるセル間干渉やトランジスタ特性の劣化などの問題が生じてきている。
【0005】
本発明の一つの実施形態は、微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一つの実施形態による不揮発性半導体記憶装置では、チャネル半導体上に、ゲート誘電体膜、フローティングゲート電極、トンネル誘電体膜および制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備える。また、前記フローティングゲート電極と前記制御ゲート電極はそれぞれ、前記トンネル誘電体膜側に曲率を有する電界集中部を有し、前記トンネル誘電体膜のキャパシタンスが前記ゲート誘電体膜のキャパシタンスと同等以下となるように前記トンネル誘電体膜と前記ゲート誘電体膜の厚さが調整される。さらに、前記制御ゲート電極の前記電界集中部から前記フローティングゲート電極に電子を注入する処理と、前記フローティングゲート電極の前記電界集中部から前記制御ゲート電極に電子を抜き取る処理とが、前記チャネル半導体と前記制御ゲート電極との間に印加される電圧によって制御される。
【図面の簡単な説明】
【0007】
【図1】図1は、NAND型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。
【図2】図2は、第1の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図3−1】図3−1は、第1の実施形態の不揮発性半導体記憶装置の消去動作を模式的に示す図である。
【図3−2】図3−2は、第1の実施形態の不揮発性半導体記憶装置の書き込み動作を模式的に示す図である。
【図4】図4は、第1の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図5】図5は、第1の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図である。
【図6】図6は、第1の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。
【図7】図7は、第1の実施形態による不揮発性半導体記憶装置の閾値電圧の劣化特性の一例を示す図である。
【図8】図8は、第1の実施形態による不揮発性半導体記憶装置のトンネル誘電体膜で規格化した曲率半径に対する電界の増幅率の関係の一例を示す図である。
【図9−1】図9−1は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その1)。
【図9−2】図9−2は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その2)。
【図9−3】図9−3は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その3)。
【図9−4】図9−4は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その4)。
【図9−5】図9−5は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その5)。
【図9−6】図9−6は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その6)。
【図9−7】図9−7は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その7)。
【図10】図10は、第2の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図11】図11は、第2の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図12】図12は、第2の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図である。
【図13】図13は、第2の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。
【図14】図14は、第3の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図15】図15は、第3の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図16】図16は、第3の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図である。
【図17】図17は、第3の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。
【図18】図18は、第4の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図19】図19は、トンネル誘電体膜の電流−電界特性の一例を示す図である。
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、本発明の実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【0009】
(第1の実施形態)
以下の実施形態では、不揮発性半導体記憶装置をNAND型フラッシュメモリに適用した場合を例に挙げて説明する。NAND型フラッシュメモリは、メモリセルトランジスタ(以下、単にメモリセルともいう)がアレイ状に配置されたメモリセル部と、メモリセル部の周辺に配置され、メモリセル部のメモリセルを制御する周辺回路部と、を有している。図1は、NAND型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。この図では、NAND型フラッシュメモリのデータ消去の単位であるブロックの回路図を示している。なお、この図1において、紙面上の左右方向をX方向とし、紙面上のX方向に垂直な方向をY方向としている。
【0010】
NAND型フラッシュメモリのブロックBLKは、X方向に沿って順に配列された(m+1)個(mは0以上の整数)のNANDストリングNSを備えている。各NANDストリングNSは、Y方向に直列に接続された(n+1)個(nは0以上の整数)のメモリセルMT0〜MTnと、この(n+1)個のメモリセルMT0〜MTnの列の両端に配置される選択トランジスタST1,ST2と、を有する。
【0011】
各メモリセルMT0〜MTnは、チャネルとなる半導体層上に形成された積層ゲート構造を有する電界効果型トランジスタから構成される。ここで、積層ゲート構造には、半導体層上にゲート誘電体膜を介在して形成されたフローティングゲート電極と、このフローティングゲート電極上にトンネル誘電体膜を介在して形成された制御ゲート電極と、が含まれる。
【0012】
NANDストリングNSを構成するメモリセルMT0〜MTnの制御ゲート電極には、それぞれX方向に延在するワード線WL0〜WLnが接続されており、また各NANDストリングNS中のメモリセルMTi(i=0〜n)間は、同一のワード線WLi(i=0〜n)によって共通接続されている。つまり、ブロックBLK内において同一行にあるメモリセルMTiの制御ゲート電極は、同一のワード線WLiに接続される。この同一のワード線WLiに接続される(m+1)個のメモリセルMTiは1ページとして取り扱われ、このページ単位でデータの書込みと読出しが行われる。
【0013】
1つのブロックBLK内の(m+1)個の選択トランジスタST1のドレインにはそれぞれビット線BL0〜BLmが接続され、ゲートには選択ゲート線SGDが共通接続されている。同様に、1つのブロックBLK内の(m+1)個の選択トランジスタST2のソースにはソース線SLが共通接続され、ゲートには選択ゲート線SGSが共通接続されている。
【0014】
なお、図示されていないが、1つのブロックBLK内のビット線BLj(j=0〜m)は、他のブロックBLKのビット線BLjとの間で、選択トランジスタST1のドレインを共通に接続している。つまり、複数のブロックBLK内において同一列にあるNANDストリングNS間は、同一のビット線BLjによって接続される。
【0015】
図2は、第1の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。ここでは、図1のX方向(ワード線の延在方向)に平行な方向のメモリセルの一部断面を示している。図2に示されるように、チャネルとなる半導体基板11の上面に、ゲート誘電体膜21、フローティングゲート電極22、トンネル誘電体膜23および制御ゲート電極24が順に積層された積層ゲート構造20を有するメモリセルMTが形成される。X方向に隣接するメモリセルMTのチャネル、ゲート誘電体膜21およびフローティングゲート電極22は、所定の間隔で形成された素子分離絶縁膜12で分離されている。また、トンネル誘電体膜23と制御ゲート電極24は、素子分離絶縁膜12を介して隣接するメモリセルMT間で共有される構造となっている。
【0016】
第1の実施形態では、フローティングゲート電極22および制御ゲート電極24は、トンネル誘電体膜23側に、局所的に曲率を有する凸構造の電界集中部である尖端部25,26を有する。つまり、フローティングゲート電極22は、トンネル誘電体膜23側に凸の形状の尖端部25を有し、尖端部25は所定の曲率半径rFG-Tを有している。また、制御ゲート電極24は、トンネル誘電体膜23側に凸の形状の尖端部26を有し、尖端部26は所定の曲率半径rCG-Tを有している。なお、後述するように、フローティングゲート電極22と制御ゲート電極24の尖端部25,26の曲率半径rFG-T,rCG-Tは、トンネル誘電体膜23の膜厚の40%以下であることが望ましい。
【0017】
このようにフローティングゲート電極22と制御ゲート電極24に尖端部25,26を有することによって、たとえば図2の場合には、トンネル誘電体膜23は、メモリセルMTの形成領域上で山となり、素子分離絶縁膜12上で谷となる波形状を有している。また、トンネル誘電体膜23のキャパシタンスが、チャネル電流を制御するゲート誘電体膜21のキャパシタンスと同等以下となるように両者の膜厚を調整している。
【0018】
つぎに、このような構造の不揮発性半導体記憶装置の動作について説明する。図3−1〜図3−2は、第1の実施形態の不揮発性半導体記憶装置の動作イメージを模式的に示す図である。図3−1は、消去状態を示しており、図3−2は、書き込み(プログラム)状態を示している。これらの図において、(a)はワード線の延在方向に平行な方向の断面図を示しており、(b)はワード線に垂直な方向の断面図を示しており、(c)は閾値電圧の状態を示している。
【0019】
消去動作では、図3−1に示されるように、半導体基板11に正電圧(たとえば+11V)を印加し、制御ゲート電極24を0Vにする。これによって、制御ゲート電極24の尖端部26に電界が集中し、制御ゲート電極24の尖端部26からフローティングゲート電極22に電子が注入され、メモリセルの閾値電圧Vthが正側にシフトする。図3−1(a)に示されるように、制御ゲート電極24の尖端部26は、素子分離絶縁膜12上に位置しているが、制御ゲート電極24の尖端部26から、隣接する両側のメモリセルのフローティングゲート電極22へと電子が注入される。
【0020】
これに対して書き込み動作では、図3−2に示されるように、選択ビット線BL−Sのチャネル電位(基板電位)を0Vに下げ、非選択ビット線BL−Nのチャネル電位を+5Vとし、非選択ワード線WL−NにVpass(たとえば+2.5V)を印加し、選択ワード線WL−Sに書き込み電圧Vpgm(たとえば+11V)を印加する。これによって、選択ビット線BL−Sと選択ワード線WL−Sの交点に存在する選択ビットのフローティングゲート電極22の尖端部25に電界が集中し、フローティングゲート電極22の尖端部25から選択ワード線WL−S(制御ゲート電極24)に電子が放出され、メモリセルの閾値電圧Vthが負側に戻される。なお、図3−2(c)では、1メモリセルに2ビットの記憶を行うことができる4値データ記憶方式の場合の閾値電圧の状態を示している。4値データ記憶方式では、上位ページデータと下位ページデータとで定義される4値データが用いられ、下位ページの消去状態と書き込み状態に対して、それぞれ上位ページでの消去状態と書き込み状態とを区別するために、閾値電圧の移動が行われる。
【0021】
また、読み出し動作では、図1でNANDストリングNSの一方の選択トランジスタST1のドレインと、他方の選択トランジスタST2のソースと、の間に電圧を印加し、制御ゲート電極(ワード線WL)に読み出し電圧を印加したときに、チャネルに流れる電流を測定する。電流が流れない場合、すなわち消去された状態の場合を“1”とし、電流が流れる場合、すなわち書き込まれた状態の場合を“0”とする。
【0022】
このように、第1の実施形態による閾値電圧Vthの動かし方は、通常のフローティングゲート型のNAND型フラッシュメモリとは逆向きとなっている。また、通常のフラッシュメモリとは異なり、チャネルとフローティングゲート電極22との間でゲート誘電体膜21を介して電子をやり取りする書き込み/消去動作は行われず、フローティングゲート電極22と制御ゲート電極24との間でトンネル誘電体膜23を介して電子をやり取りする書き込み/消去動作が行われることになる。
【0023】
つぎに、第1の実施形態による書き込み/消去特性の改善効果について説明する。ここでは簡単のために制御ゲート電極/フローティングゲート電極/チャネル半導体の間の二次元的キャパシタンスのみを考慮する。以下の試算に示されるように、第1の実施形態の構造では通常のフラッシュメモリと異なり、トンネル誘電体膜23のキャパシタンスに比べてゲート誘電体膜21のキャパシタンスが小さくなる傾向にある。しかし、実際のトンネル誘電体膜23およびゲート誘電体膜21のキャパシタンスには、隣接メモリセルMTや配線との間の寄生容量が存在している。これらの寄生容量の影響を考慮すると、トンネル誘電体膜23のキャパシタンスとゲート誘電体膜21のキャパシタンスとは等しくなる傾向にある。そのため、以下の試算にこれらの寄生容量の影響を考慮することで、トンネル誘電体膜23のキャパシタンスは、チャネル電流を制御するゲート誘電体膜21のキャパシタンスと同等以下となり、結果的にメモリセルMTの書き込み/消去特性が改善されることになる。
【0024】
ここでは、フローティングゲート電極22とトンネル誘電体膜23との間の界面およびトンネル誘電体膜23と制御ゲート電極24との界面は、曲率を持った曲面によって構成されているものとする。フローティングゲート電極22の尖端部25の中心からトンネル誘電体膜23の任意の点までの距離をrとし、トンネル誘電体膜23の比誘電率をεとすると、トンネル誘電体膜23に蓄積される電荷量Qによって生じる電界ETNLは、次式(1)で示される。
【数1】
【0025】
また、制御ゲート電極24とフローティングゲート電極22との間の電圧VTNLは、(1)式から次式(2)のように求められる。ただし、トンネル誘電体膜23の厚さをdTNLとし、曲率半径をrTNLとしている。
【数2】
【0026】
そして、トンネル誘電体膜23のキャパシタンスCTNLは、近似的に次式(3)で表すことができる。ただし、フローティングゲート電極22の尖端部25の曲率半径をrFG-Tとし、制御ゲート電極24の尖端部26の曲率半径をrCG-Tとし、制御ゲート電極24の尖端部26の中心から隣接するメモリセルMTのフローティングゲート電極22の端部(隣接するメモリセルMTのフローティングゲート電極22と、素子分離絶縁膜12と、トンネル誘電体膜23との境界部分)まで引いた直線が、制御ゲート電極24の尖端部26の中心を通り基板面に平行な面となす角度をθとしている。
【数3】
【0027】
一方、1つのメモリセルMTのチャネル幅をWとし、ゲート誘電体膜21の膜厚をdGATEとすると、ゲート誘電体膜21のキャパシタンスCGATEは、次式(4)で示される。
【数4】
【0028】
また、制御ゲート電極24と半導体基板11(チャネル)間に印加される電圧をVとすると、ゲート誘電体膜21に印加される電圧VGATEは、次式(5)で示され、トンネル誘電体膜23に印加される電圧VTNLは、次式(6)で示される。
【数5】
【数6】
【0029】
したがって、電圧VTNLがフローティングゲート電極22と制御ゲート電極24との間に印加された場合、トンネル誘電体膜23に生じる電界ETNLは、次式(7)で表すことができる。
【数7】
【0030】
さらに、電圧VGATEが半導体基板11(チャネル)とフローティングゲート電極22との間に印加された場合、ゲート誘電体膜21に生じる電界EGATEは、次式(8)で表すことができる。
【数8】
【0031】
図4は、第1の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図4で、横軸は制御ゲート電極24とチャネル半導体(半導体基板11)との間に印加される電圧(Applied Voltage)を示し、縦軸はトンネル誘電体膜23またはゲート誘電体膜21に生じる電界(Electric Field)の大きさを示している。また、ここでは、チャネル長Lをハーフピッチの15nmとし、フローティングゲート電極22と制御ゲート電極24の尖端部25,26の曲率半径rFG-T,rCG-Tをそれぞれ1.8nmとした場合を示している。図中、「TNL」は、トンネル誘電体膜23に生じる電界ETNLを示しており、「GATE」は、ゲート誘電体膜21に生じる電界EGATEを示している。
【0032】
この図4に示されるように、第1の実施形態のメモリセル構造を採用することによって、すなわちフローティングゲート電極22と制御ゲート電極24に曲率を有する尖端部25,26を設けることによって、制御ゲート電極24とチャネル半導体との間に電圧を印加すると、ゲート誘電体膜21に生じる電界EGATEに比してトンネル誘電体膜23に生じる電界ETNLを高くすることができる。また、トンネル誘電体膜23に生じる電界ETNLを所望の値とするのに必要な印加電圧の値を従来構造のものに比して低下させることができる。
【0033】
このように、従来のフローティングゲート型のメモリセル構造と大差ない構造(従来のフローティングゲート型フラッシュメモリの製造技術の適用が可能な構造)で、ゲート誘電体膜21に生じる電界EGATEに対して、トンネル誘電体膜23に生じる電界ETNLを増幅することができる。つまり、フローティングゲート電極22と制御ゲート電極24の曲率を利用して低い動作電圧で書き込み/消去動作を行うことが可能になる。
【0034】
また、上記したように、隣接メモリセルMTや配線との間の寄生容量によって、トンネル誘電体膜23のキャパシタンスは、チャネル電流を制御するゲート誘電体膜21のキャパシタンスと同等以下となるので、印加された電圧がトンネル誘電体膜23に集中してしまうことがなく、ゲート誘電体膜21にも十分に電圧が印加され、チャネル電流を制御することができる。
【0035】
図5は、第1の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図であり、図6は、第1の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。これらの図で、(a)はメモリセルに電圧を印加した瞬間の状態を示しており、(b)は(a)の後の定常状態を示している。また、ここでは、チャネル長Lをハーフピッチの15nmとし、フローティングゲート電極22と制御ゲート電極24の尖端部25,26の曲率半径rFG-T,rCG-Tをそれぞれ1.8nmとする場合を示している。
【0036】
図5(a)に示されるように、消去動作時には、制御ゲート電極24を0Vとして、半導体基板11に+11Vを印加すると、電圧を印加した瞬間のフローティングゲート電極22は+4.7Vとなる。これによって、トンネル誘電体膜23に生じる電界は14.7MV/cmとなり、ゲート誘電体膜21に生じる電界は7.7MV/cmとなる。制御ゲート電極24とフローティングゲート電極22との間でトンネル電流を流すには、トンネル誘電体膜23に生じる電界が10MV/cm以上であることが望ましい。そのため、これらの電界によって、チャネル半導体とフローティングゲート電極22との間で電子のやり取りは行われずに、制御ゲート電極24からフローティングゲート電極22へと電子が注入される。そして、このフローティングゲート電極22への電子の注入によって、トンネル誘電体膜23に生じる電界が緩和されていき、図5(b)に示される定常状態へと移行する。このとき、トンネル誘電体膜23に生じる電界は10.2MV/cmとなり、ゲート誘電体膜21に生じる電界は9.7MV/cmとなる。その結果、しきい値電圧Vthを+2.0Vまで消去することができる。
【0037】
また、図6(a)に示されるように、書き込み動作時には基板電位を0Vにして、非選択ビットの制御ゲート電極24Nに+2.5VのVpassを印加し、選択ビットの制御ゲート電極24Sに+11Vの書き込み電圧Vpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極22S,22Nの電位はそれぞれ+3.8Vと+0.2Vである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜23Sには、20.5MV/cmの電界が生じる。その結果、フローティングゲート電極22Sから制御ゲート電極24Sへと電子が抜き取られることになる。選択ビットのフローティングゲート電極22Sから電子が抜き取られることによって、トンネル誘電体膜23Sの電界が緩和されていき、図6(b)に示される定常状態へと移行する。
【0038】
図6(b)に示される定常状態では、選択ビットのフローティングゲート電極22Sの電位は+7.4Vとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜23Sに生じる電界は10.2MV/cmとなる。これによって、選択ビットの閾値電圧を−2.5Vまで書き込むことができる。
【0039】
電圧印加時と定常状態時の選択ビットのゲート誘電体膜21Sに生じる電界は、それぞれ4.3MV/cm,8.4MV/cmであり、これは半導体基板11とフローティングゲート電極22Sとの間で電子のやり取りが行われない条件を満たしている。これに加えて、定常状態時の選択ビットのフローティングゲート電極22Sの電位は上記したように7.4Vであり、この電位によって、チャネル電流の制御が可能である。
【0040】
最も電界が厳しい+2Vまで消去された隣接する非選択ビットのフローティングゲート電極22Nと選択ビットの制御ゲート電極24Sとの間の電界は、7.8MV/cmよりも小さく、これは、選択ビットの制御ゲート電極24Sに印加される電圧によって非選択ビットのフローティングゲート電極22Nに誤書き込みが生じない条件を満たしている。
【0041】
選択ビットの制御ゲート電極24Sと隣接する非選択ビットの制御ゲート電極24Sとの間の電界は、6.1MV/cmであり、両者間にリーク電流が流れない条件を満たしている。
【0042】
さらに、電圧印加時において、非選択ビットのトンネル誘電体膜23Nに生じる電界は7MV/cm以下の6.6MV/cmである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極22Nの電圧が変動してしまうことを抑制することができる。
【0043】
以上のように、第1の実施形態による不揮発性半導体記憶装置では、書き込み/消去動作時に、選択ビットのトンネル誘電体膜23Sでトンネル電流を流すことができる電界ETNLを維持しながら、ゲート誘電体膜21Sで半導体基板11との間の電子のやり取りが生じない電界EGATEを維持することができる。また、選択ビットと隣接する非選択ビットの制御ゲート電極24S,24N間の電流のリークを防止できる耐圧を有するとともに、選択ビットの制御ゲート電極24Sと隣接する非選択ビットのフローティングゲート電極22Nとの間で誤書き込みを防止できる耐圧を有するように、各メモリセルの構成要素間に生じる電界を制御することができる。さらに、書き込み動作の電圧印加時に非選択ビットのフローティングゲート電極22Nの電圧が変動しないようにトンネル誘電体膜23Nに生じる電界を制御することもできる。その結果、第1の実施形態による不揮発性半導体記憶装置を記憶装置として動作させることが可能となる。
【0044】
図7は、第1の実施形態による不揮発性半導体記憶装置の閾値電圧の劣化特性の一例を示す図である。この図で、横軸は書き込み/消去回数(Write/Erase Cycle Number)を対数目盛で示し、縦軸は閾値電圧(Threshold Voltage)を示している。この図に示されるように、1,000,000回の書き込み/消去に対して閾値電圧のシフトがほとんど生じていない。これは、ゲート誘電体膜21を介して書き込み/消去動作を行う通常のフラッシュメモリでは、書き込み/消去動作の繰り返しによって、ゲート誘電体膜の劣化による閾値電圧のシフトが発生するが、第1の実施形態による構造では、ゲート誘電体膜21を介した書き込み/消去動作が行われないので、書き込み/消去動作を繰り返してもゲート誘電体膜21の劣化現象がほとんど発生しないためである。
【0045】
図8は、第1の実施形態による不揮発性半導体記憶装置のトンネル誘電体膜で規格化した曲率半径に対する電界の増幅率の関係の一例を示す図である。この図で、横軸はトンネル誘電体膜厚で規格化したフローティングゲート電極および制御ゲート電極の曲率半径(Curvature Radius/Tunnel Dielectric Thick;以下、規格化曲率半径という)を対数目盛で示しており、縦軸は平面構造での電界に対して曲率構造で得られる電界の比率を示す電界の増幅率(Electric Field Ratio to Planar Structure)を示している。この図に示されるように、規格化曲率半径が小さくなるほど、電界の増幅率が増加していく。特に、電界の増幅率が2倍を越えるようにするには、規格化曲率半径を0.4以下とするとよい。すなわち、フローティングゲート電極22および制御ゲート電極24の曲率半径がトンネル誘電体膜23の厚さの40%以下となるように尖端部25,26を形成することで、平面構造での電界に対して2倍を超える電界が得られるようになる。たとえば、トンネル誘電体膜23の膜厚が8nmの場合には、フローティングゲート電極22および制御ゲート電極24の曲率半径は3.2nm以下であることが望ましい。
【0046】
つぎに、第1の実施形態による不揮発性半導体記憶装置の製造方法について説明する。図9−1〜図9−7は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、(a)はメモリセル部のビット線に垂直な方向の断面図であり、(b)はメモリセル部のビット線に平行な(ワード線に垂直な)方向のメモリセル形成位置上での断面図であり、(c)は周辺回路部の低電圧回路形成領域のビット線に垂直な方向の断面図であり、(d)は低電圧回路形成領域のビット線に平行な方向の断面図であり、(e)は周辺回路部の高電圧回路形成領域のビット線に垂直な方向の断面図である。
【0047】
なお、周辺回路部は、メモリセル部のメモリセルを制御する回路が形成されており、高電圧回路形成領域と低電圧回路形成領域とを有する。高電圧回路形成領域には、メモリセル部のメモリセルに対して書き込み電圧Vpgm、消去電圧Veraseなどの電源電圧に比して相対的に高い電圧パルスを印加するための電界効果型トランジスタを含む高電圧回路が形成される。また、低電圧回路形成領域には、相対的に高速・低消費電力性能が要求されるCMOS(Complementary Metal-Oxide-Semiconductor)トランジスタなどの論理回路を含む低電圧回路が形成される。そのため、高電圧回路形成領域に形成される電界効果型トランジスタの方が、低電圧回路形成領域の電界効果型トランジスタに比してゲート誘電体膜が厚く形成されるようになっている。
【0048】
また、メモリセル部では、活性領域は素子分離絶縁膜12によってラインアンドスペース状に分離されて形成されるが、以下の説明では、このラインアンドスペース状のパターンのハーフピッチが15nmである場合を例に挙げて説明する。
【0049】
まず、シリコン基板などの半導体基板11にイオン注入によって、図示しないウエルおよびチャネル領域を形成する。ついで、半導体基板11上の全面に図示しないレジストを塗布した後、24nmのリソグラフィ技術によって周辺回路部の高電圧回路形成領域のみが開口するようにパターニングを行った後、レジストをマスクとして反応性イオンエッチング技術(Reactive Ion Etching;以下、RIE法という)によって高電圧回路形成領域をリセスする。レジストを除去した後、半導体基板11全面に絶縁膜を形成し、リソグラフィ技術とウエットエッチング技術を用いて、高電圧回路形成領域以外の絶縁膜を除去する。これによって、高電圧回路形成領域にゲート誘電体膜21Hが形成される。このゲート誘電体膜21Hとして、たとえば20nmの厚さのシリコン熱酸化膜を用いることができる。
【0050】
ついで、メモリセル部と周辺回路部の低電圧回路形成領域にたとえば厚さ8.8nmのゲート誘電体膜21を形成する。ゲート誘電体膜21は、熱酸化または高温の酸素ラジカル酸化によって8.3nmのシリコン熱酸化膜を形成した後、一酸化窒素(NO)中での熱処理で半導体基板11界面を窒化し、プラズマ窒化によってシリコン熱酸化膜の上面を窒化することによって形成される。これによって、同時に高電圧回路形成領域のゲート誘電体膜21Hも窒化され、その厚さは28nmとなる。なお、第1の実施形態の不揮発性半導体記憶装置の構造では、上記したようにメモリセルの動作電圧を低くできるので、通常のフラッシュメモリの高電圧回路のゲート誘電体膜のような30nm以上の膜厚にしなくてよい。
【0051】
続いて、メモリセルのフローティングゲート電極となると共に周辺回路部の電界効果型トランジスタのゲート電極の一部となるPをドープしたN型多結晶シリコン膜22Aを、たとえばCVD(Chemical Vapor Deposition)法などの成膜法を用いて25nmの厚さで形成する。ついで、リソグラフィ技術(ハーフピッチが15nmである加工なのでダブルパターニング(Double Patterning)技術や、ダブルパターニング技術を2回行うQuadruple Patterning技術が用いられるが、本実施形態と本質的な関係はないので詳細な説明は省略する)およびRIE法(加工のためのハードマスク形成工程が行われるが、加工後には除去されてしまうこと、また本実施形態と本質的な関係はないことから、詳細な説明は省略する)によって、メモリセル部と周辺回路部のSTI(Shallow Trench Isolation)形成用の素子分離溝12aを形成する。その後、素子分離溝12a内をたとえばTEOS(Tetraethoxysilane)/O3膜で完全に埋め込み、CMP(Chemical Mechanical Polishing)で平坦化を行って素子分離絶縁膜12を形成する(図9−1)。
【0052】
つぎに、半導体基板11上の全面に図示しないレジストを塗布した後、リソグラフィ技術によってメモリセル部の素子分離絶縁膜12が露出するようにパターニングを行った後、RIE法によってメモリセル部の素子分離絶縁膜12を10nmエッチバックする。なお、このとき、選択トランジスタとなる部分はエッチバックしなくてもよい。この場合には、後述する制御ゲート電極とフローティングゲート電極とを電気的に接続する加工が容易になるという利点がある。これによって、メモリセルトランジスタ形成位置で、フローティングゲート電極となるN型多結晶シリコン膜22Aが素子分離絶縁膜12の上面に比して露出した状態となる。
【0053】
その後、プラズマ酸化処理によって、露出したN型多結晶シリコン膜22Aを5nmの厚さで酸化し、熱酸化膜を形成する。プラズマ酸化処理では、酸化種の拡散を抑えるために400℃以下の低温処理、好ましくは室温処理で行うことが望ましい。ついで、N型多結晶シリコン膜22Aの上部のみをスリミングして、上端を曲率を有する形状に加工する。このときの曲率半径は1.8nmとなる。さらに、弗化水素ガスとアンモニアガスを用いるドライエッチング処理によって、プラズマ酸化処理で形成された熱酸化膜をリセスし、メモリセル部と周辺回路部のN型多結晶シリコン膜22Aの表面を露出させる(図9−2)。これによって、メモリセル部には上に凸の形状を有する尖端部25が形成される。
【0054】
ついで、N型多結晶シリコン膜22A上に、トンネル誘電体膜23を形成する。トンネル誘電体膜23として、たとえばALD(Atomic Layer Deposition)法で形成した10.4nmの厚さのシリコン酸化膜や、LPCVD(Low Pressure CVD)法で形成したHTO(High Temperature Oxide)膜などのシリコン酸化膜などを用いることができる。このように形成されたトンネル誘電体膜23は、メモリセル部では、下地のN型多結晶シリコン膜22Aの形状を受けて波打った形状となる。続けて、トンネル誘電体膜23上に、制御ゲート電極の一部となるPをドープしたN型多結晶シリコン膜24Aを40nmの厚さで形成する。これによって、トンネル誘電体膜23の谷の位置、すなわち素子分離絶縁膜12上の位置には、下に凸形状を有する尖端部26が形成される(図9−3)。
【0055】
その後、N型多結晶シリコン膜24A上に図示しないレジストを塗布した後、リソグラフィ技術によってメモリセル部以外の電界効果型トランジスタのゲート電極形成位置内の所定の領域が開口するようにパターニングを行う。続けて、RIE法によってレジストをマスクとしてN型多結晶シリコン膜24Aとトンネル誘電体膜23を除去し、N型多結晶シリコン膜22Aに到達する開口31を形成する。これによって、周辺回路部の一部では、N型多結晶シリコン膜22Aが露出する。
【0056】
レジストを除去した後、半導体基板11の全面に、制御ゲート電極の一部となるPをドープしたN型多結晶シリコン膜24Bを形成する。これによって、周辺回路部では、N型多結晶シリコン膜24Bが開口31内でN型多結晶シリコン膜22Aと電気的に接続される。その後、N型多結晶シリコン膜24B上の全面に、制御ゲート電極の加工時のマスクとなるマスク膜32を形成する。マスク膜32として、シリコン窒化膜を用いることができる(図9−4)。
【0057】
ついで、リソグラフィ技術(ハーフピッチが15nmである加工なのでダブルパターニング技術やQuadruple Patterning技術が用いられるが、本実施形態と本質的な関係はないので詳細な説明は省略する)およびRIE法によって、マスク膜32を加工し、その後マスク膜32を用いて、N型多結晶シリコン膜24B,24A、トンネル誘電体膜23、N型多結晶シリコン膜22Aを加工する。これによって、メモリセル部では、素子分離絶縁膜12の延在方向と直交する方向に延在する積層ゲート構造がラインアンドスペース状に形成され、周辺回路部では、電界効果型トランジスタのゲート電極が形成される(図9−5)。
【0058】
マスク膜32を除去した後、サイドウォールスペーサとなるシリコン酸化膜33をALD法によって10nmの厚さで形成する。このとき、メモリセル部では、ラインアンドスペース状の積層ゲート構造間にシリコン酸化膜33が埋め込まれ、周辺回路部ではゲート電極の側面にシリコン酸化膜33が形成される。
【0059】
その後、図示しないレジストを半導体基板11上の全面に塗布し、リソグラフィ技術によって拡散層を形成する領域のみが開口するようにパターニングを行い、イオン注入技術を用いてメモリセルトランジスタに図示しない拡散層を形成する。このとき拡散層は、通常のNAND型フラッシュメモリのように、メモリセル毎にソース/ドレイン領域を設ける構造としてもよいが、ソース/ドレイン領域をNANDストリングの両端に配置される図示しない選択トランジスタのみに形成し、メモリセルトランジスタをソース/ドレインレス構造にすることが望ましい。これは、本実施形態の構造では、フローティングゲート電極22への電子の注入/抜き取りはチャネル側から行わないためである。また、ソース/ドレインレス構造とすることで、ハーフピッチが20nm以下の微細化で激化するメモリセルトランジスタのショートチャネル効果を抑制することができる。さらに、チャネルの電子濃度を下げることで、書き込み/読み出し動作時に非選択ビットに電荷が書き込まれてしまうリード・ディスターブ/プログラム・ディスターブの抑制が可能になる。さらにまた、ソース/ドレインレス構造とすることで、本実施形態による逆T字構造のフローティングゲート電極22では、メモリセルのフローティングゲート電極22のほとんどの部位の膜厚を薄くして制御ゲート電極24をチャネルに近づけることができるので、制御ゲート電極24のフリンジ電界でメモリセルトランジスタのオン/オフが可能になる。
【0060】
さらに、半導体基板11上の全面に、LPCVD法によって周辺回路部のサイドウォールスペーサとなるシリコン酸化膜34(HTO膜やTEOS膜が好ましい)を形成する。その後、図示しないレジストを半導体基板11上の全面に塗布し、リソグラフィ技術によって拡散層を形成する領域のみが開口するようにパターニングを行い、イオン注入技術を用いて周辺回路の電界効果型トランジスタの図示しない拡散層を形成する。
【0061】
続いて、半導体基板11上の全面に制御ゲート電極の酸化を抑制するバリア窒化膜35を形成する。バリア窒化膜35として、たとえばシリコン窒化膜を用いることができる。その後、周辺回路部のゲート電極間を埋めるようにTEOS/O3膜などの層間絶縁膜36を形成し、CMP法で上面を平坦化する(図9−6)。
【0062】
ついで、RIE法でメモリセル部の制御ゲート電極上と周辺回路部のゲート電極上に形成されたバリア窒化膜35とマスク膜32を除去し、半導体基板11の全面に、シリコンと反応してシリサイドを形成する金属膜をPVD(Physical Vapor Deposition)法で形成する。その後、シリサイデーションアニールを行って、N型多結晶シリコン膜24Bの上部に金属シリサイド膜24Cを形成する(図9−7)。なお、メモリセル部の金属シリサイド膜24CとN型多結晶シリコン膜24B,24Aは、制御ゲート電極を構成し、周辺回路部の金属シリサイド膜24CとN型多結晶シリコン膜24B,24A,22Aは、電界効果型トランジスタのゲート電極を構成する。以上によって、メモリセルトランジスタおよび周辺回路部の電界効果型トランジスタが形成される。また、以降の工程では通常のフラッシュメモリと同様な多層配線工程を行うことになるが、本実施形態とは関係ないので説明を省略する。
【0063】
なお、上記した説明は一例であり、材料系、膜厚、加工方法は限定されるものではない。たとえば、基板として、単結晶シリコン基板に限定されるものではなく、SOI(Silicon-On-Insulator)基板(SOI構造の単結晶半導体基板)、またTFT(Thin-Film Transistor)構造の多結晶半導体やTFT構造の非晶質半導体への応用も可能である。第1の実施形態の構造では、基板側から消去動作を行わないのでSOI構造の採用が容易であり、SOI構造を採用することで基板への接合リークの抑制、STI形成が容易になるという効果を有する。また、TFT構造を採用することで基板上にメモリ層を3次元的に積層することが容易となる。
【0064】
さらに、上記した説明では、メモリセル部と周辺回路部とを同じ工程で基板上に形成していたが、まず周辺回路部を基板上に形成した後、周辺回路部上に本実施形態のメモリセル部を形成してもよい。これによって、メモリセル占有率を大幅に高めることができ、さらなる微細化が可能になるという効果も有する。また、通常の3次元構造のメモリでは、トンネル誘電体膜23を単結晶半導体基板そのものの表面に熱酸化で形成できないことが問題となるが、SOI構造やTFT構造ではトンネル誘電体膜23はフローティングゲート電極22上にLPCVD法やALD法などの成膜工程で形成することができるので、3次元化の制約にならないという利点もある。
【0065】
また、制御ゲート電極およびゲート電極として用いる金属シリサイドとしては、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金ニッケルシリサイドなどを利用できる。さらに、制御ゲート電極およびゲート電極として、多結晶シリコン膜上にバリアメタルを介してタングステンを形成したポリメタル電極を利用することもできる。
【0066】
また、上記した説明では、ゲート誘電体膜21としてシリコン熱酸化膜をベースに上下界面を窒化した誘電体膜を用いたが、これに代えてSiO2/SiN/SiO2のONO膜やSiN/SiO2/SiN/SiO2/SiNのNONON膜などを用いることも可能である。比誘電率が7のSiNを用いることでゲート誘電体膜21のキャパシタンスを低下させることなく、物理的に厚膜化することが可能になるので、ゲート誘電体膜21を介したリークを抑制して動作電圧範囲を拡大することが可能になる。
【0067】
第1の実施形態では、フローティングゲート電極22と制御ゲート電極24のトンネル誘電体膜23側に尖端部25,26を設け、トンネル誘電体膜23のキャパシタンスをゲート誘電体膜21のキャパシタンスと同等以下となるようにゲート誘電体膜21とトンネル誘電体膜23の膜厚を制御した。これによって、制御ゲート電極24とチャネル間に電圧が印加されたときに、トンネル誘電体膜23内での電界集中によって、消去/書き込み特性を向上させることができるという効果を有する。また、尖端部25,26の曲率半径rFG-T,rCG-Tが小さくなるほど、書き込み/消去動作時に同じ電圧を印加した場合に、トンネル誘電体膜23にかかる電界ETNLが大きくなるのでトンネル電流が流れやすくなる。その結果、平面構造のメモリセルの場合に比して、書き込み/消去動作時の電圧を低くすることができるという効果も有する。さらにまた、書き込みを行う部分と消去を行う部分とを独立に配置したので、トンネル誘電体膜23の劣化を抑制することもできる。
【0068】
さらに、ゲート誘電体膜21を介してチャネル半導体とフローティングゲート電極22との間で電子のやり取りを行う構造のメモリセルでは、高電界動作に伴う電子トラップ発生などの疲労劣化が発生し、閾値電圧のシフトが問題となるが、第1の実施形態ではチャネル半導体とフローティングゲート電極22との間で電子のやり取りが行われないので、チャネル電流を制御するゲート誘電体膜21の劣化が生じない。その結果、信頼性確保が容易になるという効果も有する。
【0069】
また、フローティングゲート構造を採用することで、微細化に有望とされるMONOS構造と比べて、Fowler-Nordheimトンネリングで注入される電子を確実にフローティングゲート電極22内に捕捉することができる。さらに、フローティングゲート電極22内では電子は再配置されるので、電荷の偏りを発生させずに最小限の電荷で閾値電圧の制御が可能になるという効果も有する。
【0070】
また、制御ゲート電極24側からトンネル誘電体膜23を介してフローティングゲート電極22に電子の注入消去を行う従来の平面構造のメモリセルでは、トンネル誘電体膜23に十分な電圧を印加するために、ゲート誘電体膜21のキャパシタンスはトンネル誘電体膜23のキャパシタンスに比して大きい構造としなければならない。このような構造では、トンネル誘電体膜23に十分な電圧が印加される一方で、ゲート誘電体膜21に電圧が印加されにくくなり、チャネル電流の制御性が低下するという問題点があった。しかし、第1の実施形態では、曲率を利用した電界集中によってトンネル誘電体膜23を介した書き込み/消去動作を行い、ゲート誘電体膜21自体のキャパシタンスはさほど大きくする必要がなくなる。そのため、ゲート誘電体膜21のチャネル制御性を低下させることがない。
【0071】
さらに、トンネル誘電体膜23の必要膜厚は、通常のフラッシュメモリの電極間絶縁膜の必要膜厚に比して薄いので、ハーフピッチをたとえば20nm以下まで微細化してもトンネル誘電体膜23間に制御ゲート電極24を形成することができる。その結果、ハーフピッチで20nm以下の微細化も可能である。
【0072】
また、ゲート誘電体膜21やトンネル誘電体膜23に酸化シリコンよりも誘電率の高いhigh−k材料などの半導体装置製造工程に対する新規材料を使用することがないため、high−k材料中での電子のトラップや、固定電荷起因によるメモリセルトランジスタの特性の劣化が問題にならない。さらに、新規の元素を必要とせず、ゲート誘電体膜21を周辺回路部の低電圧動作回路のゲート誘電体膜21と共通化できるので、従来の不揮発性半導体記憶装置と同様の製造方法を用いることができる。
【0073】
また、通常のチャネル半導体とフローティングゲート電極との間にトンネル誘電体膜を形成する構造で曲率を利用して書き込み/消去特性を上げるためには、ナノワイヤ半導体のGAA(Gate All Around)構造のような極端にチャネルが細い構造を用いる必要があるが、このような構造では必然的に小さくなるチャネル幅が原因で十分なオン電流の確保が困難になるという問題点がある。しかし、第1の実施形態の構造では、チャネル幅と書き込み/消去特性は独立になるので、チャネル幅を広く設計することが可能になる。
【0074】
(第2の実施形態)
図10は、第2の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図10に示される不揮発性半導体記憶装置は、第1の実施形態の図2と同じ構造で、ハーフピッチを10nmとし、フローティングゲート電極22の尖端部25の曲率半径rFG-Tを1.4nmとし、制御ゲート電極24の尖端部26の曲率半径rCG-Tを1.2nmとした場合を示している。なお、第1の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。また、このような構造の不揮発性半導体記憶装置は、第1の実施形態と同様の方法で製造することができる。
【0075】
図11は、第2の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図11で、横軸は制御ゲート電極とチャネル半導体(基板)との間に印加される電圧(Applied Voltage)を示し、縦軸はトンネル誘電体膜とゲート誘電体膜に生じる電界(Electric Field)の大きさを示している。図中、「TNL」は、トンネル誘電体膜23に生じる電界ETNLを示しており、「GATE」は、ゲート誘電体膜21に生じる電界EGATEを示している。
【0076】
図11と図4とを比較すると、第2の実施形態のメモリセル構造を採用することによって、第1の実施形態の場合に比して、より低い印加電圧でトンネル誘電体膜23により高い電界ETNLを生じさせることができる。その結果、トンネル誘電体膜23に生じる電界ETNLを所望の値とするのに必要な印加電圧の値を、第1の実施形態の場合に比してさらに低下させることができる。
【0077】
図12は、第2の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図であり、図13は、第2の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。これらの図で、(a)はメモリセルに電圧を印加した瞬間の状態を示しており、(b)は(a)の後の定常状態を示している。
【0078】
図12(a)に示されるように、消去動作時には、制御ゲート電極を0Vとして、基板に+11Vを印加する。電圧を印加した瞬間のフローティングゲート電極22は+3.8Vとなる。これによって、トンネル誘電体膜23に生じる電界は16.2MV/cmとなり、ゲート誘電体膜21に生じる電界は8.2MV/cmとなる。この例でも、トンネル誘電体膜23に生じる電界が10MV/cm以上であり、制御ゲート電極24からフローティングゲート電極22へと電子を注入することが可能となる。トンネル誘電体膜23に生じる電界によってフローティングゲート電極22への電子の注入が行われ、トンネル誘電体膜23に生じる電界が緩和されていき、図12(b)に示される定常状態へと移行する。このとき、フローティングゲート電極22の電位は2.5Vとなる結果、トンネル誘電体膜23に生じる電界は10.6MV/cmとなり、ゲート誘電体膜21に生じる電界は9.7MV/cmとなる。その結果、しきい値電圧Vthを+2Vまで消去することができる。
【0079】
また、図13(a)に示されるように、書き込み動作時には基板電位を0Vにとり、非選択ビットの制御ゲート電極24Nに+3VのVpassを印加し、選択ビットの制御ゲート電極24Sに+16Vの書き込み電圧Vpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極22S,22Nの電位はそれぞれ+7.1Vと+0.5Vである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜23Sには、17.5MV/cmの電界が生じ、フローティングゲート電極22Sから制御ゲート電極24Sへと電子が抜き取られることになる。フローティングゲート電極22Sから制御ゲート電極24Sへの電子の引き抜きによって、トンネル誘電体膜23の電界が緩和されていき、図13(b)に示される定常状態へと移行する。
【0080】
図13(b)に示される定常状態では、選択ビットのフローティングゲート電極22Sの電位は+8.6Vとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜23Sに生じる電界は14.3MV/cmとなる。この電界は、トンネル誘電体膜23Sにトンネル電流を流すことができる大きさとなっている。これによって、選択ビットの閾値電圧を−3Vまで書き込むことができる。
【0081】
また、電圧印加時と定常状態時の選択ビットのゲート誘電体膜21Sに生じる電界は、それぞれ8.1MV/cm,9.8MV/cmであり、これは半導体基板11とフローティングゲート電極22Sとの間で電子のやり取りが行われない条件を満たしている。さらに、最も電界が厳しい+2Vまで消去された隣接する非選択ビットのフローティングゲート電極22Nと選択ビットの制御ゲート電極24Sとの間の電界は、8.2MV/cmよりも小さく、選択ビットの制御ゲート電極24Sに印加される電圧によって非選択ビットのフローティングゲート電極22Nに誤書き込みが生じない電界とすることができる。また、選択ビットの制御ゲート電極24Sと隣接する非選択ビットの制御ゲート電極24Nとの間の電界は、6.8MV/cmであり、両者間にリーク電流が流れない電界に抑制することができる。
【0082】
さらに、図13(a)の電圧印加時において、非選択ビットのトンネル誘電体膜23Nに生じる電界は4.8MV/cmである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極22Nの電圧が変動してしまうことを抑制することができる。以上のように、第2の実施形態の構造の不揮発性半導体記憶装置でも、記憶装置として動作することが分かる。
【0083】
第2の実施形態によっても、第1の実施形態と同様の効果を得ることができる。
【0084】
(第3の実施形態)
ハーフピッチが18nm世代相当のように、比較的ハーフピッチが大きい場合には、制御ゲート電極に十分に曲率半径の小さい尖端部を形成することが困難になる。そこで、第3の実施形態では、ハーフピッチが比較的大きい場合の不揮発性半導体記憶装置の構造について説明する。
【0085】
図14は、第3の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図14に示される不揮発性半導体記憶装置は、基本的な構造は第1の実施形態の図2に示されるものと同じであるが、1つのメモリセルMTに隣接するメモリセルMTとの間隔(隣り合うメモリセル間に形成される素子分離絶縁膜12の幅)を異ならせ、全体の平均として目標のハーフピッチとなるようにしている。
【0086】
具体的には、メモリセルMTのワード線方向の幅(チャネル幅)を、目標とするハーフピッチよりも狭い第1の幅とすると、このメモリセルMTのワード線方向の一方の側に隣接して配置される素子分離絶縁膜12Wは目標とするハーフピッチよりも広い第2の幅とし、他方の側に隣接して配置される素子分離絶縁膜12Nは目標とするハーフピッチよりも狭く、メモリセルMTと略同じ第1の幅として、これを繰り返して配置する。つまり、ワード線方向に配置される第1の幅のメモリセルMT間に、第1の幅の素子分離絶縁膜12Nと第2の幅の素子分離絶縁膜12Wとが交互に配置される。あるいは、2つのメモリセルMTと、これらのメモリセルMT間に挟まれ、メモリセルのチャネル幅と略同じ第1の幅を有する素子分離絶縁膜12Nと、を一組として、この一組をワード線方向に第2の幅の間隔で配置した構造ということもできる。
【0087】
これによって、隣接する2つのメモリセルMTと、これらのメモリセルMTに隣接する素子分離絶縁膜12Wおよび素子分離絶縁膜12Nとで平均したハーフピッチは、目標とするハーフピッチとなる。たとえば図14に示されるように、メモリセルMTのワード線方向の幅を14nmとし、幅広の素子分離絶縁膜12Wのワード線方向の幅を30nmとし、幅狭の素子分離絶縁膜12Nのワード線方向の幅を14nmとすると、2つのメモリセルMTとこれら2つの素子分離絶縁膜12W,12Nが並んで形成される不揮発性半導体記憶装置の平均のハーフピッチは18nmとなる。
【0088】
このような構造では、すべてのメモリセルMTのフローティングゲート電極22には所定の曲率半径を有する尖端部25を形成することができる。また、幅広の素子分離絶縁膜12W上に形成される制御ゲート電極24のトンネル誘電体膜23側の面は、曲率半径が大きくなり、尖端部が形成されないが、幅狭の素子分離絶縁膜12N上に形成される制御ゲート電極24のトンネル誘電体膜23側の面には、第1の実施形態で説明したのと同様に所定の曲率半径を有する尖端部26が形成される。そして、幅狭の素子分離絶縁膜12N上に形成される制御ゲート電極24の尖端部26から、素子分離絶縁膜12Nのワード線方向の両側に隣接するメモリセルMTのフローティングゲート電極22へと電子が注入される。また、この幅狭の素子分離絶縁膜12Nは、幅広の素子分離絶縁膜12Wと交互に形成されているので、半導体基板11上に形成されるメモリセルMTのいずれもが、幅狭の素子分離絶縁膜12N上に形成された制御ゲート電極24の尖端部26から電子が注入されることになる。なお、第1の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。また、このような構造の不揮発性半導体記憶装置は、第1の実施形態と同様の方法で製造することができる。
【0089】
図15は、第3の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図15で、横軸は制御ゲート電極とチャネル半導体(基板)との間に印加される電圧(Applied Voltage)を示し、縦軸はトンネル誘電体膜とゲート誘電体膜に生じる電界(Electric Field)の大きさを示している。図中、「TNL」は、トンネル誘電体膜23に生じる電界ETNLを示しており、「GATE」は、ゲート誘電体膜21に生じる電界EGATEを示している。
【0090】
図15に示されるように、第3の実施形態でも第1の実施形態と同様に、電圧を印加したときにトンネル誘電体膜23に生じる電界ETNLを、ゲート誘電体膜21に生じる電界EGATEに比して大きくすることができる。
【0091】
図16は、第3の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図であり、図17は、第3の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。これらの図で、(a)はメモリセルに電圧を印加した瞬間の状態を示しており、(b)は(a)の後の定常状態を示している。
【0092】
図16(a)に示されるように、消去動作時には、制御ゲート電極を0Vとして、基板に+13Vを印加する。電圧を印加した瞬間のフローティングゲート電極22は+5.5Vとなる。これによって、トンネル誘電体膜23に生じる電界は13.6MV/cmとなり、ゲート誘電体膜21に生じる電界は8.0MV/cmとなる。この例でも、トンネル誘電体膜23に生じる電界が10MV/cm以上であり、制御ゲート電極24からフローティングゲート電極22へと電子を注入することが可能となる。トンネル誘電体膜23に生じる電界によってフローティングゲート電極22への電子の注入が行われ、トンネル誘電体膜23に生じる電界が緩和されていき、図16(b)に示される定常状態へと移行する。このとき、フローティングゲート電極の電位は4.2Vとなる結果、トンネル誘電体膜に生じる電界は10.8MV/cmとなり、ゲート誘電体膜に生じる電界は10MV/cmとなる。その結果、しきい値電圧Vthを+3Vまで消去することができる。
【0093】
また、図17(a)に示されるように、書き込み動作時には基板電位を0Vにとり、非選択ビットの制御ゲート電極24Nに+4VのVpassを印加し、選択ビットの制御ゲート電極24Sに+13Vの書き込み電圧Vpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極22S,22Nの電位はそれぞれ+6.2Vと+1.0Vである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜23Sには、選択ビットで16.9MV/cmの電界が生じ、フローティングゲート電極22Sから制御ゲート電極24Sへと電子が抜き取られることになる。フローティングゲート電極22Sから制御ゲート電極24Sへの電子の引き抜きによって、トンネル誘電体膜23Sの電界が緩和されていき、図17(b)に示される定常状態へと移行する。
【0094】
図17(b)に示される定常状態では、選択ビットのフローティングゲート電極22Sの電位は+8.3Vとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜23Sに生じる電界は11.7MV/cmとなる。この電界は、トンネル誘電体膜23Sにトンネル電流を流すことができる大きさとなっている。これによって、選択ビットの閾値電圧を−5Vまで書き込むことができる。
【0095】
また、電圧印加時と定常状態時の選択ビットのゲート誘電体膜21Sに生じる電界は、それぞれ7.0MV/cm,9.4MV/cmであり、これは半導体基板11とフローティングゲート電極22Sとの間で電子のやり取りが行われない条件を満たしている。さらに、最も電界が厳しい+3Vまで消去された隣接する非選択ビットのフローティングゲート電極22Nと選択ビットの制御ゲート電極24Sとの間の電界は、6.3MV/cmよりも小さく、選択ビットの制御ゲート電極24Sに印加される電圧によって非選択ビットのフローティングゲート電極22Nに誤書き込みが生じない電界とすることができる。また、選択ビットの制御ゲート電極24Sと隣接する非選択ビットの制御ゲート電極24Nとの間の電界は、4.7MV/cmであり、両者間にリーク電流が流れない電界に抑制することができる。
【0096】
さらに、図17(a)の電圧印加時において、非選択ビットのトンネル誘電体膜23Nに生じる電界は7.4MV/cmである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極22Nの電圧が変動してしまうことを抑制することができる。以上のように、第3の実施形態の構造の不揮発性半導体記憶装置でも、記憶装置として動作することが分かる。
【0097】
第3の実施形態によれば、ハーフピッチが20nm程度の比較的大きな不揮発性半導体記憶装置でも、ワード線方向に隣接する2個のメモリセルMTを対にすることでフローティングゲート電極22間の距離を縮め、他の対とのフローティングゲート電極22との間の距離を広くすることで、対の中のフローティングゲート電極22間の領域の制御ゲート電極24に、曲率の小さい電子注入用の尖端部26を形成することができるという効果を、第1の実施形態の効果に加えて得ることができる。
【0098】
(第4の実施形態)
第1〜第3の実施形態では、トンネル誘電体膜の形状を変えて、電界集中を作り出すことによって、書き込み/消去特性の改善を行う例を示したが、第4の実施形態では、トンネル誘電体膜の構造を変えることで、さらに書き込み/消去特性を改善する場合について説明する。
【0099】
図18は、第4の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図18に示される不揮発性半導体記憶装置は、基本的な構造は第1の実施形態の図2に示されるものと同じであるが、トンネル誘電体膜23の構造が第1の実施形態と異なっている。図18(a)では、トンネル誘電体膜23は、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)で用いられるような、たとえば3.5nmの厚さのSiO膜231/2nmの厚さのSiN膜232/1.5nmの厚さのSiO膜233が順に積層されたONO構造となっている。
【0100】
また、図18(b)では、トンネル誘電体膜23は、たとえば厚さ4.5nmのSiO膜235と厚さ1nmのSiO膜237との間に、1nm程度の径を有するシリコンの微結晶236が挟み込まれた、シリコンナノクリスタルトンネル構造を有している。
【0101】
図19は、トンネル誘電体膜の電流−電界特性の一例を示す図である。この図で、横軸はトンネル誘電体膜にかかる電界(Electric Field)を示し、縦軸はトンネル誘電体膜に流れる電流密度(Current Density)を示している。また、ここでは、トンネル誘電体膜23として、SiO膜のみを用いたもの、図18(a)のONO構造を用いたもの、図18(b)のシリコンナノクリスタルトンネル構造を用いたものについての電流−電界特性を示している。
【0102】
図19に示されるように、トンネル誘電体膜23としてSiO膜を用いたものに比して、ONO構造やシリコンナノクリスタルトンネル構造を用いたものの方が、同じ電流密度が低い電界で得られる。つまり、SiO膜を用いたものに比してさらに低い電界での書き込み/消去動作が可能になるという効果を有する。
【0103】
なお、動作電圧の低減にはゲート誘電体膜21の薄膜化によって、トンネル誘電体膜23に電界を集中させることも有効であるが、この場合には、チャネルの制御性の低下とトレードオフの関係になる。
【0104】
第4の実施形態によれば、第1〜第3の実施形態の構造で、トンネル誘電体膜23としてONO構造やシリコンナノクリスタルトンネル構造を用いるようにしたので、トンネル誘電体膜23としてSiO膜を用いる場合に比してさらに低い電界でトンネル電流を流すことができるという効果を有する。
【符号の説明】
【0105】
11…半導体基板、12,12N,12W…素子分離絶縁膜、12a…素子分離溝、20…積層ゲート構造、21,21H,21S…ゲート誘電体膜、22,22N,22S…フローティングゲート電極、22A、24A,24B…N型多結晶シリコン膜、23,23N,23S…トンネル誘電体膜、24,24N,24S…制御ゲート電極、24C…金属シリサイド膜、25,26…尖端部、31…開口、32…マスク膜、33,34…シリコン酸化膜、35…バリア窒化膜、36…層間絶縁膜、231,233,235,237…SiO膜、232…SiN膜、236…微結晶。
【技術分野】
【0001】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【0002】
近年、不揮発性半導体記憶装置は、種々の商品へのストレージ用途が拡大しているが、さらなる高集積化と製造コストの抑制を目的として、微細化が進められている(たとえば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第7,154,779号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、微細化の進行に伴って、隣接セル間の寄生容量によるセル間干渉やトランジスタ特性の劣化などの問題が生じてきている。
【0005】
本発明の一つの実施形態は、微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一つの実施形態による不揮発性半導体記憶装置では、チャネル半導体上に、ゲート誘電体膜、フローティングゲート電極、トンネル誘電体膜および制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備える。また、前記フローティングゲート電極と前記制御ゲート電極はそれぞれ、前記トンネル誘電体膜側に曲率を有する電界集中部を有し、前記トンネル誘電体膜のキャパシタンスが前記ゲート誘電体膜のキャパシタンスと同等以下となるように前記トンネル誘電体膜と前記ゲート誘電体膜の厚さが調整される。さらに、前記制御ゲート電極の前記電界集中部から前記フローティングゲート電極に電子を注入する処理と、前記フローティングゲート電極の前記電界集中部から前記制御ゲート電極に電子を抜き取る処理とが、前記チャネル半導体と前記制御ゲート電極との間に印加される電圧によって制御される。
【図面の簡単な説明】
【0007】
【図1】図1は、NAND型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。
【図2】図2は、第1の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図3−1】図3−1は、第1の実施形態の不揮発性半導体記憶装置の消去動作を模式的に示す図である。
【図3−2】図3−2は、第1の実施形態の不揮発性半導体記憶装置の書き込み動作を模式的に示す図である。
【図4】図4は、第1の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図5】図5は、第1の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図である。
【図6】図6は、第1の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。
【図7】図7は、第1の実施形態による不揮発性半導体記憶装置の閾値電圧の劣化特性の一例を示す図である。
【図8】図8は、第1の実施形態による不揮発性半導体記憶装置のトンネル誘電体膜で規格化した曲率半径に対する電界の増幅率の関係の一例を示す図である。
【図9−1】図9−1は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その1)。
【図9−2】図9−2は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その2)。
【図9−3】図9−3は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その3)。
【図9−4】図9−4は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その4)。
【図9−5】図9−5は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その5)。
【図9−6】図9−6は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その6)。
【図9−7】図9−7は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である(その7)。
【図10】図10は、第2の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図11】図11は、第2の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図12】図12は、第2の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図である。
【図13】図13は、第2の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。
【図14】図14は、第3の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図15】図15は、第3の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。
【図16】図16は、第3の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図である。
【図17】図17は、第3の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。
【図18】図18は、第4の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図19】図19は、トンネル誘電体膜の電流−電界特性の一例を示す図である。
【発明を実施するための形態】
【0008】
以下に添付図面を参照して、本発明の実施形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【0009】
(第1の実施形態)
以下の実施形態では、不揮発性半導体記憶装置をNAND型フラッシュメモリに適用した場合を例に挙げて説明する。NAND型フラッシュメモリは、メモリセルトランジスタ(以下、単にメモリセルともいう)がアレイ状に配置されたメモリセル部と、メモリセル部の周辺に配置され、メモリセル部のメモリセルを制御する周辺回路部と、を有している。図1は、NAND型フラッシュメモリのメモリセル部の構成の一例を示す回路図である。この図では、NAND型フラッシュメモリのデータ消去の単位であるブロックの回路図を示している。なお、この図1において、紙面上の左右方向をX方向とし、紙面上のX方向に垂直な方向をY方向としている。
【0010】
NAND型フラッシュメモリのブロックBLKは、X方向に沿って順に配列された(m+1)個(mは0以上の整数)のNANDストリングNSを備えている。各NANDストリングNSは、Y方向に直列に接続された(n+1)個(nは0以上の整数)のメモリセルMT0〜MTnと、この(n+1)個のメモリセルMT0〜MTnの列の両端に配置される選択トランジスタST1,ST2と、を有する。
【0011】
各メモリセルMT0〜MTnは、チャネルとなる半導体層上に形成された積層ゲート構造を有する電界効果型トランジスタから構成される。ここで、積層ゲート構造には、半導体層上にゲート誘電体膜を介在して形成されたフローティングゲート電極と、このフローティングゲート電極上にトンネル誘電体膜を介在して形成された制御ゲート電極と、が含まれる。
【0012】
NANDストリングNSを構成するメモリセルMT0〜MTnの制御ゲート電極には、それぞれX方向に延在するワード線WL0〜WLnが接続されており、また各NANDストリングNS中のメモリセルMTi(i=0〜n)間は、同一のワード線WLi(i=0〜n)によって共通接続されている。つまり、ブロックBLK内において同一行にあるメモリセルMTiの制御ゲート電極は、同一のワード線WLiに接続される。この同一のワード線WLiに接続される(m+1)個のメモリセルMTiは1ページとして取り扱われ、このページ単位でデータの書込みと読出しが行われる。
【0013】
1つのブロックBLK内の(m+1)個の選択トランジスタST1のドレインにはそれぞれビット線BL0〜BLmが接続され、ゲートには選択ゲート線SGDが共通接続されている。同様に、1つのブロックBLK内の(m+1)個の選択トランジスタST2のソースにはソース線SLが共通接続され、ゲートには選択ゲート線SGSが共通接続されている。
【0014】
なお、図示されていないが、1つのブロックBLK内のビット線BLj(j=0〜m)は、他のブロックBLKのビット線BLjとの間で、選択トランジスタST1のドレインを共通に接続している。つまり、複数のブロックBLK内において同一列にあるNANDストリングNS間は、同一のビット線BLjによって接続される。
【0015】
図2は、第1の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。ここでは、図1のX方向(ワード線の延在方向)に平行な方向のメモリセルの一部断面を示している。図2に示されるように、チャネルとなる半導体基板11の上面に、ゲート誘電体膜21、フローティングゲート電極22、トンネル誘電体膜23および制御ゲート電極24が順に積層された積層ゲート構造20を有するメモリセルMTが形成される。X方向に隣接するメモリセルMTのチャネル、ゲート誘電体膜21およびフローティングゲート電極22は、所定の間隔で形成された素子分離絶縁膜12で分離されている。また、トンネル誘電体膜23と制御ゲート電極24は、素子分離絶縁膜12を介して隣接するメモリセルMT間で共有される構造となっている。
【0016】
第1の実施形態では、フローティングゲート電極22および制御ゲート電極24は、トンネル誘電体膜23側に、局所的に曲率を有する凸構造の電界集中部である尖端部25,26を有する。つまり、フローティングゲート電極22は、トンネル誘電体膜23側に凸の形状の尖端部25を有し、尖端部25は所定の曲率半径rFG-Tを有している。また、制御ゲート電極24は、トンネル誘電体膜23側に凸の形状の尖端部26を有し、尖端部26は所定の曲率半径rCG-Tを有している。なお、後述するように、フローティングゲート電極22と制御ゲート電極24の尖端部25,26の曲率半径rFG-T,rCG-Tは、トンネル誘電体膜23の膜厚の40%以下であることが望ましい。
【0017】
このようにフローティングゲート電極22と制御ゲート電極24に尖端部25,26を有することによって、たとえば図2の場合には、トンネル誘電体膜23は、メモリセルMTの形成領域上で山となり、素子分離絶縁膜12上で谷となる波形状を有している。また、トンネル誘電体膜23のキャパシタンスが、チャネル電流を制御するゲート誘電体膜21のキャパシタンスと同等以下となるように両者の膜厚を調整している。
【0018】
つぎに、このような構造の不揮発性半導体記憶装置の動作について説明する。図3−1〜図3−2は、第1の実施形態の不揮発性半導体記憶装置の動作イメージを模式的に示す図である。図3−1は、消去状態を示しており、図3−2は、書き込み(プログラム)状態を示している。これらの図において、(a)はワード線の延在方向に平行な方向の断面図を示しており、(b)はワード線に垂直な方向の断面図を示しており、(c)は閾値電圧の状態を示している。
【0019】
消去動作では、図3−1に示されるように、半導体基板11に正電圧(たとえば+11V)を印加し、制御ゲート電極24を0Vにする。これによって、制御ゲート電極24の尖端部26に電界が集中し、制御ゲート電極24の尖端部26からフローティングゲート電極22に電子が注入され、メモリセルの閾値電圧Vthが正側にシフトする。図3−1(a)に示されるように、制御ゲート電極24の尖端部26は、素子分離絶縁膜12上に位置しているが、制御ゲート電極24の尖端部26から、隣接する両側のメモリセルのフローティングゲート電極22へと電子が注入される。
【0020】
これに対して書き込み動作では、図3−2に示されるように、選択ビット線BL−Sのチャネル電位(基板電位)を0Vに下げ、非選択ビット線BL−Nのチャネル電位を+5Vとし、非選択ワード線WL−NにVpass(たとえば+2.5V)を印加し、選択ワード線WL−Sに書き込み電圧Vpgm(たとえば+11V)を印加する。これによって、選択ビット線BL−Sと選択ワード線WL−Sの交点に存在する選択ビットのフローティングゲート電極22の尖端部25に電界が集中し、フローティングゲート電極22の尖端部25から選択ワード線WL−S(制御ゲート電極24)に電子が放出され、メモリセルの閾値電圧Vthが負側に戻される。なお、図3−2(c)では、1メモリセルに2ビットの記憶を行うことができる4値データ記憶方式の場合の閾値電圧の状態を示している。4値データ記憶方式では、上位ページデータと下位ページデータとで定義される4値データが用いられ、下位ページの消去状態と書き込み状態に対して、それぞれ上位ページでの消去状態と書き込み状態とを区別するために、閾値電圧の移動が行われる。
【0021】
また、読み出し動作では、図1でNANDストリングNSの一方の選択トランジスタST1のドレインと、他方の選択トランジスタST2のソースと、の間に電圧を印加し、制御ゲート電極(ワード線WL)に読み出し電圧を印加したときに、チャネルに流れる電流を測定する。電流が流れない場合、すなわち消去された状態の場合を“1”とし、電流が流れる場合、すなわち書き込まれた状態の場合を“0”とする。
【0022】
このように、第1の実施形態による閾値電圧Vthの動かし方は、通常のフローティングゲート型のNAND型フラッシュメモリとは逆向きとなっている。また、通常のフラッシュメモリとは異なり、チャネルとフローティングゲート電極22との間でゲート誘電体膜21を介して電子をやり取りする書き込み/消去動作は行われず、フローティングゲート電極22と制御ゲート電極24との間でトンネル誘電体膜23を介して電子をやり取りする書き込み/消去動作が行われることになる。
【0023】
つぎに、第1の実施形態による書き込み/消去特性の改善効果について説明する。ここでは簡単のために制御ゲート電極/フローティングゲート電極/チャネル半導体の間の二次元的キャパシタンスのみを考慮する。以下の試算に示されるように、第1の実施形態の構造では通常のフラッシュメモリと異なり、トンネル誘電体膜23のキャパシタンスに比べてゲート誘電体膜21のキャパシタンスが小さくなる傾向にある。しかし、実際のトンネル誘電体膜23およびゲート誘電体膜21のキャパシタンスには、隣接メモリセルMTや配線との間の寄生容量が存在している。これらの寄生容量の影響を考慮すると、トンネル誘電体膜23のキャパシタンスとゲート誘電体膜21のキャパシタンスとは等しくなる傾向にある。そのため、以下の試算にこれらの寄生容量の影響を考慮することで、トンネル誘電体膜23のキャパシタンスは、チャネル電流を制御するゲート誘電体膜21のキャパシタンスと同等以下となり、結果的にメモリセルMTの書き込み/消去特性が改善されることになる。
【0024】
ここでは、フローティングゲート電極22とトンネル誘電体膜23との間の界面およびトンネル誘電体膜23と制御ゲート電極24との界面は、曲率を持った曲面によって構成されているものとする。フローティングゲート電極22の尖端部25の中心からトンネル誘電体膜23の任意の点までの距離をrとし、トンネル誘電体膜23の比誘電率をεとすると、トンネル誘電体膜23に蓄積される電荷量Qによって生じる電界ETNLは、次式(1)で示される。
【数1】
【0025】
また、制御ゲート電極24とフローティングゲート電極22との間の電圧VTNLは、(1)式から次式(2)のように求められる。ただし、トンネル誘電体膜23の厚さをdTNLとし、曲率半径をrTNLとしている。
【数2】
【0026】
そして、トンネル誘電体膜23のキャパシタンスCTNLは、近似的に次式(3)で表すことができる。ただし、フローティングゲート電極22の尖端部25の曲率半径をrFG-Tとし、制御ゲート電極24の尖端部26の曲率半径をrCG-Tとし、制御ゲート電極24の尖端部26の中心から隣接するメモリセルMTのフローティングゲート電極22の端部(隣接するメモリセルMTのフローティングゲート電極22と、素子分離絶縁膜12と、トンネル誘電体膜23との境界部分)まで引いた直線が、制御ゲート電極24の尖端部26の中心を通り基板面に平行な面となす角度をθとしている。
【数3】
【0027】
一方、1つのメモリセルMTのチャネル幅をWとし、ゲート誘電体膜21の膜厚をdGATEとすると、ゲート誘電体膜21のキャパシタンスCGATEは、次式(4)で示される。
【数4】
【0028】
また、制御ゲート電極24と半導体基板11(チャネル)間に印加される電圧をVとすると、ゲート誘電体膜21に印加される電圧VGATEは、次式(5)で示され、トンネル誘電体膜23に印加される電圧VTNLは、次式(6)で示される。
【数5】
【数6】
【0029】
したがって、電圧VTNLがフローティングゲート電極22と制御ゲート電極24との間に印加された場合、トンネル誘電体膜23に生じる電界ETNLは、次式(7)で表すことができる。
【数7】
【0030】
さらに、電圧VGATEが半導体基板11(チャネル)とフローティングゲート電極22との間に印加された場合、ゲート誘電体膜21に生じる電界EGATEは、次式(8)で表すことができる。
【数8】
【0031】
図4は、第1の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図4で、横軸は制御ゲート電極24とチャネル半導体(半導体基板11)との間に印加される電圧(Applied Voltage)を示し、縦軸はトンネル誘電体膜23またはゲート誘電体膜21に生じる電界(Electric Field)の大きさを示している。また、ここでは、チャネル長Lをハーフピッチの15nmとし、フローティングゲート電極22と制御ゲート電極24の尖端部25,26の曲率半径rFG-T,rCG-Tをそれぞれ1.8nmとした場合を示している。図中、「TNL」は、トンネル誘電体膜23に生じる電界ETNLを示しており、「GATE」は、ゲート誘電体膜21に生じる電界EGATEを示している。
【0032】
この図4に示されるように、第1の実施形態のメモリセル構造を採用することによって、すなわちフローティングゲート電極22と制御ゲート電極24に曲率を有する尖端部25,26を設けることによって、制御ゲート電極24とチャネル半導体との間に電圧を印加すると、ゲート誘電体膜21に生じる電界EGATEに比してトンネル誘電体膜23に生じる電界ETNLを高くすることができる。また、トンネル誘電体膜23に生じる電界ETNLを所望の値とするのに必要な印加電圧の値を従来構造のものに比して低下させることができる。
【0033】
このように、従来のフローティングゲート型のメモリセル構造と大差ない構造(従来のフローティングゲート型フラッシュメモリの製造技術の適用が可能な構造)で、ゲート誘電体膜21に生じる電界EGATEに対して、トンネル誘電体膜23に生じる電界ETNLを増幅することができる。つまり、フローティングゲート電極22と制御ゲート電極24の曲率を利用して低い動作電圧で書き込み/消去動作を行うことが可能になる。
【0034】
また、上記したように、隣接メモリセルMTや配線との間の寄生容量によって、トンネル誘電体膜23のキャパシタンスは、チャネル電流を制御するゲート誘電体膜21のキャパシタンスと同等以下となるので、印加された電圧がトンネル誘電体膜23に集中してしまうことがなく、ゲート誘電体膜21にも十分に電圧が印加され、チャネル電流を制御することができる。
【0035】
図5は、第1の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図であり、図6は、第1の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。これらの図で、(a)はメモリセルに電圧を印加した瞬間の状態を示しており、(b)は(a)の後の定常状態を示している。また、ここでは、チャネル長Lをハーフピッチの15nmとし、フローティングゲート電極22と制御ゲート電極24の尖端部25,26の曲率半径rFG-T,rCG-Tをそれぞれ1.8nmとする場合を示している。
【0036】
図5(a)に示されるように、消去動作時には、制御ゲート電極24を0Vとして、半導体基板11に+11Vを印加すると、電圧を印加した瞬間のフローティングゲート電極22は+4.7Vとなる。これによって、トンネル誘電体膜23に生じる電界は14.7MV/cmとなり、ゲート誘電体膜21に生じる電界は7.7MV/cmとなる。制御ゲート電極24とフローティングゲート電極22との間でトンネル電流を流すには、トンネル誘電体膜23に生じる電界が10MV/cm以上であることが望ましい。そのため、これらの電界によって、チャネル半導体とフローティングゲート電極22との間で電子のやり取りは行われずに、制御ゲート電極24からフローティングゲート電極22へと電子が注入される。そして、このフローティングゲート電極22への電子の注入によって、トンネル誘電体膜23に生じる電界が緩和されていき、図5(b)に示される定常状態へと移行する。このとき、トンネル誘電体膜23に生じる電界は10.2MV/cmとなり、ゲート誘電体膜21に生じる電界は9.7MV/cmとなる。その結果、しきい値電圧Vthを+2.0Vまで消去することができる。
【0037】
また、図6(a)に示されるように、書き込み動作時には基板電位を0Vにして、非選択ビットの制御ゲート電極24Nに+2.5VのVpassを印加し、選択ビットの制御ゲート電極24Sに+11Vの書き込み電圧Vpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極22S,22Nの電位はそれぞれ+3.8Vと+0.2Vである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜23Sには、20.5MV/cmの電界が生じる。その結果、フローティングゲート電極22Sから制御ゲート電極24Sへと電子が抜き取られることになる。選択ビットのフローティングゲート電極22Sから電子が抜き取られることによって、トンネル誘電体膜23Sの電界が緩和されていき、図6(b)に示される定常状態へと移行する。
【0038】
図6(b)に示される定常状態では、選択ビットのフローティングゲート電極22Sの電位は+7.4Vとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜23Sに生じる電界は10.2MV/cmとなる。これによって、選択ビットの閾値電圧を−2.5Vまで書き込むことができる。
【0039】
電圧印加時と定常状態時の選択ビットのゲート誘電体膜21Sに生じる電界は、それぞれ4.3MV/cm,8.4MV/cmであり、これは半導体基板11とフローティングゲート電極22Sとの間で電子のやり取りが行われない条件を満たしている。これに加えて、定常状態時の選択ビットのフローティングゲート電極22Sの電位は上記したように7.4Vであり、この電位によって、チャネル電流の制御が可能である。
【0040】
最も電界が厳しい+2Vまで消去された隣接する非選択ビットのフローティングゲート電極22Nと選択ビットの制御ゲート電極24Sとの間の電界は、7.8MV/cmよりも小さく、これは、選択ビットの制御ゲート電極24Sに印加される電圧によって非選択ビットのフローティングゲート電極22Nに誤書き込みが生じない条件を満たしている。
【0041】
選択ビットの制御ゲート電極24Sと隣接する非選択ビットの制御ゲート電極24Sとの間の電界は、6.1MV/cmであり、両者間にリーク電流が流れない条件を満たしている。
【0042】
さらに、電圧印加時において、非選択ビットのトンネル誘電体膜23Nに生じる電界は7MV/cm以下の6.6MV/cmである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極22Nの電圧が変動してしまうことを抑制することができる。
【0043】
以上のように、第1の実施形態による不揮発性半導体記憶装置では、書き込み/消去動作時に、選択ビットのトンネル誘電体膜23Sでトンネル電流を流すことができる電界ETNLを維持しながら、ゲート誘電体膜21Sで半導体基板11との間の電子のやり取りが生じない電界EGATEを維持することができる。また、選択ビットと隣接する非選択ビットの制御ゲート電極24S,24N間の電流のリークを防止できる耐圧を有するとともに、選択ビットの制御ゲート電極24Sと隣接する非選択ビットのフローティングゲート電極22Nとの間で誤書き込みを防止できる耐圧を有するように、各メモリセルの構成要素間に生じる電界を制御することができる。さらに、書き込み動作の電圧印加時に非選択ビットのフローティングゲート電極22Nの電圧が変動しないようにトンネル誘電体膜23Nに生じる電界を制御することもできる。その結果、第1の実施形態による不揮発性半導体記憶装置を記憶装置として動作させることが可能となる。
【0044】
図7は、第1の実施形態による不揮発性半導体記憶装置の閾値電圧の劣化特性の一例を示す図である。この図で、横軸は書き込み/消去回数(Write/Erase Cycle Number)を対数目盛で示し、縦軸は閾値電圧(Threshold Voltage)を示している。この図に示されるように、1,000,000回の書き込み/消去に対して閾値電圧のシフトがほとんど生じていない。これは、ゲート誘電体膜21を介して書き込み/消去動作を行う通常のフラッシュメモリでは、書き込み/消去動作の繰り返しによって、ゲート誘電体膜の劣化による閾値電圧のシフトが発生するが、第1の実施形態による構造では、ゲート誘電体膜21を介した書き込み/消去動作が行われないので、書き込み/消去動作を繰り返してもゲート誘電体膜21の劣化現象がほとんど発生しないためである。
【0045】
図8は、第1の実施形態による不揮発性半導体記憶装置のトンネル誘電体膜で規格化した曲率半径に対する電界の増幅率の関係の一例を示す図である。この図で、横軸はトンネル誘電体膜厚で規格化したフローティングゲート電極および制御ゲート電極の曲率半径(Curvature Radius/Tunnel Dielectric Thick;以下、規格化曲率半径という)を対数目盛で示しており、縦軸は平面構造での電界に対して曲率構造で得られる電界の比率を示す電界の増幅率(Electric Field Ratio to Planar Structure)を示している。この図に示されるように、規格化曲率半径が小さくなるほど、電界の増幅率が増加していく。特に、電界の増幅率が2倍を越えるようにするには、規格化曲率半径を0.4以下とするとよい。すなわち、フローティングゲート電極22および制御ゲート電極24の曲率半径がトンネル誘電体膜23の厚さの40%以下となるように尖端部25,26を形成することで、平面構造での電界に対して2倍を超える電界が得られるようになる。たとえば、トンネル誘電体膜23の膜厚が8nmの場合には、フローティングゲート電極22および制御ゲート電極24の曲率半径は3.2nm以下であることが望ましい。
【0046】
つぎに、第1の実施形態による不揮発性半導体記憶装置の製造方法について説明する。図9−1〜図9−7は、第1の実施形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、(a)はメモリセル部のビット線に垂直な方向の断面図であり、(b)はメモリセル部のビット線に平行な(ワード線に垂直な)方向のメモリセル形成位置上での断面図であり、(c)は周辺回路部の低電圧回路形成領域のビット線に垂直な方向の断面図であり、(d)は低電圧回路形成領域のビット線に平行な方向の断面図であり、(e)は周辺回路部の高電圧回路形成領域のビット線に垂直な方向の断面図である。
【0047】
なお、周辺回路部は、メモリセル部のメモリセルを制御する回路が形成されており、高電圧回路形成領域と低電圧回路形成領域とを有する。高電圧回路形成領域には、メモリセル部のメモリセルに対して書き込み電圧Vpgm、消去電圧Veraseなどの電源電圧に比して相対的に高い電圧パルスを印加するための電界効果型トランジスタを含む高電圧回路が形成される。また、低電圧回路形成領域には、相対的に高速・低消費電力性能が要求されるCMOS(Complementary Metal-Oxide-Semiconductor)トランジスタなどの論理回路を含む低電圧回路が形成される。そのため、高電圧回路形成領域に形成される電界効果型トランジスタの方が、低電圧回路形成領域の電界効果型トランジスタに比してゲート誘電体膜が厚く形成されるようになっている。
【0048】
また、メモリセル部では、活性領域は素子分離絶縁膜12によってラインアンドスペース状に分離されて形成されるが、以下の説明では、このラインアンドスペース状のパターンのハーフピッチが15nmである場合を例に挙げて説明する。
【0049】
まず、シリコン基板などの半導体基板11にイオン注入によって、図示しないウエルおよびチャネル領域を形成する。ついで、半導体基板11上の全面に図示しないレジストを塗布した後、24nmのリソグラフィ技術によって周辺回路部の高電圧回路形成領域のみが開口するようにパターニングを行った後、レジストをマスクとして反応性イオンエッチング技術(Reactive Ion Etching;以下、RIE法という)によって高電圧回路形成領域をリセスする。レジストを除去した後、半導体基板11全面に絶縁膜を形成し、リソグラフィ技術とウエットエッチング技術を用いて、高電圧回路形成領域以外の絶縁膜を除去する。これによって、高電圧回路形成領域にゲート誘電体膜21Hが形成される。このゲート誘電体膜21Hとして、たとえば20nmの厚さのシリコン熱酸化膜を用いることができる。
【0050】
ついで、メモリセル部と周辺回路部の低電圧回路形成領域にたとえば厚さ8.8nmのゲート誘電体膜21を形成する。ゲート誘電体膜21は、熱酸化または高温の酸素ラジカル酸化によって8.3nmのシリコン熱酸化膜を形成した後、一酸化窒素(NO)中での熱処理で半導体基板11界面を窒化し、プラズマ窒化によってシリコン熱酸化膜の上面を窒化することによって形成される。これによって、同時に高電圧回路形成領域のゲート誘電体膜21Hも窒化され、その厚さは28nmとなる。なお、第1の実施形態の不揮発性半導体記憶装置の構造では、上記したようにメモリセルの動作電圧を低くできるので、通常のフラッシュメモリの高電圧回路のゲート誘電体膜のような30nm以上の膜厚にしなくてよい。
【0051】
続いて、メモリセルのフローティングゲート電極となると共に周辺回路部の電界効果型トランジスタのゲート電極の一部となるPをドープしたN型多結晶シリコン膜22Aを、たとえばCVD(Chemical Vapor Deposition)法などの成膜法を用いて25nmの厚さで形成する。ついで、リソグラフィ技術(ハーフピッチが15nmである加工なのでダブルパターニング(Double Patterning)技術や、ダブルパターニング技術を2回行うQuadruple Patterning技術が用いられるが、本実施形態と本質的な関係はないので詳細な説明は省略する)およびRIE法(加工のためのハードマスク形成工程が行われるが、加工後には除去されてしまうこと、また本実施形態と本質的な関係はないことから、詳細な説明は省略する)によって、メモリセル部と周辺回路部のSTI(Shallow Trench Isolation)形成用の素子分離溝12aを形成する。その後、素子分離溝12a内をたとえばTEOS(Tetraethoxysilane)/O3膜で完全に埋め込み、CMP(Chemical Mechanical Polishing)で平坦化を行って素子分離絶縁膜12を形成する(図9−1)。
【0052】
つぎに、半導体基板11上の全面に図示しないレジストを塗布した後、リソグラフィ技術によってメモリセル部の素子分離絶縁膜12が露出するようにパターニングを行った後、RIE法によってメモリセル部の素子分離絶縁膜12を10nmエッチバックする。なお、このとき、選択トランジスタとなる部分はエッチバックしなくてもよい。この場合には、後述する制御ゲート電極とフローティングゲート電極とを電気的に接続する加工が容易になるという利点がある。これによって、メモリセルトランジスタ形成位置で、フローティングゲート電極となるN型多結晶シリコン膜22Aが素子分離絶縁膜12の上面に比して露出した状態となる。
【0053】
その後、プラズマ酸化処理によって、露出したN型多結晶シリコン膜22Aを5nmの厚さで酸化し、熱酸化膜を形成する。プラズマ酸化処理では、酸化種の拡散を抑えるために400℃以下の低温処理、好ましくは室温処理で行うことが望ましい。ついで、N型多結晶シリコン膜22Aの上部のみをスリミングして、上端を曲率を有する形状に加工する。このときの曲率半径は1.8nmとなる。さらに、弗化水素ガスとアンモニアガスを用いるドライエッチング処理によって、プラズマ酸化処理で形成された熱酸化膜をリセスし、メモリセル部と周辺回路部のN型多結晶シリコン膜22Aの表面を露出させる(図9−2)。これによって、メモリセル部には上に凸の形状を有する尖端部25が形成される。
【0054】
ついで、N型多結晶シリコン膜22A上に、トンネル誘電体膜23を形成する。トンネル誘電体膜23として、たとえばALD(Atomic Layer Deposition)法で形成した10.4nmの厚さのシリコン酸化膜や、LPCVD(Low Pressure CVD)法で形成したHTO(High Temperature Oxide)膜などのシリコン酸化膜などを用いることができる。このように形成されたトンネル誘電体膜23は、メモリセル部では、下地のN型多結晶シリコン膜22Aの形状を受けて波打った形状となる。続けて、トンネル誘電体膜23上に、制御ゲート電極の一部となるPをドープしたN型多結晶シリコン膜24Aを40nmの厚さで形成する。これによって、トンネル誘電体膜23の谷の位置、すなわち素子分離絶縁膜12上の位置には、下に凸形状を有する尖端部26が形成される(図9−3)。
【0055】
その後、N型多結晶シリコン膜24A上に図示しないレジストを塗布した後、リソグラフィ技術によってメモリセル部以外の電界効果型トランジスタのゲート電極形成位置内の所定の領域が開口するようにパターニングを行う。続けて、RIE法によってレジストをマスクとしてN型多結晶シリコン膜24Aとトンネル誘電体膜23を除去し、N型多結晶シリコン膜22Aに到達する開口31を形成する。これによって、周辺回路部の一部では、N型多結晶シリコン膜22Aが露出する。
【0056】
レジストを除去した後、半導体基板11の全面に、制御ゲート電極の一部となるPをドープしたN型多結晶シリコン膜24Bを形成する。これによって、周辺回路部では、N型多結晶シリコン膜24Bが開口31内でN型多結晶シリコン膜22Aと電気的に接続される。その後、N型多結晶シリコン膜24B上の全面に、制御ゲート電極の加工時のマスクとなるマスク膜32を形成する。マスク膜32として、シリコン窒化膜を用いることができる(図9−4)。
【0057】
ついで、リソグラフィ技術(ハーフピッチが15nmである加工なのでダブルパターニング技術やQuadruple Patterning技術が用いられるが、本実施形態と本質的な関係はないので詳細な説明は省略する)およびRIE法によって、マスク膜32を加工し、その後マスク膜32を用いて、N型多結晶シリコン膜24B,24A、トンネル誘電体膜23、N型多結晶シリコン膜22Aを加工する。これによって、メモリセル部では、素子分離絶縁膜12の延在方向と直交する方向に延在する積層ゲート構造がラインアンドスペース状に形成され、周辺回路部では、電界効果型トランジスタのゲート電極が形成される(図9−5)。
【0058】
マスク膜32を除去した後、サイドウォールスペーサとなるシリコン酸化膜33をALD法によって10nmの厚さで形成する。このとき、メモリセル部では、ラインアンドスペース状の積層ゲート構造間にシリコン酸化膜33が埋め込まれ、周辺回路部ではゲート電極の側面にシリコン酸化膜33が形成される。
【0059】
その後、図示しないレジストを半導体基板11上の全面に塗布し、リソグラフィ技術によって拡散層を形成する領域のみが開口するようにパターニングを行い、イオン注入技術を用いてメモリセルトランジスタに図示しない拡散層を形成する。このとき拡散層は、通常のNAND型フラッシュメモリのように、メモリセル毎にソース/ドレイン領域を設ける構造としてもよいが、ソース/ドレイン領域をNANDストリングの両端に配置される図示しない選択トランジスタのみに形成し、メモリセルトランジスタをソース/ドレインレス構造にすることが望ましい。これは、本実施形態の構造では、フローティングゲート電極22への電子の注入/抜き取りはチャネル側から行わないためである。また、ソース/ドレインレス構造とすることで、ハーフピッチが20nm以下の微細化で激化するメモリセルトランジスタのショートチャネル効果を抑制することができる。さらに、チャネルの電子濃度を下げることで、書き込み/読み出し動作時に非選択ビットに電荷が書き込まれてしまうリード・ディスターブ/プログラム・ディスターブの抑制が可能になる。さらにまた、ソース/ドレインレス構造とすることで、本実施形態による逆T字構造のフローティングゲート電極22では、メモリセルのフローティングゲート電極22のほとんどの部位の膜厚を薄くして制御ゲート電極24をチャネルに近づけることができるので、制御ゲート電極24のフリンジ電界でメモリセルトランジスタのオン/オフが可能になる。
【0060】
さらに、半導体基板11上の全面に、LPCVD法によって周辺回路部のサイドウォールスペーサとなるシリコン酸化膜34(HTO膜やTEOS膜が好ましい)を形成する。その後、図示しないレジストを半導体基板11上の全面に塗布し、リソグラフィ技術によって拡散層を形成する領域のみが開口するようにパターニングを行い、イオン注入技術を用いて周辺回路の電界効果型トランジスタの図示しない拡散層を形成する。
【0061】
続いて、半導体基板11上の全面に制御ゲート電極の酸化を抑制するバリア窒化膜35を形成する。バリア窒化膜35として、たとえばシリコン窒化膜を用いることができる。その後、周辺回路部のゲート電極間を埋めるようにTEOS/O3膜などの層間絶縁膜36を形成し、CMP法で上面を平坦化する(図9−6)。
【0062】
ついで、RIE法でメモリセル部の制御ゲート電極上と周辺回路部のゲート電極上に形成されたバリア窒化膜35とマスク膜32を除去し、半導体基板11の全面に、シリコンと反応してシリサイドを形成する金属膜をPVD(Physical Vapor Deposition)法で形成する。その後、シリサイデーションアニールを行って、N型多結晶シリコン膜24Bの上部に金属シリサイド膜24Cを形成する(図9−7)。なお、メモリセル部の金属シリサイド膜24CとN型多結晶シリコン膜24B,24Aは、制御ゲート電極を構成し、周辺回路部の金属シリサイド膜24CとN型多結晶シリコン膜24B,24A,22Aは、電界効果型トランジスタのゲート電極を構成する。以上によって、メモリセルトランジスタおよび周辺回路部の電界効果型トランジスタが形成される。また、以降の工程では通常のフラッシュメモリと同様な多層配線工程を行うことになるが、本実施形態とは関係ないので説明を省略する。
【0063】
なお、上記した説明は一例であり、材料系、膜厚、加工方法は限定されるものではない。たとえば、基板として、単結晶シリコン基板に限定されるものではなく、SOI(Silicon-On-Insulator)基板(SOI構造の単結晶半導体基板)、またTFT(Thin-Film Transistor)構造の多結晶半導体やTFT構造の非晶質半導体への応用も可能である。第1の実施形態の構造では、基板側から消去動作を行わないのでSOI構造の採用が容易であり、SOI構造を採用することで基板への接合リークの抑制、STI形成が容易になるという効果を有する。また、TFT構造を採用することで基板上にメモリ層を3次元的に積層することが容易となる。
【0064】
さらに、上記した説明では、メモリセル部と周辺回路部とを同じ工程で基板上に形成していたが、まず周辺回路部を基板上に形成した後、周辺回路部上に本実施形態のメモリセル部を形成してもよい。これによって、メモリセル占有率を大幅に高めることができ、さらなる微細化が可能になるという効果も有する。また、通常の3次元構造のメモリでは、トンネル誘電体膜23を単結晶半導体基板そのものの表面に熱酸化で形成できないことが問題となるが、SOI構造やTFT構造ではトンネル誘電体膜23はフローティングゲート電極22上にLPCVD法やALD法などの成膜工程で形成することができるので、3次元化の制約にならないという利点もある。
【0065】
また、制御ゲート電極およびゲート電極として用いる金属シリサイドとしては、タングステンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金ニッケルシリサイドなどを利用できる。さらに、制御ゲート電極およびゲート電極として、多結晶シリコン膜上にバリアメタルを介してタングステンを形成したポリメタル電極を利用することもできる。
【0066】
また、上記した説明では、ゲート誘電体膜21としてシリコン熱酸化膜をベースに上下界面を窒化した誘電体膜を用いたが、これに代えてSiO2/SiN/SiO2のONO膜やSiN/SiO2/SiN/SiO2/SiNのNONON膜などを用いることも可能である。比誘電率が7のSiNを用いることでゲート誘電体膜21のキャパシタンスを低下させることなく、物理的に厚膜化することが可能になるので、ゲート誘電体膜21を介したリークを抑制して動作電圧範囲を拡大することが可能になる。
【0067】
第1の実施形態では、フローティングゲート電極22と制御ゲート電極24のトンネル誘電体膜23側に尖端部25,26を設け、トンネル誘電体膜23のキャパシタンスをゲート誘電体膜21のキャパシタンスと同等以下となるようにゲート誘電体膜21とトンネル誘電体膜23の膜厚を制御した。これによって、制御ゲート電極24とチャネル間に電圧が印加されたときに、トンネル誘電体膜23内での電界集中によって、消去/書き込み特性を向上させることができるという効果を有する。また、尖端部25,26の曲率半径rFG-T,rCG-Tが小さくなるほど、書き込み/消去動作時に同じ電圧を印加した場合に、トンネル誘電体膜23にかかる電界ETNLが大きくなるのでトンネル電流が流れやすくなる。その結果、平面構造のメモリセルの場合に比して、書き込み/消去動作時の電圧を低くすることができるという効果も有する。さらにまた、書き込みを行う部分と消去を行う部分とを独立に配置したので、トンネル誘電体膜23の劣化を抑制することもできる。
【0068】
さらに、ゲート誘電体膜21を介してチャネル半導体とフローティングゲート電極22との間で電子のやり取りを行う構造のメモリセルでは、高電界動作に伴う電子トラップ発生などの疲労劣化が発生し、閾値電圧のシフトが問題となるが、第1の実施形態ではチャネル半導体とフローティングゲート電極22との間で電子のやり取りが行われないので、チャネル電流を制御するゲート誘電体膜21の劣化が生じない。その結果、信頼性確保が容易になるという効果も有する。
【0069】
また、フローティングゲート構造を採用することで、微細化に有望とされるMONOS構造と比べて、Fowler-Nordheimトンネリングで注入される電子を確実にフローティングゲート電極22内に捕捉することができる。さらに、フローティングゲート電極22内では電子は再配置されるので、電荷の偏りを発生させずに最小限の電荷で閾値電圧の制御が可能になるという効果も有する。
【0070】
また、制御ゲート電極24側からトンネル誘電体膜23を介してフローティングゲート電極22に電子の注入消去を行う従来の平面構造のメモリセルでは、トンネル誘電体膜23に十分な電圧を印加するために、ゲート誘電体膜21のキャパシタンスはトンネル誘電体膜23のキャパシタンスに比して大きい構造としなければならない。このような構造では、トンネル誘電体膜23に十分な電圧が印加される一方で、ゲート誘電体膜21に電圧が印加されにくくなり、チャネル電流の制御性が低下するという問題点があった。しかし、第1の実施形態では、曲率を利用した電界集中によってトンネル誘電体膜23を介した書き込み/消去動作を行い、ゲート誘電体膜21自体のキャパシタンスはさほど大きくする必要がなくなる。そのため、ゲート誘電体膜21のチャネル制御性を低下させることがない。
【0071】
さらに、トンネル誘電体膜23の必要膜厚は、通常のフラッシュメモリの電極間絶縁膜の必要膜厚に比して薄いので、ハーフピッチをたとえば20nm以下まで微細化してもトンネル誘電体膜23間に制御ゲート電極24を形成することができる。その結果、ハーフピッチで20nm以下の微細化も可能である。
【0072】
また、ゲート誘電体膜21やトンネル誘電体膜23に酸化シリコンよりも誘電率の高いhigh−k材料などの半導体装置製造工程に対する新規材料を使用することがないため、high−k材料中での電子のトラップや、固定電荷起因によるメモリセルトランジスタの特性の劣化が問題にならない。さらに、新規の元素を必要とせず、ゲート誘電体膜21を周辺回路部の低電圧動作回路のゲート誘電体膜21と共通化できるので、従来の不揮発性半導体記憶装置と同様の製造方法を用いることができる。
【0073】
また、通常のチャネル半導体とフローティングゲート電極との間にトンネル誘電体膜を形成する構造で曲率を利用して書き込み/消去特性を上げるためには、ナノワイヤ半導体のGAA(Gate All Around)構造のような極端にチャネルが細い構造を用いる必要があるが、このような構造では必然的に小さくなるチャネル幅が原因で十分なオン電流の確保が困難になるという問題点がある。しかし、第1の実施形態の構造では、チャネル幅と書き込み/消去特性は独立になるので、チャネル幅を広く設計することが可能になる。
【0074】
(第2の実施形態)
図10は、第2の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図10に示される不揮発性半導体記憶装置は、第1の実施形態の図2と同じ構造で、ハーフピッチを10nmとし、フローティングゲート電極22の尖端部25の曲率半径rFG-Tを1.4nmとし、制御ゲート電極24の尖端部26の曲率半径rCG-Tを1.2nmとした場合を示している。なお、第1の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。また、このような構造の不揮発性半導体記憶装置は、第1の実施形態と同様の方法で製造することができる。
【0075】
図11は、第2の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図11で、横軸は制御ゲート電極とチャネル半導体(基板)との間に印加される電圧(Applied Voltage)を示し、縦軸はトンネル誘電体膜とゲート誘電体膜に生じる電界(Electric Field)の大きさを示している。図中、「TNL」は、トンネル誘電体膜23に生じる電界ETNLを示しており、「GATE」は、ゲート誘電体膜21に生じる電界EGATEを示している。
【0076】
図11と図4とを比較すると、第2の実施形態のメモリセル構造を採用することによって、第1の実施形態の場合に比して、より低い印加電圧でトンネル誘電体膜23により高い電界ETNLを生じさせることができる。その結果、トンネル誘電体膜23に生じる電界ETNLを所望の値とするのに必要な印加電圧の値を、第1の実施形態の場合に比してさらに低下させることができる。
【0077】
図12は、第2の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図であり、図13は、第2の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。これらの図で、(a)はメモリセルに電圧を印加した瞬間の状態を示しており、(b)は(a)の後の定常状態を示している。
【0078】
図12(a)に示されるように、消去動作時には、制御ゲート電極を0Vとして、基板に+11Vを印加する。電圧を印加した瞬間のフローティングゲート電極22は+3.8Vとなる。これによって、トンネル誘電体膜23に生じる電界は16.2MV/cmとなり、ゲート誘電体膜21に生じる電界は8.2MV/cmとなる。この例でも、トンネル誘電体膜23に生じる電界が10MV/cm以上であり、制御ゲート電極24からフローティングゲート電極22へと電子を注入することが可能となる。トンネル誘電体膜23に生じる電界によってフローティングゲート電極22への電子の注入が行われ、トンネル誘電体膜23に生じる電界が緩和されていき、図12(b)に示される定常状態へと移行する。このとき、フローティングゲート電極22の電位は2.5Vとなる結果、トンネル誘電体膜23に生じる電界は10.6MV/cmとなり、ゲート誘電体膜21に生じる電界は9.7MV/cmとなる。その結果、しきい値電圧Vthを+2Vまで消去することができる。
【0079】
また、図13(a)に示されるように、書き込み動作時には基板電位を0Vにとり、非選択ビットの制御ゲート電極24Nに+3VのVpassを印加し、選択ビットの制御ゲート電極24Sに+16Vの書き込み電圧Vpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極22S,22Nの電位はそれぞれ+7.1Vと+0.5Vである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜23Sには、17.5MV/cmの電界が生じ、フローティングゲート電極22Sから制御ゲート電極24Sへと電子が抜き取られることになる。フローティングゲート電極22Sから制御ゲート電極24Sへの電子の引き抜きによって、トンネル誘電体膜23の電界が緩和されていき、図13(b)に示される定常状態へと移行する。
【0080】
図13(b)に示される定常状態では、選択ビットのフローティングゲート電極22Sの電位は+8.6Vとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜23Sに生じる電界は14.3MV/cmとなる。この電界は、トンネル誘電体膜23Sにトンネル電流を流すことができる大きさとなっている。これによって、選択ビットの閾値電圧を−3Vまで書き込むことができる。
【0081】
また、電圧印加時と定常状態時の選択ビットのゲート誘電体膜21Sに生じる電界は、それぞれ8.1MV/cm,9.8MV/cmであり、これは半導体基板11とフローティングゲート電極22Sとの間で電子のやり取りが行われない条件を満たしている。さらに、最も電界が厳しい+2Vまで消去された隣接する非選択ビットのフローティングゲート電極22Nと選択ビットの制御ゲート電極24Sとの間の電界は、8.2MV/cmよりも小さく、選択ビットの制御ゲート電極24Sに印加される電圧によって非選択ビットのフローティングゲート電極22Nに誤書き込みが生じない電界とすることができる。また、選択ビットの制御ゲート電極24Sと隣接する非選択ビットの制御ゲート電極24Nとの間の電界は、6.8MV/cmであり、両者間にリーク電流が流れない電界に抑制することができる。
【0082】
さらに、図13(a)の電圧印加時において、非選択ビットのトンネル誘電体膜23Nに生じる電界は4.8MV/cmである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極22Nの電圧が変動してしまうことを抑制することができる。以上のように、第2の実施形態の構造の不揮発性半導体記憶装置でも、記憶装置として動作することが分かる。
【0083】
第2の実施形態によっても、第1の実施形態と同様の効果を得ることができる。
【0084】
(第3の実施形態)
ハーフピッチが18nm世代相当のように、比較的ハーフピッチが大きい場合には、制御ゲート電極に十分に曲率半径の小さい尖端部を形成することが困難になる。そこで、第3の実施形態では、ハーフピッチが比較的大きい場合の不揮発性半導体記憶装置の構造について説明する。
【0085】
図14は、第3の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図14に示される不揮発性半導体記憶装置は、基本的な構造は第1の実施形態の図2に示されるものと同じであるが、1つのメモリセルMTに隣接するメモリセルMTとの間隔(隣り合うメモリセル間に形成される素子分離絶縁膜12の幅)を異ならせ、全体の平均として目標のハーフピッチとなるようにしている。
【0086】
具体的には、メモリセルMTのワード線方向の幅(チャネル幅)を、目標とするハーフピッチよりも狭い第1の幅とすると、このメモリセルMTのワード線方向の一方の側に隣接して配置される素子分離絶縁膜12Wは目標とするハーフピッチよりも広い第2の幅とし、他方の側に隣接して配置される素子分離絶縁膜12Nは目標とするハーフピッチよりも狭く、メモリセルMTと略同じ第1の幅として、これを繰り返して配置する。つまり、ワード線方向に配置される第1の幅のメモリセルMT間に、第1の幅の素子分離絶縁膜12Nと第2の幅の素子分離絶縁膜12Wとが交互に配置される。あるいは、2つのメモリセルMTと、これらのメモリセルMT間に挟まれ、メモリセルのチャネル幅と略同じ第1の幅を有する素子分離絶縁膜12Nと、を一組として、この一組をワード線方向に第2の幅の間隔で配置した構造ということもできる。
【0087】
これによって、隣接する2つのメモリセルMTと、これらのメモリセルMTに隣接する素子分離絶縁膜12Wおよび素子分離絶縁膜12Nとで平均したハーフピッチは、目標とするハーフピッチとなる。たとえば図14に示されるように、メモリセルMTのワード線方向の幅を14nmとし、幅広の素子分離絶縁膜12Wのワード線方向の幅を30nmとし、幅狭の素子分離絶縁膜12Nのワード線方向の幅を14nmとすると、2つのメモリセルMTとこれら2つの素子分離絶縁膜12W,12Nが並んで形成される不揮発性半導体記憶装置の平均のハーフピッチは18nmとなる。
【0088】
このような構造では、すべてのメモリセルMTのフローティングゲート電極22には所定の曲率半径を有する尖端部25を形成することができる。また、幅広の素子分離絶縁膜12W上に形成される制御ゲート電極24のトンネル誘電体膜23側の面は、曲率半径が大きくなり、尖端部が形成されないが、幅狭の素子分離絶縁膜12N上に形成される制御ゲート電極24のトンネル誘電体膜23側の面には、第1の実施形態で説明したのと同様に所定の曲率半径を有する尖端部26が形成される。そして、幅狭の素子分離絶縁膜12N上に形成される制御ゲート電極24の尖端部26から、素子分離絶縁膜12Nのワード線方向の両側に隣接するメモリセルMTのフローティングゲート電極22へと電子が注入される。また、この幅狭の素子分離絶縁膜12Nは、幅広の素子分離絶縁膜12Wと交互に形成されているので、半導体基板11上に形成されるメモリセルMTのいずれもが、幅狭の素子分離絶縁膜12N上に形成された制御ゲート電極24の尖端部26から電子が注入されることになる。なお、第1の実施形態と同一の構成要素には同一の符号を付してその説明を省略している。また、このような構造の不揮発性半導体記憶装置は、第1の実施形態と同様の方法で製造することができる。
【0089】
図15は、第3の実施形態によるメモリセルの印加電圧に対するトンネル誘電体膜とゲート誘電体膜に生じる電界の関係を示す図である。この図15で、横軸は制御ゲート電極とチャネル半導体(基板)との間に印加される電圧(Applied Voltage)を示し、縦軸はトンネル誘電体膜とゲート誘電体膜に生じる電界(Electric Field)の大きさを示している。図中、「TNL」は、トンネル誘電体膜23に生じる電界ETNLを示しており、「GATE」は、ゲート誘電体膜21に生じる電界EGATEを示している。
【0090】
図15に示されるように、第3の実施形態でも第1の実施形態と同様に、電圧を印加したときにトンネル誘電体膜23に生じる電界ETNLを、ゲート誘電体膜21に生じる電界EGATEに比して大きくすることができる。
【0091】
図16は、第3の実施形態によるメモリセルの消去動作時の電圧/電界の分布状況を示す図であり、図17は、第3の実施形態によるメモリセルの書き込み動作時の電圧/電界の分布状況を示す図である。これらの図で、(a)はメモリセルに電圧を印加した瞬間の状態を示しており、(b)は(a)の後の定常状態を示している。
【0092】
図16(a)に示されるように、消去動作時には、制御ゲート電極を0Vとして、基板に+13Vを印加する。電圧を印加した瞬間のフローティングゲート電極22は+5.5Vとなる。これによって、トンネル誘電体膜23に生じる電界は13.6MV/cmとなり、ゲート誘電体膜21に生じる電界は8.0MV/cmとなる。この例でも、トンネル誘電体膜23に生じる電界が10MV/cm以上であり、制御ゲート電極24からフローティングゲート電極22へと電子を注入することが可能となる。トンネル誘電体膜23に生じる電界によってフローティングゲート電極22への電子の注入が行われ、トンネル誘電体膜23に生じる電界が緩和されていき、図16(b)に示される定常状態へと移行する。このとき、フローティングゲート電極の電位は4.2Vとなる結果、トンネル誘電体膜に生じる電界は10.8MV/cmとなり、ゲート誘電体膜に生じる電界は10MV/cmとなる。その結果、しきい値電圧Vthを+3Vまで消去することができる。
【0093】
また、図17(a)に示されるように、書き込み動作時には基板電位を0Vにとり、非選択ビットの制御ゲート電極24Nに+4VのVpassを印加し、選択ビットの制御ゲート電極24Sに+13Vの書き込み電圧Vpgmを印加する。電圧を印加した瞬間の選択ビットと非選択ビットのフローティングゲート電極22S,22Nの電位はそれぞれ+6.2Vと+1.0Vである。このような電圧の配分によって、選択ビットの曲率を有するトンネル誘電体膜23Sには、選択ビットで16.9MV/cmの電界が生じ、フローティングゲート電極22Sから制御ゲート電極24Sへと電子が抜き取られることになる。フローティングゲート電極22Sから制御ゲート電極24Sへの電子の引き抜きによって、トンネル誘電体膜23Sの電界が緩和されていき、図17(b)に示される定常状態へと移行する。
【0094】
図17(b)に示される定常状態では、選択ビットのフローティングゲート電極22Sの電位は+8.3Vとなる。このような電圧配分によって、選択ビットのトンネル誘電体膜23Sに生じる電界は11.7MV/cmとなる。この電界は、トンネル誘電体膜23Sにトンネル電流を流すことができる大きさとなっている。これによって、選択ビットの閾値電圧を−5Vまで書き込むことができる。
【0095】
また、電圧印加時と定常状態時の選択ビットのゲート誘電体膜21Sに生じる電界は、それぞれ7.0MV/cm,9.4MV/cmであり、これは半導体基板11とフローティングゲート電極22Sとの間で電子のやり取りが行われない条件を満たしている。さらに、最も電界が厳しい+3Vまで消去された隣接する非選択ビットのフローティングゲート電極22Nと選択ビットの制御ゲート電極24Sとの間の電界は、6.3MV/cmよりも小さく、選択ビットの制御ゲート電極24Sに印加される電圧によって非選択ビットのフローティングゲート電極22Nに誤書き込みが生じない電界とすることができる。また、選択ビットの制御ゲート電極24Sと隣接する非選択ビットの制御ゲート電極24Nとの間の電界は、4.7MV/cmであり、両者間にリーク電流が流れない電界に抑制することができる。
【0096】
さらに、図17(a)の電圧印加時において、非選択ビットのトンネル誘電体膜23Nに生じる電界は7.4MV/cmである。これによって、電圧印加時に、非選択ビットでフローティングゲート電極22Nの電圧が変動してしまうことを抑制することができる。以上のように、第3の実施形態の構造の不揮発性半導体記憶装置でも、記憶装置として動作することが分かる。
【0097】
第3の実施形態によれば、ハーフピッチが20nm程度の比較的大きな不揮発性半導体記憶装置でも、ワード線方向に隣接する2個のメモリセルMTを対にすることでフローティングゲート電極22間の距離を縮め、他の対とのフローティングゲート電極22との間の距離を広くすることで、対の中のフローティングゲート電極22間の領域の制御ゲート電極24に、曲率の小さい電子注入用の尖端部26を形成することができるという効果を、第1の実施形態の効果に加えて得ることができる。
【0098】
(第4の実施形態)
第1〜第3の実施形態では、トンネル誘電体膜の形状を変えて、電界集中を作り出すことによって、書き込み/消去特性の改善を行う例を示したが、第4の実施形態では、トンネル誘電体膜の構造を変えることで、さらに書き込み/消去特性を改善する場合について説明する。
【0099】
図18は、第4の実施形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。この図18に示される不揮発性半導体記憶装置は、基本的な構造は第1の実施形態の図2に示されるものと同じであるが、トンネル誘電体膜23の構造が第1の実施形態と異なっている。図18(a)では、トンネル誘電体膜23は、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)で用いられるような、たとえば3.5nmの厚さのSiO膜231/2nmの厚さのSiN膜232/1.5nmの厚さのSiO膜233が順に積層されたONO構造となっている。
【0100】
また、図18(b)では、トンネル誘電体膜23は、たとえば厚さ4.5nmのSiO膜235と厚さ1nmのSiO膜237との間に、1nm程度の径を有するシリコンの微結晶236が挟み込まれた、シリコンナノクリスタルトンネル構造を有している。
【0101】
図19は、トンネル誘電体膜の電流−電界特性の一例を示す図である。この図で、横軸はトンネル誘電体膜にかかる電界(Electric Field)を示し、縦軸はトンネル誘電体膜に流れる電流密度(Current Density)を示している。また、ここでは、トンネル誘電体膜23として、SiO膜のみを用いたもの、図18(a)のONO構造を用いたもの、図18(b)のシリコンナノクリスタルトンネル構造を用いたものについての電流−電界特性を示している。
【0102】
図19に示されるように、トンネル誘電体膜23としてSiO膜を用いたものに比して、ONO構造やシリコンナノクリスタルトンネル構造を用いたものの方が、同じ電流密度が低い電界で得られる。つまり、SiO膜を用いたものに比してさらに低い電界での書き込み/消去動作が可能になるという効果を有する。
【0103】
なお、動作電圧の低減にはゲート誘電体膜21の薄膜化によって、トンネル誘電体膜23に電界を集中させることも有効であるが、この場合には、チャネルの制御性の低下とトレードオフの関係になる。
【0104】
第4の実施形態によれば、第1〜第3の実施形態の構造で、トンネル誘電体膜23としてONO構造やシリコンナノクリスタルトンネル構造を用いるようにしたので、トンネル誘電体膜23としてSiO膜を用いる場合に比してさらに低い電界でトンネル電流を流すことができるという効果を有する。
【符号の説明】
【0105】
11…半導体基板、12,12N,12W…素子分離絶縁膜、12a…素子分離溝、20…積層ゲート構造、21,21H,21S…ゲート誘電体膜、22,22N,22S…フローティングゲート電極、22A、24A,24B…N型多結晶シリコン膜、23,23N,23S…トンネル誘電体膜、24,24N,24S…制御ゲート電極、24C…金属シリサイド膜、25,26…尖端部、31…開口、32…マスク膜、33,34…シリコン酸化膜、35…バリア窒化膜、36…層間絶縁膜、231,233,235,237…SiO膜、232…SiN膜、236…微結晶。
【特許請求の範囲】
【請求項1】
チャネル半導体上に、ゲート誘電体膜、フローティングゲート電極、トンネル誘電体膜および制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備える不揮発性半導体記憶装置であって、
前記フローティングゲート電極と前記制御ゲート電極はそれぞれ、前記トンネル誘電体膜側に曲率を有する電界集中部を有し、
前記トンネル誘電体膜のキャパシタンスが前記ゲート誘電体膜のキャパシタンスと同等以下となるように前記トンネル誘電体膜と前記ゲート誘電体膜の厚さが調整され、
前記制御ゲート電極の前記電界集中部から前記フローティングゲート電極に電子を注入する処理と、前記フローティングゲート電極の前記電界集中部から前記制御ゲート電極に電子を抜き取る処理とを、前記チャネル半導体と前記制御ゲート電極との間に印加される電圧によって制御することを特徴とする不揮発性半導体記憶装置。
【請求項2】
隣接する前記メモリセルトランジスタ間を分離する素子分離絶縁膜をさらに備え、
前記素子分離絶縁膜を介して隣接する前記メモリセルトランジスタ間で前記トンネル誘電体膜と前記制御ゲート電極とが接続され、
前記フローティングゲート電極の前記電界集中部は、前記チャネル半導体の形成位置上に形成され、
前記制御ゲート電極の前記電界集中部は、前記素子分離絶縁膜の形成位置上に形成されることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
隣接するメモリセルトランジスタ間を第1の幅で分離する第1の素子分離絶縁膜と、隣接するメモリセルトランジスタ間を前記第1の幅よりも広い第2の幅で分離する第2の素子分離絶縁膜と、が、複数の前記メモリセルトランジスタ間に交互に配置され、
前記第1および第2の素子分離絶縁膜を介して隣接する前記メモリセルトランジスタ間で前記トンネル誘電体膜と前記制御ゲート電極とが接続され、
前記フローティングゲート電極の前記電界集中部は、前記チャネル半導体の形成位置上に形成され、
前記制御ゲート電極の前記電界集中部は、前記第1の素子分離絶縁膜の形成位置上に形成されることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項4】
前記メモリセルトランジスタは、ソース/ドレインレス構造であることを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項5】
前記チャネル半導体は、半導体基板、SOI構造の単結晶半導体基板、TFT構造の多結晶半導体、またはTFT構造の非晶質半導体であることを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項1】
チャネル半導体上に、ゲート誘電体膜、フローティングゲート電極、トンネル誘電体膜および制御ゲート電極が順に積層された積層ゲート構造を有するメモリセルトランジスタを備える不揮発性半導体記憶装置であって、
前記フローティングゲート電極と前記制御ゲート電極はそれぞれ、前記トンネル誘電体膜側に曲率を有する電界集中部を有し、
前記トンネル誘電体膜のキャパシタンスが前記ゲート誘電体膜のキャパシタンスと同等以下となるように前記トンネル誘電体膜と前記ゲート誘電体膜の厚さが調整され、
前記制御ゲート電極の前記電界集中部から前記フローティングゲート電極に電子を注入する処理と、前記フローティングゲート電極の前記電界集中部から前記制御ゲート電極に電子を抜き取る処理とを、前記チャネル半導体と前記制御ゲート電極との間に印加される電圧によって制御することを特徴とする不揮発性半導体記憶装置。
【請求項2】
隣接する前記メモリセルトランジスタ間を分離する素子分離絶縁膜をさらに備え、
前記素子分離絶縁膜を介して隣接する前記メモリセルトランジスタ間で前記トンネル誘電体膜と前記制御ゲート電極とが接続され、
前記フローティングゲート電極の前記電界集中部は、前記チャネル半導体の形成位置上に形成され、
前記制御ゲート電極の前記電界集中部は、前記素子分離絶縁膜の形成位置上に形成されることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項3】
隣接するメモリセルトランジスタ間を第1の幅で分離する第1の素子分離絶縁膜と、隣接するメモリセルトランジスタ間を前記第1の幅よりも広い第2の幅で分離する第2の素子分離絶縁膜と、が、複数の前記メモリセルトランジスタ間に交互に配置され、
前記第1および第2の素子分離絶縁膜を介して隣接する前記メモリセルトランジスタ間で前記トンネル誘電体膜と前記制御ゲート電極とが接続され、
前記フローティングゲート電極の前記電界集中部は、前記チャネル半導体の形成位置上に形成され、
前記制御ゲート電極の前記電界集中部は、前記第1の素子分離絶縁膜の形成位置上に形成されることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
【請求項4】
前記メモリセルトランジスタは、ソース/ドレインレス構造であることを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
【請求項5】
前記チャネル半導体は、半導体基板、SOI構造の単結晶半導体基板、TFT構造の多結晶半導体、またはTFT構造の非晶質半導体であることを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
【図1】
【図2】
【図3−1】
【図3−2】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9−1】
【図9−2】
【図9−3】
【図9−4】
【図9−5】
【図9−6】
【図9−7】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3−1】
【図3−2】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9−1】
【図9−2】
【図9−3】
【図9−4】
【図9−5】
【図9−6】
【図9−7】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公開番号】特開2012−4304(P2012−4304A)
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願番号】特願2010−137430(P2010−137430)
【出願日】平成22年6月16日(2010.6.16)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年1月5日(2012.1.5)
【国際特許分類】
【出願日】平成22年6月16日(2010.6.16)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
[ Back to top ]