【課題】大容量で、信頼性が高く、少ない工程数で製造可能なメモリ用シフトレジスタを提供する。
【解決手段】一の実施形態によれば、メモリ用シフトレジスタは、基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に向かい合う第１及び第２の制御電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第１の制御電極側に一列に設けられた複数の第１の浮遊電極を備える。さらに、前記レジスタは、前記第１及び第２の制御電極間において、前記第２の制御電極側に一列に設けられた複数の第２の浮遊電極を備える。さらに、前記第１及び第２の浮遊電極の各々は、前記第１方向に垂直な平面に対し、鏡面非対称な平面形状を有する。 （もっと読む）

【課題】フラッシュメモリの動作速度及び耐久性を向上させる技術の提供。
【解決手段】メモリが、行及び列を含むメモリセルのアレイを有している。該メモリは、アレイ内の単数又は複数のワード線上の第１の離隔位置のセットに第１のバイアス電圧を印加するとともに、単数又は複数のワード線上の第２の離隔位置のセットに第１のバイアス電圧とは異なる第２のバイアス電圧を印加する、ワード線に結合された回路部を有し、第１の離隔位置のセットにおける位置は、第２の離隔位置のセットの位置の間に介在しており、それにより、第１の離隔位置のセットにおける位置と第２の離隔位置のセットにおける位置との間に、単数又は複数のワード線の加熱をもたらす電流の流れが誘導される。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を提供する。
【解決手段】フローティングゲート電極は、高い不純物濃度領域と低い不純物濃度領域とからなり、高い不純物濃度領域は、コントロールゲート絶縁膜と接する部分に配置し、低い不純物濃度領域はトンネル絶縁膜と接する領域に配置し、フローティングゲート電極のコントロールゲート絶縁膜と接する表面部分には微細凹凸を形成した。 （もっと読む）

【課題】対向する二つの記憶素子のコントロールゲートのゲート長に起因する記憶素子の特性のばらつきを抑制する。
【解決手段】上記の課題を解決するために、不揮発性半導体記憶装置（１）を以下のように構成する。第１不揮発性メモリセル（１ａ）は、第１チャネル領域（１１ａ）と、第１フローティングゲート（５ａ）と、第１コントロールゲート（６ａ）とを含むものとする。また、第２不揮発性メモリセル（１ｂ）は、第２チャネル領域（１１ｂ）と、第２フローティングゲート（５ｂ）と、第２コントロールゲート（６ｂ）とを含むものとする。ここにおいて、第１チャネル領域（１１ａ）は、第１フローティングゲート側チャネル領域（１３ａ）と、第１コントロールゲート側チャネル領域（１２ａ）とを備え、第１コントロールゲート側チャネル領域（１２ａ）は不純物濃度が濃い高濃度ポケット領域（１０）を備える。 （もっと読む）

【課題】ゲート電極間絶縁膜のリーク電流を抑制し、電気的信頼性を向上した不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。 （もっと読む）

【課題】微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制する。
【解決手段】チャネル半導体上にゲート誘電体膜２１、フローティングゲート電極２２、トンネル誘電体膜２３および制御ゲート電極２４が順に積層され、フローティングゲート電極２２と制御ゲート電極２４は、トンネル誘電体膜２３側に曲率を有する尖端部２５，２６を有する。また、トンネル誘電体膜２３のキャパシタンスがゲート誘電体膜２１のキャパシタンスと同等以下となるようにトンネル誘電体膜２３とゲート誘電体膜２１の厚さが調整される。さらに、制御ゲート電極２４の尖端部２６からフローティングゲート電極２２に電子を注入する処理と、フローティングゲート電極２２の尖端部２６から制御ゲート電極２４に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極２４との間に印加される電圧によって制御する。 （もっと読む）

【課題】従来の半導体記憶装置では、十分に半導体チップの面積を削減することができない問題があった。
【解決手段】本発明の半導体記憶装置は、半導体基板の平坦部に形成されたドレイン領域１３と、半導体基板に形成された凸部の上端部に形成されたソース領域１０と、ドレイン領域１３の一部と重なる領域であって、かつ、平坦部の上層に形成されるコントロールゲート１２と、コントロールゲート１２と隣り合った領域であって、平坦部、凸部の壁面及びソース領域１０の一部を覆う領域に形成されるフローティングゲート１１と、を有する。 （もっと読む）

【課題】シリアル・インターフェース方式のメモリ装置において、回路規模の増加を抑えつつ、データの読み出しを高速化する。
【解決手段】ＥＥＰＲＯＭ１００は、データを格納するメモリセルアレイ１０と、クロックに同期してシリアル入力されるアドレス信号に応じて、メモリセルアレイ１０のアドレスを選択するロウアドレスデコーダ１１及びカラムアドレスデコーダ１２と、データの各ビットに対応して１個ずつ設けられたセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１と、これらのセンスアンプから読み出されたデータをクロックに同期して先頭ビットから順にシリアル出力するシフトレジスタ１５とを備える。カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 （もっと読む）

【課題】メモリセルアレイ端部の耐圧を向上させる。
【解決手段】不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。第１の領域には、第１の幅を有する複数の第１のアクティブ領域ＡＡ１が設けられ、第２及び第３の領域にはそれぞれ、第１の幅より広い第２の幅を有する複数の第２及び第３のアクティブ領域ＡＡ３，ＡＡ５が設けられる。第２の領域の素子分離層２３Ｂの上面は、第１の領域の素子分離層２３Ａの上面より高く、第２の領域の電荷蓄積層３２Ｂは、上部の角の曲率半径が、第３の領域の電荷蓄積層４３よりも大きい。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】スプリットゲート型不揮発性記憶装置に製造における工程数を削減する。
【解決手段】基板（２）と、ゲート絶縁膜（７）を介して基板（２）の上に形成されたフローティングゲート（５）と、トンネル絶縁膜（８）を介してフローティングゲート（５）の隣に形成されたコントロールゲート（６）と、コントロールゲート（６）側の基板（２）に形成された第１ソース／ドレイン拡散層（４）と、フローティングゲート（５）側の基板（２）に形成された第２ソース／ドレイン拡散層（３）と、第１ソース／ドレイン拡散層（４）と第２ソース／ドレイン拡散層（３）との間の基板に設けられるチャネル領域と、第２ソース／ドレイン拡散層（３）に接触しているシリサイド（２１）とを具備するスプリットゲート型不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】フローティングゲートとコントロールゲートとのオーバーラップ量のバラツキを抑制する。
【解決手段】基板（１）と、ゲート絶縁膜（２）を介してその基板（１）の上に設けたれたフローティングゲート（２０）と、トンネル絶縁膜（３０）を介してそのフローティングゲート（２０）の隣に設けられたコントロールゲート（５０）と、そのフローティングゲート（２０）の上に設けられたスペーサー絶縁膜（９）と、そのスペーサー絶縁膜（９）とそのコントロールゲート（５０）との間に設けられた保護膜（７）とを具備する半導体記憶装置（ＭＣ）を構成する。そのような半導体記憶装置（ＭＣ）において、その保護膜（７）は、スペーサー絶縁膜（９）以外の部分をエッチングするときに、スペーサー絶縁膜（９）の側面のストッパーとして機能している。 （もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１の絶縁膜、電荷保持層、第２の絶縁膜、および、制御ゲートを含み、電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、制御ゲートおよび半導体ウェルに印加する電圧を制御する制御回路とを備え、書き込み動作後、選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、制御回路は、選択メモリセルの制御ゲートに、半導体ウェルの電位と同電位または書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、書き込み電圧と同極性であり第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行う。 （もっと読む）

【課題】不揮発性メモリと画素ＴＦＴとを同一基板上に形成でき、且つ両者を良好に動作させることが可能な電気光学装置を提供する。
【解決手段】画素ＴＦＴのゲート絶縁膜１８を不揮発性メモリのトンネル絶縁膜（第１の絶縁膜）３５と、トンネル絶縁膜３５よりも膜厚の大きい第２の絶縁膜３７によって構成する。また、フローティングゲート電極３６のコントロールゲート電極６０側の面を凹凸とし、該凹凸によってフローティングゲート電極３６の表面積を拡げる。これにより、フローティングゲート電極３６とコントロールゲート電極６０との間の容量を、フローティングゲート電極３６と半導体層３３との間の容量よりも大きくする。 （もっと読む）

【課題】カップリング比を減少させずにゲート電極と不純物拡散領域との位置が整合して形成される不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に形成される複数の不純物拡散領域と、前記半導体基板上に形成される絶縁膜と、隣り合う前記不純物拡散領域を繋ぐように前記半導体基板上に前記絶縁膜を介して形成されるフローティングゲート電極と、前記フローティングゲートの上面及び側面に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜を介して前記フローティングゲート電極の上面及び両側面と接するように形成されるコントロールゲート電極とを備える。 （もっと読む）

【課題】メモリセルを微細化してもコントロールゲートとフローティングゲートとの結合容量を増大さることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板上に設けられたトンネル絶縁膜１０３と、トンネル絶縁膜上に形成され、複数のメモリセルのそれぞれに対応して設けられたフローティングゲートＦＧ１、ＦＧ２と、フローティングゲート上に設けられたゲート絶縁膜１０４と、ゲート絶縁膜上に設けられたコントロールゲートＣＧとを備え、或る単一のメモリセルＭＣに対応して設けられたフローティングゲートは、第１のゲート部分ＦＧ１と第２のゲート部分ＦＧ２とを有し、該メモリセル内において第１のゲート部分と第２のゲート部分との間にトンネル絶縁膜とゲート絶縁膜とが接触する部分を有している。 （もっと読む）

【課題】高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａにおいて、第１ゲート電極１５の上面１５ｂおよび第１絶縁分離層１２の側面１２ａを露出させる工程と、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成する工程と、第１側壁膜３５ａをマスクとして、第１ゲート電極１５の上部をエッチングし、第１ゲート電極１５の上部に第１凹部１５ａを形成する工程と、第１ゲート電極１５の上部を露出させる工程と、第１ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルに第２ゲート絶縁膜１６を形成する工程と、第１凹部１５ａを埋め込むように、第２ゲート絶縁膜１６上に第２ゲート電極材料膜を形成する工程と、を具備する。 （もっと読む）