不揮発性半導体記憶装置
【課題】ゲート電極間絶縁膜のリーク電流を抑制し、電気的信頼性を向上した不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き込み／消去が行われる不揮発性半導体記憶装置に関し、特に積層ゲート構造を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般にＭＯＳ型半導体装置の製造工程において、ゲート電極を加工した直後は、ゲート電極の側壁部分には電極材料である多結晶シリコンが露出しており、またゲート酸化膜のゲート電極の加工部付近は、加工時のダメージを受けている。このため、後酸化によるダメージの回復と絶縁膜によるゲート電極の被覆が必要であった。特に積層ゲート構造を有する不揮発性メモリの場合、浮遊ゲート電極中で電荷を保持するため、浮遊ゲート電極のコーナー部分の近傍におけるゲート酸化膜の膜質がデバイスの特性に大きく影響する。このため、ゲート電極コーナー部の改良に関し、多くの提案が為されている。
【０００３】
例えば、特許文献１においては、浮遊ゲート電極の側壁部と制御ゲート電極の上部および側壁部とに、ＳｉＯＮ膜を選択的に形成した後、酸化性雰囲気中にてアニール処理を施すことによって後酸化工程を実施する。そうすると、トンネル酸化膜もしくはインターポリ絶縁膜のエッジ部において、酸化膜が成長する。このように、浮遊ゲート電極の側壁部にＳｉＯＮ膜を形成しておくことにより、その部分での酸化を抑制しつつ、浮遊ゲート電極のエッジ部を、コーナー部分が丸くなるように形成させるようにしている。
【０００４】
一方、特許文献２においては、積層ゲートの電極間絶縁膜としてＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の複合膜）を使用し、ゲート側壁絶縁膜を設ける半導体装置についての開示がある。ゲート側壁絶縁膜形成時に、酸素ラジカル酸化を用いて、浮遊ゲート電極と制御ゲート電極のＯＮＯ膜に接する側の角を丸め、電極端部における電界集中を緩和させている。さらに、インターポリ絶縁膜とゲート電極コーナー部の曲率半径の好ましい関係について提案している。
【０００５】
また、トンネル絶縁膜と電極間絶縁膜を有する浮遊ゲート型不揮発性メモリにおいて、電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、浮遊ゲート電極の表面積を増加させることが必要となる。通常、浮遊ゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。
【０００６】
また通常、浮遊ゲート電極には、多結晶シリコンを用いるが、グレイン粒界が存在することから凹凸が存在し、均一な表面モフォロジーとはならない。その凹凸部においても、電界集中によるリーク電流の増大が見られ、電気的信頼性の劣化が見られる。これら三次元キャパシタにおける凹凸を如何に制御し、リーク電流を抑制するかが非常に重要になる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１５４７１１号公報
【特許文献２】特開２００３−３１７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記特許文献等で知られる従来技術では、積層ゲートの電極間絶縁膜端部に、バーズビーク状の酸化領域が形成されるため、電極間絶縁膜の容量低下、積層電極間のカップリング比低下を引き起こすという問題がある。また、積層電極の三次元キャパシタにおける表面の凹凸の制御（特に浮遊ゲート電極上面における凹凸の制御）、電極間絶縁膜を通じてのリーク電流の抑制が大きな課題であった。
【０００９】
そこで、本発明の課題は、電極間絶縁膜を通じてのリーク電流を抑制し、電気的信頼性を向上し得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の不揮発性半導体記憶装置の第１は、半導体基板と、前記半導体基板上に行列状に形成された複数のメモリ素子と、前記複数のメモリセル素子の間を埋める埋め込み絶縁膜と、同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、同一行方向の前記複数のメモリ素子に接続される複数のワード線とを具備し、前記複数のメモリ素子の各々は、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御電極とを具備し、前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部が曲面を有し、前記埋め込み絶縁膜の上面は前記電荷蓄積層の側面部に位置し、前記第２のゲート絶縁膜が前記電荷蓄積層の上面から前記曲面を介して前記埋め込み絶縁膜の前記上面に延在し、前記埋め込み絶縁膜の前記上面の全面と接しており、前記上部コーナー部が前記第１のゲート絶縁膜の上方にあることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第２のゲート絶縁膜（ゲート電極間絶縁膜）を通してのリーク電流を抑制し、電気的信頼性を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】ＮＡＮＤ型フラッシュメモリのセルアレイ構造を示す（ａ）平面図と（ｂ）等価回路図
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図で、図１のＢ−Ｂ´線に沿った断面図
【図３】図２に続く工程における断面図
【図４】図３に続く工程における断面図
【図５】図４に続く工程における断面図
【図６】図５に続く工程における断面図
【図７】図６に続く工程における断面図
【図８】図７に続く工程における断面図
【図９】図８に続く工程における断面図
【図１０】図９に続く工程における断面図
【図１１】図１０に続く工程における断面図
【図１２】図１０に続く工程において、Ａ−Ａ´線に沿った断面図
【図１３】図１２に続く工程において、Ａ−Ａ´線に沿った断面図
【図１４】浮遊ゲートコーナーの曲率半径とリーク電流との関係を示す特性図
【図１５】図１４において使用された測定部位を説明するための模式図
【図１６】本発明に係る積層ゲート電極の形状の特徴を説明するための模式図
【図１７】本発明の効果を説明するための模式図
【図１８】不揮発性メモリの問題点を説明するためのＢ−Ｂ´線に沿った方向断面図
【図１９】不揮発性メモリの問題点を説明するためのＡ−Ａ´線に沿った断面図
【図２０】ゲート電極間絶遠膜のシリコン酸化物換算膜厚ｄと曲率半径ｒの比率とリーク電流密度との関係を示す特性図
【図２１】ゲート幅とリーク電流密度との関係を示す特性図
【図２２】浮遊ゲート電極のコーナー部と電極表面凹凸部における電流集中を説明するための模式図
【図２３】ゲート電極間絶縁膜の膜厚ｄと浮遊ゲート電極表面のラフネスＰＶの比率とリーク電流密度との関係を示す特性図
【図２４】第３の実施形態に係る不揮発性メモリの製造工程を説明するための断面図
【図２５】図２４に続く工程の断面図
【図２６】図２５に続く工程の断面図
【図２７】図２６に続く工程の断面図
【図２８】図２７に続く工程の断面図
【図２９】図２８に続く工程の断面図
【発明を実施するための形態】
【００１３】
本発明の実施形態の説明の前に、半導体不揮発性記憶装置の一例として、ＮＡＮＤ型フラッシュメモリの構造と、その特性上の問題点について簡単に説明する。図１はＮＡＮＤ型フラッシュメモリのセルアレイ構造を示す図で、（ａ）は平面図、（ｂ）は等価回路図である。即ち、浮遊ゲートと制御ゲートを有するｎチャネルＭＯＳＦＥＴからなる複数個のセルトランジスタＣＧ1〜ＣＧｎが直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＱ１を介してビット線ＢＬｉ（ｉ＝１，２〜）に、他端側のソースが選択用のＮＭＯＳトランジスタＱ２を介してソース線ＳＬに接続されている。
【００１４】
上記各トランジスタは同一のウェル（基板）上に形成されており、セルトランジスタＣＧ１〜ＣＧｎの制御電極は行方向に連続的に配列されたワード線ＷＬ１〜ｎに接続されており、選択トランジスタＱ１の制御電極は選択線ＳＧ１に、選択トランジスタＱ２の制御電極は選択線ＳＧ２に接続されている。また、ワード線の一端はメタル配線を介して周辺回路との接続パッドを有しており、素子分離膜上に形成された構造になっている。
【００１５】
本デバイスのポイントは、浮遊ゲートに電子を注入することで、セルトランジスタの閾値を調整することである。浮遊ゲートに注入された電子を保持することで、不揮発性メモリ動作は確実なものとなる。ここで、現状のセル構造だが、浮遊ゲートの形状は立体三次元構造となっている。電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、浮遊ゲート電極の表面積を増加させることが必要となる。通常、浮遊ゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。
【００１６】
以下、上記問題に対処する本発明の実施形態を図面を参照しつつ説明する。
【００１７】
（第１の実施形態）
前述の図１のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図をもとに、第１の実施形態に係るＮＡＮＤセル型フラッシュメモリのセルアレイの製造工程を説明する。なお、図２から図１１までは、Ｂ−Ｂ´線に沿った断面図である（以後、Ｂ−Ｂ’断面図と称する）。
【００１８】
まず、図２に示すように、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する。このシリコン酸化膜２をＮＨ3 ガスを用いて窒化してシリコンオキシナイトライド膜３とする（図３）。このシリコンオキシナイトライド膜３は第１ゲート絶縁膜として働き、一般にトンネル酸化膜と称される。さらにシリコンオキシナイトライド膜３上にＣＶＤ法を用いて多結晶シリコン膜４とシリコン窒化膜（第１の犠牲絶縁膜）５とシリコン酸化膜（第２の犠牲絶縁膜）６を堆積する（図４）。一般にこの多結晶シリコン膜４は電荷蓄積層として機能し、浮遊ゲート電極と呼ばれる。
【００１９】
次にフォトレジスト７を塗布してから、リソグラフィー法によりシリコン酸化膜６を加工する（図５）。フォトレジスト７を除去し、続いてシリコン窒化膜５、多結晶シリコン膜４、シリコンオキシナイトライド膜３とシリコン基板１を加工する（図６）。
【００２０】
次にシリコン基板１に形成されたトレンチの内壁を酸化した後に、プラズマＣＶＤ法により、主にＳｉＯ2 からなる埋め込み絶縁膜８を堆積する。この埋め込み絶縁膜８をＣＭＰ法によりシリコン窒化膜５上までポリッシュし平坦化する（図７）。シリコン窒化膜５をウエット処理で剥離した後、反応性イオンエッチング（ＲＩＥ）処理で埋め込み絶縁膜８の高さを低くする（図８）。
【００２１】
このようにして形成した素子分離構造の上に第２のゲート絶縁膜９を形成する。第２のゲート絶縁膜９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸化物膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の２つ以上を含む積層構造で構成することができる。第２のゲート絶縁膜９を形成した後（図９）、第２ゲート絶縁膜９上にＬＰＣＶＤ法を用いて多結晶シリコン膜１０を形成する。この多結晶シリコン膜１０は制御電極となり、一般に制御ゲートと称される。
【００２２】
制御ゲート１０上にＬＰＣＶＤ法でシリコン窒化膜１１を形成する。さらにシリコン窒化膜１１上にフォトレジスト１２を塗布する（図１０）。リソグラフィー法を用いて所望のパターンに加工し、続いてフォトレジスト１２を除去する。シリコン窒化膜１１をマスクにして制御ゲート１０、第２ゲート絶縁膜９および浮遊ゲート４を順次、垂直方向にエッチングする。このときの、図１のＢ−Ｂ´線に沿った断面に相当する断面図を図１１に、Ａ−Ａ´線に沿った断面（以後、Ａ−Ａ’断面図と称する）に相当する断面図を図１２に示す。
【００２３】
次いで、図１３（Ａ−Ａ’断面図）に示すように、ＲＩＥエッチングによりゲート酸化膜に導入されたダメージを回復させる目的で、熱酸化法を用いてシリコン酸化膜１３を形成する。一般にこの酸化工程は後酸化工程と呼ばれ、この際に形成される酸化膜１３は後酸化膜と称される。
【００２４】
ここで、シリコン酸化膜１３の形成方法としては、ラジカル酸化を行うことが望ましい。ラジカル酸化は、酸化種として酸素ラジカルを用い、低温で酸化を行うことから熱エネルギーを用いての酸化がほとんど行われないことに特徴がある。ラジカル酸化種は、数ｎｍ程度の深さまで侵入し、そこで失活する。通常の熱エネルギーを用いてシリコン酸化膜１３を形成する場合、酸化種は第２ゲート絶縁膜９、およびシリコンオキシナイトライド膜３の中を拡散する。結果として、浮遊ゲート４と制御ゲート１０との間、さらにはシリコン基板１と浮遊ゲート４との間にバーズビークが形成されることになる。その場合、浮遊ゲート４のワードラインに垂直な方向に沿った断面（図、Ａ−Ａ’断面図）におけるコーナー部が丸まることになり、本実施形態が目標とする浮遊ゲートの形状を形成することが出来ない。
【００２５】
それに対し、ラジカル酸化を行う場合、多結晶シリコン４及び１０の側壁を数ｎｍ酸化すると同時に、第２ゲート絶縁膜９、およびシリコンオキシナイトライド膜３の中を拡散する。しかしながら進入長は数ｎｍであり、明瞭なバーズビークを形成することはなく、浮遊ゲート４のワードラインに垂直な方向に沿った断面（図１３、Ａ−Ａ’断面図）におけるコーナー部が著しく丸まることはない。ラジカル酸化の条件は、３００〜６００℃程度の温度で、酸素に不活性ガスＨｅ，Ｎｅ，Ｋｒ，Ｘｅのうち少なくとも一つ以上のガスを混在させたガスをプラズマ励起させ、そこから発生された酸素ラジカルを用いることが望ましい。場合によっては、酸素と不活性ガスの混合ガス中に水素を混ぜ、水分子ラジカルを発生させても良い。その場合の酸化種は、酸素ラジカルではなく、水分子ラジカルとなるが、酸素ラジカル同様、侵入長が数ｎｍであることから、酸素ラジカルと同様の効果が得られる。
【００２６】
この後酸化膜１３を形成した後、ソース、ドレインを形成するためにイオン注入によってイオンをシリコン基板内に打込み、熱アニールにより活性化させメモリトランジスタを形成する（図１３）。
【００２７】
前述の図７に示したように、シリコン窒化膜５を剥離するためのウエット処理を行った後で、埋め込み絶縁膜８の高さを下げるＲＩＥ処理を行うことにより、図８に示すように、浮遊ゲート４のコーナー部がＲＩＥ処理においてエッチングされ丸くなるという効果がある。浮遊ゲート４の曲率半径が第２のゲート絶縁膜９の膜厚より大きくなるとコーナー部にかかる電界が下がる。図１４（ａ）は、浮遊ゲートコーナー部の曲率半径ｒと第２ゲート絶縁膜（インターポリ絶縁膜）の膜厚ｄの比と、制御ゲート１０と浮遊ゲート４との間に１４Ｖをかけた際の第２ゲート絶縁膜９を流れるリーク電流密度（Ａ／ｃｍ2 ）の関係を示したものであるが、上記の比が大きくなるとリーク電流密度は急激に減少する（換言すれば、コーナー部にかかる電界が低くなる）。図１４（ａ）よりｒ／ｄが１以上（或いは、ｄ／ｒが１以下）になると、リーク電流は実質的に一定値に収束するのが分かる。ＦＩＧ．１４Ａのカーブの傾き（カーブの微分値）をプロットしたものが図１４（ｂ）であるが、ｒ／ｄが０．５以上の領域でリーク電流の低下が劇的に生じており、ｒ／ｄ≧０．５とすることがより好ましい。
【００２８】
さらに、後酸化膜１３形成方法を変えることで浮遊ゲート４の曲率半径を大きくする場合と異なり、本実施形態では図１６に示すように、浮遊ゲート４のビット線に垂直な方向の断面（図１のＢ−Ｂ´線に沿った断面）においてのみコーナーを丸め、ワード線に垂直な方向（図１のＡ−Ａ´線に沿った断面）の断面では丸まることはない。そのため、後酸化によるゲート丸めの場合より第２ゲート絶縁膜１３の容量低下つまりカップリング比低下を抑制することができる。
【００２９】
（第２の実施形態）
次に、第２の実施形態に係るＮＡＮＤセル型フラッシュメモリのセルアレイの製造工程について説明する。図面上の形態としては、第１の実施形態と同様になるので、図２乃至図１３を使用して説明する。
【００３０】
まず、図２乃至図７までは、第１の実施形態と同様に行なう。続いて、シリコン窒化膜５との選択比が小さいエッチング処理で埋め込み絶縁膜８の高さを下げた後、シリコン窒化膜５を剥離するためのウエット処理を行う（図８）。このようにして形成した素子分離構造の上に第２のゲート絶縁膜９を形成した後（図９）、第１の実施形態と同様に、図１０乃至図１３の工程を実施する。
【００３１】
このようにシリコン窒化膜５との選択比が小さいエッチング条件で埋め込み絶縁膜８の高さを下げることで、シリコン窒化膜と浮遊ゲート４の特にコーナー部がエッチングされ丸くなるという効果がある（図８参照）。選択比の小さいエッチング条件としては、例えばＲＩＥで用いるＣ4Ｆ8の流量比を小さくする方法がある。そして、浮遊ゲート４の曲率半径ｒが第２のゲート絶縁膜９の膜厚ｄの１／２と同じかそれ以上になる（ｒ／ｄ≧０．５）とコーナー部にかかる電界が下がり、特に１以上の場合は第２のゲート絶縁膜９のリーク電流を劇的に下げることが可能となる。
【００３２】
さらに、後酸化膜１３の形成方法を変えることで浮遊ゲート４の曲率半径を大きくする従来の技術と異なり、第２の実施形態においても、ＦＩＧ．１６と同様に、浮遊ゲート４のビット線に垂直な方向に沿った断面（Ｂ−Ｂ’断面図）でのみコーナーを丸め、ワード線に垂直な方向に沿った断面（Ａ−Ａ’断面図）ではコーナーが丸まることはない。そのため、後酸化によるゲート丸めの場合より第２ゲート絶縁膜９の容量低下つまりカップリング比低下を抑制することができる。
【００３３】
図１７（ａ）に、本実施形態のゲート構造と、従来のゲート構造とのリーク電流の比較を示す。横軸は、第２ゲート絶縁膜９の酸化膜換算膜厚、縦軸は制御ゲート１０と浮遊ゲート４との間に１４Ｖをかけた際の第２ゲート酸化膜９に流れるリーク電流密度（Ａ／ｃｍ2）である。図１７（ａ）中に（b）と記されているカーブは、図１７（ｂ）に示すように、第１のゲート電極４の上部コーナー部が丸められた本発明のゲート構造を示し、（c）と記されたカーブは、図１７（ｃ）に示すように、第１のゲート電極４´の上部コーナー部が鋭角な比較例のゲート構造を示す。本実施形態の構造を採用することにより、リーク電流が１桁低下することが分かる。
【００３４】
第１及び第２の実施形態においては、浮遊ゲートの上部コーナー部におけるリーク電流の抑制について述べたが、積層ゲート構造では、リーク電流はコーナー部に限られるものではなく、平坦部の凹凸においても同様な問題が生じる。また、コーナー部もミクロに見れば、複数の凹凸からなる場合もある。第３の実施形態以降では、このような問題を抑制する技術について述べる。
【００３５】
（第３の実施形態）
図１８、１９に、不揮発性半導体記憶装置の断面をあらためて示す。図１６において言及したビット線に垂直な方向に沿った断面図（Ｂ−Ｂ´断面図）が図１８、ワード線に垂直な方向に沿った断面図（Ａ−Ａ´断面図）が図１９である。ここで図１８は、浮遊ゲート電極４上で電極間絶縁膜９が接する箇所を示すが、電極間絶縁膜９は平面ではなく断面逆Ｕの字型に三次元化しており、積層ゲート電極間のキャパシタンスを増加させている。このように、三次元化を行うと、浮遊ゲート電極４の凸部にゲート電極間絶縁膜が接し、コーナー部Ｃが存在することになる。このコーナー（凸）部を模式的に示したのが図２０（ｂ）である。曲率半径をrとし、電極間絶縁膜９の膜厚（シリコン酸化膜換算膜厚）をdとして、電極間絶縁膜に流れるリーク電流密度との関係を調べた結果を図２０（ａ）に示す。なお、この試料のゲート長Ｌは９０ｎｍである。
【００３６】
図２０（ａ）において、横軸はｒ（ｎｍ）／ｄ（ｎｍ）、縦軸は制御ゲート１０と浮遊ゲート４との間に−１２Ｖをかけた際の電極間絶縁膜９に流れるリーク電流密度（Ａ／ｃｍ2）である。浮遊ゲートエッチング時のＲＩＥの条件を変化させること、さらにはＲＩＥ時のマスク材の膜厚を調整することなどを行うことで、曲率半径を変化させている。図２０（ａ）よりｒ／ｄが１よりも小さくなると、徐々にリーク耐性が劣化することが分かる。これは曲率半径が小さくなり、コーナー端部に電界が集中すると、ゲート電極間絶縁膜における電子のトンネル確率が高くなるのが原因である。曲率半径がある程度大きい方が、リーク的には良好であるが、その目安として、前述の図１４に関連して述べたようにｒ／ｄが０．５以上（好ましくはｒ／ｄが１以上）であれば有効である。
【００３７】
現状、電極間絶縁膜厚dは、１４〜１６ｎｍを多くの場合用いている。その場合、ｒ／d値を１以上とするには、ｒも１４ｎｍ以上が必要となる。今後、セルサイズが小さくなるに従い、三次元構造の浮遊ゲート電極形状において、平坦部面積が小さくなってくる。このｒ／ｄ値の制御が非常に重要となる。
【００３８】
図２１は、横軸はビット線方向のゲート幅Ｗ（ｎｍ）、縦軸は制御ゲート１０と浮遊ゲート４との間に−１２Ｖをかけた際の電極間絶縁膜９に流れるリーク電流密度（Ａ／ｃｍ2 ）である。ゲート絶縁膜の厚さは、シリコン酸化膜換算（ＥＯＴ）で１４ｎｍとしている。ｒ／ｄ＝０．１〜０．２の場合は、電極上面コーナー部は非常に尖っていて、ゲート幅が短くなるとリーク電流は急激に増加する。これに対し、ｒ／ｄ〜１．２５の場合は、ゲート幅が小さくなるに連れて緩やかに増加する。曲率半径とキャパシタ表面積は、ＴＥＭ画像の解析から算出したものであることから、若干の誤差は含まれるものの、定性的な挙動は表現出来ていると考えている。
【００３９】
コーナー部が尖っている場合、ゲート幅減少につれリーク電流は増大し、それは９０ｎｍ以下で顕著となる。リーク電流の主なパスはコーナー部であるが、ゲート幅Ｗが大きい場合、電極面積は大きいことから、リーク電流をキャパシタ面積で割った電流密度としては、低い値を示すことになる。
【００４０】
これに対してゲート幅Ｗが小さくなると、電流密度としては増加する。ゲート幅Ｗが小さい場合、リーク電流はほとんどがコーナー部で流れる。従って、ゲート長９０ｎｍ以下では、ｒ／ｄ≧１とする効果は非常に大きい。
【００４１】
ここで浮遊ゲート電極には多結晶シリコンが良く用いられるのであるが、その多結晶シリコン表面には細かい凹凸があり、曲率半径が非常に小さい凸部も存在する。この凸部もリーク耐性を劣化させる要因である。しかしながらこの凹凸は、図１８のコーナー部Ｃよりは、リーク耐性劣化への影響は小さい。
【００４２】
図２２に浮遊ゲート電極４のコーナー部と多結晶シリコン表面の凹凸部への電界集中の模式図を示す（電気力線２０を点線で示す）。上部の制御ゲート電極１０付近の電気力線密度、つまり電界は同じであるのに対し、特にコーナー部へ集中する電気力線の密度は大きい。これに対して、多結晶シリコン表面においては、一つの凸部に電気力線が集中しないことから、局所的な電界集中は発生しにくい。電界集中の度合いが、電極コーナー部と表面凹凸部では異なると言える。
【００４３】
然しながら、図２３に、電極間絶縁膜厚（シリコン酸化膜換算膜厚）dと多結晶シリコン表面のラフネスＰＶ（Peak to Valley）との比率と、リーク電流との関係を示す。横軸はｄ（ｎｍ）／ＰＶ（ｎｍ）、縦軸はＪ−Ｖ特性において−１２Ｖでのリーク電流密度（Ａ／ｃｍ2 ）である。なお、この場合のビット線方向のゲート長Ｌは９０ｎｍである。多結晶シリコン表面へのアルカリ洗浄時間を変化させてＰＶ値が異なる多結晶シリコン表面を形成している。図より、ｄ／ＰＶの値が２以下で、リーク電流密度が急激に上昇することが分かる。浮遊ゲート電極の表面コーナー部は、特にこの部分には電界集中が起こることから、表面ラフネス変化に対してリーク耐性が敏感に変化する。角部において表面ラフネスを制御することが、リーク耐性を向上させるのに非常に重要であると言える。ｒ／ｄを１以上とした状態で、ｄ／ＰＶ値を２以上とすることで、リーク耐性劣化は最小限に抑えられる。
【００４４】
さらには、コーナー部を構成する多結晶シリコンの結晶粒において、凸となる箇所の曲率をｒ’とすると、その曲率をｒ’／ｄ≧１とすることでリーク耐性劣化は生じない。ｒ’／ｄとする箇所は、上部電極に一番近い凸部の先端形状である。なお曲率半径ｒ’の制御であるが、表面を一度、ラジカル酸化を行うことで、凸部は平坦化され、ｒ’は増大する。上部電極に一番近い凸部のｒ’／ｄ≧１は十分満たせる。さらに浮遊ゲート電極加工時における反応性イオンエッチング処理においても、角部は丸まり、ｒ’／ｄ≧１を実現することが出来る。
【００４５】
なおここで、現状の電極間絶縁膜厚dは、１４〜１６ｎｍを多くの場合用いている。その場合、ｄ／ＰＶ値を２以上とするには、ＰＶ値は７〜８ｎｍ以下とする必要がある。通常、浮遊ゲートには、多結晶シリコンを用いるが、様々な熱工程を経た後、その表面モフォロジーは荒れ、ＰＶ値は７ｎｍ以上となることが通例である。多結晶シリコン表面ラフネスを減少させる手法が必要となる。
【００４６】
そこで、ｒ／ｄ値が１以上で、ｄ／ＰＶ値が２以下となる、不揮発性半導体記憶装置の形成方法を図２４〜２９に示す。これらの図はワード線に垂直方向の断面図（図１のＡ−Ａ´線に沿った断面図）である。理解を容易にするために、第１の実施形態と同一部分には同一番号を付す。
【００４７】
まず、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する（図２４）。このシリコン酸化膜２をＮＨ3 ガスにて窒化することでシリコンオキシナイトライド膜３とする（図２５）。このシリコンオキシナイトライド膜３上にＣＶＤ法を用いて不純物としてリンが添加された非晶質シリコン膜４を形成する。この非晶質シリコン膜４は、後の熱工程にて結晶化が行われ、電荷蓄積層としての浮遊ゲート多結晶シリコン電極となる。
【００４８】
なお平坦化の為に、非晶質シリコン膜４を多結晶化させる際に、以下の処理を行う。非晶質シリコン膜４に対し、４００℃のラジカル酸素雰囲気にてシリコン酸化膜を形成した後、９００℃程度の熱工程をかける。表面ラフネス増加を抑制するのに、この低温ラジカル酸化が非常に有用である。
【００４９】
シリコン酸化膜を形成するのは、シリコン中のドーパントの外方拡散を防ぐ為であると共に、後の９００℃の熱工程における表面シリコン原子のマイグレートを防ぎ、表面荒れを抑制出来る。４００℃での酸化においては、シリコンは非晶質のままである。このシリコンが非晶質の状態にて、表面へラジカル酸化処理を行い、その後に結晶化させることで表面荒れを抑制出来るという知見は新しいものである。酸化温度は、非晶質シリコンが結晶化しない５５０℃以下であれば良く、引き続いての結晶化熱処理工程は、７００℃以上であれば良い。
【００５０】
さらに、９００℃の熱工程により、結晶粒の成長は十分に行われ、これら工程よりも後の熱工程において著しい結晶粒成長は見られない。なお本実施形態では、シリコン酸化膜形成時、ラジカル酸化種を用いた酸化を用いた。それに対し、分子状酸素での酸化処理の場合、多結晶シリコン中のドーパント濃度不均一に起因する、局所的な酸化レートの差が発生し、逆に表面が荒れてしまう。
【００５１】
最後に、浮遊ゲート多結晶シリコン膜４の表面にラジカル酸化で形成したシリコン酸化膜を、弗酸にて剥離する。なおフッ酸薬液も、多結晶シリコン表面を荒らす要因となる。フッ酸薬液または超純水など、洗浄処理において用いられる薬液だが、液中のＯＨイオンにより、シリコン表面がエッチングされる。そのエッチングレートは、面方位により異なることから、酸化膜剥離の洗浄処理を行うだけで、多結晶シリコン表面のラフネスは増加する。そこで薬液処理時の表面荒れを抑制するには、なるべくＯＨ量が少ない低ｐＨの溶液を用いることが必要となる。例えば、酸化膜剥離時には、希弗酸と塩酸の混合溶液を用いること、さらには純水リンス処理時間を短くすることなどである。
【００５２】
以上、浮遊ゲートに用いられる多結晶シリコンの結晶粒サイズの安定化、表面をなるべく荒らさない洗浄等を用いることで、ＰＶは７〜８ｎｍ以下とすることが可能となる。
【００５３】
続いて、多結晶シリコン膜４上に電極間絶縁膜となる第２のゲート絶縁膜９を形成する。第２のゲート絶縁膜９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸化物薄膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の２つ以上を含む積層構造で構成することができる。この絶縁膜９上にＬＰＣＶＤ法を用いて、不純物としてリンが添加された多結晶シリコン膜１０を形成する。この多結晶シリコン膜１０は、後に制御ゲート電極として機能するゲート多結晶シリコンである。このゲート多結晶シリコン膜１０上にＬＰＣＶＤ法でシリコン窒化膜１１を形成する（図２６）。さらにシリコン窒化膜１１上にフォトレジスト１２を塗布する。リソグラフィー法を用いて所望のパターンに加工し（図２７）、続いてフォトレジスト１２を除去する。シリコン窒化膜１１をマスクにして制御ゲート多結晶シリコン膜１０、浮遊ゲート絶縁膜９及び浮遊ゲート多結晶シリコン膜４を順次、垂直方向にエッチングする（図２８）。さらにソース、ドレインを形成するために、イオン注入によって、リン（Ｐ）をシリコン基板内に注入し、熱アニールにより活性化させ、不揮発性半導体記憶装置を完成する（図２９）。
【００５４】
以上のよう積層ゲート電極を形成することにより、浮遊ゲート電極の表面モフォロジーが制御され、浮遊ゲート絶縁膜のリーク耐性が高まり、電気的信頼性が著しく向上する。
【００５５】
以上、本発明を実施形態を通じて説明したが、本発明によれば、第２のゲート絶縁膜（電極間絶縁膜）を通してのリーク電流を抑制し、電気的信頼性を向上することができる。また、本発明は上記の実施形態に限定されるものではない。例えば、第１の実施形態では、ＮＡＮＤフラッシュを例にとり説明したが、例えば、浮遊ゲートに電荷蓄積層としてのシリコン窒化膜を使用したＭＯＮＯＳ等についても適用可能である。
【００５６】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【符号の説明】
【００５７】
１…シリコン基板
２…シリコン酸化膜
３…シリコンオキシナイトライド膜（第１のゲート絶縁膜）
４…（第１の）多結晶シリコン膜（浮遊ゲート）
５…シリコン窒化膜
６…シリコン酸化膜
７…フォトレジスト
８…埋め込み絶縁膜
９…第２のゲート絶縁膜
１０…（第２の）多結晶シリコン膜（制御ゲート）
１１…シリコン窒化膜
１２…フォトレジスト
１３…シリコン酸化膜
１４…不純物注入層
２０…電気力線
【技術分野】
【０００１】
本発明は、電気的にデータの書き込み／消去が行われる不揮発性半導体記憶装置に関し、特に積層ゲート構造を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般にＭＯＳ型半導体装置の製造工程において、ゲート電極を加工した直後は、ゲート電極の側壁部分には電極材料である多結晶シリコンが露出しており、またゲート酸化膜のゲート電極の加工部付近は、加工時のダメージを受けている。このため、後酸化によるダメージの回復と絶縁膜によるゲート電極の被覆が必要であった。特に積層ゲート構造を有する不揮発性メモリの場合、浮遊ゲート電極中で電荷を保持するため、浮遊ゲート電極のコーナー部分の近傍におけるゲート酸化膜の膜質がデバイスの特性に大きく影響する。このため、ゲート電極コーナー部の改良に関し、多くの提案が為されている。
【０００３】
例えば、特許文献１においては、浮遊ゲート電極の側壁部と制御ゲート電極の上部および側壁部とに、ＳｉＯＮ膜を選択的に形成した後、酸化性雰囲気中にてアニール処理を施すことによって後酸化工程を実施する。そうすると、トンネル酸化膜もしくはインターポリ絶縁膜のエッジ部において、酸化膜が成長する。このように、浮遊ゲート電極の側壁部にＳｉＯＮ膜を形成しておくことにより、その部分での酸化を抑制しつつ、浮遊ゲート電極のエッジ部を、コーナー部分が丸くなるように形成させるようにしている。
【０００４】
一方、特許文献２においては、積層ゲートの電極間絶縁膜としてＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の複合膜）を使用し、ゲート側壁絶縁膜を設ける半導体装置についての開示がある。ゲート側壁絶縁膜形成時に、酸素ラジカル酸化を用いて、浮遊ゲート電極と制御ゲート電極のＯＮＯ膜に接する側の角を丸め、電極端部における電界集中を緩和させている。さらに、インターポリ絶縁膜とゲート電極コーナー部の曲率半径の好ましい関係について提案している。
【０００５】
また、トンネル絶縁膜と電極間絶縁膜を有する浮遊ゲート型不揮発性メモリにおいて、電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、浮遊ゲート電極の表面積を増加させることが必要となる。通常、浮遊ゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。
【０００６】
また通常、浮遊ゲート電極には、多結晶シリコンを用いるが、グレイン粒界が存在することから凹凸が存在し、均一な表面モフォロジーとはならない。その凹凸部においても、電界集中によるリーク電流の増大が見られ、電気的信頼性の劣化が見られる。これら三次元キャパシタにおける凹凸を如何に制御し、リーク電流を抑制するかが非常に重要になる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−１５４７１１号公報
【特許文献２】特開２００３−３１７０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、上記特許文献等で知られる従来技術では、積層ゲートの電極間絶縁膜端部に、バーズビーク状の酸化領域が形成されるため、電極間絶縁膜の容量低下、積層電極間のカップリング比低下を引き起こすという問題がある。また、積層電極の三次元キャパシタにおける表面の凹凸の制御（特に浮遊ゲート電極上面における凹凸の制御）、電極間絶縁膜を通じてのリーク電流の抑制が大きな課題であった。
【０００９】
そこで、本発明の課題は、電極間絶縁膜を通じてのリーク電流を抑制し、電気的信頼性を向上し得る不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の不揮発性半導体記憶装置の第１は、半導体基板と、前記半導体基板上に行列状に形成された複数のメモリ素子と、前記複数のメモリセル素子の間を埋める埋め込み絶縁膜と、同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、同一行方向の前記複数のメモリ素子に接続される複数のワード線とを具備し、前記複数のメモリ素子の各々は、前記半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された電荷蓄積層と、前記電荷蓄積層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御電極とを具備し、前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部が曲面を有し、前記埋め込み絶縁膜の上面は前記電荷蓄積層の側面部に位置し、前記第２のゲート絶縁膜が前記電荷蓄積層の上面から前記曲面を介して前記埋め込み絶縁膜の前記上面に延在し、前記埋め込み絶縁膜の前記上面の全面と接しており、前記上部コーナー部が前記第１のゲート絶縁膜の上方にあることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第２のゲート絶縁膜（ゲート電極間絶縁膜）を通してのリーク電流を抑制し、電気的信頼性を向上することができる。
【図面の簡単な説明】
【００１２】
【図１】ＮＡＮＤ型フラッシュメモリのセルアレイ構造を示す（ａ）平面図と（ｂ）等価回路図
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図で、図１のＢ−Ｂ´線に沿った断面図
【図３】図２に続く工程における断面図
【図４】図３に続く工程における断面図
【図５】図４に続く工程における断面図
【図６】図５に続く工程における断面図
【図７】図６に続く工程における断面図
【図８】図７に続く工程における断面図
【図９】図８に続く工程における断面図
【図１０】図９に続く工程における断面図
【図１１】図１０に続く工程における断面図
【図１２】図１０に続く工程において、Ａ−Ａ´線に沿った断面図
【図１３】図１２に続く工程において、Ａ−Ａ´線に沿った断面図
【図１４】浮遊ゲートコーナーの曲率半径とリーク電流との関係を示す特性図
【図１５】図１４において使用された測定部位を説明するための模式図
【図１６】本発明に係る積層ゲート電極の形状の特徴を説明するための模式図
【図１７】本発明の効果を説明するための模式図
【図１８】不揮発性メモリの問題点を説明するためのＢ−Ｂ´線に沿った方向断面図
【図１９】不揮発性メモリの問題点を説明するためのＡ−Ａ´線に沿った断面図
【図２０】ゲート電極間絶遠膜のシリコン酸化物換算膜厚ｄと曲率半径ｒの比率とリーク電流密度との関係を示す特性図
【図２１】ゲート幅とリーク電流密度との関係を示す特性図
【図２２】浮遊ゲート電極のコーナー部と電極表面凹凸部における電流集中を説明するための模式図
【図２３】ゲート電極間絶縁膜の膜厚ｄと浮遊ゲート電極表面のラフネスＰＶの比率とリーク電流密度との関係を示す特性図
【図２４】第３の実施形態に係る不揮発性メモリの製造工程を説明するための断面図
【図２５】図２４に続く工程の断面図
【図２６】図２５に続く工程の断面図
【図２７】図２６に続く工程の断面図
【図２８】図２７に続く工程の断面図
【図２９】図２８に続く工程の断面図
【発明を実施するための形態】
【００１３】
本発明の実施形態の説明の前に、半導体不揮発性記憶装置の一例として、ＮＡＮＤ型フラッシュメモリの構造と、その特性上の問題点について簡単に説明する。図１はＮＡＮＤ型フラッシュメモリのセルアレイ構造を示す図で、（ａ）は平面図、（ｂ）は等価回路図である。即ち、浮遊ゲートと制御ゲートを有するｎチャネルＭＯＳＦＥＴからなる複数個のセルトランジスタＣＧ1〜ＣＧｎが直列に接続され、一端側のドレインが選択用のＮＭＯＳトランジスタＱ１を介してビット線ＢＬｉ（ｉ＝１，２〜）に、他端側のソースが選択用のＮＭＯＳトランジスタＱ２を介してソース線ＳＬに接続されている。
【００１４】
上記各トランジスタは同一のウェル（基板）上に形成されており、セルトランジスタＣＧ１〜ＣＧｎの制御電極は行方向に連続的に配列されたワード線ＷＬ１〜ｎに接続されており、選択トランジスタＱ１の制御電極は選択線ＳＧ１に、選択トランジスタＱ２の制御電極は選択線ＳＧ２に接続されている。また、ワード線の一端はメタル配線を介して周辺回路との接続パッドを有しており、素子分離膜上に形成された構造になっている。
【００１５】
本デバイスのポイントは、浮遊ゲートに電子を注入することで、セルトランジスタの閾値を調整することである。浮遊ゲートに注入された電子を保持することで、不揮発性メモリ動作は確実なものとなる。ここで、現状のセル構造だが、浮遊ゲートの形状は立体三次元構造となっている。電極間絶縁膜に流れるリーク電流を抑える為、この絶縁膜の膜厚を大きくし、印加される電界を低減することが通常行われている。膜厚の増加に伴い、電極間絶縁膜のキャパシタンスが低下することから、浮遊ゲート電極の表面積を増加させることが必要となる。通常、浮遊ゲート電極の、電極間絶縁膜が形成される表面の形状を、単純な平面ではなく、前記表面を三次元的に突き上げてキャパシタ面積を増やし、キャパシタンス増加を図っている。ここで三次元化の際の問題点として、三次元キャパシタに必ず複数の凸部が形成される。制御ゲート電極に電圧を印加させた際、その凸部に電界が集中することから、リーク電流の主なパスとなる。さらには電流が集中することから、局所的な絶縁破壊耐性劣化が発生し、電気的な信頼性の劣化を誘発する。
【００１６】
以下、上記問題に対処する本発明の実施形態を図面を参照しつつ説明する。
【００１７】
（第１の実施形態）
前述の図１のＡ−Ａ’線、Ｂ−Ｂ’線に沿った断面図をもとに、第１の実施形態に係るＮＡＮＤセル型フラッシュメモリのセルアレイの製造工程を説明する。なお、図２から図１１までは、Ｂ−Ｂ´線に沿った断面図である（以後、Ｂ−Ｂ’断面図と称する）。
【００１８】
まず、図２に示すように、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する。このシリコン酸化膜２をＮＨ3 ガスを用いて窒化してシリコンオキシナイトライド膜３とする（図３）。このシリコンオキシナイトライド膜３は第１ゲート絶縁膜として働き、一般にトンネル酸化膜と称される。さらにシリコンオキシナイトライド膜３上にＣＶＤ法を用いて多結晶シリコン膜４とシリコン窒化膜（第１の犠牲絶縁膜）５とシリコン酸化膜（第２の犠牲絶縁膜）６を堆積する（図４）。一般にこの多結晶シリコン膜４は電荷蓄積層として機能し、浮遊ゲート電極と呼ばれる。
【００１９】
次にフォトレジスト７を塗布してから、リソグラフィー法によりシリコン酸化膜６を加工する（図５）。フォトレジスト７を除去し、続いてシリコン窒化膜５、多結晶シリコン膜４、シリコンオキシナイトライド膜３とシリコン基板１を加工する（図６）。
【００２０】
次にシリコン基板１に形成されたトレンチの内壁を酸化した後に、プラズマＣＶＤ法により、主にＳｉＯ2 からなる埋め込み絶縁膜８を堆積する。この埋め込み絶縁膜８をＣＭＰ法によりシリコン窒化膜５上までポリッシュし平坦化する（図７）。シリコン窒化膜５をウエット処理で剥離した後、反応性イオンエッチング（ＲＩＥ）処理で埋め込み絶縁膜８の高さを低くする（図８）。
【００２１】
このようにして形成した素子分離構造の上に第２のゲート絶縁膜９を形成する。第２のゲート絶縁膜９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸化物膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の２つ以上を含む積層構造で構成することができる。第２のゲート絶縁膜９を形成した後（図９）、第２ゲート絶縁膜９上にＬＰＣＶＤ法を用いて多結晶シリコン膜１０を形成する。この多結晶シリコン膜１０は制御電極となり、一般に制御ゲートと称される。
【００２２】
制御ゲート１０上にＬＰＣＶＤ法でシリコン窒化膜１１を形成する。さらにシリコン窒化膜１１上にフォトレジスト１２を塗布する（図１０）。リソグラフィー法を用いて所望のパターンに加工し、続いてフォトレジスト１２を除去する。シリコン窒化膜１１をマスクにして制御ゲート１０、第２ゲート絶縁膜９および浮遊ゲート４を順次、垂直方向にエッチングする。このときの、図１のＢ−Ｂ´線に沿った断面に相当する断面図を図１１に、Ａ−Ａ´線に沿った断面（以後、Ａ−Ａ’断面図と称する）に相当する断面図を図１２に示す。
【００２３】
次いで、図１３（Ａ−Ａ’断面図）に示すように、ＲＩＥエッチングによりゲート酸化膜に導入されたダメージを回復させる目的で、熱酸化法を用いてシリコン酸化膜１３を形成する。一般にこの酸化工程は後酸化工程と呼ばれ、この際に形成される酸化膜１３は後酸化膜と称される。
【００２４】
ここで、シリコン酸化膜１３の形成方法としては、ラジカル酸化を行うことが望ましい。ラジカル酸化は、酸化種として酸素ラジカルを用い、低温で酸化を行うことから熱エネルギーを用いての酸化がほとんど行われないことに特徴がある。ラジカル酸化種は、数ｎｍ程度の深さまで侵入し、そこで失活する。通常の熱エネルギーを用いてシリコン酸化膜１３を形成する場合、酸化種は第２ゲート絶縁膜９、およびシリコンオキシナイトライド膜３の中を拡散する。結果として、浮遊ゲート４と制御ゲート１０との間、さらにはシリコン基板１と浮遊ゲート４との間にバーズビークが形成されることになる。その場合、浮遊ゲート４のワードラインに垂直な方向に沿った断面（図、Ａ−Ａ’断面図）におけるコーナー部が丸まることになり、本実施形態が目標とする浮遊ゲートの形状を形成することが出来ない。
【００２５】
それに対し、ラジカル酸化を行う場合、多結晶シリコン４及び１０の側壁を数ｎｍ酸化すると同時に、第２ゲート絶縁膜９、およびシリコンオキシナイトライド膜３の中を拡散する。しかしながら進入長は数ｎｍであり、明瞭なバーズビークを形成することはなく、浮遊ゲート４のワードラインに垂直な方向に沿った断面（図１３、Ａ−Ａ’断面図）におけるコーナー部が著しく丸まることはない。ラジカル酸化の条件は、３００〜６００℃程度の温度で、酸素に不活性ガスＨｅ，Ｎｅ，Ｋｒ，Ｘｅのうち少なくとも一つ以上のガスを混在させたガスをプラズマ励起させ、そこから発生された酸素ラジカルを用いることが望ましい。場合によっては、酸素と不活性ガスの混合ガス中に水素を混ぜ、水分子ラジカルを発生させても良い。その場合の酸化種は、酸素ラジカルではなく、水分子ラジカルとなるが、酸素ラジカル同様、侵入長が数ｎｍであることから、酸素ラジカルと同様の効果が得られる。
【００２６】
この後酸化膜１３を形成した後、ソース、ドレインを形成するためにイオン注入によってイオンをシリコン基板内に打込み、熱アニールにより活性化させメモリトランジスタを形成する（図１３）。
【００２７】
前述の図７に示したように、シリコン窒化膜５を剥離するためのウエット処理を行った後で、埋め込み絶縁膜８の高さを下げるＲＩＥ処理を行うことにより、図８に示すように、浮遊ゲート４のコーナー部がＲＩＥ処理においてエッチングされ丸くなるという効果がある。浮遊ゲート４の曲率半径が第２のゲート絶縁膜９の膜厚より大きくなるとコーナー部にかかる電界が下がる。図１４（ａ）は、浮遊ゲートコーナー部の曲率半径ｒと第２ゲート絶縁膜（インターポリ絶縁膜）の膜厚ｄの比と、制御ゲート１０と浮遊ゲート４との間に１４Ｖをかけた際の第２ゲート絶縁膜９を流れるリーク電流密度（Ａ／ｃｍ2 ）の関係を示したものであるが、上記の比が大きくなるとリーク電流密度は急激に減少する（換言すれば、コーナー部にかかる電界が低くなる）。図１４（ａ）よりｒ／ｄが１以上（或いは、ｄ／ｒが１以下）になると、リーク電流は実質的に一定値に収束するのが分かる。ＦＩＧ．１４Ａのカーブの傾き（カーブの微分値）をプロットしたものが図１４（ｂ）であるが、ｒ／ｄが０．５以上の領域でリーク電流の低下が劇的に生じており、ｒ／ｄ≧０．５とすることがより好ましい。
【００２８】
さらに、後酸化膜１３形成方法を変えることで浮遊ゲート４の曲率半径を大きくする場合と異なり、本実施形態では図１６に示すように、浮遊ゲート４のビット線に垂直な方向の断面（図１のＢ−Ｂ´線に沿った断面）においてのみコーナーを丸め、ワード線に垂直な方向（図１のＡ−Ａ´線に沿った断面）の断面では丸まることはない。そのため、後酸化によるゲート丸めの場合より第２ゲート絶縁膜１３の容量低下つまりカップリング比低下を抑制することができる。
【００２９】
（第２の実施形態）
次に、第２の実施形態に係るＮＡＮＤセル型フラッシュメモリのセルアレイの製造工程について説明する。図面上の形態としては、第１の実施形態と同様になるので、図２乃至図１３を使用して説明する。
【００３０】
まず、図２乃至図７までは、第１の実施形態と同様に行なう。続いて、シリコン窒化膜５との選択比が小さいエッチング処理で埋め込み絶縁膜８の高さを下げた後、シリコン窒化膜５を剥離するためのウエット処理を行う（図８）。このようにして形成した素子分離構造の上に第２のゲート絶縁膜９を形成した後（図９）、第１の実施形態と同様に、図１０乃至図１３の工程を実施する。
【００３１】
このようにシリコン窒化膜５との選択比が小さいエッチング条件で埋め込み絶縁膜８の高さを下げることで、シリコン窒化膜と浮遊ゲート４の特にコーナー部がエッチングされ丸くなるという効果がある（図８参照）。選択比の小さいエッチング条件としては、例えばＲＩＥで用いるＣ4Ｆ8の流量比を小さくする方法がある。そして、浮遊ゲート４の曲率半径ｒが第２のゲート絶縁膜９の膜厚ｄの１／２と同じかそれ以上になる（ｒ／ｄ≧０．５）とコーナー部にかかる電界が下がり、特に１以上の場合は第２のゲート絶縁膜９のリーク電流を劇的に下げることが可能となる。
【００３２】
さらに、後酸化膜１３の形成方法を変えることで浮遊ゲート４の曲率半径を大きくする従来の技術と異なり、第２の実施形態においても、ＦＩＧ．１６と同様に、浮遊ゲート４のビット線に垂直な方向に沿った断面（Ｂ−Ｂ’断面図）でのみコーナーを丸め、ワード線に垂直な方向に沿った断面（Ａ−Ａ’断面図）ではコーナーが丸まることはない。そのため、後酸化によるゲート丸めの場合より第２ゲート絶縁膜９の容量低下つまりカップリング比低下を抑制することができる。
【００３３】
図１７（ａ）に、本実施形態のゲート構造と、従来のゲート構造とのリーク電流の比較を示す。横軸は、第２ゲート絶縁膜９の酸化膜換算膜厚、縦軸は制御ゲート１０と浮遊ゲート４との間に１４Ｖをかけた際の第２ゲート酸化膜９に流れるリーク電流密度（Ａ／ｃｍ2）である。図１７（ａ）中に（b）と記されているカーブは、図１７（ｂ）に示すように、第１のゲート電極４の上部コーナー部が丸められた本発明のゲート構造を示し、（c）と記されたカーブは、図１７（ｃ）に示すように、第１のゲート電極４´の上部コーナー部が鋭角な比較例のゲート構造を示す。本実施形態の構造を採用することにより、リーク電流が１桁低下することが分かる。
【００３４】
第１及び第２の実施形態においては、浮遊ゲートの上部コーナー部におけるリーク電流の抑制について述べたが、積層ゲート構造では、リーク電流はコーナー部に限られるものではなく、平坦部の凹凸においても同様な問題が生じる。また、コーナー部もミクロに見れば、複数の凹凸からなる場合もある。第３の実施形態以降では、このような問題を抑制する技術について述べる。
【００３５】
（第３の実施形態）
図１８、１９に、不揮発性半導体記憶装置の断面をあらためて示す。図１６において言及したビット線に垂直な方向に沿った断面図（Ｂ−Ｂ´断面図）が図１８、ワード線に垂直な方向に沿った断面図（Ａ−Ａ´断面図）が図１９である。ここで図１８は、浮遊ゲート電極４上で電極間絶縁膜９が接する箇所を示すが、電極間絶縁膜９は平面ではなく断面逆Ｕの字型に三次元化しており、積層ゲート電極間のキャパシタンスを増加させている。このように、三次元化を行うと、浮遊ゲート電極４の凸部にゲート電極間絶縁膜が接し、コーナー部Ｃが存在することになる。このコーナー（凸）部を模式的に示したのが図２０（ｂ）である。曲率半径をrとし、電極間絶縁膜９の膜厚（シリコン酸化膜換算膜厚）をdとして、電極間絶縁膜に流れるリーク電流密度との関係を調べた結果を図２０（ａ）に示す。なお、この試料のゲート長Ｌは９０ｎｍである。
【００３６】
図２０（ａ）において、横軸はｒ（ｎｍ）／ｄ（ｎｍ）、縦軸は制御ゲート１０と浮遊ゲート４との間に−１２Ｖをかけた際の電極間絶縁膜９に流れるリーク電流密度（Ａ／ｃｍ2）である。浮遊ゲートエッチング時のＲＩＥの条件を変化させること、さらにはＲＩＥ時のマスク材の膜厚を調整することなどを行うことで、曲率半径を変化させている。図２０（ａ）よりｒ／ｄが１よりも小さくなると、徐々にリーク耐性が劣化することが分かる。これは曲率半径が小さくなり、コーナー端部に電界が集中すると、ゲート電極間絶縁膜における電子のトンネル確率が高くなるのが原因である。曲率半径がある程度大きい方が、リーク的には良好であるが、その目安として、前述の図１４に関連して述べたようにｒ／ｄが０．５以上（好ましくはｒ／ｄが１以上）であれば有効である。
【００３７】
現状、電極間絶縁膜厚dは、１４〜１６ｎｍを多くの場合用いている。その場合、ｒ／d値を１以上とするには、ｒも１４ｎｍ以上が必要となる。今後、セルサイズが小さくなるに従い、三次元構造の浮遊ゲート電極形状において、平坦部面積が小さくなってくる。このｒ／ｄ値の制御が非常に重要となる。
【００３８】
図２１は、横軸はビット線方向のゲート幅Ｗ（ｎｍ）、縦軸は制御ゲート１０と浮遊ゲート４との間に−１２Ｖをかけた際の電極間絶縁膜９に流れるリーク電流密度（Ａ／ｃｍ2 ）である。ゲート絶縁膜の厚さは、シリコン酸化膜換算（ＥＯＴ）で１４ｎｍとしている。ｒ／ｄ＝０．１〜０．２の場合は、電極上面コーナー部は非常に尖っていて、ゲート幅が短くなるとリーク電流は急激に増加する。これに対し、ｒ／ｄ〜１．２５の場合は、ゲート幅が小さくなるに連れて緩やかに増加する。曲率半径とキャパシタ表面積は、ＴＥＭ画像の解析から算出したものであることから、若干の誤差は含まれるものの、定性的な挙動は表現出来ていると考えている。
【００３９】
コーナー部が尖っている場合、ゲート幅減少につれリーク電流は増大し、それは９０ｎｍ以下で顕著となる。リーク電流の主なパスはコーナー部であるが、ゲート幅Ｗが大きい場合、電極面積は大きいことから、リーク電流をキャパシタ面積で割った電流密度としては、低い値を示すことになる。
【００４０】
これに対してゲート幅Ｗが小さくなると、電流密度としては増加する。ゲート幅Ｗが小さい場合、リーク電流はほとんどがコーナー部で流れる。従って、ゲート長９０ｎｍ以下では、ｒ／ｄ≧１とする効果は非常に大きい。
【００４１】
ここで浮遊ゲート電極には多結晶シリコンが良く用いられるのであるが、その多結晶シリコン表面には細かい凹凸があり、曲率半径が非常に小さい凸部も存在する。この凸部もリーク耐性を劣化させる要因である。しかしながらこの凹凸は、図１８のコーナー部Ｃよりは、リーク耐性劣化への影響は小さい。
【００４２】
図２２に浮遊ゲート電極４のコーナー部と多結晶シリコン表面の凹凸部への電界集中の模式図を示す（電気力線２０を点線で示す）。上部の制御ゲート電極１０付近の電気力線密度、つまり電界は同じであるのに対し、特にコーナー部へ集中する電気力線の密度は大きい。これに対して、多結晶シリコン表面においては、一つの凸部に電気力線が集中しないことから、局所的な電界集中は発生しにくい。電界集中の度合いが、電極コーナー部と表面凹凸部では異なると言える。
【００４３】
然しながら、図２３に、電極間絶縁膜厚（シリコン酸化膜換算膜厚）dと多結晶シリコン表面のラフネスＰＶ（Peak to Valley）との比率と、リーク電流との関係を示す。横軸はｄ（ｎｍ）／ＰＶ（ｎｍ）、縦軸はＪ−Ｖ特性において−１２Ｖでのリーク電流密度（Ａ／ｃｍ2 ）である。なお、この場合のビット線方向のゲート長Ｌは９０ｎｍである。多結晶シリコン表面へのアルカリ洗浄時間を変化させてＰＶ値が異なる多結晶シリコン表面を形成している。図より、ｄ／ＰＶの値が２以下で、リーク電流密度が急激に上昇することが分かる。浮遊ゲート電極の表面コーナー部は、特にこの部分には電界集中が起こることから、表面ラフネス変化に対してリーク耐性が敏感に変化する。角部において表面ラフネスを制御することが、リーク耐性を向上させるのに非常に重要であると言える。ｒ／ｄを１以上とした状態で、ｄ／ＰＶ値を２以上とすることで、リーク耐性劣化は最小限に抑えられる。
【００４４】
さらには、コーナー部を構成する多結晶シリコンの結晶粒において、凸となる箇所の曲率をｒ’とすると、その曲率をｒ’／ｄ≧１とすることでリーク耐性劣化は生じない。ｒ’／ｄとする箇所は、上部電極に一番近い凸部の先端形状である。なお曲率半径ｒ’の制御であるが、表面を一度、ラジカル酸化を行うことで、凸部は平坦化され、ｒ’は増大する。上部電極に一番近い凸部のｒ’／ｄ≧１は十分満たせる。さらに浮遊ゲート電極加工時における反応性イオンエッチング処理においても、角部は丸まり、ｒ’／ｄ≧１を実現することが出来る。
【００４５】
なおここで、現状の電極間絶縁膜厚dは、１４〜１６ｎｍを多くの場合用いている。その場合、ｄ／ＰＶ値を２以上とするには、ＰＶ値は７〜８ｎｍ以下とする必要がある。通常、浮遊ゲートには、多結晶シリコンを用いるが、様々な熱工程を経た後、その表面モフォロジーは荒れ、ＰＶ値は７ｎｍ以上となることが通例である。多結晶シリコン表面ラフネスを減少させる手法が必要となる。
【００４６】
そこで、ｒ／ｄ値が１以上で、ｄ／ＰＶ値が２以下となる、不揮発性半導体記憶装置の形成方法を図２４〜２９に示す。これらの図はワード線に垂直方向の断面図（図１のＡ−Ａ´線に沿った断面図）である。理解を容易にするために、第１の実施形態と同一部分には同一番号を付す。
【００４７】
まず、シリコン基板１上に熱酸化法を用いてシリコン酸化膜２を形成する（図２４）。このシリコン酸化膜２をＮＨ3 ガスにて窒化することでシリコンオキシナイトライド膜３とする（図２５）。このシリコンオキシナイトライド膜３上にＣＶＤ法を用いて不純物としてリンが添加された非晶質シリコン膜４を形成する。この非晶質シリコン膜４は、後の熱工程にて結晶化が行われ、電荷蓄積層としての浮遊ゲート多結晶シリコン電極となる。
【００４８】
なお平坦化の為に、非晶質シリコン膜４を多結晶化させる際に、以下の処理を行う。非晶質シリコン膜４に対し、４００℃のラジカル酸素雰囲気にてシリコン酸化膜を形成した後、９００℃程度の熱工程をかける。表面ラフネス増加を抑制するのに、この低温ラジカル酸化が非常に有用である。
【００４９】
シリコン酸化膜を形成するのは、シリコン中のドーパントの外方拡散を防ぐ為であると共に、後の９００℃の熱工程における表面シリコン原子のマイグレートを防ぎ、表面荒れを抑制出来る。４００℃での酸化においては、シリコンは非晶質のままである。このシリコンが非晶質の状態にて、表面へラジカル酸化処理を行い、その後に結晶化させることで表面荒れを抑制出来るという知見は新しいものである。酸化温度は、非晶質シリコンが結晶化しない５５０℃以下であれば良く、引き続いての結晶化熱処理工程は、７００℃以上であれば良い。
【００５０】
さらに、９００℃の熱工程により、結晶粒の成長は十分に行われ、これら工程よりも後の熱工程において著しい結晶粒成長は見られない。なお本実施形態では、シリコン酸化膜形成時、ラジカル酸化種を用いた酸化を用いた。それに対し、分子状酸素での酸化処理の場合、多結晶シリコン中のドーパント濃度不均一に起因する、局所的な酸化レートの差が発生し、逆に表面が荒れてしまう。
【００５１】
最後に、浮遊ゲート多結晶シリコン膜４の表面にラジカル酸化で形成したシリコン酸化膜を、弗酸にて剥離する。なおフッ酸薬液も、多結晶シリコン表面を荒らす要因となる。フッ酸薬液または超純水など、洗浄処理において用いられる薬液だが、液中のＯＨイオンにより、シリコン表面がエッチングされる。そのエッチングレートは、面方位により異なることから、酸化膜剥離の洗浄処理を行うだけで、多結晶シリコン表面のラフネスは増加する。そこで薬液処理時の表面荒れを抑制するには、なるべくＯＨ量が少ない低ｐＨの溶液を用いることが必要となる。例えば、酸化膜剥離時には、希弗酸と塩酸の混合溶液を用いること、さらには純水リンス処理時間を短くすることなどである。
【００５２】
以上、浮遊ゲートに用いられる多結晶シリコンの結晶粒サイズの安定化、表面をなるべく荒らさない洗浄等を用いることで、ＰＶは７〜８ｎｍ以下とすることが可能となる。
【００５３】
続いて、多結晶シリコン膜４上に電極間絶縁膜となる第２のゲート絶縁膜９を形成する。第２のゲート絶縁膜９は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸化物薄膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸窒化物膜、以上の薄膜のうち何れか単層膜、あるいは前記薄膜の２つ以上を含む積層構造で構成することができる。この絶縁膜９上にＬＰＣＶＤ法を用いて、不純物としてリンが添加された多結晶シリコン膜１０を形成する。この多結晶シリコン膜１０は、後に制御ゲート電極として機能するゲート多結晶シリコンである。このゲート多結晶シリコン膜１０上にＬＰＣＶＤ法でシリコン窒化膜１１を形成する（図２６）。さらにシリコン窒化膜１１上にフォトレジスト１２を塗布する。リソグラフィー法を用いて所望のパターンに加工し（図２７）、続いてフォトレジスト１２を除去する。シリコン窒化膜１１をマスクにして制御ゲート多結晶シリコン膜１０、浮遊ゲート絶縁膜９及び浮遊ゲート多結晶シリコン膜４を順次、垂直方向にエッチングする（図２８）。さらにソース、ドレインを形成するために、イオン注入によって、リン（Ｐ）をシリコン基板内に注入し、熱アニールにより活性化させ、不揮発性半導体記憶装置を完成する（図２９）。
【００５４】
以上のよう積層ゲート電極を形成することにより、浮遊ゲート電極の表面モフォロジーが制御され、浮遊ゲート絶縁膜のリーク耐性が高まり、電気的信頼性が著しく向上する。
【００５５】
以上、本発明を実施形態を通じて説明したが、本発明によれば、第２のゲート絶縁膜（電極間絶縁膜）を通してのリーク電流を抑制し、電気的信頼性を向上することができる。また、本発明は上記の実施形態に限定されるものではない。例えば、第１の実施形態では、ＮＡＮＤフラッシュを例にとり説明したが、例えば、浮遊ゲートに電荷蓄積層としてのシリコン窒化膜を使用したＭＯＮＯＳ等についても適用可能である。
【００５６】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【符号の説明】
【００５７】
１…シリコン基板
２…シリコン酸化膜
３…シリコンオキシナイトライド膜（第１のゲート絶縁膜）
４…（第１の）多結晶シリコン膜（浮遊ゲート）
５…シリコン窒化膜
６…シリコン酸化膜
７…フォトレジスト
８…埋め込み絶縁膜
９…第２のゲート絶縁膜
１０…（第２の）多結晶シリコン膜（制御ゲート）
１１…シリコン窒化膜
１２…フォトレジスト
１３…シリコン酸化膜
１４…不純物注入層
２０…電気力線
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
前記複数のメモリセル素子の間を埋める埋め込み絶縁膜と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部が曲面を有し、前記埋め込み絶縁膜の上面は前記電荷蓄積層の側面部に位置し、前記第２のゲート絶縁膜が前記電荷蓄積層の上面から前記曲面を介して前記埋め込み絶縁膜の上面に延在し、前記埋め込み絶縁膜の前記上面の全面と接しており、前記上部コーナー部が前記第１のゲート絶縁膜の上方にあることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径が、前記ワード線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径よりも大きく、前記上コーナー部が前記第１のゲート絶縁膜の上方にあることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ビット線に垂直な方向に沿った断面において、前記電荷蓄積層の上部コーナー部の曲率半径をｒ、前記第２のゲート絶縁膜の酸化膜換算膜厚をｄとするとき、ｒ／ｄが０．５以上であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層が表面凹凸部を有し、前記第２のゲート絶縁膜のシリコン酸化膜換算膜厚ｄと、前記電荷蓄積層の表面凹凸部の頂上から谷までの距離ＰＶとの比率ｄ／ＰＶが２以上であることを特徴とする請求項乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸化物膜からなる膜群のいずれかの膜、あるいは前記膜の２つ以上を含む積層構造から形成されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【請求項１】
半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
前記複数のメモリセル素子の間を埋める埋め込み絶縁膜と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部が曲面を有し、前記埋め込み絶縁膜の上面は前記電荷蓄積層の側面部に位置し、前記第２のゲート絶縁膜が前記電荷蓄積層の上面から前記曲面を介して前記埋め込み絶縁膜の上面に延在し、前記埋め込み絶縁膜の前記上面の全面と接しており、前記上部コーナー部が前記第１のゲート絶縁膜の上方にあることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に行列状に形成された複数のメモリ素子と、
同一列方向の前記複数のメモリ素子に選択的に接続される複数のビット線と、
同一行方向の前記複数のメモリ素子に接続される複数のワード線と、
を具備し、前記複数のメモリ素子の各々は、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御電極とを具備し、
前記ビット線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径が、前記ワード線に垂直な方向に沿った断面における前記電荷蓄積層の上部コーナー部の曲率半径よりも大きく、前記上コーナー部が前記第１のゲート絶縁膜の上方にあることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ビット線に垂直な方向に沿った断面において、前記電荷蓄積層の上部コーナー部の曲率半径をｒ、前記第２のゲート絶縁膜の酸化膜換算膜厚をｄとするとき、ｒ／ｄが０．５以上であることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積層が表面凹凸部を有し、前記第２のゲート絶縁膜のシリコン酸化膜換算膜厚ｄと、前記電荷蓄積層の表面凹凸部の頂上から谷までの距離ＰＶとの比率ｄ／ＰＶが２以上であることを特徴とする請求項乃至３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記第２のゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、Ａｌ、Ｈｆ、Ｚｒ、Ｌａの少なくとも一つを含む金属酸化物膜からなる膜群のいずれかの膜、あるいは前記膜の２つ以上を含む積層構造から形成されていることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１２−４４２２９（Ｐ２０１２−４４２２９Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１１−２６２０４９（Ｐ２０１１−２６２０４９）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【分割の表示】特願２００７−１５５６７６（Ｐ２００７−１５５６７６）の分割
【原出願日】平成１９年６月１２日（２００７．６．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【分割の表示】特願２００７−１５５６７６（Ｐ２００７−１５５６７６）の分割
【原出願日】平成１９年６月１２日（２００７．６．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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