【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第１の絶縁膜上に設けられた第１のフローティングゲート部分、第１のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第１および第２のフローティングゲート部分に対して窪んでいる。 （もっと読む）

【課題】ゲート電極間絶縁膜のリーク電流を抑制し、電気的信頼性を向上した不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板上に行列状に形成された複数のメモリ素子と、同一列方向のメモリ素子に選択的に接続される複数のビット線と、同一行方向のメモリ素子に接続される複数のワード線とを具備し、各メモリ素子は、半導体基板上に順次形成された第１のゲート絶縁膜、電荷蓄積層、第２のゲート絶縁膜、制御電極と、電荷蓄積層の対向する側面に沿って、前記シリコン基板上面に形成された１対の不純物注入層とを具備し、ビット線に垂直な方向に沿った断面における電荷蓄積層の上部コーナー部が曲面を有し、上部コーナー部が前記第１のゲート絶縁膜の上方にある。 （もっと読む）

【課題】マルチドットフラッシュメモリの書き込み／消去の低消費電力化を図る。
【解決手段】本発明の例に係わるマルチドットフラッシュメモリは、書き込み／消去の対象となる選択されたフローティングゲートの左側に存在するビット線ＢＬ１３，ＢＬ１２，ＢＬ１１，…の電位V2(1), V2(2), V2(3),…を、V2(1)>V2(2)>V2(3)>…とし、選択されたフローティングゲートの右側に存在するビット線ＢＬ１４，ＢＬ１５，ＢＬ１６，…の電位V1(1), V1(2), V1(3),…を、V1(1)<V1(2)<V1(3)<…とする。但し、V2(1)は、プラス電位、V1(1)は、マイナス電位である。また、ビット線の電位は、選択されたフローティングゲートから離れるに従い、０Ｖに収束する。 （もっと読む）

【課題】書き込み・消去を高速化したり、或いはデータの保持特性を向上させる不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供する。
【解決手段】チャネルと前記チャネルの両側に設けられたソース・ドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、浮遊電極と、第２の絶縁膜と、ゲート電極と、を有する不揮発性半導体記憶装置の駆動方法であって、前記浮遊電極に第１の極性の電荷が注入された状態とするために、前記半導体層と前記ゲート電極との間に、前記第１の極性の電荷を前記第２の絶縁膜に注入する第１の電位差を与え、その後、前記第１の極性と逆極性の第２の極性の電荷を前記第２の絶縁膜に注入する第２の電位差を与え、その後、前記第１の極性の電荷を前記浮遊電極に注入する第３の電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法。 （もっと読む）

【課題】不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置を提供する。
【解決手段】マイクロコンピュータは、内部バス６８と、前記内部バスに結合されている中央演算部６１と、前記内部バスに結合された不揮発性メモリ６３とを含む。前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。前記第１回路のゲート耐圧は前記第２回路のゲート耐圧より低い。 （もっと読む）

【課題】半導体基板上にポリシリコン膜を形成した後、熱処理工程条件を調節して実施することにより、ポリシリコン膜の粒子サイズの増加を抑制することができるフラッシュメモリ素子等の半導体メモリ素子の形成方法を提供する。
【解決手段】半導体基板３００上にトンネル絶縁膜３０２を形成する段階と、トンネル絶縁膜３０２上に、高融点の金属物質を含むシリコン膜３０４を形成する段階とを含む。シリコン膜３０４に高融点の異種金属を混合することにより、後続で行う熱処理工程の際に、シリコン膜３０４内の応力を減少させて粒子成長を抑制することができるので、ナノサイズの粒子を形成して、半導体メモリ素子の電気的特性を向上させることができる。 （もっと読む）

【課題】多結晶シリコンの空乏化を抑制して微細化ができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】多結晶シリコンからなる第１の層を有する制御ゲート電極を備え、前記第１の層は、不純物を含んだ多結晶シリコンからなる第１の膜をエッチバックしてその膜厚を減らしたものであって、前記第１の膜の不純物活性化率を保持していることを特徴とする半導体装置が提供される。また、絶縁膜上に設けたアモルファスシリコン膜を熱処理して、不純物を含んだ多結晶シリコンからなる第１の膜を形成する工程と、前記第１の膜をエッチバックして、前記第１の膜の膜厚を減らす工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】非常に小さい幾何学的特徴をもつナノ構造のデバイスを製作することができる改善された方法を提供すること。
【解決手段】予め決められた形状をもつ一又はそれより多い電気的に帯電された部位を、半導体基板の表面又は半導体基板の不動態化表面である第一の表面上に形成する工程であって、その際、前記一又はそれより多い部位に対応する前記第一の表面の部分と固体材料の道具(9)とを、前記道具と前記第一の表面との間で電荷を移動させるように接触させる工程；
第二の材料の粒子(7)を、前記一又はそれより多い電気的に帯電された部位の近くに流れるようにし、該電気的に帯電された部位の極性に対する該電荷の極性により、該粒子(7)を前記一又はそれより多い電気的に帯電された部位にひきつけるか又は反発させることによって、該粒子(7)を上記形成工程において提供された電気的に帯電された部位に一致させて第一の表面上に堆積させる工程；及び
該堆積させた粒子を使用して、ナノメートルサイズのフィラメント若しくは粒子の鎖(148)、カーボンナノチューブのアレイ若しくはフィラメント(158)、又は半導体性材料若しくは磁性材料のフィラメント若しくはナノロッド(168)をつくる工程、
を含む方法によって、半導体基板の表面又は半導体基板の不動態化表面上にナノ構造を形成する。 （もっと読む）

【課題】粒状結晶シリコン膜の長所である小さなグレイン、良好な界面平坦性、ボロンのシリコン基板への拡散防止効果を維持しつつ、柱状結晶シリコン膜単層で形成した場合に匹敵する良好なカバレッジ特性を実現することが可能なように改良されたシリコン膜を有する半導体装置を提供することを主要な目的とする。
【解決手段】本発明にかかる半導体装置は、積層シリコン膜を有する半導体装置であって、上記積層シリコン膜は、粒状結晶のシリコン膜で形成された最上層２及び最下層１と、上記最上層２と上記最下層１との間に設けられ、柱状結晶のシリコン膜３ａを含む中間層３とを備える。 （もっと読む）

【課題】半導体装置の高集積化を達成する。
【解決手段】第１導電型の半導体基板上に第１ゲート絶縁膜４を介して形成された浮遊ゲート７と、前記半導体基板上に第２絶縁膜を介して形成された第２電荷保持領域と、第1方向に延在し、前記第１電荷保持領域の上に第２ゲート絶縁膜５を介して形成された制御ゲート８と、前記第１方向に延在し、前記第２電荷保持領域の上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、第２方向に延在し、前記第1及び第２ゲート電極と交差するように前記半導体基板上に形成された半導体層１０とを具備し、前記半導体層は、第２導電型のｎ型導電領域３が形成される。 （もっと読む）

【課題】 ナノ結晶シリコン量子ドットメモリ装置と関連する製造方法を提供する。
【解決手段】 ナノ結晶シリコン量子ドットメモリ装置の製造方法は、シリコン基板活性層１０４上にゲート酸化膜１０８を形成する工程と、ゲート酸化膜１０８上に多結晶シリコン／二酸化シリコン積層膜１１２を含むナノ結晶シリコンメモリ膜１１０を形成する工程と、ナノ結晶シリコンメモリ膜１１０上にコントロール酸化膜１１８を形成する工程と、コントロール酸化膜１１８上にゲート電極１２０を形成する工程と、シリコン活性層１０４にソース／ドレイン領域１２２，１２４を形成する工程とを有する。ナノ結晶シリコンメモリ膜１１０はＣＶＤ法を用いて非晶質シリコン層を堆積し、非晶質シリコン層の一部を熱酸化処理することによって形成される。非晶質シリコン層の堆積及び熱酸化処理は繰り返され、複数層の多結晶シリコン／二酸化シリコン積層膜を形成する。 （もっと読む）

【課題】半導体記憶装置の、例えば情報記憶保持期間等の情報記憶特性を向上する。
【解決手段】半導体記憶装置は、半導体基板に形成されたＰ型ウエル領域５と、Ｐ型ウエル領域５を挟むように形成されたソース領域２およびドレイン領域３と、Ｐ型ウエル領域５上に第一の絶縁膜１０を介して形成された電荷保持部１と、電荷保持部１上に第二の絶縁膜１１を介して形成されたゲート電極４とを備えている。電荷保持部１は、常温での荷電粒子６の分布状態を保持し得る絶縁体からなり、また、電荷保持部１では、内部の荷電粒子の異なる分布状態を保持することによって情報を記憶するようになっている。 （もっと読む）

電子デバイスは、ゲート線、ビット線、またはこれらの組合せに接続されたメモリセルを含む。１つの実施形態では、少なくとも２つのメモリセルのセットは第１の方向（例えば、行または列）に沿って実質的に配向される。第２のゲート線２７４１に比して第１のゲート線２７０２は、メモリセルのより少ない行または列に電気的に接続される。例えば、第１のゲート線は第１のメモリセルのセットのみに電気的に接続され、第２のゲート線は第２および第３のメモリセルのセットに電気的に接続される。別の実施形態では、第２のビット線に比して第１のビット線は、メモリセルのより少ない行または列に電気的に接続される。さらに別の実施形態では、別のメモリセルのセットが、第１の方向に対して実質的に直交する別の方向に実質的に沿って配向される。
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スプリットゲート記憶装置には、第１ゲート誘電体に接触した第１ゲート電極と、第２ゲート誘電体に接触した第２ゲート電極とが含まれる。第１拡散領域は、半導体基板中に画成された溝（１０８）の一部の下に横たわり、第２拡散領域は、基板（１０２）の上部を占有する。第１ゲート誘電体（１１０）は、溝を内張りする。第１及び第２ゲート誘電体の内の１つには、一層の不連続記憶素子（ＤＳＥ）（１２０）が含まれ、第１及び第２ゲート電極の内の１つは、少なくとも部分的に溝内に配置される。一事例では、第１ゲート電極は制御ゲートであり、第１誘電体は一層のＤＳＥを含む。他の事例では、第１ゲート電極は選択ゲートであり、第２誘電体は一層のＤＳＥを含む。第２ゲート誘電体は基板の上面全体に横たわる。
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【課題】半導体膜のチャネル領域の端部におけるゲート絶縁膜の段切れや薄膜化により生じる半導体膜とゲート電極とのショートやリーク電流を抑制する半導体装置および当該半導体装置の作製方法の提供を課題とする。
【解決手段】基板上に連続して設けられた半導体膜と、半導体膜の上方にゲート絶縁膜を介して設けられた導電膜と、導電膜と重ならない半導体膜に形成されたソース領域及びドレイン領域と、導電膜の下方に位置する半導体膜であってソース領域とドレイン領域の間に形成されたチャネル領域とを有する複数の薄膜トランジスタと、導電膜と重ならない半導体膜であってソース領域及びドレイン領域と隣接して設けられた不純物領域とを有し、導電膜をチャネル領域及びチャネル領域に隣接する半導体膜上に設ける構成とする。 （もっと読む）

【課題】 情報の保持時間を確保できる半導体メモリを提供する。
【解決手段】 半導体メモリは、第１面を有する半導体基板１を有する。第１絶縁膜４ａは、第１面上に設けられ、第１面と離れた位置に第１面内の第１方向に広がりを持つ溝１１を有する。第２絶縁膜４ｂは、溝の開口を塞ぐように第１絶縁膜上に形成される。複数の微粒子１２が、溝内に設けられる。ゲート電極Ｇ１は、溝の上方において第２絶縁膜上に設けられる。チャネル領域は、溝の下方の半導体基板の表面に設けられ、溝の第１方向における長さより短い第１方向における長さを有する。１対のソース／ドレイン領域Ｓ／Ｄが、チャネル領域を挟むように半導体基板の表面に設けられる。 （もっと読む）

【課題】
ナノドットを均一に形成することで，高信頼のナノドットメモリを提供する。また，トンネル絶縁膜にシリコン酸化膜代替材料を採用することにより，高速，高信頼のナノドットメモリを提供する。
【解決手段】
シリコンあるいはゲルマニウム基板，好ましくはシリコンあるいはゲルマニウムの(111)基板上にHfO₂，ZrO₂あるいはCeO₂の高誘電率絶縁膜をエピタキシャル成長させたトンネル絶縁膜と，前記トンネル絶縁膜上に形成されたCoSi₂あるいはNiSi₂のシリサイドナノドットを有することを特徴とする。 （もっと読む）

【課題】 トンネル絶縁膜の特性を確保した上で消去動作後のＶth素分布幅の拡大を防止し、さらに所定の場合デバイス動作速度を向上させることができる半導体装置およびその製造方法を提供する。
【解決手段】 トレンチに絶縁膜を充填して分離絶縁膜５を形成する工程と、分離絶縁膜を保護膜が露出されるまで平坦化する工程と、保護膜を除去して第１ポリシリコン層３と分離絶縁膜５との上に第２ポリシリコン層４を形成する工程とを有し、第１ポリシリコン層形成工程では、第１ポリシリコン層としてノンドープのシリコン層を形成し、第２ポリシリコン層形成工程では、第２ポリシリコン層としてドープトシリコン層を形成するか、またはノンドープシリコン層を形成してその後に不純物を注入するかして、その第２ポリシリコン層中の不純物を、その後の熱履歴により、第１ポリシリコン層へと熱拡散させる。 （もっと読む）

半導体装置１０のゲートカップリング比を増大させるため、超微細結晶等の個別素子２２が浮遊ゲート１６上に析出される。一実施形態において、個別素子２２は、蒸気相中で予め形成され、静電気力によって半導体装置１０に吸着される。一実施形態において、個別素子２２は、それらが吸着されるチャンバとは異なるチャンバ内で予め形成される。更に別の実施例において、同じチャンバが全ての析出工程に使用される。界面層１７は、必要に応じて、浮遊ゲート１６と個別素子２２との間に形成される。
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