改良された表面形状を用いるメモリ構造の形成方法及びその構造。
半導体装置１０のゲートカップリング比を増大させるため、超微細結晶等の個別素子２２が浮遊ゲート１６上に析出される。一実施形態において、個別素子２２は、蒸気相中で予め形成され、静電気力によって半導体装置１０に吸着される。一実施形態において、個別素子２２は、それらが吸着されるチャンバとは異なるチャンバ内で予め形成される。更に別の実施例において、同じチャンバが全ての析出工程に使用される。界面層１７は、必要に応じて、浮遊ゲート１６と個別素子２２との間に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置では、制御ゲート及び浮遊ゲート間の第一キャパシタンスと、浮遊ゲート及び基板間の第二キャパシタンスとの比を大きくすることが望まれている。第１及び第２キャパシタンス間の比は、ゲートカップリング比として知られている。ゲートカップリング比を高くすることで、より小さな外表面が用いることができ、それにより、チップサイズを節約することが望まれる。
【０００３】
ゲートカップリング比を大きくする一つの方法として、不揮発性メモリの浮遊ゲートの幅を拡大することがある。しかし、浮遊ゲートの幅を大きくすると、不揮発性メモリ装置のサイズも大きくなる。更に、浮遊ゲートの幅が大きくなると、浮遊ゲート間のスペースは小さくなる。浮遊ゲートは、通常、共形層を析出して、層のエッチング処理を行うことにより形成される。浮遊ゲート間のスペースが余りに小さい場合、層のあらゆる不要な部分を除去してスペースを形成するため、サブリソグラフィック法が用いられる。サブリソグラフィック法はコストがかかり、製造条件下での制御が困難になる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、ゲートカップリング比を大幅に低下させずに、浮遊ゲートサイズを小さくすることのできる製造工程が必要とされている。
【課題を解決するための手段】
【０００５】
半導体構造は、半導体基板を提供するステップ、半導体基板を覆うトンネル型誘電体を形成するステップ、第一トンネル型誘電体を覆う浮遊ゲートを形成するステップ、第一浮遊ゲート上に複数の個別素子を形成するステップ、予め形成された複数の個別素子を覆う制御誘電体を形成するステップ、及び制御誘電体を覆う制御ゲートを形成するステップによって形成される。更に、界面層は、必要に応じて浮遊ゲートを覆うように形成され、その界面層上に複数の個別素子が形成される。一実施形態において、予め形成された個別素子を提供するステップと、界面層と浮遊ゲートとを覆うように、予め形成された個別素子を半導体基板の表面に吸着させるステップとによって、浮遊ゲート上に複数の個別素子が形成される。詳細な説明及び別の方法や得られる構造については、図を参照すれば、更に詳しく理解することができる。
【発明を実施するための最良の形態】
【０００６】
本発明は、実施例を用いて説明されるが、添付の図面には制限されない。図中、同じ記号は同じ構成要素を示す。
図中の要素が簡便さや明瞭さを期して示され、必ずしも実寸に従い図示されていないことは、当業者にとって明らかである。例えば、図中の構成要素の寸法は、本発明の実施形態の理解を一層深めるため、他の構成要素と比較して誇張されていることがある。
【０００７】
図１は、半導体装置１０（例えば、不揮発性メモリ装置）の一部を示し、半導体装置１０は、マスク１８、浮遊ゲート１６、トンネル型誘電体１４、及び（分離）溝１１を形成するためにパターン化された半導体基板１２を備えている。半導体基板１２は、任意の半導体材料又は材料を組み合わせたものからなり、例えば、ヒ化ガリウム、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン、それらを組み合わせたものからなる。トンネル型誘導体１４、浮遊ゲート１６、及びマスク１８は、溝１１を形成する前に半導体基板１２上に形成される。トンネル型誘電体１４は、熱成長、熱拡散又は熱蒸着（例えば、化学蒸着（ＣＶＤ））やそれらを組み合わせて形成された二酸化ケイ素、トラップされていない窒化ケイ素、任意の他の適切な絶縁材料、又はそれらの組み合わせからなる。一実施形態において、トンネル型誘電体１４の厚さは、約５〜１５ｎｍの範囲に設定されている。トンネル型誘電体１４上に形成される浮遊ゲート１６は、ポリシリコン、金属（例えば、チタン）、他の任意の導電性材料（例えば、窒化チタン）又はそれらの組み合わせからなる。浮遊ゲート１６は、例えばＣＶＤ等の任意の析出法により形成され、浮遊ゲート１６の厚さは、約５０〜２００ｎｍの範囲に設定されている。
【０００８】
浮遊ゲート１６を形成した後、マスク１８は、半導体装置１０上に析出される。マスク１８は、一つ以上の層を含む。一実施形態において、マスク１８は、ハードマスク（例えば、窒化物）やフォトレジスト材料からなる。マスク１８は、当業者にとって公知の従来の方法を用いてパターン形成される。一実施形態では、マスク１８を用いて、下層の浮遊ゲート１６及びトンネル型誘電体１４の両方をパターン形成し、溝を形成するため、半導体基板１２をエッチング処理する。一実施形態において、ＣＦ４を用いて、浮遊ゲート１６、トンネル型誘電体１４及び半導体基板１２を（ドライ）エッチング処理するが、他の化学反応を用いてもよい。更に別の実施形態では、ウエットエッチング処理が用いられる。溝１１の側壁は、傾斜壁として図１に示され、エッチング処理時に形成され、使用される処理によって異なる。一実施形態において、溝１１の幅は、約１００〜３００ｎｍの範囲に設定さで、溝１１の深さは、約２００〜５００ｎｍの範囲に設定されている。
【０００９】
図１に示すように、浮遊ゲート１６は溝１１に自己整合することから、浮遊ゲート１６間の距離は、浮遊ゲート１６間の材料をリソグラフィ処理して除去するため、十分に広くされている。また、そうした自己整合により、浮遊ゲートと溝１１とが重なり合って生じる他の問題を回避することができる。しかしながら、浮遊ゲート１６を溝１１に自己整合させるように浮遊ゲート１６の幅を小さくすると、ゲートカップリング比を低下させてしまう。しかし、以下に説明するように、個別素子を形成することによって、浮遊ゲート１６の表面形状を改良し、ゲートカップリング比を増大させることができる。従って、浮遊ゲート幅によるゲートカップリング比の低下が、浮遊ゲート１６の表面形状の改良によるゲートカップリングの増大によって相殺されることが明らかにされる。
【００１０】
以下に示す浮遊ゲートの表面形状の改良は、任意の浮遊ゲートで用いることができ、また、利点を得ることができる。このように、浮遊ゲートが自己整合するのではなく、その代わりに、溝に重ね合わせてから形状を改良することによって、ゲートカップリング比を増大させることになる。
【００１１】
溝１１の形成後、溝充填材料２０は、半導体装置１０上に形成される。一実施形態において、溝充填材料２０は、ＣＶＤを用いて蒸着されるが、物理蒸着（ＰＶＤ）等の他の析出法を用いてもよい。溝充填材料２０は、二酸化ケイ素、任意の誘電体又はそれらの組み合わせからなる。一実施形態において、溝充填材料２０の析出後、溝充填材料２０は、図２に示すように、化学機械研磨（ＣＭＰ）を用いて、マスク１８の頂部と同一平面にされる。
【００１２】
溝充填材料２０の平坦化後、マスク１８は、従来の方法を用いて除去される。例えば、マスク１８が窒化物の場合、ウェットストリップ（例えば、リン酸）を使用してもよい。次に、個別素子２２が、浮遊ゲート１６上に形成される。個別素子２２は、ナノクラスタ、超微細結晶、個別記憶素子、表面増強個別素子等やそれらの組み合わせからなる。個別素子２２は、半導体材料（例えば、ケイ素、ゲルマニウム等やそれらの組み合わせ）、又は導電性材料（例えば、金属か金属合金）からなる。従って、個別素子２２は、導電性を有している。
【００１３】
個別素子２２は、互いに間隔を置いて形成される。即ち、個別素子２２は、互いに物理的に分離されている。一実施形態において、個別素子２２は、平均して少なくとも約１０ｎｍ、より具体的には、平均して約２０〜４０ｎｍの間隔を置いて形成される。個別素子２２の全てが互いに等間隔に形成されなくてもよい。例えば、第一個別素子２２は、第二個別素子２２から約１１ｎｍだけ間隔を置いて形成され、第二個別素子２２は、第三個別素子から約９ｎｍだけ間隔を置いて形成されてもよい。しかし、第一、第二及び第三個別素子２２は、平均して、少なくとも約１０ｎｍの間隔を置いて形成される。
【００１４】
図３〜図６に示すように、二以上の個別素子２２を互いに組み合わせて、一つの大きな個別素子２３を形成してもよいが、この場合、個別素子２２の全てが互いに物理的に接触することはない。一実施形態において、個別素子２２は、約５〜３０ｎｍの直径を有している。個別素子２２の直径は、変更可能であるが、一実施形態において、その変更幅は、平均直径に対して１０％以下に設定されている。
【００１５】
一実施形態において、個別素子２２は、浮遊ゲート１６と同じ材料（例えば、シリコン）からなり、そのことが、個別素子２２の形成を阻害する。即ち、個別素子２２が同じ材料の層上に核を形成する場合、エネルギ上の理由から、個別素子２２は合体し、連続層を形成する。従って、個別素子２２と同じ材料上に形成するには、浮遊ゲート１６の表面と接触する前に、個別素子は核を形成する。従って、個別素子２２は、浮遊ゲート１６と接触する前に予め形成される。一実施形態において、個別素子２２は、ケイ素含有前駆体ガスを高温で熱分解（つまり、ガス相核を形成）した後、ガス／蒸気相中で核を形成する。一実施形態において、前駆体として、シラン（ＳｉＨ４）が使用される。使用温度は、ガス相中でシランをケイ素原子と水素ガスとに分解するのに十分高くすべきである。その後、ケイ素原子は、ガス相中で核を形成し、蒸着及び凝固によって成長する。一実施形態において、ケイ素核の直径は、約５〜３０ｎｍに設定されている。一実施形態において、使用温度は、約９００℃よりも高く、ケイ素含有前駆体の分圧は、約０．１ｍｇＨｇ（０．１Ｔｏｒｒ）よりも大きく設定されている。これらの温度は、ケイ素の一般的な低圧化学蒸着（ＬＰＣＶＤ）法で使用される温度よりも高く設定されている。超微細結晶の形成後、これらは、静電気力によって半導体装置１０に吸着される。これは、核は小さすぎて重力による引力が作用しないためである。析出工程を構成する形成、イオン化、吸着の各段階は、同じ又は別のチャンバやツールで発生させることができる。それとは別の方法として、熱泳動を利用して、ウェハ上に粒子を析出してもよい。温度勾配の存在下で、微小粒子は、高温領域から低温領域へと追いやられる。例えば、低圧力環境下で、ガス原子は、それらの高い運動エネルギにより、高温側で、より高速で、ナノ粒子に作用し、その結果、ナノ粒子をより冷たい領域へと追いやる。このような熱泳動的な運動は、高温雰囲気から極めて低温に維持されたウェハ表面にナノ粒子を析出するために用いられる。
【００１６】
更に別の実施形態において、個別素子２２は、浮遊ゲート１６と異なる材料からなる。例えば、個別素子２２は、金属からなり、浮遊ゲート１６は、ポリシリコンからなり、或いは、その逆であってもよい。本実施形態において個別素子２２を析出するため、核は、上述したように、浮遊ゲート１６表面に核を形成するＬＰＣＶＤ、ＰＶＤ、又は原子層成長法（ＡＬＤ）等の他の任意の方法によって、吸着前に蒸気相中で形成される。従って、個別素子２２は、本実施形態において、ガス相中に核を形成する必要はない。
【００１７】
更に別の実施形態において、界面層１７は、図４に示すように、浮遊ゲート１６上に形成されている。一実施形態において、界面層１７は、例えば二酸化ケイ素等の誘電体からなる。更に別の実施形態において、界面層１７は、導電
性材料（例えば、金属や金属合金）からなる。界面層１７は、好ましくは、電気的透過性を有するように、薄い層（例えば、０．５〜１ｎｍ）とされている。界面層１７が十分に薄い場合、次の高温工程中で合体してボール状になり、半導体装置１０の機能性に影響を及ぼさない。界面層１７は、図１及び図２に関し上述したように、ＣＶＤ、ＰＶＤ、ＡＬＤ、拡散等又はそれらの組み合わせによって、浮遊ゲート１６上に形成され、マスク１８を用いてパターン形成される。それとは別の方法として、界面層１７は、マスク１８を除去した後に形成してもよい。本実施形態において、界面層１７が導電性を有している場合、界面層は、半導体装置１０の領域と電気的に接続されないようにマスク（表示なし）を用いてパターン形成し、除去してもよい。そうでなければ、半導体装置１０の領域は、溝充填材料２０を介して互いに電気的に絶縁される。界面層１７が誘電体であれば、これを除去する必要はない。界面層１７は、ＬＰＣＶＤによる超微細結晶の析出を実施すべく、個別素子２２及び浮遊ゲート１６と異なる材料の層を形成するために存在している。これは、浮遊ゲート１６と接触する前にガス相中で核を形成する個別素子２２を析出するよりもコストがかからない。例えば、浮遊ゲート１６及び個別素子２２がケイ素を含む場合、層１７は、二酸化ケイ素又は窒化ケイ素とすることができる。
【００１８】
更に別の実施形態において、予め形成された個別素子２２は、コロイド溶液で半導体装置上を濡らすことにより同半導体装置１０上に析出させてもよい。コロイド溶液は、溶媒と、予め形成された個別素子とを含有している。一実施形態では、コロイド溶液の均一な分散を促すため、コロイド溶液中に湿潤化促進剤が添加されている。
【００１９】
図３及び図４を参照して説明した前記実施形態において、個別素子２２は、正味の表面積を増加させることで、浮遊ゲート１６の表面形状を改良している。界面層１７が存在する場合それは薄いため、界面層１７が誘電体である場合、離散材料２２は、浮遊ゲートと電気的に絶縁されていない。界面層１７が金属であれば、浮遊ゲートもまた、浮遊ゲート１６とは電気的に絶縁されない代わり、界面層１７を介して浮遊ゲート１６に接続される。浮遊ゲート１６の正味の表面積を増大させることで、ゲートカップリング比が増大する。
【００２０】
図３及び図４に示すように、個別素子２２は、浮遊ゲート１６、及び溝充填材料２０により充填された溝１１を覆うように形成される。個別素子２２は浮遊ゲート１６とは互いに接続又は短絡しないため、溝充填材料２０上の個別素子２２を取り除く必要はない。即ち、個別素子２２は物理学的に互いに分離されているため、浮遊ゲート１６上の個別素子２２を互いに結合する場合に必要なパターン形成工程を省くことにより、製法が簡略化される。例えば、個別素子２２の代わりに連続層を用いる場合、浮遊ゲート１６が共に短絡しないよう溝充填材料２０上に形成される連続層の部分を除去するため、パターン形成工程が必要とされる。
【００２１】
個別素子２２の形成後、図５に示すように、制御誘電体２４は、個別素子２２上に形成される。個別素子２２間のスペースのため、制御誘電体２４の部分は、個別素子間に形成される。制御誘電体２４は、下層に存在する個別素子２２のため、平坦でない表面形状を有している。一実施形態において、制御誘電体２４は、絶縁層や誘電体層、又は多層構造であってもよい。例えば、制御誘電体２４は、酸化物−窒化物−酸化物（ＯＮＯ）スタック（一実施形態において、酸化物は二酸化ケイ素、窒化物は窒化ケイ素）、又はｈｉｇｈ−ｋ（高誘電定数）材料であってもよい。本明細書で使用されるように、ｈｉｇｈ−ｋ材料は、二酸化ケイ素よりも大きな誘電定数を有する材料である。制御誘電体２４は、析出（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等又はそれらの組み合わせ）、熱酸化等、又はそれらの組み合わせによって形成される。
【００２２】
制御誘電体２４の形成後、制御電極（制御ゲート）２６は、半導体装置１０上に形成される。一実施形態において、制御電極２６は、ポリシリコン、金属、他の任意の導電性材料、又はそれらの組み合わせからなる。制御電極２６は、ＣＶＤ、ＰＶＤ、ＡＬＤ等、又はそれらの組み合わせによって形成される。制御電極２４の形成後には、当業者にとって公知な従来の方法が行われる。
【００２３】
ゲートカップリング比を大幅に低下させずに、浮遊ゲートサイズを小さくする製造方法が提供されたことは明らかである。浮遊ゲート間のスペースは、製造方法を用いて取り除くのに十分大きく、また、浮遊ゲートの改良された表面形状は、装置のゲートカップリング比を増大させる。
【００２４】
先の明細書において、本発明を、特定の実施形態を参照して説明した。しかし、当業者にとって、以下の請求項に記載の本発明の範囲から逸脱せずに、種々の修正及び変更を行なえることは明らかである。例えば、浮遊ゲート１６は、溝１１に自己整合する必要はない。従って、明細書及び図面は、制限的な意味ではなく、例示的な意味で考慮すべきである。
【００２５】
特定の実施形態に関して上記の有益性、他の利点及び問題の解決策を説明してきた。しかし、利益性、利点、問題の解決策及び任意の有益性、利点又は解決策をもたらすか、生じ得るか、或いはより顕著にする任意の要素は、特許請求の範囲のいずれか、又は全ての決定的、必要な、又は本質的な特徴として解釈すべきではない。本明細書で使用されるように、“含む”等の用語又はそれらの変形は、幾つかの要素を含む工程、方法、個物又は装置がそれらの要素のみならず、明確には挙げられていない他の要素、又はこれらの工程、方法、個物又は装置に固有の他の要素を含めてもよい。本明細書で使用される“一つ”等の用語は、一つ以上として定義される。しかも、説明及び特許請求の範囲中の“前”、“後”、“上部”、“底部”、“上方”、“下方”等の用語は、必要に応じて、説明目的で使用され、必ずしも、普遍的な相対位置を説明する訳ではない。このように使用される用語は、本明細書に記載の実施形態が例示されるもの、他の方法で本明細書に記載のものとは異なる形態で取り扱えるように、適切な条件下で相互に交換できることは明らかである。本明細書で使用される‘複数’の用語は、二つ以上と定義される。本明細書で使用される‘別の’の用語は、少なくとも第二以上として定義される。本明細書で使用される‘接続’の用語は、必ずしも直接ではなく、必ずしも機械的ではないが、接続されたものとして定義される。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に基づいてトンネル型誘電体、浮遊ゲート、マスク、及び（分離）溝を備える半導体装置の断面図。
【図２】本発明の一実施形態に基づいて溝に溝充填材料を形成した後の図１の半導体装置。
【図３】本発明の一実施形態に基づいて半導体装置上に個別素子を形成した後の図２の半導体装置。
【図４】本発明の別の実施例に基づいて界面層及び個別素子を形成した後の図２の半導体装置。
【図５】本発明の一実施形態に基づいて制御誘電体を形成した後の図３の半導体装置。
【図６】本発明の一実施形態に基づいて制御ゲートを形成した後の図５の半導体装置。
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置では、制御ゲート及び浮遊ゲート間の第一キャパシタンスと、浮遊ゲート及び基板間の第二キャパシタンスとの比を大きくすることが望まれている。第１及び第２キャパシタンス間の比は、ゲートカップリング比として知られている。ゲートカップリング比を高くすることで、より小さな外表面が用いることができ、それにより、チップサイズを節約することが望まれる。
【０００３】
ゲートカップリング比を大きくする一つの方法として、不揮発性メモリの浮遊ゲートの幅を拡大することがある。しかし、浮遊ゲートの幅を大きくすると、不揮発性メモリ装置のサイズも大きくなる。更に、浮遊ゲートの幅が大きくなると、浮遊ゲート間のスペースは小さくなる。浮遊ゲートは、通常、共形層を析出して、層のエッチング処理を行うことにより形成される。浮遊ゲート間のスペースが余りに小さい場合、層のあらゆる不要な部分を除去してスペースを形成するため、サブリソグラフィック法が用いられる。サブリソグラフィック法はコストがかかり、製造条件下での制御が困難になる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従って、ゲートカップリング比を大幅に低下させずに、浮遊ゲートサイズを小さくすることのできる製造工程が必要とされている。
【課題を解決するための手段】
【０００５】
半導体構造は、半導体基板を提供するステップ、半導体基板を覆うトンネル型誘電体を形成するステップ、第一トンネル型誘電体を覆う浮遊ゲートを形成するステップ、第一浮遊ゲート上に複数の個別素子を形成するステップ、予め形成された複数の個別素子を覆う制御誘電体を形成するステップ、及び制御誘電体を覆う制御ゲートを形成するステップによって形成される。更に、界面層は、必要に応じて浮遊ゲートを覆うように形成され、その界面層上に複数の個別素子が形成される。一実施形態において、予め形成された個別素子を提供するステップと、界面層と浮遊ゲートとを覆うように、予め形成された個別素子を半導体基板の表面に吸着させるステップとによって、浮遊ゲート上に複数の個別素子が形成される。詳細な説明及び別の方法や得られる構造については、図を参照すれば、更に詳しく理解することができる。
【発明を実施するための最良の形態】
【０００６】
本発明は、実施例を用いて説明されるが、添付の図面には制限されない。図中、同じ記号は同じ構成要素を示す。
図中の要素が簡便さや明瞭さを期して示され、必ずしも実寸に従い図示されていないことは、当業者にとって明らかである。例えば、図中の構成要素の寸法は、本発明の実施形態の理解を一層深めるため、他の構成要素と比較して誇張されていることがある。
【０００７】
図１は、半導体装置１０（例えば、不揮発性メモリ装置）の一部を示し、半導体装置１０は、マスク１８、浮遊ゲート１６、トンネル型誘電体１４、及び（分離）溝１１を形成するためにパターン化された半導体基板１２を備えている。半導体基板１２は、任意の半導体材料又は材料を組み合わせたものからなり、例えば、ヒ化ガリウム、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコン、それらを組み合わせたものからなる。トンネル型誘導体１４、浮遊ゲート１６、及びマスク１８は、溝１１を形成する前に半導体基板１２上に形成される。トンネル型誘電体１４は、熱成長、熱拡散又は熱蒸着（例えば、化学蒸着（ＣＶＤ））やそれらを組み合わせて形成された二酸化ケイ素、トラップされていない窒化ケイ素、任意の他の適切な絶縁材料、又はそれらの組み合わせからなる。一実施形態において、トンネル型誘電体１４の厚さは、約５〜１５ｎｍの範囲に設定されている。トンネル型誘電体１４上に形成される浮遊ゲート１６は、ポリシリコン、金属（例えば、チタン）、他の任意の導電性材料（例えば、窒化チタン）又はそれらの組み合わせからなる。浮遊ゲート１６は、例えばＣＶＤ等の任意の析出法により形成され、浮遊ゲート１６の厚さは、約５０〜２００ｎｍの範囲に設定されている。
【０００８】
浮遊ゲート１６を形成した後、マスク１８は、半導体装置１０上に析出される。マスク１８は、一つ以上の層を含む。一実施形態において、マスク１８は、ハードマスク（例えば、窒化物）やフォトレジスト材料からなる。マスク１８は、当業者にとって公知の従来の方法を用いてパターン形成される。一実施形態では、マスク１８を用いて、下層の浮遊ゲート１６及びトンネル型誘電体１４の両方をパターン形成し、溝を形成するため、半導体基板１２をエッチング処理する。一実施形態において、ＣＦ４を用いて、浮遊ゲート１６、トンネル型誘電体１４及び半導体基板１２を（ドライ）エッチング処理するが、他の化学反応を用いてもよい。更に別の実施形態では、ウエットエッチング処理が用いられる。溝１１の側壁は、傾斜壁として図１に示され、エッチング処理時に形成され、使用される処理によって異なる。一実施形態において、溝１１の幅は、約１００〜３００ｎｍの範囲に設定さで、溝１１の深さは、約２００〜５００ｎｍの範囲に設定されている。
【０００９】
図１に示すように、浮遊ゲート１６は溝１１に自己整合することから、浮遊ゲート１６間の距離は、浮遊ゲート１６間の材料をリソグラフィ処理して除去するため、十分に広くされている。また、そうした自己整合により、浮遊ゲートと溝１１とが重なり合って生じる他の問題を回避することができる。しかしながら、浮遊ゲート１６を溝１１に自己整合させるように浮遊ゲート１６の幅を小さくすると、ゲートカップリング比を低下させてしまう。しかし、以下に説明するように、個別素子を形成することによって、浮遊ゲート１６の表面形状を改良し、ゲートカップリング比を増大させることができる。従って、浮遊ゲート幅によるゲートカップリング比の低下が、浮遊ゲート１６の表面形状の改良によるゲートカップリングの増大によって相殺されることが明らかにされる。
【００１０】
以下に示す浮遊ゲートの表面形状の改良は、任意の浮遊ゲートで用いることができ、また、利点を得ることができる。このように、浮遊ゲートが自己整合するのではなく、その代わりに、溝に重ね合わせてから形状を改良することによって、ゲートカップリング比を増大させることになる。
【００１１】
溝１１の形成後、溝充填材料２０は、半導体装置１０上に形成される。一実施形態において、溝充填材料２０は、ＣＶＤを用いて蒸着されるが、物理蒸着（ＰＶＤ）等の他の析出法を用いてもよい。溝充填材料２０は、二酸化ケイ素、任意の誘電体又はそれらの組み合わせからなる。一実施形態において、溝充填材料２０の析出後、溝充填材料２０は、図２に示すように、化学機械研磨（ＣＭＰ）を用いて、マスク１８の頂部と同一平面にされる。
【００１２】
溝充填材料２０の平坦化後、マスク１８は、従来の方法を用いて除去される。例えば、マスク１８が窒化物の場合、ウェットストリップ（例えば、リン酸）を使用してもよい。次に、個別素子２２が、浮遊ゲート１６上に形成される。個別素子２２は、ナノクラスタ、超微細結晶、個別記憶素子、表面増強個別素子等やそれらの組み合わせからなる。個別素子２２は、半導体材料（例えば、ケイ素、ゲルマニウム等やそれらの組み合わせ）、又は導電性材料（例えば、金属か金属合金）からなる。従って、個別素子２２は、導電性を有している。
【００１３】
個別素子２２は、互いに間隔を置いて形成される。即ち、個別素子２２は、互いに物理的に分離されている。一実施形態において、個別素子２２は、平均して少なくとも約１０ｎｍ、より具体的には、平均して約２０〜４０ｎｍの間隔を置いて形成される。個別素子２２の全てが互いに等間隔に形成されなくてもよい。例えば、第一個別素子２２は、第二個別素子２２から約１１ｎｍだけ間隔を置いて形成され、第二個別素子２２は、第三個別素子から約９ｎｍだけ間隔を置いて形成されてもよい。しかし、第一、第二及び第三個別素子２２は、平均して、少なくとも約１０ｎｍの間隔を置いて形成される。
【００１４】
図３〜図６に示すように、二以上の個別素子２２を互いに組み合わせて、一つの大きな個別素子２３を形成してもよいが、この場合、個別素子２２の全てが互いに物理的に接触することはない。一実施形態において、個別素子２２は、約５〜３０ｎｍの直径を有している。個別素子２２の直径は、変更可能であるが、一実施形態において、その変更幅は、平均直径に対して１０％以下に設定されている。
【００１５】
一実施形態において、個別素子２２は、浮遊ゲート１６と同じ材料（例えば、シリコン）からなり、そのことが、個別素子２２の形成を阻害する。即ち、個別素子２２が同じ材料の層上に核を形成する場合、エネルギ上の理由から、個別素子２２は合体し、連続層を形成する。従って、個別素子２２と同じ材料上に形成するには、浮遊ゲート１６の表面と接触する前に、個別素子は核を形成する。従って、個別素子２２は、浮遊ゲート１６と接触する前に予め形成される。一実施形態において、個別素子２２は、ケイ素含有前駆体ガスを高温で熱分解（つまり、ガス相核を形成）した後、ガス／蒸気相中で核を形成する。一実施形態において、前駆体として、シラン（ＳｉＨ４）が使用される。使用温度は、ガス相中でシランをケイ素原子と水素ガスとに分解するのに十分高くすべきである。その後、ケイ素原子は、ガス相中で核を形成し、蒸着及び凝固によって成長する。一実施形態において、ケイ素核の直径は、約５〜３０ｎｍに設定されている。一実施形態において、使用温度は、約９００℃よりも高く、ケイ素含有前駆体の分圧は、約０．１ｍｇＨｇ（０．１Ｔｏｒｒ）よりも大きく設定されている。これらの温度は、ケイ素の一般的な低圧化学蒸着（ＬＰＣＶＤ）法で使用される温度よりも高く設定されている。超微細結晶の形成後、これらは、静電気力によって半導体装置１０に吸着される。これは、核は小さすぎて重力による引力が作用しないためである。析出工程を構成する形成、イオン化、吸着の各段階は、同じ又は別のチャンバやツールで発生させることができる。それとは別の方法として、熱泳動を利用して、ウェハ上に粒子を析出してもよい。温度勾配の存在下で、微小粒子は、高温領域から低温領域へと追いやられる。例えば、低圧力環境下で、ガス原子は、それらの高い運動エネルギにより、高温側で、より高速で、ナノ粒子に作用し、その結果、ナノ粒子をより冷たい領域へと追いやる。このような熱泳動的な運動は、高温雰囲気から極めて低温に維持されたウェハ表面にナノ粒子を析出するために用いられる。
【００１６】
更に別の実施形態において、個別素子２２は、浮遊ゲート１６と異なる材料からなる。例えば、個別素子２２は、金属からなり、浮遊ゲート１６は、ポリシリコンからなり、或いは、その逆であってもよい。本実施形態において個別素子２２を析出するため、核は、上述したように、浮遊ゲート１６表面に核を形成するＬＰＣＶＤ、ＰＶＤ、又は原子層成長法（ＡＬＤ）等の他の任意の方法によって、吸着前に蒸気相中で形成される。従って、個別素子２２は、本実施形態において、ガス相中に核を形成する必要はない。
【００１７】
更に別の実施形態において、界面層１７は、図４に示すように、浮遊ゲート１６上に形成されている。一実施形態において、界面層１７は、例えば二酸化ケイ素等の誘電体からなる。更に別の実施形態において、界面層１７は、導電
性材料（例えば、金属や金属合金）からなる。界面層１７は、好ましくは、電気的透過性を有するように、薄い層（例えば、０．５〜１ｎｍ）とされている。界面層１７が十分に薄い場合、次の高温工程中で合体してボール状になり、半導体装置１０の機能性に影響を及ぼさない。界面層１７は、図１及び図２に関し上述したように、ＣＶＤ、ＰＶＤ、ＡＬＤ、拡散等又はそれらの組み合わせによって、浮遊ゲート１６上に形成され、マスク１８を用いてパターン形成される。それとは別の方法として、界面層１７は、マスク１８を除去した後に形成してもよい。本実施形態において、界面層１７が導電性を有している場合、界面層は、半導体装置１０の領域と電気的に接続されないようにマスク（表示なし）を用いてパターン形成し、除去してもよい。そうでなければ、半導体装置１０の領域は、溝充填材料２０を介して互いに電気的に絶縁される。界面層１７が誘電体であれば、これを除去する必要はない。界面層１７は、ＬＰＣＶＤによる超微細結晶の析出を実施すべく、個別素子２２及び浮遊ゲート１６と異なる材料の層を形成するために存在している。これは、浮遊ゲート１６と接触する前にガス相中で核を形成する個別素子２２を析出するよりもコストがかからない。例えば、浮遊ゲート１６及び個別素子２２がケイ素を含む場合、層１７は、二酸化ケイ素又は窒化ケイ素とすることができる。
【００１８】
更に別の実施形態において、予め形成された個別素子２２は、コロイド溶液で半導体装置上を濡らすことにより同半導体装置１０上に析出させてもよい。コロイド溶液は、溶媒と、予め形成された個別素子とを含有している。一実施形態では、コロイド溶液の均一な分散を促すため、コロイド溶液中に湿潤化促進剤が添加されている。
【００１９】
図３及び図４を参照して説明した前記実施形態において、個別素子２２は、正味の表面積を増加させることで、浮遊ゲート１６の表面形状を改良している。界面層１７が存在する場合それは薄いため、界面層１７が誘電体である場合、離散材料２２は、浮遊ゲートと電気的に絶縁されていない。界面層１７が金属であれば、浮遊ゲートもまた、浮遊ゲート１６とは電気的に絶縁されない代わり、界面層１７を介して浮遊ゲート１６に接続される。浮遊ゲート１６の正味の表面積を増大させることで、ゲートカップリング比が増大する。
【００２０】
図３及び図４に示すように、個別素子２２は、浮遊ゲート１６、及び溝充填材料２０により充填された溝１１を覆うように形成される。個別素子２２は浮遊ゲート１６とは互いに接続又は短絡しないため、溝充填材料２０上の個別素子２２を取り除く必要はない。即ち、個別素子２２は物理学的に互いに分離されているため、浮遊ゲート１６上の個別素子２２を互いに結合する場合に必要なパターン形成工程を省くことにより、製法が簡略化される。例えば、個別素子２２の代わりに連続層を用いる場合、浮遊ゲート１６が共に短絡しないよう溝充填材料２０上に形成される連続層の部分を除去するため、パターン形成工程が必要とされる。
【００２１】
個別素子２２の形成後、図５に示すように、制御誘電体２４は、個別素子２２上に形成される。個別素子２２間のスペースのため、制御誘電体２４の部分は、個別素子間に形成される。制御誘電体２４は、下層に存在する個別素子２２のため、平坦でない表面形状を有している。一実施形態において、制御誘電体２４は、絶縁層や誘電体層、又は多層構造であってもよい。例えば、制御誘電体２４は、酸化物−窒化物−酸化物（ＯＮＯ）スタック（一実施形態において、酸化物は二酸化ケイ素、窒化物は窒化ケイ素）、又はｈｉｇｈ−ｋ（高誘電定数）材料であってもよい。本明細書で使用されるように、ｈｉｇｈ−ｋ材料は、二酸化ケイ素よりも大きな誘電定数を有する材料である。制御誘電体２４は、析出（例えば、ＣＶＤ、ＰＶＤ、ＡＬＤ等又はそれらの組み合わせ）、熱酸化等、又はそれらの組み合わせによって形成される。
【００２２】
制御誘電体２４の形成後、制御電極（制御ゲート）２６は、半導体装置１０上に形成される。一実施形態において、制御電極２６は、ポリシリコン、金属、他の任意の導電性材料、又はそれらの組み合わせからなる。制御電極２６は、ＣＶＤ、ＰＶＤ、ＡＬＤ等、又はそれらの組み合わせによって形成される。制御電極２４の形成後には、当業者にとって公知な従来の方法が行われる。
【００２３】
ゲートカップリング比を大幅に低下させずに、浮遊ゲートサイズを小さくする製造方法が提供されたことは明らかである。浮遊ゲート間のスペースは、製造方法を用いて取り除くのに十分大きく、また、浮遊ゲートの改良された表面形状は、装置のゲートカップリング比を増大させる。
【００２４】
先の明細書において、本発明を、特定の実施形態を参照して説明した。しかし、当業者にとって、以下の請求項に記載の本発明の範囲から逸脱せずに、種々の修正及び変更を行なえることは明らかである。例えば、浮遊ゲート１６は、溝１１に自己整合する必要はない。従って、明細書及び図面は、制限的な意味ではなく、例示的な意味で考慮すべきである。
【００２５】
特定の実施形態に関して上記の有益性、他の利点及び問題の解決策を説明してきた。しかし、利益性、利点、問題の解決策及び任意の有益性、利点又は解決策をもたらすか、生じ得るか、或いはより顕著にする任意の要素は、特許請求の範囲のいずれか、又は全ての決定的、必要な、又は本質的な特徴として解釈すべきではない。本明細書で使用されるように、“含む”等の用語又はそれらの変形は、幾つかの要素を含む工程、方法、個物又は装置がそれらの要素のみならず、明確には挙げられていない他の要素、又はこれらの工程、方法、個物又は装置に固有の他の要素を含めてもよい。本明細書で使用される“一つ”等の用語は、一つ以上として定義される。しかも、説明及び特許請求の範囲中の“前”、“後”、“上部”、“底部”、“上方”、“下方”等の用語は、必要に応じて、説明目的で使用され、必ずしも、普遍的な相対位置を説明する訳ではない。このように使用される用語は、本明細書に記載の実施形態が例示されるもの、他の方法で本明細書に記載のものとは異なる形態で取り扱えるように、適切な条件下で相互に交換できることは明らかである。本明細書で使用される‘複数’の用語は、二つ以上と定義される。本明細書で使用される‘別の’の用語は、少なくとも第二以上として定義される。本明細書で使用される‘接続’の用語は、必ずしも直接ではなく、必ずしも機械的ではないが、接続されたものとして定義される。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施形態に基づいてトンネル型誘電体、浮遊ゲート、マスク、及び（分離）溝を備える半導体装置の断面図。
【図２】本発明の一実施形態に基づいて溝に溝充填材料を形成した後の図１の半導体装置。
【図３】本発明の一実施形態に基づいて半導体装置上に個別素子を形成した後の図２の半導体装置。
【図４】本発明の別の実施例に基づいて界面層及び個別素子を形成した後の図２の半導体装置。
【図５】本発明の一実施形態に基づいて制御誘電体を形成した後の図３の半導体装置。
【図６】本発明の一実施形態に基づいて制御ゲートを形成した後の図５の半導体装置。
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
半導体基板を提供するステップと、
前記半導体基板を覆う第一トンネル型誘電体を形成するステップと、
前記第一トンネル型誘電体を覆う第一浮遊ゲートを形成するステップと、
前記第一浮遊ゲート上に予め形成された複数の個別素子を析出するステップと、
予め形成された複数の個別素子を覆う制御誘電体を形成するステップと、
前記制御誘電体を覆う制御ゲートを形成するステップと
を備える半導体構造を形成する方法。
【請求項２】
請求項１記載の方法は、更に、
前記半導体基板に分離溝を形成するステップと、
前記分離溝に溝充填材料を充填するステップと、
前記半導体基板を覆う第二トンネル型誘電体を形成するステップと、
前記第二トンネル型誘電体を覆う第二浮遊ゲートを形成するステップとを備え、
前記溝充填材料は、前記第一浮遊ゲートと前記第二浮遊ゲートとの間に設けられる方法。
【請求項３】
請求項２記載の方法において、
前記第一浮遊ゲート上に予め形成された複数の個別素子を析出するステップは、更に、前記溝充填材料及び前記第二浮遊ゲート上に予め形成された複数の個別素子を析出するステップからなる方法。
【請求項４】
請求項３記載の方法において、
前記制御誘電体を形成するステップは、前記第一浮遊ゲート、前記溝充填材料及び前記第二浮遊ゲートを覆う予め形成された複数の個別素子を前記制御誘電体が覆うように行われる方法。
【請求項５】
請求項１記載の方法において、
前記第一浮遊ゲート上に予め形成された複数の個別素子を析出するステップは、
ガス相での核生成中に、予め形成された複数の個別素子の少なくとも一つを形成するステップと、
予め形成された複数の個別素子の少なくとも一つを形成した後、前記第一浮遊ゲート上の前記半導体基板の表面に、予め形成された複数の個別素子の少なくとも一つを吸着させるステップとを備える方法。
【請求項６】
請求項５記載の方法において、
ガス相での核生成は、第一チャンバ内で行われ、前記吸着は、第二チャンバ内で行なわれる方法。
【請求項７】
請求項６記載の方法において、
前記吸着は、静電気力と熱泳動力とからなる群より選択された力を用いて行なわれる方法。
【請求項８】
請求項１記載の方法において、
前記第一浮遊ゲートは、ポリシリコンからなる方法。
【請求項９】
請求項１記載の方法において、
前記第一浮遊ゲートは、金属からなる方法。
【請求項１０】
請求項１記載の方法において、
前記制御誘電体を形成するステップは、予め形成された複数の個別素子を覆う酸化層を形成するステップと、その酸化層を覆う窒化層を形成するステップとを備える方法。
【請求項１１】
請求項１記載の方法において、
前記制御誘電体を形成するステップは、予め形成された複数の個別素子を覆う高誘電定数の誘電体層を形成するステップを備える方法。
【請求項１２】
請求項１記載の方法において
予め形成された複数の個別素子は、更に、予め加工された個別素子として特徴付けられている方法。
【請求項１３】
請求項１記載の方法において、
予め形成された複数の個別素子は、超微細結晶を含む方法。
【請求項１４】
請求項１記載の方法において、
予め形成された複数の個別素子は、離散記憶素子を含む方法。
【請求項１５】
請求項１記載の方法において、
予め形成された個別素子は、それぞれ実質的に導電性材料を含む方法。
【請求項１６】
請求項１記載の方法において、
予め形成された複数の個別素子を析出した後、予め形成された複数の個別素子は、互いに平均して少なくとも１０ｎｍの間隔を空けている方法。
【請求項１７】
半導体構造を形成する方法であって、
半導体基板を提供するステップと、
前記半導体基板を覆う第一トンネル型誘電体を形成するステップと、
前記第一トンネル型誘電体を覆う第一浮遊ゲートを形成するステップと、
前記第一浮遊ゲートを覆う第一界面層を形成するステップと、
前記第一界面層上に複数の個別素子を形成するステップと、
複数の個別素子を覆う制御誘電体を形成するステップと、
前記制御誘電体を覆う制御ゲートを形成するステップと
を備える半導体構造を形成する方法。
【請求項１８】
請求項１７記載の方法は、更に、
前記半導体基板に分離溝を形成するステップと、
前記分離溝に溝充填材料を充填するステップと、
前記半導体基板を覆う第二トンネル型誘電体を形成するステップと、
前記第二トンネル型誘電体を覆う第二浮遊ゲートを形成するステップと、
前記第二浮遊ゲートを覆う第二界面層を形成するステップとを備え、
前記溝充填材料は、前記第一浮遊ゲートと前記第二浮遊ゲートとの間に設けられる方法。
【請求項１９】
請求項１８記載の方法において、
前記第一界面層上に複数の個別素子を形成するステップは、更に、前記溝充填材料及び前記第二界面層上に予め形成された複数の個別素子を析出するステップからなる方法。
【請求項２０】
請求項１９記載の方法において、
前記制御誘電体を形成するステップは、前記第一浮遊ゲート、前記溝充填材料及び前記第二浮遊ゲートを覆う複数の個別素子を前記制御誘電体が覆うように行なわれる方法。
【請求項２１】
請求項１７記載方法において、
前記第一浮遊ゲートは、ポリシリコン及び金属のうちの一つからなる方法。
【請求項２２】
請求項１７記載の方法において、
複数の個別素子は、超微細結晶を含む方法。
【請求項２３】
請求項１７記載の方法において、
複数の個別素子は、離散記憶素子を含む方法。
【請求項２４】
請求項１７記載の方法において、
複数の個別素子は、それぞれ実質的に導電性材料を含む方法。
【請求項２５】
請求項１７記載の方法において、
前記第一界面層上に複数の個別素子を形成するステップは、低圧化学蒸着（ＬＰＣＶＤ）、物理蒸着（ＰＶＤ）及び原子層成長法（ＡＬＤ）からなる群より選択された方法を用いて行なわれる方法。
【請求項２６】
請求項１７記載の方法において、
複数の個別素子を析出した後、複数の個別素子は、互いに平均して少なくとも１０ｎｍの間隔を空けている方法。
【請求項２７】
請求項１７記載の方法において、
前記第一浮遊ゲートを覆う第一界面層を形成するステップは、前記第一浮遊ゲートを覆う酸化層を形成するステップからなる方法。
【請求項２８】
請求項１７記載の方法において、
前記第一浮遊ゲートを覆う第一界面層を形成するステップは、前記第一浮遊ゲートを覆う金属層を形成するステップからなる方法。
【請求項２９】
半導体基板と、
前記半導体基板を覆う第一トンネル型誘電体と、
前記第一トンネル型誘電体を覆う第一浮遊ゲートと、
前記第一浮遊ゲート上に設けられ、互いに間隔を空けている複数の個別素子と、
複数の個別素子を覆う制御誘電体と、
前記制御誘電体を覆う制御ゲートと
を備える半導体構造。
【請求項３０】
請求項２９記載の半導体構造は、更に、複数の個別素子の下層に設けられ、前記第一浮遊ゲートを覆う界面層を備える半導体構造。
【請求項３１】
請求項２９記載の半導体構造は、更に、
溝充填材料で充填された分離溝と、
前記半導体基板を覆う第二トンネル型誘電体と、
前記第二トンネル型誘電体を覆う第二浮遊ゲートと備え、
前記溝充填材料は、前記第一浮遊ゲートと前記第二浮遊ゲートとの間に設けられている半導体構造。
【請求項３２】
請求項３１記載の半導体構造において、
複数の個別素子は、前記溝充填材料及び前記第二浮遊ゲートを覆う半導体構造。
【請求項３３】
請求項２９記載の半導体構造において、
前記第一浮遊ゲートは、ポリシリコンを含む半導体構造。
【請求項３４】
請求項２９記載の半導体構造において、
前記第一浮遊ゲートは、金属を含む半導体構造。
【請求項３５】
請求項２９記載の半導体構造において、
複数の個別素子は、超微細結晶を含む半導体構造。
【請求項３６】
請求項２９記載の半導体構造において、
複数の個別素子は、離散記憶素子を含む半導体構造。
【請求項３７】
請求項２９記載の半導体構造において、
複数の個別素子は、それぞれ実質的に導電性材料を含む半導体構造。
【請求項３８】
請求項２９記載の半導体構造において、
複数の個別素子は、互いに少なくとも１０ｎｍの間隔を空けている半導体構造。
【請求項１】
半導体構造を形成する方法であって、
半導体基板を提供するステップと、
前記半導体基板を覆う第一トンネル型誘電体を形成するステップと、
前記第一トンネル型誘電体を覆う第一浮遊ゲートを形成するステップと、
前記第一浮遊ゲート上に予め形成された複数の個別素子を析出するステップと、
予め形成された複数の個別素子を覆う制御誘電体を形成するステップと、
前記制御誘電体を覆う制御ゲートを形成するステップと
を備える半導体構造を形成する方法。
【請求項２】
請求項１記載の方法は、更に、
前記半導体基板に分離溝を形成するステップと、
前記分離溝に溝充填材料を充填するステップと、
前記半導体基板を覆う第二トンネル型誘電体を形成するステップと、
前記第二トンネル型誘電体を覆う第二浮遊ゲートを形成するステップとを備え、
前記溝充填材料は、前記第一浮遊ゲートと前記第二浮遊ゲートとの間に設けられる方法。
【請求項３】
請求項２記載の方法において、
前記第一浮遊ゲート上に予め形成された複数の個別素子を析出するステップは、更に、前記溝充填材料及び前記第二浮遊ゲート上に予め形成された複数の個別素子を析出するステップからなる方法。
【請求項４】
請求項３記載の方法において、
前記制御誘電体を形成するステップは、前記第一浮遊ゲート、前記溝充填材料及び前記第二浮遊ゲートを覆う予め形成された複数の個別素子を前記制御誘電体が覆うように行われる方法。
【請求項５】
請求項１記載の方法において、
前記第一浮遊ゲート上に予め形成された複数の個別素子を析出するステップは、
ガス相での核生成中に、予め形成された複数の個別素子の少なくとも一つを形成するステップと、
予め形成された複数の個別素子の少なくとも一つを形成した後、前記第一浮遊ゲート上の前記半導体基板の表面に、予め形成された複数の個別素子の少なくとも一つを吸着させるステップとを備える方法。
【請求項６】
請求項５記載の方法において、
ガス相での核生成は、第一チャンバ内で行われ、前記吸着は、第二チャンバ内で行なわれる方法。
【請求項７】
請求項６記載の方法において、
前記吸着は、静電気力と熱泳動力とからなる群より選択された力を用いて行なわれる方法。
【請求項８】
請求項１記載の方法において、
前記第一浮遊ゲートは、ポリシリコンからなる方法。
【請求項９】
請求項１記載の方法において、
前記第一浮遊ゲートは、金属からなる方法。
【請求項１０】
請求項１記載の方法において、
前記制御誘電体を形成するステップは、予め形成された複数の個別素子を覆う酸化層を形成するステップと、その酸化層を覆う窒化層を形成するステップとを備える方法。
【請求項１１】
請求項１記載の方法において、
前記制御誘電体を形成するステップは、予め形成された複数の個別素子を覆う高誘電定数の誘電体層を形成するステップを備える方法。
【請求項１２】
請求項１記載の方法において
予め形成された複数の個別素子は、更に、予め加工された個別素子として特徴付けられている方法。
【請求項１３】
請求項１記載の方法において、
予め形成された複数の個別素子は、超微細結晶を含む方法。
【請求項１４】
請求項１記載の方法において、
予め形成された複数の個別素子は、離散記憶素子を含む方法。
【請求項１５】
請求項１記載の方法において、
予め形成された個別素子は、それぞれ実質的に導電性材料を含む方法。
【請求項１６】
請求項１記載の方法において、
予め形成された複数の個別素子を析出した後、予め形成された複数の個別素子は、互いに平均して少なくとも１０ｎｍの間隔を空けている方法。
【請求項１７】
半導体構造を形成する方法であって、
半導体基板を提供するステップと、
前記半導体基板を覆う第一トンネル型誘電体を形成するステップと、
前記第一トンネル型誘電体を覆う第一浮遊ゲートを形成するステップと、
前記第一浮遊ゲートを覆う第一界面層を形成するステップと、
前記第一界面層上に複数の個別素子を形成するステップと、
複数の個別素子を覆う制御誘電体を形成するステップと、
前記制御誘電体を覆う制御ゲートを形成するステップと
を備える半導体構造を形成する方法。
【請求項１８】
請求項１７記載の方法は、更に、
前記半導体基板に分離溝を形成するステップと、
前記分離溝に溝充填材料を充填するステップと、
前記半導体基板を覆う第二トンネル型誘電体を形成するステップと、
前記第二トンネル型誘電体を覆う第二浮遊ゲートを形成するステップと、
前記第二浮遊ゲートを覆う第二界面層を形成するステップとを備え、
前記溝充填材料は、前記第一浮遊ゲートと前記第二浮遊ゲートとの間に設けられる方法。
【請求項１９】
請求項１８記載の方法において、
前記第一界面層上に複数の個別素子を形成するステップは、更に、前記溝充填材料及び前記第二界面層上に予め形成された複数の個別素子を析出するステップからなる方法。
【請求項２０】
請求項１９記載の方法において、
前記制御誘電体を形成するステップは、前記第一浮遊ゲート、前記溝充填材料及び前記第二浮遊ゲートを覆う複数の個別素子を前記制御誘電体が覆うように行なわれる方法。
【請求項２１】
請求項１７記載方法において、
前記第一浮遊ゲートは、ポリシリコン及び金属のうちの一つからなる方法。
【請求項２２】
請求項１７記載の方法において、
複数の個別素子は、超微細結晶を含む方法。
【請求項２３】
請求項１７記載の方法において、
複数の個別素子は、離散記憶素子を含む方法。
【請求項２４】
請求項１７記載の方法において、
複数の個別素子は、それぞれ実質的に導電性材料を含む方法。
【請求項２５】
請求項１７記載の方法において、
前記第一界面層上に複数の個別素子を形成するステップは、低圧化学蒸着（ＬＰＣＶＤ）、物理蒸着（ＰＶＤ）及び原子層成長法（ＡＬＤ）からなる群より選択された方法を用いて行なわれる方法。
【請求項２６】
請求項１７記載の方法において、
複数の個別素子を析出した後、複数の個別素子は、互いに平均して少なくとも１０ｎｍの間隔を空けている方法。
【請求項２７】
請求項１７記載の方法において、
前記第一浮遊ゲートを覆う第一界面層を形成するステップは、前記第一浮遊ゲートを覆う酸化層を形成するステップからなる方法。
【請求項２８】
請求項１７記載の方法において、
前記第一浮遊ゲートを覆う第一界面層を形成するステップは、前記第一浮遊ゲートを覆う金属層を形成するステップからなる方法。
【請求項２９】
半導体基板と、
前記半導体基板を覆う第一トンネル型誘電体と、
前記第一トンネル型誘電体を覆う第一浮遊ゲートと、
前記第一浮遊ゲート上に設けられ、互いに間隔を空けている複数の個別素子と、
複数の個別素子を覆う制御誘電体と、
前記制御誘電体を覆う制御ゲートと
を備える半導体構造。
【請求項３０】
請求項２９記載の半導体構造は、更に、複数の個別素子の下層に設けられ、前記第一浮遊ゲートを覆う界面層を備える半導体構造。
【請求項３１】
請求項２９記載の半導体構造は、更に、
溝充填材料で充填された分離溝と、
前記半導体基板を覆う第二トンネル型誘電体と、
前記第二トンネル型誘電体を覆う第二浮遊ゲートと備え、
前記溝充填材料は、前記第一浮遊ゲートと前記第二浮遊ゲートとの間に設けられている半導体構造。
【請求項３２】
請求項３１記載の半導体構造において、
複数の個別素子は、前記溝充填材料及び前記第二浮遊ゲートを覆う半導体構造。
【請求項３３】
請求項２９記載の半導体構造において、
前記第一浮遊ゲートは、ポリシリコンを含む半導体構造。
【請求項３４】
請求項２９記載の半導体構造において、
前記第一浮遊ゲートは、金属を含む半導体構造。
【請求項３５】
請求項２９記載の半導体構造において、
複数の個別素子は、超微細結晶を含む半導体構造。
【請求項３６】
請求項２９記載の半導体構造において、
複数の個別素子は、離散記憶素子を含む半導体構造。
【請求項３７】
請求項２９記載の半導体構造において、
複数の個別素子は、それぞれ実質的に導電性材料を含む半導体構造。
【請求項３８】
請求項２９記載の半導体構造において、
複数の個別素子は、互いに少なくとも１０ｎｍの間隔を空けている半導体構造。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公表番号】特表２００７−５２００７８（Ｐ２００７−５２００７８Ａ）
【公表日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願番号】特願２００６−５５１０８６（Ｐ２００６−５５１０８６）
【出願日】平成１６年１２月２１日（２００４．１２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３１９７
【国際公開番号】ＷＯ２００５／０７４４７１
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成１９年７月１９日（２００７．７．１９）
【国際特許分類】
【出願日】平成１６年１２月２１日（２００４．１２．２１）
【国際出願番号】ＰＣＴ／ＵＳ２００４／０４３１９７
【国際公開番号】ＷＯ２００５／０７４４７１
【国際公開日】平成１７年８月１８日（２００５．８．１８）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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