スキャン・テスト・サポートを有する低電力デュアル・エッジ・トリガ型記憶セル及びそのためのクロック・ゲーティング回路
【課題】SET回路用の既存の設計及びテストツール内で容易に使用することができ、スキャン・テストをサポートし、プロセッサチップ上で小さいスペースしか占有せず、使用時に少ない電力しか消費しない、DET記憶セルを提供すること。
【解決手段】パルス発生器(5)と記憶素子(6)とを有する記憶セル(1)が提供される。記憶素子入力(7)は、データ入力信号(DIN)を受信するように接続される。記憶素子出力(9)は、データ出力信号(DOUT)を提供するように接続される。記憶素子(6)は、パルス発生器(5)から受信した記憶制御信号(SC)に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器(5)は、立ち上がり及び立ち下がりクロック信号エッジ(13、14)を有するクロック信号(CK)を受信するように接続され、かつ、記憶制御信号(SC)内に制御パルス(15、16)を提供するように構成される。各制御パルス(15、16)は、リーディング・エッジ(17)及びトレーリング・エッジ(18)を有する。制御パルス(15、16)は、そのリーディング・エッジ(17)上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、パルス発生器(5)が、立ち上がりクロック信号エッジ(13)を受信したときに立ち上がりエッジ制御パルス(15)を始動し、立ち下がりクロック信号エッジ(14)を受信したときに立ち下がりエッジ制御パルス(16)を始動するように構成されたことである。このようにすることで、組合せ論理回路、及び、1つのレベル型又はシングル・エッジ・トリガ型記憶素子(6)のみを用いて、デュアル・エッジ・トリガ型フリップフロップを作ることができる。記憶セル(1)は、低電力消費であり、スキャン・テストを容易にし、広範囲な設計ツール及びテスト装置で用いることができる。
【解決手段】パルス発生器(5)と記憶素子(6)とを有する記憶セル(1)が提供される。記憶素子入力(7)は、データ入力信号(DIN)を受信するように接続される。記憶素子出力(9)は、データ出力信号(DOUT)を提供するように接続される。記憶素子(6)は、パルス発生器(5)から受信した記憶制御信号(SC)に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器(5)は、立ち上がり及び立ち下がりクロック信号エッジ(13、14)を有するクロック信号(CK)を受信するように接続され、かつ、記憶制御信号(SC)内に制御パルス(15、16)を提供するように構成される。各制御パルス(15、16)は、リーディング・エッジ(17)及びトレーリング・エッジ(18)を有する。制御パルス(15、16)は、そのリーディング・エッジ(17)上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、パルス発生器(5)が、立ち上がりクロック信号エッジ(13)を受信したときに立ち上がりエッジ制御パルス(15)を始動し、立ち下がりクロック信号エッジ(14)を受信したときに立ち下がりエッジ制御パルス(16)を始動するように構成されたことである。このようにすることで、組合せ論理回路、及び、1つのレベル型又はシングル・エッジ・トリガ型記憶素子(6)のみを用いて、デュアル・エッジ・トリガ型フリップフロップを作ることができる。記憶セル(1)は、低電力消費であり、スキャン・テストを容易にし、広範囲な設計ツール及びテスト装置で用いることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スキャン・テストのためのサポートを有する低電力デュアル・エッジ・トリガ型記憶セル、及びそのためのクロック・ゲーティング回路に関する。より詳細には、本発明は、自動回路テストを容易にするビルトイン回路を備えた低電力消費のデュアル・エッジ・トリガ型(DET)フリップフロップ、及び、そのようなDETフリップフロップに供給されるクロック信号をゲーティングするための回路に関する。
【0002】
本発明は、例えば、デジタル回路の電力消費が主たる関心事である、補聴器のような用途において有用である。
【背景技術】
【0003】
Kown他に付与された特許文献1は、印加されるクロック周波数を二倍にすることによってダイナミックRAMのような集積回路をテストする方法を開示する。クロック周波数は、二倍モードと非二倍モードとの間で切り換えることができるパルス発生器によって変更することができる。
【0004】
Kunduによる特許文献2は、それぞれがクロック信号の反対向きの遷移に応答し、その出力がクロック信号の位相に応じて多重化される2つのシングル・エッジ・トリガ型(SET)フリップフロップを含む、DETフリップフロップを開示する。この特許文献2はさらに、フリップフロップの周囲の回路のいわゆるスキャン・テストをサポートする回路を開示する。スキャン・テストは、テスト・モードでテスト入力データをフリップフロップの組へとクロックするステップと、クロック信号を通常モードで一度トリガするステップと、その後でフリップフロップの出力をテスト出力データとして読み出すステップとを含む。開示された回路は、SETフリップフロップ毎に別々のテストモードクロック信号を含む。
【0005】
Hujibregtsによる特許文献3は、スキャン・テストをサポートするための回路を備えたSETフリップフロップを開示する。
【0006】
Ahnに付与された特許文献4は、データ入力がデータ出力と等しいときにクロック信号がフリップフロップをトリガすることを避けるためのゲーティング回路を備えた、SETフリップフロップを開示する。その目的は、消費電力を削減することである。この特許文献4はさらに、ゲーティングされたクロックを、パルス・クロック信号として供給することを開示する。Reyes他に付与された特許文献5もまた、データ入力がデータ出力と等しいときにクロック信号がフリップフロップをトリガすることを避けるためのゲーティング回路を備えた、SETフリップフロップを開示する。
【0007】
Sharpe−Geislerに付与された特許文献6は、クロック信号をDETフリップフロップ用に変更する回路を開示する。出力クロック信号の遷移は、入力クロック信号の立ち上がり及び/又は立ち下がりエッジと任意に同期する。この回路は、入力クロック信号のエッジ方向ごとに選択的に遷移をイネーブル又はディスエーブルすることを可能にする。
【0008】
Felixに付与された特許文献7は、スキャン・テストをサポートする回路を備えたDETフリップフロップを開示する。このフリップフロップは、テストを容易するためにSETモードとDETモードとの間で切り換えることができる。
【0009】
Poset Llopisに付与された特許文献8及びTschanz他に付与された特許文献9は、DETフリップフロップのようなDET回路に対してクロック信号を供給するための回路を開示する。この回路は、クロック信号出力をディスエーブルにする手段を含む。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】米国特許第5,959,915号明細書
【特許文献2】米国特許出願公開第2004/0041610号明細書
【特許文献3】米国特許出願公開第2001/0052096号明細書
【特許文献4】米国特許第6,828,837号明細書
【特許文献5】米国特許第5,498,988号明細書
【特許文献6】米国特許第5,719,516号明細書
【特許文献7】米国特許第5,646,567号明細書
【特許文献8】米国特許第6,137,331号明細書
【特許文献9】米国特許第7,109,776号明細書
【発明の概要】
【発明が解決しようとする課題】
【0011】
低電力消費であること、サイズが小さいこと及び高信頼性のもとで機能することは、補聴器で用いられる電子回路にとってきわめて重要な要件である。低消費電力という要件のために、今日の先進的な補聴器の一部であるデジタル信号プロセッサの記憶セルにおいては、DET回路の使用を検討することが自明になっている。DET回路の使用は、主としてクロック回路によって消費される電力の削減を考慮に入れたものである。しかしながら、DET回路はプロセッサチップ上でSET回路よりも広いスペースすなわち「材料資源」を必要とし、さらに、電子チップ上のデジタル回路の設計及びテストのために一般に用いられるツールに関して多くの問題がある。特に、スキャン・テスト用に広く採用されている規格は、DET回路用に設計されていないので、DET回路では動作することができない。その結果として、デジタルプロセッサ内のDET回路及び/又は周囲回路は、製造設備において完全にはテスト可能ではないことがあり、これは信頼性についての要件に反する。さらに、デジタルチップの設計のために一般に用いられるツールもまたDET回路には適合せず、このことにより、DET回路を用いた設計は、時間がかかり、それゆえ費用もかかる、設計エラーのリスクが高い作業となる。
【0012】
したがって、SET回路用の既存の設計及びテストツール内で容易に使用することができ、スキャン・テストをサポートし、プロセッサチップ上で小さいスペースしか占有することがなく、使用時の電力消費が少ない、DET記憶セルが必要とされている。上記の先行技術文献はいずれも、これらの要件を全て満たすDET記憶セルを開示していない。本発明の目的は、このような記憶セルを提供することである。
【0013】
本発明のさらなる目的は、最小限の数の、フリップフロップ及びラッチのような記憶素子を用いて実装することができるDET記憶セルを提供することである。
【0014】
本発明のさらなる目的は、レベル制御型記憶素子を用いて実装することができるDET記憶セルを提供することである。
【0015】
本発明のさらなる目的は、記憶素子のための高信頼制御信号を有するDET記憶セルを提供することである。
【0016】
本発明のさらなる目的は、記憶素子のための制御信号が、トランジスタ技術や、供給電圧、温度などの変化に対して自動的に適合する、DET記憶セルを提供することである。
【0017】
本発明のさらなる目的は、頻繁に変化しないデータ入力信号を受けたときに最小限の電力しか消費しない、DET記憶セルを提供することである。
【0018】
本発明のさらなる目的は、その機能を広範囲にテストすることができるDET記憶セルを提供することである。
【0019】
本発明のさらなる目的は、スキャン・テストをサポートするDET記憶セルを提供することである。
【0020】
本発明のさらなる目的は、SET回路のテスト専用のテスト装置を用いたスキャン・テストをサポートする、DET記憶セルを提供することである。
【0021】
本発明のさらなる目的は、SET回路の設計専用の設計ツールでモデル化することができる、DET記憶セルを提供することである。
【0022】
本発明のさらなる目的は、DETモードとSETモードとの間で選択的に切り換えることができる、DET記憶セルを提供することである。
【0023】
本発明のさらなる目的は、DETモードとSETモードとの間で選択的に切り換えることができ、SETモードにあるときには、ポジティブ・エッジ・トリガ記憶セルとネガティブ・エッジ・トリガ記憶セルとの間で選択的に切り換えることができる、DET記憶セルを提供することである。
【0024】
クロック・ゲーティングは、クロック供給ツリーにおける電力消費を削減するために一般に適用される技術であり、これを本発明によるDET記憶セルに適用することが望ましい。しかしながら、上記の先行技術はいずれも、本発明によるDET記憶セルの機能を完全にサポートするクロック・ゲーティング回路を開示していない。本発明のさらなる目的は、このようなクロック・ゲーティング回路を提供することである。
【0025】
本発明のさらなる目的は、先行技術のクロック・ゲーティング回路よりも電力およびスペースを消費しないクロック・ゲーティング回路を提供することである。
【課題を解決するための手段】
【0026】
本発明の目的は、添付の特許請求の範囲に記載され、以下で説明される本発明によって達成される。
【0027】
本発明の目的は、データ出力端子と、クロック端子と、パルス発生器と、記憶素子と、入力回路とを有する記憶セルによって達成することができる。記憶素子は、記憶入力と、記憶出力とを有する。記憶入力は、データ出力信号を入力回路から受信するように接続される。記憶出力は、データ出力信号をデータ出力端子に提供するように接続される。記憶素子は、パルス発生器から受信した記憶制御信号に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器は、立ち上がり及び立ち下がりクロック信号エッジを有するクロック信号をクロック端子から受信するように接続されており、記憶制御信号内に制御パルスを提供するように構成される。各制御パルスは、リーディング・エッジ及びトレーリング・エッジを有する。制御パルスは、そのリーディング・エッジ上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、各制御パルスが、立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの一方であり、パルス発生器が、立ち上がりクロック信号エッジを受信したときに立ち上がりエッジ制御パルスを始動し、立ち下がりクロック信号エッジを受信したときに立ち下がりエッジ制御パルスを始動するように構成されたことである。このようにすると、組合せ論理回路及び1つのSET記憶素子のみを用いて、DETフリップフロップを作ることができる。これは、先行技術のDET記憶セルよりも低い電力消費を可能とする。
【0028】
記憶素子は、記憶制御信号の遷移に応答してデータ転送状態を一時的に起動するように構成されることが有利である。これは、従来のエッジ・トリガ型SETフリップフロップを記憶素子として用いることを可能とする。
【0029】
記憶素子は、記憶制御信号が第1の論理レベルを有するときにデータ保持状態になり、記憶制御信号が第1の論理レベルの否定である第2の論理レベルを有するときにデータ転送状態になるようにすることが有利である。これは、従来のレベル制御型ラッチを記憶素子として用いることを可能とする。レベル制御型ラッチは、典型的には、エッジ・トリガ型フリップフロップよりも必要とするチップスペースが少なく、消費電力も少ない。
【0030】
パルス発生器は、データ出力信号並びにデータ入力信号を受信するように接続され、かつ、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときに、始動された制御パルスを終了するように構成されることが有利である。このようにすると、制御パルスの持続時間が、記憶素子内の伝搬遅延に自動的に適合するようにでき、したがって、記憶素子の制御は高信頼性になり、例えばトランジスタ技術の変化や、供給電圧又は温度の変化の影響を受けにくくなる。
【0031】
パルス発生器は、データ出力信号並びにデータ入力信号を受信するように接続され、かつ、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときに、制御パルスの始動をディスエーブルにするように構成されることが有利である。このようにすると、記憶素子の制御回路は、データ入力信号の論理レベルが変わらないままであるときには動的電力を消費しないようにすることができる。
【0032】
パルス発生器は、クロック信号、データ出力信号及びデータ入力信号を受信するように接続された論理回路を含み、この論理回路は、クロック信号の複製又は反転複製であるゲーティングされたクロック信号を提供するように構成され、論理回路はさらに、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときにゲーティングされたクロック信号をアイドルにするように構成されることが有利である。このようにすることで、パルス発生器は、データ入力信号の論理レベルが変わらないままであるときには動的電力の消費を少なくすることができる。
【0033】
記憶セルはさらに、データ入力端子と、テスト入力端子と、テスト制御端子とを有し、入力回路は、テスト制御端子から受信したテスト制御信号に応答してデータ入力端子及びテスト入力端子のうちの一方を記憶入力に接続するように動作可能なスイッチを含むことが有利である。これは、周囲回路のスキャン・テストのときに記憶セルを用いることを可能とする。
【0034】
記憶セルはさらに、第1のトリガ制御端子を有し、パルス発生器はさらに、第1のトリガ制御信号を第1のトリガ制御端子から受信するように接続された第1のトリガ制御入力を有し、パルス発生器はさらに、第1のトリガ制御信号に応答して、立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの一方の始動を選択的にイネーブル又はディスエーブルするように構成されることが有利である。立ち上がりエッジ制御パルス又は立ち下がりエッジ制御パルスのいずれかを選択的にイネーブル又はディスエーブルにすることによって、記憶素子をDETモードとSETモードとの間で選択的に切り換えることができる。
【0035】
記憶セルはさらに、第2のトリガ制御端子を有し、パルス発生器はさらに、第2のトリガ制御信号を第2の制御端子から受信するように接続された第2のトリガ制御入力を有し、パルス発生器はさらに、第2のトリガ制御信号に応答して立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの他方の始動を選択的にイネーブル又はディスエーブルするように構成されることが有利である。このようにすることで、記憶素子はさらに、SETモードにあるときに、ポジティブ・エッジ・トリガ記憶セルとして機能する状態とネガティブ・エッジ・トリガ記憶セルとして機能する状態との間で選択的に切り換えることができる。
【0036】
本発明のさらなる目的は、記憶素子と、システム・クロック端子と、クロック・ゲート端子と、クロック出力端子とを有するクロック・ゲーティング回路によって達成することができる。記憶素子は、データ出力を有し、これは、クロック信号をクロック出力端子に供給するように接続される。クロック・ゲーティング回路は、システム・クロック端子で受信したシステム・クロック信号に応答してクロック信号内に遷移をもたらすように構成される。システム・クロック信号は、立ち上がり及び立ち下がりシステム・クロック信号エッジを有する。クロック信号内の各遷移は、システム・クロック信号内の立ち上がり又は立ち下がりエッジと同時に生じる。クロック・ゲーティング回路はさらに、クロック・ゲート端子上で受信したクロック・ゲート信号に応答して、クロック信号内に遷移をもたらすことを選択的にイネーブル又はディスエーブルにするように構成される。新規な特徴は、クロック・ゲーティング回路がさらにパルス発生器を含むこと、記憶素子が、パルス発生器から受信したトリガ信号に応答してデータ保持状態及びトグル状態のうちの一方で動作可能であること、記憶素子が、トグル状態にあるときにクロック信号をトグルするようにされたこと、パルス発生器が、システム・クロック信号を受信するように接続され、かつ、制御パルスをトリガ信号内に提供するようにされたこと、各トリガ・パルスがリーディング・エッジ及びトレーリング・エッジを有すること、トリガ・パルスが、そのリーディング・エッジ上でトグル状態を起動するのに適した極性を有すること、各トリガ・パルスがさらに、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの一方であること、及びパルス発生器がさらに、立ち上がりシステム・クロック信号エッジを受信したときに立ち上がりエッジ・トリガ・パルスを始動し、立ち下がりシステム・クロック信号エッジを受信したときに立ち下がりエッジ・トリガ・パルスを始動するようにされたことである。このようにすることで、組合せ論理回路及び単一のSET記憶素子のみを用いて、クロック・ゲーティング回路を作ることができる。これは、先行技術のクロック・ゲーティング回路よりも低い電力消費及び小さいスペース要件を可能とする。
【0037】
クロック・ゲーティング回路はさらに、第1のクロック制御端子を有し、パルス発生器はさらに、第1のクロック制御信号を第1のクロック制御端子から受信するように接続された第1のクロック制御入力を有し、パルス発生器はさらに、第1のクロック制御信号に応答して、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの一方を提供することを選択的にイネーブル又はディスエーブルするように構成されることが有利である。立ち上がりエッジ・トリガ・パルス又は立ち下がりエッジ・トリガ・パルスを提供することを選択的にイネーブル又はディスエーブルにすることによって、クロック・ゲーティング回路をDETモードとSETモードとの間で切り換えることができる。これは、SET回路のテスト専用のテスト装置を用いた場合でさえも、スキャン・テスト中にこのクロック・ゲーティング回路から供給される記憶セルを用いることを可能にする。
【0038】
クロック・ゲーティング回路はさらに、第2のクロック制御端子を有し、パルス発生器はさらに、第2のクロック制御信号を第2のクロック制御端子から受信するように接続された第2のクロック制御入力を有し、パルス発生器はさらに、第2のクロック制御信号に応答して、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの他方を提供することを選択的にイネーブル又はディスエーブルにするように構成されることが有利である。このようにすることで、ポジティブ・エッジ・トリガ及びネガティブ・エッジ・トリガ回路の両方を、このクロック・ゲーティング回路から供給される記憶セルを用いてスキャン・テストすることができる。
【0039】
上記したシステム、並びに「発明を実施するための形態」の詳細な説明及び特許請求の範囲に記載されたシステムの構造的特徴は、ここに記載された方法の対応する段階と適宜置き換えることにより、ここに記載された方法のいずれとも組み合わせることができる、ということが意図される。このような方法についての実施形態は、対応するシステムと同じ利点を有する。本発明のさらなる目的は、従属請求項及び発明の詳細な説明において定義された実施形態によって達成することができる。
【0040】
本明細書において、単数形の不定冠詞及び定冠詞は、特に断わりのない限り、複数形も含む(すなわち「少なくとも1つの」という意味を有する)ことが意図される。さらに、「有する」、「含む」、「からなる」、「有している」、「含んでいる」及び/又は「を備えている」という用語は、本明細書で用いられる場合、言及した特徴、整数、ステップ、動作、要素及び/又は成分の存在を特定するが、1つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素及び/又は成分の存在を排除するものではないことも理解されたい。ある要素が別の要素に「接続」又は「結合」されていると述べられている場合、特に断りのない限り、これは、他の要素に直接的に接続され又は結合されていてもよく、又は介在する要素が存在してもよいことを理解されたい。さらに、本明細書で用いられる「接続」又は「結合」は、無線接続又は結合を含むことができる。本明細書において、「及び/又は」という用語は、それに関連して列挙された事項のうちの1つ又はそれ以上のいずれか及び全ての組合せを含む。本明細書において開示されるいずれの方法のステップも、特に断りのない限り、開示された通りの順序で実行される必要はない。
【0041】
本明細書において用いられる「論理レベル」及び「レベル」という用語は、特に断りのない限り、デジタル電子信号の論理レベルを指す。「高」及び「低」という用語は、特に断りのない限り、それぞれ、高論理レベル及び低論理レベルを指し、抽象的な意味であり、したがって開示された回路の実装において用いられる実際の電圧及び/又は電流のレベルとは無関係である。このような実際のレベルは、用いられる技術に応じて広範囲で変化することができる。具体的には、高論理レベルは、必ずしも低論理レベルよりも高い電圧又は電流のことを指す訳ではない。「信号が高い、高くなる/低い、低くなる」という語句は、「信号が高/低論理レベルを有する/に達する」と解釈すべきである。「立ち上がりエッジ」、「ポジティブ・エッジ」又は「ポジティブ遷移」は、低から高への信号の遷移を指す。「立ち下がりエッジ」、「ネガティブ・エッジ」又は「ネガティブ遷移」は、高から低への信号の遷移を指す。高レベル及び低レベルは、それぞれ「H」及び「L」又は「1」及び「0」と称されることもある。本明細書において用いられる場合、「端子」という用語は、電子回路への電気的接続を容易にするのに適したあらゆる導電性構造体を指す。
【0042】
OR−、NOR−、XOR−、AND−及びNAND−ゲートのような従来の論理回路は、本明細書で言及される場合、特に断りがなければ、2つの入力と1つの出力とを有するデバイスであり、インバータは、1つの入力と1つの出力とを有するNOT−ゲートである。上記のデバイス型式は各々、その入力に印加された信号に対応する論理演算(すなわち、それぞれ、論理和、否定論理和、排他的論理和、論理積、否定論理積、否定)を実行し、得られた信号をその出力に与える。デバイスは、正論理であり、これは、論理的真が高レベルに等しく、論理的偽が低レベルに等しいことを意味する。
【0043】
本発明は、以下に、好ましい実施形態と関連して、図面を参照しながらより詳細に説明される。
【図面の簡単な説明】
【0044】
【図1】本発明による記憶セルの第1の実施形態を示す。
【図2】図1の記憶セルの機能を表す信号を示す。
【図3】本発明による記憶セルの第2の実施形態を示す。
【図4】図3の記憶セルの機能を表す信号を示す。
【図5】図3の記憶セルのためのパルス発生器の第1の実施形態を示す。
【図6】図5のパルス発生器の機能を表す信号を示す。
【図7】図3の記憶セルのためのパルス発生器の第2の好ましい実施形態を示す。
【図8】図7のパルス発生器の機能を表す信号を示す。
【図9】図7のパルス発生器の機能を表す状態図を示す。
【図10】図7のパルス発生器のための改造NOR−ゲートの実施形態を示す。
【図11】図7のパルス発生器のための改造NAND−ゲートの実施形態を示す。
【図12】DET回路へのクロックを制御するためのクロック・ゲーティング回路の実施形態を示す。
【図13】図12のクロック・ゲーティング回路のためのパルス発生器の第1の実施形態を示す。
【図14】図12のクロック・ゲーティング回路の機能を表す信号を示す。
【図15】図12のクロック・ゲーティング回路のための第2の実施形態を示す。
【図16】図15のパルス発生器の第2の実施形態の機能を表す信号を示す。
【図17】SET記憶セルの実施形態を示す。
【図18】図17のSET記憶セルの機能を表す信号を示す。
【発明を実施するための形態】
【0045】
図面は、模式的であり、分かり易くするために簡略化されており、本発明の理解のために必須な詳細のみを示しており、他の詳細は省略されている。全体を通じて、同じ参照番号及び名称が同一又は対応する部分に対して用いられている。信号図においては、立ち上がり時間、立ち下がり時間及び個々の信号間の時間差は、誇張されている場合がある。
【0046】
本発明のさらなる応用範囲は、以下の詳細な説明から明らかとなろう。しかしながら、本発明の真意及び範囲内の種々の変更及び修正は、この詳細な説明から当業者には明らかとなるので、詳細な説明及び特定の実施例は、本発明の好ましい実施形態を示しているとはいえ、単に例示のために提示されるものであることを理解されたい。
【0047】
記憶セル1の第1の実施形態を図1に示す。これは、データ入力端子2、データ出力端子3、クロック端子4、パルス発生器5、記憶素子6及び入力回路10を有する。パルス発生器5は、外部クロック入力12並びに制御出力11を有し、外部クロック入力12で立ち上がりエッジ13又は立ち下がりエッジ14を受信するたびに、制御出力11に制御パルス15、16(図2参照)を提供するように構成される。記憶素子6は、記憶入力7、記憶制御入力8及び記憶出力9を備えた、従来のポジティブ・エッジ・トリガ型D型フリップフロップである。記憶素子6は、記憶制御入力8上の立ち上がりエッジに対して、記憶入力7のレベルを記憶出力9に転送するデータ転送状態へと一時的に変化することで反応し、その後、記憶入力7のレベルにかかわらず記憶出力9のレベルを維持するデータ保持状態に自律的に戻るように構成される。状態変化のタイミングは、記憶素子6内の内部回路遅延に依存する。
【0048】
記憶入力7は、入力回路10からデータ入力信号DINを受信するように接続され、これは、本実施形態においては、単記憶入力7とデータ入力端子2との間の単なる接続であり、記憶出力9は、データ出力端子3にデータ出力信号DOUTを提供するように接続される。記憶素子6の記憶制御入力8は、パルス発生器5の制御出力11から記憶制御信号SCを受信するように接続される。パルス発生器5の外部クロック入力12は、クロック端子4からクロック信号CKを受信するように接続される。
【0049】
記憶セル1の第1の実施形態の機能が、図1と、図2に示される例示的信号とを参照して説明される。外部回路(図示せず)は、データ入力信号DINをデータ入力端子2に供給し、クロック信号CKをクロック端子4に供給する。クロック信号CKは、交番信号であり、立ち上がりエッジ13及び立ち下がりエッジ14を有すると共に、連続するエッジ13と14との間に高相又は低相を有する。クロック信号CKは、約50パーセントのデューティー・サイクルを有する。データ入力信号DINは、ランダムに変化するが、クロック信号CKの遷移13、14の間は安定なレベルを有する。パルス発生器5は、クロック信号CK内の立ち上がりエッジ13を受信すると、記憶制御信号SC内で立ち上がりエッジ制御パルス15を始動する。パルス発生器5は、立ち下がりエッジ14を受信すると、記憶制御信号SC内で立ち下がりエッジ制御パルス16を始動する。各制御パルス15、16は、その始動時に生じるリーディング・エッジ17と、その終了時に生じるトレーリング・エッジ18とを有する。したがって、各リーディング・エッジ17は、クロック信号CKの立ち上がりエッジ13又は立ち下がりエッジ14のいずれかと実質的に同時に生じることになる。パルス発生器5は、一定の遅延時間後に各制御パルス15、16を終了し、それによって各制御パルス15、16の持続時間19を定める。持続時間19は、クロック信号CKの立ち上がり又は立ち下がりエッジ13、14のどちらかとその後の立ち下がり又は立ち上がりエッジ14、13との間の時間間隔よりも実質的に短い大きさとされる。
【0050】
各リーディング・エッジ17は、記憶素子6を一時的にデータ転送状態に変化させ、データ入力信号DINのレベルをデータ出力信号DOUTに転送させる。記憶素子6は、自律的にデータ保持状態に戻り、次のリーディング・エッジ17が生じるまで、データ出力信号DOUTのレベルを保持する。このようにして、データ入力信号DINは記憶素子6へとクロックされる。リーディング・エッジ17は、クロック信号CK内の立ち上がり又は立ち下がりエッジ13、14毎に生じるので、したがって記憶セル1はDETフリップフロップとして機能することになる。
【0051】
ポジティブ・エッジ・トリガ型D型フリップフロップの代わりに、ネガティブ・エッジ・トリガ型D型フリップフロップを記憶素子6として用いることができる。この場合においては、パルス発生器5を、逆の極性の記憶制御信号SC及び制御パルス15、16を提供するように変更しなければならない。
【0052】
図1の記憶セル1は、従来のエッジ・トリガ型D型フリップフロップである単一の記憶素子6と、いくつかの組合せ論理のみを用いて実装することができる。単一の記憶素子6のみを用いることで、先行技術のDETフリップフロップに比べて、プロセッサチップ上で比較的小さいスペースしか占有せず、また使用時に比較的少ない電力しか消費しない記憶セル1が得られる。
【0053】
記憶セル1の第2の実施形態を図3に示す。これは、データ入力端子2と、テスト入力端子20と、テスト制御端子21と、データ出力端子3と、クロック端子4と、立ち上がりエッジ・トリガ制御端子22と、立ち下がりエッジ・トリガ制御端子23と、パルス発生器5と、記憶素子6と、スイッチ24とを含む入力回路10を有する。記憶素子6は、記憶入力7と、記憶制御入力8と、記憶出力9とを備えた、従来のレベル制御型ラッチである。記憶素子6は、記憶制御入力8に高レベルが印加されているときにデータ転送状態になり、それ以外のときにはデータ保持状態になるように構成される。データ転送状態において、記憶出力9のレベルは記憶入力7のレベルに従う。データ保持状態において、記憶素子6は、記憶入力7のレベルにかかわらず、記憶出力9のレベルを保持する。
【0054】
記憶入力7は、スイッチ24からデータ入力信号DINを受信するように接続される。スイッチ24は、テスト制御端子21からテスト制御信号TESTを受信するように接続されたスイッチ制御入力25を有する。スイッチ24は、テスト制御信号TESTに応じて、その出力、したがって記憶入力7が、データ入力端子2からのデータ信号D、又はテスト入力端子20からのテスト入力信号TINのいずれかを受信する接続となるように構成される。スイッチ24は、例えば、実際に入力を出力に接続する電子スイッチの形態で、又は入力信号のうちの1つをその出力で再現するマルチプレクサの形態で、実装することができる。記憶制御入力8は、パルス発生器5の制御出力11から記憶制御信号SCを受信するように接続される。記憶出力9は、データ出力信号DOUTをデータ出力端子3に提供するように接続される。パルス発生器5の外部クロック入力12は、クロック端子4からクロック信号CKを受信するように接続される。パルス発生器5の立ち上がりエッジ・トリガ制御入力26は、立ち上がりエッジ・トリガ制御端子22から立ち上がりエッジ・トリガ制御信号TCRを受信するように接続される。パルス発生器5の立ち下がりエッジ・トリガ制御入力27は、立ち下がりエッジ・トリガ制御端子23から立ち下がりエッジ・トリガ制御信号TCFを受信するように接続される。パルス発生器5の第1のセンス入力28は、入力回路10から、したがって記憶入力7からデータ入力信号DINを受信するように接続される。パルス発生器5の第2のセンス入力29は、記憶素子6の記憶出力9からデータ出力信号DOUTを受信するように接続される。
【0055】
記憶セル1の第2の実施形態の機能は、図3と、図4に示される例示的信号とを参照して説明される。外部回路(図示せず)は、データ信号D(図示せず)、テスト入力信号TIN(図示せず)、テスト制御信号TEST(図示せず)、立ち上がりエッジ・トリガ制御信号TCR、クロック信号CK、及び立ち下がりエッジ・トリガ制御信号TCFを、それぞれ、端子2、20、21、22、4、23に供給する。記憶セル1の通常の使用状態では、テスト制御信号TESTは、スイッチ24が記憶入力7をデータ入力端子2に接続させるレベルを有する。したがって、データ入力信号DINはデータ信号Dと等しく、以下の説明において、特に断りのない限り、信号D、DINのうちの一方に対して述べたことは、もう一方に対しても同様に述べたものとする。クロック信号CKは、交番信号であり、立ち上がりエッジ13及び立ち下がりエッジ14を有すると共に、連続するエッジ13と14との間に高相又は低相を有する。クロック信号CKは、約50パーセントのデューティー比を有する。データ入力信号DINは、ランダムに変化するが、クロック信号CKの遷移13、14の間は安定なレベルを有する。トリガ制御信号TCR、TCFは、その動作モード、すなわちDET、ポジティブ・エッジ・トリガ(SET)又はネガティブ・エッジ・トリガ(SET)を選択するために、典型的には記憶セル1の使用に先立ってセットアップされる。しかしながら、図4においては、トリガ制御信号TCR、TCFは、その機能を例示するために変化する。
【0056】
パルス発生器5は、クロック信号CK内の立ち上がりエッジ13を受信すると、記憶制御信号SC内で立ち上がりエッジ制御パルス15を始動するが、これは、立ち上がりエッジ・トリガ制御信号TCRが高であり、かつ、データ入力信号DINのレベルがデータ出力信号DOUTのレベルと異なる場合にのみ、行われる。これは、例えば、時間t1における場合である。これらの条件の一方又は両方が満たされない場合には、パルス発生器5は、立ち上がりエッジ13を無視し、これはは、例えば、データ入力信号DINとデータ出力信号DOUTとが等しいレベルを有する、時間t2において生じる。したがって、立ち上がりエッジ13は、立ち上がりエッジ・トリガ制御信号TCRが低であるt4とt5との間の時間間隔においても無視される。
【0057】
パルス発生器5は、クロック信号CK内の立ち下がりエッジ14を受信すると、記憶制御信号SC内で立ち下がりエッジ制御パルス16を始動するが、これは、立ち下がりエッジ・トリガ制御信号TCFが高であり、かつ、データ入力信号DINのレベルがデータ出力信号DOUTのレベルと異なる場合にのみ、行われる。これは例えば、時間t3における場合である。これらの条件の一方又は両方が満たされない場合には、パルス発生器5は立ち下がりエッジ14を無視する。したがって、立ち下がりエッジ14は、立ち下がりエッジ・トリガ制御信号TCFが低である時間t6以降は無視される。
【0058】
パルス発生器5の内部挙動の詳細な説明は、以下において、図5及び図7に示されるその2つの好ましい実施形態の説明で見ることができる。
【0059】
各制御パルス15、16は、その始動時に生じるリーディング・エッジ17と、その終了時に生じるトレーリング・エッジ18とを有する。したがって、各リーディング・エッジ17は、クロック信号CKの立ち上がりエッジ13又は立ち下がりエッジ14のいずれかと実質的に同時に生じることになる。
【0060】
記憶素子6は、記憶制御入力8上で制御パルス15、16を受信する。これら制御パルス15、16は高であるので、各リーディング・エッジ17は、記憶素子6をデータ転送状態に変化させ、データ入力信号DINのレベルをデータ出力信号DOUTに転送させる。パルス発生器5は、データ出力信号DOUTがデータ入力信号DINと同じレベルを獲得するとすぐに各制御パルス15、16を終了させ、それによって記憶素子6はデータ保持状態へと戻され、データ入力信号DINのレベルにかかわらず、データ出力信号DOUTのレベルを保持することになる。このようにして、データ入力信号DINは記憶素子6へとクロックされる。
【0061】
したがって、記憶セル1は、トリガ制御信号TCR、TCFが両方とも高であるときには、立ち上がり又は立ち下がりエッジ13、14毎にリーディング・エッジ17が生じるので、DETフリップフロップとして機能し、例外はデータ入力信号DINとデータ出力信号DOUTのレベルが等しいときであるが、この場合には、いずれにしても、記憶動作によって記憶出力信号DOUTのレベルは変更されない。同様に、記憶セル1は、立ち上がりエッジ・トリガ制御信号TCRのみが高であるときにはポジティブ・エッジ・トリガ型フリップフロップとして機能し、立ち下がりエッジ・トリガ制御信号TCFのみが高であるときにはネガティブ・エッジ・トリガ型フリップフロップとして機能する。信号TCR、TCFの両方が低であるときには、記憶セル1は、データ入力信号DINのレベル及びクロック信号CK内で受信されるエッジ13、14にかかわらず、データ出力信号DOUTのレベルを保持する。
【0062】
フリップフロップのような記憶セルを含む複雑な回路のスキャン・テストは、典型的には、テスト・モードにおいて複数の記憶セルを接続していわゆるスキャン・チェーンを形成する手段を提供することによって、助力することができる。通常モードにおいて、記憶セルは組合せ論理回路を介して接続され、スキャン・テストの目的は、組合せ論理回路と記憶セルの両方をテストすることである。テスト・モードにおいて、スキャン・チェーン内の記憶セルはシフト・レジスタを形成し、クロック信号をスキャン・チェーン内の記憶セルの数に等しい回数アサートすることによって、任意のテストデータ・ベクトルを記憶セルのメモリへ及び/又はメモリからクロックすることができる。スキャン・テスト・シーケンスは、典型的には、テスト・モードの記憶セルでテスト・データ入力ベクトルをクロック・インし、その後、通常モードの記憶セルでクロック信号を一回アサートし、次いで、テスト・モードの記憶セルでテスト・データ出力ベクトルをクロック・アウトすることによって行われる。次いで、テスト・データ出力ベクトルは、予想結果からの変位を検出することによって検査される。完全なスキャン・テストは、数千ものスキャン・テスト・シーケンスを含むことがあるので、テスト・データ入力ベクトルは、典型的には自動的に生成される。
【0063】
図3の記憶セル1は、テスト制御信号TESTを、スイッチ24により記憶入力7がテスト入力端子20に接続させられるようになるレベルに変更して、通常モードからテスト・モードに切り換え可能とすることで、スキャン・テストをサポートする。この場合には、データ入力信号DINは、テスト入力信号TINに等しく、データ信号Dには等しくない。これ以外は、記憶セル1は、実質的に通常モードについて上で説明したのと同様に動作する。スキャン・チェーンは、テスト入力端子20を第2の記憶セルのデータ出力端子に接続し、データ出力端子3を第3の記憶セルのテスト入力端子に接続することによって形成することができる。テスト装置の能力に応じて、記憶セル1の動作モード、すなわちDET、ポジティブ・エッジ・トリガ(SET)又はネガティブ・エッジ・トリガ(SET)は、トリガ制御信号TCR、TCFに適切なレベルを印加することにより、通常モード及びテスト・モードの各々に対して個別に選択することができる。ブラックボックスとして見ると、記憶セル1は、トリガ・エッジ極性のうちの一方がディスエーブルになっているときには、まさにSET記憶セルとして機能する。したがって、これは、SET回路試験専用の自動化テスト装置、回路及び/又は方法を用いたスキャン・テストの際に用いることができる。
【0064】
上記のようなスキャン・テストは、実行が簡単であると共に、記憶セル1及び周囲回路のほぼ全ての回路部分をカバーすることができる。上記のスキャン・テスト・シーケンスのステップは、既存のSET回路用テスト装置でのスキャン・テストの一部として自動的に実行することができ、公知のスキャン・テストとの唯一の違いは、スキャン・テストの際に適切なトリガ制御信号TCR、TCFをトリガ制御端子22、23に印加することである。さらに、全ての回路部分がテストに関与しているので、記憶セル1のほぼ全ての回路部分を上記のスキャン・テスト・シーケンスを用いてテストすることができる。このように、本発明によるDET記憶セル1は、それ自体の広範囲なテストを可能とし、SET回路のテスト専用のテスト装置を用いた場合でも、スキャン・テストをサポートする。
【0065】
チップ上の電子回路を設計するために最も広く用いられている設計ツールは、回路の半自動又は完全自動生成を提供するので、各回路は、ライブラリ由来の、例えば記憶セルのような所定のビルディング・ブロックで構成される。これらのツールは、典型的には、論理ゲートレベルでの回路シミュレーションを行うものであって、SET回路生成専用であり、それゆえSET回路シミュレーション専用であるので、公知のDET記憶セルを用いるのでは正しく作業することができず、それにより、効率的な設計プロセスが妨げられる。しかしながら、本発明によるDET記憶セル回路は、シミュレーションを行う前に適切にシミュレートされたトリガ制御信号TCR、TCFをトリガ制御端子22、23に印加することにより、正しくシミュレーションすることができるようになる。したがって、本発明によるDET記憶セルは、エラー又はエラーメッセージを引き起こすことなく、このような設計及び合成ツールにおけるビルディング・ブロックとして用いることができ、そのことにより、効率的な設計プロセスを可能にする。
【0066】
図5は、図3に示されるパルス発生器5の第1の実施形態を示す。これは、インバータ30と、NOR−ゲート31と、3つのNAND−ゲート32、33、35と、OR−ゲート34と、XOR−ゲート36と、AND−ゲート37とを含み、これらは全て従来の論理回路である。端子及び外部信号は、図3と対応する番号及び/又は名称が付けらされる。インバータ30の入力は、立ち上がりエッジ・トリガ制御入力26から立ち上がりエッジ・トリガ制御信号TCRを受信するように接続される。NOR−ゲート31の第1の入力は、インバータ30の出力と接続され、第2の入力は、外部クロック入力12からクロック信号CKを受信するように接続される。第1のNAND−ゲート32の第1の入力は、立ち下がりエッジ・トリガ制御入力27から立ち下がりエッジ・トリガ制御信号TCFを受信するように接続され、第2の入力は外部クロック入力12からクロック信号CKを受信するように接続される。第2のNAND−ゲート33の第1の入力は、NOR−ゲート31の出力から遅延立ち上がりエッジ信号RDを受信するように接続され、第2の入力は、外部クロック入力12からクロック信号CKを受信するように接続される。第3のNAND−ゲート35の第1の入力は、第2のNAND−ゲート33の出力から立ち上がりエッジ・パルス信号RP\を受信するように接続され、第2の入力は、OR−ゲート34の出力から立ち下がりエッジ・パルス信号FP\を受信するように接続される。XOR−ゲート36の第1の入力は、第1のセンス入力28からデータ入力信号DINを受信するように接続され、第2の入力は第2のセンス入力29からデータ出力信号DOUTを受信するように接続される。AND−ゲート37の第1の入力は第3のNAND−ゲート35の出力からパルス信号Pを受信するように接続され、第2の入力はXOR−ゲート36の出力からゲート信号GATEを受信するように接続される。
【0067】
パルス発生器5の第1の実施形態の機能は、図5と、図6に示される例示的信号とを参照して説明される。クロック信号CK、トリガ制御信号TCR、TCF、及びデータ入力信号DINは図4の対応する信号と等しい。図4及び図6の信号は、両方とも、パルス発生器5の第1の実施形態を用いて計算されたものであるので、図6のデータ出力信号DOUT及び記憶制御信号SCもまた図4の対応する信号と等しい。
【0068】
上述のように、トリガ制御信号TCR、TCFは典型的には、記憶セル1の通常の使用状態の間は変更されない。しかしながら、変更が必要とされる場合には、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるときには、これらのレベルの変更が、記憶制御信号SC内にスプリアス・パルス又はグリッチを引き起こすことがあるので、これらのレベルを変更しないように注意すべきである。
【0069】
最初に、トリガ制御信号TCR、TCFが両方とも高であると仮定する。この状態は、図6の左三分の一に示されており、遅延立ち上がりエッジ信号RD及び遅延立ち下がりエッジ信号FD\はクロック信号CKの反転した複製であるが、それぞれ、NOR−ゲート31及び第1のNAND−ゲート32における伝搬遅延により、クロック信号CKに対して遅延する。この遅延のため、第2のNAND−ゲート33は、立ち上がりエッジ・パルス信号RP\を与え、これはアイドル時には高であり、クロック信号CK内に立ち上がりエッジ13が生じる毎に、例えば時間t1及びt3において低パルスを有する。同様に、OR−ゲート34は、立ち下がりエッジ・パルス信号FP\を与え、これはアイドル時には高であり、クロック信号CK内に立ち下がりエッジ14が生じる毎に、例えば時間t2及びt4において、低パルスを有する。したがって、第3のNAND−ゲート35は、パルス信号Pを出力し、これは、アイドル時には低であり、クロック信号CK内に立ち上がりエッジ13又は立ち下がりエッジ14が生じる毎に、例えば時間t1、t2、t3及びt4において、高パルスを有する。ゲート信号GATEは、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるとき、例えば時間t1及びt4において、高である。したがって、AND−ゲート37は、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるときにパルス信号Pを許容し、信号DINとDOUTとが等しいときにパルスを抑止するので、記憶制御信号SC内の制御パルス15、16は必要時、例えば時間t1及びt4においてのみ生じる。したがって、記憶制御入力8は、データ入力信号DINのレベルがクロック信号CKの連続するエッジ13、14間で変化しないとき、例えば時間t2及びt3においては、アイドルのままである。これにより、記憶素子6の電力消費、したがって記憶セル1の電力消費を大幅に削減することができる。
【0070】
各制御パルス15、16は、記憶素子6(図3参照)をデータ転送状態へと変化させ、したがって、データ入力信号DINのレベルをデータ出力信号DOUTに転送させる。これが、ゲート信号GATEを低に戻し、したがって、対応する制御パルス15、16を終了させる。このようにして、制御パルス15、16の持続時間19(図2参照)は、例えば供給電圧及び/又は動作温度の変動により引き起こされることがある記憶素子6の内部回路タイミングの変化に自動的に適応合する。この適応的なパルス終了により、制御パルス15、16は、常にデータ入力信号DINのレベルの高信頼記憶を保証するに十分な長さでありながら、なお可能な限り短いものとなることが保証され、それゆえ、できる限り高速なクロック信号CKが可能になる。さらに、記憶セル1は、全体の回路設計を変更することなく、異なる半導体技術で実装することができる。
【0071】
時間t5の場合のように、立ち上がりエッジ・トリガ制御信号TCRが低であるときには、遅延立ち上がりエッジ信号RDは低にされるので、その結果、立ち上がりエッジ・パルス信号RP\は高にされ、それにより、立ち上がりエッジ制御パルス15はディスエーブルにされる。時間6の場合のように、立ち下がりエッジ・トリガ制御信号TCFが低であるときには、遅延立ち下がりエッジ信号FD\が高にされるので、その結果、立ち下がりエッジ・パルス信号FP\は高にされ、それにより、立ち下がり制御パルス信号16はディスエーブルにされる。
【0072】
図5のパルス発生器5を備えた図3の記憶セル1は、従来のレベル制御型ラッチである単一の記憶素子6と、いくつかの組合せ論理回路とを含む。ラッチは、典型的にはエッジ・トリガ型フリップフロップよりも少ないトランジスタしか含まないので、単一のラッチのみを使用することで、先行技術のDETフリップフロップよりも小さいスペースしか占有せず、かつ使用時に少ない電力しか消費しない記憶セル1が得られる。
【0073】
図5に示されるパルス発生器5の第1の実施形態は、図1に示される記憶セル1の第1の実施形態において用いることができるが、トリガ制御入力26、27には高レベルが印加される。さらに、ゲート信号GATEを高にさせ、それにより制御パルス15、16を永続的にイネーブルにするために、第1及び第2のセンス入力28、29に対して適切なレベルを印加しなければならない。あるいは、図5のパルス発生器5は、上記の静的レベルがパルス発生器5のトリガ制御及びセンス入力26、27、28、29に印加される場合には余分な、回路の部分を取り除くように改造することができる。この改造は、当業者には簡単な作業であろう。その最も単純な構成(図示せず)において、パルス発生器5は、反転XOR−ゲートとインバータとを含むことができ、インバータの入力はクロック信号CKを受信するように接続され、クロック信号CKは反転XOR−ゲートの第1の入力にも供給され、インバータの出力は反転XOR−ゲートの第2の入力に接続され、反転XOR−ゲートの出力は、記憶制御信号SCを提供する。
【0074】
図7に、図3に示されるパルス発生器5の第2の実施形態を示す。これは、XOR−ゲート36と、2つのAND−ゲート45、46と、3つのNAND−ゲート47、48、49と、OR−ゲート50とを含み、これらは、全て従来の論理回路である。パルス発生器5はさらに、各々がイネーブル入力54、55及びクロック入力56、57を有する、改造NOR−ゲート51及び改造NAND−ゲート52を含む。端子及び外部信号は、図3と対応して番号付け及び/又は名称付けされる。改造NOR−ゲート51は、従来のNOR−ゲートと同様に機能するが、ただし、イネーブル入力54が低、かつクロック入力56が高の状態に入力が入ったときに、改造NOR−ゲート51はホールド状態になり、出力レベルを保持する。下記の表1は、改造NOR−ゲート51の真偽表を示し、信号名称は図7に従う。改造NAND−ゲート52は、従来のNAND−ゲートと同様に機能するが、ただし、イネーブル入力55が高、かつクロック入力57が低の状態に入力が入ったときに、改造NAND−ゲート52はホールド状態になり、出力レベルを保持する。下記の表2は、改造NAND−ゲート52の真偽表を示し、信号名称は図7に従う。
【表1】
表1
【表2】
表2
【0075】
改造ゲート51、52は、それぞれ図10及び図11を参照して、後でより詳細に説明される。
【0076】
XOR−ゲート36の第1の入力は、第1のセンス入力28からデータ入力信号DINを受信するように接続され、第2の入力は、第2のセンス入力29からデータ出力信号DOUTを受信するように接続される。XOR−ゲート36の出力は、ゲート信号GATEを、第1及び第2のAND−ゲート45、46の各々の第1の入力、並びに第1のNAND−ゲート47の第1の入力に提供するように接続される。第1のANDゲート45の第2の入力は、外部クロック入力12からクロック信号CKを受信するように接続される。第2のAND−ゲート46は、立ち下がりエッジ・トリガ制御入力27から立ち下がりエッジ・トリガ制御信号TCFを受信するように接続される。第1のNAND−ゲート47の第2の入力は、立ち上がりエッジ・トリガ制御入力26から立ち上がりエッジ・トリガ制御信号TCRを受信するように接続される。第1のAND−ゲート45の出力は、ゲーティングされたクロック信号GCKを、改造ゲート51、52の各々のクロック入力56、57、並びに第2のNAND−ゲート48及びOR−ゲート50の各々の第1の入力に提供するように接続される。第1のNAND−ゲート47の出力は、立ち上がりエッジ・イネーブル信号RE\を改造NOR−ゲート51のイネーブル入力54に提供するように接続される。第2のAND−ゲート46の出力は、立ち下がりエッジ・イネーブル信号FEを改造NAND−ゲート52のイネーブル入力55に提供するように接続される。改造NOR−ゲート51の出力は、立ち上がりエッジ・ゲート信号RGを第2のNAND−ゲート48の第2の入力に提供するように接続される。改造NAND−ゲート52の出力は、立ち下がりエッジ・ゲート信号FG\をOR−ゲート50の第2の入力に提供するように接続される。第2のNAND−ゲート48の出力は、ゲーティングされた立ち上がりエッジ・パルス信号RPG\を第3のNAND−ゲート49の第1の入力に提供するように接続される。OR−ゲート50の出力は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\を第3のNAND−ゲート49の第2の入力に提供するように接続される。第3のNAND−ゲート49の出力は、記憶制御信号SCを制御出力11に提供するように接続される。
【0077】
パルス発生器5の第2の実施形態の機能は、図7と、図8に示される例示的信号とを参照して説明される。クロック信号CK、トリガ制御信号TCR、TCF、及びデータ入力信号DINは図6の対応する信号と等しく、時間t1、t2、t3、t4、t5及びt6は、これらの信号に関する対応する位置に配置される。ブラックボックスとして見ると、パルス発生器5の第1及び第2の実施形態は、同様に挙動する。それゆえ、図8の記憶制御信号SC及びデータ出力信号DOUTは、図6の対応する信号と同様である。タイミングのみがわずかに異なる。図8において、改造NOR−ゲート51又は改造NAND−ゲート52がホールド状態にある時間間隔は、それぞれ立ち上がりエッジ及び立ち下がりエッジ・ゲート信号RG、FG\内の点描領域で示され、例えば、それぞれ、時間t1の直後、及び時間t7とt1との間である。
【0078】
データ入力信号DINとデータ出力信号DOUTとから構成されるゲート信号GATEは、図6における対応する信号と似ている。これは、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるとき、例えば時間t1、t4、t5及びt6において高であり、それ以外のとき、例えば時間t2及びt3において低である。このようにXOR−ゲート36はコンパレータとして働き、データ入力信号DINが変更され、したがって記憶素子6がその後のクロック信号CK内の立ち上がり又は立ち下がりエッジ13、14上で新たなデータを記憶することを許可すべきときを指示するが、それでもなおトリガ制御信号TCR、TCFのレベルに依存する。
【0079】
立ち上がりエッジ・トリガ制御信号TCRが低のとき、例えば時間t5において、立ち上がりエッジ・イネーブル信号RE\は高にされ、立ち上がりエッジ・ゲート信号RGは低にされ、ゲーティングされた立ち上がりエッジ・パルス信号RPG\は高にされるので、記憶制御信号SCのレベルは、立ち下がりエッジ・トリガ制御信号TCF及びクロック信号CKのレベルにのみ依存することになる。相応して、立ち下がりエッジ・トリガ制御信号TCFが低のとき、例えば時間t6において、立ち下がりエッジ・イネーブル信号FEは低にされ、立ち下がりエッジ・ゲート信号FG\は高にされ、ゲーティングされた立ち下がりエッジ・パルス信号FPG\は高にされるので、記憶制御信号SCのレベルは、立ち上がりエッジ・トリガ制御信号TCR及びクロック信号CKのレベルにのみ依存することになる。したがって、トリガ制御信号TCR、TCFが両方とも低のとき(図示せず)には、クロック信号CKのレベルにかかわらず、記憶制御信号SCは低のままとなる。
【0080】
ゲート信号GATEが低のとき、例えば時間t2において、クロック信号CKのレベルにかかわらず、立ち上がりエッジ・イネーブル信号RE\が高にされ、立ち上がりエッジ・ゲート信号RGが低にされ、ゲーティングされた立ち上がりエッジ・パルス信号RPG\は高にされ、立ち下がりエッジ・イネーブル信号FEは低にされ、立ち下がりエッジ・ゲート信号FG\は高にされ、ゲーティングされた立ち下がりエッジ・パルス信号FPG\は高にされ、記憶制御信号SCは低にされる。
【0081】
その後ゲート信号GATEが高になるとき、パルス発生器5におけるレベルは、ゲート信号GATEの遷移がクロック信号CKの低相の間に生じるか又は高相の間に生じるかに応じて、変化する。これらの2つの場合の以下の説明において、トリガ制御信号TCR、TCFは特に断りのない限り両方とも高であると仮定する。
【0082】
クロック信号CKが低相の間にゲート信号GATEが高になる、例えば時間t7の場合には、以下のことが起こる。ゲート信号GATEの立ち上がりは、立ち上がりエッジ・イネーブル信号RE\を低にさせ、立ち下がりエッジ・イネーブル信号FEを高にさせ、その間、ゲーティングされたクロック信号GCKは低のままである。これにより、改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGを高に切換え、改造NAND−ゲート52はホールド状態へと変更され、これは立ち下がりエッジ・ゲート信号FG\の高レベルを保持する。さらにまだゲーティングされたクロック信号GCKは低なので、ゲーティングされた立ち上がりエッジ・パルス信号RPG\並びにゲーティングされた立ち下がりエッジ・パルス信号FPG\は高のままであり、記憶制御信号SCは低のままである。クロック信号CKのその後の立ち上がりエッジ13が生じたとき、例えば時間t1において、ゲーティングされたクロック信号GCKは高になり、それにより改造NOR−ゲート51はホールド状態へと変化し、これが立ち上がりエッジ・ゲート信号RGを高レベルに保持する。したがって、ゲーティングされたクロック信号GCKの立ち上がりエッジは、第2及び第3のNAND−ゲート48、49を通って、それぞれゲーティングされた立ち上がりエッジ・パルス信号RPG\及び記憶制御信号SCにおける立ち下がり及び立ち上がりエッジとして伝搬する。立ち上がりエッジ制御パルス15は、このようにして始動される。ゲーティングされたクロック信号GCKの立ち上がりエッジはさらに、改造NAND−ゲート52に、立ち下がりエッジ・ゲート信号FG\を低に切り換えさせる。しかしながら、改造NAND−ゲート52の伝搬遅延のため、OR−ゲート50から見て、ゲーティングされたクロック信号GCKは立ち下がりエッジ・ゲート信号FG\が低になる前に高になるので、OR−ゲート50は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\の高レベルを変化させない。したがって、この遅延は、パルス発生器5の下部分岐39が望ましくないグリッチを記憶制御信号SC内に生じさせることを防ぐ。立ち上がりエッジ制御パルス15は、記憶素子6にデータ出力信号DOUTを更新させ、これは、最終的にゲート信号GATEを低に戻し、それにより立ち上がりエッジ制御パルス15を終了させる。立ち下がりエッジ・トリガ制御信号TCFの低レベルは、下部分岐39内の信号のみに影響を及ぼし、立ち下がりエッジ・イネーブル信号FEは低のままであり、これにより、改造NAND−ゲート52は立ち下がりエッジ・ゲート信号FG\を高に保持し、その結果、OR−ゲート50は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\を高に保持する。いずれにしても後者の場合なので、立ち下がりエッジ・トリガ制御信号TCFの低レベルは立ち上がりエッジ制御パルス15の生成に影響を及ぼさない。しかしながら、立ち上がりエッジ・トリガ制御信号TCRのレベルが低である、例えば時間t5の場合、立ち上がりエッジ・イネーブル信号RE\は高のままであり、これにより改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGを低に維持し、したがって立ち上がりエッジ制御パルス15の始動を防ぐ。したがってゲート信号GATEは高のままであり、パルス発生器5は、後述のようにクロック信号CKの高相の間にゲート信号GATEが高になる場合と同様に、クロック信号CK内のその後の立ち下がりエッジ14に対して反応する。このようにして、立ち上がりエッジ制御パルス15は、立ち上がりエッジ・トリガ制御信号TCRを低に設定することによってディスエーブルにすることができる。
【0083】
クロック信号CKが高相の間にゲート信号GATEが高になる、例えば時間t8の場合には、以下のことが起こる。ゲート信号GATEの立ち上がりは、立ち上がりエッジ・イネーブル信号RE\を低にさせ、立ち下がりエッジ・イネーブル信号FE並びにゲーティングされたクロック信号GCKを高にさせる。第1のNAND−ゲート47は、その出力を、ほぼ等しい伝搬遅延を有する第1及び第2のAND−ゲート45、46よりも遅延させるような大きさとされる。これにより、ゲーティングされたクロック信号GCKの立ち上がりエッジが、立ち上がりエッジ・イネーブル信号RE\の立ち下がりエッジよりも前に改造NOR−ゲート51に到達することを保証する。したがって改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGのレベルが低の間にホールド状態へと変化し、それにより立ち上がりエッジ・ゲート信号RGの低レベルを保持する。その結果、第2のNAND−ゲート48は、立ち上がりエッジ・パルス信号RPG\の高レベルを変化させない。このようにして、第1のNAND−ゲート47内の伝搬遅延の方大きくなることによって、立ち上がりエッジ・イネーブル信号RE\及びゲーティングされたクロック信号GCKが両方とも低になって改造NOR−ゲート51に立ち上がりエッジ・ゲート信号RGを高レベルに切換させることを防ぎ、したがって、ゲーティングされたクロック信号GCK内の次の立ち上がりエッジ上で記憶制御信号SC内に望ましくない制御パルス15、16が始動することを防ぐ。ゲーティングされたクロック信号GCK及び立ち下がりエッジ・イネーブル信号FEの両方が高であるので、改造NAND−ゲート52は立ち下がりエッジ・ゲート信号FG\を低に変化させる。しかしながら、改造NAND−ゲート52における伝搬遅延のため、ゲーティングされたクロック信号GCKの立ち上がりエッジは、立ち下がりエッジ・ゲート信号FG\の立ち下がりエッジよりも前にOR−ゲート50に到達するので、OR−ゲート50は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\の高レベルを変化させない。したがって、記憶制御信号SCは低のままである。クロック信号CKの立ち下がりエッジ14が時間t4で生じたとき、ゲーティングされたクロック信号GCKは低になり、それにより、改造NAND−ゲート52はホールド状態へと変化し、これは、立ち下がりエッジ・ゲート信号FG\の低レベルを保持する。このようにしてゲーティングされたクロック信号GCKの立ち下がりエッジは、OR−ゲート50及び第3のNAND−ゲート49を通って、それぞれゲーティングされた立ち下がりエッジ・パルス信号FPG\及び記憶制御信号SCにおける立ち下がり及び立ち上がりエッジとして伝搬する。立ち下がりエッジ制御パルス16は、このようにして始動される。ゲーティングされたクロック信号GCKの立ち下がりエッジはさらに、改造NOR−ゲート51立ち上がりエッジ・ゲート信号RGを高に切り換えさせる。しかしながら、改造NOR−ゲート51の伝搬遅延のため、第2のNAND−ゲート48から見て、ゲーティングされたクロック信号GCKは立ち上がりエッジ・ゲート信号RGが高になる前に低になるので、第2のNAND−ゲート48はゲーティングされた立ち上がりエッジ・パルス信号RPG\の高レベルを変化させない。したがって、この遅延は、パルス発生器5の上部分岐38が望ましくないグリッチを記憶制御信号SC内に生じさせることを防ぐ。立ち下がりエッジ制御パルス16は、記憶素子6にデータ出力信号DOUTを更新させ、これは、最終的にゲート信号GATEを低に戻し、それにより立ち下がりエッジ制御パルス16を終了させる。立ち上がりエッジ・トリガ制御信号TCRの低レベルは、上部分岐38内の信号レベルのみに影響を及ぼし、立ち上がりエッジ・イネーブル信号RE\は高のままであり、これにより、改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGを低に保持し、その結果、第2のNAND−ゲート48は、ゲーティングされた立ち上がりエッジ・パルス信号RPG\を高に保持する。いずれにしても後者の場合なので、立ち上がりエッジ・トリガ制御信号TCRの低レベルは、立ち下がりエッジ制御パルス16の生成に影響を及ぼさない。しかしながら、立ち下がりエッジ・トリガ制御信号TCFのレベルが低である、例えば時間t6の場合、立ち下がりエッジ・イネーブル信号FEは低のままであり、これにより改造NAND−ゲート52は立ち下がりエッジ・ゲート信号FG\を高に維持し、したがって、立ち下がりエッジ制御パルス16の始動を防ぐ。しがたって、ゲート信号GATEは高のままであり、パルス発生器5は、前述のようにクロック信号CKの低相の間にゲート信号GATEが高になる場合と同様に、クロック信号CK内のその後の立ち上がりエッジ13に対して反応する。このようにして、立ち下がりエッジ制御パルス16は、立ち下がりエッジ・トリガ制御信号TCFを低に設定することによってディスエーブルにすることができる。立ち上がりエッジ制御パルス15及び立ち下がりエッジ制御パルス16は、このようにして独立にディスエーブルされる。
【0084】
パルス発生器5の第2の実施形態は、図9の状態図で示される方法を実装する。記憶セル1が制御された方式でスタートアップすることを可能にするために、リセット入力(図示せず)を装備してもよく、これは、短時間アサートされたときに、記憶素子6内に記憶されたレベルと、それゆえデータ出力信号DOUTとを、所定のリセットレベル、例えば低にさせる。したがって、リセット入力を短時間アサートし、リセットレベルと同じレベルをデータ入力端子2に印加することで、ゲート信号GATEが低になることが保証される。次にパルス発生器5は、アイドル状態60で開始し、その状態でゲート信号GATEが高になるのを待機する。ゲート信号GATEが高になると、パルス発生器5は第1のテスト61に進む。クロック信号CKがテストされて低であるならば、パルス発生器5は、クロック信号CK内の立ち上がりエッジ13を待機する第1の待機状態62に入る。クロック信号CKがテストされて高であるならば、パルス発生器5は、立ち下がりエッジ14を待機する第2の待機状態63に入る。パルス発生器5が第1又は第2の待機状態62、63にある間に、クロック信号エッジ13、14が生じる前にゲート信号GATEが低になると、パルス発生器5はアイドル状態60に戻る。
【0085】
パルス発生器5が第1の待機状態62にあるときに立ち上がりエッジ13が生じると、パルス発生器5は第2のテスト64へと進む。立ち上がりエッジ・トリガ制御信号TCRがテストされて低であるならば、パルス発生器5は、立ち下がりクロック・エッジ14を待機する第2の待機状態63に入る。立ち上がりエッジ・トリガ制御信号TCRがテストされて高であるならば、パルス発生器5は、第1のアクション66において、記憶制御信号SCを高に切り換えることによって立ち上がりエッジ制御パルス15を始動し、次いで、低ゲート信号GATEを待機する第3の待機状態に入る。パルス発生器5が第2の待機状態63にあるときに立ち下がりエッジ14が生じると、パルス発生器5は第3のテスト65へと進む。立ち下がりエッジ・トリガ制御信号TCFがテストされて低であるならば、パルス発生器5は立ち上がりクロック・エッジ13を待機する第1の待機状態62に入る。立ち下がりエッジ・トリガ制御信号TCFがテストされて高であるならば、パルス発生器5は、第1のアクション66において、記憶制御信号SCを高に切り換えることによって立ち下がりエッジ制御パルス16を始動し、次いで、低ゲート信号GATEを待機する第3の待機状態に入る。
【0086】
第1のアクション66によって引き起こすことができる記憶制御信号SCの高レベルは、記憶素子6をデータ転送状態へと変化させ、データ入力信号DINのレベルをデータ出力信号DOUTにコピーし、これによりゲート信号GATEは低になる。しかしながら、パルス発生器5は第2のアクション70において、記憶制御信号SCを低に切り換えることによってそれぞれ立ち上がりエッジ又は立ち下がりエッジ制御パルス15、16を終了し、アイドル状態60に戻る。記憶制御信号SCの低レベルは、記憶素子6をデータ保持状態に変化させる。
【0087】
ブラックボックスとして見ると、パルス発生器5の第2の実施形態はこのようにして第1の実施形態と実質的に同様に機能し、その結果、記憶セル1に対して同じ利点をもたらす。しかしながら、第2の実施形態は、消費電力及びクロック信号負荷の点で第1の実施形態よりも改良されている。第1の実施形態において、遅延立ち上がりエッジ信号RD、遅延立ち下がりエッジ信号FD\、立ち上がりエッジ・パルス信号RP\、立ち下がりエッジ・パルス信号FP\及びパルス信号Pは全て、ゲート信号GATEのレベルにかかわらず、パルス発生器5がクロック信号CKを受けたときに繰り返し切り替わる。第2の実施形態においては、どの信号もゲート信号GATEが高になるまで切り替わらない。このことにより、データ入力信号DINが頻繁に変化しない場合には、第2の実施形態は第1の実施形態よりも消費する電力が少ない。第1の実施形態において、外部クロック入力12は、NOR−ゲート31の入力、第1及び第2のNAND−ゲート32、33の入力、並びにOR−ゲート34の入力に接続される。したがって、クロック信号CKに供給する回路には、少なくとも8つのトランジスタ・ゲートによる負荷がかかる。第2の実施形態において、外部クロック入力12は、第1のAND−ゲート45の入力にのみ接続されるので、2つのトランジスタ・ゲートという低い負荷に抑えることができる。クロック信号負荷の低減は、クロック供給回路によって消費される電力を削減し、同時に、より高速のクロック信号CKの使用を可能にする。XOR−ゲート36と第1のAND−ゲート45とにより形成される論理回路内でクロック信号CKをゲーティングすること、したがってシステム・クロック信号SCKを入力側でゲーティングすることによって、データ入力信号DINが頻繁に変化しない場合には、ゲーティングが出力側、すなわちAND−ゲート37で行われるパルス発生器5の第1の実施形態よりも、切り換えが行われる信号が少なくなる。
【0088】
図7に示されるパルス発生器5の第2の実施形態は、図1に示される記憶セルの第1の実施形態において用いることができるが、ただし、トリガ制御入力26、27には高レベルが印加される。さらに、ゲート信号GATEを高にさせ、それにより制御パルス15、16を永続的にイネーブルにするために、第1及び第2のセンス入力28、29に対して適切なレベルを印加しなければならない。あるいは、図7のパルス発生器5は、上記の静的レベルがパルス発生器5のトリガ制御及びセンス入力、26、27、28、29に印加される場合には、余分な、回路の部分を取り除くように改造することができる。この改造は、当業者には簡単な作業であろう。
【0089】
図10は、パルス発生器5の第2の実施形態に含まれる改造NOR−ゲート51の好ましい実施形態を示す。改造NOR−ゲート51は、4つのスイッチ素子72、73、74、75と、ホールド回路93と、クロック入力端子87と、イネーブル入力端子91と、出力端子92と、正供給端子76と、負供給端子77とを含む。各スイッチ素子72、73、74、75は、ドレインと、ソースと、ゲートとを有し、ゲートとドレイン又はソースとの間の制御電圧に応答して、閉状態と開状態との間で切り換えることができる。閉状態において、スイッチ素子は、ドレインからソースに流れる電流に対して低抵抗を有し、開状態において、そのような電流に対する高抵抗を有する。スイッチ素子72、73、74、75は、正供給端子76と負供給端子77との間で直列に接続され、第1のスイッチ素子72のドレイン78は正供給端子76に接続し、第2のスイッチ素子73のドレイン80は第1のスイッチ素子72のソース79に接続し、第3のスイッチ素子74のドレイン82は、第2のスイッチ素子73のソース81及び出力端子92に接続し、第4のスイッチ素子75のドレイン84は第3のスイッチ素子74のソース83に接続し、第4のスイッチ素子75のソース85は負供給端子77に接続する。第1のスイッチ素子72のゲート86は、クロック入力端子87に接続される残りのスイッチ素子73、74、75のゲート88、89、90はイネーブル入力端子91に接続される。第1及び第2のスイッチ素子72、73は、従来のP型チャネル電界効果型トランジスタであり、各々、ゲート86、88とドレイン78、80との間に十分に大きい負電圧がかかったときに閉状態となり、それ以外のときは開状態にある。残りの2つのスイッチ素子74、75は、従来のN型チャネル電界効果型トランジスタであり、各々、ゲート89、90とソース83、85との間に十分に大きい正電圧がかかったときに閉状態となり、それ以外のときは開状態にある。ホールド回路93は、出力端子92に接続され、第1及び第2のスイッチ素子72、73のうちの少なくとも1つと、残りの2つのスイッチ素子74、75のうちの少なくとも1つとが開状態にあるときに出力端子92上のレベルを保持し、それ以外のときにはスイッチ素子72、73、74、75が出力端子92上のレベルを制御することを可能にするような大きさとされる。
【0090】
図7のパルス発生器5において、クロック入力端子87は、ゲーティングされたクロック信号GCKをクロック信号として受信し、イネーブル入力端子91は、立ち上がりエッジ・イネーブル信号RE\をイネーブル信号として受信し、出力端子92は、立ち上がりエッジ・ゲート信号RGを出力信号として提供する。さらに、正供給端子76は正供給電圧VDD(図7には図示せず)に接続され、負供給端子77は負供給電圧VSS(図7には図示せず)に接続される。改造NOR−ゲート51は、従来のNOR−ゲートと同様に機能するが、ただしイネーブル信号RE\が低、かつクロック信号GCKが高の状態に入力が入ったときに、改造NOR−ゲート51はホールド状態になり、出力信号RGのレベルを保持する(表1参照)。これは、以下のような方法で達成される。イネーブル信号RE\が高のとき、第2のスイッチ素子73は開状態にあり、第3及び第4のスイッチ素子74、75は閉状態にあり、したがって、クロック信号GCKのレベルにかかわらず、低出力信号RGが提供される。イネーブル信号RE\及びクロック信号GCKが両方とも低のとき、第1及び第2のスイッチ素子72、73は閉状態にあり、残りのスイッチ素子74、75は開状態にあり、したがって、高出力信号RGが提供される。残りの場合、すなわちイネーブル信号RE\が低であり、クロック信号GCKが高の場合、4つのスイッチ素子72、73、74、75は全て開状態にあり、ホールド回路93は出力信号RGのレベルを保持する。したがって、改造NOR−ゲート51はホールド状態になる。
【0091】
このように、改造NOR−ゲート51は、イネーブル信号RE\が高になるまでクロック信号GCK内の立ち上がりエッジの影響が遅延する、NOR関数を提供する。この関数は、パルス発生器5の第2の実施形態の場合のように、論理信号を同期させるために有用であり得る。
【0092】
図11は、パルス発生器の第2の実施形態に含まれる改造NAND−ゲート52の好ましい実施形態を示す。改造NAND−ゲート52は、4つのスイッチ素子94、95、96、97と、ホールド回路115と、クロック入力端子113と、イネーブル入力端子111と、出力端子114と、正供給端子98と、負供給端子99とを含む。各スイッチ素子94、95、96、97は、ドレインと、ソースと、ゲートとを有し、ゲートとドレイン又はソースとの間の制御電圧に応答して、閉状態と開状態との間で切り換えることができる。閉状態において、スイッチ素子は、ドレインからソースに流れる電流に対して低抵抗を有し、開状態において、そのような電流に対する高抵抗を有する。スイッチ素子94、95、96、97は、正供給端子98と負供給端子99との間で直列に接続され、第1のスイッチ素子94のドレイン100は正供給端子98に接続し、第2のスイッチ素子95のドレイン102は第1のスイッチ素子94のソース101に接続し、第3のスイッチ素子96のドレイン104は、第2のスイッチ素子95のソース103及び出力端子114に接続し、第4のスイッチ素子97のドレイン106は第3のスイッチ素子96のソース105に接続し、第4のスイッチ素子97のソース107は負供給端子99に接続する。第4のスイッチ素子97のゲート112は、クロック入力端子113に接続される。残りのスイッチ素子94、95、96のゲート108、109、110はイネーブル入力端子111に接続される。第1及び第2のスイッチ素子94、95は、従来のP型チャネル電界効果型トランジスタであり、各々、ゲート108、109とドレイン100、102との間に十分に大きい負電圧がかかったときに閉状態となり、それ以外のときは開状態にある。残りの2つのスイッチ素子96、97は、従来のN型チャネル電界効果型トランジスタであり、各々、ゲート110、112とソース105、107との間に十分に大きい正電圧がかかったときに閉状態となり、それ以外のときは開状態にある。ホールド回路115は、出力端子114に接続され、第1及び第2のスイッチ素子94、95のうちの少なくとも1つと、残りの2つのスイッチ素子96、97のうちの少なくとも1つとが開状態にあるときに出力端子114上のレベルを保持し、それ以外のときにはスイッチ素子94、95、96、97が出力端子114上のレベルを制御することを可能にするような大きさとされる。
【0093】
図7のパルス発生器5において、クロック入力端子113は、ゲーティングされたクロック信号GCKをクロック信号として受信し、イネーブル入力端子111は、立ち下がりエッジ・イネーブル信号FEをイネーブル信号として受信し、出力端子114は立ち下がりエッジ・ゲート信号FG\を出力信号として提供する。さらに、正供給端子98は正供給電圧VDD(図7には図示せず)に接続され、負供給端子99は負供給電圧VSS(図7には図示せず)に接続される。改造NAND−ゲート52は、従来のNAND−ゲートと同様に機能するが、イネーブル信号FEが高、かつクロック信号GCKが低の状態に入力が入ったときに、改造NAND−ゲート52はホールド状態になり、出力信号FG\のレベルを保持する(表2参照)。これは、以下のような方法で達成される。イネーブル信号FEが低のとき、第3のスイッチ素子96は開状態にあり、第1及び第2のスイッチ素子94、95は閉状態にあり、したがって、クロック信号GCKのレベルにかかわらず、高出力信号FG\が提供される。イネーブル信号FE及びクロック信号GCKが両方とも高のとき、第1及び第2のスイッチ素子94、95は開状態にあり、残りのスイッチ素子96、97は閉状態にあり、したがって、低出力信号FG\が提供される。残りの場合、すなわちイネーブル信号FEが高であり、クロック信号GCKが低の場合、4つのスイッチ素子94、95、96、97は全て開状態にあり、ホールド回路115は出力信号FG\のレベルを保持する。したがって、改造NAND−ゲート52はホールド状態になる。
【0094】
このように、改造NAND−ゲート52は、イネーブル信号FEが低になるまでクロック信号GCK内の立ち下がりエッジの影響が遅延する、NAND関数を提供する。この関数は、パルス発生器5の第2の実施形態の場合のように、論理信号を同期させるために有用であり得る。
【0095】
改造NOR−ゲート51及び/又は改造NAND−ゲート52は、電界効果型トランジスタ以外のタイプのスイッチ素子72、73、74、75、94、95、96、97を用いて実装することができることは、当業者には明らかであろう。
【0096】
上述のような本発明によるDET記憶セル1は、特に、補聴器で用いられるデジタル信号プロセッサのような低電力デジタル回路のための計算回路、例えばカウンタ又はデジタル・フィルタを実装する場合には、単一のチップ上で大量に用いられることがある。電力消費をさらに削減するために、このような回路の部分に供給されるクロック信号CKを、それらの部分によって実行される機能が必要ないときには、アイドルにすることが知られている。これは、典型的にはいわゆるクロック・ゲーティング回路を用いて達成される。しかしながら、公知のクロック・ゲーティング回路は、本発明によるDET記憶セル1には適合しない。したがって、ポジティブ遷移並びにネガティブ遷移を有するシステム・クロック信号を受信して、クロック信号を提供するクロック・ゲーティング回路が必要であり、このクロック・ゲーティング回路は、コントロール信号に応答して、アイドル・モードと、デュアル・エッジ・モードと、ポジティブ・エッジ・モードと、ネガティブ・エッジ・モードとの間で選択的に切り換え可能であり、クロック・ゲーティング回路がデュアル・エッジ・モードにあるときにはクロック信号の遷移とシステム・クロック信号の遷移は同時に生じ、クロック・ゲーティング回路がポジティブ・エッジ・モードであるときにはクロック信号のポジティブ遷移とシステム・クロック信号のポジティブ遷移は同時に生じ、クロック・ゲーティング回路がネガティブ・エッジ・モードにあるときにはクロック信号のネガティブ遷移とシステム・クロック信号のネガティブ遷移は同時に生じる。本発明による記憶セル1のグループにクロック信号を供給するために接続した場合、このようなクロック・ゲーティング回路は、前述の個別のスキャン・テスト・シーケンスの際に必要とされる特定の遷移を提供するようにクロック信号を選択的に切り換えることができるので、記憶セル1のグループを用いる広範囲なスキャン・テストを可能にすることができる。クロック信号のアクティブ遷移は、対応するシステム・クロック信号の遷移と同時に生じ、したがって、クロック・ゲーティング回路はアクティブ遷移のタイミングを変化させないので、このようなクロック・ゲーティング回路はさらに、記憶セル1及び周囲回路のテストされるグループ内のタイミング遅延を定めることを可能にすることができる。この文脈において、アクティブ遷移は、クロック・ゲーティング回路がDETモードにあるか、ポジティブ・エッジ・トリガSETモードにあるか、又はネガティブ・エッジ・トリガSETモードにあるかに応じて、全ての遷移、ポジティブ遷移又はネガティブ遷移として理解すべきである。以下で説明するクロック・ゲーティング回路は、これら及びその他の目的を満たす。
【0097】
上記のDET記憶セル1のようなDET回路を駆動するためのクロック・ゲーティング回路116の実施形態を図12に示す。クロック・ゲーティング回路116は、パルス発生器117と、エッジ・トリガ型フリップ・フリップフロップ118と、NOR−ゲート119と、2つのインバータ120、121と、2入力OR−ゲート188と、2つの3入力OR−ゲート122、123と、AND−ゲート124とを含む。クロック・ゲーティング回路116はさらに、システム・クロック端子125と、立ち上がりエッジ・クロック制御端子126と、立ち下がりエッジ・クロック制御端子127と、クロック・ゲート端子128と、テスト・イネーブル端子187と、クロック・リセット端子129と、クロック出力端子130とを有する。フリップフロップ118は、データ入力131と、データ出力132と、トリガ入力133と、セット入力134と、リセット入力135とを有する。パルス発生器117は、システム・クロック入力136と、トリガ出力137と、立ち上がりエッジ・クロック制御入力138と、立ち下がりエッジ・クロック制御入力139と、ゲート入力140とを有する。フリップフロップ118は、セット入力134及びリセット入力135の両方が高であるという条件で、トリガ入力133上に立ち上がりエッジが生じたときに、データ出力132をデータ入力131のレベルと等しいレベルに切り換えるように構成される。セット入力134における低レベルは、データ出力132を即時に高にさせ、リセット入力135における低レベルは、データ出力132を即時に低にさせる。セット入力134及びリセット入力135の両方が低である場合は、リセット入力135が優先する。
【0098】
データ入力131は、第1のインバータ120の出力から反転クロック信号を受信するように接続される。データ出力132は、クロック信号CKを、第1のインバータ120の入力と、クロック出力端子130とに提供するように接続される。トリガ入力133は、パルス発生器117のトリガ出力137からトリガ信号Tを受信するように接続される。セット入力134は、第1の3入力OR−ゲート122の出力からセット信号S\を受信するように接続される。リセット入力135は、AND−ゲート124の出力からリセット信号R\を受信するように接続される。システム・クロック端子125は、システム・クロック信号SCKを、パルス発生器117のシステム・クロック入力136と、第2のインバータ121の入力と、第2の3入力OR−ゲート123の第1の入力とに提供するように接続される。第2のインバータ121の出力は、反転システム・クロック信号を第1の3入力OR−ゲート122の第1の入力に提供するように接続される。立ち上がりエッジ・クロック制御端子126は、立ち上がりエッジ・クロック制御信号CCRを、パルス発生器117の立ち上がりエッジ・クロック制御入力138と、NOR−ゲート119の第1の入力と、第1の3入力OR−ゲート122の第2の入力とに提供するように接続される。立ち下がりエッジ・クロック制御端子127は、立ち下がりエッジ・クロック制御信号CCFを、パルス発生器117の立ち下がりエッジ・クロック制御入力139と、NOR−ゲート119の第2の入力と、第2の3入力OR−ゲート123の第2の入力とに提供するように接続される。NOR−ゲート119の出力は、クロック・ホールド信号CHを第1及び第2の3入力OR−ゲート122、123の各々の第3の入力に提供するように接続される。クロック・ゲート端子128は、クロック・ゲート信号CGを2入力OR−ゲート188の第1の入力に提供するように接続される。テスト・イネーブル端子187は、テスト・イネーブル信号TEを2入力OR−ゲート188の第2の入力に提供するように接続される。2入力OR−ゲート188の出力は、パルス・ゲート信号PGをパルス発生器117のゲート入力140に提供するように接続される。クロック・リセット端子129は、クロック・リセット信号CR\をAND−ゲート124の第1の入力に提供するように接続され、第2の3入力OR−ゲート123の出力は、内部リセット信号IR\をAND−ゲート124の第2の入力に提供するように接続される。
【0099】
フリップフロップ118及びインバータ120は共同で、トリガ信号Tに応答してデータ保持状態とトグル状態との間で切り替わる記憶素子として機能する。データ保持状態において、記憶素子118、120は、クロック信号CKのレベルを保持する。トグル状態において、記憶素子118、129は、クロック信号CKをトグルする。
【0100】
クロック・ゲーティング回路116のためのパルス発生器117の第1の実施形態は図13に示され、これは、図5に示されたパルス発生器5の第1の実施形態をわずかに改造したバージョンである。これは、XOR−ゲート36並びに2つのセンス入力28、29が省かれている点、ゲート入力140を含む点、及び、AND−ゲート37の第2の入力がゲート入力140からパルス・ゲート信号PGを直接受信するように接続されている点で異なる。図13において、内部の素子及び信号は図5に示されるものと同じ名称及び/又は番号を有するが、入力、出力及び外部信号は、図12に対応して名称及び/又は番号付けが変更されている。変更は以下の通りである。インバータ30の入力は、立ち上がりエッジ・クロック制御信号CCRを立ち上がりエッジ・クロック制御入力138から受信するように接続され、NOR−ゲート31の第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、第1のNAND−ゲート32の第1の入力は、立ち下がりエッジ・クロック制御信号CCFを立ち下がりエッジ・クロック制御入力139から受信するように接続され、第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、第2のNAND−ゲート33の第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、OR−ゲート34の第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続される。
【0101】
クロック・ゲーティング回路116の機能は、図12と、図13と、図14に示される例示的信号とを参照して説明される。外部回路(図示せず)は、クロック制御信号CCR、CCFをクロック制御端子126、127に供給し、システム・クロック信号SCKをシステム・クロック端子125に供給し、クロック・ゲート信号CGをクロック・ゲート端子128に供給し、テスト・イネーブル信号TEをテスト・イネーブル端子187に供給し、クロック・リセット信号CR\をクロック・リセット端子129に供給する。テスト・イネーブル信号TEは、例えばチップ上の全ての回路がアクティブであることが望ましいスキャン・テストの際には、クロック・パルス信号PGを高にするために、高にセットすることができる。しかしながら、本例では、テスト・イネーブル信号TEは低で保持されるので、パルス・ゲート信号PGはクロック・ゲート信号CGに等しい。クロック制御信号CCR、CCFは、典型的にはクロック・ゲーティング回路116を用いる前に、その動作モード、すなわち、デュアル・エッジ、ポジティブ・エッジ又はネガティブ・エッジを選択するために、セットアップされる。しかしながら、図14において、クロック制御信号CCR、CCFはその機能を例示するために、時間t9、t12及びt15において変化する。システム・クロック信号SCKは、交番信号であり、立ち上がりエッジ156及び立ち下がりエッジ157を有すると共に、連続するエッジ156と157との間に高相又は低相を有する。システム・クロック信号SCKは、約50パーセントのデューティー・サイクルを有する。クロック・ゲート信号CG、したがってパルス・ゲート信号PGは、ランダムに変化するが、システム・クロック信号SCKの遷移156、157の間は安定なレベルを有する。したがって、クロック・ゲート信号CGは、高レベルを有する多数のゲートパルス149、150、151、152、153、154、155を有し、図14にはそのうち7つが示される。クロック制御信号CCR、CCFをセットアップすると共にシステム・クロック信号SCKを開始した後、クロック・リセット信号CR\が、図14の時間t1においてこれを高レベルに切り換えることによって、放出される。クロック・リセット信号CR\は、時間t16においてこれを低レベルに切り換えることによって再アサートされる。クロック・リセット信号CR\が低のとき、リセット信号R\、したがってクロック信号CKは、それ以外の入力信号CCR、SCK、CCF、CG、TEのレベルにかかわらず、低にされ、それゆえクロック・ゲーティング回路116はアイドル・モードになる。しかしながら、クロック信号CKが高のときにクロック・リセット信号CR\を低にセットすると、クロック信号CKにおける高−低遷移を引き起こすことに留意すべきである。クロック・リセット信号CR\が高のとき、例えば時間t1とt16との間は、クロック・ゲーティング回路116は下記のように機能する。
【0102】
パルス発生器117は、図5に示すパルス発生器5と同様に機能するが、ただし、トリガ出力137に対して提供されるトリガ信号Tのゲーティングは、本例ではクロック・ゲート信号CGに等しいパルス・ゲート信号PGで直接制御される。したがって、パルス発生器117は、クロック制御信号CCR、CCFのレベル並びにクロック・ゲート信号CGのレベルに応じて、トリガ信号T内に短いポジティブトリガパルス158を生成する。立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGが両方とも高の場合、トリガ・パルス158は、システム・クロック信号SCK内の立ち上がりエッジ156毎に、例えば時間t2、t5、t7、t10及びt11において、生成される。立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGの少なくとも一方が低の場合、トリガ・パルス158は立ち上がりエッジ156では生成されない。立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGが両方とも高の場合、トリガ・パルス158は、システム・クロック信号SCK内の立ち下がりエッジ157毎に、例えば時間t6、t8、t13及びt14において、生成される。立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGの少なくとも一方が低の場合、トリガ・パルス158は立ち下がりエッジ157では生成されない。セット信号S\及びリセット信号R\が両方とも高の場合、各トリガ・パルス158は、フリップフロップ118がデータ入力131のレベルをクロック信号CKにコピーするようにさせる。インバータ120があるので、これにより、フリップフロップ118は、クロック信号CKのレベルを、例えば時間t2、t5、t6、t7、t8、t10、t11、t13及びt14においてトグルさせる。したがって、パルス発生器117は、クロック・ゲート信号CGが高の場合、立ち上がりエッジ・クロック制御信号CCRが高のときにシステム・クロック信号SCK内で立ち上がりエッジ156が生じるたび、並びに立ち下がりエッジ・クロック制御信号CCFが高のときにシステム・クロック信号SCK内で立ち下がりエッジ157が生じるたびに、クロック・ゲーティング回路116がクロック信号CKの遷移を提供することを保証する。
【0103】
クロック制御信号CCR、CCFが両方とも低の場合には、例えば時間t15とt16との間、パルス発生器117はいかなるトリガ・パルス158も生成しない。さらに、クロック・ホールド信号CHは高にされ、これは、セット信号S\と、内部リセット信号IR\と、したがってリセット信号R\とを高にさせるので、フリップフロップ118は、クロック信号CKのレベルを保持する。したがって、クロック・ゲーティング回路116はアイドル・モードになる。
【0104】
クロック制御信号CCR、CCFが両方とも高の場合、例えば時間t1とt9との間、パルス発生器117は、クロック・ゲート信号CGが高のときには、システム・クロック信号SCKの立ち上がりエッジ156及び立ち下がりエッジ157の両方で、上記のようにトリガ・パルス158を生成する。クロック制御信号CCR、CCFの高レベルは、クロック・ホールド信号CHのレベルにかかわらず、セット信号S\と、内部リセット信号IR\と、したがってリセット信号R\とを高にさせる。したがって、フリップフロップ118は、トリガ・パルス158が生じる毎にクロック信号CKのレベルをトグルし、それ以外のときは保持する。したがって、クロック・ゲーティング回路116はクロック・ゲート信号CGが高のときにはデュアル・エッジ・モードになり、クロック・ゲート信号CGが低のときにはアイドル・モードになる。
【0105】
立ち上がりエッジ・クロック制御信号CCRが高で、立ち下がりエッジ・クロック制御信号CCFが低の場合、例えば時間t9とt12との間、パルス発生器117は、クロック・ゲート信号CGが高のときにシステム・クロック信号SCKの立ち上がりエッジ156が生じる場合にのみ、上記のようにトリガ・パルス158を生成する。高い立ち上がりエッジ・クロック制御信号CCRは、クロック・ホールド信号CHを低にさせ、セット信号S\を高にさせる。低い立ち下がりエッジ・クロック制御信号CCF及び低いクロック・ホールド信号CHは、内部リセット信号IR\と、その結果としてリセット信号R\とを、システム・クロック信号SCKに従うようにさせる。したがって、クロック信号CKは、システム・クロック信号SCKが低相の間、低にされる。クロック・ゲート信号CGが高のとき、例えば時間t10におけるシステム・クロック信号SCK内の立ち上がりエッジ156は、パルス発生器117に、トリガ・パルス158を生成させ、さらに、内部リセット信号IR\と、その結果としてのリセット信号R\とを高にさせる。クロック・ゲーティング回路116内の信号遅延は、フリップフロップ118が、クロック信号CKのレベルを高レベルにトグルすることによってトリガ・パルス158と反応することができるように、リセット信号R\がトリガ・パルス158の立ち上がりエッジよりも十分先に放出されることが保証されるような大きさとされる。図13に示されるパルス発生器117の第1の実施形態においては、このことは、システム・クロック信号SCK内の立ち上がりエッジ156が、トリガ・パルス158内の立ち上がりエッジとして現れるまえに3つのゲート、すなわち第2及び第3のNAND−ゲート33、35並びにAND−ゲート37を通過するのに対し、リセット信号R\内の立ち上がりエッジとして現れるまえに2つのゲート、すなわち第2の3入力OR−ゲート123及びAND−ゲート124のみを通過するようにすることで達成される。クロック・ゲート信号CGが高の場合には、クロック信号CKは、システム・クロック信号SCK内に立ち上がりエッジ156が生じたときに、常に低から高に遷移し、したがって、クロック信号CKのポジティブ遷移は、システム・クロック信号SCKのポジティブ遷移と同時に生じる。したがって、クロック・ゲーティング回路116は、クロック・ゲート信号CGが高のときにはポジティブ・エッジ・モードであり、クロック・ゲート信号CGが低のときにはアイドル・モードである。
【0106】
立ち上がりエッジ・クロック制御信号CCRが低で、立ち下がりエッジ・クロック制御信号CCFが高の場合には、例えば時間t12とt15との間、パルス発生器117は、クロック・ゲート信号CGが高のときにシステム・クロック信号SCKの立ち下がりエッジ157が生じる場合にのみ、上記のようにトリガ・パルス158を生成する。高い立ち下がりエッジ・クロック制御信号CCFは、クロック・ホールド信号CHを低にさせ、内部リセット信号IR\と、その結果としてのリセット信号R\とを高にさせる。低い立ち上がりエッジ・クロック制御信号CCR及び低いクロック・ホールド信号CHは、セット信号S\がシステム・クロック信号SCKに従うようにさせる。したがって、クロック信号CKは、システム・クロック信号SCKが高相の間、高にされる。クロック・ゲート信号CGが高のとき、例えば時間t13におけるシステム・クロック信号SCK内の立ち下がりエッジ157は、パルス発生器117により、トリガ・パルス158を生成させ、さらに、セット信号S\を高にさせる。クロック・ゲーティング回路116内の信号遅延は、フリップフロップ118が、クロック信号CKのレベルを低レベルにトグルすることによってトリガ・パルス158と反応することができるように、セット信号S\がトリガ・パルス158の立ち上がりエッジよりも十分先に放出されることが保証されるような大きさとされる。図13に示されるパルス発生器117の第1の実施形態において、このことは、システム・クロック信号SCK内の立ち下がりエッジ157が、トリガ・パルス158内の立ち上がりエッジとして現れる前に3つのゲート、すなわちOR−ゲート34、第3のNAND−ゲート35及びAND−ゲート37を通過するのに対し、セット信号S\内の立ち上がりエッジとして現れる前に2つのゲート、すなわち第2のインバータ121及び第1の3入力OR−ゲート122のみを通過するようにすることで達成される。クロック・ゲート信号CGが高の場合には、クロック信号CKは、システム・クロック信号SCK内に立ち下がりエッジ157が生じたときに、常に高から低に遷移し、したがって、クロック信号CKのネガティブ遷移は、システム・クロック信号SCKのネガティブ遷移と同時に生じる。したがって、クロック・ゲーティング回路116は、クロック・ゲート信号CGが高のときにはネガティブ・エッジ・モードであり、クロック・ゲート信号CGが低のときにはアイドル・モードである。
【0107】
図15に示されるパルス発生器117の第2の実施形態は、図13に示される第1の実施形態に対する改良点を有する。これは、2つのAND−ゲート141、142と、4つのNAND−ゲート143、144、145、146と、NOR−ゲート147と、OR−ゲート148とを含む。端子及び外部信号は、図13と等しく名称及び/又は番号が付けられる。第1のNAND−ゲート143の第1の入力は、立ち上がりエッジ・クロック制御信号CCRを立ち上がりエッジ・クロック制御入力138から受信するように接続され、第2の入力は、パルス・ゲート信号PGをゲート入力140から受信するように接続される。第1のAND−ゲート141の第1の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、第2の入力は、パルス・ゲート信号PGをゲート入力140から受信するように接続される。第2のAND−ゲート142の第1の入力は、立ち下がりエッジ・クロック制御信号CCFを立ち下がりエッジ・クロック制御入力139から受信するように接続され、第2の入力は、パルス・ゲート信号PGをゲート入力140から受信するように接続される。NOR−ゲート147の第1の入力は、立ち上がりエッジ・クロック・イネーブル信号CRE\を第1のNAND−ゲート143から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。第2のNAND−ゲート144の第1の入力は、立ち下がりエッジ・クロック・イネーブル信号CFEを第2のAND−ゲート142から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。第3のNAND−ゲート145の第1の入力は、立ち上がりエッジ・ゲート信号CRGをNOR−ゲート147から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。OR−ゲート148の第1の入力は、立ち下がりエッジ・ゲート信号CFG\を第2のNAND−ゲート144から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。第4のNAND−ゲート146の第1の入力は、立ち上がりエッジ・パルス信号CRP\を第3のNAND−ゲート145から受信するように接続され、第2の入力は、立ち下がりエッジ・パルス信号CFP\をOR−ゲート148から受信するように接続され、出力は、トリガ信号Tをトリガ出力137に提供するように接続される。
【0108】
パルス発生器117の第2の実施形態は、図15と、図16に示される例示的信号とを参照して説明される。図16において、クロック制御信号CCR、CCF、システム・クロック信号SCK、及びクロック・ゲート信号CGは、図14に示される対応する信号と同じである。ブラックボックスとして見ると、パルス発生器117の第2の実施形態は第1の実施形態と同様に機能し、それにより、実質的に同じ時間にトリガ・パルス158を提供する。しかしながら、内部的には、第2の実施形態の挙動は第1の実施形態の挙動とは異なる。
【0109】
立ち上がりエッジ・クロック制御信号CCRが低の場合には、立ち上がりエッジ・クロック・イネーブル信号CRE\が高にされ、立ち上がりエッジ・ゲート信号CRGが低にされ、立ち上がりエッジ・パルス信号CRP\が高にされるので、パルス発生器117の上部分岐40によってトリガ信号T内のトリガ・パルス158を生成することが防がれる。立ち下がりエッジ・クロック制御信号CCFが低の場合には、立ち下がりエッジ・クロック・イネーブル信号CFEは低にされ、立ち下がりエッジ・ゲート信号CFG\は高にされ、立ち下がりエッジ・パルス信号CFP\は高にされるので、パルス発生器117の下部分岐41によってトリガ・パルス158を生成することが防がれる。これらの場合には、それぞれの反対の分岐41、40は、それぞれ立ち下がりエッジ・パルス信号CFP\又は立ち上がりエッジ・パルス信号CRP\が一時的に低にされることによって、トリガ・パルス158を生成することができる。クロック・ゲート信号CG、したがってパルス・ゲート信号PGが低の場合、立ち上がりエッジ・クロック・イネーブル信号CRE\は高にされ、立ち下がりエッジ・クロック・イネーブル信号CFEは低にされるので、両方の分岐40、41がトリガ・パルス158を生成することが防がれる。
【0110】
上部分岐40は、立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGが両方とも高であるときにシステム・クロック信号SCK内に立ち上がりエッジ156が生じた場合、例えば時間t2において、トリガ・パルス158を生成する。システム・クロック信号SCK内の立ち上がりエッジ156に先立って、立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGの高レベル、並びにシステム・クロック信号SCKの低レベルが、立ち上がりエッジ・クロック・イネーブル信号CRE\を低にさせ、ゲーティングされたシステム・クロック信号SCGを低にさせ、立ち上がりエッジ・ゲート信号CRGを高にさせ、立ち上がりエッジ・パルス信号CRP\を高にさせる。クロック・ゲート信号CGが高なので、システム・クロック信号SCK内の立ち上がりエッジ156は、第1のAND−ゲート141を通って伝搬し、それにより、ゲーティングされたシステム・クロック信号SCG内に立ち上がりエッジ159を生じさせる。ゲーティングされたシステム・クロック信号SCG内の立ち上がりエッジ159は、NOR−ゲート147を通って伝搬し、それにより、立ち上がりエッジ・ゲート信号CRG内に立ち下がりエッジ160を生じさせる。NOR−ゲート147内の伝搬遅延により、立ち上がりエッジ・ゲート信号CRG内の立ち下がりエッジ160は、ゲーティングされたシステム・クロック信号SCG内の立ち上がりエッジ159よりも後に第3のNAND−ゲート145に到達する。したがって、第3のNAND−ゲート145は、立ち上がりエッジ・パルス信号CRP\内に短い低パルス161を生成し、これが、トリガ信号T内にトリガ・パルス158を生じさせる。
【0111】
立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGが両方とも高のときにシステム・クロック信号SCK内に立ち下がりエッジ157が生じた場合、例えば時間t6において、システム・クロック信号SCK内の立ち下がりエッジ157は、第3のNAND−ゲート145を通って同様に伝搬するが、立ち上がりエッジ・ゲート信号CRGは、以前のゲーティングされたシステム・クロック信号SCGの高レベルに起因して、今は低であり、ゲーティングされたクロック信号SCGが低になった後までは高にならないので、第3のNAND−ゲート145は立ち上がりエッジ・パルス信号CRP\の高レベルを保持する。したがって、パルス発生器117の上部分岐40は、システム・クロック信号SCK内に立ち下がりエッジ157が生じたときには、トリガ・パルス158を生成しない。
【0112】
立ち上がりエッジ・クロック制御信号CCR及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが高になった場合、例えば、時間t9の直前において、立ち上がりエッジ・クロック・イネーブル信号CRE\は低にされ、ゲーティングされたシステム・クロック信号SCGはほぼ同時に高にされる。立ち上がりエッジ・ゲート信号CRG内のグリッチを防止するために、第1のNAND−ゲート143内の伝搬遅延は、第1のAND−ゲート141内の伝搬遅延よりも大きくなるような大きさとされる。したがって、立ち上がりエッジ・クロック・イネーブル信号CRE\が低になる前にゲーティングされたシステム・クロック信号SCGが高になることが保証されるので、NOR−ゲート147は、立ち上がりエッジ・ゲート信号CRGの低レベルを保持し、それによって望まれないトリガ・パルス158の生成が防止される。
【0113】
同様に、立ち上がりエッジ・クロック制御信号CCR及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが低になった場合、例えば時間t3において、ゲーティングされたシステム・クロック信号SCGは低にされ、立ち上がりエッジ・クロック・イネーブル信号CRE\はほぼ同時に高にされる。第1のNAND−ゲート143、第1のAND−ゲート141及びNOR−ゲート147内の伝搬遅延は、立ち上がりエッジ・クロック・イネーブル信号CRE\が高になる前、したがってまた立ち上がりエッジ・ゲート信号CRGが高になる前に、ゲーティングされたシステム・クロック信号SCGが低になること保証する。したがって、第3のNAND−ゲート145は、立ち上がりエッジ・パルス信号CRP\の高レベルを保持し、それにより、所望されないトリガ・パルス158の生成が防止される。
【0114】
下部分岐41は、立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGが両方とも高であるときにシステム・クロック信号SCK内に立ち下がりエッジ157が生じた場合、例えば時間t6において、トリガ・パルス158を生成する。システム・クロック信号SCK内の立ち下がりエッジ157に先立って、立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGの高レベル、並びにシステム・クロック信号SCKの高レベルが、立ち下がりエッジ・クロック・イネーブル信号CFEを高にさせ、ゲーティングされたシステム・クロック信号SCGを高にさせ、立ち下がりエッジ・ゲート信号CFG\を低にさせ、立ち下がりエッジ・パルス信号CFP\を高にさせる。クロック・ゲート信号CGが高なので、システム・クロック信号SCK内の立ち下がりエッジ157は、第1のAND−ゲート141を通って伝搬し、それにより、ゲーティングされたシステム・クロック信号SCG内に立ち下がりエッジ162を生じさせる。ゲーティングされたシステム・クロック信号SCG内の立ち下がりエッジ162は、第2のNAND−ゲート144を通って伝搬し、それにより、立ち下がりエッジ・ゲート信号CFG\内に立ち上がりエッジ163を生じさせる。第2のNAND−ゲート144内の伝搬遅延により、立ち下がりエッジ・ゲート信号CFG\内の立ち上がりエッジ163は、ゲーティングされたシステム・クロック信号SCG内の立ち下がりエッジ162よりも後にOR−ゲート148に到達するしたがって、OR−ゲート148は、立ち下がりエッジ・パルス信号CFP\内に短い低パルス164を生成し、これが、トリガ信号T内にトリガ・パルス158を生じさせる。
【0115】
立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGが両方とも高のときに、システム・クロック信号SCK内に立ち上がりエッジ156が生じた場合には、例えば時間t2において、システム・クロック信号SCK内の立ち上がりエッジ156は、OR−ゲート148を通って同様に伝搬するが、立ち下がりエッジ・ゲート信号CFG\は、以前のゲーティングされたシステム・クロック信号SCGの低レベルに起因して、今は高であり、ゲーティングされたシステム・クロック信号SCGが高になった後までは低にならないので、OR−ゲート148は立ち下がりエッジ・パルス信号CFP\の高レベルを保持する。したがって、パルス発生器117の下部分岐41は、システム・クロック信号SCK内に立ち上がりエッジ156が生じたときには、トリガ・パルス158を生成しない。
【0116】
立ち下がりエッジ・クロック制御信号CCF及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが低になった場合、例えば、時間t3において、立ち下がりエッジ・クロック・イネーブル信号CFEは低にされ、それにより立ち下がりエッジ・ゲート信号CFG\は高にされ、ゲーティングされたシステム・クロック信号SCGはほぼ同時に低にされる。立ち下がりエッジ・パルス信号CFP\内のグリッチを防止するために、第1のAND−ゲート141内の伝搬遅延は、第2のAND−ゲート142及び第2のNAND−ゲート144内の複合遅延よりも大きくなるような大きさとされる。したがって、ゲーティングされたシステム・クロック信号SCGが低になる前に立ち下がりエッジ・ゲート信号CFG\が高になることが保証されるので、OR−ゲート148は、立ち下がりエッジ・パルス信号CFP\の高レベルを保持し、それにより、望まれないトリガ・パルス158の生成が防止される。
【0117】
同様に、立ち下がりエッジ・クロック制御信号CCF及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが高になった場合、例えば時間t9の直前において、立ち下がりエッジ・クロック・イネーブル信号CFE及びゲーティングされたシステム・クロック信号SCGはほぼ同時に高にされ、それにより立ち下がりエッジ・ゲート信号CFG\は低にされる。第2のNAND−ゲート144内の伝搬遅延は、立ち下がりエッジ・ゲート信号CFG\が低になる前にゲーティングされたシステム・クロック信号SCGが高になることを保証する。したがって、OR−ゲート148は、立ち下がりエッジ・パルス信号CFP\の高レベルを保持し、それにより、所望されないトリガ・パルス158の生成が防止される。
【0118】
図13に示されるパルス発生器117の第1の実施形態においては、システム・クロック信号SCKは、4つのゲート入力、すなわち、NOR−ゲート31の入力、第1及び第2のNAND−ゲート32、33の入力、並びにOR−ゲート34の入力で受信される。図15に示されるパルス発生器117の第2の実施形態においては、システム・クロック信号SCKは、ただ1つのゲート入力、すなわち、第1のAND−ゲート141の入力で受信される。したがって、パルス発生器117の第2の実施形態は、パルス発生器117の第1の実施形態よりも、外部クロック生成回路(図示せず)にかかる負荷が少ない。したがって、この第2の実施形態は、第1の実施形態よりも低い電力消費を可能にし、より高速のシステム・クロック信号SCKの使用を可能にし、このことは、それぞれのパルス発生器117を組み入れた本発明によるクロック・ゲーティング回路116にも当てはまる。パルス発生器117の第2の実施形態において、システム・クロック信号SCKのゲーティングは、入力側、すなわち第1のAND−ゲート141によって行われるので、クロック・ゲート信号CGの低相の間に切り換えられる信号は、ゲーティングが出力側、すなわちAND−ゲート37によって行われるパルス発生器117の第1の実施形態よりも少ない。このことが、パルス発生器117及びクロック・ゲーティング回路116における電力消費をさらに削減する。
【0119】
フリップフロップ118は、エッジ・トリガ型フリップフロップの代わりにレベル制御型ラッチを用いて実装することができるが、この場合には、トリガ信号T内でのトリガ・パルス158の持続時間は、トリガ・パルス158毎に記憶素子118、120がクロック信号CKを1回だけトグルすることを保証するような大きさとされる。より具体的には、各トリガ・パルス158は、インバータ120を通ってラッチ118のデータ入力131まで伝搬するトリガ・パルス158のリーディング・エッジによって生じるクロック信号CK内のレベル変化の前に、終了しなければならない。そうしなければ、インバータ120を通るフィードバックが、トリガ・パルス158毎にクロック信号CK内で1回より多い遷移を引き起こすことになる。
【0120】
上述したようなDET回路の使用が望ましくない用途においても、低電力消費の記憶セル、及びスキャン・テストを容易にする手段がなお必要とされている。以下で説明するSET記憶セルは、この目的及び他の目的を満たす。SET記憶セル165の実施形態を図17に示す。これは、スイッチ166と、記憶素子167と、2つのNAND−ゲート168、169と、反転XOR−ゲート170と、データ入力端子171と、テスト入力端子172と、テスト制御端子173と、クロック端子174と、データ出力端子175とを有する。スイッチ166は、3つの入力176、177、178と、データ制御入力179と、テスト制御入力180と、出力184とを有する。スイッチ166は、制御入力179、180で受信した信号に応答して、入力176、177、178のうちの1つを選択的に出力184に接続するように構成される。スイッチ166は、能動出力ドライバを含み、例えば、バッファ又がその後に続く電子スイッチとして、又はマルチプレクサとして実装することができる。記憶素子は、記憶入力181、記憶出力182及び記憶制御入力183を備えた、従来のレベル制御型ラッチである。記憶素子167は、記憶制御入力183に低レベルが印加されているときにデータ転送状態にあり、それ以外のときにはデータ保持状態にあるように構成される。データ転送状態において、記憶出力182のレベルは記憶入力181のレベルに従う。データ保持状態において、記憶素子167は、記憶入力181のレベルにかかわらず、記憶出力182のレベルを保持する。反転XOR−ゲート170は、入力における信号レベルが等しいときにはその出力に高信号を提供し、それ以外のときには低信号を提供する。
【0121】
スイッチ166の第1の入力176は、記憶入力信号SINをスイッチ166の出力184から受信するように接続される。スイッチ166の第2の入力177は、データ入力信号DINをデータ入力端子171から受信するように接続される。スイッチ166の第3の入力178は、テスト入力信号TINをテスト入力端子172から受信するように接続される。スイッチ166のデータ制御入力179は、記憶制御信号SCを第1のNAND−ゲート168から受信するように接続される。スイッチ166のテスト制御入力180は、テスト制御信号TESTをテスト制御端子173から受信するように接続される。記憶素子167の記憶入力181は、記憶入力信号SINをスイッチ166の出力184から受信するように接続される。記憶素子167の記憶出力182は、データ出力信号DOUTをデータ出力端子175に提供するように接続される。記憶制御入力183は、記憶制御信号SCを第1のNAND−ゲート168から受信するように接続される。第1のNAND−ゲート168の第1の入力は、クロック信号CKをクロック端子174から受信するように接続され、第2の入力は、クロック・イネーブル信号CEを第2のNAND−ゲート169から受信するように接続される。第2のNAND−ゲート169の第1の入力は、記憶制御信号SCを第1のNAND−ゲート168から受信するように接続され、第2の入力は、ゲート信号GATE\を反転XOR−ゲート170から受信するように接続される。反転XOR−ゲートの第1の入力は、記憶入力信号SINをスイッチ166の出力184から受信するように接続され、第2の入力はデータ出力信号DOUTを記憶素子167の記憶出力182から受信するように接続される。
【0122】
SET記憶セル265の機能は、図1と、図18に示す例示的信号を参照して説明される。外部回路(図示せず)が、データ入力信号DINをデータ入力端子171に供給し、クロック信号CKをクロック入力端子174に供給する。クロック信号CKは、交番信号であり、立ち上がりエッジ185及び立ち下がりエッジ186を有すると共に、連続するエッジ185と186との間に高相又は低相を有する。クロック信号CKは、約50パーセントのデューティー・サイクルを有する。データ入力信号DINは、ランダムに変化するが、クロック信号CKの遷移185、186の間、並びにクロック信号CKの高相の間は安定なレベルを有する。
【0123】
スイッチ166は、以下のように動作する。記憶制御信号SCのレベルと等しいデータ制御入力179のレベルが低のとき、スイッチ166は、第1の入力176を出力184に接続し、これにより記憶入力信号SINのレベルを出力ドライバによって保持する。記憶制御信号SCが高のとき、該スイッチ166は、テスト制御入力で受信する信号に応じて、したがってテスト制御信号TESTに応じて、第2の入力177又は第3の入力178を出力184に接続する。図18では、この状況において、スイッチ166が第2の入力177を出力184に接続させるようなテスト制御信号TESTが印加されているものと仮定する。したがって、記憶入力信号SINは、記憶制御信号SCが高のときにはデータ入力信号DINに従う。出力184から第1の入力176への信号フィードバックにより、スイッチ166の機能は、データ入力を2つの信号ソース間で切り換えることを可能にする、ビルトイン・マルチプレクサを備えた従来のレベル制御型ラッチの機能と同様である。
【0124】
図18に示す時間t1において、ロック信号CK内で立ち上がりエッジ185が生じる直前に、外部回路は、データ入力信号DINを低レベルに切り換えている。データ出力信号DOUTはまだ高のままなので、これにより反転XOR−ゲート170はゲート信号GATE\を低に切り換え、それがクロック・イネーブル信号CEを高にさせる。時間t1において開始するクロック信号CKの高相により、第1のNAND−ゲート168は記憶制御信号SCを低に切り換え、これにより、スイッチ166は記憶入力信号SINを低レベルに保持し、記憶素子167はデータ転送状態になり、したがって、低レベルをデータ出力信号DOUTに伝搬する。これにより、データ入力信号DINとデータ出力信号DOUTとは互いに等しくなるので、反転XOR−ゲート170はゲート信号GATE\を高に切り換える。しかしながら、記憶制御信号SCの低レベルは、第2のNAND−ゲート169にクロック・イネーブル信号CEを保持させ、最終的に第1のNAND−ゲート168に記憶制御信号SCを低に保持させる。その後の時間t2で開始するクロック信号CKの低相は、記憶制御信号SCを高にさせ、これにより記憶素子167はデータ保持状態になり、データ出力信号DOUTの低レベルを保持する。記憶制御信号SCの高レベルは、さらに、スイッチ166が第2の入力177を出力184に接続するようにさせるので、記憶入力信号SINはデータ入力信号DINに従うことになる。これは時間t3まで続き、ここで外部回路はデータ入力信号DINを再び切り換え、したがってSET記憶セル165は上記の動作を繰り返すが、ただし、データ入力信号DIN、記憶入力信号SIN及びデータ出力信号DOUTのレベルは反転する。
【0125】
例えば時間t4、t5及びt6において、データ入力信号DINとデータ出力信号DOUTのレベルは互いに等しく、これはゲート信号GATE\を高にさせる。記憶制御信号SCも高なので、クロック・イネーブル信号CEは低にされ、したがって第1のNAND−ゲート168は、クロック信号CKのレベルにかかわらず記憶制御信号SCの高レベルを保持する。したがって、時間t4で生じる立ち上がりエッジ185は、SET記憶セル165内の信号レベルにいかなる変化も生じさせない。それゆえ、SET記憶セル165はデータ入力信号DINとデータ出力信号DOUTのレベルが互いに等しいときには、いかなる内部信号も切り換えない。これにより、SET記憶セル165の電力消費を削減することができる。このことが、SET記憶セル165の電力消費をさらに削減する。
【0126】
SET記憶セル165は、テスト制御信号TESTを印加することによって通常モードからテスト・モードに切り換え可能であることにより、スキャン・テストをサポートし、このテスト制御信号TESTは、スイッチ166に第3の入力178を出力184に接続させ、したがって記憶制御信号SCが高のときに記憶入力信号SINがテスト入力信号TINに従うようにさせる。したがって、SET記憶セル165は、図3に示されるDET記憶セル1に関して上述したのと同様に、周囲回路のスキャン・テストにおいて用いることができる。
【0127】
上述したようなスキャン・テストは、実行が簡単であり、かつ、SET記憶セル165及び周囲回路のほぼ全ての回路部分をカバーすることができる。上述のスキャン・テスト・シーケンスのステップは、既存のテスト装置の一部として自動的に実行することができる。さらに、全ての回路部分がテストに関与しているので、SET記憶セル165のほぼ全ての回路部分を上述のスキャン・テスト・シーケンスを用いてテストすることができる。本発明のSET記憶セル165は、したがって、それ自体の広範囲なテストを可能にし、かつ、スキャン・テストをサポートする。
【0128】
本発明の真意及び範囲から逸脱することなく、説明したいずれの信号及び/又は対応する回路コンポーネントの極性も、例えば、回路コンポーネント間の協調性を高めるため、又は接続された回路における反転論理レベルにこれらを適合させるために、反転させることができることが、当業者には自明であろう。このことは、上述及び図中の信号及び回路のいずれか及び全てに適用される。例えば、本発明による記憶セル1内に含まれる記憶素子6は、反転記憶素子として実装することができ、これは、記憶素子6がデータ転送状態にあるとき、データ出力信号DOUTがデータ入力信号DINの否定に等しいことを意味する。この場合、記憶制御信号SC内の制御パルス15、16の始動の終止のための条件及びディスエーブルのための条件は、データ入力信号DINのレベルとは異なるデータ出力信号DOUTのレベルに対して逆転させなければならないことは明白である。
【0129】
さらに、本発明の真意及び範囲から逸脱することなく、信号は、言及された端子から直接受信することもでき、又は、介在するバッファ、インバータ、論理ゲート、トランジスタなどのような受動回路又は能動回路を介して間接的に受信することもできる。
【0130】
本発明は、独立請求項の特徴によって定義される。好ましい実施形態は、従属請求項で定義される。請求項中のいずれの参照番号も、その範囲を限定しないことが意図される。
【0131】
いくつかの好ましい実施形態を上で示したが、本発明はそれらに限定されるものではなく、以下の特許請求の範囲で定義される主題の範囲内のその他の方式で具体化することができることが強調されるべきである。例えば、説明した実施形態の特徴を任意に組み合わせることができる。
【符号の説明】
【0132】
1:記憶セル
2:データ入力端子
3:データ出力端子
4:クロック端子
5、117:パルス発生器
6、118、120:記憶素子
7:記憶入力
9:記憶出力
10:入力回路
13、14:立ち上がり及び立ち下がりクロック信号エッジ
15、16:立ち上がり及び立ち下がりエッジ制御パルス
17:リーディング・エッジ
18:トレーリング・エッジ
20:テスト入力端子
21:テスト制御端子
22、23:トリガ制御端子
24:スイッチ
26、27:トリガ制御入力
116:クロック・ゲーティング回路
125:システム・クロック端子
126、127:クロック制御端子
128:クロック・ゲート端子
130:クロック出力端子
132:データ出力
138、139:クロック制御入力
156、157:立ち上がり及び立ち下がりシステム・クロック信号エッジ
158:トリガ・パルス
CCR、CCF:クロック制御信号
CK:クロック信号
DIN:データ入力信号
DOUT:データ出力信号
GCK:ゲーティングされたクロック信号
SC:記憶制御信号
SCK:システム・クロック信号
TCR、TCF:トリガ制御信号
【技術分野】
【0001】
本発明は、スキャン・テストのためのサポートを有する低電力デュアル・エッジ・トリガ型記憶セル、及びそのためのクロック・ゲーティング回路に関する。より詳細には、本発明は、自動回路テストを容易にするビルトイン回路を備えた低電力消費のデュアル・エッジ・トリガ型(DET)フリップフロップ、及び、そのようなDETフリップフロップに供給されるクロック信号をゲーティングするための回路に関する。
【0002】
本発明は、例えば、デジタル回路の電力消費が主たる関心事である、補聴器のような用途において有用である。
【背景技術】
【0003】
Kown他に付与された特許文献1は、印加されるクロック周波数を二倍にすることによってダイナミックRAMのような集積回路をテストする方法を開示する。クロック周波数は、二倍モードと非二倍モードとの間で切り換えることができるパルス発生器によって変更することができる。
【0004】
Kunduによる特許文献2は、それぞれがクロック信号の反対向きの遷移に応答し、その出力がクロック信号の位相に応じて多重化される2つのシングル・エッジ・トリガ型(SET)フリップフロップを含む、DETフリップフロップを開示する。この特許文献2はさらに、フリップフロップの周囲の回路のいわゆるスキャン・テストをサポートする回路を開示する。スキャン・テストは、テスト・モードでテスト入力データをフリップフロップの組へとクロックするステップと、クロック信号を通常モードで一度トリガするステップと、その後でフリップフロップの出力をテスト出力データとして読み出すステップとを含む。開示された回路は、SETフリップフロップ毎に別々のテストモードクロック信号を含む。
【0005】
Hujibregtsによる特許文献3は、スキャン・テストをサポートするための回路を備えたSETフリップフロップを開示する。
【0006】
Ahnに付与された特許文献4は、データ入力がデータ出力と等しいときにクロック信号がフリップフロップをトリガすることを避けるためのゲーティング回路を備えた、SETフリップフロップを開示する。その目的は、消費電力を削減することである。この特許文献4はさらに、ゲーティングされたクロックを、パルス・クロック信号として供給することを開示する。Reyes他に付与された特許文献5もまた、データ入力がデータ出力と等しいときにクロック信号がフリップフロップをトリガすることを避けるためのゲーティング回路を備えた、SETフリップフロップを開示する。
【0007】
Sharpe−Geislerに付与された特許文献6は、クロック信号をDETフリップフロップ用に変更する回路を開示する。出力クロック信号の遷移は、入力クロック信号の立ち上がり及び/又は立ち下がりエッジと任意に同期する。この回路は、入力クロック信号のエッジ方向ごとに選択的に遷移をイネーブル又はディスエーブルすることを可能にする。
【0008】
Felixに付与された特許文献7は、スキャン・テストをサポートする回路を備えたDETフリップフロップを開示する。このフリップフロップは、テストを容易するためにSETモードとDETモードとの間で切り換えることができる。
【0009】
Poset Llopisに付与された特許文献8及びTschanz他に付与された特許文献9は、DETフリップフロップのようなDET回路に対してクロック信号を供給するための回路を開示する。この回路は、クロック信号出力をディスエーブルにする手段を含む。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】米国特許第5,959,915号明細書
【特許文献2】米国特許出願公開第2004/0041610号明細書
【特許文献3】米国特許出願公開第2001/0052096号明細書
【特許文献4】米国特許第6,828,837号明細書
【特許文献5】米国特許第5,498,988号明細書
【特許文献6】米国特許第5,719,516号明細書
【特許文献7】米国特許第5,646,567号明細書
【特許文献8】米国特許第6,137,331号明細書
【特許文献9】米国特許第7,109,776号明細書
【発明の概要】
【発明が解決しようとする課題】
【0011】
低電力消費であること、サイズが小さいこと及び高信頼性のもとで機能することは、補聴器で用いられる電子回路にとってきわめて重要な要件である。低消費電力という要件のために、今日の先進的な補聴器の一部であるデジタル信号プロセッサの記憶セルにおいては、DET回路の使用を検討することが自明になっている。DET回路の使用は、主としてクロック回路によって消費される電力の削減を考慮に入れたものである。しかしながら、DET回路はプロセッサチップ上でSET回路よりも広いスペースすなわち「材料資源」を必要とし、さらに、電子チップ上のデジタル回路の設計及びテストのために一般に用いられるツールに関して多くの問題がある。特に、スキャン・テスト用に広く採用されている規格は、DET回路用に設計されていないので、DET回路では動作することができない。その結果として、デジタルプロセッサ内のDET回路及び/又は周囲回路は、製造設備において完全にはテスト可能ではないことがあり、これは信頼性についての要件に反する。さらに、デジタルチップの設計のために一般に用いられるツールもまたDET回路には適合せず、このことにより、DET回路を用いた設計は、時間がかかり、それゆえ費用もかかる、設計エラーのリスクが高い作業となる。
【0012】
したがって、SET回路用の既存の設計及びテストツール内で容易に使用することができ、スキャン・テストをサポートし、プロセッサチップ上で小さいスペースしか占有することがなく、使用時の電力消費が少ない、DET記憶セルが必要とされている。上記の先行技術文献はいずれも、これらの要件を全て満たすDET記憶セルを開示していない。本発明の目的は、このような記憶セルを提供することである。
【0013】
本発明のさらなる目的は、最小限の数の、フリップフロップ及びラッチのような記憶素子を用いて実装することができるDET記憶セルを提供することである。
【0014】
本発明のさらなる目的は、レベル制御型記憶素子を用いて実装することができるDET記憶セルを提供することである。
【0015】
本発明のさらなる目的は、記憶素子のための高信頼制御信号を有するDET記憶セルを提供することである。
【0016】
本発明のさらなる目的は、記憶素子のための制御信号が、トランジスタ技術や、供給電圧、温度などの変化に対して自動的に適合する、DET記憶セルを提供することである。
【0017】
本発明のさらなる目的は、頻繁に変化しないデータ入力信号を受けたときに最小限の電力しか消費しない、DET記憶セルを提供することである。
【0018】
本発明のさらなる目的は、その機能を広範囲にテストすることができるDET記憶セルを提供することである。
【0019】
本発明のさらなる目的は、スキャン・テストをサポートするDET記憶セルを提供することである。
【0020】
本発明のさらなる目的は、SET回路のテスト専用のテスト装置を用いたスキャン・テストをサポートする、DET記憶セルを提供することである。
【0021】
本発明のさらなる目的は、SET回路の設計専用の設計ツールでモデル化することができる、DET記憶セルを提供することである。
【0022】
本発明のさらなる目的は、DETモードとSETモードとの間で選択的に切り換えることができる、DET記憶セルを提供することである。
【0023】
本発明のさらなる目的は、DETモードとSETモードとの間で選択的に切り換えることができ、SETモードにあるときには、ポジティブ・エッジ・トリガ記憶セルとネガティブ・エッジ・トリガ記憶セルとの間で選択的に切り換えることができる、DET記憶セルを提供することである。
【0024】
クロック・ゲーティングは、クロック供給ツリーにおける電力消費を削減するために一般に適用される技術であり、これを本発明によるDET記憶セルに適用することが望ましい。しかしながら、上記の先行技術はいずれも、本発明によるDET記憶セルの機能を完全にサポートするクロック・ゲーティング回路を開示していない。本発明のさらなる目的は、このようなクロック・ゲーティング回路を提供することである。
【0025】
本発明のさらなる目的は、先行技術のクロック・ゲーティング回路よりも電力およびスペースを消費しないクロック・ゲーティング回路を提供することである。
【課題を解決するための手段】
【0026】
本発明の目的は、添付の特許請求の範囲に記載され、以下で説明される本発明によって達成される。
【0027】
本発明の目的は、データ出力端子と、クロック端子と、パルス発生器と、記憶素子と、入力回路とを有する記憶セルによって達成することができる。記憶素子は、記憶入力と、記憶出力とを有する。記憶入力は、データ出力信号を入力回路から受信するように接続される。記憶出力は、データ出力信号をデータ出力端子に提供するように接続される。記憶素子は、パルス発生器から受信した記憶制御信号に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能である。パルス発生器は、立ち上がり及び立ち下がりクロック信号エッジを有するクロック信号をクロック端子から受信するように接続されており、記憶制御信号内に制御パルスを提供するように構成される。各制御パルスは、リーディング・エッジ及びトレーリング・エッジを有する。制御パルスは、そのリーディング・エッジ上でデータ転送状態を起動するのに適した極性を有する。新規な特徴は、各制御パルスが、立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの一方であり、パルス発生器が、立ち上がりクロック信号エッジを受信したときに立ち上がりエッジ制御パルスを始動し、立ち下がりクロック信号エッジを受信したときに立ち下がりエッジ制御パルスを始動するように構成されたことである。このようにすると、組合せ論理回路及び1つのSET記憶素子のみを用いて、DETフリップフロップを作ることができる。これは、先行技術のDET記憶セルよりも低い電力消費を可能とする。
【0028】
記憶素子は、記憶制御信号の遷移に応答してデータ転送状態を一時的に起動するように構成されることが有利である。これは、従来のエッジ・トリガ型SETフリップフロップを記憶素子として用いることを可能とする。
【0029】
記憶素子は、記憶制御信号が第1の論理レベルを有するときにデータ保持状態になり、記憶制御信号が第1の論理レベルの否定である第2の論理レベルを有するときにデータ転送状態になるようにすることが有利である。これは、従来のレベル制御型ラッチを記憶素子として用いることを可能とする。レベル制御型ラッチは、典型的には、エッジ・トリガ型フリップフロップよりも必要とするチップスペースが少なく、消費電力も少ない。
【0030】
パルス発生器は、データ出力信号並びにデータ入力信号を受信するように接続され、かつ、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときに、始動された制御パルスを終了するように構成されることが有利である。このようにすると、制御パルスの持続時間が、記憶素子内の伝搬遅延に自動的に適合するようにでき、したがって、記憶素子の制御は高信頼性になり、例えばトランジスタ技術の変化や、供給電圧又は温度の変化の影響を受けにくくなる。
【0031】
パルス発生器は、データ出力信号並びにデータ入力信号を受信するように接続され、かつ、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときに、制御パルスの始動をディスエーブルにするように構成されることが有利である。このようにすると、記憶素子の制御回路は、データ入力信号の論理レベルが変わらないままであるときには動的電力を消費しないようにすることができる。
【0032】
パルス発生器は、クロック信号、データ出力信号及びデータ入力信号を受信するように接続された論理回路を含み、この論理回路は、クロック信号の複製又は反転複製であるゲーティングされたクロック信号を提供するように構成され、論理回路はさらに、データ出力信号の論理レベルがデータ入力信号の論理レベルに対して所定の関係を有するときにゲーティングされたクロック信号をアイドルにするように構成されることが有利である。このようにすることで、パルス発生器は、データ入力信号の論理レベルが変わらないままであるときには動的電力の消費を少なくすることができる。
【0033】
記憶セルはさらに、データ入力端子と、テスト入力端子と、テスト制御端子とを有し、入力回路は、テスト制御端子から受信したテスト制御信号に応答してデータ入力端子及びテスト入力端子のうちの一方を記憶入力に接続するように動作可能なスイッチを含むことが有利である。これは、周囲回路のスキャン・テストのときに記憶セルを用いることを可能とする。
【0034】
記憶セルはさらに、第1のトリガ制御端子を有し、パルス発生器はさらに、第1のトリガ制御信号を第1のトリガ制御端子から受信するように接続された第1のトリガ制御入力を有し、パルス発生器はさらに、第1のトリガ制御信号に応答して、立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの一方の始動を選択的にイネーブル又はディスエーブルするように構成されることが有利である。立ち上がりエッジ制御パルス又は立ち下がりエッジ制御パルスのいずれかを選択的にイネーブル又はディスエーブルにすることによって、記憶素子をDETモードとSETモードとの間で選択的に切り換えることができる。
【0035】
記憶セルはさらに、第2のトリガ制御端子を有し、パルス発生器はさらに、第2のトリガ制御信号を第2の制御端子から受信するように接続された第2のトリガ制御入力を有し、パルス発生器はさらに、第2のトリガ制御信号に応答して立ち上がりエッジ制御パルス及び立ち下がりエッジ制御パルスのうちの他方の始動を選択的にイネーブル又はディスエーブルするように構成されることが有利である。このようにすることで、記憶素子はさらに、SETモードにあるときに、ポジティブ・エッジ・トリガ記憶セルとして機能する状態とネガティブ・エッジ・トリガ記憶セルとして機能する状態との間で選択的に切り換えることができる。
【0036】
本発明のさらなる目的は、記憶素子と、システム・クロック端子と、クロック・ゲート端子と、クロック出力端子とを有するクロック・ゲーティング回路によって達成することができる。記憶素子は、データ出力を有し、これは、クロック信号をクロック出力端子に供給するように接続される。クロック・ゲーティング回路は、システム・クロック端子で受信したシステム・クロック信号に応答してクロック信号内に遷移をもたらすように構成される。システム・クロック信号は、立ち上がり及び立ち下がりシステム・クロック信号エッジを有する。クロック信号内の各遷移は、システム・クロック信号内の立ち上がり又は立ち下がりエッジと同時に生じる。クロック・ゲーティング回路はさらに、クロック・ゲート端子上で受信したクロック・ゲート信号に応答して、クロック信号内に遷移をもたらすことを選択的にイネーブル又はディスエーブルにするように構成される。新規な特徴は、クロック・ゲーティング回路がさらにパルス発生器を含むこと、記憶素子が、パルス発生器から受信したトリガ信号に応答してデータ保持状態及びトグル状態のうちの一方で動作可能であること、記憶素子が、トグル状態にあるときにクロック信号をトグルするようにされたこと、パルス発生器が、システム・クロック信号を受信するように接続され、かつ、制御パルスをトリガ信号内に提供するようにされたこと、各トリガ・パルスがリーディング・エッジ及びトレーリング・エッジを有すること、トリガ・パルスが、そのリーディング・エッジ上でトグル状態を起動するのに適した極性を有すること、各トリガ・パルスがさらに、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの一方であること、及びパルス発生器がさらに、立ち上がりシステム・クロック信号エッジを受信したときに立ち上がりエッジ・トリガ・パルスを始動し、立ち下がりシステム・クロック信号エッジを受信したときに立ち下がりエッジ・トリガ・パルスを始動するようにされたことである。このようにすることで、組合せ論理回路及び単一のSET記憶素子のみを用いて、クロック・ゲーティング回路を作ることができる。これは、先行技術のクロック・ゲーティング回路よりも低い電力消費及び小さいスペース要件を可能とする。
【0037】
クロック・ゲーティング回路はさらに、第1のクロック制御端子を有し、パルス発生器はさらに、第1のクロック制御信号を第1のクロック制御端子から受信するように接続された第1のクロック制御入力を有し、パルス発生器はさらに、第1のクロック制御信号に応答して、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの一方を提供することを選択的にイネーブル又はディスエーブルするように構成されることが有利である。立ち上がりエッジ・トリガ・パルス又は立ち下がりエッジ・トリガ・パルスを提供することを選択的にイネーブル又はディスエーブルにすることによって、クロック・ゲーティング回路をDETモードとSETモードとの間で切り換えることができる。これは、SET回路のテスト専用のテスト装置を用いた場合でさえも、スキャン・テスト中にこのクロック・ゲーティング回路から供給される記憶セルを用いることを可能にする。
【0038】
クロック・ゲーティング回路はさらに、第2のクロック制御端子を有し、パルス発生器はさらに、第2のクロック制御信号を第2のクロック制御端子から受信するように接続された第2のクロック制御入力を有し、パルス発生器はさらに、第2のクロック制御信号に応答して、立ち上がりエッジ・トリガ・パルス及び立ち下がりエッジ・トリガ・パルスのうちの他方を提供することを選択的にイネーブル又はディスエーブルにするように構成されることが有利である。このようにすることで、ポジティブ・エッジ・トリガ及びネガティブ・エッジ・トリガ回路の両方を、このクロック・ゲーティング回路から供給される記憶セルを用いてスキャン・テストすることができる。
【0039】
上記したシステム、並びに「発明を実施するための形態」の詳細な説明及び特許請求の範囲に記載されたシステムの構造的特徴は、ここに記載された方法の対応する段階と適宜置き換えることにより、ここに記載された方法のいずれとも組み合わせることができる、ということが意図される。このような方法についての実施形態は、対応するシステムと同じ利点を有する。本発明のさらなる目的は、従属請求項及び発明の詳細な説明において定義された実施形態によって達成することができる。
【0040】
本明細書において、単数形の不定冠詞及び定冠詞は、特に断わりのない限り、複数形も含む(すなわち「少なくとも1つの」という意味を有する)ことが意図される。さらに、「有する」、「含む」、「からなる」、「有している」、「含んでいる」及び/又は「を備えている」という用語は、本明細書で用いられる場合、言及した特徴、整数、ステップ、動作、要素及び/又は成分の存在を特定するが、1つ又はそれ以上のその他の特徴、整数、ステップ、動作、要素及び/又は成分の存在を排除するものではないことも理解されたい。ある要素が別の要素に「接続」又は「結合」されていると述べられている場合、特に断りのない限り、これは、他の要素に直接的に接続され又は結合されていてもよく、又は介在する要素が存在してもよいことを理解されたい。さらに、本明細書で用いられる「接続」又は「結合」は、無線接続又は結合を含むことができる。本明細書において、「及び/又は」という用語は、それに関連して列挙された事項のうちの1つ又はそれ以上のいずれか及び全ての組合せを含む。本明細書において開示されるいずれの方法のステップも、特に断りのない限り、開示された通りの順序で実行される必要はない。
【0041】
本明細書において用いられる「論理レベル」及び「レベル」という用語は、特に断りのない限り、デジタル電子信号の論理レベルを指す。「高」及び「低」という用語は、特に断りのない限り、それぞれ、高論理レベル及び低論理レベルを指し、抽象的な意味であり、したがって開示された回路の実装において用いられる実際の電圧及び/又は電流のレベルとは無関係である。このような実際のレベルは、用いられる技術に応じて広範囲で変化することができる。具体的には、高論理レベルは、必ずしも低論理レベルよりも高い電圧又は電流のことを指す訳ではない。「信号が高い、高くなる/低い、低くなる」という語句は、「信号が高/低論理レベルを有する/に達する」と解釈すべきである。「立ち上がりエッジ」、「ポジティブ・エッジ」又は「ポジティブ遷移」は、低から高への信号の遷移を指す。「立ち下がりエッジ」、「ネガティブ・エッジ」又は「ネガティブ遷移」は、高から低への信号の遷移を指す。高レベル及び低レベルは、それぞれ「H」及び「L」又は「1」及び「0」と称されることもある。本明細書において用いられる場合、「端子」という用語は、電子回路への電気的接続を容易にするのに適したあらゆる導電性構造体を指す。
【0042】
OR−、NOR−、XOR−、AND−及びNAND−ゲートのような従来の論理回路は、本明細書で言及される場合、特に断りがなければ、2つの入力と1つの出力とを有するデバイスであり、インバータは、1つの入力と1つの出力とを有するNOT−ゲートである。上記のデバイス型式は各々、その入力に印加された信号に対応する論理演算(すなわち、それぞれ、論理和、否定論理和、排他的論理和、論理積、否定論理積、否定)を実行し、得られた信号をその出力に与える。デバイスは、正論理であり、これは、論理的真が高レベルに等しく、論理的偽が低レベルに等しいことを意味する。
【0043】
本発明は、以下に、好ましい実施形態と関連して、図面を参照しながらより詳細に説明される。
【図面の簡単な説明】
【0044】
【図1】本発明による記憶セルの第1の実施形態を示す。
【図2】図1の記憶セルの機能を表す信号を示す。
【図3】本発明による記憶セルの第2の実施形態を示す。
【図4】図3の記憶セルの機能を表す信号を示す。
【図5】図3の記憶セルのためのパルス発生器の第1の実施形態を示す。
【図6】図5のパルス発生器の機能を表す信号を示す。
【図7】図3の記憶セルのためのパルス発生器の第2の好ましい実施形態を示す。
【図8】図7のパルス発生器の機能を表す信号を示す。
【図9】図7のパルス発生器の機能を表す状態図を示す。
【図10】図7のパルス発生器のための改造NOR−ゲートの実施形態を示す。
【図11】図7のパルス発生器のための改造NAND−ゲートの実施形態を示す。
【図12】DET回路へのクロックを制御するためのクロック・ゲーティング回路の実施形態を示す。
【図13】図12のクロック・ゲーティング回路のためのパルス発生器の第1の実施形態を示す。
【図14】図12のクロック・ゲーティング回路の機能を表す信号を示す。
【図15】図12のクロック・ゲーティング回路のための第2の実施形態を示す。
【図16】図15のパルス発生器の第2の実施形態の機能を表す信号を示す。
【図17】SET記憶セルの実施形態を示す。
【図18】図17のSET記憶セルの機能を表す信号を示す。
【発明を実施するための形態】
【0045】
図面は、模式的であり、分かり易くするために簡略化されており、本発明の理解のために必須な詳細のみを示しており、他の詳細は省略されている。全体を通じて、同じ参照番号及び名称が同一又は対応する部分に対して用いられている。信号図においては、立ち上がり時間、立ち下がり時間及び個々の信号間の時間差は、誇張されている場合がある。
【0046】
本発明のさらなる応用範囲は、以下の詳細な説明から明らかとなろう。しかしながら、本発明の真意及び範囲内の種々の変更及び修正は、この詳細な説明から当業者には明らかとなるので、詳細な説明及び特定の実施例は、本発明の好ましい実施形態を示しているとはいえ、単に例示のために提示されるものであることを理解されたい。
【0047】
記憶セル1の第1の実施形態を図1に示す。これは、データ入力端子2、データ出力端子3、クロック端子4、パルス発生器5、記憶素子6及び入力回路10を有する。パルス発生器5は、外部クロック入力12並びに制御出力11を有し、外部クロック入力12で立ち上がりエッジ13又は立ち下がりエッジ14を受信するたびに、制御出力11に制御パルス15、16(図2参照)を提供するように構成される。記憶素子6は、記憶入力7、記憶制御入力8及び記憶出力9を備えた、従来のポジティブ・エッジ・トリガ型D型フリップフロップである。記憶素子6は、記憶制御入力8上の立ち上がりエッジに対して、記憶入力7のレベルを記憶出力9に転送するデータ転送状態へと一時的に変化することで反応し、その後、記憶入力7のレベルにかかわらず記憶出力9のレベルを維持するデータ保持状態に自律的に戻るように構成される。状態変化のタイミングは、記憶素子6内の内部回路遅延に依存する。
【0048】
記憶入力7は、入力回路10からデータ入力信号DINを受信するように接続され、これは、本実施形態においては、単記憶入力7とデータ入力端子2との間の単なる接続であり、記憶出力9は、データ出力端子3にデータ出力信号DOUTを提供するように接続される。記憶素子6の記憶制御入力8は、パルス発生器5の制御出力11から記憶制御信号SCを受信するように接続される。パルス発生器5の外部クロック入力12は、クロック端子4からクロック信号CKを受信するように接続される。
【0049】
記憶セル1の第1の実施形態の機能が、図1と、図2に示される例示的信号とを参照して説明される。外部回路(図示せず)は、データ入力信号DINをデータ入力端子2に供給し、クロック信号CKをクロック端子4に供給する。クロック信号CKは、交番信号であり、立ち上がりエッジ13及び立ち下がりエッジ14を有すると共に、連続するエッジ13と14との間に高相又は低相を有する。クロック信号CKは、約50パーセントのデューティー・サイクルを有する。データ入力信号DINは、ランダムに変化するが、クロック信号CKの遷移13、14の間は安定なレベルを有する。パルス発生器5は、クロック信号CK内の立ち上がりエッジ13を受信すると、記憶制御信号SC内で立ち上がりエッジ制御パルス15を始動する。パルス発生器5は、立ち下がりエッジ14を受信すると、記憶制御信号SC内で立ち下がりエッジ制御パルス16を始動する。各制御パルス15、16は、その始動時に生じるリーディング・エッジ17と、その終了時に生じるトレーリング・エッジ18とを有する。したがって、各リーディング・エッジ17は、クロック信号CKの立ち上がりエッジ13又は立ち下がりエッジ14のいずれかと実質的に同時に生じることになる。パルス発生器5は、一定の遅延時間後に各制御パルス15、16を終了し、それによって各制御パルス15、16の持続時間19を定める。持続時間19は、クロック信号CKの立ち上がり又は立ち下がりエッジ13、14のどちらかとその後の立ち下がり又は立ち上がりエッジ14、13との間の時間間隔よりも実質的に短い大きさとされる。
【0050】
各リーディング・エッジ17は、記憶素子6を一時的にデータ転送状態に変化させ、データ入力信号DINのレベルをデータ出力信号DOUTに転送させる。記憶素子6は、自律的にデータ保持状態に戻り、次のリーディング・エッジ17が生じるまで、データ出力信号DOUTのレベルを保持する。このようにして、データ入力信号DINは記憶素子6へとクロックされる。リーディング・エッジ17は、クロック信号CK内の立ち上がり又は立ち下がりエッジ13、14毎に生じるので、したがって記憶セル1はDETフリップフロップとして機能することになる。
【0051】
ポジティブ・エッジ・トリガ型D型フリップフロップの代わりに、ネガティブ・エッジ・トリガ型D型フリップフロップを記憶素子6として用いることができる。この場合においては、パルス発生器5を、逆の極性の記憶制御信号SC及び制御パルス15、16を提供するように変更しなければならない。
【0052】
図1の記憶セル1は、従来のエッジ・トリガ型D型フリップフロップである単一の記憶素子6と、いくつかの組合せ論理のみを用いて実装することができる。単一の記憶素子6のみを用いることで、先行技術のDETフリップフロップに比べて、プロセッサチップ上で比較的小さいスペースしか占有せず、また使用時に比較的少ない電力しか消費しない記憶セル1が得られる。
【0053】
記憶セル1の第2の実施形態を図3に示す。これは、データ入力端子2と、テスト入力端子20と、テスト制御端子21と、データ出力端子3と、クロック端子4と、立ち上がりエッジ・トリガ制御端子22と、立ち下がりエッジ・トリガ制御端子23と、パルス発生器5と、記憶素子6と、スイッチ24とを含む入力回路10を有する。記憶素子6は、記憶入力7と、記憶制御入力8と、記憶出力9とを備えた、従来のレベル制御型ラッチである。記憶素子6は、記憶制御入力8に高レベルが印加されているときにデータ転送状態になり、それ以外のときにはデータ保持状態になるように構成される。データ転送状態において、記憶出力9のレベルは記憶入力7のレベルに従う。データ保持状態において、記憶素子6は、記憶入力7のレベルにかかわらず、記憶出力9のレベルを保持する。
【0054】
記憶入力7は、スイッチ24からデータ入力信号DINを受信するように接続される。スイッチ24は、テスト制御端子21からテスト制御信号TESTを受信するように接続されたスイッチ制御入力25を有する。スイッチ24は、テスト制御信号TESTに応じて、その出力、したがって記憶入力7が、データ入力端子2からのデータ信号D、又はテスト入力端子20からのテスト入力信号TINのいずれかを受信する接続となるように構成される。スイッチ24は、例えば、実際に入力を出力に接続する電子スイッチの形態で、又は入力信号のうちの1つをその出力で再現するマルチプレクサの形態で、実装することができる。記憶制御入力8は、パルス発生器5の制御出力11から記憶制御信号SCを受信するように接続される。記憶出力9は、データ出力信号DOUTをデータ出力端子3に提供するように接続される。パルス発生器5の外部クロック入力12は、クロック端子4からクロック信号CKを受信するように接続される。パルス発生器5の立ち上がりエッジ・トリガ制御入力26は、立ち上がりエッジ・トリガ制御端子22から立ち上がりエッジ・トリガ制御信号TCRを受信するように接続される。パルス発生器5の立ち下がりエッジ・トリガ制御入力27は、立ち下がりエッジ・トリガ制御端子23から立ち下がりエッジ・トリガ制御信号TCFを受信するように接続される。パルス発生器5の第1のセンス入力28は、入力回路10から、したがって記憶入力7からデータ入力信号DINを受信するように接続される。パルス発生器5の第2のセンス入力29は、記憶素子6の記憶出力9からデータ出力信号DOUTを受信するように接続される。
【0055】
記憶セル1の第2の実施形態の機能は、図3と、図4に示される例示的信号とを参照して説明される。外部回路(図示せず)は、データ信号D(図示せず)、テスト入力信号TIN(図示せず)、テスト制御信号TEST(図示せず)、立ち上がりエッジ・トリガ制御信号TCR、クロック信号CK、及び立ち下がりエッジ・トリガ制御信号TCFを、それぞれ、端子2、20、21、22、4、23に供給する。記憶セル1の通常の使用状態では、テスト制御信号TESTは、スイッチ24が記憶入力7をデータ入力端子2に接続させるレベルを有する。したがって、データ入力信号DINはデータ信号Dと等しく、以下の説明において、特に断りのない限り、信号D、DINのうちの一方に対して述べたことは、もう一方に対しても同様に述べたものとする。クロック信号CKは、交番信号であり、立ち上がりエッジ13及び立ち下がりエッジ14を有すると共に、連続するエッジ13と14との間に高相又は低相を有する。クロック信号CKは、約50パーセントのデューティー比を有する。データ入力信号DINは、ランダムに変化するが、クロック信号CKの遷移13、14の間は安定なレベルを有する。トリガ制御信号TCR、TCFは、その動作モード、すなわちDET、ポジティブ・エッジ・トリガ(SET)又はネガティブ・エッジ・トリガ(SET)を選択するために、典型的には記憶セル1の使用に先立ってセットアップされる。しかしながら、図4においては、トリガ制御信号TCR、TCFは、その機能を例示するために変化する。
【0056】
パルス発生器5は、クロック信号CK内の立ち上がりエッジ13を受信すると、記憶制御信号SC内で立ち上がりエッジ制御パルス15を始動するが、これは、立ち上がりエッジ・トリガ制御信号TCRが高であり、かつ、データ入力信号DINのレベルがデータ出力信号DOUTのレベルと異なる場合にのみ、行われる。これは、例えば、時間t1における場合である。これらの条件の一方又は両方が満たされない場合には、パルス発生器5は、立ち上がりエッジ13を無視し、これはは、例えば、データ入力信号DINとデータ出力信号DOUTとが等しいレベルを有する、時間t2において生じる。したがって、立ち上がりエッジ13は、立ち上がりエッジ・トリガ制御信号TCRが低であるt4とt5との間の時間間隔においても無視される。
【0057】
パルス発生器5は、クロック信号CK内の立ち下がりエッジ14を受信すると、記憶制御信号SC内で立ち下がりエッジ制御パルス16を始動するが、これは、立ち下がりエッジ・トリガ制御信号TCFが高であり、かつ、データ入力信号DINのレベルがデータ出力信号DOUTのレベルと異なる場合にのみ、行われる。これは例えば、時間t3における場合である。これらの条件の一方又は両方が満たされない場合には、パルス発生器5は立ち下がりエッジ14を無視する。したがって、立ち下がりエッジ14は、立ち下がりエッジ・トリガ制御信号TCFが低である時間t6以降は無視される。
【0058】
パルス発生器5の内部挙動の詳細な説明は、以下において、図5及び図7に示されるその2つの好ましい実施形態の説明で見ることができる。
【0059】
各制御パルス15、16は、その始動時に生じるリーディング・エッジ17と、その終了時に生じるトレーリング・エッジ18とを有する。したがって、各リーディング・エッジ17は、クロック信号CKの立ち上がりエッジ13又は立ち下がりエッジ14のいずれかと実質的に同時に生じることになる。
【0060】
記憶素子6は、記憶制御入力8上で制御パルス15、16を受信する。これら制御パルス15、16は高であるので、各リーディング・エッジ17は、記憶素子6をデータ転送状態に変化させ、データ入力信号DINのレベルをデータ出力信号DOUTに転送させる。パルス発生器5は、データ出力信号DOUTがデータ入力信号DINと同じレベルを獲得するとすぐに各制御パルス15、16を終了させ、それによって記憶素子6はデータ保持状態へと戻され、データ入力信号DINのレベルにかかわらず、データ出力信号DOUTのレベルを保持することになる。このようにして、データ入力信号DINは記憶素子6へとクロックされる。
【0061】
したがって、記憶セル1は、トリガ制御信号TCR、TCFが両方とも高であるときには、立ち上がり又は立ち下がりエッジ13、14毎にリーディング・エッジ17が生じるので、DETフリップフロップとして機能し、例外はデータ入力信号DINとデータ出力信号DOUTのレベルが等しいときであるが、この場合には、いずれにしても、記憶動作によって記憶出力信号DOUTのレベルは変更されない。同様に、記憶セル1は、立ち上がりエッジ・トリガ制御信号TCRのみが高であるときにはポジティブ・エッジ・トリガ型フリップフロップとして機能し、立ち下がりエッジ・トリガ制御信号TCFのみが高であるときにはネガティブ・エッジ・トリガ型フリップフロップとして機能する。信号TCR、TCFの両方が低であるときには、記憶セル1は、データ入力信号DINのレベル及びクロック信号CK内で受信されるエッジ13、14にかかわらず、データ出力信号DOUTのレベルを保持する。
【0062】
フリップフロップのような記憶セルを含む複雑な回路のスキャン・テストは、典型的には、テスト・モードにおいて複数の記憶セルを接続していわゆるスキャン・チェーンを形成する手段を提供することによって、助力することができる。通常モードにおいて、記憶セルは組合せ論理回路を介して接続され、スキャン・テストの目的は、組合せ論理回路と記憶セルの両方をテストすることである。テスト・モードにおいて、スキャン・チェーン内の記憶セルはシフト・レジスタを形成し、クロック信号をスキャン・チェーン内の記憶セルの数に等しい回数アサートすることによって、任意のテストデータ・ベクトルを記憶セルのメモリへ及び/又はメモリからクロックすることができる。スキャン・テスト・シーケンスは、典型的には、テスト・モードの記憶セルでテスト・データ入力ベクトルをクロック・インし、その後、通常モードの記憶セルでクロック信号を一回アサートし、次いで、テスト・モードの記憶セルでテスト・データ出力ベクトルをクロック・アウトすることによって行われる。次いで、テスト・データ出力ベクトルは、予想結果からの変位を検出することによって検査される。完全なスキャン・テストは、数千ものスキャン・テスト・シーケンスを含むことがあるので、テスト・データ入力ベクトルは、典型的には自動的に生成される。
【0063】
図3の記憶セル1は、テスト制御信号TESTを、スイッチ24により記憶入力7がテスト入力端子20に接続させられるようになるレベルに変更して、通常モードからテスト・モードに切り換え可能とすることで、スキャン・テストをサポートする。この場合には、データ入力信号DINは、テスト入力信号TINに等しく、データ信号Dには等しくない。これ以外は、記憶セル1は、実質的に通常モードについて上で説明したのと同様に動作する。スキャン・チェーンは、テスト入力端子20を第2の記憶セルのデータ出力端子に接続し、データ出力端子3を第3の記憶セルのテスト入力端子に接続することによって形成することができる。テスト装置の能力に応じて、記憶セル1の動作モード、すなわちDET、ポジティブ・エッジ・トリガ(SET)又はネガティブ・エッジ・トリガ(SET)は、トリガ制御信号TCR、TCFに適切なレベルを印加することにより、通常モード及びテスト・モードの各々に対して個別に選択することができる。ブラックボックスとして見ると、記憶セル1は、トリガ・エッジ極性のうちの一方がディスエーブルになっているときには、まさにSET記憶セルとして機能する。したがって、これは、SET回路試験専用の自動化テスト装置、回路及び/又は方法を用いたスキャン・テストの際に用いることができる。
【0064】
上記のようなスキャン・テストは、実行が簡単であると共に、記憶セル1及び周囲回路のほぼ全ての回路部分をカバーすることができる。上記のスキャン・テスト・シーケンスのステップは、既存のSET回路用テスト装置でのスキャン・テストの一部として自動的に実行することができ、公知のスキャン・テストとの唯一の違いは、スキャン・テストの際に適切なトリガ制御信号TCR、TCFをトリガ制御端子22、23に印加することである。さらに、全ての回路部分がテストに関与しているので、記憶セル1のほぼ全ての回路部分を上記のスキャン・テスト・シーケンスを用いてテストすることができる。このように、本発明によるDET記憶セル1は、それ自体の広範囲なテストを可能とし、SET回路のテスト専用のテスト装置を用いた場合でも、スキャン・テストをサポートする。
【0065】
チップ上の電子回路を設計するために最も広く用いられている設計ツールは、回路の半自動又は完全自動生成を提供するので、各回路は、ライブラリ由来の、例えば記憶セルのような所定のビルディング・ブロックで構成される。これらのツールは、典型的には、論理ゲートレベルでの回路シミュレーションを行うものであって、SET回路生成専用であり、それゆえSET回路シミュレーション専用であるので、公知のDET記憶セルを用いるのでは正しく作業することができず、それにより、効率的な設計プロセスが妨げられる。しかしながら、本発明によるDET記憶セル回路は、シミュレーションを行う前に適切にシミュレートされたトリガ制御信号TCR、TCFをトリガ制御端子22、23に印加することにより、正しくシミュレーションすることができるようになる。したがって、本発明によるDET記憶セルは、エラー又はエラーメッセージを引き起こすことなく、このような設計及び合成ツールにおけるビルディング・ブロックとして用いることができ、そのことにより、効率的な設計プロセスを可能にする。
【0066】
図5は、図3に示されるパルス発生器5の第1の実施形態を示す。これは、インバータ30と、NOR−ゲート31と、3つのNAND−ゲート32、33、35と、OR−ゲート34と、XOR−ゲート36と、AND−ゲート37とを含み、これらは全て従来の論理回路である。端子及び外部信号は、図3と対応する番号及び/又は名称が付けらされる。インバータ30の入力は、立ち上がりエッジ・トリガ制御入力26から立ち上がりエッジ・トリガ制御信号TCRを受信するように接続される。NOR−ゲート31の第1の入力は、インバータ30の出力と接続され、第2の入力は、外部クロック入力12からクロック信号CKを受信するように接続される。第1のNAND−ゲート32の第1の入力は、立ち下がりエッジ・トリガ制御入力27から立ち下がりエッジ・トリガ制御信号TCFを受信するように接続され、第2の入力は外部クロック入力12からクロック信号CKを受信するように接続される。第2のNAND−ゲート33の第1の入力は、NOR−ゲート31の出力から遅延立ち上がりエッジ信号RDを受信するように接続され、第2の入力は、外部クロック入力12からクロック信号CKを受信するように接続される。第3のNAND−ゲート35の第1の入力は、第2のNAND−ゲート33の出力から立ち上がりエッジ・パルス信号RP\を受信するように接続され、第2の入力は、OR−ゲート34の出力から立ち下がりエッジ・パルス信号FP\を受信するように接続される。XOR−ゲート36の第1の入力は、第1のセンス入力28からデータ入力信号DINを受信するように接続され、第2の入力は第2のセンス入力29からデータ出力信号DOUTを受信するように接続される。AND−ゲート37の第1の入力は第3のNAND−ゲート35の出力からパルス信号Pを受信するように接続され、第2の入力はXOR−ゲート36の出力からゲート信号GATEを受信するように接続される。
【0067】
パルス発生器5の第1の実施形態の機能は、図5と、図6に示される例示的信号とを参照して説明される。クロック信号CK、トリガ制御信号TCR、TCF、及びデータ入力信号DINは図4の対応する信号と等しい。図4及び図6の信号は、両方とも、パルス発生器5の第1の実施形態を用いて計算されたものであるので、図6のデータ出力信号DOUT及び記憶制御信号SCもまた図4の対応する信号と等しい。
【0068】
上述のように、トリガ制御信号TCR、TCFは典型的には、記憶セル1の通常の使用状態の間は変更されない。しかしながら、変更が必要とされる場合には、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるときには、これらのレベルの変更が、記憶制御信号SC内にスプリアス・パルス又はグリッチを引き起こすことがあるので、これらのレベルを変更しないように注意すべきである。
【0069】
最初に、トリガ制御信号TCR、TCFが両方とも高であると仮定する。この状態は、図6の左三分の一に示されており、遅延立ち上がりエッジ信号RD及び遅延立ち下がりエッジ信号FD\はクロック信号CKの反転した複製であるが、それぞれ、NOR−ゲート31及び第1のNAND−ゲート32における伝搬遅延により、クロック信号CKに対して遅延する。この遅延のため、第2のNAND−ゲート33は、立ち上がりエッジ・パルス信号RP\を与え、これはアイドル時には高であり、クロック信号CK内に立ち上がりエッジ13が生じる毎に、例えば時間t1及びt3において低パルスを有する。同様に、OR−ゲート34は、立ち下がりエッジ・パルス信号FP\を与え、これはアイドル時には高であり、クロック信号CK内に立ち下がりエッジ14が生じる毎に、例えば時間t2及びt4において、低パルスを有する。したがって、第3のNAND−ゲート35は、パルス信号Pを出力し、これは、アイドル時には低であり、クロック信号CK内に立ち上がりエッジ13又は立ち下がりエッジ14が生じる毎に、例えば時間t1、t2、t3及びt4において、高パルスを有する。ゲート信号GATEは、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるとき、例えば時間t1及びt4において、高である。したがって、AND−ゲート37は、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるときにパルス信号Pを許容し、信号DINとDOUTとが等しいときにパルスを抑止するので、記憶制御信号SC内の制御パルス15、16は必要時、例えば時間t1及びt4においてのみ生じる。したがって、記憶制御入力8は、データ入力信号DINのレベルがクロック信号CKの連続するエッジ13、14間で変化しないとき、例えば時間t2及びt3においては、アイドルのままである。これにより、記憶素子6の電力消費、したがって記憶セル1の電力消費を大幅に削減することができる。
【0070】
各制御パルス15、16は、記憶素子6(図3参照)をデータ転送状態へと変化させ、したがって、データ入力信号DINのレベルをデータ出力信号DOUTに転送させる。これが、ゲート信号GATEを低に戻し、したがって、対応する制御パルス15、16を終了させる。このようにして、制御パルス15、16の持続時間19(図2参照)は、例えば供給電圧及び/又は動作温度の変動により引き起こされることがある記憶素子6の内部回路タイミングの変化に自動的に適応合する。この適応的なパルス終了により、制御パルス15、16は、常にデータ入力信号DINのレベルの高信頼記憶を保証するに十分な長さでありながら、なお可能な限り短いものとなることが保証され、それゆえ、できる限り高速なクロック信号CKが可能になる。さらに、記憶セル1は、全体の回路設計を変更することなく、異なる半導体技術で実装することができる。
【0071】
時間t5の場合のように、立ち上がりエッジ・トリガ制御信号TCRが低であるときには、遅延立ち上がりエッジ信号RDは低にされるので、その結果、立ち上がりエッジ・パルス信号RP\は高にされ、それにより、立ち上がりエッジ制御パルス15はディスエーブルにされる。時間6の場合のように、立ち下がりエッジ・トリガ制御信号TCFが低であるときには、遅延立ち下がりエッジ信号FD\が高にされるので、その結果、立ち下がりエッジ・パルス信号FP\は高にされ、それにより、立ち下がり制御パルス信号16はディスエーブルにされる。
【0072】
図5のパルス発生器5を備えた図3の記憶セル1は、従来のレベル制御型ラッチである単一の記憶素子6と、いくつかの組合せ論理回路とを含む。ラッチは、典型的にはエッジ・トリガ型フリップフロップよりも少ないトランジスタしか含まないので、単一のラッチのみを使用することで、先行技術のDETフリップフロップよりも小さいスペースしか占有せず、かつ使用時に少ない電力しか消費しない記憶セル1が得られる。
【0073】
図5に示されるパルス発生器5の第1の実施形態は、図1に示される記憶セル1の第1の実施形態において用いることができるが、トリガ制御入力26、27には高レベルが印加される。さらに、ゲート信号GATEを高にさせ、それにより制御パルス15、16を永続的にイネーブルにするために、第1及び第2のセンス入力28、29に対して適切なレベルを印加しなければならない。あるいは、図5のパルス発生器5は、上記の静的レベルがパルス発生器5のトリガ制御及びセンス入力26、27、28、29に印加される場合には余分な、回路の部分を取り除くように改造することができる。この改造は、当業者には簡単な作業であろう。その最も単純な構成(図示せず)において、パルス発生器5は、反転XOR−ゲートとインバータとを含むことができ、インバータの入力はクロック信号CKを受信するように接続され、クロック信号CKは反転XOR−ゲートの第1の入力にも供給され、インバータの出力は反転XOR−ゲートの第2の入力に接続され、反転XOR−ゲートの出力は、記憶制御信号SCを提供する。
【0074】
図7に、図3に示されるパルス発生器5の第2の実施形態を示す。これは、XOR−ゲート36と、2つのAND−ゲート45、46と、3つのNAND−ゲート47、48、49と、OR−ゲート50とを含み、これらは、全て従来の論理回路である。パルス発生器5はさらに、各々がイネーブル入力54、55及びクロック入力56、57を有する、改造NOR−ゲート51及び改造NAND−ゲート52を含む。端子及び外部信号は、図3と対応して番号付け及び/又は名称付けされる。改造NOR−ゲート51は、従来のNOR−ゲートと同様に機能するが、ただし、イネーブル入力54が低、かつクロック入力56が高の状態に入力が入ったときに、改造NOR−ゲート51はホールド状態になり、出力レベルを保持する。下記の表1は、改造NOR−ゲート51の真偽表を示し、信号名称は図7に従う。改造NAND−ゲート52は、従来のNAND−ゲートと同様に機能するが、ただし、イネーブル入力55が高、かつクロック入力57が低の状態に入力が入ったときに、改造NAND−ゲート52はホールド状態になり、出力レベルを保持する。下記の表2は、改造NAND−ゲート52の真偽表を示し、信号名称は図7に従う。
【表1】
表1
【表2】
表2
【0075】
改造ゲート51、52は、それぞれ図10及び図11を参照して、後でより詳細に説明される。
【0076】
XOR−ゲート36の第1の入力は、第1のセンス入力28からデータ入力信号DINを受信するように接続され、第2の入力は、第2のセンス入力29からデータ出力信号DOUTを受信するように接続される。XOR−ゲート36の出力は、ゲート信号GATEを、第1及び第2のAND−ゲート45、46の各々の第1の入力、並びに第1のNAND−ゲート47の第1の入力に提供するように接続される。第1のANDゲート45の第2の入力は、外部クロック入力12からクロック信号CKを受信するように接続される。第2のAND−ゲート46は、立ち下がりエッジ・トリガ制御入力27から立ち下がりエッジ・トリガ制御信号TCFを受信するように接続される。第1のNAND−ゲート47の第2の入力は、立ち上がりエッジ・トリガ制御入力26から立ち上がりエッジ・トリガ制御信号TCRを受信するように接続される。第1のAND−ゲート45の出力は、ゲーティングされたクロック信号GCKを、改造ゲート51、52の各々のクロック入力56、57、並びに第2のNAND−ゲート48及びOR−ゲート50の各々の第1の入力に提供するように接続される。第1のNAND−ゲート47の出力は、立ち上がりエッジ・イネーブル信号RE\を改造NOR−ゲート51のイネーブル入力54に提供するように接続される。第2のAND−ゲート46の出力は、立ち下がりエッジ・イネーブル信号FEを改造NAND−ゲート52のイネーブル入力55に提供するように接続される。改造NOR−ゲート51の出力は、立ち上がりエッジ・ゲート信号RGを第2のNAND−ゲート48の第2の入力に提供するように接続される。改造NAND−ゲート52の出力は、立ち下がりエッジ・ゲート信号FG\をOR−ゲート50の第2の入力に提供するように接続される。第2のNAND−ゲート48の出力は、ゲーティングされた立ち上がりエッジ・パルス信号RPG\を第3のNAND−ゲート49の第1の入力に提供するように接続される。OR−ゲート50の出力は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\を第3のNAND−ゲート49の第2の入力に提供するように接続される。第3のNAND−ゲート49の出力は、記憶制御信号SCを制御出力11に提供するように接続される。
【0077】
パルス発生器5の第2の実施形態の機能は、図7と、図8に示される例示的信号とを参照して説明される。クロック信号CK、トリガ制御信号TCR、TCF、及びデータ入力信号DINは図6の対応する信号と等しく、時間t1、t2、t3、t4、t5及びt6は、これらの信号に関する対応する位置に配置される。ブラックボックスとして見ると、パルス発生器5の第1及び第2の実施形態は、同様に挙動する。それゆえ、図8の記憶制御信号SC及びデータ出力信号DOUTは、図6の対応する信号と同様である。タイミングのみがわずかに異なる。図8において、改造NOR−ゲート51又は改造NAND−ゲート52がホールド状態にある時間間隔は、それぞれ立ち上がりエッジ及び立ち下がりエッジ・ゲート信号RG、FG\内の点描領域で示され、例えば、それぞれ、時間t1の直後、及び時間t7とt1との間である。
【0078】
データ入力信号DINとデータ出力信号DOUTとから構成されるゲート信号GATEは、図6における対応する信号と似ている。これは、データ入力信号DINとデータ出力信号DOUTのレベルが互いに異なるとき、例えば時間t1、t4、t5及びt6において高であり、それ以外のとき、例えば時間t2及びt3において低である。このようにXOR−ゲート36はコンパレータとして働き、データ入力信号DINが変更され、したがって記憶素子6がその後のクロック信号CK内の立ち上がり又は立ち下がりエッジ13、14上で新たなデータを記憶することを許可すべきときを指示するが、それでもなおトリガ制御信号TCR、TCFのレベルに依存する。
【0079】
立ち上がりエッジ・トリガ制御信号TCRが低のとき、例えば時間t5において、立ち上がりエッジ・イネーブル信号RE\は高にされ、立ち上がりエッジ・ゲート信号RGは低にされ、ゲーティングされた立ち上がりエッジ・パルス信号RPG\は高にされるので、記憶制御信号SCのレベルは、立ち下がりエッジ・トリガ制御信号TCF及びクロック信号CKのレベルにのみ依存することになる。相応して、立ち下がりエッジ・トリガ制御信号TCFが低のとき、例えば時間t6において、立ち下がりエッジ・イネーブル信号FEは低にされ、立ち下がりエッジ・ゲート信号FG\は高にされ、ゲーティングされた立ち下がりエッジ・パルス信号FPG\は高にされるので、記憶制御信号SCのレベルは、立ち上がりエッジ・トリガ制御信号TCR及びクロック信号CKのレベルにのみ依存することになる。したがって、トリガ制御信号TCR、TCFが両方とも低のとき(図示せず)には、クロック信号CKのレベルにかかわらず、記憶制御信号SCは低のままとなる。
【0080】
ゲート信号GATEが低のとき、例えば時間t2において、クロック信号CKのレベルにかかわらず、立ち上がりエッジ・イネーブル信号RE\が高にされ、立ち上がりエッジ・ゲート信号RGが低にされ、ゲーティングされた立ち上がりエッジ・パルス信号RPG\は高にされ、立ち下がりエッジ・イネーブル信号FEは低にされ、立ち下がりエッジ・ゲート信号FG\は高にされ、ゲーティングされた立ち下がりエッジ・パルス信号FPG\は高にされ、記憶制御信号SCは低にされる。
【0081】
その後ゲート信号GATEが高になるとき、パルス発生器5におけるレベルは、ゲート信号GATEの遷移がクロック信号CKの低相の間に生じるか又は高相の間に生じるかに応じて、変化する。これらの2つの場合の以下の説明において、トリガ制御信号TCR、TCFは特に断りのない限り両方とも高であると仮定する。
【0082】
クロック信号CKが低相の間にゲート信号GATEが高になる、例えば時間t7の場合には、以下のことが起こる。ゲート信号GATEの立ち上がりは、立ち上がりエッジ・イネーブル信号RE\を低にさせ、立ち下がりエッジ・イネーブル信号FEを高にさせ、その間、ゲーティングされたクロック信号GCKは低のままである。これにより、改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGを高に切換え、改造NAND−ゲート52はホールド状態へと変更され、これは立ち下がりエッジ・ゲート信号FG\の高レベルを保持する。さらにまだゲーティングされたクロック信号GCKは低なので、ゲーティングされた立ち上がりエッジ・パルス信号RPG\並びにゲーティングされた立ち下がりエッジ・パルス信号FPG\は高のままであり、記憶制御信号SCは低のままである。クロック信号CKのその後の立ち上がりエッジ13が生じたとき、例えば時間t1において、ゲーティングされたクロック信号GCKは高になり、それにより改造NOR−ゲート51はホールド状態へと変化し、これが立ち上がりエッジ・ゲート信号RGを高レベルに保持する。したがって、ゲーティングされたクロック信号GCKの立ち上がりエッジは、第2及び第3のNAND−ゲート48、49を通って、それぞれゲーティングされた立ち上がりエッジ・パルス信号RPG\及び記憶制御信号SCにおける立ち下がり及び立ち上がりエッジとして伝搬する。立ち上がりエッジ制御パルス15は、このようにして始動される。ゲーティングされたクロック信号GCKの立ち上がりエッジはさらに、改造NAND−ゲート52に、立ち下がりエッジ・ゲート信号FG\を低に切り換えさせる。しかしながら、改造NAND−ゲート52の伝搬遅延のため、OR−ゲート50から見て、ゲーティングされたクロック信号GCKは立ち下がりエッジ・ゲート信号FG\が低になる前に高になるので、OR−ゲート50は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\の高レベルを変化させない。したがって、この遅延は、パルス発生器5の下部分岐39が望ましくないグリッチを記憶制御信号SC内に生じさせることを防ぐ。立ち上がりエッジ制御パルス15は、記憶素子6にデータ出力信号DOUTを更新させ、これは、最終的にゲート信号GATEを低に戻し、それにより立ち上がりエッジ制御パルス15を終了させる。立ち下がりエッジ・トリガ制御信号TCFの低レベルは、下部分岐39内の信号のみに影響を及ぼし、立ち下がりエッジ・イネーブル信号FEは低のままであり、これにより、改造NAND−ゲート52は立ち下がりエッジ・ゲート信号FG\を高に保持し、その結果、OR−ゲート50は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\を高に保持する。いずれにしても後者の場合なので、立ち下がりエッジ・トリガ制御信号TCFの低レベルは立ち上がりエッジ制御パルス15の生成に影響を及ぼさない。しかしながら、立ち上がりエッジ・トリガ制御信号TCRのレベルが低である、例えば時間t5の場合、立ち上がりエッジ・イネーブル信号RE\は高のままであり、これにより改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGを低に維持し、したがって立ち上がりエッジ制御パルス15の始動を防ぐ。したがってゲート信号GATEは高のままであり、パルス発生器5は、後述のようにクロック信号CKの高相の間にゲート信号GATEが高になる場合と同様に、クロック信号CK内のその後の立ち下がりエッジ14に対して反応する。このようにして、立ち上がりエッジ制御パルス15は、立ち上がりエッジ・トリガ制御信号TCRを低に設定することによってディスエーブルにすることができる。
【0083】
クロック信号CKが高相の間にゲート信号GATEが高になる、例えば時間t8の場合には、以下のことが起こる。ゲート信号GATEの立ち上がりは、立ち上がりエッジ・イネーブル信号RE\を低にさせ、立ち下がりエッジ・イネーブル信号FE並びにゲーティングされたクロック信号GCKを高にさせる。第1のNAND−ゲート47は、その出力を、ほぼ等しい伝搬遅延を有する第1及び第2のAND−ゲート45、46よりも遅延させるような大きさとされる。これにより、ゲーティングされたクロック信号GCKの立ち上がりエッジが、立ち上がりエッジ・イネーブル信号RE\の立ち下がりエッジよりも前に改造NOR−ゲート51に到達することを保証する。したがって改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGのレベルが低の間にホールド状態へと変化し、それにより立ち上がりエッジ・ゲート信号RGの低レベルを保持する。その結果、第2のNAND−ゲート48は、立ち上がりエッジ・パルス信号RPG\の高レベルを変化させない。このようにして、第1のNAND−ゲート47内の伝搬遅延の方大きくなることによって、立ち上がりエッジ・イネーブル信号RE\及びゲーティングされたクロック信号GCKが両方とも低になって改造NOR−ゲート51に立ち上がりエッジ・ゲート信号RGを高レベルに切換させることを防ぎ、したがって、ゲーティングされたクロック信号GCK内の次の立ち上がりエッジ上で記憶制御信号SC内に望ましくない制御パルス15、16が始動することを防ぐ。ゲーティングされたクロック信号GCK及び立ち下がりエッジ・イネーブル信号FEの両方が高であるので、改造NAND−ゲート52は立ち下がりエッジ・ゲート信号FG\を低に変化させる。しかしながら、改造NAND−ゲート52における伝搬遅延のため、ゲーティングされたクロック信号GCKの立ち上がりエッジは、立ち下がりエッジ・ゲート信号FG\の立ち下がりエッジよりも前にOR−ゲート50に到達するので、OR−ゲート50は、ゲーティングされた立ち下がりエッジ・パルス信号FPG\の高レベルを変化させない。したがって、記憶制御信号SCは低のままである。クロック信号CKの立ち下がりエッジ14が時間t4で生じたとき、ゲーティングされたクロック信号GCKは低になり、それにより、改造NAND−ゲート52はホールド状態へと変化し、これは、立ち下がりエッジ・ゲート信号FG\の低レベルを保持する。このようにしてゲーティングされたクロック信号GCKの立ち下がりエッジは、OR−ゲート50及び第3のNAND−ゲート49を通って、それぞれゲーティングされた立ち下がりエッジ・パルス信号FPG\及び記憶制御信号SCにおける立ち下がり及び立ち上がりエッジとして伝搬する。立ち下がりエッジ制御パルス16は、このようにして始動される。ゲーティングされたクロック信号GCKの立ち下がりエッジはさらに、改造NOR−ゲート51立ち上がりエッジ・ゲート信号RGを高に切り換えさせる。しかしながら、改造NOR−ゲート51の伝搬遅延のため、第2のNAND−ゲート48から見て、ゲーティングされたクロック信号GCKは立ち上がりエッジ・ゲート信号RGが高になる前に低になるので、第2のNAND−ゲート48はゲーティングされた立ち上がりエッジ・パルス信号RPG\の高レベルを変化させない。したがって、この遅延は、パルス発生器5の上部分岐38が望ましくないグリッチを記憶制御信号SC内に生じさせることを防ぐ。立ち下がりエッジ制御パルス16は、記憶素子6にデータ出力信号DOUTを更新させ、これは、最終的にゲート信号GATEを低に戻し、それにより立ち下がりエッジ制御パルス16を終了させる。立ち上がりエッジ・トリガ制御信号TCRの低レベルは、上部分岐38内の信号レベルのみに影響を及ぼし、立ち上がりエッジ・イネーブル信号RE\は高のままであり、これにより、改造NOR−ゲート51は立ち上がりエッジ・ゲート信号RGを低に保持し、その結果、第2のNAND−ゲート48は、ゲーティングされた立ち上がりエッジ・パルス信号RPG\を高に保持する。いずれにしても後者の場合なので、立ち上がりエッジ・トリガ制御信号TCRの低レベルは、立ち下がりエッジ制御パルス16の生成に影響を及ぼさない。しかしながら、立ち下がりエッジ・トリガ制御信号TCFのレベルが低である、例えば時間t6の場合、立ち下がりエッジ・イネーブル信号FEは低のままであり、これにより改造NAND−ゲート52は立ち下がりエッジ・ゲート信号FG\を高に維持し、したがって、立ち下がりエッジ制御パルス16の始動を防ぐ。しがたって、ゲート信号GATEは高のままであり、パルス発生器5は、前述のようにクロック信号CKの低相の間にゲート信号GATEが高になる場合と同様に、クロック信号CK内のその後の立ち上がりエッジ13に対して反応する。このようにして、立ち下がりエッジ制御パルス16は、立ち下がりエッジ・トリガ制御信号TCFを低に設定することによってディスエーブルにすることができる。立ち上がりエッジ制御パルス15及び立ち下がりエッジ制御パルス16は、このようにして独立にディスエーブルされる。
【0084】
パルス発生器5の第2の実施形態は、図9の状態図で示される方法を実装する。記憶セル1が制御された方式でスタートアップすることを可能にするために、リセット入力(図示せず)を装備してもよく、これは、短時間アサートされたときに、記憶素子6内に記憶されたレベルと、それゆえデータ出力信号DOUTとを、所定のリセットレベル、例えば低にさせる。したがって、リセット入力を短時間アサートし、リセットレベルと同じレベルをデータ入力端子2に印加することで、ゲート信号GATEが低になることが保証される。次にパルス発生器5は、アイドル状態60で開始し、その状態でゲート信号GATEが高になるのを待機する。ゲート信号GATEが高になると、パルス発生器5は第1のテスト61に進む。クロック信号CKがテストされて低であるならば、パルス発生器5は、クロック信号CK内の立ち上がりエッジ13を待機する第1の待機状態62に入る。クロック信号CKがテストされて高であるならば、パルス発生器5は、立ち下がりエッジ14を待機する第2の待機状態63に入る。パルス発生器5が第1又は第2の待機状態62、63にある間に、クロック信号エッジ13、14が生じる前にゲート信号GATEが低になると、パルス発生器5はアイドル状態60に戻る。
【0085】
パルス発生器5が第1の待機状態62にあるときに立ち上がりエッジ13が生じると、パルス発生器5は第2のテスト64へと進む。立ち上がりエッジ・トリガ制御信号TCRがテストされて低であるならば、パルス発生器5は、立ち下がりクロック・エッジ14を待機する第2の待機状態63に入る。立ち上がりエッジ・トリガ制御信号TCRがテストされて高であるならば、パルス発生器5は、第1のアクション66において、記憶制御信号SCを高に切り換えることによって立ち上がりエッジ制御パルス15を始動し、次いで、低ゲート信号GATEを待機する第3の待機状態に入る。パルス発生器5が第2の待機状態63にあるときに立ち下がりエッジ14が生じると、パルス発生器5は第3のテスト65へと進む。立ち下がりエッジ・トリガ制御信号TCFがテストされて低であるならば、パルス発生器5は立ち上がりクロック・エッジ13を待機する第1の待機状態62に入る。立ち下がりエッジ・トリガ制御信号TCFがテストされて高であるならば、パルス発生器5は、第1のアクション66において、記憶制御信号SCを高に切り換えることによって立ち下がりエッジ制御パルス16を始動し、次いで、低ゲート信号GATEを待機する第3の待機状態に入る。
【0086】
第1のアクション66によって引き起こすことができる記憶制御信号SCの高レベルは、記憶素子6をデータ転送状態へと変化させ、データ入力信号DINのレベルをデータ出力信号DOUTにコピーし、これによりゲート信号GATEは低になる。しかしながら、パルス発生器5は第2のアクション70において、記憶制御信号SCを低に切り換えることによってそれぞれ立ち上がりエッジ又は立ち下がりエッジ制御パルス15、16を終了し、アイドル状態60に戻る。記憶制御信号SCの低レベルは、記憶素子6をデータ保持状態に変化させる。
【0087】
ブラックボックスとして見ると、パルス発生器5の第2の実施形態はこのようにして第1の実施形態と実質的に同様に機能し、その結果、記憶セル1に対して同じ利点をもたらす。しかしながら、第2の実施形態は、消費電力及びクロック信号負荷の点で第1の実施形態よりも改良されている。第1の実施形態において、遅延立ち上がりエッジ信号RD、遅延立ち下がりエッジ信号FD\、立ち上がりエッジ・パルス信号RP\、立ち下がりエッジ・パルス信号FP\及びパルス信号Pは全て、ゲート信号GATEのレベルにかかわらず、パルス発生器5がクロック信号CKを受けたときに繰り返し切り替わる。第2の実施形態においては、どの信号もゲート信号GATEが高になるまで切り替わらない。このことにより、データ入力信号DINが頻繁に変化しない場合には、第2の実施形態は第1の実施形態よりも消費する電力が少ない。第1の実施形態において、外部クロック入力12は、NOR−ゲート31の入力、第1及び第2のNAND−ゲート32、33の入力、並びにOR−ゲート34の入力に接続される。したがって、クロック信号CKに供給する回路には、少なくとも8つのトランジスタ・ゲートによる負荷がかかる。第2の実施形態において、外部クロック入力12は、第1のAND−ゲート45の入力にのみ接続されるので、2つのトランジスタ・ゲートという低い負荷に抑えることができる。クロック信号負荷の低減は、クロック供給回路によって消費される電力を削減し、同時に、より高速のクロック信号CKの使用を可能にする。XOR−ゲート36と第1のAND−ゲート45とにより形成される論理回路内でクロック信号CKをゲーティングすること、したがってシステム・クロック信号SCKを入力側でゲーティングすることによって、データ入力信号DINが頻繁に変化しない場合には、ゲーティングが出力側、すなわちAND−ゲート37で行われるパルス発生器5の第1の実施形態よりも、切り換えが行われる信号が少なくなる。
【0088】
図7に示されるパルス発生器5の第2の実施形態は、図1に示される記憶セルの第1の実施形態において用いることができるが、ただし、トリガ制御入力26、27には高レベルが印加される。さらに、ゲート信号GATEを高にさせ、それにより制御パルス15、16を永続的にイネーブルにするために、第1及び第2のセンス入力28、29に対して適切なレベルを印加しなければならない。あるいは、図7のパルス発生器5は、上記の静的レベルがパルス発生器5のトリガ制御及びセンス入力、26、27、28、29に印加される場合には、余分な、回路の部分を取り除くように改造することができる。この改造は、当業者には簡単な作業であろう。
【0089】
図10は、パルス発生器5の第2の実施形態に含まれる改造NOR−ゲート51の好ましい実施形態を示す。改造NOR−ゲート51は、4つのスイッチ素子72、73、74、75と、ホールド回路93と、クロック入力端子87と、イネーブル入力端子91と、出力端子92と、正供給端子76と、負供給端子77とを含む。各スイッチ素子72、73、74、75は、ドレインと、ソースと、ゲートとを有し、ゲートとドレイン又はソースとの間の制御電圧に応答して、閉状態と開状態との間で切り換えることができる。閉状態において、スイッチ素子は、ドレインからソースに流れる電流に対して低抵抗を有し、開状態において、そのような電流に対する高抵抗を有する。スイッチ素子72、73、74、75は、正供給端子76と負供給端子77との間で直列に接続され、第1のスイッチ素子72のドレイン78は正供給端子76に接続し、第2のスイッチ素子73のドレイン80は第1のスイッチ素子72のソース79に接続し、第3のスイッチ素子74のドレイン82は、第2のスイッチ素子73のソース81及び出力端子92に接続し、第4のスイッチ素子75のドレイン84は第3のスイッチ素子74のソース83に接続し、第4のスイッチ素子75のソース85は負供給端子77に接続する。第1のスイッチ素子72のゲート86は、クロック入力端子87に接続される残りのスイッチ素子73、74、75のゲート88、89、90はイネーブル入力端子91に接続される。第1及び第2のスイッチ素子72、73は、従来のP型チャネル電界効果型トランジスタであり、各々、ゲート86、88とドレイン78、80との間に十分に大きい負電圧がかかったときに閉状態となり、それ以外のときは開状態にある。残りの2つのスイッチ素子74、75は、従来のN型チャネル電界効果型トランジスタであり、各々、ゲート89、90とソース83、85との間に十分に大きい正電圧がかかったときに閉状態となり、それ以外のときは開状態にある。ホールド回路93は、出力端子92に接続され、第1及び第2のスイッチ素子72、73のうちの少なくとも1つと、残りの2つのスイッチ素子74、75のうちの少なくとも1つとが開状態にあるときに出力端子92上のレベルを保持し、それ以外のときにはスイッチ素子72、73、74、75が出力端子92上のレベルを制御することを可能にするような大きさとされる。
【0090】
図7のパルス発生器5において、クロック入力端子87は、ゲーティングされたクロック信号GCKをクロック信号として受信し、イネーブル入力端子91は、立ち上がりエッジ・イネーブル信号RE\をイネーブル信号として受信し、出力端子92は、立ち上がりエッジ・ゲート信号RGを出力信号として提供する。さらに、正供給端子76は正供給電圧VDD(図7には図示せず)に接続され、負供給端子77は負供給電圧VSS(図7には図示せず)に接続される。改造NOR−ゲート51は、従来のNOR−ゲートと同様に機能するが、ただしイネーブル信号RE\が低、かつクロック信号GCKが高の状態に入力が入ったときに、改造NOR−ゲート51はホールド状態になり、出力信号RGのレベルを保持する(表1参照)。これは、以下のような方法で達成される。イネーブル信号RE\が高のとき、第2のスイッチ素子73は開状態にあり、第3及び第4のスイッチ素子74、75は閉状態にあり、したがって、クロック信号GCKのレベルにかかわらず、低出力信号RGが提供される。イネーブル信号RE\及びクロック信号GCKが両方とも低のとき、第1及び第2のスイッチ素子72、73は閉状態にあり、残りのスイッチ素子74、75は開状態にあり、したがって、高出力信号RGが提供される。残りの場合、すなわちイネーブル信号RE\が低であり、クロック信号GCKが高の場合、4つのスイッチ素子72、73、74、75は全て開状態にあり、ホールド回路93は出力信号RGのレベルを保持する。したがって、改造NOR−ゲート51はホールド状態になる。
【0091】
このように、改造NOR−ゲート51は、イネーブル信号RE\が高になるまでクロック信号GCK内の立ち上がりエッジの影響が遅延する、NOR関数を提供する。この関数は、パルス発生器5の第2の実施形態の場合のように、論理信号を同期させるために有用であり得る。
【0092】
図11は、パルス発生器の第2の実施形態に含まれる改造NAND−ゲート52の好ましい実施形態を示す。改造NAND−ゲート52は、4つのスイッチ素子94、95、96、97と、ホールド回路115と、クロック入力端子113と、イネーブル入力端子111と、出力端子114と、正供給端子98と、負供給端子99とを含む。各スイッチ素子94、95、96、97は、ドレインと、ソースと、ゲートとを有し、ゲートとドレイン又はソースとの間の制御電圧に応答して、閉状態と開状態との間で切り換えることができる。閉状態において、スイッチ素子は、ドレインからソースに流れる電流に対して低抵抗を有し、開状態において、そのような電流に対する高抵抗を有する。スイッチ素子94、95、96、97は、正供給端子98と負供給端子99との間で直列に接続され、第1のスイッチ素子94のドレイン100は正供給端子98に接続し、第2のスイッチ素子95のドレイン102は第1のスイッチ素子94のソース101に接続し、第3のスイッチ素子96のドレイン104は、第2のスイッチ素子95のソース103及び出力端子114に接続し、第4のスイッチ素子97のドレイン106は第3のスイッチ素子96のソース105に接続し、第4のスイッチ素子97のソース107は負供給端子99に接続する。第4のスイッチ素子97のゲート112は、クロック入力端子113に接続される。残りのスイッチ素子94、95、96のゲート108、109、110はイネーブル入力端子111に接続される。第1及び第2のスイッチ素子94、95は、従来のP型チャネル電界効果型トランジスタであり、各々、ゲート108、109とドレイン100、102との間に十分に大きい負電圧がかかったときに閉状態となり、それ以外のときは開状態にある。残りの2つのスイッチ素子96、97は、従来のN型チャネル電界効果型トランジスタであり、各々、ゲート110、112とソース105、107との間に十分に大きい正電圧がかかったときに閉状態となり、それ以外のときは開状態にある。ホールド回路115は、出力端子114に接続され、第1及び第2のスイッチ素子94、95のうちの少なくとも1つと、残りの2つのスイッチ素子96、97のうちの少なくとも1つとが開状態にあるときに出力端子114上のレベルを保持し、それ以外のときにはスイッチ素子94、95、96、97が出力端子114上のレベルを制御することを可能にするような大きさとされる。
【0093】
図7のパルス発生器5において、クロック入力端子113は、ゲーティングされたクロック信号GCKをクロック信号として受信し、イネーブル入力端子111は、立ち下がりエッジ・イネーブル信号FEをイネーブル信号として受信し、出力端子114は立ち下がりエッジ・ゲート信号FG\を出力信号として提供する。さらに、正供給端子98は正供給電圧VDD(図7には図示せず)に接続され、負供給端子99は負供給電圧VSS(図7には図示せず)に接続される。改造NAND−ゲート52は、従来のNAND−ゲートと同様に機能するが、イネーブル信号FEが高、かつクロック信号GCKが低の状態に入力が入ったときに、改造NAND−ゲート52はホールド状態になり、出力信号FG\のレベルを保持する(表2参照)。これは、以下のような方法で達成される。イネーブル信号FEが低のとき、第3のスイッチ素子96は開状態にあり、第1及び第2のスイッチ素子94、95は閉状態にあり、したがって、クロック信号GCKのレベルにかかわらず、高出力信号FG\が提供される。イネーブル信号FE及びクロック信号GCKが両方とも高のとき、第1及び第2のスイッチ素子94、95は開状態にあり、残りのスイッチ素子96、97は閉状態にあり、したがって、低出力信号FG\が提供される。残りの場合、すなわちイネーブル信号FEが高であり、クロック信号GCKが低の場合、4つのスイッチ素子94、95、96、97は全て開状態にあり、ホールド回路115は出力信号FG\のレベルを保持する。したがって、改造NAND−ゲート52はホールド状態になる。
【0094】
このように、改造NAND−ゲート52は、イネーブル信号FEが低になるまでクロック信号GCK内の立ち下がりエッジの影響が遅延する、NAND関数を提供する。この関数は、パルス発生器5の第2の実施形態の場合のように、論理信号を同期させるために有用であり得る。
【0095】
改造NOR−ゲート51及び/又は改造NAND−ゲート52は、電界効果型トランジスタ以外のタイプのスイッチ素子72、73、74、75、94、95、96、97を用いて実装することができることは、当業者には明らかであろう。
【0096】
上述のような本発明によるDET記憶セル1は、特に、補聴器で用いられるデジタル信号プロセッサのような低電力デジタル回路のための計算回路、例えばカウンタ又はデジタル・フィルタを実装する場合には、単一のチップ上で大量に用いられることがある。電力消費をさらに削減するために、このような回路の部分に供給されるクロック信号CKを、それらの部分によって実行される機能が必要ないときには、アイドルにすることが知られている。これは、典型的にはいわゆるクロック・ゲーティング回路を用いて達成される。しかしながら、公知のクロック・ゲーティング回路は、本発明によるDET記憶セル1には適合しない。したがって、ポジティブ遷移並びにネガティブ遷移を有するシステム・クロック信号を受信して、クロック信号を提供するクロック・ゲーティング回路が必要であり、このクロック・ゲーティング回路は、コントロール信号に応答して、アイドル・モードと、デュアル・エッジ・モードと、ポジティブ・エッジ・モードと、ネガティブ・エッジ・モードとの間で選択的に切り換え可能であり、クロック・ゲーティング回路がデュアル・エッジ・モードにあるときにはクロック信号の遷移とシステム・クロック信号の遷移は同時に生じ、クロック・ゲーティング回路がポジティブ・エッジ・モードであるときにはクロック信号のポジティブ遷移とシステム・クロック信号のポジティブ遷移は同時に生じ、クロック・ゲーティング回路がネガティブ・エッジ・モードにあるときにはクロック信号のネガティブ遷移とシステム・クロック信号のネガティブ遷移は同時に生じる。本発明による記憶セル1のグループにクロック信号を供給するために接続した場合、このようなクロック・ゲーティング回路は、前述の個別のスキャン・テスト・シーケンスの際に必要とされる特定の遷移を提供するようにクロック信号を選択的に切り換えることができるので、記憶セル1のグループを用いる広範囲なスキャン・テストを可能にすることができる。クロック信号のアクティブ遷移は、対応するシステム・クロック信号の遷移と同時に生じ、したがって、クロック・ゲーティング回路はアクティブ遷移のタイミングを変化させないので、このようなクロック・ゲーティング回路はさらに、記憶セル1及び周囲回路のテストされるグループ内のタイミング遅延を定めることを可能にすることができる。この文脈において、アクティブ遷移は、クロック・ゲーティング回路がDETモードにあるか、ポジティブ・エッジ・トリガSETモードにあるか、又はネガティブ・エッジ・トリガSETモードにあるかに応じて、全ての遷移、ポジティブ遷移又はネガティブ遷移として理解すべきである。以下で説明するクロック・ゲーティング回路は、これら及びその他の目的を満たす。
【0097】
上記のDET記憶セル1のようなDET回路を駆動するためのクロック・ゲーティング回路116の実施形態を図12に示す。クロック・ゲーティング回路116は、パルス発生器117と、エッジ・トリガ型フリップ・フリップフロップ118と、NOR−ゲート119と、2つのインバータ120、121と、2入力OR−ゲート188と、2つの3入力OR−ゲート122、123と、AND−ゲート124とを含む。クロック・ゲーティング回路116はさらに、システム・クロック端子125と、立ち上がりエッジ・クロック制御端子126と、立ち下がりエッジ・クロック制御端子127と、クロック・ゲート端子128と、テスト・イネーブル端子187と、クロック・リセット端子129と、クロック出力端子130とを有する。フリップフロップ118は、データ入力131と、データ出力132と、トリガ入力133と、セット入力134と、リセット入力135とを有する。パルス発生器117は、システム・クロック入力136と、トリガ出力137と、立ち上がりエッジ・クロック制御入力138と、立ち下がりエッジ・クロック制御入力139と、ゲート入力140とを有する。フリップフロップ118は、セット入力134及びリセット入力135の両方が高であるという条件で、トリガ入力133上に立ち上がりエッジが生じたときに、データ出力132をデータ入力131のレベルと等しいレベルに切り換えるように構成される。セット入力134における低レベルは、データ出力132を即時に高にさせ、リセット入力135における低レベルは、データ出力132を即時に低にさせる。セット入力134及びリセット入力135の両方が低である場合は、リセット入力135が優先する。
【0098】
データ入力131は、第1のインバータ120の出力から反転クロック信号を受信するように接続される。データ出力132は、クロック信号CKを、第1のインバータ120の入力と、クロック出力端子130とに提供するように接続される。トリガ入力133は、パルス発生器117のトリガ出力137からトリガ信号Tを受信するように接続される。セット入力134は、第1の3入力OR−ゲート122の出力からセット信号S\を受信するように接続される。リセット入力135は、AND−ゲート124の出力からリセット信号R\を受信するように接続される。システム・クロック端子125は、システム・クロック信号SCKを、パルス発生器117のシステム・クロック入力136と、第2のインバータ121の入力と、第2の3入力OR−ゲート123の第1の入力とに提供するように接続される。第2のインバータ121の出力は、反転システム・クロック信号を第1の3入力OR−ゲート122の第1の入力に提供するように接続される。立ち上がりエッジ・クロック制御端子126は、立ち上がりエッジ・クロック制御信号CCRを、パルス発生器117の立ち上がりエッジ・クロック制御入力138と、NOR−ゲート119の第1の入力と、第1の3入力OR−ゲート122の第2の入力とに提供するように接続される。立ち下がりエッジ・クロック制御端子127は、立ち下がりエッジ・クロック制御信号CCFを、パルス発生器117の立ち下がりエッジ・クロック制御入力139と、NOR−ゲート119の第2の入力と、第2の3入力OR−ゲート123の第2の入力とに提供するように接続される。NOR−ゲート119の出力は、クロック・ホールド信号CHを第1及び第2の3入力OR−ゲート122、123の各々の第3の入力に提供するように接続される。クロック・ゲート端子128は、クロック・ゲート信号CGを2入力OR−ゲート188の第1の入力に提供するように接続される。テスト・イネーブル端子187は、テスト・イネーブル信号TEを2入力OR−ゲート188の第2の入力に提供するように接続される。2入力OR−ゲート188の出力は、パルス・ゲート信号PGをパルス発生器117のゲート入力140に提供するように接続される。クロック・リセット端子129は、クロック・リセット信号CR\をAND−ゲート124の第1の入力に提供するように接続され、第2の3入力OR−ゲート123の出力は、内部リセット信号IR\をAND−ゲート124の第2の入力に提供するように接続される。
【0099】
フリップフロップ118及びインバータ120は共同で、トリガ信号Tに応答してデータ保持状態とトグル状態との間で切り替わる記憶素子として機能する。データ保持状態において、記憶素子118、120は、クロック信号CKのレベルを保持する。トグル状態において、記憶素子118、129は、クロック信号CKをトグルする。
【0100】
クロック・ゲーティング回路116のためのパルス発生器117の第1の実施形態は図13に示され、これは、図5に示されたパルス発生器5の第1の実施形態をわずかに改造したバージョンである。これは、XOR−ゲート36並びに2つのセンス入力28、29が省かれている点、ゲート入力140を含む点、及び、AND−ゲート37の第2の入力がゲート入力140からパルス・ゲート信号PGを直接受信するように接続されている点で異なる。図13において、内部の素子及び信号は図5に示されるものと同じ名称及び/又は番号を有するが、入力、出力及び外部信号は、図12に対応して名称及び/又は番号付けが変更されている。変更は以下の通りである。インバータ30の入力は、立ち上がりエッジ・クロック制御信号CCRを立ち上がりエッジ・クロック制御入力138から受信するように接続され、NOR−ゲート31の第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、第1のNAND−ゲート32の第1の入力は、立ち下がりエッジ・クロック制御信号CCFを立ち下がりエッジ・クロック制御入力139から受信するように接続され、第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、第2のNAND−ゲート33の第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、OR−ゲート34の第2の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続される。
【0101】
クロック・ゲーティング回路116の機能は、図12と、図13と、図14に示される例示的信号とを参照して説明される。外部回路(図示せず)は、クロック制御信号CCR、CCFをクロック制御端子126、127に供給し、システム・クロック信号SCKをシステム・クロック端子125に供給し、クロック・ゲート信号CGをクロック・ゲート端子128に供給し、テスト・イネーブル信号TEをテスト・イネーブル端子187に供給し、クロック・リセット信号CR\をクロック・リセット端子129に供給する。テスト・イネーブル信号TEは、例えばチップ上の全ての回路がアクティブであることが望ましいスキャン・テストの際には、クロック・パルス信号PGを高にするために、高にセットすることができる。しかしながら、本例では、テスト・イネーブル信号TEは低で保持されるので、パルス・ゲート信号PGはクロック・ゲート信号CGに等しい。クロック制御信号CCR、CCFは、典型的にはクロック・ゲーティング回路116を用いる前に、その動作モード、すなわち、デュアル・エッジ、ポジティブ・エッジ又はネガティブ・エッジを選択するために、セットアップされる。しかしながら、図14において、クロック制御信号CCR、CCFはその機能を例示するために、時間t9、t12及びt15において変化する。システム・クロック信号SCKは、交番信号であり、立ち上がりエッジ156及び立ち下がりエッジ157を有すると共に、連続するエッジ156と157との間に高相又は低相を有する。システム・クロック信号SCKは、約50パーセントのデューティー・サイクルを有する。クロック・ゲート信号CG、したがってパルス・ゲート信号PGは、ランダムに変化するが、システム・クロック信号SCKの遷移156、157の間は安定なレベルを有する。したがって、クロック・ゲート信号CGは、高レベルを有する多数のゲートパルス149、150、151、152、153、154、155を有し、図14にはそのうち7つが示される。クロック制御信号CCR、CCFをセットアップすると共にシステム・クロック信号SCKを開始した後、クロック・リセット信号CR\が、図14の時間t1においてこれを高レベルに切り換えることによって、放出される。クロック・リセット信号CR\は、時間t16においてこれを低レベルに切り換えることによって再アサートされる。クロック・リセット信号CR\が低のとき、リセット信号R\、したがってクロック信号CKは、それ以外の入力信号CCR、SCK、CCF、CG、TEのレベルにかかわらず、低にされ、それゆえクロック・ゲーティング回路116はアイドル・モードになる。しかしながら、クロック信号CKが高のときにクロック・リセット信号CR\を低にセットすると、クロック信号CKにおける高−低遷移を引き起こすことに留意すべきである。クロック・リセット信号CR\が高のとき、例えば時間t1とt16との間は、クロック・ゲーティング回路116は下記のように機能する。
【0102】
パルス発生器117は、図5に示すパルス発生器5と同様に機能するが、ただし、トリガ出力137に対して提供されるトリガ信号Tのゲーティングは、本例ではクロック・ゲート信号CGに等しいパルス・ゲート信号PGで直接制御される。したがって、パルス発生器117は、クロック制御信号CCR、CCFのレベル並びにクロック・ゲート信号CGのレベルに応じて、トリガ信号T内に短いポジティブトリガパルス158を生成する。立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGが両方とも高の場合、トリガ・パルス158は、システム・クロック信号SCK内の立ち上がりエッジ156毎に、例えば時間t2、t5、t7、t10及びt11において、生成される。立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGの少なくとも一方が低の場合、トリガ・パルス158は立ち上がりエッジ156では生成されない。立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGが両方とも高の場合、トリガ・パルス158は、システム・クロック信号SCK内の立ち下がりエッジ157毎に、例えば時間t6、t8、t13及びt14において、生成される。立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGの少なくとも一方が低の場合、トリガ・パルス158は立ち下がりエッジ157では生成されない。セット信号S\及びリセット信号R\が両方とも高の場合、各トリガ・パルス158は、フリップフロップ118がデータ入力131のレベルをクロック信号CKにコピーするようにさせる。インバータ120があるので、これにより、フリップフロップ118は、クロック信号CKのレベルを、例えば時間t2、t5、t6、t7、t8、t10、t11、t13及びt14においてトグルさせる。したがって、パルス発生器117は、クロック・ゲート信号CGが高の場合、立ち上がりエッジ・クロック制御信号CCRが高のときにシステム・クロック信号SCK内で立ち上がりエッジ156が生じるたび、並びに立ち下がりエッジ・クロック制御信号CCFが高のときにシステム・クロック信号SCK内で立ち下がりエッジ157が生じるたびに、クロック・ゲーティング回路116がクロック信号CKの遷移を提供することを保証する。
【0103】
クロック制御信号CCR、CCFが両方とも低の場合には、例えば時間t15とt16との間、パルス発生器117はいかなるトリガ・パルス158も生成しない。さらに、クロック・ホールド信号CHは高にされ、これは、セット信号S\と、内部リセット信号IR\と、したがってリセット信号R\とを高にさせるので、フリップフロップ118は、クロック信号CKのレベルを保持する。したがって、クロック・ゲーティング回路116はアイドル・モードになる。
【0104】
クロック制御信号CCR、CCFが両方とも高の場合、例えば時間t1とt9との間、パルス発生器117は、クロック・ゲート信号CGが高のときには、システム・クロック信号SCKの立ち上がりエッジ156及び立ち下がりエッジ157の両方で、上記のようにトリガ・パルス158を生成する。クロック制御信号CCR、CCFの高レベルは、クロック・ホールド信号CHのレベルにかかわらず、セット信号S\と、内部リセット信号IR\と、したがってリセット信号R\とを高にさせる。したがって、フリップフロップ118は、トリガ・パルス158が生じる毎にクロック信号CKのレベルをトグルし、それ以外のときは保持する。したがって、クロック・ゲーティング回路116はクロック・ゲート信号CGが高のときにはデュアル・エッジ・モードになり、クロック・ゲート信号CGが低のときにはアイドル・モードになる。
【0105】
立ち上がりエッジ・クロック制御信号CCRが高で、立ち下がりエッジ・クロック制御信号CCFが低の場合、例えば時間t9とt12との間、パルス発生器117は、クロック・ゲート信号CGが高のときにシステム・クロック信号SCKの立ち上がりエッジ156が生じる場合にのみ、上記のようにトリガ・パルス158を生成する。高い立ち上がりエッジ・クロック制御信号CCRは、クロック・ホールド信号CHを低にさせ、セット信号S\を高にさせる。低い立ち下がりエッジ・クロック制御信号CCF及び低いクロック・ホールド信号CHは、内部リセット信号IR\と、その結果としてリセット信号R\とを、システム・クロック信号SCKに従うようにさせる。したがって、クロック信号CKは、システム・クロック信号SCKが低相の間、低にされる。クロック・ゲート信号CGが高のとき、例えば時間t10におけるシステム・クロック信号SCK内の立ち上がりエッジ156は、パルス発生器117に、トリガ・パルス158を生成させ、さらに、内部リセット信号IR\と、その結果としてのリセット信号R\とを高にさせる。クロック・ゲーティング回路116内の信号遅延は、フリップフロップ118が、クロック信号CKのレベルを高レベルにトグルすることによってトリガ・パルス158と反応することができるように、リセット信号R\がトリガ・パルス158の立ち上がりエッジよりも十分先に放出されることが保証されるような大きさとされる。図13に示されるパルス発生器117の第1の実施形態においては、このことは、システム・クロック信号SCK内の立ち上がりエッジ156が、トリガ・パルス158内の立ち上がりエッジとして現れるまえに3つのゲート、すなわち第2及び第3のNAND−ゲート33、35並びにAND−ゲート37を通過するのに対し、リセット信号R\内の立ち上がりエッジとして現れるまえに2つのゲート、すなわち第2の3入力OR−ゲート123及びAND−ゲート124のみを通過するようにすることで達成される。クロック・ゲート信号CGが高の場合には、クロック信号CKは、システム・クロック信号SCK内に立ち上がりエッジ156が生じたときに、常に低から高に遷移し、したがって、クロック信号CKのポジティブ遷移は、システム・クロック信号SCKのポジティブ遷移と同時に生じる。したがって、クロック・ゲーティング回路116は、クロック・ゲート信号CGが高のときにはポジティブ・エッジ・モードであり、クロック・ゲート信号CGが低のときにはアイドル・モードである。
【0106】
立ち上がりエッジ・クロック制御信号CCRが低で、立ち下がりエッジ・クロック制御信号CCFが高の場合には、例えば時間t12とt15との間、パルス発生器117は、クロック・ゲート信号CGが高のときにシステム・クロック信号SCKの立ち下がりエッジ157が生じる場合にのみ、上記のようにトリガ・パルス158を生成する。高い立ち下がりエッジ・クロック制御信号CCFは、クロック・ホールド信号CHを低にさせ、内部リセット信号IR\と、その結果としてのリセット信号R\とを高にさせる。低い立ち上がりエッジ・クロック制御信号CCR及び低いクロック・ホールド信号CHは、セット信号S\がシステム・クロック信号SCKに従うようにさせる。したがって、クロック信号CKは、システム・クロック信号SCKが高相の間、高にされる。クロック・ゲート信号CGが高のとき、例えば時間t13におけるシステム・クロック信号SCK内の立ち下がりエッジ157は、パルス発生器117により、トリガ・パルス158を生成させ、さらに、セット信号S\を高にさせる。クロック・ゲーティング回路116内の信号遅延は、フリップフロップ118が、クロック信号CKのレベルを低レベルにトグルすることによってトリガ・パルス158と反応することができるように、セット信号S\がトリガ・パルス158の立ち上がりエッジよりも十分先に放出されることが保証されるような大きさとされる。図13に示されるパルス発生器117の第1の実施形態において、このことは、システム・クロック信号SCK内の立ち下がりエッジ157が、トリガ・パルス158内の立ち上がりエッジとして現れる前に3つのゲート、すなわちOR−ゲート34、第3のNAND−ゲート35及びAND−ゲート37を通過するのに対し、セット信号S\内の立ち上がりエッジとして現れる前に2つのゲート、すなわち第2のインバータ121及び第1の3入力OR−ゲート122のみを通過するようにすることで達成される。クロック・ゲート信号CGが高の場合には、クロック信号CKは、システム・クロック信号SCK内に立ち下がりエッジ157が生じたときに、常に高から低に遷移し、したがって、クロック信号CKのネガティブ遷移は、システム・クロック信号SCKのネガティブ遷移と同時に生じる。したがって、クロック・ゲーティング回路116は、クロック・ゲート信号CGが高のときにはネガティブ・エッジ・モードであり、クロック・ゲート信号CGが低のときにはアイドル・モードである。
【0107】
図15に示されるパルス発生器117の第2の実施形態は、図13に示される第1の実施形態に対する改良点を有する。これは、2つのAND−ゲート141、142と、4つのNAND−ゲート143、144、145、146と、NOR−ゲート147と、OR−ゲート148とを含む。端子及び外部信号は、図13と等しく名称及び/又は番号が付けられる。第1のNAND−ゲート143の第1の入力は、立ち上がりエッジ・クロック制御信号CCRを立ち上がりエッジ・クロック制御入力138から受信するように接続され、第2の入力は、パルス・ゲート信号PGをゲート入力140から受信するように接続される。第1のAND−ゲート141の第1の入力は、システム・クロック信号SCKをシステム・クロック入力136から受信するように接続され、第2の入力は、パルス・ゲート信号PGをゲート入力140から受信するように接続される。第2のAND−ゲート142の第1の入力は、立ち下がりエッジ・クロック制御信号CCFを立ち下がりエッジ・クロック制御入力139から受信するように接続され、第2の入力は、パルス・ゲート信号PGをゲート入力140から受信するように接続される。NOR−ゲート147の第1の入力は、立ち上がりエッジ・クロック・イネーブル信号CRE\を第1のNAND−ゲート143から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。第2のNAND−ゲート144の第1の入力は、立ち下がりエッジ・クロック・イネーブル信号CFEを第2のAND−ゲート142から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。第3のNAND−ゲート145の第1の入力は、立ち上がりエッジ・ゲート信号CRGをNOR−ゲート147から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。OR−ゲート148の第1の入力は、立ち下がりエッジ・ゲート信号CFG\を第2のNAND−ゲート144から受信するように接続され、第2の入力は、ゲーティングされたシステム・クロック信号SCGを第1のAND−ゲート141から受信するように接続される。第4のNAND−ゲート146の第1の入力は、立ち上がりエッジ・パルス信号CRP\を第3のNAND−ゲート145から受信するように接続され、第2の入力は、立ち下がりエッジ・パルス信号CFP\をOR−ゲート148から受信するように接続され、出力は、トリガ信号Tをトリガ出力137に提供するように接続される。
【0108】
パルス発生器117の第2の実施形態は、図15と、図16に示される例示的信号とを参照して説明される。図16において、クロック制御信号CCR、CCF、システム・クロック信号SCK、及びクロック・ゲート信号CGは、図14に示される対応する信号と同じである。ブラックボックスとして見ると、パルス発生器117の第2の実施形態は第1の実施形態と同様に機能し、それにより、実質的に同じ時間にトリガ・パルス158を提供する。しかしながら、内部的には、第2の実施形態の挙動は第1の実施形態の挙動とは異なる。
【0109】
立ち上がりエッジ・クロック制御信号CCRが低の場合には、立ち上がりエッジ・クロック・イネーブル信号CRE\が高にされ、立ち上がりエッジ・ゲート信号CRGが低にされ、立ち上がりエッジ・パルス信号CRP\が高にされるので、パルス発生器117の上部分岐40によってトリガ信号T内のトリガ・パルス158を生成することが防がれる。立ち下がりエッジ・クロック制御信号CCFが低の場合には、立ち下がりエッジ・クロック・イネーブル信号CFEは低にされ、立ち下がりエッジ・ゲート信号CFG\は高にされ、立ち下がりエッジ・パルス信号CFP\は高にされるので、パルス発生器117の下部分岐41によってトリガ・パルス158を生成することが防がれる。これらの場合には、それぞれの反対の分岐41、40は、それぞれ立ち下がりエッジ・パルス信号CFP\又は立ち上がりエッジ・パルス信号CRP\が一時的に低にされることによって、トリガ・パルス158を生成することができる。クロック・ゲート信号CG、したがってパルス・ゲート信号PGが低の場合、立ち上がりエッジ・クロック・イネーブル信号CRE\は高にされ、立ち下がりエッジ・クロック・イネーブル信号CFEは低にされるので、両方の分岐40、41がトリガ・パルス158を生成することが防がれる。
【0110】
上部分岐40は、立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGが両方とも高であるときにシステム・クロック信号SCK内に立ち上がりエッジ156が生じた場合、例えば時間t2において、トリガ・パルス158を生成する。システム・クロック信号SCK内の立ち上がりエッジ156に先立って、立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGの高レベル、並びにシステム・クロック信号SCKの低レベルが、立ち上がりエッジ・クロック・イネーブル信号CRE\を低にさせ、ゲーティングされたシステム・クロック信号SCGを低にさせ、立ち上がりエッジ・ゲート信号CRGを高にさせ、立ち上がりエッジ・パルス信号CRP\を高にさせる。クロック・ゲート信号CGが高なので、システム・クロック信号SCK内の立ち上がりエッジ156は、第1のAND−ゲート141を通って伝搬し、それにより、ゲーティングされたシステム・クロック信号SCG内に立ち上がりエッジ159を生じさせる。ゲーティングされたシステム・クロック信号SCG内の立ち上がりエッジ159は、NOR−ゲート147を通って伝搬し、それにより、立ち上がりエッジ・ゲート信号CRG内に立ち下がりエッジ160を生じさせる。NOR−ゲート147内の伝搬遅延により、立ち上がりエッジ・ゲート信号CRG内の立ち下がりエッジ160は、ゲーティングされたシステム・クロック信号SCG内の立ち上がりエッジ159よりも後に第3のNAND−ゲート145に到達する。したがって、第3のNAND−ゲート145は、立ち上がりエッジ・パルス信号CRP\内に短い低パルス161を生成し、これが、トリガ信号T内にトリガ・パルス158を生じさせる。
【0111】
立ち上がりエッジ・クロック制御信号CCR及びクロック・ゲート信号CGが両方とも高のときにシステム・クロック信号SCK内に立ち下がりエッジ157が生じた場合、例えば時間t6において、システム・クロック信号SCK内の立ち下がりエッジ157は、第3のNAND−ゲート145を通って同様に伝搬するが、立ち上がりエッジ・ゲート信号CRGは、以前のゲーティングされたシステム・クロック信号SCGの高レベルに起因して、今は低であり、ゲーティングされたクロック信号SCGが低になった後までは高にならないので、第3のNAND−ゲート145は立ち上がりエッジ・パルス信号CRP\の高レベルを保持する。したがって、パルス発生器117の上部分岐40は、システム・クロック信号SCK内に立ち下がりエッジ157が生じたときには、トリガ・パルス158を生成しない。
【0112】
立ち上がりエッジ・クロック制御信号CCR及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが高になった場合、例えば、時間t9の直前において、立ち上がりエッジ・クロック・イネーブル信号CRE\は低にされ、ゲーティングされたシステム・クロック信号SCGはほぼ同時に高にされる。立ち上がりエッジ・ゲート信号CRG内のグリッチを防止するために、第1のNAND−ゲート143内の伝搬遅延は、第1のAND−ゲート141内の伝搬遅延よりも大きくなるような大きさとされる。したがって、立ち上がりエッジ・クロック・イネーブル信号CRE\が低になる前にゲーティングされたシステム・クロック信号SCGが高になることが保証されるので、NOR−ゲート147は、立ち上がりエッジ・ゲート信号CRGの低レベルを保持し、それによって望まれないトリガ・パルス158の生成が防止される。
【0113】
同様に、立ち上がりエッジ・クロック制御信号CCR及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが低になった場合、例えば時間t3において、ゲーティングされたシステム・クロック信号SCGは低にされ、立ち上がりエッジ・クロック・イネーブル信号CRE\はほぼ同時に高にされる。第1のNAND−ゲート143、第1のAND−ゲート141及びNOR−ゲート147内の伝搬遅延は、立ち上がりエッジ・クロック・イネーブル信号CRE\が高になる前、したがってまた立ち上がりエッジ・ゲート信号CRGが高になる前に、ゲーティングされたシステム・クロック信号SCGが低になること保証する。したがって、第3のNAND−ゲート145は、立ち上がりエッジ・パルス信号CRP\の高レベルを保持し、それにより、所望されないトリガ・パルス158の生成が防止される。
【0114】
下部分岐41は、立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGが両方とも高であるときにシステム・クロック信号SCK内に立ち下がりエッジ157が生じた場合、例えば時間t6において、トリガ・パルス158を生成する。システム・クロック信号SCK内の立ち下がりエッジ157に先立って、立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGの高レベル、並びにシステム・クロック信号SCKの高レベルが、立ち下がりエッジ・クロック・イネーブル信号CFEを高にさせ、ゲーティングされたシステム・クロック信号SCGを高にさせ、立ち下がりエッジ・ゲート信号CFG\を低にさせ、立ち下がりエッジ・パルス信号CFP\を高にさせる。クロック・ゲート信号CGが高なので、システム・クロック信号SCK内の立ち下がりエッジ157は、第1のAND−ゲート141を通って伝搬し、それにより、ゲーティングされたシステム・クロック信号SCG内に立ち下がりエッジ162を生じさせる。ゲーティングされたシステム・クロック信号SCG内の立ち下がりエッジ162は、第2のNAND−ゲート144を通って伝搬し、それにより、立ち下がりエッジ・ゲート信号CFG\内に立ち上がりエッジ163を生じさせる。第2のNAND−ゲート144内の伝搬遅延により、立ち下がりエッジ・ゲート信号CFG\内の立ち上がりエッジ163は、ゲーティングされたシステム・クロック信号SCG内の立ち下がりエッジ162よりも後にOR−ゲート148に到達するしたがって、OR−ゲート148は、立ち下がりエッジ・パルス信号CFP\内に短い低パルス164を生成し、これが、トリガ信号T内にトリガ・パルス158を生じさせる。
【0115】
立ち下がりエッジ・クロック制御信号CCF及びクロック・ゲート信号CGが両方とも高のときに、システム・クロック信号SCK内に立ち上がりエッジ156が生じた場合には、例えば時間t2において、システム・クロック信号SCK内の立ち上がりエッジ156は、OR−ゲート148を通って同様に伝搬するが、立ち下がりエッジ・ゲート信号CFG\は、以前のゲーティングされたシステム・クロック信号SCGの低レベルに起因して、今は高であり、ゲーティングされたシステム・クロック信号SCGが高になった後までは低にならないので、OR−ゲート148は立ち下がりエッジ・パルス信号CFP\の高レベルを保持する。したがって、パルス発生器117の下部分岐41は、システム・クロック信号SCK内に立ち上がりエッジ156が生じたときには、トリガ・パルス158を生成しない。
【0116】
立ち下がりエッジ・クロック制御信号CCF及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが低になった場合、例えば、時間t3において、立ち下がりエッジ・クロック・イネーブル信号CFEは低にされ、それにより立ち下がりエッジ・ゲート信号CFG\は高にされ、ゲーティングされたシステム・クロック信号SCGはほぼ同時に低にされる。立ち下がりエッジ・パルス信号CFP\内のグリッチを防止するために、第1のAND−ゲート141内の伝搬遅延は、第2のAND−ゲート142及び第2のNAND−ゲート144内の複合遅延よりも大きくなるような大きさとされる。したがって、ゲーティングされたシステム・クロック信号SCGが低になる前に立ち下がりエッジ・ゲート信号CFG\が高になることが保証されるので、OR−ゲート148は、立ち下がりエッジ・パルス信号CFP\の高レベルを保持し、それにより、望まれないトリガ・パルス158の生成が防止される。
【0117】
同様に、立ち下がりエッジ・クロック制御信号CCF及びシステム・クロック信号SCKが両方とも高のときにクロック・ゲート信号CGが高になった場合、例えば時間t9の直前において、立ち下がりエッジ・クロック・イネーブル信号CFE及びゲーティングされたシステム・クロック信号SCGはほぼ同時に高にされ、それにより立ち下がりエッジ・ゲート信号CFG\は低にされる。第2のNAND−ゲート144内の伝搬遅延は、立ち下がりエッジ・ゲート信号CFG\が低になる前にゲーティングされたシステム・クロック信号SCGが高になることを保証する。したがって、OR−ゲート148は、立ち下がりエッジ・パルス信号CFP\の高レベルを保持し、それにより、所望されないトリガ・パルス158の生成が防止される。
【0118】
図13に示されるパルス発生器117の第1の実施形態においては、システム・クロック信号SCKは、4つのゲート入力、すなわち、NOR−ゲート31の入力、第1及び第2のNAND−ゲート32、33の入力、並びにOR−ゲート34の入力で受信される。図15に示されるパルス発生器117の第2の実施形態においては、システム・クロック信号SCKは、ただ1つのゲート入力、すなわち、第1のAND−ゲート141の入力で受信される。したがって、パルス発生器117の第2の実施形態は、パルス発生器117の第1の実施形態よりも、外部クロック生成回路(図示せず)にかかる負荷が少ない。したがって、この第2の実施形態は、第1の実施形態よりも低い電力消費を可能にし、より高速のシステム・クロック信号SCKの使用を可能にし、このことは、それぞれのパルス発生器117を組み入れた本発明によるクロック・ゲーティング回路116にも当てはまる。パルス発生器117の第2の実施形態において、システム・クロック信号SCKのゲーティングは、入力側、すなわち第1のAND−ゲート141によって行われるので、クロック・ゲート信号CGの低相の間に切り換えられる信号は、ゲーティングが出力側、すなわちAND−ゲート37によって行われるパルス発生器117の第1の実施形態よりも少ない。このことが、パルス発生器117及びクロック・ゲーティング回路116における電力消費をさらに削減する。
【0119】
フリップフロップ118は、エッジ・トリガ型フリップフロップの代わりにレベル制御型ラッチを用いて実装することができるが、この場合には、トリガ信号T内でのトリガ・パルス158の持続時間は、トリガ・パルス158毎に記憶素子118、120がクロック信号CKを1回だけトグルすることを保証するような大きさとされる。より具体的には、各トリガ・パルス158は、インバータ120を通ってラッチ118のデータ入力131まで伝搬するトリガ・パルス158のリーディング・エッジによって生じるクロック信号CK内のレベル変化の前に、終了しなければならない。そうしなければ、インバータ120を通るフィードバックが、トリガ・パルス158毎にクロック信号CK内で1回より多い遷移を引き起こすことになる。
【0120】
上述したようなDET回路の使用が望ましくない用途においても、低電力消費の記憶セル、及びスキャン・テストを容易にする手段がなお必要とされている。以下で説明するSET記憶セルは、この目的及び他の目的を満たす。SET記憶セル165の実施形態を図17に示す。これは、スイッチ166と、記憶素子167と、2つのNAND−ゲート168、169と、反転XOR−ゲート170と、データ入力端子171と、テスト入力端子172と、テスト制御端子173と、クロック端子174と、データ出力端子175とを有する。スイッチ166は、3つの入力176、177、178と、データ制御入力179と、テスト制御入力180と、出力184とを有する。スイッチ166は、制御入力179、180で受信した信号に応答して、入力176、177、178のうちの1つを選択的に出力184に接続するように構成される。スイッチ166は、能動出力ドライバを含み、例えば、バッファ又がその後に続く電子スイッチとして、又はマルチプレクサとして実装することができる。記憶素子は、記憶入力181、記憶出力182及び記憶制御入力183を備えた、従来のレベル制御型ラッチである。記憶素子167は、記憶制御入力183に低レベルが印加されているときにデータ転送状態にあり、それ以外のときにはデータ保持状態にあるように構成される。データ転送状態において、記憶出力182のレベルは記憶入力181のレベルに従う。データ保持状態において、記憶素子167は、記憶入力181のレベルにかかわらず、記憶出力182のレベルを保持する。反転XOR−ゲート170は、入力における信号レベルが等しいときにはその出力に高信号を提供し、それ以外のときには低信号を提供する。
【0121】
スイッチ166の第1の入力176は、記憶入力信号SINをスイッチ166の出力184から受信するように接続される。スイッチ166の第2の入力177は、データ入力信号DINをデータ入力端子171から受信するように接続される。スイッチ166の第3の入力178は、テスト入力信号TINをテスト入力端子172から受信するように接続される。スイッチ166のデータ制御入力179は、記憶制御信号SCを第1のNAND−ゲート168から受信するように接続される。スイッチ166のテスト制御入力180は、テスト制御信号TESTをテスト制御端子173から受信するように接続される。記憶素子167の記憶入力181は、記憶入力信号SINをスイッチ166の出力184から受信するように接続される。記憶素子167の記憶出力182は、データ出力信号DOUTをデータ出力端子175に提供するように接続される。記憶制御入力183は、記憶制御信号SCを第1のNAND−ゲート168から受信するように接続される。第1のNAND−ゲート168の第1の入力は、クロック信号CKをクロック端子174から受信するように接続され、第2の入力は、クロック・イネーブル信号CEを第2のNAND−ゲート169から受信するように接続される。第2のNAND−ゲート169の第1の入力は、記憶制御信号SCを第1のNAND−ゲート168から受信するように接続され、第2の入力は、ゲート信号GATE\を反転XOR−ゲート170から受信するように接続される。反転XOR−ゲートの第1の入力は、記憶入力信号SINをスイッチ166の出力184から受信するように接続され、第2の入力はデータ出力信号DOUTを記憶素子167の記憶出力182から受信するように接続される。
【0122】
SET記憶セル265の機能は、図1と、図18に示す例示的信号を参照して説明される。外部回路(図示せず)が、データ入力信号DINをデータ入力端子171に供給し、クロック信号CKをクロック入力端子174に供給する。クロック信号CKは、交番信号であり、立ち上がりエッジ185及び立ち下がりエッジ186を有すると共に、連続するエッジ185と186との間に高相又は低相を有する。クロック信号CKは、約50パーセントのデューティー・サイクルを有する。データ入力信号DINは、ランダムに変化するが、クロック信号CKの遷移185、186の間、並びにクロック信号CKの高相の間は安定なレベルを有する。
【0123】
スイッチ166は、以下のように動作する。記憶制御信号SCのレベルと等しいデータ制御入力179のレベルが低のとき、スイッチ166は、第1の入力176を出力184に接続し、これにより記憶入力信号SINのレベルを出力ドライバによって保持する。記憶制御信号SCが高のとき、該スイッチ166は、テスト制御入力で受信する信号に応じて、したがってテスト制御信号TESTに応じて、第2の入力177又は第3の入力178を出力184に接続する。図18では、この状況において、スイッチ166が第2の入力177を出力184に接続させるようなテスト制御信号TESTが印加されているものと仮定する。したがって、記憶入力信号SINは、記憶制御信号SCが高のときにはデータ入力信号DINに従う。出力184から第1の入力176への信号フィードバックにより、スイッチ166の機能は、データ入力を2つの信号ソース間で切り換えることを可能にする、ビルトイン・マルチプレクサを備えた従来のレベル制御型ラッチの機能と同様である。
【0124】
図18に示す時間t1において、ロック信号CK内で立ち上がりエッジ185が生じる直前に、外部回路は、データ入力信号DINを低レベルに切り換えている。データ出力信号DOUTはまだ高のままなので、これにより反転XOR−ゲート170はゲート信号GATE\を低に切り換え、それがクロック・イネーブル信号CEを高にさせる。時間t1において開始するクロック信号CKの高相により、第1のNAND−ゲート168は記憶制御信号SCを低に切り換え、これにより、スイッチ166は記憶入力信号SINを低レベルに保持し、記憶素子167はデータ転送状態になり、したがって、低レベルをデータ出力信号DOUTに伝搬する。これにより、データ入力信号DINとデータ出力信号DOUTとは互いに等しくなるので、反転XOR−ゲート170はゲート信号GATE\を高に切り換える。しかしながら、記憶制御信号SCの低レベルは、第2のNAND−ゲート169にクロック・イネーブル信号CEを保持させ、最終的に第1のNAND−ゲート168に記憶制御信号SCを低に保持させる。その後の時間t2で開始するクロック信号CKの低相は、記憶制御信号SCを高にさせ、これにより記憶素子167はデータ保持状態になり、データ出力信号DOUTの低レベルを保持する。記憶制御信号SCの高レベルは、さらに、スイッチ166が第2の入力177を出力184に接続するようにさせるので、記憶入力信号SINはデータ入力信号DINに従うことになる。これは時間t3まで続き、ここで外部回路はデータ入力信号DINを再び切り換え、したがってSET記憶セル165は上記の動作を繰り返すが、ただし、データ入力信号DIN、記憶入力信号SIN及びデータ出力信号DOUTのレベルは反転する。
【0125】
例えば時間t4、t5及びt6において、データ入力信号DINとデータ出力信号DOUTのレベルは互いに等しく、これはゲート信号GATE\を高にさせる。記憶制御信号SCも高なので、クロック・イネーブル信号CEは低にされ、したがって第1のNAND−ゲート168は、クロック信号CKのレベルにかかわらず記憶制御信号SCの高レベルを保持する。したがって、時間t4で生じる立ち上がりエッジ185は、SET記憶セル165内の信号レベルにいかなる変化も生じさせない。それゆえ、SET記憶セル165はデータ入力信号DINとデータ出力信号DOUTのレベルが互いに等しいときには、いかなる内部信号も切り換えない。これにより、SET記憶セル165の電力消費を削減することができる。このことが、SET記憶セル165の電力消費をさらに削減する。
【0126】
SET記憶セル165は、テスト制御信号TESTを印加することによって通常モードからテスト・モードに切り換え可能であることにより、スキャン・テストをサポートし、このテスト制御信号TESTは、スイッチ166に第3の入力178を出力184に接続させ、したがって記憶制御信号SCが高のときに記憶入力信号SINがテスト入力信号TINに従うようにさせる。したがって、SET記憶セル165は、図3に示されるDET記憶セル1に関して上述したのと同様に、周囲回路のスキャン・テストにおいて用いることができる。
【0127】
上述したようなスキャン・テストは、実行が簡単であり、かつ、SET記憶セル165及び周囲回路のほぼ全ての回路部分をカバーすることができる。上述のスキャン・テスト・シーケンスのステップは、既存のテスト装置の一部として自動的に実行することができる。さらに、全ての回路部分がテストに関与しているので、SET記憶セル165のほぼ全ての回路部分を上述のスキャン・テスト・シーケンスを用いてテストすることができる。本発明のSET記憶セル165は、したがって、それ自体の広範囲なテストを可能にし、かつ、スキャン・テストをサポートする。
【0128】
本発明の真意及び範囲から逸脱することなく、説明したいずれの信号及び/又は対応する回路コンポーネントの極性も、例えば、回路コンポーネント間の協調性を高めるため、又は接続された回路における反転論理レベルにこれらを適合させるために、反転させることができることが、当業者には自明であろう。このことは、上述及び図中の信号及び回路のいずれか及び全てに適用される。例えば、本発明による記憶セル1内に含まれる記憶素子6は、反転記憶素子として実装することができ、これは、記憶素子6がデータ転送状態にあるとき、データ出力信号DOUTがデータ入力信号DINの否定に等しいことを意味する。この場合、記憶制御信号SC内の制御パルス15、16の始動の終止のための条件及びディスエーブルのための条件は、データ入力信号DINのレベルとは異なるデータ出力信号DOUTのレベルに対して逆転させなければならないことは明白である。
【0129】
さらに、本発明の真意及び範囲から逸脱することなく、信号は、言及された端子から直接受信することもでき、又は、介在するバッファ、インバータ、論理ゲート、トランジスタなどのような受動回路又は能動回路を介して間接的に受信することもできる。
【0130】
本発明は、独立請求項の特徴によって定義される。好ましい実施形態は、従属請求項で定義される。請求項中のいずれの参照番号も、その範囲を限定しないことが意図される。
【0131】
いくつかの好ましい実施形態を上で示したが、本発明はそれらに限定されるものではなく、以下の特許請求の範囲で定義される主題の範囲内のその他の方式で具体化することができることが強調されるべきである。例えば、説明した実施形態の特徴を任意に組み合わせることができる。
【符号の説明】
【0132】
1:記憶セル
2:データ入力端子
3:データ出力端子
4:クロック端子
5、117:パルス発生器
6、118、120:記憶素子
7:記憶入力
9:記憶出力
10:入力回路
13、14:立ち上がり及び立ち下がりクロック信号エッジ
15、16:立ち上がり及び立ち下がりエッジ制御パルス
17:リーディング・エッジ
18:トレーリング・エッジ
20:テスト入力端子
21:テスト制御端子
22、23:トリガ制御端子
24:スイッチ
26、27:トリガ制御入力
116:クロック・ゲーティング回路
125:システム・クロック端子
126、127:クロック制御端子
128:クロック・ゲート端子
130:クロック出力端子
132:データ出力
138、139:クロック制御入力
156、157:立ち上がり及び立ち下がりシステム・クロック信号エッジ
158:トリガ・パルス
CCR、CCF:クロック制御信号
CK:クロック信号
DIN:データ入力信号
DOUT:データ出力信号
GCK:ゲーティングされたクロック信号
SC:記憶制御信号
SCK:システム・クロック信号
TCR、TCF:トリガ制御信号
【特許請求の範囲】
【請求項1】
データ出力端子(3)と、クロック端子(4)と、パルス発生器(5)と、記憶素子(6)と、入力回路(10)とを有する記憶セル(1)であって、前記記憶素子(6)は、記憶入力(7)と、記憶出力(9)とを有し、前記記憶入力(7)は、データ入力信号(DIN)を前記入力回路(10)から受信するように接続され、前記記憶出力(9)は、データ出力信号(DOUT)を前記データ出力端子(3)に提供するように接続され、前記記憶素子(6)は、前記パルス発生器(5)から受信した記憶制御信号(SC)に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能であり、前記パルス発生器(5)は、立ち上がり及び立ち下がりクロック信号エッジ(13、14)を有するクロック信号(CK)を前記クロック端子(4)から受信するように接続され、かつ、前記記憶制御信号(SC)内に制御パルス(15、16)をもたらすように構成され、各制御パルス(15、16)は、リーディング・エッジ(17)及びトレーリング・エッジ(18)を有し、前記制御パルス(15、16)は、そのリーディング・エッジ(17)上で前記データ転送状態を起動するのに適した極性を有し、各制御パルス(15、16)は、立ち上がりエッジ制御パルス(15)及び立ち下がりエッジ制御パルス(16)のうちの一方であり、前記パルス発生器(5)は、立ち上がりクロック信号エッジ(13)を受信したときに立ち上がりエッジ制御パルス(15)を始動し、立ち下がりクロック信号エッジ(14)を受信したときに立ち下がりエッジ制御パルス(16)を始動するように構成されたことを特徴とする、記憶セル。
【請求項2】
前記記憶素子(6)が、前記記憶制御信号(SC)の遷移(17、18)に応答して、前記データ転送状態を一時的に起動するようにされたことを特徴とする、請求項1に記載の記憶セル。
【請求項3】
前記記憶素子(6)が、前記記憶制御信号(SC)が第1の論理レベルを有するときに前記データ保持状態になり、前記記憶制御信号(SC)が前記第1の論理レベルの否定である第2の論理レベルを有するときに前記データ転送状態になることを特徴とする、請求項1に記載の記憶セル。
【請求項4】
前記パルス発生器(5)が、前記データ出力信号(DOUT)並びに前記データ入力信号(DIN)を受信するように接続され、かつ、前記データ出力信号(DOUT)の論理レベルが前記データ入力信号(DIN)の論理レベルに対して所定の関係を有するときに、始動された制御パルス(15、16)を終了するように構成されたことを特徴とする、前記請求項1から3のいずれかに記載の記憶セル。
【請求項5】
前記パルス発生器(5)が、前記データ出力信号(DOUT)並びに前記データ入力信号(DIN)を受信するように接続され、かつ、前記データ出力信号(DOUT)の論理レベルが前記データ入力信号(DIN)の論理レベルに対して所定の関係を有したときに、制御パルス(15、16)の始動をディスエーブルにするように構成されたことを特徴とする、前記請求項1から4のいずれかに記載の記憶セル。
【請求項6】
前記パルス発生器(5)が、前記クロック信号(CK)、前記データ出力信号(DOUT)及び前記データ入力信号(DIN)を受信するように接続された論理回路(36、45)を含み、前記論理回路(36、45)は、ゲーティングされたクロック信号(GCK)を提供するように構成され、前記ゲーティングされたクロック信号(GCK)は、前記クロック信号(CK)の複製又は反転複製であり、前記論理回路(36、45)はさらに、前記データ出力信号(DOUT)の論理レベルが前記データ入力信号(DIN)の論理レベルに対して所定の関係を有するときに、前記ゲーティングされたクロック信号(GCK)をアイドルにするように構成されたことを特徴とする、前記請求項1から5のいずれかに記載の記憶セル。
【請求項7】
前記記憶セル(1)がさらに、データ入力端子(2)と、テスト入力端子(20)と、テスト制御端子(21)とを有し、前記入力回路(10)が、前記テスト制御端子(21)から受信したテスト制御信号(TEST)に応答して前記データ入力端子(2)及び前記テスト入力端子(20)のうちの一方を前記記憶入力(7)に接続するように動作可能なスイッチ(24)を含むことを特徴とする、前記請求項1から6のいずれかに記載の記憶セル。
【請求項8】
前記記憶セル(1)がさらに、第1のトリガ制御端子(22、23)を有し、前記パルス発生器(5)がさらに、第1のトリガ制御信号(TCR、TCF)を前記第1のトリガ制御端子(22、23)から受信するように接続された第1のトリガ制御入力(26、27)を有し、前記パルス発生器(5)がさらに、前記第1のトリガ制御信号(TCR、TCF)に応答して、前記立ち上がりエッジ制御パルス(15)及び前記立ち下がりエッジ制御パルス(16)のうちの一方の始動を選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、前記請求項1から7のいずれかに記載の記憶セル。
【請求項9】
前記記憶セル(1)がさらに、第2のトリガ制御端子(22、23)を有し、前記パルス発生器(5)がさらに、第2のトリガ制御信号(TCR、TCF)を前記第2のトリガ制御端子(22、23)から受信するように接続された第2のトリガ制御入力(26、27)を有し、前記パルス発生器(5)がさらに、前記第2のトリガ制御信号(TCR、TCF)に応答して、前記立ち上がりエッジ制御パルス(15)及び前記立ち下がりエッジ制御パルス(16)のうちの他方の始動を選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項8に記載の記憶セル。
【請求項10】
記憶素子(118、120)と、システム・クロック端子(125)と、クロック・ゲート端子(128)と、クロック出力端子(130)とを有するクロック・ゲーティング回路(116)であって、前記記憶素子(118、120)は、クロック信号(CK)を前記クロック出力端子(130)に提供するように接続されたデータ出力(132)を有し、前記クロック・ゲーティング回路(116)は、前記システム・クロック端子(125)上で受信した、立ち上がり及び立ち下がりシステム・クロック信号エッジ(156、157)を有するシステム・クロック信号(SCK)に応答して、前記クロック信号(CK)内に遷移を提供するように構成され、前記クロック信号(CK)内の各遷移は、立ち上がり又は立ち下がりシステム・クロック信号エッジ(156、157)と同時に生じ、前記クロック・ゲーティング回路(116)はさらに、前記クロック・ゲート端子(128)上で受信したクロック・ゲート信号(CG)に応答して、前記クロック信号(CK)内に遷移を提供することを選択的にイネーブル又はディスエーブルにするように構成され、前記クロック・ゲーティング回路(116)はさらに、パルス発生器(117)を含み、前記記憶素子(118、120)は、前記パルス発生器(117)から受信したトリガ信号(T)に応答して、データ保持状態及びトグル状態のうちの一方で動作可能であり、前記記憶素子(118、120)は、前記トグル状態にあるときに前記クロック信号(CK)をトグルするように構成され、前記パルス発生器(117)は、前記システム・クロック信号(SCK)を受信するように接続され、かつ、トリガ・パルス(158)を前記トリガ信号(T)内に提供するように構成され、各トリガ・パルス(158)は、リーディング・エッジ及びトレーリング・エッジを有し、前記トリガ・パルス(158)は、そのリーディング・エッジ上で前記トグル状態を起動するのに適した極性を有し、各トリガ・パルス(158)はさらに、立ち上がりエッジ・トリガ・パルス(158)及び立ち下がりエッジ・トリガ・パルス(158)のうちの一方であり、前記パルス発生器(117)はさらに、立ち上がりシステム・クロック信号エッジ(156)を受信したときに立ち上がりエッジ・トリガ・パルス(158)を始動し、立ち下がりシステム・クロック信号エッジ(157)を受信したときに立ち下がりエッジ・トリガ・パルス(158)を始動するように構成されたことを特徴とする、クロック・ゲーティング回路(116)。
【請求項11】
前記クロック・ゲーティング回路(116)がさらに、第1のクロック制御端子(126、127)を有し、前記パルス発生器(117)がさらに、第1のクロック信号(CCR、CCF)を前記第1のクロック制御端子(126、127)から受信するように接続された第1のクロック制御入力(138、139)を有し、前記パルス発生器(117)がさらに、前記第1のクロック信号(CCR、CCF)に応答して、前記立ち上がりエッジ・トリガ・パルス(158)及び前記立ち下がりエッジ・トリガ・パルス(158)のうちの一方を提供することを選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項10に記載のクロック・ゲーティング回路(116)。
【請求項12】
前記クロック・ゲーティング回路(116)がさらに、第2のクロック制御端子(126、127)を有し、前記パルス発生器(117)がさらに、第2のクロック信号(CCR、CCF)を前記第2のクロック制御端子(126、127)から受信するように接続された第2のクロック制御入力(138、139)を有し、前記パルス発生器(117)がさらに、前記第2のクロック信号(CCR、CCF)に応答して、前記立ち上がりエッジ・トリガ・パルス(158)及び前記立ち下がりエッジ・トリガ・パルス(158)のうちの他方を提供することを選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項11に記載のクロック・ゲーティング回路(116)。
【請求項1】
データ出力端子(3)と、クロック端子(4)と、パルス発生器(5)と、記憶素子(6)と、入力回路(10)とを有する記憶セル(1)であって、前記記憶素子(6)は、記憶入力(7)と、記憶出力(9)とを有し、前記記憶入力(7)は、データ入力信号(DIN)を前記入力回路(10)から受信するように接続され、前記記憶出力(9)は、データ出力信号(DOUT)を前記データ出力端子(3)に提供するように接続され、前記記憶素子(6)は、前記パルス発生器(5)から受信した記憶制御信号(SC)に応答して、データ保持状態及びデータ転送状態のうちの一方で動作可能であり、前記パルス発生器(5)は、立ち上がり及び立ち下がりクロック信号エッジ(13、14)を有するクロック信号(CK)を前記クロック端子(4)から受信するように接続され、かつ、前記記憶制御信号(SC)内に制御パルス(15、16)をもたらすように構成され、各制御パルス(15、16)は、リーディング・エッジ(17)及びトレーリング・エッジ(18)を有し、前記制御パルス(15、16)は、そのリーディング・エッジ(17)上で前記データ転送状態を起動するのに適した極性を有し、各制御パルス(15、16)は、立ち上がりエッジ制御パルス(15)及び立ち下がりエッジ制御パルス(16)のうちの一方であり、前記パルス発生器(5)は、立ち上がりクロック信号エッジ(13)を受信したときに立ち上がりエッジ制御パルス(15)を始動し、立ち下がりクロック信号エッジ(14)を受信したときに立ち下がりエッジ制御パルス(16)を始動するように構成されたことを特徴とする、記憶セル。
【請求項2】
前記記憶素子(6)が、前記記憶制御信号(SC)の遷移(17、18)に応答して、前記データ転送状態を一時的に起動するようにされたことを特徴とする、請求項1に記載の記憶セル。
【請求項3】
前記記憶素子(6)が、前記記憶制御信号(SC)が第1の論理レベルを有するときに前記データ保持状態になり、前記記憶制御信号(SC)が前記第1の論理レベルの否定である第2の論理レベルを有するときに前記データ転送状態になることを特徴とする、請求項1に記載の記憶セル。
【請求項4】
前記パルス発生器(5)が、前記データ出力信号(DOUT)並びに前記データ入力信号(DIN)を受信するように接続され、かつ、前記データ出力信号(DOUT)の論理レベルが前記データ入力信号(DIN)の論理レベルに対して所定の関係を有するときに、始動された制御パルス(15、16)を終了するように構成されたことを特徴とする、前記請求項1から3のいずれかに記載の記憶セル。
【請求項5】
前記パルス発生器(5)が、前記データ出力信号(DOUT)並びに前記データ入力信号(DIN)を受信するように接続され、かつ、前記データ出力信号(DOUT)の論理レベルが前記データ入力信号(DIN)の論理レベルに対して所定の関係を有したときに、制御パルス(15、16)の始動をディスエーブルにするように構成されたことを特徴とする、前記請求項1から4のいずれかに記載の記憶セル。
【請求項6】
前記パルス発生器(5)が、前記クロック信号(CK)、前記データ出力信号(DOUT)及び前記データ入力信号(DIN)を受信するように接続された論理回路(36、45)を含み、前記論理回路(36、45)は、ゲーティングされたクロック信号(GCK)を提供するように構成され、前記ゲーティングされたクロック信号(GCK)は、前記クロック信号(CK)の複製又は反転複製であり、前記論理回路(36、45)はさらに、前記データ出力信号(DOUT)の論理レベルが前記データ入力信号(DIN)の論理レベルに対して所定の関係を有するときに、前記ゲーティングされたクロック信号(GCK)をアイドルにするように構成されたことを特徴とする、前記請求項1から5のいずれかに記載の記憶セル。
【請求項7】
前記記憶セル(1)がさらに、データ入力端子(2)と、テスト入力端子(20)と、テスト制御端子(21)とを有し、前記入力回路(10)が、前記テスト制御端子(21)から受信したテスト制御信号(TEST)に応答して前記データ入力端子(2)及び前記テスト入力端子(20)のうちの一方を前記記憶入力(7)に接続するように動作可能なスイッチ(24)を含むことを特徴とする、前記請求項1から6のいずれかに記載の記憶セル。
【請求項8】
前記記憶セル(1)がさらに、第1のトリガ制御端子(22、23)を有し、前記パルス発生器(5)がさらに、第1のトリガ制御信号(TCR、TCF)を前記第1のトリガ制御端子(22、23)から受信するように接続された第1のトリガ制御入力(26、27)を有し、前記パルス発生器(5)がさらに、前記第1のトリガ制御信号(TCR、TCF)に応答して、前記立ち上がりエッジ制御パルス(15)及び前記立ち下がりエッジ制御パルス(16)のうちの一方の始動を選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、前記請求項1から7のいずれかに記載の記憶セル。
【請求項9】
前記記憶セル(1)がさらに、第2のトリガ制御端子(22、23)を有し、前記パルス発生器(5)がさらに、第2のトリガ制御信号(TCR、TCF)を前記第2のトリガ制御端子(22、23)から受信するように接続された第2のトリガ制御入力(26、27)を有し、前記パルス発生器(5)がさらに、前記第2のトリガ制御信号(TCR、TCF)に応答して、前記立ち上がりエッジ制御パルス(15)及び前記立ち下がりエッジ制御パルス(16)のうちの他方の始動を選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項8に記載の記憶セル。
【請求項10】
記憶素子(118、120)と、システム・クロック端子(125)と、クロック・ゲート端子(128)と、クロック出力端子(130)とを有するクロック・ゲーティング回路(116)であって、前記記憶素子(118、120)は、クロック信号(CK)を前記クロック出力端子(130)に提供するように接続されたデータ出力(132)を有し、前記クロック・ゲーティング回路(116)は、前記システム・クロック端子(125)上で受信した、立ち上がり及び立ち下がりシステム・クロック信号エッジ(156、157)を有するシステム・クロック信号(SCK)に応答して、前記クロック信号(CK)内に遷移を提供するように構成され、前記クロック信号(CK)内の各遷移は、立ち上がり又は立ち下がりシステム・クロック信号エッジ(156、157)と同時に生じ、前記クロック・ゲーティング回路(116)はさらに、前記クロック・ゲート端子(128)上で受信したクロック・ゲート信号(CG)に応答して、前記クロック信号(CK)内に遷移を提供することを選択的にイネーブル又はディスエーブルにするように構成され、前記クロック・ゲーティング回路(116)はさらに、パルス発生器(117)を含み、前記記憶素子(118、120)は、前記パルス発生器(117)から受信したトリガ信号(T)に応答して、データ保持状態及びトグル状態のうちの一方で動作可能であり、前記記憶素子(118、120)は、前記トグル状態にあるときに前記クロック信号(CK)をトグルするように構成され、前記パルス発生器(117)は、前記システム・クロック信号(SCK)を受信するように接続され、かつ、トリガ・パルス(158)を前記トリガ信号(T)内に提供するように構成され、各トリガ・パルス(158)は、リーディング・エッジ及びトレーリング・エッジを有し、前記トリガ・パルス(158)は、そのリーディング・エッジ上で前記トグル状態を起動するのに適した極性を有し、各トリガ・パルス(158)はさらに、立ち上がりエッジ・トリガ・パルス(158)及び立ち下がりエッジ・トリガ・パルス(158)のうちの一方であり、前記パルス発生器(117)はさらに、立ち上がりシステム・クロック信号エッジ(156)を受信したときに立ち上がりエッジ・トリガ・パルス(158)を始動し、立ち下がりシステム・クロック信号エッジ(157)を受信したときに立ち下がりエッジ・トリガ・パルス(158)を始動するように構成されたことを特徴とする、クロック・ゲーティング回路(116)。
【請求項11】
前記クロック・ゲーティング回路(116)がさらに、第1のクロック制御端子(126、127)を有し、前記パルス発生器(117)がさらに、第1のクロック信号(CCR、CCF)を前記第1のクロック制御端子(126、127)から受信するように接続された第1のクロック制御入力(138、139)を有し、前記パルス発生器(117)がさらに、前記第1のクロック信号(CCR、CCF)に応答して、前記立ち上がりエッジ・トリガ・パルス(158)及び前記立ち下がりエッジ・トリガ・パルス(158)のうちの一方を提供することを選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項10に記載のクロック・ゲーティング回路(116)。
【請求項12】
前記クロック・ゲーティング回路(116)がさらに、第2のクロック制御端子(126、127)を有し、前記パルス発生器(117)がさらに、第2のクロック信号(CCR、CCF)を前記第2のクロック制御端子(126、127)から受信するように接続された第2のクロック制御入力(138、139)を有し、前記パルス発生器(117)がさらに、前記第2のクロック信号(CCR、CCF)に応答して、前記立ち上がりエッジ・トリガ・パルス(158)及び前記立ち下がりエッジ・トリガ・パルス(158)のうちの他方を提供することを選択的にイネーブル又はディスエーブルにするように構成されたことを特徴とする、請求項11に記載のクロック・ゲーティング回路(116)。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公表番号】特表2012−521700(P2012−521700A)
【公表日】平成24年9月13日(2012.9.13)
【国際特許分類】
【出願番号】特願2012−501238(P2012−501238)
【出願日】平成22年3月15日(2010.3.15)
【国際出願番号】PCT/EP2010/053293
【国際公開番号】WO2010/108810
【国際公開日】平成22年9月30日(2010.9.30)
【出願人】(507244954)
【Fターム(参考)】
【公表日】平成24年9月13日(2012.9.13)
【国際特許分類】
【出願日】平成22年3月15日(2010.3.15)
【国際出願番号】PCT/EP2010/053293
【国際公開番号】WO2010/108810
【国際公開日】平成22年9月30日(2010.9.30)
【出願人】(507244954)
【Fターム(参考)】
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