【課題】新規な構成を有する半導体装置である。
【解決手段】第１の素子を有し、第２の素子を有し、トランジスタを有し、容量を有し、第１の素子の出力は、第２の素子の入力と電気的に接続され、第２の素子の出力は、第１の素子の入力と電気的に接続され、第１の素子の入力は、入力端子と電気的に接続され、第１の素子の出力は、出力端子と電気的に接続され、トランジスタのソース及びドレインの一方は、容量の一方の電極と電気的に接続され、トランジスタのソース及びドレインの他方は、入力端子と電気的に接続され、トランジスタのチャネル形成領域は、結晶を有する酸化物半導体を有する。結晶を有する酸化物半導体を有するトランジスタはリーク電流が非常に小さいため、データを保持することができる。 （もっと読む）

【課題】デュアルパスマルチモード順次記憶素子
【解決手段】本明細書では、デュアルパスマルチモード順次記憶素子（ＳＳＥ）（１０）が説明されている。一実施例では、デュアルパスマルチモードＳＳＥは、第１（１４）および第２（１２）の順次記憶素子、データ入力、データ出力ならびに選択機構（１６）を備えている。第１および第２の順次記憶素子（１４、１２）は、それぞれ、入力および出力を有する。データ入力は両方の順次記憶素子の入力に結合され、データを受け入れるように構成される。データ出力は両方の順次記憶素子の出力に結合され、データを出力するように構成される。選択機構（１６）は、データ入力からのデータをデータ出力に渡すために、順次記憶素子のうちの１つを選択するように構成される。一実施例では、第１の順次記憶素子はパルストリガー式記憶素子（１４）を備えており、第２の順次記憶素子はマスタースレーブ記憶素子（１２）を備えている。 （もっと読む）

【課題】高速量子化器および最適化された時間遅延を提供する。
【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。 （もっと読む）

【課題】通常動作時の速度低下や消費電力の増大を招くことなく、電源遮断後もデータを不揮発的に保持することが可能であり、かつ、信頼性や利便性の高いデータ保持装置を提供する。
【解決手段】データ保持装置は、ループ状に接続された複数の論理ゲートＮＡＮＤ３、ＮＡＮＤ４を用いてデータを保持するループ構造部ＬＯＯＰと、強誘電体素子のヒステリシス特性を用いてループ構造部ＬＯＯＰに保持されたデータを不揮発的に記憶する不揮発性記憶部ＮＶＭと、ループ構造部ＬＯＯＰと不揮発性記憶部ＮＶＭとを電気的に分離する回路分離部ＳＥＰと、複数の論理ゲートは、それぞれ、所定のセット信号ＳＮＬ及びリセット信号ＲＮＬに応じて、任意の出力論理レベルにセット／リセットされるものであり、不揮発性記憶部ＮＶＭに記憶されたデータに基づいて、セット信号ＳＮＬ及びリセット信号ＲＮＬを生成するセット／リセット制御部ＳＲＣを有する。 （もっと読む）

【課題】レベルシフト機能を有するＳＲフリップフロップを提供する。
【解決手段】クロスカップルインバータ３０は、互いに入力端子と出力端子とがクロスカップリングされた第１インバータ３２および第２インバータ３４を含む。第１セットトランジスタｍｓ１のゲートにセット信号Ｓが入力され、第４セットトランジスタｍｓ４のゲートに、反転セット信号ＳＸが入力される。リセット部２０の第１リセットトランジスタｍｒ１のゲートにリセット信号Ｒが入力され、第４リセットトランジスタｍｒ４のゲートに、反転リセット信号ＲＸが入力される。第２セットトランジスタｍｓ２のゲートおよび第３リセットトランジスタｍｒ３のゲートは、第２インバータ３４の出力端子と接続される。第３セットトランジスタｍｓ３のゲートおよび第２リセットトランジスタｍｒ２のゲートは、第１インバータ３２の出力端子と接続される。 （もっと読む）

【課題】消費電力の増大や応答速度の低下をきたすことなく、閾値のばらつきを抑えて確実な動作を可能とする電圧比較回路の提供を図る。
【解決手段】複数のトランジスタＭ１，Ｍ２，Ｍ１１，Ｍ１２，Ｍ２１，Ｍ２２を有する電圧比較回路であって、該複数のトランジスタの少なくとも１つの第１トランジスタＭ１（Ｍ２）は、制御端子と、該制御端子に供給される信号の電圧Ｖi+（Ｖi-）により接続が制御される第１および第２端子と、第１スイッチＳ２ｐ（Ｓ２ｍ）を介して所定の電位線ＰＬ２に接続されると共に、第１容量Ｃ１（Ｃ２）の一端が接続されたボディと、を有するように構成する。 （もっと読む）

【課題】データ選択機能付きのダイナミック型フリップフロップ回路において、動作の高速性を良好に確保しながら、複数のデータの何れもが選択されていない場合であっても、正常動作するようにする。
【解決手段】例えば選択信号Ｓ０によりＨのデータＤ０が選択されていた場合、第１ノードＮ１がＬとなり、第２ダイナミック回路１Ｂの第２ノードＮ２はＨとなっており、出力信号ＱはＨレベルである。この状態において、選択信号Ｓ０〜Ｓ２によって複数のデータＤ０〜Ｄ２の何れもが選択されなくなった際には、第１ノードＮ１がＨとなり、前記第２ノードＮ２は、その電荷が放電されて、出力信号ＱはＬレベルに誤動作する状況となる。しかし、この場合には、出力ノードＮ３がＨとなり、第４ノードＮ４がＬとなって、前記第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ６がオフして、第２ノードＮ２の放電を阻止する。 （もっと読む）

【課題】スキャン用フリップフロップ回路におけるマスタラッチ部へのデータ取込みに要する時間を短縮する。
【解決手段】スキャン用フリップフロップ回路（１００）は、データ信号又はスキャンイン信号をクロック信号に同期して保持可能なマスタラッチ（１３）と、上記マスタラッチの出力信号を上記クロック信号に同期して保持可能なスレーブラッチ（１５）とを含む。上記マスタラッチは、上記データ信号を取込むための第１取込み部（１３Ａ）と、上記スキャンイン信号を取込むための第２取込み部（１３Ｂ）と、上記第１取込み部を介して取込まれた上記データ信号、又は上記第２取込み部を介して取込まれた上記スキャンイン信号を上記クロック信号に同期して保持可能なラッチ部（１３Ｃ）とに分割して配置する。これによりマスタラッチの前段へのセレクタの配置を不要とし、マスタラッチ部へのデータ取込みに要する時間の短縮を図る。 （もっと読む）

【課題】データラインにターミネーションスキーム（ｔｅｒｍｉｎａｔｉｏｎ ｓｃｈｅｍｅ）を使用する半導体メモリ素子及びその駆動方法を提供すること。
【解決手段】本発明の半導体メモリ素子は、コア領域とインターフェス領域との間にデータを伝達するためのグローバルデータラインと、ターミネーションイネーブル信号に応答して、予定されたターミネーション電圧レベルで前記グローバルデータラインを駆動するメイン駆動手段と、前記ターミネーションイネーブル信号のアクティブ区間の初期に一定時間の間アクティブになるオーバードライビング信号に応答して、前記グローバルデータラインを予定されたターミネーション電圧レベルで駆動する補助駆動手段とを備える。 （もっと読む）

【課題】遅延故障試験時に遅延故障試験用の２パタンを印加可能とするスキャンフリップフロップを提供することを目的とする。
【解決手段】スキャンフリップフロップ回路は、ラッチ部（１、２、３、４、５、６、７、）と、ホールド部（８、９）と、第１出力ノード（Ｎ０１）と、第２出力ノード（Ｎ０２）とを具備する。ラッチ部（１、２、３、４、５、６、７、）は、データを保持する。ホールド部（８、９）は、制御信号（Ｈ）に基づいて内部状態を取り込んで出力状態を保持する。第１出力ノード（Ｎ０１）は、出力状態に基づいて第１出力信号（Ｑ）を出力する。第２出力ノード（Ｎ０２）は、内部状態に基づいて第２出力信号（ＳＯＴ）を出力する。 （もっと読む）

【課題】 大容量の負荷を安定して駆動することができるデータラッチ回路およびそれを用いた液晶表示装置を実現する。
【解決手段】 本発明のデータラッチ回路およびそれを用いた液晶表示装置は、第１および第２の信号レベルの間を交互に周期的に遷移する第１のクロック信号ＣＫと、ＣＫと略相補的な第２のクロック信号ＢＣＫと、ＣＫ／ＢＣＫの信号レベルに基づいて、入力されるデータ信号ＩＮの取り込みと保持および出力を行うデータラッチ２３と、ＣＫおよびＢＣＫが同時に第１または第２の信号レベルにある期間は、ＩＮの取り込みを行わないようデータラッチ２３を制御する制御回路２４を有する。 （もっと読む）

【課題】プログラマブルかつ最適制御可能な汎用論理モジュール及びそれを有する回路を提供する。
【解決手段】集積回路２９は、汎用論理モジュール２５と、結合部２６と、計算部２８とを具える。汎用論理モジュール２５は、二つの入出力制御部２３と、記憶部２４とを有し、設定及び制御情報が入力される。入出力制御部２３は、入出力端子２１に入力される情報及び入出力端子２２に入力される入出力制御情報の組合せ論理演算を行う。記憶部２４は、組合せ論理演算の結果を記憶し、その結果の肯定又は否定を出力する。記憶部２４は、第１反転増幅器及びそれに交差結合した第２反転増幅器と、強誘電体又は強磁性体の記憶素子とを有する。 （もっと読む）

【課題】 動作速度を高めることができる分周回路を提供する。
【解決手段】 マスター回路10は、クロックCK+に応答して分周回路の出力を取り込む差動増幅回路10aと、クロック周期の間差動増幅回路の出力を保持するラッチ回路10bとから成る。スレーブ回路20はクロックCK-に応答してマスター回路の出力を取り込む差動増幅回路20aと、相補的なクロック周期の間差動増幅回路20aの出力を保持するラッチ回路20bとから成り、クロックを分周した信号を出力する。差動増幅回路の定電流源１と別個にラッチ回路に対する定電流源２，３を設ける。差動増幅回路の差動対トランジスタは各クロックに応答して定電流源に接続される。ラッチ回路の差動対トランジスタは別個の定電流源に直結されている。 （もっと読む）