差動論理回路、分周回路、及び周波数シンセサイザ
【課題】動作電流を変えても直流出力電圧の変わらない差動論理回路及び分周回路、さらには、周波数シンセサイザにおける動作電流の調整方法を提供する。
【解決手段】複数対の差動論理信号を入力し論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、差動信号出力端子に接続された負荷回路と、負荷回路に接続され、一対の差動信号出力端子の直流出力電圧が一定の電圧になるように負荷回路の負荷を制御する負荷制御回路と、を備える。
【解決手段】複数対の差動論理信号を入力し論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、差動信号出力端子に接続された負荷回路と、負荷回路に接続され、一対の差動信号出力端子の直流出力電圧が一定の電圧になるように負荷回路の負荷を制御する負荷制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動論理回路、分周回路、及び周波数シンセサイザに関する。特に、動作電流が制御可能である差動ラッチ回路、その差動ラッチ回路を用いた分周回路及び周波数シンセサイザに関する。
【背景技術】
【０００２】
通信機、移動通信端末及びそれに用いられる高周波集積回路には高周波通信キャリアを発生するため、周波数シンセサイザが広く用いられている。図１は、一般的な周波数シンセサイザの構成を示すブロック図である。図１に示す周波数シンセサイザは、電圧制御発振器（ＶＣＯ）２００、分周器９１０、位相比較器及びチャージポンプ２２０、ループフィルタ２３０を含むＰＬＬ周波数シンセサイザである。電圧制御発振器（ＶＣＯ）２００は、ループフィルタ２３０が出力する制御電圧によって発振周波数が制御され、高周波のクロック信号ｆｖｃｏを出力する。クロック信号ｆｖｃｏは高周波通信キャリアとして用いることができる。分周器９１０は、高周波のクロック信号ｆｖｃｏを分周する。位相比較器及びチャージポンプ２２０は、分周器９１０で分周したクロック信号を基準となるリファレンスクロックと周波数、位相を比較する位相比較器と、位相比較器の比較結果に基づいて、電荷を充放電するチャージポンプ回路とから構成される。ループフィルタ２３０は、チャージポンプによって充放電された電荷を平滑化して電圧制御発振器（ＶＣＯ）の発振周波数を制御する制御電圧を生成する。この構成により、分周器９１０の出力するクロック信号は、リファレンスクロックと位相の揃った所望の周波数の信号が得られる。また、分周器を可変分周回路で構成し、分周比を変えることで、電圧制御発振器ＶＣＯの出力するクロック信号ｆｖｃｏを所望の周波数に設定することができる。
【０００３】
上記周波数シンセサイザの構成において、電圧制御発振器２００と分周器９１０は高い周波数において動作するため、大きな電力を消費する。更に、近年、無線通信のマルチバンド対応や、広帯域化のため、使用上限周波数が高くなっており、周波数シンセサイザはより大きいな電力を消費することになる。一方、通信機、特に移動通信端末は、長時間動作をさせるため、さらには、電池の小型化して端末をより小型化にするため、送受信回路全体の低消費電力化と共に、周波数シンセサイザの低消費電力化が望まれている。
【０００４】
特許文献１には、低消費電力で広い発振周波数範囲に対応したＰＬＬ回路が記載されている。図２は、特許文献１に記載されているＰＬＬ回路（周波数シンセサイザ）のブロック図である。図２のＰＬＬ回路の構成のうち、電圧制御発振器２００、分周器９１１、第１の位相比較器９２１、チャージポンプ９２２、フィルタ２３０は、ほぼ図１の記載の周波数シンセサイザの構成に相当する。図２では、この構成に加えて、第２の位相比較器９２３と電流制御回路９２４を備えている。第２の位相比較器９２３は、第１の位相比較器９２１より長い期間における分周器９１１で分周したクロック信号ｆＤＩＶとリファレンスクロック信号ｆＲＥＦの位相差を時間平均して求める。電流制御回路９２４は、その第２の位相比較回路９２３の比較結果に基づいて、分周器９１１の動作電流を制御する。図２の構成によれば、ＰＬＬ回路が第２の位相比較器により安定したロック状態に入ったか否かを検出し、安定したロック状態に入ったときに分周回路９１１の動作電流を低減することにより、分周回路の消費電力を低減できる。
【０００５】
また、図３は、特許文献１に記載されている分周器９１１の内部の構成である。分周器９１１は、電圧制御発振器の発振信号ｆｖｃｏを入力して分周する固定分周器９１２と、固定分周器９１２の分周した周波数をさらに分周して周波数を低くするプリスケーラ９１３と、可変分周回路であるプログラマブルカウンタ９１４により構成され、プログラムブルカウンタの出力信号が位相比較器によりリファレンスクロックと位相が比較される。これらの構成のうち、最も高速に動作する固定分周器９１２には、制御入力端子９１５が設けられており、電流制御回路９２４により動作電流が制御可能に構成されている。
【０００６】
上記固定分周器９１２のような高周波で動作する回路には、複数の差動ラッチ回路の組み合わせにより構成する１／２分周回路が用いられる。従来の差動ラッチ回路９００を図４に、差動ラッチ回路９００を使用した１／２分周回路を図５に示す。図４に示す差動ラッチ回路は、データ入力部となる差動対（Ｍ１、Ｍ４）と、保持部（Ｍ２、Ｍ３）と、電流源９３０と、負荷抵抗Ｒ１１、Ｒ１２を備え、データ端子Ｄ、Ｄｂから入力されたデータ信号をクロック端子Ｃｋ、Ｃｋｂから入力されるクロック信号同期してラッチし、データ出力端子Ｑ、Ｑｂから出力する。
【０００７】
また、図５に示す１／２分周回路９９０は、図４の差動ラッチ回路９００−１と、９１１−２を２つ用いてクロック端子Ｃｋ、Ｃｋｂから入力したクロック信号を１／２分周してデータ出力端子Ｑ、Ｑｂから出力する分周回路である。図４に示す差動ラッチ回路、図５に示す１／２分周回路は差動で動作するため、高速な動作が可能である。なお、図４の差動ラッチ回路及び図５の１／２分周回路に相当するラッチ回路及び分周回路が特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２０５６０１号公報
【特許文献２】特開２００７−１１６２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明により与えられる。図３の固定分周回路９１２において、図５の１／２分周回路や、図４の差動ラッチ回路を複数用いて構成される分周回路を用い、電流源９３０に流す電流の大きさを制御することにより、動作周波数を調整すると共に、希望動作周波数に合わせて電流値を設定することも考えられる。図４の差動ラッチ回路において、データ出力端子Ｑ又はＱｂの立下り速度は、電流源９３０に流す電流により制御することができる。
【００１０】
しかし、データ出力端子Ｑ又はＱｂの立ち上がり速度は、負荷抵抗Ｒ１１、Ｒ１２の抵抗値と出力端子に接続した素子と配線の寄生容量により決まり、電流源９３０に流す電流値を変えても変わらない。すなわち、図４に記載されているような従来の差動ラッチ回路を用いた場合には、固定負荷抵抗を使用しているため、電流源の電流の大きさを調整しても、データ出力端子Ｑ又はＱｂの立ち上がり速度が変わらないため、差動ラッチ回路の最大トグル周波数可変範囲は小さい。また、電流源に流す電流を変えると差動ラッチ回路の直流出力電圧が変わり、次段の動作に影響を与えるため、電流源に流す電流を大きく変えることはできない。したがって、従来の差動ラッチ回路を用いた分周回路では、回路電流の調整による分周回路の最大動作可能周波数の調整範囲が狭い。このような差動ラッチ回路及び分周回路では、近年の低消費電力化、広帯域化とマルチバンド化が進む移動通信端末に使用される周波数シンセサイザには、対応できない。広い周波数範囲に対応し、どの周波数バンドにおいても可能な限りの低消費電力化を実現できるような差動ラッチ回路及び分周回路が望まれている。
【課題を解決するための手段】
【００１１】
本発明の第１の側面による差動論理回路は、複数の論理信号を入力し、論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、前記差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、前記差動信号出力端子に接続された負荷回路と、前記負荷回路に接続され、前記一対の差動信号出力端子の直流出力電圧が一定の電圧になるように前記負荷回路の負荷を制御する負荷制御回路と、を備える。
【００１２】
本発明の第２の側面による分周回路は、前記差動論理部が、複数の論理信号をデータ信号として入力し、前記一対の差動信号出力端子に接続された差動対と、前記差動信号出力端子の状態を保持する保持部と、一対の差動論理信号を差動クロック信号として入力し、前記差動クロック信号に基づいて、前記差動対又は前記保持部を選択的に前記電流源回路へ接続するスイッチ回路と、を備え、データラッチとして機能する差動論理回路である差動ラッチ回路が、前段の前記差動信号出力端子が後段の前記論理信号として入力し、後段のいずれかの前記差動信号出力端子が初段の前記論理信号として入力するように複数縦続接続され、前記複数縦続接続された差動ラッチ回路に共通に前記差動クロック信号が与えられ、前記差動クロック信号に同期して分周する。
【００１３】
本発明の第３の側面による分周回路は、前記差動論理部が、複数の論理信号をデータ信号として入力し、前記一対の差動信号出力端子に接続された差動対と、前記差動信号出力端子の状態を保持する保持部と、一対の差動論理信号を差動クロック信号として入力し、前記差動クロック信号に基づいて、前記差動対又は前記保持部を選択的に前記電流源回路へ接続するスイッチ回路と、を備え、データラッチとして機能する差動論理回路である第１の差動ラッチ回路と第２の差動ラッチ回路とを備える。前記第１の差動ラッチ回路と第２の差動ラッチ回路は、前記クロック信号の位相が反転して共通に接続され、前記第１の差動ラッチ回路の前記一対の差動出力端子が前記第２の差動ラッチ回路の一対の差動信号入力端子に接続され、前記第２の差動ラッチ回路の前記一対の差動出力端子が前記第１の差動ラッチ回路の一対の差動信号入力端子に接続され、前記第１の差動ラッチ回路と前記第２の差動ラッチ回路で前記負荷制御回路が共通に設けられている。
【００１４】
本発明の第４の側面による周波数シンセサイザは、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する分周器と、前記分周器で分周した分周クロック信号とリファレンスクロック信号との位相を比較する位相比較器と、を備え、前記位相比較器で比較した位相差に基づいて、前記電圧制御発振器の電圧を制御して前記電圧制御発振器を所望の周波数で発振させる周波数シンセサイザにおいて、前記分周器が前記差動論理回路を含み、前記電圧制御発振器の発振周波数を制御する信号として、前記位相比較器で比較した位相差に基づく電圧信号を与えるか、前記電圧制御発振器の発振周波数が最大周波数となる定電圧信号を与えるか切り替える制御電圧切り替えスイッチと、前記制御電圧切り替えスイッチを定電圧信号側に切り替えて、前記電圧制御発振器を前記最大周波数となる発振周波数で発振させると共に、前記差動論理回路の前記電流源回路に流す前記電流の大きさを変化させながら前記分周クロック信号の周波数を評価し、その評価結果に基づいて、前記制御電圧切り替えスイッチを前記位相比較器で比較した位相差に基づく電圧信号に切り替えたときに前記電流源回路に流す電流の大きさを決定する動作電流調整部と、をさらに、備える。
【発明の効果】
【００１５】
本発明の差動論理回路及び分周回路によれば、電流源回路に流す電流の大きさに係わらず、差動信号出力端子の直流出力電圧が一定の電圧を保持するように負荷回路の負荷を制御するので、電流源回路に流す電流を制御することにより、広い範囲で動作電流が変えられる。従って、回路に要求される動作速度に応じて、高速、かつ、低消費電力な差動論理回路及び分周回路が得られる。
【００１６】
また、本発明の周波数シンセサイザによれば、分周器に要求される動作周波数に合わせて、最適な分周器の動作電流を設定することができる。
【図面の簡単な説明】
【００１７】
【図１】一般的な周波数シンセサイザの構成を示すブロック図である。
【図２】特許文献１に記載の従来の周波数シンセサイザの回路ブロック図である。
【図３】特許文献１に記載されている従来の分周器の構成を示すブロック図である。
【図４】従来の差動ラッチ回路の回路ブロック図である。
【図５】従来の差動ラッチ回路を用いた１／２分周回路の回路ブロック図である。
【図６】本発明の実施例１による差動ラッチ回路の回路ブロック図である。
【図７】実施例１における定電圧制御ループの回路ブロック図である。
【図８】実施例１における制御電圧と能動負荷の等価抵抗の関係を示す図である。
【図９】実施例１における差動ラッチ回路の動作タイミング図である。
【図１０】実施例２における負荷制御回路の回路ブロック図である。
【図１１】実施例３による１／２分周回路の回路ブロック図である。
【図１２】実施例３における１／２分周回路の動作タイミング図である。
【図１３】実施例４による差動論理回路の回路ブロック図である。
【図１４】実施例５による１／４分周回路の回路ブロック図である。
【図１５】実施例６による１／３分周回路の回路ブロック図である。
【図１６】実施例７による１／７分周回路の回路ブロック図である。
【図１７】実施例８による周波数シンセサイザのブロック図である。
【図１８】実施例８による分周器の動作電流設定方法の動作フロー図である。
【発明を実施するための形態】
【００１８】
本発明の具体的な実施例について説明に入る前に、本発明の実施形態の概要について説明しておく。なお、概要の説明で引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１９】
本発明の一実施形態による差動論理回路は、一例を図６、図１３、図１５（特に５１１）、図１６（特に５１１Ａ）に示すように、複数の論理信号（Ｄ、Ｄｂ；Ｃｋ、Ｃｋｂ；Ｄ−１，Ｄ−１ｂ；Ｄ−２，Ｄ−２ｂ；Ｑ２ｂ、Ｑ４ｂ；Ｑ２ｂ，Ｑ４ｂ，Ｑ６）を入力し、論理演算を行ってその結果を一対の差動信号出力端子（Ｑ、Ｑｂ）から出力する差動論理部（４１０、４１０Ａ）と、差動論理部（４１０、４１０Ａ）に電流を供給する電流源回路１３０であって電流の大きさが制御可能な電流源回路１３０と、差動信号出力端子（Ｑ、Ｑｂ）に接続された負荷回路１５０と、負荷回路１５０に接続され、一対の差動信号出力端子（Ｑ、Ｑｂ）の直流出力電圧が一定の電圧になるように負荷回路１５０の負荷を制御する負荷制御回路１６０と、を備える。従って、電流源回路に流す電流の大小によらず、一対の差動出力端子（Ｑ、Ｑｂ）を構成する非反転信号出力端子Ｑの出力電圧と反転信号出力端子Ｑｂの出力電圧とを平均した電圧である直流出力電圧を一定の電圧に保つことができる。これにより、差動論理回路に必要な動作速度に合わせて、広い範囲で電流源回路に流す電流の大きさを変えることができる。
【００２０】
また、一実施形態による差動論理回路は、図６に一例を示すように、差動論理部４１０が、複数の論理信号（Ｄ、Ｄｂ）をデータ信号として入力し、一対の差動信号出力端子（Ｑ、Ｑｂ）に接続された差動対１１０と、差動信号出力端子（Ｑ、Ｑｂ）の状態を保持する保持部１２０と、第２対の差動論理信号（Ｃｋ、Ｃｋｂ）を差動クロック信号として入力し、差動クロック信号（Ｃｋ、Ｃｋｂ）に基づいて、差動対１１０又は保持部１２０を選択的に電流源回路１３０へ接続するスイッチ回路１４０と、を備え、データラッチとして機能することが好ましい。
【００２１】
また、差動クロック信号として入力する一対の差動論理信号（Ｃｋ、Ｃｋｂ）を第１対の差動論理信号としたときに、差動対１１０には、第２対の差動論理信号（Ｄ、Ｄｂ）がデータ信号として入力することが好ましい。
【００２２】
また、図１５の５１１、図１６の５１１Ａに一例を示すように、差動対の一方が前記複数の論理信号をそれぞれ入力する複数のトランジスタ（図１５の１１、１２、図１６の１４〜１６）により構成されると共に、差動対の他方が比較基準電圧信号を入力するトランジスタ（図１５の１３、図１６の１７）により構成され、複数の論理信号による組み合わせ論理演算を行った結果を差動信号出力端子から出力する組み合わせ論理演算機能付データラッチとして機能することが好ましい。
【００２３】
一例を図６、図７、図１０に示すように、負荷回路１５０は、電源ＶＤＤと一対の差動信号出力端子（Ｑ、Ｑｂ）との間に接続された能動負荷回路（Ｍ８、Ｍ９）を含み、負荷制御回路１６０は、一対の差動信号出力端子（Ｑ、Ｑｂ）の中間電圧Ｎｖｏが第一の差動入力端子Ｎｖｏに入力し、基準電圧信号Ｖｒ１が第二の差動入力端子に入力する差動増幅回路（１７０、１７０Ａ）を備え、差動増幅回路（１７０、１７０Ａ）は、中間電圧Ｎｖｏと基準電圧Ｖｒ１との電位差に基づいて前記能動負荷回路（Ｍ８、Ｍ９）を制御することが好ましい。
【００２４】
また、負荷制御回路１６０は、一対の差動信号出力端子（Ｑ、Ｑｂ）間に直列に接続された抵抗値の等しい第１抵抗Ｒ１と第２抵抗Ｒ２を含み、第１抵抗Ｒ１と第２抵抗Ｒ２との接続点Ｎｖｏの電圧が中間電圧として第一の差動入力端子に入力されていることが好ましい。上記構成によれば、非反転信号出力端子Ｑの出力電圧と反転信号出力端子Ｑｂの出力電圧とを加算して２で割った直流出力電圧が差動増幅回路（１７０、１７０Ａ）に入力されることになる。差動増幅回路（１７０、１７０Ａ）はこの直流出力電圧を一定電圧に保つように負荷回路１５０の負荷を制御することもできる。なお、Ｒ１とＲ２は抵抗値が等しければよく、その抵抗値は負荷回路１５０の負荷に影響を与えないほど大きな抵抗値でもよい。抵抗値の大きさは必要に応じて決めることができる。
【００２５】
また、図７に一例を示すように、差動増幅回路１７０は、電流出力型差動増幅回路であり、電流出力型差動増幅回路１７０の出力端子が能動負荷回路の制御端子Ｎｖｃに接続されると共に、基準電圧Ｖｒ１を第１の基準電圧Ｖｒ１としたときに、第２の基準電圧Ｖｒ２と制御端子Ｎｖｃとの間に接続された第３抵抗Ｒａと、制御端子Ｎｖｃと接地との間に接続された第４抵抗Ｒｂとをさらに備えることが好ましい。すなわち、差動増幅回路１７０は、電位差を電流に変換するいわゆるＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ ａｍｐｌｉｆｉｅｒ）であってもよい。
【００２６】
また、図１０に一例を示すように、差動増幅回路１７０Ａの電圧出力端子が能動負荷回路１５０の制御端子に接続されていることが好ましい。すなわち、差動増幅回路１７０Ａは、入力端子間の電位差に基づいた電圧を電圧出力端子から出力する電圧出力型の一般的な演算増幅回路（オペアンプ）であってもよい。
【００２７】
図１３に一例を示すように、差動論理部４１０Ａが、それぞれ異なる差動信号（Ｄ−１とＤ−１ｂ、Ｄ−２とＤ−２ｂ）を入力する複数の差動対を組み合わせて構成されていることが好ましい。
【００２８】
また、本発明の一実施形態による分周回路は、一例を図１１に示すように、上記差動論理回路である差動ラッチ回路（１００−１、１００−２）が、前段の前記差動信号出力端子（Ｑ１、Ｑ１ｂ）が後段の論理信号（Ｄ２ｂ、Ｄ２）として入力し、後段のいずれかの差動信号出力端子（Ｑ２、Ｑ２ｂ）が初段の論理信号（Ｄ１ｂ、Ｄ１）として入力するように複数縦続接続され、複数縦続接続された差動ラッチ回路に共通に差動クロック信号（Ｃｋ、Ｃｋｂ）が与えられ、差動クロック信号に同期して分周する。
【００２９】
一例を図１１、図１４〜図１６に示すように、負荷制御回路１６０が複数の差動ラッチ回路（１００−１、１００−２；５０１〜５０４；５１１、５０２〜５０４等）で共通に設けられていることが好ましい。
【００３０】
また、本発明の一実施形態による分周回路は、一例を図１１に示すように、第１の差動ラッチ回路１００−１と第２の差動ラッチ回路１００−２とを備え、第１の差動ラッチ回路１００−１と第２の差動ラッチ回路１００−２は、クロック信号（Ｃｋ、Ｃｋｂ）の位相が反転して共通に接続され、第１の差動ラッチ回路１０００−１の一対の差動出力端子が第２の差動ラッチ回路１００−２の一対の差動信号入力端子（Ｄ２、Ｄ２ｂ）に接続され、第２の差動ラッチ回路１００−２の一対の差動出力端子（Ｑ、Ｑｂ）が第１の差動ラッチ回路の一対の差動信号入力端子（Ｄ１、Ｄ１ｂ）に接続され、第１の差動ラッチ回路１００−１と第２の差動ラッチ回路１００−２で負荷制御回路１６０が共通に設けられていることが好ましい。
【００３１】
さらに、本発明の一実施形態による周波数シンセサイザ３００は、一例を図１４に示すように、電圧制御発振器２００と、電圧制御発振器の出力信号を分周する分周器２１０と、分周器２１０で分周した分周クロック信号Ｃｄｉｖとリファレンスクロック信号Ｃｒｅｆとの位相を比較する位相比較器２２０と、を備え、位相比較器２２０で比較した位相差に基づいて、電圧制御発振器２００の電圧Ｖｃｎｔを制御して電圧制御発振器２００を所望の周波数で発振させる周波数シンセサイザ３００において、分周器２１０が上記差動論理回路（１００、１９０、４００）を含み、電圧制御発振器２００の発振周波数を制御する信号として、位相比較器２２０で比較した位相差に基づく電圧信号ＶＬＰを与えるか、電圧制御発振器２００の発振周波数が最大周波数となる定電圧信号Ｖｍａｘを与えるか切り替える制御電圧切り替えスイッチ３２０と、制御電圧切り替えスイッチ３２０を定電圧信号Ｖｍａｘ側に切り替えて、電圧制御発振器２００を最大周波数となる発振周波数で発振させると共に、差動論理回路（１００、１９０、４００）に含まれる電流源回路１３０に流す電流の大きさを変化させながら分周クロック信号Ｃｄｉｖの周波数を評価し、その評価結果に基づいて、制御電圧切り替えスイッチ３２０を位相比較器２２０で比較した位相差に基づく電圧信号ＶＬＰに切り替えたときに電流源回路１３０に流す電流の大きさを決定する動作電流調整部３１０と、をさらに、備える。
【００３２】
実施形態の概要をまとめると以上である。以下、本発明のより具体的な実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３３】
図６は、実施例１による差動論理回路である差動ラッチ回路１００の回路ブロック図である。差動論理回路は、差動論理回路に電源を供給する電流源回路１３０と、所望の差動論理を実現する差動論理部４１０と、負荷回路１５０と、負荷制御回路１６０を備えている。
【００３４】
電流源回路１３０は、ゲートが電流制御端子に接続され、ソースがグランド（接地）に接続されたＮチャンネルＭＯＳトランジスタＭ７を備え、差動論理回路４１０の電源電流（動作電流）を供給する。なお、ドレインから出力する動作電流は、電流制御端子から入力される電流制御信号Ｉｃｏｎｔの電圧によって、制御可能なように構成されている。
【００３５】
差動論理部４１０には、差動ラッチ回路１００の論理を実現する回路が設けられている。差動論理部４１０の内部は、差動対１１０と保持部１２０とスイッチ回路１４０が設けられている。差動対１１０は、一対の差動信号入力端子（Ｄ、Ｄｂ）と、一対の差動出力端子（Ｑ、Ｑｂ）とに接続され、非反転クロック信号Ｃｋがハイレベル、反転クロック信号Ｃｋｂがロウレベルのときに、差動信号入力端子（Ｄ、Ｄｂ）から入力された信号に基づいて、差動出力端子（Ｑ、Ｑｂ）を駆動する。差動対１１０は、ドレインが非反転信号出力端子Ｑに接続され、ゲートが反転信号入力端子Ｄｂに接続されたＮチャンネルＭＯＳトランジスタＭ１と、ソースがＮチャンネルＭＯＳトランジスタＭ１のソースと共通接続され、ドレインが反転信号出力端子Ｑｂに接続され、ゲートが非反転信号入力端子Ｄに接続されたＮチャンネルＭＯＳトランジスタＭ４を備えている。
【００３６】
保持部１２０は、ゲートが反転信号出力端子Ｑｂにドレインが非反転信号出力端子Ｑに接続されたＮチャンネルＭＯＳトランジスタＭ２と、ソースがＮチャンネルＭＯＳトランジスタＭ２のソースと共通接続されゲートが非反転信号出力端子Ｑにドレインが反転信号出力端子Ｑｂに接続されたＮチャンネルＭＯＳトランジスタＭ３を備えている。保持部１２０は、反転クロック信号Ｃｋｂがハイレベル、非反転クロック信号Ｃｋがロウレベルのときに、差動出力端子（Ｑ、Ｑｂ）の論理レベルの保持を行う。
【００３７】
スイッチ回路１４０は、ソースが電流源回路１３０のＮチャンネルＭＯＳトランジスタＭ７のドレインに接続され、ゲートに非反転クロック信号Ｃｋが接続され、ドレインが差動対１１０のＮチャンネルＭＯＳトランジスタＭ１、Ｍ４の共通接続されたソースに接続されたＮチャンネルＭＯＳトランジスタＭ５と、ソースが電流源回路１３０のＮチャンネルＭＯＳトランジスタＭ７のドレインに接続され、ゲートに反転クロック信号Ｃｋｂが接続され、ドレインが保持部１２０のＮチャンネルＭＯＳトランジスタＭ２、Ｍ３の共通接続されたソースに接続されたＮチャンネルＭＯＳトランジスタＭ６と、を備える。
【００３８】
スイッチ回路１４０は、クロック信号Ｃｋがハイレベル、Ｃｋｂがロウレベルのときに、電流源回路１３０から供給される電流を差動対１１０に供給する。また、クロック信号Ｃｋｂがハイレベル、Ｃｋがロウレベルのときは、電流源回路１３０から供給される電流を保持部１２０に供給する。すなわち、スイッチ回路はクロック信号の論理レベルに応じて、電流源回路から供給される電流を差動対１１０又は、保持部１２０のどちらか一方に供給する。
【００３９】
この差動対１１０と保持部１２０とスイッチ回路１４０により、クロック信号Ｃｋがハイレベル、Ｃｋｂがロウレベルのときに、差動信号入力端子Ｄ、Ｄｂから入力したデータを差動信号出力端子Ｑ、Ｑｂから出力し、クロック信号Ｃｋがロウレベル、Ｃｋｂハイレベルのときは、差動信号出力端子Ｑ、Ｑｂの論理レベルを保持する差動ラッチ回路１００の論理を実現している。この差動論理部４１０の構成を変えることにより、様々な差動論理回路が構成できる。
【００４０】
負荷回路１５０は、ソースが電源ＶＤＤにドレインが非反転信号出力端子Ｑに接続されたＰチャンネルＭＯＳトランジスタＭ８と、ソースが電源ＶＤＤにドレインが反転信号出力端子Ｑｂに接続されたＰチャンネルＭＯＳトランジスタＭ９を備えている。
【００４１】
負荷制御回路１６０は、非反転信号出力端子Ｑと反転信号出力端子Ｑｂとの間に直列に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２と、定電圧制御ループ１６１を備えている。第１抵抗Ｒ１と第２抵抗Ｒ２は、抵抗値が互いに等しい抵抗で、第１抵抗Ｒ１と第２抵抗Ｒ２との接続点Ｎｖｏには、非反転信号出力端子Ｑの出力電圧と反転信号出力端子Ｑｂの出力電圧のちょうど中間電圧、すなわち、差動論理回路（差動ラッチ回路）１００の直流出力電圧が得られる。
【００４２】
この接続点Ｎｖｏは、差動論理回路１００の直流出力電圧検出ノードとして、定電圧制御ループ１６１の入力端子に接続される。定電圧制御ループ１６１の出力端子は、負荷回路１５０の電圧制御ノードであるＮｖｃに接続される。定電圧制御ループ１６１は、直流出力電圧検出ノードＮｖｏの電圧に基づいて、電流源回路１３０を流れる電流の大きさに係わらず、差動論理回路（差動ラッチ回路）１００の直流出力電圧が一定の電圧になるように、負荷回路１５０の電圧制御ノードＮｖｃの電圧を制御する。
【００４３】
図７は、定電圧制御ループ１６１の内部の構成を示す回路ブロック図である。差動増幅回路１７０は、電流出力型の差動増幅回路である。電流出力型の差動増幅回路１７０は非反転信号入力端子が直流出力電圧検出ノードＮｖｏに、反転信号入力端子が第１の基準電圧Ｖｒ１に接続され、電流出力端子が電圧制御ノードＮｖｃに接続される。電流出力型の差動増幅回路１７０は、非反転信号入力端子と反転信号入力端子との電位差に比例する電流を電流出力端子から出力する。この電流出力型の差動増幅回路１７０は、いわゆるＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ ａｍｐｌｉｆｉｅｒ）である。また、第２の基準電圧Ｖｒ２と電圧制御ノードＮｖｃとの間に接続された抵抗Ｒａと、電圧制御ノードＮｖｃとグランド電位（接地電位）との間に接続された抵抗Ｒｂとを備えている。
【００４４】
負荷制御回路１６０は、第１の基準電圧Ｖｒ１と第２の基準電圧Ｖｒ２、抵抗Ｒａと抵抗Ｒｂの抵抗値に基づいて、差動ラッチ回路の差動信号出力端子Ｑ、Ｑｂの直流出力電圧（ノードＮｖｏの電圧）が電流源回路１３０に流す電流に係わらず、一定の電圧になるように制御する。すなわち、直流出力電圧検出ノードＮｖｏの電圧Ｖｏが第１の基準電圧Ｖｒ１より上昇した場合には、電流出力型の差動増幅回路１７０は電流出力端子から電流を出力する。これにより電圧制御ノードＮｖｃの電圧Ｖｃを上昇させ、負荷回路１５０の能動負荷Ｍ８、Ｍ９に電流が流れにくくなるように制御して能動負荷の等価抵抗を大きくし、直流出力電圧検出ノードＮｖｏの電圧Ｖｏを下げるように制御する。一方、直流出力電圧検出ノードＮｖｏから入力される電圧Ｖｏが第１の基準電圧Ｖｒ１より下降した場合には、電流出力型の差動増幅回路１７０は電流出力端子から電流を吸い込む。これにより電圧制御ノードＮｖｃから出力する電圧Ｖｃを下降させ、負荷回路１５０の能動負荷Ｍ８、Ｍ９に電流が流れやすくするように制御して能動負荷の等価抵抗を小さくし、直流出力電圧検出ノードＮｖｏの電圧Ｖｏを上げるように制御する。すなわち、負荷制御回路１６０は、差動論理回路（差動ラッチ回路）１００の直流出力電圧を一定電圧に保つ定電圧制御ループとして機能する。
【００４５】
図８は、実施例１における制御電圧Ｖｃと能動負荷（Ｍ８、Ｍ９）の等価抵抗の関係を示す図である。差動ラッチ回路１００の能動負荷としたＰチャンネルＭＯＳトランジスタＭ８とＭ９の等価抵抗と制御電圧Ｖｃとの関係は、以下のとおりである。すなわち、制御電圧Ｖｃが電圧Ｖｃ２以下の場合は、能動負荷Ｍ８とＭ９は、線形領域にあり、制御電圧Ｖｃが大きくなるに伴って、等価抵抗が単調的に増加する特性を持つ。すなわち、Ｍ８とＭ９が線形領域で動作する場合、能動負荷の等価抵抗値の絶対値が小さく、変化が緩やかであり、トランジスタのゲート長とゲート幅によっては、その等価抵抗値を数百Ωから数千Ωまでの範囲で変化させることができる。一方、制御電圧が電圧Ｖｃ２以上のときは、Ｍ８とＭ９は飽和領域で動作することになり、能動負荷としての等価抵抗値は絶対値が数百キロオームと大きくなり、変化率も大きい。本発明はこの等価抵抗の変化特性を利用し、能動負荷のＭ８とＭ９のソースとドレイン間の電圧降下が一定になるように制御することによって、差動ラッチ回路の最大トグル周波数可変範囲を広げることができる。
【００４６】
差動ラッチ回路の直流出力電圧Ｖｏを一定電圧に制御する動作についてもう少し詳しく説明する。初期状態では、差動ラッチ回路１００は電源電圧ＶＤＤが印加され、電流源回路１３０に接続される電流制御信号Ｉｃｏｎｔや、クロック信号（Ｃｋ、Ｃｋｂ）及びデータ信号（Ｄ、Ｄｂ）が印加されていない、トランジスタＭ１〜Ｍ７はいずれかも遮断状態である。その時、トランジスタＭ８とＭ９は暗電流の存在で、ドレイン電圧が電源電圧ＶＤＤと同レベルになる。よって、出力電圧入力端子の電圧Ｖｏは電源ＶＤＤと同電圧になる。その状態で負荷制御回路１６０が動作すると、出力電圧入力端子の電圧Ｖｏは第１の基準電圧Ｖｒ１よりも大きいため、電流出力型差動増幅回路１７０が出力端子からソース電流を流れ出し、制御電圧出力端子は第２の基準電圧Ｖｒ２に近い電圧が出力され、制御電圧Ｖｃとして能動負荷Ｍ８とＭ９のゲートに印加され、スタンバイ状態になる。
【００４７】
次に、差動ラッチ回路１００にクロック信号（Ｃｋ、Ｃｋｂ）とデータ信号（Ｄ、Ｄｂ）が印加され、電流制御端子（Ｍ７のゲート）に一定電圧を印加すると、Ｍ７のドレインに一定の電流が流れようとする。この電流は差動対１１０又は、保持部１２０を介して
能動負荷Ｍ８とＭ９のドレインから供給されるものである。よって、差動ラッチ回路１００の出力端子（Ｑ、Ｑｂ）の直流電圧レベルが急に下がり、出力電圧入力端子の電圧Ｖｏも急激に下がって、負荷制御回路１６０の第１の基準電圧Ｖｒ１よりも小さくなる。
【００４８】
そこで、電流出力型差動増幅回路１７０の非反転信号入力端子電圧Ｖｏが反転信号入力端子電圧Ｖｒ１よりも小さいため、出力電流がシンク電流になり、制御電圧出力端子の電圧Ｖｃが下がる。よって、トランジスタＭ８とＭ９で構成された能動負荷の等価抵抗が小さくなり、ソースからドレインへ流れる電流が大きくなる。よって、差動ラッチ回路１００の直流出力電圧レベルが大きくなり、電圧Ｖｏも大きくなる。
【００４９】
出力電圧入力端子の電圧Ｖｏが第１の基準電圧Ｖｒ１と同じになると、電流出力型差動増幅回路１７０の出力電流が流れなくなり、制御電圧Ｖｃは参考電圧２から抵抗ＲａとＲｂで分圧した電圧値と同等になり、定電圧制御ループの制御目標値と一致し、制御ループが収束する。ここで、例えば何らかの原因でＶｏが第１の基準電圧Ｖｒ１よりも大きくなると、電流出力型差動増幅回路１７０の動作により、制御電圧Ｖｃが大きくなり、能動負荷の等価抵抗が大きくなって、Ｍ８とＭ９のソースドレイン間電圧降下が大きくなり、Ｖｏの電圧が小さくなる。逆に、例えば何らかの原因でＶｏが参考電圧１よりも小さくなると、電流出力型差動増幅回路１７０の動作により、制御電圧Ｖｃが小さくなり、能動負荷の等価抵抗が小さくなって、Ｍ８とＭ９のソースドレイン間電圧降下が小さくなり、Ｖｏの電圧が大きくなる。即ち、負荷制御回路１６０の定電圧制御ループ動作により、Ｖｏの電圧が第１の基準電圧Ｖｒ１と等しい一定の電圧に保たれるように制御される。
【００５０】
また、Ｖｏが一定電圧に制御され、電流源回路１３０に一定の電流が流れると、差動ラッチ回路１００は印加されるデータ信号（Ｄ、Ｄｂ）とクロック信号（Ｃｋ、Ｃｋｂ）によって、セットアップ動作及びラッチ動作をする。この動作について、図９の差動ラッチ回路の動作タイミング図を用いて説明する。なお、図９では、非反転クロック信号Ｃｋ、非反転データ入力端子Ｄ、非反転データ出力端子Ｑのみについて示すが、反転クロック信号Ｃｋｂ、反転データ入力端子Ｄｂ、反転データ出力端子Ｑｂは、それぞれ非反転信号とは、逆の論理レベルの信号が入出力しているものとする。例えば、非反転信号がハイレベルならば、反転信号はロウレベル、非反転信号がロウレベルならば、反転信号はハイレベルであるとする。
【００５１】
差動ラッチ回路１００は、クロック信号Ｃｋがハイレベルのときは、データ入力端子Ｄから入力した信号をそのままスルーでデータ出力端子Ｑから出力する。一方、クロック信号Ｃｋがロウレベルになると、クロック信号Ｃｋがロウレベルになる直前のデータ出力端子Ｑの論理レベルを維持する。クロック信号Ｃｋがロウレベルである期間にデータ入力端子Ｄの論理レベルが変化した場合は、クロック信号Ｃｋが次にロウレベルからハイレベルに立ち上がった後、セットアップ時間だけ遅れてデータ入力端子Ｄの論理レベルがデータ出力端子Ｑから出力される。
【００５２】
また、差動ラッチ回路１００を分周回路に用いる場合など、データ入力端子から入力されるデータＤがクロック信号Ｃｋの立ち下がりのエッジにより変化する場合は、クロック信号Ｃｋが立ち下がってから（図９のタイミングｔ０４）入力データＤが変化するまで（タイミングｔ０５）の時間が問題となる。図４、図５に示す従来の差動ラッチ回路９００では、セットアップ時間、ラッチ遅延時間とも、データ出力端子Ｑ、Ｑｂやデータ入力短端子の立下り速度（傾き）は、電流源に流す電流量を制御することで可能であったが、データ出力端子やデータ入力端子の立ち上がり速度（傾き）は、負荷抵抗Ｒ１１、Ｒ１２の値で制約を受け、自由に変えることができなかった。それに対して、図６に示す実施例１の差動ラッチ回路１００では、電流源回路１３０に流す電流を増加させて差動ラッチ回路の動作電流を増加させると、それにつれて、負荷回路１５０の等価抵抗も小さな値になる。従って、電流源１３０に流す電流を増加させて、差動ラッチ回路の動作電流を増やせば、図９に示すデータ出力端子Ｑの立下りばかりでなく、立ち上がりの傾きについても同時に急峻にすることができ、セットアップ時間を短縮することができる。
【００５３】
なお、差動ラッチ回路１００の非反転データ出力端子Ｑと反転データ出力端子Ｑｂの信号は差動信号であるため、第１抵抗Ｒ１と第２抵抗Ｒ２の接続端の電圧は交流成分が互いにキャンセルし、直流成分のみが出力電圧入力端子に電圧Ｖｏとして入力される。よって、差動ラッチ回路がセットアップ動作（差動対が動作するタイミング）及びラッチ動作（保持回路が動作するタイミング）のどちらの状態でも、負荷制御回路１６０の定電圧制御ループは上記のとおり動作し、直流出力電圧Ｖｏが第１の基準電圧Ｖｒ１と同じになるように制御される。
【実施例２】
【００５４】
実施例１で説明した図７の負荷制御回路（定電圧制御ループ）の内部回路構成は最も好ましい構成例であるが、電流出力型差動増幅回路１７０を用いた図７の構成に限られず、負荷制御回路は、もっと一般的な電圧出力型差動増幅回路を用いたものであってもよい。図１０は、実施例２における負荷制御回路１６０Ａの回路ブロック図である。図１０には、実施例２における負荷制御回路１６０Ａの他、負荷回路１５０も記載している。図１０において、電圧出力型差動増幅回路１７０Ａは、非反転信号入力端子に印加された信号と反転信号入力端子に印加された信号の電位差を無限大に増幅して電圧出力端子から出力する電圧出力型の演算増幅回路である。差動増幅回路１７０Ａの非反転入力端子は、負荷制御回路１６０Ａの出力電圧入力端子に接続され負荷回路の出力電圧Ｖｏを入力する。反転入力端子は、基準電圧Ｖｒ１に接続され、出力端子は、負荷制御回路１６０Ａの制御電圧出力端子に接続され、制御電圧Ｖｃを出力する。この負荷制御回路を使用した差動ラッチ回路では、制御電圧出力端子から出力される能動負荷Ｍ８とＭ９のゲート制御電圧Ｖｃは、０Ｖ〜電源電圧までの広範囲で変化させることが可能になり、能動負荷Ｍ８とＭ９が飽和動作領域でも動作することができる。図８に示した能動負荷等価抵抗の制御電圧依存性から、能動負荷Ｍ８とＭ９が飽和動作領域になっても、制御電圧が大きくなるに伴って、等価抵抗が単調増加する。従って、定電圧制御ループとしての動作及び差動ラッチ回路に組み込まれたときのラッチ回路動作は実施例１の動作と同様である。
【００５５】
実施例２の負荷制御回路１６０では、差動増幅回路を実施例１の電流出力型差動増幅回路より回路構成が簡単な電圧出力型差動増幅回路（演算増幅回路、オペアンプ）で構成することができるため、回路はよりシンプルで、小型化することができる。また、集積回路の場合、チップサイズを小さくすることができるため、コストを低減することに繋がる。
【実施例３】
【００５６】
図１１は、実施例３による１／２分周回路の回路ブロック図である。図１１の１／２分周回路１９０は、実施例１による差動ラッチ回路１００−１と１００−２を２つ組み合わせて構成されている。ただし、負荷制御回路１６０は、１００−１と１００−２の２つの差動ラッチ回路で共通に設けられている。差動ラッチ回路１００−１の能動負荷Ｍ８とＭ９のゲートは、差動ラッチ回路１００−２の能動負荷Ｍ１８とＭ１９のゲートと共通に、負荷制御回路１６０の制御電圧出力端子に接続され、制御電圧Ｖｃが供給される。また、負荷制御回路１６０の抵抗Ｒ１とＲ２は、差動ラッチ回路１００−２の出力端子Ｑ、Ｑｂに接続されている。
【００５７】
差動クロック信号入力端子Ｃｋ、Ｃｋｂから入力される非反転クロック信号Ｃｋと反転クロック信号Ｃｋｂは、差動ラッチ回路１００−１と１００−２のスイッチ回路（Ｍ５とＭ６、及びＭ１５とＭ１６）に共通に接続されるが、差動ラッチ回路１００−１と１００−２では、逆相のクロック信号が接続されている。従って、差動ラッチ回路１００−１ｓ１００−２のうち、一方の差動対が電流源回路に接続されるときは、他方の保持回路が電流源回路に接続され、一方の保持回路が電流源回路に接続されるときは他方の差動対が電流源回路に接続される。
【００５８】
また、差動ラッチ回路１００−１の非反転データ出力ノードＱ１と反転データ出力ノードＱ１ｂが、それぞれ、差動ラッチ回路１００−２の反転データ入力ノードＤ２ｂと非反転データ入力ノードＤ２に接続され、差動ラッチ回路１００−２の非反転データ出力ノードＱ２と反転データ出力ノードＱ２ｂが、それぞれ、差動ラッチ回路１００−１の非反転データ入力ノードＤ１と反転データ入力ノードＤ１ｂに接続されている。さらに、差動ラッチ回路１００−２の非反転データ出力ノードＱ２と反転データ出力ノードＱ２ｂが、それぞれ非反転データ出力端子Ｑと反転データ出力端子Ｑｂに接続されている。この構成により、差動クロック信号入力端子Ｃｋ、Ｃｋｂから入力されるクロック信号を１／２分周して非反転データ出力端子Ｑと反転データ出力端子Ｑｂから出力する差動の１／２分周回路として機能する。
【００５９】
この差動ラッチ回路１００−１と１００−２は、マスタースレーブ型Ｔフリップフロップ回路として動作し、クロックＣｋが立ち上がると、マスターの差動ラッチ回路１００−１がセットアップ動作をすると同時に、スレーブ側の差動ラッチ回路１００−２がラッチ動作（保持動作）をする。逆に、クロックＣｋが立ち下がると、マスター側の差動ラッチ１００−１がラッチ動作すると同時に、スレーブ側の差動ラッチ回路１００−２がセットアップ動作をする。
【００６０】
図１２に、実施例３における１／２分周回路の動作タイミング図を示す。初期状態タイミングｔ１０では、クロックＣｋがロウレベル、クロックＣｋｂがハイレベルで、Ｑ２、Ｑ１ｂが共にロウレベル（Ｑ２ｂ、Ｑ１が共にハイレベル）だとする。タイミングｔ１１で、クロックＣｋが立ち上がると、マスター側の非反転データ入力Ｄ１がロウレベルであるのでマスター側差動ラッチ回路１００−１のセットアップ動作により、マスター側の反転データ出力ノードＱ１ｂ即ちスレーブ側の非反転データ入力ノードＤ２が立ち上がる。続いて、タイミングｔ１２でクロックＣｋが立ち下がると、マスター側差動ラッチ回路１００−１は状態を保持する一方、スレーブ側の差動ラッチ回路１００−２がセットアップ動作をし、非反転出力ノードＱ２は立ち上がる。また、出力ノードＱ２は入力ノードＤ１に接続されているため、入力ノードＤ１もハイレベルとなる。次にタイミングｔ１３でＣｋが立ち上がると、マスター側差動ラッチ回路１００−１がセットアップ動作を行い、出力ノードＱ１ｂがロウレベルにセットされる。さらに、タイミングｔ１４でクロックＣｋｂが立ち上がると非反転出力ノードＱ２は立ち下がる。このようにして、分周器の出力は、入力クロックＣｋが１周期分でハイレベルに固定され、もう１周期分ではロウレベルに固定され、繰返して動作する。つまり、Ｃｋが２周期の信号を入力されると、出力端には１周期の信号が出力される。このように、１／２分周回路して動作する。
【００６１】
この１／２分周回路を最高速で動作させるためには、クロック信号Ｃｋ、Ｃｋｂが立ち上がってから、各出力ノード（Ｑ１、Ｑ１ｂ、Ｑ２、Ｑ２ｂ）の立ち上がり、立下りの動作が完了するまでの遅延時間（セットアップ時間）が問題となる。各出力ノードの立下り遅延時間は、電流源回路１３０に流す電流の大きさに依存する。電流源回路１３０に流す電流の大きさを大きくすれば、各出力ノードの立下り遅延時間を短くすることができる。
一方、各出力ノードの立ち上がり遅延時間は、負荷回路１５０の等価抵抗の大きさに依存する。この実施例３によれば、電流源回路１３０に流す電流を大きくして各出力ノードの立下り時間を短くすると、それにつれて、負荷抵抗の大きさも小さくなり、各出力ノードの立ち上がり時間も短くなる。すなわち、電流源回路１３０に流す電流を増加させれば、各出力ノードの立下り時間が短くなるばかりでなく、立ち上がり時間も短くすることができる。よって、電流源回路１３０に流す電流を増加させれば、１／２分周回路を最高速で動作させることができる。一方、１／２分周回路にそれほどの高速動作が必要ない場合は、電流源回路に流す電流を小さくして消費電力を節約することができる。なお、電流源回路に流す電流を変えても、負荷制御回路１６０により、直流出力電圧を一定に保つことができるので、１／２分周回路の後段に設ける回路の論理スレッシュホールドレベルが影響を受けることはない。
【００６２】
なお、図１１では、差動ラッチ回路１００−２の出力ノード（Ｑ２、Ｑ２ｂ）をデータ出力端子（Ｑ、Ｑｂ）に接続しているので、クロック信号Ｃｋの立ち下がりでデータ出力端子が変化しているが、差動ラッチ回路１００−１の出力ノード（Ｑ１、Ｑ１ｂ）をデータ出力端子（Ｑ、Ｑｂ）に接続すれば、クロック信号Ｃｋの立ち上がりでデータ出力端子が変化する１／２分周回路が構成できる。
【実施例４】
【００６３】
図１３は、実施例４による差動論理回路４００の回路ブロック図である。本発明による差動論理回路は、差動ラッチ回路及び差動ラッチ回路を利用した１／２分周回路だけでなく、差動論理回路一般に適用することができる。図１３は、差動入力、差動出力の２入力ＮＡＮＤ回路である。差動論理回路４００は、実施例１の差動論理部４１０が差動論理部４１０Ａに置き換わっていることを除いて他の回路構成は実施例１の差動ラッチ回路１００とほぼ同一である。従って、差動論理部４１０Ａの構成と動作について説明する。差動論理部４１０Ａは、ＮチャンネルＭＯＳトランジスタＭ２１〜Ｍ２４の４つのトランジスタを備えている。また、差動論理部４１０Ａには、非反転データ入力端子（Ｄ−１、Ｄ−２）と、反転データ入力端子（Ｄ−１ｂ、Ｄ−２ｂ）が接続され、上記ＮチャンネルＭＯＳトランジスタＭ２１〜Ｍ２４のオンオフを制御する。非反転データ出力端子Ｑは、非反転データ入力端子（Ｄ１、Ｄ２）が共にハイレベルであるときのみロウレベルを出力し、それ以外のときは、ハイレベルを出力する。一方、反転データ出力端子Ｑｂは、反転データ信号Ｄ１ｂ、Ｄ２ｂが共にロウレベルのとき、すなわち、非反転データ入力端子（Ｄ１、Ｄ２）が共にハイレベルであるときのみハイレベルを出力し、それ以外のときは、ロウレベルを出力する。すなわち、差動論理回路４００は、非反転データ入力端子（Ｄ１、Ｄ２）から入力される信号の論理ＮＡＮＤを取ってその非反転出力信号を非反転データ出力端子Ｑから出力し、反転出力信号を反転データ出力端子Ｑｂから出力する差動ＮＡＮＤ回路として機能する。図１３の差動論理回路は、実施例１〜実施例３と同様に、差動であるので、高速に論理演算を行いその結果を出力することができる。特に、広い範囲で電源源回路の電流の大きさを変えることが可能であるので、回路に要求させる動作速度に合わせて電流源回路の電流を制御することで、高速化、低消費電力化を実現することができる。
【００６４】
なお、図１３の差動論理回路４００は、２入力ＮＡＮＤ回路であるが、図１３の回路は、入出力端子の接続を変えるだけで簡単に２入力ＡＮＤ回路、２入力ＮＯＲ回路、２入力ＯＲ回路に変更することができる。
【００６５】
すなわち、ＮＡＮＤ回路とＡＮＤ回路は、出力が反転しているだけであるので、図１３の２入力ＮＡＮＤ回路の反転データ出力端子Ｑｂを非反転データ出力端子Ｑとして、非反転データ出力端子Ｑを反転データ出力端子Ｑｂとすることにより、２入力ＡＮＤ回路になる。
【００６６】
また、反転データ入力端子（Ｄ１ｂ、Ｄ２ｂ）を非反転データ入力端子（Ｄ１、Ｄ２）と入れ替えて接続すれば、図１３の２入力ＮＡＮＤ回路は、２入力ＮＯＲ回路となる。
【００６７】
さらに、データ入力端子とデータ出力端子を共に入れかえれば、図１３の２入力ＮＡＮＤ回路は、２入力ＯＲ回路となる。また、３入力以上の論理回路についても容易に差動論理回路を構成することができる。
【００６８】
上記差動論理部（４１０、４１０Ａ）は、実施例１で説明したように、クロックに同期して動作する順序回路も、実施例３で説明したような組み合わせ回路も構成することができるので、差動論理部（４１０、４１０Ａ）の構成を変えるだけで、電流源回路１３０、負荷回路１５０、負荷制御回路１６０の基本的な構成を変えずに、複数の差動論理回路を組み合わせることにより、ほとんどの論理回路を実現することができる。
【００６９】
また、上記実施例１乃至４で説明した差動ラッチ回路やその他の差動論理回路を組み合わせることにより、任意の分周比の分周器を構成することができる。その際、負荷制御回路１６０は、定電圧制御ループは一つで統一的に能動負荷のゲート電圧を制御しても良いし、いくつかのグループに分けて、それぞれのグループに一つずつの定電圧制御ループ回路を設置しても良い。分周器で分周する周波数に合わせて、最適な動作電流を設定することができる。
【実施例５】
【００７０】
図１４は、実施例５による１／４分周回路５００の回路ブロック図である。図１４の１／４分周回路は、実施例１の差動ラッチ回路５０１〜５０４を前段の差動出力端子（例えば、５０１のＱ１、Ｑ１ｂ等）が次段（５０２）の差動信号入力端子に接続し、最終段（５０４）の差動信号出力端子（Ｑ４、Ｑ４ｂ）が初段の差動信号入力端子に接続するように、縦続接続している。また、各差動ラッチ回路５０１〜５０４のクロック信号Ｃｋ、Ｃｋｂは前段の差動ラッチ回路に供給されるクロック信号とは位相が反転するように各段に共通に接続されている。また、４つの差動ラッチ回路５０１〜５０４に共通に負荷制御回路１６０が設けられ、負荷制御回路１６０は、１／４分周回路１９０の差動信号出力端子（Ｑ、Ｑｂ）に接続されている。また、電流制御端子Ｉｃｏｎｔも各差動ラッチ回路５０１〜５０４に共通に接続され、各差動ラッチ回路５０１〜５０４に流れる電流が等しくなるように制御されている。
【００７１】
上記構成により、図１４の１／４分周回路５００は、クロック信号Ｃｋ、Ｃｋｂの立ち上がりと立ち下がりに同期して前段の差動ラッチ回路から出力される信号を取り込み、さらに後段の差動ラッチ回路に伝える動作を繰り返す。この動作により、全体として、クロック信号Ｃｋ、Ｃｋｂから入力されたクロック信号を４倍の周期のクロック信号に分周して差動出力端子（Ｑ、Ｑｂ）から出力する１／４分周回路として機能する。
【実施例６】
【００７２】
図１５は、実施例６の１／３分周回路５１０の回路ブロック図である。実施例６の１／３分周回路５１０は、図１４における１／４分周回路の差動ラッチ回路５０１が組み合わせ論理演算機能付差動ラッチ回路５１１に置き換わっている。その他の構成は、実施例５の１／４分周回路５００の構成と同じである。差動ラッチ回路５１１の差動対の一方は、ソースとドレインが共通に接続されたＮＭＯＳトランジスタ１１と１２の２つのトランジスタにより構成されている。ＮＭＯＳトランジスタ１１のゲートには、差動ラッチ回路５０２の反転出力信号Ｑ２ｂが、ＮＭＯＳトランジスタ１２のゲートには、差動ラッチ回路５０４の反転出力信号Ｑ４ｂが接続されている。また、差動ラッチ回路５１１の差動対の他方は、ＮＭＯＳトランジスタ１３により構成され、ＮＭＯＳトランジスタ１３のゲートには、比較基準電圧Ｖｒ３が接続されている。比較基準電圧Ｖｒ３には、差動ラッチ回路５０２〜５０４、５１１の差動信号出力端子から出力されるハイレベル出力電圧、ロウレレベル出力電圧の中間電圧が印加される。
【００７３】
この差動ラッチ回路５１１は、クロック信号Ｃｋがハイレベルのとき、ＮＭＯＳトランジスタ１１、１２のいずれかのゲートにハイレベルが印加されると、非反転信号出力端子Ｑ１からロウレベル、反転出力端子Ｑ１ｂからハイレベルを出力し、ＮＭＯＳトランジスタ１１、１２のいずれのゲートにもロウレベルが印加されると、非反転信号出力端子Ｑ１からハイレベル、反転出力端子Ｑ１ｂからロウレベルを出力するＮＯＲ回路として機能する。また、この差動ラッチ回路５１１は、他の差動ラッチ回路５０２〜５０４と同様に保持部を備えているので、クロック信号Ｃｋが立ち下がると、クロック信号Ｃｋが立ち下がる直前の出力端子の論理レベルを保持部に保持するというラッチ回路としての機能も備えている。すなわち、差動ラッチ回路５１１は、ＮＯＲ回路機能付差動ラッチ回路として機能する。
【００７４】
このＮＯＲ回路機能付差動ラッチ回路５１１の出力は、差動ラッチ回路５０２と差動ラッチ回路５０４の出力論理の組み合わせにより状態が決まり、図１５の回路全体では、１／３分周回路として機能する。
【実施例７】
【００７５】
図６は、実施例７の１／７分周回路５２０の回路ブロック図である。実施例７の１／７分周回路は、実施例３の１／２分周回路１９０と１／２分周回路１９０の状態により分周比が制御される可変分周回路５１０Ａにより構成される。可変分周回路５１０Ａの差動出力信号が１／２分周回路１９０の差動クロック信号として供給されている。また、１／２分周回路１９０の非反転出力信号Ｑが可変分周回路５１０Ａの制御信号として接続されている。
【００７６】
可変分周回路５１０Ａは、論理演算機能付差動ラッチ回路５１１Ａの組み合わせ論理が実施例６の差動ラッチ回路５１１と異なっていることを除いて、実施例６の分周回路５１０と構成、動作はほぼ同一である。論理演算機能付差動ラッチ回路５１１Ａの差動対の一方は、ＮＭＯＳトランジスタ１４〜１６の３つのトランジスタにより構成されている。ＮＭＯＳトランジスタ１４と１５はそれぞれソースドレインが直列に接続され、直列に接続されたＮＭＯＳトランジスタ１４、１５と並列に、ＮＭＯＳトランジスタ１６のソースドレインが接続されている。なお、差動対の他方は、ゲートが比較基準電圧Ｖｒ３に接続されたＮＭＯＳトランジスタ１７により構成される。
【００７７】
上記構成により、差動ラッチ回路５１１Ａは、クロック信号Ｃｋがハイレベルのときに、ＮＭＯＳトランジスタ１４と１５のゲートが共にハイレベルとなるか、ＮＭＯＳトランジスタ１６のゲートがハイレベルとなる場合は、非反転信号出力端子よりロウレベル、反転信号出力端子よりハイレベルを出力し、ＮＭＯＳトランジスタ１４〜１６の論理が上記以外のときに、非反転信号出力端子よりハイレベル、反転信号出力端子よりロウレベルを出力する。
【００７８】
１／７分周回路５２０では、ＮＭＯＳトランジスタ１４のゲートは、全体の非反転出力信号Ｑ、ＮＭＯＳトランジスタ１６のゲートは可変分周回路５１０Ａの反転出力信号Ｑ４ｂに、ＮＭＯＳトランジスタ１５のゲートはＱ２ｂに接続されているので、可変分周回路５１０Ａは、全体の非反転出力端子Ｑの論理レベルによって、１／３分周と１／４分周を交互に繰り返し、これを１／２分周回路１９０によって１／２分周するので、全体で１／７分周回路が得られる。
【００７９】
以上、実施例３乃至実施例７で説明したように、差動ラッチ回路と差動論理回路とを組み合わせることにより、任意の分周比の分周回路を実現することができる。なお、差動論理回路には、図１５、図１６で説明したような組み合わせ論理回路とラッチ回路とを組み合わせた差動論理回路（５１１、５１１Ａ）を用いてもよいし、実施例１、２で説明した差動ラッチ回路と、実施例４による差動論理回路を用いてもよい。いずれの場合も、分周回路を構成する差動ラッチ回路、差動論理回路の電流源回路に流れる電流を制御可能な電流源回路と、差動信号出力端子の直流出力電圧が一定の電圧になるように制御する負荷制御回路とを備えているので、要求される動作速度に応じて、広い範囲で動作電流が変えられる任意の分周比の分周回路が得られる。
【実施例８】
【００８０】
上記実施例１乃至７で説明した差動論理回路（差動ラッチ回路、１／２分周回路を含む）を用いれば、従来になかったような広いレンジで電流源回路に流す電流を変えることが可能になる。ただし、電流源回路に流す電流を最適な電流値に設定するためには、電流値の調整が必要となる。実施例８は、この差動論理回路を周波数シンセサイザに用いた場合に、電流源回路に流す電流値を調整する機能を有する周波数シンサセイザと、周波数シンサセイザにおける動作電流調整方法の実施例である。
【００８１】
図１４は、実施例８による周波数シンセサイザ３００のブロック図である。図１に示す従来の周波数シンセサイザと構成、動作が同一である部分については、重複した説明を省略する。分周器２１０は、全部又は一部に実施例１乃至７の差動論理回路を用いている。また、実施例８では、分周器自体の基本的な機能、内部のブロック構成は、図３に示す従来の分周器の構成をそのまま用いることもできる。動作電流調整部３１０は、分周器２１０に用いられる差動論理回路の動作電流を好適な動作電流に調整する。また、制御電圧切り替えスイッチは、電圧制御発振器２００の発振周波数を制御する電圧Ｖｃｎｔにループフィルタの出力電圧ＶＬＰを与えるか、電圧制御発振器２００を発振周波数の上限で発振させる固定電圧Ｖｍａｘを与えるか切り替えるスイッチである。動作電流調整部３１０には、位相比較器２２０の基準周波数ともなるリファレンスクロックＣｒｅｆと電圧制御発振器２００の発振クロックを分周器２１０で分周したクロック信号Ｃｄｉｖが供給される。また、動作電流調整部３１０から制御電圧切り替えスイッチ３２０へスイッチの切り替え信号が接続されている。さらに、動作電流調整部３１０から分周器２１０の差動論理回路へ電流源回路の動作電流制御信号Ｉｃｏｎｔが接続されている。動作電流調整部３１０の内部は、カウンタ回路と、制御電圧切り替えスイッチ３２０と動作電流制御信号を出力する制御ロジックが設けられている。
【００８２】
次に、周波数シンセサイザ３００の動作電流調整動作について、図１５の動作電流設定方法の動作フロー図を用いて説明する。分周器２１０の動作電流の調整は、電源がオンしたときか、電圧制御発振器の最大周波数が変更になったとき等、周波数シンセサイザが動作していないときに行う（ステップＳ１）。以下に説明するように、動作電流調整動作中は、リファレンスクロックに同期した発振信号を出力することができないからである。
【００８３】
動作電流調整動作において、まず、動作電流調整部３１０を初期化し、動作電流調整部３１０に含まれる制御ロジックとカウンタをリセットする（ステッブＳ２）。すると、動作電流調整部３１０は、制御電圧切り替えスイッチ３２０をループフィルタループフィルタ出力ＶＬＰから定電圧側Ｖｍａｘに切り替える（ステップＳ３）。すると、制御電圧切り替えスイッチ３２０は、電圧制御発振器２００の発振周波数制御信号として、電圧制御発振器２００の発振周波数が最大となる定電圧Ｖｍａｘを制御電圧Ｖｃｎｔとして印加する（ステップＳ４）。次に、動作電流調整部３１０は、分周器２１０の動作電流を最大値に設定する。すると、電圧制御発振器２００は、最大発振周波数で発振し、分周器２１０は、その発振クロックを最高速で分周することになる（ステップＳ５）。次に、分周器２１０の分周したクロック信号ＣｄｉｖをリファレンスクロックＣｒｅｆを基準にカウンタでカウントし（ステップＳ６）、そのカウント値を動作電流調整部３１０に含まれるレジスタ１に記録する（ステップＳ７）。レジスタ１には、分周器２１０のクロック信号ＣｄｉｖのリファレンスクロックＣｒｅｆに対する比率がカウント値として記録される。このときは、分周器２１０の動作電流は最大に設定しているので、分周器２１０は誤りなく電圧制御発振器の発振するクロックを分周することができるので、レジスタ１に格納されるカウント値は正しい値である。
【００８４】
次に、動作電流調整部３１０は、分周器２１０の動作電流を１ステップ減少させる（ステップＳ８）。次に分周器２１０の分周したクロック信号ＣｄｉｖをリファレンスクロックＣｒｅｆを基準にカウンタでカウントする（ステップＳ９）、このカウント値と、ステップＳ７でセットレジスタ１に記憶してあるカウンタ値と比較し、分周器２１０が正常にクロックを分周できているか否かを判定する（ステップＳ１０）。分周器２１０が正常にクロックを分周できている場合は、ステップＳ８へ戻り、さらに分周器２１０の動作電流を減少させる。分周器２１０の動作電流を減少させるにつれて、分周器２１０の分周できる周波数の上限は低下するので、何回かこのループを繰り返すうちに、レジスタ１のカウント値と、カウンタのカウント値が不一致になる。そこで、分周器２１０を最大周波数で分周するために必要な分周器に流す動作電流がわかるので、マージンをとった上、調整が終わった後に、分周器２１０に流す動作電流を決定し、分周器２１０の動作電流を固定する（ステップＳ１１）。
【００８５】
さらに、動作電流調整部は、制御電圧切り替えスイッチを定電圧Ｖｍａｘからループフィルタ２３０の出力電圧ＶＬＰに切り替え動作電流の調整処理を完了させる（ステップＳ１２）。
【００８６】
なお、特許文献１には、ＰＬＬの動作状態等によって、あらかじめ決められた電流の設定値に従って、分周回路の動作電流を変えることが記載されているが、特許文献１は、電流の設定値を調整するものではない。
【００８７】
また、実施例５は、実施例１乃至実施例４の差動論理回路に限られず、動作電流を変えることのできる分周器を備えた周波数シンセサイザに適用できることは言うまでもない。
【００８８】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８９】
１００、１００−１、１００−２、５０１〜５０４、９００、９００−１、９００−２：差動ラッチ回路（差動論理回路）
１１０：差動対
１２０：保持部
１３０：電流源回路
１４０：スイッチ回路
１５０：負荷回路
１６０、１６０Ａ：負荷制御回路
１６１：定電圧制御ループ
１７０：（電流出力型）差動増幅回路
１７０Ａ：電圧出力型差動増幅回路（［電圧出力型］演算増幅回路、オペアンプ）
１９０、９９０：（１／２）分周回路
２００：電圧制御発振器（ＶＣＯ）
２１０、９１０、９１１：分周器
２２０：位相比較器及びチャージポンプ回路
２３０：ループフィルタ
３００：分周回路動作電流調整部
３１０：制御電圧切り替えスイッチ
４００：差動論理回路
４１０、４１０Ａ：差動論理部
５００：１／４分周回路
５１０：１／３分周回路
５１０Ａ：可変分周回路
５１１、５１１Ａ：組み合わせ論理演算機能付差動ラッチ回路（差動論理回路）
５２０：１／７分周回路
９１２：固定分周器
９１３：プリスケーラ
９１４：プログラムカウンター
９１５：制御入力端子
９２１：第１の位相比較器
９２２：チャージポンプ
９２３：第２の位相比較器
９２４：電流制御回路
９３０：電流源
Ｍ１〜Ｍ７、Ｍ１１〜Ｍ１７、Ｍ２１〜Ｍ２４：ＮチャンネルＭＯＳトランジスタ
Ｍ８、Ｍ９、Ｍ１８、Ｍ１９：ＰチャンネルＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ１１〜Ｒ１４、Ｒａ、Ｒｂ：抵抗
Ｃｋ：非反転クロック入力端子
Ｃｋｂ：反転クロック入力端子
Ｄ、Ｄ−１、Ｄ−２：非反転データ入力端子
Ｄｂ、Ｄ−１ｂ、Ｄ−２ｂ：反転データ入力端子
Ｄ１、Ｄ２：非反転データ入力ノード
Ｄ１ｂ、Ｄ２ｂ：反転データデータ入力ノード
ＧＮＤ：グランド（接地）
Ｑ：非反転データ出力端子
Ｑｂ：反転データ出力端子
ＶＤＤ：電源
Ｖｏ：出力電圧入力端子から入力する電圧（差動出力端子の直流出力電圧）
Ｖｃ：制御電圧出力端子から出力する電圧（負荷回路の制御電圧）
Ｃｄｉｖ：分周クロック信号
Ｃｒｅｆ：リファレンスクロック信号
Ｑ１、Ｑ２：非反転出力ノード
Ｑ１ｂ、Ｑ２ｂ：反転出力ノード
Ｉｃｏｎｔ：電流制御信号
Ｎｖｃ：負荷回路の電圧制御ノード
Ｎｖｏ：直流出力電圧検出ノード
Ｖｒ１：第１の基準電圧
Ｖｒ２：第２の基準電圧
Ｖｒ３：比較基準電圧信号
ＶＬＰ：位相比較器で比較した位相差に基づく電圧信号
Ｖｍａｘ：電圧制御発振器の発振周波数が最大値となる定電圧信号
Ｖｃｏｎｔ：電圧制御発振器の制御電圧
【技術分野】
【０００１】
本発明は、差動論理回路、分周回路、及び周波数シンセサイザに関する。特に、動作電流が制御可能である差動ラッチ回路、その差動ラッチ回路を用いた分周回路及び周波数シンセサイザに関する。
【背景技術】
【０００２】
通信機、移動通信端末及びそれに用いられる高周波集積回路には高周波通信キャリアを発生するため、周波数シンセサイザが広く用いられている。図１は、一般的な周波数シンセサイザの構成を示すブロック図である。図１に示す周波数シンセサイザは、電圧制御発振器（ＶＣＯ）２００、分周器９１０、位相比較器及びチャージポンプ２２０、ループフィルタ２３０を含むＰＬＬ周波数シンセサイザである。電圧制御発振器（ＶＣＯ）２００は、ループフィルタ２３０が出力する制御電圧によって発振周波数が制御され、高周波のクロック信号ｆｖｃｏを出力する。クロック信号ｆｖｃｏは高周波通信キャリアとして用いることができる。分周器９１０は、高周波のクロック信号ｆｖｃｏを分周する。位相比較器及びチャージポンプ２２０は、分周器９１０で分周したクロック信号を基準となるリファレンスクロックと周波数、位相を比較する位相比較器と、位相比較器の比較結果に基づいて、電荷を充放電するチャージポンプ回路とから構成される。ループフィルタ２３０は、チャージポンプによって充放電された電荷を平滑化して電圧制御発振器（ＶＣＯ）の発振周波数を制御する制御電圧を生成する。この構成により、分周器９１０の出力するクロック信号は、リファレンスクロックと位相の揃った所望の周波数の信号が得られる。また、分周器を可変分周回路で構成し、分周比を変えることで、電圧制御発振器ＶＣＯの出力するクロック信号ｆｖｃｏを所望の周波数に設定することができる。
【０００３】
上記周波数シンセサイザの構成において、電圧制御発振器２００と分周器９１０は高い周波数において動作するため、大きな電力を消費する。更に、近年、無線通信のマルチバンド対応や、広帯域化のため、使用上限周波数が高くなっており、周波数シンセサイザはより大きいな電力を消費することになる。一方、通信機、特に移動通信端末は、長時間動作をさせるため、さらには、電池の小型化して端末をより小型化にするため、送受信回路全体の低消費電力化と共に、周波数シンセサイザの低消費電力化が望まれている。
【０００４】
特許文献１には、低消費電力で広い発振周波数範囲に対応したＰＬＬ回路が記載されている。図２は、特許文献１に記載されているＰＬＬ回路（周波数シンセサイザ）のブロック図である。図２のＰＬＬ回路の構成のうち、電圧制御発振器２００、分周器９１１、第１の位相比較器９２１、チャージポンプ９２２、フィルタ２３０は、ほぼ図１の記載の周波数シンセサイザの構成に相当する。図２では、この構成に加えて、第２の位相比較器９２３と電流制御回路９２４を備えている。第２の位相比較器９２３は、第１の位相比較器９２１より長い期間における分周器９１１で分周したクロック信号ｆＤＩＶとリファレンスクロック信号ｆＲＥＦの位相差を時間平均して求める。電流制御回路９２４は、その第２の位相比較回路９２３の比較結果に基づいて、分周器９１１の動作電流を制御する。図２の構成によれば、ＰＬＬ回路が第２の位相比較器により安定したロック状態に入ったか否かを検出し、安定したロック状態に入ったときに分周回路９１１の動作電流を低減することにより、分周回路の消費電力を低減できる。
【０００５】
また、図３は、特許文献１に記載されている分周器９１１の内部の構成である。分周器９１１は、電圧制御発振器の発振信号ｆｖｃｏを入力して分周する固定分周器９１２と、固定分周器９１２の分周した周波数をさらに分周して周波数を低くするプリスケーラ９１３と、可変分周回路であるプログラマブルカウンタ９１４により構成され、プログラムブルカウンタの出力信号が位相比較器によりリファレンスクロックと位相が比較される。これらの構成のうち、最も高速に動作する固定分周器９１２には、制御入力端子９１５が設けられており、電流制御回路９２４により動作電流が制御可能に構成されている。
【０００６】
上記固定分周器９１２のような高周波で動作する回路には、複数の差動ラッチ回路の組み合わせにより構成する１／２分周回路が用いられる。従来の差動ラッチ回路９００を図４に、差動ラッチ回路９００を使用した１／２分周回路を図５に示す。図４に示す差動ラッチ回路は、データ入力部となる差動対（Ｍ１、Ｍ４）と、保持部（Ｍ２、Ｍ３）と、電流源９３０と、負荷抵抗Ｒ１１、Ｒ１２を備え、データ端子Ｄ、Ｄｂから入力されたデータ信号をクロック端子Ｃｋ、Ｃｋｂから入力されるクロック信号同期してラッチし、データ出力端子Ｑ、Ｑｂから出力する。
【０００７】
また、図５に示す１／２分周回路９９０は、図４の差動ラッチ回路９００−１と、９１１−２を２つ用いてクロック端子Ｃｋ、Ｃｋｂから入力したクロック信号を１／２分周してデータ出力端子Ｑ、Ｑｂから出力する分周回路である。図４に示す差動ラッチ回路、図５に示す１／２分周回路は差動で動作するため、高速な動作が可能である。なお、図４の差動ラッチ回路及び図５の１／２分周回路に相当するラッチ回路及び分周回路が特許文献２に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２０５６０１号公報
【特許文献２】特開２００７−１１６２５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明により与えられる。図３の固定分周回路９１２において、図５の１／２分周回路や、図４の差動ラッチ回路を複数用いて構成される分周回路を用い、電流源９３０に流す電流の大きさを制御することにより、動作周波数を調整すると共に、希望動作周波数に合わせて電流値を設定することも考えられる。図４の差動ラッチ回路において、データ出力端子Ｑ又はＱｂの立下り速度は、電流源９３０に流す電流により制御することができる。
【００１０】
しかし、データ出力端子Ｑ又はＱｂの立ち上がり速度は、負荷抵抗Ｒ１１、Ｒ１２の抵抗値と出力端子に接続した素子と配線の寄生容量により決まり、電流源９３０に流す電流値を変えても変わらない。すなわち、図４に記載されているような従来の差動ラッチ回路を用いた場合には、固定負荷抵抗を使用しているため、電流源の電流の大きさを調整しても、データ出力端子Ｑ又はＱｂの立ち上がり速度が変わらないため、差動ラッチ回路の最大トグル周波数可変範囲は小さい。また、電流源に流す電流を変えると差動ラッチ回路の直流出力電圧が変わり、次段の動作に影響を与えるため、電流源に流す電流を大きく変えることはできない。したがって、従来の差動ラッチ回路を用いた分周回路では、回路電流の調整による分周回路の最大動作可能周波数の調整範囲が狭い。このような差動ラッチ回路及び分周回路では、近年の低消費電力化、広帯域化とマルチバンド化が進む移動通信端末に使用される周波数シンセサイザには、対応できない。広い周波数範囲に対応し、どの周波数バンドにおいても可能な限りの低消費電力化を実現できるような差動ラッチ回路及び分周回路が望まれている。
【課題を解決するための手段】
【００１１】
本発明の第１の側面による差動論理回路は、複数の論理信号を入力し、論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、前記差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、前記差動信号出力端子に接続された負荷回路と、前記負荷回路に接続され、前記一対の差動信号出力端子の直流出力電圧が一定の電圧になるように前記負荷回路の負荷を制御する負荷制御回路と、を備える。
【００１２】
本発明の第２の側面による分周回路は、前記差動論理部が、複数の論理信号をデータ信号として入力し、前記一対の差動信号出力端子に接続された差動対と、前記差動信号出力端子の状態を保持する保持部と、一対の差動論理信号を差動クロック信号として入力し、前記差動クロック信号に基づいて、前記差動対又は前記保持部を選択的に前記電流源回路へ接続するスイッチ回路と、を備え、データラッチとして機能する差動論理回路である差動ラッチ回路が、前段の前記差動信号出力端子が後段の前記論理信号として入力し、後段のいずれかの前記差動信号出力端子が初段の前記論理信号として入力するように複数縦続接続され、前記複数縦続接続された差動ラッチ回路に共通に前記差動クロック信号が与えられ、前記差動クロック信号に同期して分周する。
【００１３】
本発明の第３の側面による分周回路は、前記差動論理部が、複数の論理信号をデータ信号として入力し、前記一対の差動信号出力端子に接続された差動対と、前記差動信号出力端子の状態を保持する保持部と、一対の差動論理信号を差動クロック信号として入力し、前記差動クロック信号に基づいて、前記差動対又は前記保持部を選択的に前記電流源回路へ接続するスイッチ回路と、を備え、データラッチとして機能する差動論理回路である第１の差動ラッチ回路と第２の差動ラッチ回路とを備える。前記第１の差動ラッチ回路と第２の差動ラッチ回路は、前記クロック信号の位相が反転して共通に接続され、前記第１の差動ラッチ回路の前記一対の差動出力端子が前記第２の差動ラッチ回路の一対の差動信号入力端子に接続され、前記第２の差動ラッチ回路の前記一対の差動出力端子が前記第１の差動ラッチ回路の一対の差動信号入力端子に接続され、前記第１の差動ラッチ回路と前記第２の差動ラッチ回路で前記負荷制御回路が共通に設けられている。
【００１４】
本発明の第４の側面による周波数シンセサイザは、電圧制御発振器と、前記電圧制御発振器の出力信号を分周する分周器と、前記分周器で分周した分周クロック信号とリファレンスクロック信号との位相を比較する位相比較器と、を備え、前記位相比較器で比較した位相差に基づいて、前記電圧制御発振器の電圧を制御して前記電圧制御発振器を所望の周波数で発振させる周波数シンセサイザにおいて、前記分周器が前記差動論理回路を含み、前記電圧制御発振器の発振周波数を制御する信号として、前記位相比較器で比較した位相差に基づく電圧信号を与えるか、前記電圧制御発振器の発振周波数が最大周波数となる定電圧信号を与えるか切り替える制御電圧切り替えスイッチと、前記制御電圧切り替えスイッチを定電圧信号側に切り替えて、前記電圧制御発振器を前記最大周波数となる発振周波数で発振させると共に、前記差動論理回路の前記電流源回路に流す前記電流の大きさを変化させながら前記分周クロック信号の周波数を評価し、その評価結果に基づいて、前記制御電圧切り替えスイッチを前記位相比較器で比較した位相差に基づく電圧信号に切り替えたときに前記電流源回路に流す電流の大きさを決定する動作電流調整部と、をさらに、備える。
【発明の効果】
【００１５】
本発明の差動論理回路及び分周回路によれば、電流源回路に流す電流の大きさに係わらず、差動信号出力端子の直流出力電圧が一定の電圧を保持するように負荷回路の負荷を制御するので、電流源回路に流す電流を制御することにより、広い範囲で動作電流が変えられる。従って、回路に要求される動作速度に応じて、高速、かつ、低消費電力な差動論理回路及び分周回路が得られる。
【００１６】
また、本発明の周波数シンセサイザによれば、分周器に要求される動作周波数に合わせて、最適な分周器の動作電流を設定することができる。
【図面の簡単な説明】
【００１７】
【図１】一般的な周波数シンセサイザの構成を示すブロック図である。
【図２】特許文献１に記載の従来の周波数シンセサイザの回路ブロック図である。
【図３】特許文献１に記載されている従来の分周器の構成を示すブロック図である。
【図４】従来の差動ラッチ回路の回路ブロック図である。
【図５】従来の差動ラッチ回路を用いた１／２分周回路の回路ブロック図である。
【図６】本発明の実施例１による差動ラッチ回路の回路ブロック図である。
【図７】実施例１における定電圧制御ループの回路ブロック図である。
【図８】実施例１における制御電圧と能動負荷の等価抵抗の関係を示す図である。
【図９】実施例１における差動ラッチ回路の動作タイミング図である。
【図１０】実施例２における負荷制御回路の回路ブロック図である。
【図１１】実施例３による１／２分周回路の回路ブロック図である。
【図１２】実施例３における１／２分周回路の動作タイミング図である。
【図１３】実施例４による差動論理回路の回路ブロック図である。
【図１４】実施例５による１／４分周回路の回路ブロック図である。
【図１５】実施例６による１／３分周回路の回路ブロック図である。
【図１６】実施例７による１／７分周回路の回路ブロック図である。
【図１７】実施例８による周波数シンセサイザのブロック図である。
【図１８】実施例８による分周器の動作電流設定方法の動作フロー図である。
【発明を実施するための形態】
【００１８】
本発明の具体的な実施例について説明に入る前に、本発明の実施形態の概要について説明しておく。なお、概要の説明で引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【００１９】
本発明の一実施形態による差動論理回路は、一例を図６、図１３、図１５（特に５１１）、図１６（特に５１１Ａ）に示すように、複数の論理信号（Ｄ、Ｄｂ；Ｃｋ、Ｃｋｂ；Ｄ−１，Ｄ−１ｂ；Ｄ−２，Ｄ−２ｂ；Ｑ２ｂ、Ｑ４ｂ；Ｑ２ｂ，Ｑ４ｂ，Ｑ６）を入力し、論理演算を行ってその結果を一対の差動信号出力端子（Ｑ、Ｑｂ）から出力する差動論理部（４１０、４１０Ａ）と、差動論理部（４１０、４１０Ａ）に電流を供給する電流源回路１３０であって電流の大きさが制御可能な電流源回路１３０と、差動信号出力端子（Ｑ、Ｑｂ）に接続された負荷回路１５０と、負荷回路１５０に接続され、一対の差動信号出力端子（Ｑ、Ｑｂ）の直流出力電圧が一定の電圧になるように負荷回路１５０の負荷を制御する負荷制御回路１６０と、を備える。従って、電流源回路に流す電流の大小によらず、一対の差動出力端子（Ｑ、Ｑｂ）を構成する非反転信号出力端子Ｑの出力電圧と反転信号出力端子Ｑｂの出力電圧とを平均した電圧である直流出力電圧を一定の電圧に保つことができる。これにより、差動論理回路に必要な動作速度に合わせて、広い範囲で電流源回路に流す電流の大きさを変えることができる。
【００２０】
また、一実施形態による差動論理回路は、図６に一例を示すように、差動論理部４１０が、複数の論理信号（Ｄ、Ｄｂ）をデータ信号として入力し、一対の差動信号出力端子（Ｑ、Ｑｂ）に接続された差動対１１０と、差動信号出力端子（Ｑ、Ｑｂ）の状態を保持する保持部１２０と、第２対の差動論理信号（Ｃｋ、Ｃｋｂ）を差動クロック信号として入力し、差動クロック信号（Ｃｋ、Ｃｋｂ）に基づいて、差動対１１０又は保持部１２０を選択的に電流源回路１３０へ接続するスイッチ回路１４０と、を備え、データラッチとして機能することが好ましい。
【００２１】
また、差動クロック信号として入力する一対の差動論理信号（Ｃｋ、Ｃｋｂ）を第１対の差動論理信号としたときに、差動対１１０には、第２対の差動論理信号（Ｄ、Ｄｂ）がデータ信号として入力することが好ましい。
【００２２】
また、図１５の５１１、図１６の５１１Ａに一例を示すように、差動対の一方が前記複数の論理信号をそれぞれ入力する複数のトランジスタ（図１５の１１、１２、図１６の１４〜１６）により構成されると共に、差動対の他方が比較基準電圧信号を入力するトランジスタ（図１５の１３、図１６の１７）により構成され、複数の論理信号による組み合わせ論理演算を行った結果を差動信号出力端子から出力する組み合わせ論理演算機能付データラッチとして機能することが好ましい。
【００２３】
一例を図６、図７、図１０に示すように、負荷回路１５０は、電源ＶＤＤと一対の差動信号出力端子（Ｑ、Ｑｂ）との間に接続された能動負荷回路（Ｍ８、Ｍ９）を含み、負荷制御回路１６０は、一対の差動信号出力端子（Ｑ、Ｑｂ）の中間電圧Ｎｖｏが第一の差動入力端子Ｎｖｏに入力し、基準電圧信号Ｖｒ１が第二の差動入力端子に入力する差動増幅回路（１７０、１７０Ａ）を備え、差動増幅回路（１７０、１７０Ａ）は、中間電圧Ｎｖｏと基準電圧Ｖｒ１との電位差に基づいて前記能動負荷回路（Ｍ８、Ｍ９）を制御することが好ましい。
【００２４】
また、負荷制御回路１６０は、一対の差動信号出力端子（Ｑ、Ｑｂ）間に直列に接続された抵抗値の等しい第１抵抗Ｒ１と第２抵抗Ｒ２を含み、第１抵抗Ｒ１と第２抵抗Ｒ２との接続点Ｎｖｏの電圧が中間電圧として第一の差動入力端子に入力されていることが好ましい。上記構成によれば、非反転信号出力端子Ｑの出力電圧と反転信号出力端子Ｑｂの出力電圧とを加算して２で割った直流出力電圧が差動増幅回路（１７０、１７０Ａ）に入力されることになる。差動増幅回路（１７０、１７０Ａ）はこの直流出力電圧を一定電圧に保つように負荷回路１５０の負荷を制御することもできる。なお、Ｒ１とＲ２は抵抗値が等しければよく、その抵抗値は負荷回路１５０の負荷に影響を与えないほど大きな抵抗値でもよい。抵抗値の大きさは必要に応じて決めることができる。
【００２５】
また、図７に一例を示すように、差動増幅回路１７０は、電流出力型差動増幅回路であり、電流出力型差動増幅回路１７０の出力端子が能動負荷回路の制御端子Ｎｖｃに接続されると共に、基準電圧Ｖｒ１を第１の基準電圧Ｖｒ１としたときに、第２の基準電圧Ｖｒ２と制御端子Ｎｖｃとの間に接続された第３抵抗Ｒａと、制御端子Ｎｖｃと接地との間に接続された第４抵抗Ｒｂとをさらに備えることが好ましい。すなわち、差動増幅回路１７０は、電位差を電流に変換するいわゆるＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ ａｍｐｌｉｆｉｅｒ）であってもよい。
【００２６】
また、図１０に一例を示すように、差動増幅回路１７０Ａの電圧出力端子が能動負荷回路１５０の制御端子に接続されていることが好ましい。すなわち、差動増幅回路１７０Ａは、入力端子間の電位差に基づいた電圧を電圧出力端子から出力する電圧出力型の一般的な演算増幅回路（オペアンプ）であってもよい。
【００２７】
図１３に一例を示すように、差動論理部４１０Ａが、それぞれ異なる差動信号（Ｄ−１とＤ−１ｂ、Ｄ−２とＤ−２ｂ）を入力する複数の差動対を組み合わせて構成されていることが好ましい。
【００２８】
また、本発明の一実施形態による分周回路は、一例を図１１に示すように、上記差動論理回路である差動ラッチ回路（１００−１、１００−２）が、前段の前記差動信号出力端子（Ｑ１、Ｑ１ｂ）が後段の論理信号（Ｄ２ｂ、Ｄ２）として入力し、後段のいずれかの差動信号出力端子（Ｑ２、Ｑ２ｂ）が初段の論理信号（Ｄ１ｂ、Ｄ１）として入力するように複数縦続接続され、複数縦続接続された差動ラッチ回路に共通に差動クロック信号（Ｃｋ、Ｃｋｂ）が与えられ、差動クロック信号に同期して分周する。
【００２９】
一例を図１１、図１４〜図１６に示すように、負荷制御回路１６０が複数の差動ラッチ回路（１００−１、１００−２；５０１〜５０４；５１１、５０２〜５０４等）で共通に設けられていることが好ましい。
【００３０】
また、本発明の一実施形態による分周回路は、一例を図１１に示すように、第１の差動ラッチ回路１００−１と第２の差動ラッチ回路１００−２とを備え、第１の差動ラッチ回路１００−１と第２の差動ラッチ回路１００−２は、クロック信号（Ｃｋ、Ｃｋｂ）の位相が反転して共通に接続され、第１の差動ラッチ回路１０００−１の一対の差動出力端子が第２の差動ラッチ回路１００−２の一対の差動信号入力端子（Ｄ２、Ｄ２ｂ）に接続され、第２の差動ラッチ回路１００−２の一対の差動出力端子（Ｑ、Ｑｂ）が第１の差動ラッチ回路の一対の差動信号入力端子（Ｄ１、Ｄ１ｂ）に接続され、第１の差動ラッチ回路１００−１と第２の差動ラッチ回路１００−２で負荷制御回路１６０が共通に設けられていることが好ましい。
【００３１】
さらに、本発明の一実施形態による周波数シンセサイザ３００は、一例を図１４に示すように、電圧制御発振器２００と、電圧制御発振器の出力信号を分周する分周器２１０と、分周器２１０で分周した分周クロック信号Ｃｄｉｖとリファレンスクロック信号Ｃｒｅｆとの位相を比較する位相比較器２２０と、を備え、位相比較器２２０で比較した位相差に基づいて、電圧制御発振器２００の電圧Ｖｃｎｔを制御して電圧制御発振器２００を所望の周波数で発振させる周波数シンセサイザ３００において、分周器２１０が上記差動論理回路（１００、１９０、４００）を含み、電圧制御発振器２００の発振周波数を制御する信号として、位相比較器２２０で比較した位相差に基づく電圧信号ＶＬＰを与えるか、電圧制御発振器２００の発振周波数が最大周波数となる定電圧信号Ｖｍａｘを与えるか切り替える制御電圧切り替えスイッチ３２０と、制御電圧切り替えスイッチ３２０を定電圧信号Ｖｍａｘ側に切り替えて、電圧制御発振器２００を最大周波数となる発振周波数で発振させると共に、差動論理回路（１００、１９０、４００）に含まれる電流源回路１３０に流す電流の大きさを変化させながら分周クロック信号Ｃｄｉｖの周波数を評価し、その評価結果に基づいて、制御電圧切り替えスイッチ３２０を位相比較器２２０で比較した位相差に基づく電圧信号ＶＬＰに切り替えたときに電流源回路１３０に流す電流の大きさを決定する動作電流調整部３１０と、をさらに、備える。
【００３２】
実施形態の概要をまとめると以上である。以下、本発明のより具体的な実施例について、図面を参照して詳しく説明する。
【実施例１】
【００３３】
図６は、実施例１による差動論理回路である差動ラッチ回路１００の回路ブロック図である。差動論理回路は、差動論理回路に電源を供給する電流源回路１３０と、所望の差動論理を実現する差動論理部４１０と、負荷回路１５０と、負荷制御回路１６０を備えている。
【００３４】
電流源回路１３０は、ゲートが電流制御端子に接続され、ソースがグランド（接地）に接続されたＮチャンネルＭＯＳトランジスタＭ７を備え、差動論理回路４１０の電源電流（動作電流）を供給する。なお、ドレインから出力する動作電流は、電流制御端子から入力される電流制御信号Ｉｃｏｎｔの電圧によって、制御可能なように構成されている。
【００３５】
差動論理部４１０には、差動ラッチ回路１００の論理を実現する回路が設けられている。差動論理部４１０の内部は、差動対１１０と保持部１２０とスイッチ回路１４０が設けられている。差動対１１０は、一対の差動信号入力端子（Ｄ、Ｄｂ）と、一対の差動出力端子（Ｑ、Ｑｂ）とに接続され、非反転クロック信号Ｃｋがハイレベル、反転クロック信号Ｃｋｂがロウレベルのときに、差動信号入力端子（Ｄ、Ｄｂ）から入力された信号に基づいて、差動出力端子（Ｑ、Ｑｂ）を駆動する。差動対１１０は、ドレインが非反転信号出力端子Ｑに接続され、ゲートが反転信号入力端子Ｄｂに接続されたＮチャンネルＭＯＳトランジスタＭ１と、ソースがＮチャンネルＭＯＳトランジスタＭ１のソースと共通接続され、ドレインが反転信号出力端子Ｑｂに接続され、ゲートが非反転信号入力端子Ｄに接続されたＮチャンネルＭＯＳトランジスタＭ４を備えている。
【００３６】
保持部１２０は、ゲートが反転信号出力端子Ｑｂにドレインが非反転信号出力端子Ｑに接続されたＮチャンネルＭＯＳトランジスタＭ２と、ソースがＮチャンネルＭＯＳトランジスタＭ２のソースと共通接続されゲートが非反転信号出力端子Ｑにドレインが反転信号出力端子Ｑｂに接続されたＮチャンネルＭＯＳトランジスタＭ３を備えている。保持部１２０は、反転クロック信号Ｃｋｂがハイレベル、非反転クロック信号Ｃｋがロウレベルのときに、差動出力端子（Ｑ、Ｑｂ）の論理レベルの保持を行う。
【００３７】
スイッチ回路１４０は、ソースが電流源回路１３０のＮチャンネルＭＯＳトランジスタＭ７のドレインに接続され、ゲートに非反転クロック信号Ｃｋが接続され、ドレインが差動対１１０のＮチャンネルＭＯＳトランジスタＭ１、Ｍ４の共通接続されたソースに接続されたＮチャンネルＭＯＳトランジスタＭ５と、ソースが電流源回路１３０のＮチャンネルＭＯＳトランジスタＭ７のドレインに接続され、ゲートに反転クロック信号Ｃｋｂが接続され、ドレインが保持部１２０のＮチャンネルＭＯＳトランジスタＭ２、Ｍ３の共通接続されたソースに接続されたＮチャンネルＭＯＳトランジスタＭ６と、を備える。
【００３８】
スイッチ回路１４０は、クロック信号Ｃｋがハイレベル、Ｃｋｂがロウレベルのときに、電流源回路１３０から供給される電流を差動対１１０に供給する。また、クロック信号Ｃｋｂがハイレベル、Ｃｋがロウレベルのときは、電流源回路１３０から供給される電流を保持部１２０に供給する。すなわち、スイッチ回路はクロック信号の論理レベルに応じて、電流源回路から供給される電流を差動対１１０又は、保持部１２０のどちらか一方に供給する。
【００３９】
この差動対１１０と保持部１２０とスイッチ回路１４０により、クロック信号Ｃｋがハイレベル、Ｃｋｂがロウレベルのときに、差動信号入力端子Ｄ、Ｄｂから入力したデータを差動信号出力端子Ｑ、Ｑｂから出力し、クロック信号Ｃｋがロウレベル、Ｃｋｂハイレベルのときは、差動信号出力端子Ｑ、Ｑｂの論理レベルを保持する差動ラッチ回路１００の論理を実現している。この差動論理部４１０の構成を変えることにより、様々な差動論理回路が構成できる。
【００４０】
負荷回路１５０は、ソースが電源ＶＤＤにドレインが非反転信号出力端子Ｑに接続されたＰチャンネルＭＯＳトランジスタＭ８と、ソースが電源ＶＤＤにドレインが反転信号出力端子Ｑｂに接続されたＰチャンネルＭＯＳトランジスタＭ９を備えている。
【００４１】
負荷制御回路１６０は、非反転信号出力端子Ｑと反転信号出力端子Ｑｂとの間に直列に接続された第１抵抗Ｒ１及び第２抵抗Ｒ２と、定電圧制御ループ１６１を備えている。第１抵抗Ｒ１と第２抵抗Ｒ２は、抵抗値が互いに等しい抵抗で、第１抵抗Ｒ１と第２抵抗Ｒ２との接続点Ｎｖｏには、非反転信号出力端子Ｑの出力電圧と反転信号出力端子Ｑｂの出力電圧のちょうど中間電圧、すなわち、差動論理回路（差動ラッチ回路）１００の直流出力電圧が得られる。
【００４２】
この接続点Ｎｖｏは、差動論理回路１００の直流出力電圧検出ノードとして、定電圧制御ループ１６１の入力端子に接続される。定電圧制御ループ１６１の出力端子は、負荷回路１５０の電圧制御ノードであるＮｖｃに接続される。定電圧制御ループ１６１は、直流出力電圧検出ノードＮｖｏの電圧に基づいて、電流源回路１３０を流れる電流の大きさに係わらず、差動論理回路（差動ラッチ回路）１００の直流出力電圧が一定の電圧になるように、負荷回路１５０の電圧制御ノードＮｖｃの電圧を制御する。
【００４３】
図７は、定電圧制御ループ１６１の内部の構成を示す回路ブロック図である。差動増幅回路１７０は、電流出力型の差動増幅回路である。電流出力型の差動増幅回路１７０は非反転信号入力端子が直流出力電圧検出ノードＮｖｏに、反転信号入力端子が第１の基準電圧Ｖｒ１に接続され、電流出力端子が電圧制御ノードＮｖｃに接続される。電流出力型の差動増幅回路１７０は、非反転信号入力端子と反転信号入力端子との電位差に比例する電流を電流出力端子から出力する。この電流出力型の差動増幅回路１７０は、いわゆるＯＴＡ（Ｏｐｅｒａｔｉｏｎａｌ Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ ａｍｐｌｉｆｉｅｒ）である。また、第２の基準電圧Ｖｒ２と電圧制御ノードＮｖｃとの間に接続された抵抗Ｒａと、電圧制御ノードＮｖｃとグランド電位（接地電位）との間に接続された抵抗Ｒｂとを備えている。
【００４４】
負荷制御回路１６０は、第１の基準電圧Ｖｒ１と第２の基準電圧Ｖｒ２、抵抗Ｒａと抵抗Ｒｂの抵抗値に基づいて、差動ラッチ回路の差動信号出力端子Ｑ、Ｑｂの直流出力電圧（ノードＮｖｏの電圧）が電流源回路１３０に流す電流に係わらず、一定の電圧になるように制御する。すなわち、直流出力電圧検出ノードＮｖｏの電圧Ｖｏが第１の基準電圧Ｖｒ１より上昇した場合には、電流出力型の差動増幅回路１７０は電流出力端子から電流を出力する。これにより電圧制御ノードＮｖｃの電圧Ｖｃを上昇させ、負荷回路１５０の能動負荷Ｍ８、Ｍ９に電流が流れにくくなるように制御して能動負荷の等価抵抗を大きくし、直流出力電圧検出ノードＮｖｏの電圧Ｖｏを下げるように制御する。一方、直流出力電圧検出ノードＮｖｏから入力される電圧Ｖｏが第１の基準電圧Ｖｒ１より下降した場合には、電流出力型の差動増幅回路１７０は電流出力端子から電流を吸い込む。これにより電圧制御ノードＮｖｃから出力する電圧Ｖｃを下降させ、負荷回路１５０の能動負荷Ｍ８、Ｍ９に電流が流れやすくするように制御して能動負荷の等価抵抗を小さくし、直流出力電圧検出ノードＮｖｏの電圧Ｖｏを上げるように制御する。すなわち、負荷制御回路１６０は、差動論理回路（差動ラッチ回路）１００の直流出力電圧を一定電圧に保つ定電圧制御ループとして機能する。
【００４５】
図８は、実施例１における制御電圧Ｖｃと能動負荷（Ｍ８、Ｍ９）の等価抵抗の関係を示す図である。差動ラッチ回路１００の能動負荷としたＰチャンネルＭＯＳトランジスタＭ８とＭ９の等価抵抗と制御電圧Ｖｃとの関係は、以下のとおりである。すなわち、制御電圧Ｖｃが電圧Ｖｃ２以下の場合は、能動負荷Ｍ８とＭ９は、線形領域にあり、制御電圧Ｖｃが大きくなるに伴って、等価抵抗が単調的に増加する特性を持つ。すなわち、Ｍ８とＭ９が線形領域で動作する場合、能動負荷の等価抵抗値の絶対値が小さく、変化が緩やかであり、トランジスタのゲート長とゲート幅によっては、その等価抵抗値を数百Ωから数千Ωまでの範囲で変化させることができる。一方、制御電圧が電圧Ｖｃ２以上のときは、Ｍ８とＭ９は飽和領域で動作することになり、能動負荷としての等価抵抗値は絶対値が数百キロオームと大きくなり、変化率も大きい。本発明はこの等価抵抗の変化特性を利用し、能動負荷のＭ８とＭ９のソースとドレイン間の電圧降下が一定になるように制御することによって、差動ラッチ回路の最大トグル周波数可変範囲を広げることができる。
【００４６】
差動ラッチ回路の直流出力電圧Ｖｏを一定電圧に制御する動作についてもう少し詳しく説明する。初期状態では、差動ラッチ回路１００は電源電圧ＶＤＤが印加され、電流源回路１３０に接続される電流制御信号Ｉｃｏｎｔや、クロック信号（Ｃｋ、Ｃｋｂ）及びデータ信号（Ｄ、Ｄｂ）が印加されていない、トランジスタＭ１〜Ｍ７はいずれかも遮断状態である。その時、トランジスタＭ８とＭ９は暗電流の存在で、ドレイン電圧が電源電圧ＶＤＤと同レベルになる。よって、出力電圧入力端子の電圧Ｖｏは電源ＶＤＤと同電圧になる。その状態で負荷制御回路１６０が動作すると、出力電圧入力端子の電圧Ｖｏは第１の基準電圧Ｖｒ１よりも大きいため、電流出力型差動増幅回路１７０が出力端子からソース電流を流れ出し、制御電圧出力端子は第２の基準電圧Ｖｒ２に近い電圧が出力され、制御電圧Ｖｃとして能動負荷Ｍ８とＭ９のゲートに印加され、スタンバイ状態になる。
【００４７】
次に、差動ラッチ回路１００にクロック信号（Ｃｋ、Ｃｋｂ）とデータ信号（Ｄ、Ｄｂ）が印加され、電流制御端子（Ｍ７のゲート）に一定電圧を印加すると、Ｍ７のドレインに一定の電流が流れようとする。この電流は差動対１１０又は、保持部１２０を介して
能動負荷Ｍ８とＭ９のドレインから供給されるものである。よって、差動ラッチ回路１００の出力端子（Ｑ、Ｑｂ）の直流電圧レベルが急に下がり、出力電圧入力端子の電圧Ｖｏも急激に下がって、負荷制御回路１６０の第１の基準電圧Ｖｒ１よりも小さくなる。
【００４８】
そこで、電流出力型差動増幅回路１７０の非反転信号入力端子電圧Ｖｏが反転信号入力端子電圧Ｖｒ１よりも小さいため、出力電流がシンク電流になり、制御電圧出力端子の電圧Ｖｃが下がる。よって、トランジスタＭ８とＭ９で構成された能動負荷の等価抵抗が小さくなり、ソースからドレインへ流れる電流が大きくなる。よって、差動ラッチ回路１００の直流出力電圧レベルが大きくなり、電圧Ｖｏも大きくなる。
【００４９】
出力電圧入力端子の電圧Ｖｏが第１の基準電圧Ｖｒ１と同じになると、電流出力型差動増幅回路１７０の出力電流が流れなくなり、制御電圧Ｖｃは参考電圧２から抵抗ＲａとＲｂで分圧した電圧値と同等になり、定電圧制御ループの制御目標値と一致し、制御ループが収束する。ここで、例えば何らかの原因でＶｏが第１の基準電圧Ｖｒ１よりも大きくなると、電流出力型差動増幅回路１７０の動作により、制御電圧Ｖｃが大きくなり、能動負荷の等価抵抗が大きくなって、Ｍ８とＭ９のソースドレイン間電圧降下が大きくなり、Ｖｏの電圧が小さくなる。逆に、例えば何らかの原因でＶｏが参考電圧１よりも小さくなると、電流出力型差動増幅回路１７０の動作により、制御電圧Ｖｃが小さくなり、能動負荷の等価抵抗が小さくなって、Ｍ８とＭ９のソースドレイン間電圧降下が小さくなり、Ｖｏの電圧が大きくなる。即ち、負荷制御回路１６０の定電圧制御ループ動作により、Ｖｏの電圧が第１の基準電圧Ｖｒ１と等しい一定の電圧に保たれるように制御される。
【００５０】
また、Ｖｏが一定電圧に制御され、電流源回路１３０に一定の電流が流れると、差動ラッチ回路１００は印加されるデータ信号（Ｄ、Ｄｂ）とクロック信号（Ｃｋ、Ｃｋｂ）によって、セットアップ動作及びラッチ動作をする。この動作について、図９の差動ラッチ回路の動作タイミング図を用いて説明する。なお、図９では、非反転クロック信号Ｃｋ、非反転データ入力端子Ｄ、非反転データ出力端子Ｑのみについて示すが、反転クロック信号Ｃｋｂ、反転データ入力端子Ｄｂ、反転データ出力端子Ｑｂは、それぞれ非反転信号とは、逆の論理レベルの信号が入出力しているものとする。例えば、非反転信号がハイレベルならば、反転信号はロウレベル、非反転信号がロウレベルならば、反転信号はハイレベルであるとする。
【００５１】
差動ラッチ回路１００は、クロック信号Ｃｋがハイレベルのときは、データ入力端子Ｄから入力した信号をそのままスルーでデータ出力端子Ｑから出力する。一方、クロック信号Ｃｋがロウレベルになると、クロック信号Ｃｋがロウレベルになる直前のデータ出力端子Ｑの論理レベルを維持する。クロック信号Ｃｋがロウレベルである期間にデータ入力端子Ｄの論理レベルが変化した場合は、クロック信号Ｃｋが次にロウレベルからハイレベルに立ち上がった後、セットアップ時間だけ遅れてデータ入力端子Ｄの論理レベルがデータ出力端子Ｑから出力される。
【００５２】
また、差動ラッチ回路１００を分周回路に用いる場合など、データ入力端子から入力されるデータＤがクロック信号Ｃｋの立ち下がりのエッジにより変化する場合は、クロック信号Ｃｋが立ち下がってから（図９のタイミングｔ０４）入力データＤが変化するまで（タイミングｔ０５）の時間が問題となる。図４、図５に示す従来の差動ラッチ回路９００では、セットアップ時間、ラッチ遅延時間とも、データ出力端子Ｑ、Ｑｂやデータ入力短端子の立下り速度（傾き）は、電流源に流す電流量を制御することで可能であったが、データ出力端子やデータ入力端子の立ち上がり速度（傾き）は、負荷抵抗Ｒ１１、Ｒ１２の値で制約を受け、自由に変えることができなかった。それに対して、図６に示す実施例１の差動ラッチ回路１００では、電流源回路１３０に流す電流を増加させて差動ラッチ回路の動作電流を増加させると、それにつれて、負荷回路１５０の等価抵抗も小さな値になる。従って、電流源１３０に流す電流を増加させて、差動ラッチ回路の動作電流を増やせば、図９に示すデータ出力端子Ｑの立下りばかりでなく、立ち上がりの傾きについても同時に急峻にすることができ、セットアップ時間を短縮することができる。
【００５３】
なお、差動ラッチ回路１００の非反転データ出力端子Ｑと反転データ出力端子Ｑｂの信号は差動信号であるため、第１抵抗Ｒ１と第２抵抗Ｒ２の接続端の電圧は交流成分が互いにキャンセルし、直流成分のみが出力電圧入力端子に電圧Ｖｏとして入力される。よって、差動ラッチ回路がセットアップ動作（差動対が動作するタイミング）及びラッチ動作（保持回路が動作するタイミング）のどちらの状態でも、負荷制御回路１６０の定電圧制御ループは上記のとおり動作し、直流出力電圧Ｖｏが第１の基準電圧Ｖｒ１と同じになるように制御される。
【実施例２】
【００５４】
実施例１で説明した図７の負荷制御回路（定電圧制御ループ）の内部回路構成は最も好ましい構成例であるが、電流出力型差動増幅回路１７０を用いた図７の構成に限られず、負荷制御回路は、もっと一般的な電圧出力型差動増幅回路を用いたものであってもよい。図１０は、実施例２における負荷制御回路１６０Ａの回路ブロック図である。図１０には、実施例２における負荷制御回路１６０Ａの他、負荷回路１５０も記載している。図１０において、電圧出力型差動増幅回路１７０Ａは、非反転信号入力端子に印加された信号と反転信号入力端子に印加された信号の電位差を無限大に増幅して電圧出力端子から出力する電圧出力型の演算増幅回路である。差動増幅回路１７０Ａの非反転入力端子は、負荷制御回路１６０Ａの出力電圧入力端子に接続され負荷回路の出力電圧Ｖｏを入力する。反転入力端子は、基準電圧Ｖｒ１に接続され、出力端子は、負荷制御回路１６０Ａの制御電圧出力端子に接続され、制御電圧Ｖｃを出力する。この負荷制御回路を使用した差動ラッチ回路では、制御電圧出力端子から出力される能動負荷Ｍ８とＭ９のゲート制御電圧Ｖｃは、０Ｖ〜電源電圧までの広範囲で変化させることが可能になり、能動負荷Ｍ８とＭ９が飽和動作領域でも動作することができる。図８に示した能動負荷等価抵抗の制御電圧依存性から、能動負荷Ｍ８とＭ９が飽和動作領域になっても、制御電圧が大きくなるに伴って、等価抵抗が単調増加する。従って、定電圧制御ループとしての動作及び差動ラッチ回路に組み込まれたときのラッチ回路動作は実施例１の動作と同様である。
【００５５】
実施例２の負荷制御回路１６０では、差動増幅回路を実施例１の電流出力型差動増幅回路より回路構成が簡単な電圧出力型差動増幅回路（演算増幅回路、オペアンプ）で構成することができるため、回路はよりシンプルで、小型化することができる。また、集積回路の場合、チップサイズを小さくすることができるため、コストを低減することに繋がる。
【実施例３】
【００５６】
図１１は、実施例３による１／２分周回路の回路ブロック図である。図１１の１／２分周回路１９０は、実施例１による差動ラッチ回路１００−１と１００−２を２つ組み合わせて構成されている。ただし、負荷制御回路１６０は、１００−１と１００−２の２つの差動ラッチ回路で共通に設けられている。差動ラッチ回路１００−１の能動負荷Ｍ８とＭ９のゲートは、差動ラッチ回路１００−２の能動負荷Ｍ１８とＭ１９のゲートと共通に、負荷制御回路１６０の制御電圧出力端子に接続され、制御電圧Ｖｃが供給される。また、負荷制御回路１６０の抵抗Ｒ１とＲ２は、差動ラッチ回路１００−２の出力端子Ｑ、Ｑｂに接続されている。
【００５７】
差動クロック信号入力端子Ｃｋ、Ｃｋｂから入力される非反転クロック信号Ｃｋと反転クロック信号Ｃｋｂは、差動ラッチ回路１００−１と１００−２のスイッチ回路（Ｍ５とＭ６、及びＭ１５とＭ１６）に共通に接続されるが、差動ラッチ回路１００−１と１００−２では、逆相のクロック信号が接続されている。従って、差動ラッチ回路１００−１ｓ１００−２のうち、一方の差動対が電流源回路に接続されるときは、他方の保持回路が電流源回路に接続され、一方の保持回路が電流源回路に接続されるときは他方の差動対が電流源回路に接続される。
【００５８】
また、差動ラッチ回路１００−１の非反転データ出力ノードＱ１と反転データ出力ノードＱ１ｂが、それぞれ、差動ラッチ回路１００−２の反転データ入力ノードＤ２ｂと非反転データ入力ノードＤ２に接続され、差動ラッチ回路１００−２の非反転データ出力ノードＱ２と反転データ出力ノードＱ２ｂが、それぞれ、差動ラッチ回路１００−１の非反転データ入力ノードＤ１と反転データ入力ノードＤ１ｂに接続されている。さらに、差動ラッチ回路１００−２の非反転データ出力ノードＱ２と反転データ出力ノードＱ２ｂが、それぞれ非反転データ出力端子Ｑと反転データ出力端子Ｑｂに接続されている。この構成により、差動クロック信号入力端子Ｃｋ、Ｃｋｂから入力されるクロック信号を１／２分周して非反転データ出力端子Ｑと反転データ出力端子Ｑｂから出力する差動の１／２分周回路として機能する。
【００５９】
この差動ラッチ回路１００−１と１００−２は、マスタースレーブ型Ｔフリップフロップ回路として動作し、クロックＣｋが立ち上がると、マスターの差動ラッチ回路１００−１がセットアップ動作をすると同時に、スレーブ側の差動ラッチ回路１００−２がラッチ動作（保持動作）をする。逆に、クロックＣｋが立ち下がると、マスター側の差動ラッチ１００−１がラッチ動作すると同時に、スレーブ側の差動ラッチ回路１００−２がセットアップ動作をする。
【００６０】
図１２に、実施例３における１／２分周回路の動作タイミング図を示す。初期状態タイミングｔ１０では、クロックＣｋがロウレベル、クロックＣｋｂがハイレベルで、Ｑ２、Ｑ１ｂが共にロウレベル（Ｑ２ｂ、Ｑ１が共にハイレベル）だとする。タイミングｔ１１で、クロックＣｋが立ち上がると、マスター側の非反転データ入力Ｄ１がロウレベルであるのでマスター側差動ラッチ回路１００−１のセットアップ動作により、マスター側の反転データ出力ノードＱ１ｂ即ちスレーブ側の非反転データ入力ノードＤ２が立ち上がる。続いて、タイミングｔ１２でクロックＣｋが立ち下がると、マスター側差動ラッチ回路１００−１は状態を保持する一方、スレーブ側の差動ラッチ回路１００−２がセットアップ動作をし、非反転出力ノードＱ２は立ち上がる。また、出力ノードＱ２は入力ノードＤ１に接続されているため、入力ノードＤ１もハイレベルとなる。次にタイミングｔ１３でＣｋが立ち上がると、マスター側差動ラッチ回路１００−１がセットアップ動作を行い、出力ノードＱ１ｂがロウレベルにセットされる。さらに、タイミングｔ１４でクロックＣｋｂが立ち上がると非反転出力ノードＱ２は立ち下がる。このようにして、分周器の出力は、入力クロックＣｋが１周期分でハイレベルに固定され、もう１周期分ではロウレベルに固定され、繰返して動作する。つまり、Ｃｋが２周期の信号を入力されると、出力端には１周期の信号が出力される。このように、１／２分周回路して動作する。
【００６１】
この１／２分周回路を最高速で動作させるためには、クロック信号Ｃｋ、Ｃｋｂが立ち上がってから、各出力ノード（Ｑ１、Ｑ１ｂ、Ｑ２、Ｑ２ｂ）の立ち上がり、立下りの動作が完了するまでの遅延時間（セットアップ時間）が問題となる。各出力ノードの立下り遅延時間は、電流源回路１３０に流す電流の大きさに依存する。電流源回路１３０に流す電流の大きさを大きくすれば、各出力ノードの立下り遅延時間を短くすることができる。
一方、各出力ノードの立ち上がり遅延時間は、負荷回路１５０の等価抵抗の大きさに依存する。この実施例３によれば、電流源回路１３０に流す電流を大きくして各出力ノードの立下り時間を短くすると、それにつれて、負荷抵抗の大きさも小さくなり、各出力ノードの立ち上がり時間も短くなる。すなわち、電流源回路１３０に流す電流を増加させれば、各出力ノードの立下り時間が短くなるばかりでなく、立ち上がり時間も短くすることができる。よって、電流源回路１３０に流す電流を増加させれば、１／２分周回路を最高速で動作させることができる。一方、１／２分周回路にそれほどの高速動作が必要ない場合は、電流源回路に流す電流を小さくして消費電力を節約することができる。なお、電流源回路に流す電流を変えても、負荷制御回路１６０により、直流出力電圧を一定に保つことができるので、１／２分周回路の後段に設ける回路の論理スレッシュホールドレベルが影響を受けることはない。
【００６２】
なお、図１１では、差動ラッチ回路１００−２の出力ノード（Ｑ２、Ｑ２ｂ）をデータ出力端子（Ｑ、Ｑｂ）に接続しているので、クロック信号Ｃｋの立ち下がりでデータ出力端子が変化しているが、差動ラッチ回路１００−１の出力ノード（Ｑ１、Ｑ１ｂ）をデータ出力端子（Ｑ、Ｑｂ）に接続すれば、クロック信号Ｃｋの立ち上がりでデータ出力端子が変化する１／２分周回路が構成できる。
【実施例４】
【００６３】
図１３は、実施例４による差動論理回路４００の回路ブロック図である。本発明による差動論理回路は、差動ラッチ回路及び差動ラッチ回路を利用した１／２分周回路だけでなく、差動論理回路一般に適用することができる。図１３は、差動入力、差動出力の２入力ＮＡＮＤ回路である。差動論理回路４００は、実施例１の差動論理部４１０が差動論理部４１０Ａに置き換わっていることを除いて他の回路構成は実施例１の差動ラッチ回路１００とほぼ同一である。従って、差動論理部４１０Ａの構成と動作について説明する。差動論理部４１０Ａは、ＮチャンネルＭＯＳトランジスタＭ２１〜Ｍ２４の４つのトランジスタを備えている。また、差動論理部４１０Ａには、非反転データ入力端子（Ｄ−１、Ｄ−２）と、反転データ入力端子（Ｄ−１ｂ、Ｄ−２ｂ）が接続され、上記ＮチャンネルＭＯＳトランジスタＭ２１〜Ｍ２４のオンオフを制御する。非反転データ出力端子Ｑは、非反転データ入力端子（Ｄ１、Ｄ２）が共にハイレベルであるときのみロウレベルを出力し、それ以外のときは、ハイレベルを出力する。一方、反転データ出力端子Ｑｂは、反転データ信号Ｄ１ｂ、Ｄ２ｂが共にロウレベルのとき、すなわち、非反転データ入力端子（Ｄ１、Ｄ２）が共にハイレベルであるときのみハイレベルを出力し、それ以外のときは、ロウレベルを出力する。すなわち、差動論理回路４００は、非反転データ入力端子（Ｄ１、Ｄ２）から入力される信号の論理ＮＡＮＤを取ってその非反転出力信号を非反転データ出力端子Ｑから出力し、反転出力信号を反転データ出力端子Ｑｂから出力する差動ＮＡＮＤ回路として機能する。図１３の差動論理回路は、実施例１〜実施例３と同様に、差動であるので、高速に論理演算を行いその結果を出力することができる。特に、広い範囲で電源源回路の電流の大きさを変えることが可能であるので、回路に要求させる動作速度に合わせて電流源回路の電流を制御することで、高速化、低消費電力化を実現することができる。
【００６４】
なお、図１３の差動論理回路４００は、２入力ＮＡＮＤ回路であるが、図１３の回路は、入出力端子の接続を変えるだけで簡単に２入力ＡＮＤ回路、２入力ＮＯＲ回路、２入力ＯＲ回路に変更することができる。
【００６５】
すなわち、ＮＡＮＤ回路とＡＮＤ回路は、出力が反転しているだけであるので、図１３の２入力ＮＡＮＤ回路の反転データ出力端子Ｑｂを非反転データ出力端子Ｑとして、非反転データ出力端子Ｑを反転データ出力端子Ｑｂとすることにより、２入力ＡＮＤ回路になる。
【００６６】
また、反転データ入力端子（Ｄ１ｂ、Ｄ２ｂ）を非反転データ入力端子（Ｄ１、Ｄ２）と入れ替えて接続すれば、図１３の２入力ＮＡＮＤ回路は、２入力ＮＯＲ回路となる。
【００６７】
さらに、データ入力端子とデータ出力端子を共に入れかえれば、図１３の２入力ＮＡＮＤ回路は、２入力ＯＲ回路となる。また、３入力以上の論理回路についても容易に差動論理回路を構成することができる。
【００６８】
上記差動論理部（４１０、４１０Ａ）は、実施例１で説明したように、クロックに同期して動作する順序回路も、実施例３で説明したような組み合わせ回路も構成することができるので、差動論理部（４１０、４１０Ａ）の構成を変えるだけで、電流源回路１３０、負荷回路１５０、負荷制御回路１６０の基本的な構成を変えずに、複数の差動論理回路を組み合わせることにより、ほとんどの論理回路を実現することができる。
【００６９】
また、上記実施例１乃至４で説明した差動ラッチ回路やその他の差動論理回路を組み合わせることにより、任意の分周比の分周器を構成することができる。その際、負荷制御回路１６０は、定電圧制御ループは一つで統一的に能動負荷のゲート電圧を制御しても良いし、いくつかのグループに分けて、それぞれのグループに一つずつの定電圧制御ループ回路を設置しても良い。分周器で分周する周波数に合わせて、最適な動作電流を設定することができる。
【実施例５】
【００７０】
図１４は、実施例５による１／４分周回路５００の回路ブロック図である。図１４の１／４分周回路は、実施例１の差動ラッチ回路５０１〜５０４を前段の差動出力端子（例えば、５０１のＱ１、Ｑ１ｂ等）が次段（５０２）の差動信号入力端子に接続し、最終段（５０４）の差動信号出力端子（Ｑ４、Ｑ４ｂ）が初段の差動信号入力端子に接続するように、縦続接続している。また、各差動ラッチ回路５０１〜５０４のクロック信号Ｃｋ、Ｃｋｂは前段の差動ラッチ回路に供給されるクロック信号とは位相が反転するように各段に共通に接続されている。また、４つの差動ラッチ回路５０１〜５０４に共通に負荷制御回路１６０が設けられ、負荷制御回路１６０は、１／４分周回路１９０の差動信号出力端子（Ｑ、Ｑｂ）に接続されている。また、電流制御端子Ｉｃｏｎｔも各差動ラッチ回路５０１〜５０４に共通に接続され、各差動ラッチ回路５０１〜５０４に流れる電流が等しくなるように制御されている。
【００７１】
上記構成により、図１４の１／４分周回路５００は、クロック信号Ｃｋ、Ｃｋｂの立ち上がりと立ち下がりに同期して前段の差動ラッチ回路から出力される信号を取り込み、さらに後段の差動ラッチ回路に伝える動作を繰り返す。この動作により、全体として、クロック信号Ｃｋ、Ｃｋｂから入力されたクロック信号を４倍の周期のクロック信号に分周して差動出力端子（Ｑ、Ｑｂ）から出力する１／４分周回路として機能する。
【実施例６】
【００７２】
図１５は、実施例６の１／３分周回路５１０の回路ブロック図である。実施例６の１／３分周回路５１０は、図１４における１／４分周回路の差動ラッチ回路５０１が組み合わせ論理演算機能付差動ラッチ回路５１１に置き換わっている。その他の構成は、実施例５の１／４分周回路５００の構成と同じである。差動ラッチ回路５１１の差動対の一方は、ソースとドレインが共通に接続されたＮＭＯＳトランジスタ１１と１２の２つのトランジスタにより構成されている。ＮＭＯＳトランジスタ１１のゲートには、差動ラッチ回路５０２の反転出力信号Ｑ２ｂが、ＮＭＯＳトランジスタ１２のゲートには、差動ラッチ回路５０４の反転出力信号Ｑ４ｂが接続されている。また、差動ラッチ回路５１１の差動対の他方は、ＮＭＯＳトランジスタ１３により構成され、ＮＭＯＳトランジスタ１３のゲートには、比較基準電圧Ｖｒ３が接続されている。比較基準電圧Ｖｒ３には、差動ラッチ回路５０２〜５０４、５１１の差動信号出力端子から出力されるハイレベル出力電圧、ロウレレベル出力電圧の中間電圧が印加される。
【００７３】
この差動ラッチ回路５１１は、クロック信号Ｃｋがハイレベルのとき、ＮＭＯＳトランジスタ１１、１２のいずれかのゲートにハイレベルが印加されると、非反転信号出力端子Ｑ１からロウレベル、反転出力端子Ｑ１ｂからハイレベルを出力し、ＮＭＯＳトランジスタ１１、１２のいずれのゲートにもロウレベルが印加されると、非反転信号出力端子Ｑ１からハイレベル、反転出力端子Ｑ１ｂからロウレベルを出力するＮＯＲ回路として機能する。また、この差動ラッチ回路５１１は、他の差動ラッチ回路５０２〜５０４と同様に保持部を備えているので、クロック信号Ｃｋが立ち下がると、クロック信号Ｃｋが立ち下がる直前の出力端子の論理レベルを保持部に保持するというラッチ回路としての機能も備えている。すなわち、差動ラッチ回路５１１は、ＮＯＲ回路機能付差動ラッチ回路として機能する。
【００７４】
このＮＯＲ回路機能付差動ラッチ回路５１１の出力は、差動ラッチ回路５０２と差動ラッチ回路５０４の出力論理の組み合わせにより状態が決まり、図１５の回路全体では、１／３分周回路として機能する。
【実施例７】
【００７５】
図６は、実施例７の１／７分周回路５２０の回路ブロック図である。実施例７の１／７分周回路は、実施例３の１／２分周回路１９０と１／２分周回路１９０の状態により分周比が制御される可変分周回路５１０Ａにより構成される。可変分周回路５１０Ａの差動出力信号が１／２分周回路１９０の差動クロック信号として供給されている。また、１／２分周回路１９０の非反転出力信号Ｑが可変分周回路５１０Ａの制御信号として接続されている。
【００７６】
可変分周回路５１０Ａは、論理演算機能付差動ラッチ回路５１１Ａの組み合わせ論理が実施例６の差動ラッチ回路５１１と異なっていることを除いて、実施例６の分周回路５１０と構成、動作はほぼ同一である。論理演算機能付差動ラッチ回路５１１Ａの差動対の一方は、ＮＭＯＳトランジスタ１４〜１６の３つのトランジスタにより構成されている。ＮＭＯＳトランジスタ１４と１５はそれぞれソースドレインが直列に接続され、直列に接続されたＮＭＯＳトランジスタ１４、１５と並列に、ＮＭＯＳトランジスタ１６のソースドレインが接続されている。なお、差動対の他方は、ゲートが比較基準電圧Ｖｒ３に接続されたＮＭＯＳトランジスタ１７により構成される。
【００７７】
上記構成により、差動ラッチ回路５１１Ａは、クロック信号Ｃｋがハイレベルのときに、ＮＭＯＳトランジスタ１４と１５のゲートが共にハイレベルとなるか、ＮＭＯＳトランジスタ１６のゲートがハイレベルとなる場合は、非反転信号出力端子よりロウレベル、反転信号出力端子よりハイレベルを出力し、ＮＭＯＳトランジスタ１４〜１６の論理が上記以外のときに、非反転信号出力端子よりハイレベル、反転信号出力端子よりロウレベルを出力する。
【００７８】
１／７分周回路５２０では、ＮＭＯＳトランジスタ１４のゲートは、全体の非反転出力信号Ｑ、ＮＭＯＳトランジスタ１６のゲートは可変分周回路５１０Ａの反転出力信号Ｑ４ｂに、ＮＭＯＳトランジスタ１５のゲートはＱ２ｂに接続されているので、可変分周回路５１０Ａは、全体の非反転出力端子Ｑの論理レベルによって、１／３分周と１／４分周を交互に繰り返し、これを１／２分周回路１９０によって１／２分周するので、全体で１／７分周回路が得られる。
【００７９】
以上、実施例３乃至実施例７で説明したように、差動ラッチ回路と差動論理回路とを組み合わせることにより、任意の分周比の分周回路を実現することができる。なお、差動論理回路には、図１５、図１６で説明したような組み合わせ論理回路とラッチ回路とを組み合わせた差動論理回路（５１１、５１１Ａ）を用いてもよいし、実施例１、２で説明した差動ラッチ回路と、実施例４による差動論理回路を用いてもよい。いずれの場合も、分周回路を構成する差動ラッチ回路、差動論理回路の電流源回路に流れる電流を制御可能な電流源回路と、差動信号出力端子の直流出力電圧が一定の電圧になるように制御する負荷制御回路とを備えているので、要求される動作速度に応じて、広い範囲で動作電流が変えられる任意の分周比の分周回路が得られる。
【実施例８】
【００８０】
上記実施例１乃至７で説明した差動論理回路（差動ラッチ回路、１／２分周回路を含む）を用いれば、従来になかったような広いレンジで電流源回路に流す電流を変えることが可能になる。ただし、電流源回路に流す電流を最適な電流値に設定するためには、電流値の調整が必要となる。実施例８は、この差動論理回路を周波数シンセサイザに用いた場合に、電流源回路に流す電流値を調整する機能を有する周波数シンサセイザと、周波数シンサセイザにおける動作電流調整方法の実施例である。
【００８１】
図１４は、実施例８による周波数シンセサイザ３００のブロック図である。図１に示す従来の周波数シンセサイザと構成、動作が同一である部分については、重複した説明を省略する。分周器２１０は、全部又は一部に実施例１乃至７の差動論理回路を用いている。また、実施例８では、分周器自体の基本的な機能、内部のブロック構成は、図３に示す従来の分周器の構成をそのまま用いることもできる。動作電流調整部３１０は、分周器２１０に用いられる差動論理回路の動作電流を好適な動作電流に調整する。また、制御電圧切り替えスイッチは、電圧制御発振器２００の発振周波数を制御する電圧Ｖｃｎｔにループフィルタの出力電圧ＶＬＰを与えるか、電圧制御発振器２００を発振周波数の上限で発振させる固定電圧Ｖｍａｘを与えるか切り替えるスイッチである。動作電流調整部３１０には、位相比較器２２０の基準周波数ともなるリファレンスクロックＣｒｅｆと電圧制御発振器２００の発振クロックを分周器２１０で分周したクロック信号Ｃｄｉｖが供給される。また、動作電流調整部３１０から制御電圧切り替えスイッチ３２０へスイッチの切り替え信号が接続されている。さらに、動作電流調整部３１０から分周器２１０の差動論理回路へ電流源回路の動作電流制御信号Ｉｃｏｎｔが接続されている。動作電流調整部３１０の内部は、カウンタ回路と、制御電圧切り替えスイッチ３２０と動作電流制御信号を出力する制御ロジックが設けられている。
【００８２】
次に、周波数シンセサイザ３００の動作電流調整動作について、図１５の動作電流設定方法の動作フロー図を用いて説明する。分周器２１０の動作電流の調整は、電源がオンしたときか、電圧制御発振器の最大周波数が変更になったとき等、周波数シンセサイザが動作していないときに行う（ステップＳ１）。以下に説明するように、動作電流調整動作中は、リファレンスクロックに同期した発振信号を出力することができないからである。
【００８３】
動作電流調整動作において、まず、動作電流調整部３１０を初期化し、動作電流調整部３１０に含まれる制御ロジックとカウンタをリセットする（ステッブＳ２）。すると、動作電流調整部３１０は、制御電圧切り替えスイッチ３２０をループフィルタループフィルタ出力ＶＬＰから定電圧側Ｖｍａｘに切り替える（ステップＳ３）。すると、制御電圧切り替えスイッチ３２０は、電圧制御発振器２００の発振周波数制御信号として、電圧制御発振器２００の発振周波数が最大となる定電圧Ｖｍａｘを制御電圧Ｖｃｎｔとして印加する（ステップＳ４）。次に、動作電流調整部３１０は、分周器２１０の動作電流を最大値に設定する。すると、電圧制御発振器２００は、最大発振周波数で発振し、分周器２１０は、その発振クロックを最高速で分周することになる（ステップＳ５）。次に、分周器２１０の分周したクロック信号ＣｄｉｖをリファレンスクロックＣｒｅｆを基準にカウンタでカウントし（ステップＳ６）、そのカウント値を動作電流調整部３１０に含まれるレジスタ１に記録する（ステップＳ７）。レジスタ１には、分周器２１０のクロック信号ＣｄｉｖのリファレンスクロックＣｒｅｆに対する比率がカウント値として記録される。このときは、分周器２１０の動作電流は最大に設定しているので、分周器２１０は誤りなく電圧制御発振器の発振するクロックを分周することができるので、レジスタ１に格納されるカウント値は正しい値である。
【００８４】
次に、動作電流調整部３１０は、分周器２１０の動作電流を１ステップ減少させる（ステップＳ８）。次に分周器２１０の分周したクロック信号ＣｄｉｖをリファレンスクロックＣｒｅｆを基準にカウンタでカウントする（ステップＳ９）、このカウント値と、ステップＳ７でセットレジスタ１に記憶してあるカウンタ値と比較し、分周器２１０が正常にクロックを分周できているか否かを判定する（ステップＳ１０）。分周器２１０が正常にクロックを分周できている場合は、ステップＳ８へ戻り、さらに分周器２１０の動作電流を減少させる。分周器２１０の動作電流を減少させるにつれて、分周器２１０の分周できる周波数の上限は低下するので、何回かこのループを繰り返すうちに、レジスタ１のカウント値と、カウンタのカウント値が不一致になる。そこで、分周器２１０を最大周波数で分周するために必要な分周器に流す動作電流がわかるので、マージンをとった上、調整が終わった後に、分周器２１０に流す動作電流を決定し、分周器２１０の動作電流を固定する（ステップＳ１１）。
【００８５】
さらに、動作電流調整部は、制御電圧切り替えスイッチを定電圧Ｖｍａｘからループフィルタ２３０の出力電圧ＶＬＰに切り替え動作電流の調整処理を完了させる（ステップＳ１２）。
【００８６】
なお、特許文献１には、ＰＬＬの動作状態等によって、あらかじめ決められた電流の設定値に従って、分周回路の動作電流を変えることが記載されているが、特許文献１は、電流の設定値を調整するものではない。
【００８７】
また、実施例５は、実施例１乃至実施例４の差動論理回路に限られず、動作電流を変えることのできる分周器を備えた周波数シンセサイザに適用できることは言うまでもない。
【００８８】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８９】
１００、１００−１、１００−２、５０１〜５０４、９００、９００−１、９００−２：差動ラッチ回路（差動論理回路）
１１０：差動対
１２０：保持部
１３０：電流源回路
１４０：スイッチ回路
１５０：負荷回路
１６０、１６０Ａ：負荷制御回路
１６１：定電圧制御ループ
１７０：（電流出力型）差動増幅回路
１７０Ａ：電圧出力型差動増幅回路（［電圧出力型］演算増幅回路、オペアンプ）
１９０、９９０：（１／２）分周回路
２００：電圧制御発振器（ＶＣＯ）
２１０、９１０、９１１：分周器
２２０：位相比較器及びチャージポンプ回路
２３０：ループフィルタ
３００：分周回路動作電流調整部
３１０：制御電圧切り替えスイッチ
４００：差動論理回路
４１０、４１０Ａ：差動論理部
５００：１／４分周回路
５１０：１／３分周回路
５１０Ａ：可変分周回路
５１１、５１１Ａ：組み合わせ論理演算機能付差動ラッチ回路（差動論理回路）
５２０：１／７分周回路
９１２：固定分周器
９１３：プリスケーラ
９１４：プログラムカウンター
９１５：制御入力端子
９２１：第１の位相比較器
９２２：チャージポンプ
９２３：第２の位相比較器
９２４：電流制御回路
９３０：電流源
Ｍ１〜Ｍ７、Ｍ１１〜Ｍ１７、Ｍ２１〜Ｍ２４：ＮチャンネルＭＯＳトランジスタ
Ｍ８、Ｍ９、Ｍ１８、Ｍ１９：ＰチャンネルＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ１１〜Ｒ１４、Ｒａ、Ｒｂ：抵抗
Ｃｋ：非反転クロック入力端子
Ｃｋｂ：反転クロック入力端子
Ｄ、Ｄ−１、Ｄ−２：非反転データ入力端子
Ｄｂ、Ｄ−１ｂ、Ｄ−２ｂ：反転データ入力端子
Ｄ１、Ｄ２：非反転データ入力ノード
Ｄ１ｂ、Ｄ２ｂ：反転データデータ入力ノード
ＧＮＤ：グランド（接地）
Ｑ：非反転データ出力端子
Ｑｂ：反転データ出力端子
ＶＤＤ：電源
Ｖｏ：出力電圧入力端子から入力する電圧（差動出力端子の直流出力電圧）
Ｖｃ：制御電圧出力端子から出力する電圧（負荷回路の制御電圧）
Ｃｄｉｖ：分周クロック信号
Ｃｒｅｆ：リファレンスクロック信号
Ｑ１、Ｑ２：非反転出力ノード
Ｑ１ｂ、Ｑ２ｂ：反転出力ノード
Ｉｃｏｎｔ：電流制御信号
Ｎｖｃ：負荷回路の電圧制御ノード
Ｎｖｏ：直流出力電圧検出ノード
Ｖｒ１：第１の基準電圧
Ｖｒ２：第２の基準電圧
Ｖｒ３：比較基準電圧信号
ＶＬＰ：位相比較器で比較した位相差に基づく電圧信号
Ｖｍａｘ：電圧制御発振器の発振周波数が最大値となる定電圧信号
Ｖｃｏｎｔ：電圧制御発振器の制御電圧
【特許請求の範囲】
【請求項１】
複数の論理信号を入力し、論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、
前記差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、
前記差動信号出力端子に接続された負荷回路と、
前記負荷回路に接続され、前記一対の差動信号出力端子の直流出力電圧が一定の電圧になるように前記負荷回路の負荷を制御する負荷制御回路と、
を備えることを特徴とする差動論理回路。
【請求項２】
前記差動論理部が、
複数の論理信号をデータ信号として入力し、前記一対の差動信号出力端子に接続された差動対と、
前記差動信号出力端子の状態を保持する保持部と、
一対の差動論理信号を差動クロック信号として入力し、前記差動クロック信号に基づいて、前記差動対又は前記保持部を選択的に前記電流源回路へ接続するスイッチ回路と、
を備え、
データラッチとして機能することを特徴とする請求項１記載の差動論理回路。
【請求項３】
前記差動クロック信号として入力する一対の差動論理信号を第１対の差動論理信号としたときに、前記差動対には、第２対の差動論理信号がデータ信号として入力することを特徴とする請求項２記載の差動論理回路。
【請求項４】
前記差動対の一方が前記複数の論理信号をそれぞれ入力する複数のトランジスタにより構成されると共に、前記差動対の他方が比較基準電圧信号を入力するトランジスタにより構成され、
前記複数の論理信号による組み合わせ論理演算を行った結果を前記差動信号出力端子から出力する組み合わせ論理演算機能付データラッチとして機能することを特徴とする請求項２記載の差動論理回路。
【請求項５】
前記負荷回路は、電源と前記一対の差動信号出力端子との間に接続された能動負荷回路を含み、
前記負荷制御回路は、前記一対の差動信号出力端子の中間電圧が第一の差動入力端子に入力し、基準電圧信号が第二の差動入力端子に入力する差動増幅回路を備え、前記差動増幅回路は、前記中間電圧と前記基準電圧との電位差に基づいて前記能動負荷回路を制御することを特徴とする請求項１乃至４いずれか１項記載の差動論理回路。
【請求項６】
前記負荷制御回路は、前記一対の差動信号出力端子間に直列に接続された抵抗値の等しい第１抵抗と第２抵抗を含み、前記第１抵抗と第２抵抗との接続点の電圧が前記中間電圧として前記第一の差動入力端子に入力されていることを特徴とする請求項５記載の差動論理回路。
【請求項７】
前記差動増幅回路は、電流出力型差動増幅回路であり、前記電流出力型差動増幅回路の出力端子が前記能動負荷回路の制御端子に接続されると共に、前記基準電圧を第１の基準電圧としたときに、第２の基準電圧と前記制御端子との間に接続された第３抵抗と、前記制御端子と接地との間に接続された第４抵抗とをさらに備えることを特徴とする請求項５又は６記載の差動論理回路。
【請求項８】
前記差動増幅回路の電圧出力端子が前記能動負荷回路の制御端子に接続されていることを特徴とする請求項５又は６記載の差動論理回路。
【請求項９】
前記差動論理部が、それぞれ異なる差動信号を入力する複数の差動対を組み合わせて構成されていることを特徴とする請求項１記載の差動論理回路。
【請求項１０】
請求項２乃至４いずれか１項記載の差動論理回路である差動ラッチ回路が、前段の前記差動信号出力端子が後段の前記論理信号として入力し、後段のいずれかの前記差動信号出力端子が初段の前記論理信号として入力するように複数縦続接続され、前記複数縦続接続された差動ラッチ回路に共通に前記差動クロック信号が与えられ、前記差動クロック信号に同期して分周することを特徴とする分周回路。
【請求項１１】
前記負荷制御回路が前記複数の差動ラッチ回路で共通に設けられていることを特徴とする請求項１０記載の分周回路。
【請求項１２】
それぞれ請求項２又は３記載の差動論理回路である第１の差動ラッチ回路と第２の差動ラッチ回路とを備え、
前記第１の差動ラッチ回路と第２の差動ラッチ回路は、
前記クロック信号の位相が反転して共通に接続され、
前記第１の差動ラッチ回路の前記一対の差動出力端子が前記第２の差動ラッチ回路の一対の差動信号入力端子に接続され、
前記第２の差動ラッチ回路の前記一対の差動出力端子が前記第１の差動ラッチ回路の一対の差動信号入力端子に接続され、
前記第１の差動ラッチ回路と前記第２の差動ラッチ回路で前記負荷制御回路が共通に設けられていることを特徴とする分周回路。
【請求項１３】
電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する分周器と、
前記分周器で分周したクロック信号とリファレンスクロック信号との位相を比較する位相比較器と、
を備え、前記位相比較器で比較した位相差に基づいて、前記電圧制御発振器の電圧を制御して前記電圧制御発振器を所望の周波数で発振させる周波数シンセサイザにおいて、
前記分周器が請求項１乃至９いずれか１項記載の差動論理回路を含み、
前記電圧制御発振器の発振周波数を制御する信号として、前記位相比較器で比較した位相差に基づく電圧信号を与えるか、前記電圧制御発振器の発振周波数が最大周波数となる定電圧信号を与えるか切り替える制御電圧切り替えスイッチと、
前記制御電圧切り替えスイッチを定電圧信号側に切り替えて、前記電圧制御発振器を前記最大周波数となる発振周波数で発振させると共に、前記差動論理回路の前記電流源回路に流す前記電流の大きさを変化させながら前記分周器の出力周波数を評価し、その評価結果に基づいて、前記制御電圧切り替えスイッチを前記位相比較器で比較した位相差に基づく電圧信号に切り替えたときに前記電流源回路に流す電流の大きさを決定する動作電流調整部と、
をさらに、備えることを特徴とする周波数シンセサイザ。
【請求項１】
複数の論理信号を入力し、論理演算を行ってその結果を一対の差動信号出力端子から出力する差動論理部と、
前記差動論理部に電流を供給する電流源回路であって前記電流の大きさが制御可能な電流源回路と、
前記差動信号出力端子に接続された負荷回路と、
前記負荷回路に接続され、前記一対の差動信号出力端子の直流出力電圧が一定の電圧になるように前記負荷回路の負荷を制御する負荷制御回路と、
を備えることを特徴とする差動論理回路。
【請求項２】
前記差動論理部が、
複数の論理信号をデータ信号として入力し、前記一対の差動信号出力端子に接続された差動対と、
前記差動信号出力端子の状態を保持する保持部と、
一対の差動論理信号を差動クロック信号として入力し、前記差動クロック信号に基づいて、前記差動対又は前記保持部を選択的に前記電流源回路へ接続するスイッチ回路と、
を備え、
データラッチとして機能することを特徴とする請求項１記載の差動論理回路。
【請求項３】
前記差動クロック信号として入力する一対の差動論理信号を第１対の差動論理信号としたときに、前記差動対には、第２対の差動論理信号がデータ信号として入力することを特徴とする請求項２記載の差動論理回路。
【請求項４】
前記差動対の一方が前記複数の論理信号をそれぞれ入力する複数のトランジスタにより構成されると共に、前記差動対の他方が比較基準電圧信号を入力するトランジスタにより構成され、
前記複数の論理信号による組み合わせ論理演算を行った結果を前記差動信号出力端子から出力する組み合わせ論理演算機能付データラッチとして機能することを特徴とする請求項２記載の差動論理回路。
【請求項５】
前記負荷回路は、電源と前記一対の差動信号出力端子との間に接続された能動負荷回路を含み、
前記負荷制御回路は、前記一対の差動信号出力端子の中間電圧が第一の差動入力端子に入力し、基準電圧信号が第二の差動入力端子に入力する差動増幅回路を備え、前記差動増幅回路は、前記中間電圧と前記基準電圧との電位差に基づいて前記能動負荷回路を制御することを特徴とする請求項１乃至４いずれか１項記載の差動論理回路。
【請求項６】
前記負荷制御回路は、前記一対の差動信号出力端子間に直列に接続された抵抗値の等しい第１抵抗と第２抵抗を含み、前記第１抵抗と第２抵抗との接続点の電圧が前記中間電圧として前記第一の差動入力端子に入力されていることを特徴とする請求項５記載の差動論理回路。
【請求項７】
前記差動増幅回路は、電流出力型差動増幅回路であり、前記電流出力型差動増幅回路の出力端子が前記能動負荷回路の制御端子に接続されると共に、前記基準電圧を第１の基準電圧としたときに、第２の基準電圧と前記制御端子との間に接続された第３抵抗と、前記制御端子と接地との間に接続された第４抵抗とをさらに備えることを特徴とする請求項５又は６記載の差動論理回路。
【請求項８】
前記差動増幅回路の電圧出力端子が前記能動負荷回路の制御端子に接続されていることを特徴とする請求項５又は６記載の差動論理回路。
【請求項９】
前記差動論理部が、それぞれ異なる差動信号を入力する複数の差動対を組み合わせて構成されていることを特徴とする請求項１記載の差動論理回路。
【請求項１０】
請求項２乃至４いずれか１項記載の差動論理回路である差動ラッチ回路が、前段の前記差動信号出力端子が後段の前記論理信号として入力し、後段のいずれかの前記差動信号出力端子が初段の前記論理信号として入力するように複数縦続接続され、前記複数縦続接続された差動ラッチ回路に共通に前記差動クロック信号が与えられ、前記差動クロック信号に同期して分周することを特徴とする分周回路。
【請求項１１】
前記負荷制御回路が前記複数の差動ラッチ回路で共通に設けられていることを特徴とする請求項１０記載の分周回路。
【請求項１２】
それぞれ請求項２又は３記載の差動論理回路である第１の差動ラッチ回路と第２の差動ラッチ回路とを備え、
前記第１の差動ラッチ回路と第２の差動ラッチ回路は、
前記クロック信号の位相が反転して共通に接続され、
前記第１の差動ラッチ回路の前記一対の差動出力端子が前記第２の差動ラッチ回路の一対の差動信号入力端子に接続され、
前記第２の差動ラッチ回路の前記一対の差動出力端子が前記第１の差動ラッチ回路の一対の差動信号入力端子に接続され、
前記第１の差動ラッチ回路と前記第２の差動ラッチ回路で前記負荷制御回路が共通に設けられていることを特徴とする分周回路。
【請求項１３】
電圧制御発振器と、
前記電圧制御発振器の出力信号を分周する分周器と、
前記分周器で分周したクロック信号とリファレンスクロック信号との位相を比較する位相比較器と、
を備え、前記位相比較器で比較した位相差に基づいて、前記電圧制御発振器の電圧を制御して前記電圧制御発振器を所望の周波数で発振させる周波数シンセサイザにおいて、
前記分周器が請求項１乃至９いずれか１項記載の差動論理回路を含み、
前記電圧制御発振器の発振周波数を制御する信号として、前記位相比較器で比較した位相差に基づく電圧信号を与えるか、前記電圧制御発振器の発振周波数が最大周波数となる定電圧信号を与えるか切り替える制御電圧切り替えスイッチと、
前記制御電圧切り替えスイッチを定電圧信号側に切り替えて、前記電圧制御発振器を前記最大周波数となる発振周波数で発振させると共に、前記差動論理回路の前記電流源回路に流す前記電流の大きさを変化させながら前記分周器の出力周波数を評価し、その評価結果に基づいて、前記制御電圧切り替えスイッチを前記位相比較器で比較した位相差に基づく電圧信号に切り替えたときに前記電流源回路に流す電流の大きさを決定する動作電流調整部と、
をさらに、備えることを特徴とする周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−１５５４５２（Ｐ２０１１−１５５４５２Ａ）
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願番号】特願２０１０−１５２１９（Ｐ２０１０−１５２１９）
【出願日】平成２２年１月２７日（２０１０．１．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願日】平成２２年１月２７日（２０１０．１．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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