【課題】消費電力及びクロックスキューが小さく、かつ、大規模な半導体集積回路においても、クロック信号を供給するクロック駆動セルの負荷容量が小さいクロック分配回路を提供する。
【解決手段】機能ブロック１００の領域１０，２０にそれぞれ、第１の方向に延びるクロック基幹配線１１，２１、第２の方向に延びるクロック支線配線群１２，２２、およびクロック駆動セル１３，２３が、それぞれ配置されている。領域１０のクロック同期セル群１４は、クロック基幹配線１１またはクロック支線配線群１２と接続されている一方、領域２０のクロック同期セル群２４は、クロック基幹配線２１またはクロック支線配線群２２と接続されている。クロック基幹配線１１，２１は、第１の方向においてクロック支線配線群１２，２２が存在する範囲に限って延びている。 （もっと読む）

【課題】ＩＲＤｒｏｐやＥＭＩの低減等が可能な半導体集積回路の設計方法等を提供する。
【解決手段】この半導体集積回路の設計方法は、複数のリーフセルを複数のグループにグループ分けするステップと、複数のグループの各々に対して、クロック信号の入り口としての代表セルを設けるステップと、複数のグループの各々に対して、代表セルとリーフセルの各々との間のクロック信号の遅延が略同等になるように、代表セル及びリーフセルをグループ配置領域内に配置するステップと、複数のグループをレイアウト領域内に配置するステップと、複数のグループにクロック信号を供給するためのクロックルートセルと複数のグループ内の代表セルとの間にクロックツリーシンセシスを行うステップと、を含む。 （もっと読む）

【課題】マスタの第１のデバイスからスレーブの第２のデバイスに確実且つ容易にアクセスすることである。
【解決手段】バスコントローラＦＰＧＡ１と、バスコントローラＦＰＧＡ１と通信接続され、ライトクロック信号ＷＣＬＫが一線路で順に伝送される複数のローカルＦＰＧＡ２１〜２４と、を備え、バスコントローラＦＰＧＡ１からのライトクロック信号ＷＣＬＫの線路が最も長いローカルＦＰＧＡ２４は、リードクロック信号ＲＣＬＫを出力して他のローカルＦＰＧＡ２３〜２１を一線路で順に介してバスコントローラＦＰＧＡ１に伝送し、各ローカルＦＰＧＡ２１〜２４は、リードクロック信号ＲＣＬＫに同期して入力信号を出力してバスコントローラＦＰＧＡ１へ伝送し、各ローカルＦＰＧＡ２１〜２４及びバスコントローラＦＰＧＡ１の間のリードクロック信号ＲＣＬＫの線路長と、前記入力信号の線路長とが等しい。 （もっと読む）

【課題】半導体集積回路に設けられた複数のクロックドメイン間でタイミング調整を容易に行うこと。
【解決手段】位相の異なる複数のクロックを供給可能なクロック生成部と、クロック生成部からクロックが供給され、供給されたクロックを対応するフリップフロップ群に供給する複数のクロックドメイン、及びフリップフロップ群を有する論理回路部とを備えた半導体集積回路における、複数のクロックドメイン間のクロックタイミングの差異を調整するクロックタイミング調整方法である。クロックタイミング調整方法では、複数のクロックドメインの各レイテンシを抽出し、抽出した各レイテンシに基づいて、クロック生成部で生成される複数のクロックの内、各クロックドメインに供給するクロックの位相を決定し、決定されたクロックでは調整できない、複数のクロックドメインのレイテンシ差を調整するためのクロックバッファの数を決定する。 （もっと読む）

【課題】
ばらつきによるクロックスキューの増大を抑止する装置、方法の提供。
【解決手段】
クロックツリーの分岐がツリー末端側に近く位置するように、クロックツリーの構成を変更する。 （もっと読む）

【課題】 クロックによる過渡電流の集中を防ぐことで、不要輻射を抑える。
【解決手段】 １チップのＡＳＩＣを構成する回路で少なくとも同一クロックで駆動されるブロックは、複数ブロックに分割され、当該ＡＳＩＣのクロック入力端子からのクロックの伝播遅延が各ブロック毎に互いに異なるように、当該クロック入力端子から、各ブロックのクロック入力端子までのクロックのデレーを、その間に挿入されるクロックバッファのゲートのデメンジョン（ゲート幅、ゲート長）を変更してタイミング調整設計を行い、その結果を用いてブロックのレイアウト及び配線が行われる様にＡＳＩＣを提供する。 （もっと読む）

【課題】 本発明は、出力パルスの幅を確保しつつ、従来に比べ実装面積と消費電力を削減したパルス発生装置を提供することを目的とする。
【解決手段】 本発明のパルス発生装置は、クロック信号ＣＫの入力を受け付け、クロック・スキューの吸収、インピーダンス変換等を行い生成した信号ＩＮを出力するクロックバッファ１０１と、それぞれが、２入力ＡＮＤ素子から成り、信号ＩＮと、信号ＩＮ＿Ｂとの入力を受け付けて当該２信号の論理積をとることにより生成した信号ＯＵＴを生成するパルス発生回路１０２、１０３と、信号ＩＮの入力を受け付け、入力された信号ＩＮに所定時間の遅延を生じさせ、反転させることにより生じた信号ＩＮ＿Ｂをパルス発生回路１０２及び１０３の双方に対し出力する遅延回路１０８とから成る。 （もっと読む）