半導体集積回路装置
【課題】チップ面積と遅延時間の増大を抑えつつ、漏れ電流を削減するMOSFETによる半導体集積回路
【解決手段】
回路内のMOSFETのチャネル長を調整し、チップ面積と遅延時間の増加を抑えつつ漏れ電流を削減することを特徴とする。回路内にある直列に接続された2つ以上の同一導電型のMOSFETのうち、大きなドレイン・ソース間電圧の絶対値|VDS|が加わるMOSFETのチャネル長を他のMOSFETのチャネル長よりも大きくすることによって、漏れ電流を削減する。
【解決手段】
回路内のMOSFETのチャネル長を調整し、チップ面積と遅延時間の増加を抑えつつ漏れ電流を削減することを特徴とする。回路内にある直列に接続された2つ以上の同一導電型のMOSFETのうち、大きなドレイン・ソース間電圧の絶対値|VDS|が加わるMOSFETのチャネル長を他のMOSFETのチャネル長よりも大きくすることによって、漏れ電流を削減する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直列接続されたMOSFETを含む半導体集積回路に関するものである。
【背景技術】
【0002】
今日、小型・小電力でかつ高速な回路が求められるなか、半導体集積回路を構成するMOSFETの微細化が進んでいる。しかし、微細化によってMOSFETの漏れ電流が無視できなくなってきている。MOSFETの漏れ電流は、本来のトランジスタとしてのドレイン電流に加えてドレイン、ゲート、ソース、基板端子間に流れる電流である。
これらの漏れ電流は、回路の動作時の消費電力を増やすだけでなく、回路の静止(待機)状態においても不要な電流を増加させ、とくに、電池を電源とするシステムで深刻な問題となっている。
【0003】
一方、CMOS論理回路の設計においては、あらかじめNANDやNORなどの基本的論理回路を標準的なセルとして用意しておき、これらを半導体チップ条に配置、配線することによって論理回路を実現する、スタンダードセル方式が一般的に用いられている。従来、こうしたスタンダードセル方式の集積回路において、デバイス構造、回路構成、システム設計での対策を組み合わせて漏れ電流の低減を図っているが、特別なトランジスタや回路を必要とし、複雑な制御回路やチップ面積の増大を伴うという問題がある。
【0004】
図12に従来技術例1を示す。NMOSFET(N01)、は待機時の電流遮断用のトランジスタであり、高いしきい値電圧を持つ。ドレイン側に接続された論理回路を動作させる場合には、N01のゲート電圧をしきい値電圧以上として導通させ、論理回路の静止(待機)時には、N01のゲート電圧を下げて遮断状態とする。このときの電源(VDD)からグランド(GND)までの漏れ電流は、主にN01を経由する。漏れ電流はしきい値電圧が高いほど減少するため、N01の漏れ電流は少なく回路全体の待機時の電流も低減できる。しかし、本来は不必要なN01を追加する必要があり、その導通・遮断の状態を制御する回路も必要となる。さらに、N01が導通と遮断の状態変化の際に回路が不安定になるため、その対策も必要である。
【0005】
図13に従来技術例2を示す。CMOS論理回路はPMOSFETとNMOSFETとを相補型に組み合わせて形成される。PMOSFETはn形基板(またはウェル)内に、NMOSFETはp形基板(またはウェル)内にそれぞれ形成される。基板(またはウェル)の電位によってMOSFETしきい値電圧を変えることができることを利用して、待機時にはしきい値電圧を上昇させるように基板(またはウェル)電位を変化させることによって、回路全体の待機時の電流も低減できる。しかし、基板(またはウェル)の電位を検出し制御するための回路を追加する必要があり、チップ面積が増大する。
【0006】
上記2例のいずれにおいても、CMOS論理回路は通常のスタンダードセル方式を使用しているが、個々のセルでの漏れ電流は低減されておらず、特別なトランジスタや回路を必要とし、複雑な制御回路やチップ面積の増大を伴い、歩留まり低下やコストの上昇の問題があった。また、状態の変化時には、回路が安定するまでに時間がかかるため回路性能が悪化する。
【特許文献1】特開平08-321763 電力制御機能を有する論理回路
【特許文献2】特開2000-339047 半導体集積回路装置
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、上記実情に鑑みて成されたものであって、チップ面積と遅延時間の増大を抑えつつ、漏れ電流を削減するMOSFETによる半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために成された本発明による漏れ電流を削減するMOSFETによる半導体集積回路は、n個(nは2以上の自然数)の直列接続された同一導電型MOSFETで構成される回路において、a番目(aは1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSa|、そのチャネル長をLa、b番目(bはaと異なる1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSb|、そのチャネル長をLbとし、|VDSa|>|VDSb|の関係にある少なくとも1つ以上のaとbの組合せについて、チャネル長をLa>Lbとすることを特徴とする。
【発明の効果】
【0009】
本発明の半導体集積回路は、回路内にある直列に接続された2つ以上の同一導電型のMOSFETのうち、大きなドレイン・ソース間電圧の絶対値|VDS|が加わるMOSFETのチャネル長を他のMOSFETのチャネル長よりも大きくすることによって、漏れ電流を削減できる。このため、特別なトランジスタや複雑な制御回路が不要であり、チップ面積もほとんど増大しないという利点がある。
【発明を実施するための最良の形態】
【0010】
MOSFETによる半導体集積回路において、回路内にある直列に接続された2つ以上の同一導電型のMOSFETのうち、大きなドレイン・ソース間電圧の絶対値|VDS|が加わるMOSFETのチャネル長を他のMOSFETのチャネル長よりも大きくすることによって、チップ面積と遅延時間の増大を抑えつつ、漏れ電流の削減を実現する。
【0011】
一般に、微細化されたMOSFETでは、サブスレッショルド電流、ゲート漏れ電流、GIDL(Gate Induced Drain Leakage)が主な漏れ電流の原因である。本発明で対象とするのは、主に、サブスレッショルド電流ISTであり、下記の数式1式で表される。数式1のしきい値電圧VTは、数式2で表すことができる。
【0012】
【数1】
【0013】
【数2】
【0014】
ここで、λb、λdはそれぞれ、基板バイアス効果およびDIBL(Draun Induced Barrier Lowering)効果による係数である。微細化によって、λdの影響が大きくなるため、しきい値電圧は|VDS|が大きくなると低下する。そのため、サブスレッショルド電流が増大し、ゲート電圧がゼロの場合でもドレインからの漏れ電流が増加する。DIBL効果は、チャネル長が大きくなると小さくなるため、|VDS|の大きいMOSFETのチャネル長を大きくすれば、サブスレッショルド電流による漏れ電流を低減できる。
【0015】
集積回路には、通常、複数のMOSFETを直列接続した回路が含まれる。直列接続されたMOSFETは、それぞれ異なるドレイン・ソース間電圧の絶対値|VDS|を持つ。したがって、直列接続されたMOSFETの中で|VDS|が大きくなるMOSFETのチャネル長を他のMOSFETより大きくすることで、集積回路の漏れ電流を低減することができる。
【実施例1】
【0016】
図1は、本発明回路の1実施例であって、一般的に使用される論理回路の中に含まれるn個の直列接続されたNMOSFET回路である。ここで、nは2以上の自然数である。a番目(aは1からnまでの任意の自然数)のMOSFET(Na)のドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSa|、チャネル長をLaとする。b番目(bはaと異なる1からnまでの任意の自然数)のMOSFET(Nb)のドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSb|、チャネル長をLbとする。N1のドレイン側の電位をV1、Nnのソース側の電位をV2とし、V1>V2とする。本発明は、|VDSa|>|VDSb|の関係にある少なくとも1つ以上のaとbの組合せについて、チャネル長をLa>Lbとすることを特徴としている。
【0017】
この直列接続されたNMOSFET回路の漏れ電流が問題となるのは、ゲート電圧X1〜Xnのうち少なくとも1つ以上がLowレベル(NMOSFETを遮断状態にする電圧)となるときであり、各NMOSFETのドレイン・ソース間に加わる電圧の絶対値|VDS|は、ゲート電圧の組合せによって異なる。この回路では、X1だけがLowレベルの場合のN1が最も大きな|VDS|を持つ。したがって、本実施例では、少なくとも、N1のチャネル長L1を他のNMOSFETのチャネル長よりも大きくすることで漏れ電流を削減できる。直列接続されたNMOSFET全体についても、チャネル長を|VDS|に応じて変更することで、さらに漏れ電流を低減することができる。
【0018】
図2は、図1のNMOSFETをPMOSFETに置き換えた場合の一実施例であって、PMOSFET(P1)のチャネル長を他のPMOSFETより大きくすることでサブスレッショルド電流を低減することができる。直列接続されたPMOSFET全体についても、チャネル長を|VDS|に応じて変更することで、さらに漏れ電流を低減することができる。
【0019】
図3は、スタンダードセル方式のCMOS論理回路で一般的に使用されるn入力NAND回路についての実施例である。ここで、nは2以上の自然数である。並列に接続されたn個のPMOSFETと直列に接続されたn個のNMOSFETから構成される。本発明の回路では、このn入力NAND回路の直列接続されたn個のNMOSFETのうち、|VDS|が最大となるN1のチャネル長を他のNMOSFETよりも大きくし、漏れ電流を低減できる。
【0020】
CMOS論理回路では、入力電圧がしきい値を越える変化をしなければ、VDDからGNDに向かう電流経路はいずれかのMOSFETで遮断され、CMOS論理回路の出力は“High”または“LOW”のどちらかの状態に静止し、漏れ電流は極めて小さくなるが、MOSFETの微細化にともない、ゲート電圧を遮断状態となるようにしても漏れ電流が増大する。しかし、本発明によれば、図1で説明した理由によって、漏れ電流を低減することができる。
【0021】
また、CMOS論理回路のセルのためのマスクパターンを設計する場合、通常、直列より並列のMOSFETのほうがセル上の面積が大きくなるため、上記のように直列接続されたMOSFETのうち一部のチャネル長を大きくしても、ほとんどの場合、セル面積は増加しない。
【0022】
また、MOSFETのチャネル長を大きくすると電流駆動能力が低下し、論理回路の遅延時間が増加する。しかし、微細MOSFETのサブスレッショルド電流は、チャネル長に対して急激に減少するため、チャネル長の増加分を適切な値とすれば、遅延時間の増加を回路全体の性能を損なわない範囲に抑えて、漏れ電流を低減することができる。
【0023】
図4は、スタンダードセル方式のCMOS論理回路で一般的に使用されるn入力NOR回路についての実施例である。図3の実施例と同様、本発明では、直列接続されたn個のPMOSFETのうち、|VDS|が最大となるP1のチャネル長を他のPMOSFETよりも大きくし、漏れ電流を低減することができる。
【0024】
図5は、スタンダードセル方式のCMOS論理回路で一般的に使用される複合ゲートと呼ばれる回路についての実施の一例である。この場合、直列接続されたNMOSFETの組合せには、第一の直列接続1(N1、N3、N4)、 第二の直列接続2(N1、N2)と第三の直列接続3(N3、N4)が存在する。同時に直列接続されたPMOSFETの組合せには、第四の直列接続4(P2、P3)と第五の直列接続5(P2、P4)が存在する。本発明では、それぞれの同一導電型の直列の組合せの一部または全部において、|VDS|が大きくなるMOSFETのチャネル長を他のMOSFETよりも大きくし、漏れ電流を低減することができる。
【0025】
このように、本発明によれば、複雑な回路であっても、同一導電型で2つ以上が直列接続されたMOSFETの組合せにおいて、|VDS|が大きくなるMOSFETのチャネル長を他のMOSFETよりも大きくし、漏れ電流を低減することができる。この場合、該当するすべてのMOSFETのチャネル長を大きくする必要はなく、少なくとも1つ以上のMOSFETのチャネル長を大きくしてもよい。また、各MOSFETチャネル長の値も同一である必要はない。
【0026】
以下、上記実施例の図3の回路でn=3とした場合、すなわち、図6に示す3入力NANDのサンプル回路のシミュレーションおよび試作・測定結果について述べる。サンプル回路の試作は90ナノメートル・ルールのCMOSプロセスで行った。電源電圧は1.0Vであり、一般の論理回路と同様に、Highレベルを1.0V、Lowレベルを0Vに対応させる。
【0027】
シミュレーションおよび試作・測定に用いた3入力NAND回路を図6に示す。3入力NAND1つあたりの遅延時間と漏れ電流は小さいため、図7に示すように、1000段の同一の回路を接続したテスト回路を用いた。この回路は、リングオシレータとNANDチェーンの2種類の構成をマルチプレクサ・スイッチで切り替えることができる。リングオシレータの構成では、NANDnの出力をNAND1の入力へ帰還させることによって、自励発振する。この発振周波数fを測定し、下記の数式3よりNAND1段あたりの遅延時間を求めることができる。
【0028】
【数3】
【0029】
また、マルチプレクサ・スイッチで切り替えることで、NAND1の入力を外部から制御することができ、NANDの入力をHighまたはLowの値に固定することができ、静止状態での漏れ電流の測定が可能である。
【0030】
それぞれのNANDの出力は次段のNANDの図6のN1のゲート電極へ接続されており、N2、N3のゲート電圧は外部から制御することができる。NAND回路の静止状態での漏れ電流が、直列接続されたNMOSFETの漏れ電流によって支配されるのは、入力(X1、X2、X3)の電圧の組合せが(High,High,High)以外の場合である。そのうち、直列接続されたNMOSFETの漏れ電流が最も大きくなるのは、入力電圧の組合せが(Low,High,High)のときである。表1は、このときの各NMOSFETの|VDS|のシミュレーション結果を示しており、N1の|VDS|が最も大きい。したがって、少なくともN1のチャネル長を他のNMOSFETよりも大きくすれば、漏れ電流を低減できることがわかる。
【0031】
【表1】
【0032】
図6の回路構成で、N1のチャネル長Lを0.10、0.11、0.15、0.20μmとした4種類のテスト回路を試作・測定した結果をシミュレーション結果とともに以下に示す。ここで、Lの値はフォトマスク設計上の値であり、0.10μmが最小設計値である。ロット1およびロット2のウエハ各1枚の中の5チップでの測定結果を示す。
【0033】
図8は、ロット1において、入力電圧の組合せが(0,1,1)のときのNAND回路の漏れ電流のN1のチャネル長L依存性を示す。Lを0.10から0.11μmへ大きくすることで漏れ電流は約22%低減している。0.11μmよりも大きくしても漏れ電流が減らないのはサブスレッショルド電流以外の漏れ電流成分が優勢になるためである。
【0034】
図9は、ロット2の同様の測定結果である。ロット2では、漏れ電流が約40%削減されている。
【0035】
図10は、ロット1におけるN1のチャネル長Lと遅延時間tdの関係を示す。Lを0.10から0.11μmへ大きくすることで、約5%遅延時間が増加しているが、漏れ電流の削減効果のほうが大きいことがわかる。図○は、ロット2におけるN1のチャネル長Lと遅延時間tdの関係を示す。ロット2においても、Lを0.10から0.11μmへ大きくすることによる遅延時間の増加は約6%であり、漏れ電流の削減効果のほうが大きい。
【0036】
図11は、図6の3入力NANDのフォトマスク設計の一例の模式図である。N1のチャネル長Lを0.10から0.20μmまで大きくしたとしても、スタンダードセル方式の設計としては、まったくセル面積は増加しない。
【図面の簡単な説明】
【0037】
【図1】n個の直列接続されたNMOSFET回路での実施方法を示した説明図である。(実施例1)
【図2】n個の直列接続されたPMOSFET回路での実施方法を示した説明図である。(実施例2)
【図3】n入力NAND回路での実施方法を示した説明図である。(実施例3)
【図4】n入力NOR回路での実施方法を示した説明図である。(実施例4)
【図5】複合ゲート回路での実施方法を示した説明図である。(実施例5)
【図6】3入力NAND回路での実施方法を示した説明図である。
【図7】3入力NAND回路での実施方法の検証のためのテスト回路を示した説明図である。
【図8】3入力NAND回路でのテスト回路のロット1の漏れ電流の実測とシミュレーションの結果を示した図である。
【図9】3入力NAND回路でのテスト回路のロット2の漏れ電流の実測とシミュレーションの結果を示した図である。
【図10】3入力NAND回路でのテスト回路のロット1の遅延時間の実測とシミュレーションの結果を示した図である。
【図11】3入力NAND回路での実施例でのフォトマスク用パターン図の一例を示した説明図である。
【図12】従来の遮断用MOSFETを用いた漏れ電流低減回路の一例を示した説明図である。
【図13】従来のウエル電位調整による漏れ電流低減回路の一例を示した説明図である。
【技術分野】
【0001】
本発明は、直列接続されたMOSFETを含む半導体集積回路に関するものである。
【背景技術】
【0002】
今日、小型・小電力でかつ高速な回路が求められるなか、半導体集積回路を構成するMOSFETの微細化が進んでいる。しかし、微細化によってMOSFETの漏れ電流が無視できなくなってきている。MOSFETの漏れ電流は、本来のトランジスタとしてのドレイン電流に加えてドレイン、ゲート、ソース、基板端子間に流れる電流である。
これらの漏れ電流は、回路の動作時の消費電力を増やすだけでなく、回路の静止(待機)状態においても不要な電流を増加させ、とくに、電池を電源とするシステムで深刻な問題となっている。
【0003】
一方、CMOS論理回路の設計においては、あらかじめNANDやNORなどの基本的論理回路を標準的なセルとして用意しておき、これらを半導体チップ条に配置、配線することによって論理回路を実現する、スタンダードセル方式が一般的に用いられている。従来、こうしたスタンダードセル方式の集積回路において、デバイス構造、回路構成、システム設計での対策を組み合わせて漏れ電流の低減を図っているが、特別なトランジスタや回路を必要とし、複雑な制御回路やチップ面積の増大を伴うという問題がある。
【0004】
図12に従来技術例1を示す。NMOSFET(N01)、は待機時の電流遮断用のトランジスタであり、高いしきい値電圧を持つ。ドレイン側に接続された論理回路を動作させる場合には、N01のゲート電圧をしきい値電圧以上として導通させ、論理回路の静止(待機)時には、N01のゲート電圧を下げて遮断状態とする。このときの電源(VDD)からグランド(GND)までの漏れ電流は、主にN01を経由する。漏れ電流はしきい値電圧が高いほど減少するため、N01の漏れ電流は少なく回路全体の待機時の電流も低減できる。しかし、本来は不必要なN01を追加する必要があり、その導通・遮断の状態を制御する回路も必要となる。さらに、N01が導通と遮断の状態変化の際に回路が不安定になるため、その対策も必要である。
【0005】
図13に従来技術例2を示す。CMOS論理回路はPMOSFETとNMOSFETとを相補型に組み合わせて形成される。PMOSFETはn形基板(またはウェル)内に、NMOSFETはp形基板(またはウェル)内にそれぞれ形成される。基板(またはウェル)の電位によってMOSFETしきい値電圧を変えることができることを利用して、待機時にはしきい値電圧を上昇させるように基板(またはウェル)電位を変化させることによって、回路全体の待機時の電流も低減できる。しかし、基板(またはウェル)の電位を検出し制御するための回路を追加する必要があり、チップ面積が増大する。
【0006】
上記2例のいずれにおいても、CMOS論理回路は通常のスタンダードセル方式を使用しているが、個々のセルでの漏れ電流は低減されておらず、特別なトランジスタや回路を必要とし、複雑な制御回路やチップ面積の増大を伴い、歩留まり低下やコストの上昇の問題があった。また、状態の変化時には、回路が安定するまでに時間がかかるため回路性能が悪化する。
【特許文献1】特開平08-321763 電力制御機能を有する論理回路
【特許文献2】特開2000-339047 半導体集積回路装置
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明は、上記実情に鑑みて成されたものであって、チップ面積と遅延時間の増大を抑えつつ、漏れ電流を削減するMOSFETによる半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【0008】
上記課題を解決するために成された本発明による漏れ電流を削減するMOSFETによる半導体集積回路は、n個(nは2以上の自然数)の直列接続された同一導電型MOSFETで構成される回路において、a番目(aは1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSa|、そのチャネル長をLa、b番目(bはaと異なる1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSb|、そのチャネル長をLbとし、|VDSa|>|VDSb|の関係にある少なくとも1つ以上のaとbの組合せについて、チャネル長をLa>Lbとすることを特徴とする。
【発明の効果】
【0009】
本発明の半導体集積回路は、回路内にある直列に接続された2つ以上の同一導電型のMOSFETのうち、大きなドレイン・ソース間電圧の絶対値|VDS|が加わるMOSFETのチャネル長を他のMOSFETのチャネル長よりも大きくすることによって、漏れ電流を削減できる。このため、特別なトランジスタや複雑な制御回路が不要であり、チップ面積もほとんど増大しないという利点がある。
【発明を実施するための最良の形態】
【0010】
MOSFETによる半導体集積回路において、回路内にある直列に接続された2つ以上の同一導電型のMOSFETのうち、大きなドレイン・ソース間電圧の絶対値|VDS|が加わるMOSFETのチャネル長を他のMOSFETのチャネル長よりも大きくすることによって、チップ面積と遅延時間の増大を抑えつつ、漏れ電流の削減を実現する。
【0011】
一般に、微細化されたMOSFETでは、サブスレッショルド電流、ゲート漏れ電流、GIDL(Gate Induced Drain Leakage)が主な漏れ電流の原因である。本発明で対象とするのは、主に、サブスレッショルド電流ISTであり、下記の数式1式で表される。数式1のしきい値電圧VTは、数式2で表すことができる。
【0012】
【数1】
【0013】
【数2】
【0014】
ここで、λb、λdはそれぞれ、基板バイアス効果およびDIBL(Draun Induced Barrier Lowering)効果による係数である。微細化によって、λdの影響が大きくなるため、しきい値電圧は|VDS|が大きくなると低下する。そのため、サブスレッショルド電流が増大し、ゲート電圧がゼロの場合でもドレインからの漏れ電流が増加する。DIBL効果は、チャネル長が大きくなると小さくなるため、|VDS|の大きいMOSFETのチャネル長を大きくすれば、サブスレッショルド電流による漏れ電流を低減できる。
【0015】
集積回路には、通常、複数のMOSFETを直列接続した回路が含まれる。直列接続されたMOSFETは、それぞれ異なるドレイン・ソース間電圧の絶対値|VDS|を持つ。したがって、直列接続されたMOSFETの中で|VDS|が大きくなるMOSFETのチャネル長を他のMOSFETより大きくすることで、集積回路の漏れ電流を低減することができる。
【実施例1】
【0016】
図1は、本発明回路の1実施例であって、一般的に使用される論理回路の中に含まれるn個の直列接続されたNMOSFET回路である。ここで、nは2以上の自然数である。a番目(aは1からnまでの任意の自然数)のMOSFET(Na)のドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSa|、チャネル長をLaとする。b番目(bはaと異なる1からnまでの任意の自然数)のMOSFET(Nb)のドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSb|、チャネル長をLbとする。N1のドレイン側の電位をV1、Nnのソース側の電位をV2とし、V1>V2とする。本発明は、|VDSa|>|VDSb|の関係にある少なくとも1つ以上のaとbの組合せについて、チャネル長をLa>Lbとすることを特徴としている。
【0017】
この直列接続されたNMOSFET回路の漏れ電流が問題となるのは、ゲート電圧X1〜Xnのうち少なくとも1つ以上がLowレベル(NMOSFETを遮断状態にする電圧)となるときであり、各NMOSFETのドレイン・ソース間に加わる電圧の絶対値|VDS|は、ゲート電圧の組合せによって異なる。この回路では、X1だけがLowレベルの場合のN1が最も大きな|VDS|を持つ。したがって、本実施例では、少なくとも、N1のチャネル長L1を他のNMOSFETのチャネル長よりも大きくすることで漏れ電流を削減できる。直列接続されたNMOSFET全体についても、チャネル長を|VDS|に応じて変更することで、さらに漏れ電流を低減することができる。
【0018】
図2は、図1のNMOSFETをPMOSFETに置き換えた場合の一実施例であって、PMOSFET(P1)のチャネル長を他のPMOSFETより大きくすることでサブスレッショルド電流を低減することができる。直列接続されたPMOSFET全体についても、チャネル長を|VDS|に応じて変更することで、さらに漏れ電流を低減することができる。
【0019】
図3は、スタンダードセル方式のCMOS論理回路で一般的に使用されるn入力NAND回路についての実施例である。ここで、nは2以上の自然数である。並列に接続されたn個のPMOSFETと直列に接続されたn個のNMOSFETから構成される。本発明の回路では、このn入力NAND回路の直列接続されたn個のNMOSFETのうち、|VDS|が最大となるN1のチャネル長を他のNMOSFETよりも大きくし、漏れ電流を低減できる。
【0020】
CMOS論理回路では、入力電圧がしきい値を越える変化をしなければ、VDDからGNDに向かう電流経路はいずれかのMOSFETで遮断され、CMOS論理回路の出力は“High”または“LOW”のどちらかの状態に静止し、漏れ電流は極めて小さくなるが、MOSFETの微細化にともない、ゲート電圧を遮断状態となるようにしても漏れ電流が増大する。しかし、本発明によれば、図1で説明した理由によって、漏れ電流を低減することができる。
【0021】
また、CMOS論理回路のセルのためのマスクパターンを設計する場合、通常、直列より並列のMOSFETのほうがセル上の面積が大きくなるため、上記のように直列接続されたMOSFETのうち一部のチャネル長を大きくしても、ほとんどの場合、セル面積は増加しない。
【0022】
また、MOSFETのチャネル長を大きくすると電流駆動能力が低下し、論理回路の遅延時間が増加する。しかし、微細MOSFETのサブスレッショルド電流は、チャネル長に対して急激に減少するため、チャネル長の増加分を適切な値とすれば、遅延時間の増加を回路全体の性能を損なわない範囲に抑えて、漏れ電流を低減することができる。
【0023】
図4は、スタンダードセル方式のCMOS論理回路で一般的に使用されるn入力NOR回路についての実施例である。図3の実施例と同様、本発明では、直列接続されたn個のPMOSFETのうち、|VDS|が最大となるP1のチャネル長を他のPMOSFETよりも大きくし、漏れ電流を低減することができる。
【0024】
図5は、スタンダードセル方式のCMOS論理回路で一般的に使用される複合ゲートと呼ばれる回路についての実施の一例である。この場合、直列接続されたNMOSFETの組合せには、第一の直列接続1(N1、N3、N4)、 第二の直列接続2(N1、N2)と第三の直列接続3(N3、N4)が存在する。同時に直列接続されたPMOSFETの組合せには、第四の直列接続4(P2、P3)と第五の直列接続5(P2、P4)が存在する。本発明では、それぞれの同一導電型の直列の組合せの一部または全部において、|VDS|が大きくなるMOSFETのチャネル長を他のMOSFETよりも大きくし、漏れ電流を低減することができる。
【0025】
このように、本発明によれば、複雑な回路であっても、同一導電型で2つ以上が直列接続されたMOSFETの組合せにおいて、|VDS|が大きくなるMOSFETのチャネル長を他のMOSFETよりも大きくし、漏れ電流を低減することができる。この場合、該当するすべてのMOSFETのチャネル長を大きくする必要はなく、少なくとも1つ以上のMOSFETのチャネル長を大きくしてもよい。また、各MOSFETチャネル長の値も同一である必要はない。
【0026】
以下、上記実施例の図3の回路でn=3とした場合、すなわち、図6に示す3入力NANDのサンプル回路のシミュレーションおよび試作・測定結果について述べる。サンプル回路の試作は90ナノメートル・ルールのCMOSプロセスで行った。電源電圧は1.0Vであり、一般の論理回路と同様に、Highレベルを1.0V、Lowレベルを0Vに対応させる。
【0027】
シミュレーションおよび試作・測定に用いた3入力NAND回路を図6に示す。3入力NAND1つあたりの遅延時間と漏れ電流は小さいため、図7に示すように、1000段の同一の回路を接続したテスト回路を用いた。この回路は、リングオシレータとNANDチェーンの2種類の構成をマルチプレクサ・スイッチで切り替えることができる。リングオシレータの構成では、NANDnの出力をNAND1の入力へ帰還させることによって、自励発振する。この発振周波数fを測定し、下記の数式3よりNAND1段あたりの遅延時間を求めることができる。
【0028】
【数3】
【0029】
また、マルチプレクサ・スイッチで切り替えることで、NAND1の入力を外部から制御することができ、NANDの入力をHighまたはLowの値に固定することができ、静止状態での漏れ電流の測定が可能である。
【0030】
それぞれのNANDの出力は次段のNANDの図6のN1のゲート電極へ接続されており、N2、N3のゲート電圧は外部から制御することができる。NAND回路の静止状態での漏れ電流が、直列接続されたNMOSFETの漏れ電流によって支配されるのは、入力(X1、X2、X3)の電圧の組合せが(High,High,High)以外の場合である。そのうち、直列接続されたNMOSFETの漏れ電流が最も大きくなるのは、入力電圧の組合せが(Low,High,High)のときである。表1は、このときの各NMOSFETの|VDS|のシミュレーション結果を示しており、N1の|VDS|が最も大きい。したがって、少なくともN1のチャネル長を他のNMOSFETよりも大きくすれば、漏れ電流を低減できることがわかる。
【0031】
【表1】
【0032】
図6の回路構成で、N1のチャネル長Lを0.10、0.11、0.15、0.20μmとした4種類のテスト回路を試作・測定した結果をシミュレーション結果とともに以下に示す。ここで、Lの値はフォトマスク設計上の値であり、0.10μmが最小設計値である。ロット1およびロット2のウエハ各1枚の中の5チップでの測定結果を示す。
【0033】
図8は、ロット1において、入力電圧の組合せが(0,1,1)のときのNAND回路の漏れ電流のN1のチャネル長L依存性を示す。Lを0.10から0.11μmへ大きくすることで漏れ電流は約22%低減している。0.11μmよりも大きくしても漏れ電流が減らないのはサブスレッショルド電流以外の漏れ電流成分が優勢になるためである。
【0034】
図9は、ロット2の同様の測定結果である。ロット2では、漏れ電流が約40%削減されている。
【0035】
図10は、ロット1におけるN1のチャネル長Lと遅延時間tdの関係を示す。Lを0.10から0.11μmへ大きくすることで、約5%遅延時間が増加しているが、漏れ電流の削減効果のほうが大きいことがわかる。図○は、ロット2におけるN1のチャネル長Lと遅延時間tdの関係を示す。ロット2においても、Lを0.10から0.11μmへ大きくすることによる遅延時間の増加は約6%であり、漏れ電流の削減効果のほうが大きい。
【0036】
図11は、図6の3入力NANDのフォトマスク設計の一例の模式図である。N1のチャネル長Lを0.10から0.20μmまで大きくしたとしても、スタンダードセル方式の設計としては、まったくセル面積は増加しない。
【図面の簡単な説明】
【0037】
【図1】n個の直列接続されたNMOSFET回路での実施方法を示した説明図である。(実施例1)
【図2】n個の直列接続されたPMOSFET回路での実施方法を示した説明図である。(実施例2)
【図3】n入力NAND回路での実施方法を示した説明図である。(実施例3)
【図4】n入力NOR回路での実施方法を示した説明図である。(実施例4)
【図5】複合ゲート回路での実施方法を示した説明図である。(実施例5)
【図6】3入力NAND回路での実施方法を示した説明図である。
【図7】3入力NAND回路での実施方法の検証のためのテスト回路を示した説明図である。
【図8】3入力NAND回路でのテスト回路のロット1の漏れ電流の実測とシミュレーションの結果を示した図である。
【図9】3入力NAND回路でのテスト回路のロット2の漏れ電流の実測とシミュレーションの結果を示した図である。
【図10】3入力NAND回路でのテスト回路のロット1の遅延時間の実測とシミュレーションの結果を示した図である。
【図11】3入力NAND回路での実施例でのフォトマスク用パターン図の一例を示した説明図である。
【図12】従来の遮断用MOSFETを用いた漏れ電流低減回路の一例を示した説明図である。
【図13】従来のウエル電位調整による漏れ電流低減回路の一例を示した説明図である。
【特許請求の範囲】
【請求項1】
n個(nは2以上の自然数)の直列接続された同一導電型MOSFETで構成される回路において、a番目(aは1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSa|、そのチャネル長をLa、b番目(bはaと異なる1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSb|、そのチャネル長をLbとし、|VDSa|>|VDSb|の関係にある少なくとも1つ以上のaとbの組合せについて、チャネル長をLa>Lbとすることを特徴とする半導体集積回路。
【請求項2】
前記請求項1の特徴を有する直列接続された同一導電型MOSFETを含む同一の論理回路を2つ以上使用する半導体集積回路。
【請求項3】
前記請求項1の特徴を有する直列接続された同一導電型MOSFETを含む論理回路において、最大の|VDSa|を有するMOSFETのチャネル長Laを他のMOSFETのチャネル長よりも大きくしたことを特徴とする半導体集積回路。
【請求項4】
前記請求項3の特徴を有する直列接続された同一導電型MOSFETを含む同一の論理回路を2つ以上使用する半導体集積回路。
【請求項1】
n個(nは2以上の自然数)の直列接続された同一導電型MOSFETで構成される回路において、a番目(aは1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSa|、そのチャネル長をLa、b番目(bはaと異なる1からnまでの任意の自然数)のMOSFETのドレイン・ソース間に加わる電圧の絶対値の最大値を|VDSb|、そのチャネル長をLbとし、|VDSa|>|VDSb|の関係にある少なくとも1つ以上のaとbの組合せについて、チャネル長をLa>Lbとすることを特徴とする半導体集積回路。
【請求項2】
前記請求項1の特徴を有する直列接続された同一導電型MOSFETを含む同一の論理回路を2つ以上使用する半導体集積回路。
【請求項3】
前記請求項1の特徴を有する直列接続された同一導電型MOSFETを含む論理回路において、最大の|VDSa|を有するMOSFETのチャネル長Laを他のMOSFETのチャネル長よりも大きくしたことを特徴とする半導体集積回路。
【請求項4】
前記請求項3の特徴を有する直列接続された同一導電型MOSFETを含む同一の論理回路を2つ以上使用する半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2009−193981(P2009−193981A)
【公開日】平成21年8月27日(2009.8.27)
【国際特許分類】
【出願番号】特願2008−29896(P2008−29896)
【出願日】平成20年2月12日(2008.2.12)
【出願人】(000236920)富山県 (197)
【Fターム(参考)】
【公開日】平成21年8月27日(2009.8.27)
【国際特許分類】
【出願日】平成20年2月12日(2008.2.12)
【出願人】(000236920)富山県 (197)
【Fターム(参考)】
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