半導体装置、及び出力バッファのインピーダンスを調整する方法
【課題】出力バッファのインピーダンスを制御する複数の制御ビットを転送するデータバスの配線面積を削減できる半導体装置、及び出力バッファのインピーダンスを調整する方法を提供する。
【解決手段】インピーダンス制御情報を生成するＺＱ回路（ＺＱ回路４０）と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファ（出力回路８０）と、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される。
【解決手段】インピーダンス制御情報を生成するＺＱ回路（ＺＱ回路４０）と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファ（出力回路８０）と、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス制御回路を搭載した半導体装置、及び出力バッファのインピーダンスを調整する方法に関する。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリとの間など）におけるデータ転送には、より高いデータ転送レートが要求されている。データ転送レートをより高くする必要から、入出力信号レベルの振幅がますます小さくなってきている。入出力信号の振幅が小さくなると、正確な振幅の信号を出力するため、出力バッファのインピーダンスに対する要求精度が厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によりばらつくだけでなく、半導体装置の実使用時においても、周辺温度の変化や電源電圧の変動の影響を受けて変動する。このため、出力バッファに高いインピーダンス精度が要求される場合、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファのインピーダンス調整は、一般にインピーダンス制御回路と呼ばれる、半導体装置内に設けられた回路を用いて行われる。
【０００４】
インピーダンス制御回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。出力バッファのインピーダンス調整を行う場合、半導体装置が有するインピーダンス調整用の外部端子（ＺＱ端子）と、例えば、半導体装置が搭載される基板との間に外部抵抗を接続し、ＺＱ端子に現れる電圧と基準電圧とを比較し、比較結果に応じてレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容（インピーダンス制御情報）を出力バッファに反映させることにより、出力バッファのインピーダンスを所望の値に調整する。
例えば、特許文献１には、出力バッファのインピーダンスを調整するインピーダンス制御回路が搭載された半導体装置の一例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１５０３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示されるインピーダンス制御回路は、出力バッファのインピーダンスを調整する複数ビットのインピーダンス制御情報をパラレルに出力するため、その分の本数の配線が必要になり、配線面積が増大し、チップサイズが増大してしまう。特に、出力バッファからのデータを出力するデータ端子ＤＱとＺＱ端子とが互いに対向する辺に隣接して其々配置されるようなエッジパッド構造においては、対向する辺の間に複数の配線が延在することになるため、チップの中央部分の配線面積が増大し、チップサイズが増大してしまうという問題が生じる。
【課題を解決するための手段】
【０００７】
本発明は、インピーダンス制御情報を生成するＺＱ回路と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファと、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される、半導体装置である。
【０００８】
また、本発明は、第１及び第２の領域とこれら第１及び第２の領域に挟まれた第３の領域とを有する半導体チップであって、前記第１の領域に設けられたＺＱ端子と、前記第１の領域に設けられると共に前記ＺＱ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報を生成するＺＱ回路と、前記第２の領域に設けられたＤＱ端子と、前記第２の領域に設けられると共に前記ＤＱ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファと、前記ＺＱ回路から引き出され、前記第３の領域を横切って前記第２の領域に達し、前記複数の制御ビットの情報を前記ＺＱ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置である。
【０００９】
また、本発明は、ＺＱコマンドに応じて複数の制御ビットをパラレルに生成し、前記パラレルに生成された複数の制御ビットをシリアルに転送し、前記シリアルに転送された複数の制御ビットをパラレルに変換し、前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法である。
【発明の効果】
【００１０】
本発明によれば、出力バッファのインピーダンスを制御する複数の制御ビットがＺＱ回路からシリアルに転送されることによって、複数の制御ビットを伝送するための配線の本数を減少することができ、配線面積を削減し、チップサイズを縮小できる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置１００の構成を示すブロック図である。
【図２】出力回路８０の構成を示すブロック図である。
【図３】出力バッファ８２の回路図である。
【図４】ＺＱ制御回路５０の構成を示すブロック図である。
【図５】パラシリ変換回路６０の回路図である。
【図６】シリパラ変換回路７０の回路図である。
【図７】半導体装置１００のＺＱキャリブレーションのタイミング波形図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１００の概略構成を示す。なお、本実施形態ではＤＲＡＭの構成を用いているが、本発明は、ＤＲＡＭに限るものではなく、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等）やメモリ以外のコントローラであっても構わない。
【００１３】
図１に示すように、半導体装置１００（半導体チップ）は第１の領域、第２の領域、第３の領域を備え、各領域において、回路ブロックが形成されている。図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、半導体装置１００は、基板上に搭載されている。
【００１４】
図１において、□印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置１００（半導体チップ）はエッジパッド構造をしており、第２の領域には、データ端子（ＤＱ０〜３１）、データストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）、データマスク端子（ＤＭ０〜３）及びＶＲＥＦＤＱ端子が配列される。一方、第１の領域には、クロック端子（ＣＫ＿ｃ，ｔ）、クロックイネーブル端子（ＣＫＥ）、チップセレクト端子（ＣＳ）、コマンドアドレス端子（ＣＡ）、ＶＲＥＦＣＡ端子及びＺＱ端子が配列されている。
ＺＱ端子は、外部抵抗素子Ｒを介して接地電源ＶＳＳと接続されている。この外部抵抗素子Ｒは、半導体装置１００には設けられておらず、基板上に備えられている。本実施形態では外部抵抗素子の抵抗値が２４０ｏｈｍに設定されているが、本発明はこれに限るものでは無く仕様に応じて適宜設定して良い。
【００１５】
半導体装置１００において、第１の領域は、アドレスバッファ１０、コマンドデコーダ２０、内部ＣＬＫ発生回路３０、ＺＱ回路４０を含んで構成される。また、第２の領域は、シリパラ変換回路７０（シリアルパラレル変換回路）、データ端子（ＤＱ０〜３１）、及びデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）各々に対応して設けられる複数の出力回路８０を含んで構成される。
また、第３の領域は、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、Ｍｅｍｏｒｙ Ａｒｒａｙ １、及び中央領域を含んで構成される。
【００１６】
アドレスバッファ１０は、ＣＡ０−７端子から入力される外部アドレス信号をクロック信号の立ち下りのタイミングで取り込み、該外部アドレス信号に応じて内部アドレス信号を生成して、内部アドレス信号をＭｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １に対して出力する。Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １においては、図示しない複数のＢＡＮＫが設けられており（例えば、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １において其々４つずつ）、各ＢＡＮＫはバンクアドレスに応じて選択される。ＢＡＮＫには、複数のワード線、複数のビット線、複数のメモリセル、複数のセンスアンプ等が設けられている。
【００１７】
コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号をクロック信号の立ち上がりのタイミングで取り込み、該外部コマンド信号に応じて複数の内部コマンド信号を各内部回路に出力する。尚、本実施形態では外部コマンド信号及び外部アドレス信号が入力される端子（ＣＡ０−７端子）が共通の構成となっており、クロック信号の立ち上がり及び立ち下がりに応じてコマンド信号及びアドレス信号が其々入力される構成となっているが、本発明はこれに限るものでは無い。
コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号が、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １におけるメモリセルが記憶するデータを出力する動作（ＲＥＡＤ動作）を指示する場合、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １にリードコマンド信号を出力し、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １は、このリードコマンド信号を受けて、データ制御信号１、データ制御信号２を出力回路８０に出力する（詳細後述）。
また、コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号が、ＺＱキャリブレーション動作の実行を指示する場合、内部コマンド信号ＺＱＡＣＴ（制御信号ＺＱＡＣＴ１、ＺＱＡＣＴ２）を活性レベルにする。また、コマンドデコーダ２０は、半導体装置１００の電源投入時等において、リセット信号ＲＥＳＥＴを活性レベルに変化させる。
また、コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号が、ＲＥＡＤ動作、またはＺＱキャリブレーション動作の実行を指示する場合、活性レベル（Ｈレベル）の内部コマンドを出力回路８０に出力し、出力回路８０における出力バッファ８２のデータ出力制御、または例えば出力回路８０が終端抵抗として機能するように出力バッファ８２の制御を行う（詳細後述）。
【００１８】
内部ＣＬＫ発生回路はＣＫ＿ｃ，ｔ端子から外部クロック信号を受けて内部クロック信号ＰＣＬＫを発生する。
【００１９】
ＺＱ回路４０は、ＺＱ端子に接続されており、ＺＱ制御回路５０及びパラシリ変換回路６０（パラレルシリアル変換回路）を有する。このＺＱ回路４０は、コマンドデコーダ２０から内部コマンド信号ＺＱＡＣＴ、リセット信号ＲＥＳＥＴ、及び内部ＣＬＫ発生回路３０から内部クロック信号ＰＣＬＫを受けて、出力バッファのインピーダンスを調整する制御信号ＺＱ ＣＡＬ Ｃｏｄｅをシリアルに出力する。ＺＱ回路４０が出力した制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアル）は、中央領域に設けられたシリアルバスを介してシリパラ変換回路７０に入力される。このように、シリアルバスを第３の領域の中央領域に設け、更にシリパラ変換回路７０を第２の領域の中央部分（第３の領域の中央領域の一直線上）に設けることによって、シリパラ変換回路７０から出力される制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）が複数の出力回路８０に到達するタイミングをより均等にすることができる。
【００２０】
ここで、近年の半導体装置は、小型化に伴って半導体チップの縮小化が謳われているが、Ｍｅｍｏｒｙ Ａｒｒａｙ領域の回路密度は他の領域と比較して大きいため、第３の領域においては特に中央領域の面積を小さくすることが望まれている。本発明のようにＺＱ回路４０が制御信号ＺＱ ＣＡＬ Ｃｏｄｅをシリアルに出力することによって、制御信号を転送する信号配線の本数を削減できるため、その分配線面積を縮小することができる。特に本実施形態のようなエッジパッド構造の半導体装置において、より有効に配線面積を縮小できる。なお、ＺＱ回路４０の詳細については後述する。
【００２１】
データ端子（ＤＱ０〜３１）及びデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）は、出力回路８０に其々接続されている。出力回路８０に設けられた出力バッファ８２（図２参照）は、シリパラ変換回路がパラレルに出力する制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）によってインピーダンスが調整される。
【００２２】
図２は、データ端子（ＤＱ０〜３１）及びデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）に接続される出力回路８０のブロック構成を示す図である。
図２に示すように、出力回路８０には、出力バッファ制御回路８１、及び出力バッファ８２が設けられている。
出力バッファ制御回路８１は、インバータ回路８４、オア回路８５＿１〜オア回路８５＿ｎ、アンド回路８６＿（ｎ＋１）〜アンド回路８６＿２ｎを含んで構成される。
インバータ回路８４は、コマンドデコーダ２０から内部コマンドが入力され、内部コマンドのレベルを反転して、オア回路８５＿１〜オア回路８５＿ｎに出力する。
オア回路８５＿１〜オア回路８５＿ｎ各々は、インバータ回路８４の出力、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ［ｉ］（１≦ｉ≦ｎ））、データ制御信号１が入力され、入力される３信号のうちの少なくとも１つの信号がＨレベルである場合、ＨレベルのＰＵ ＯＵＴｉを出力バッファ８２（後述）に出力する。
アンド回路８６＿（ｎ＋１）〜アンド回路８６＿２ｎ各々は、内部コマンド、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＤＣ［ｉ］（１≦ｉ≦ｎ））、データ制御信号２が入力され、入力される３信号が全てＨレベルである場合、ＨレベルのＰＤ ＯＵＴｉを出力バッファ８２に出力する。
ここで、データ制御信号１、及びデータ制御信号２は、メモリセルアレイからＲＥＡＤ時に読み出されるデータ及び内部コマンドによって生成される信号である。また、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ［ｉ］（１≦ｉ≦ｎ）、ＰＤＣ［ｉ］（１≦ｉ≦ｎ））は、図１に示す制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）を構成する。
【００２３】
具体的には、出力バッファ制御回路８１は、内部コマンドがＺＱキャリブレーション又はＲＥＡＤ時にＨレベルになることにより、活性化する。
出力バッファ制御回路８１は、ＲＥＡＤ時において出力バッファ８２がハイデータ（Ｈデータ）を出力する場合は、データ制御信号１、２共にロー（Ｌレベル）になり、ＰＤ ＯＵＴ１〜ｎを全てＬレベルに変化させる。これにより、出力バッファ８２を構成するＮＭＯＳトランジスタはオフ（非導通）する。
また、出力バッファ制御回路８１は、ＰＵ ＯＵＴ１〜ｎを、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１]〜［ｎ］）に応じて、ＬレベルまたはＨレベルに変化させる。これにより、ＰＵ ＯＵＴ１〜ｎのうちＬレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オン（導通）する。また、ＰＵ ＯＵＴ１〜ｎのうちＨレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オフする。
【００２４】
一方、出力バッファ制御回路８１は、ＲＥＡＤ時において出力バッファ８２がローデータ（Ｌデータ）を出力する場合は、データ制御信号１、２共にハイ（Ｈレベル）になり、ＰＵ ＯＵＴ１〜ｎを全てＨレベルに変化させる。これにより、出力バッファ８２を構成するＰＭＯＳトランジスタは全てオフする。
また、出力バッファ制御回路８１は、ＰＤ ＯＵＴ１〜ｎを、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＤＣ[１]〜[ｎ]）に応じて、ＬレベルまたはＨレベルに変化させる。これにより、ＰＤ ＯＵＴ１〜ｎのうちＬレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オフする。また、ＰＤ ＯＵＴ１〜ｎのうちＨレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オンする。
【００２５】
つまり、ＲＥＡＤ時において、出力回路８０は、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１]〜[ｎ]、ＰＤＣ[１]〜[ｎ]）をＺＱキャリブレーションで調整しておく（コードを確定しておく）ことで、出力バッファ８２から、目標インピーダンス（本実施形態においては２４０ｏｈｍ）で外部へメモリセルのデータを出力する。
【００２６】
また、出力バッファ制御回路８１は、ＺＱキャリブレーション時においては、データ制御信号１がＬレベル、データ制御信号２がＨレベルになり、ＰＤ ＯＵＴ１〜ｎ、ＰＵ ＯＵＴ１〜ｎを共に、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）に応じてＬレベルまたはＨレベルに変化させる。
これにより、ＰＵ ＯＵＴ１〜ｎのうちＬレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オン（導通）する。また、ＰＵ ＯＵＴ１〜ｎのうちＨレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オフする。また、ＰＤ ＯＵＴ１〜ｎのうちＬレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オフする。また、ＰＤ ＯＵＴ１〜ｎのうちＨレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オンする。
つまり、ＺＱキャリブレーション時において、データ端子（ＤＱ０〜３１）、データストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）に現れる出力電圧は、出力バッファ８２の電源電圧と接地電圧の差電圧を、出力バッファ８２を構成するＰＭＯＳトランジスタの調整中のインピーダンスと、出力バッファ８２を構成するＮＭＯＳトランジスタの調整中のインピーダンスとで分割した電圧となる。そして、ＺＱキャリブレーションにより、確定した場合は、電源電圧と接地電圧の中間電圧（１／２ＶＤＤ）となり、インピーダンス調整が精確に行われたか否かを、例えばテスタにより出力電圧を測定することで知ることができる。或いは、ＺＱキャリブレーションによりインピーダンス調整終了後、インピーダンスコードが変化しない構成にし、他のコマンドのコマンドデコーダ２０への入力により、キャリブレーション時と同じく、データ制御信号１をＬレベル、データ制御信号２をＨレベルにすることで、出力バッファ８２を目標インピーダンス（本実施形態においては２４０ｏｈｍ）で終端抵抗として機能させることもできる。
【００２７】
図３は、出力回路８０における出力バッファ８２の回路図である。図３に示すように、
出力バッファ８２は、電源とデータ端子（ＤＱ０〜３１）またはデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）との間に設けられたＰＭＯＳトランジスタ８２Ｐ＿１〜８２Ｐ＿ｎと、データ端子（ＤＱ０〜３１）またはデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）と接地との間に設けられたＮＭＯＳトランジスタ８２Ｎ＿１〜８２Ｎ＿ｎとから構成される。
出力バッファ制御回路８１の出力であるＰＵ ＯＵＴ１〜ｎはＰＭＯＳトランジスタのゲート電極に其々入力され、ＰＤ ＯＵＴ１〜ｎはＮＭＯＳトランジスタのゲート電極に其々入力される。
上述したように、ＺＱキャリブレーション時、各トランジスタのゲート電極にＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１］〜ＰＵＣ［ｎ]、ＰＤＣ[１］〜ＰＤＣ［ｎ]）に応じて出力バッファ制御回路８１から出力される制御信号ＰＵ ＯＵＴ１〜ｎ、ＰＤ ＯＵＴ１〜ｎを受ける。このようにトランジスタのＯＮ／ＯＦＦ状態に応じて、出力バッファ８２のインピーダンスが設定される。
【００２８】
図４は、ＺＱ制御回路５０の回路図である。ＺＱ制御回路５０は、第１のプルアップ回路５１、第２のプルアップ回路５２、プルダウン回路５３、第１のプルアップ回路５１、及び第２のプルアップ回路５２の動作を制御する第１のカウンタ５４、プルダウン回路５３の動作を制御する第２のカウンタ５５、第１のカウンタ５４を制御する第１の比較回路５６、第２のカウンタ５５を制御する第２の比較回路５７、及び基準電圧発生部５８を含んで構成される。
ＺＱ制御回路５０は、コマンドデコーダ２０から出力される制御信号ＺＱＡＣＴ１に応じて動作し、出力回路８０のインピーダンスを調整するための複数の制御ビットＰＵＣＺＱ[１:ｎ]、ＰＤＣＺＱ[１:ｎ]を含むインピーダンス制御情報を其々パラレルに出力する。以下、詳細に説明する。
【００２９】
第１のプルアップ回路５１は、出力バッファ８２に含まれるプルアップ回路（ＰＭＯＳトランジスタ８２Ｐ＿１〜８２Ｐ＿ｎ）と同じ回路構成を有している。つまり、第１のプルアップ回路５１は、並列接続されたｎ個のＰＭＯＳトランジスタを備え、これらＰＭＯＳトランジスタのドレインが共通にＺＱ端子に接続されている。
並列接続されたｎ個のＰＭＯＳトランジスタのゲートには、第１のカウンタ５４より複数の制御ビットＰＵＣＺＱ［１：ｎ］（インピーダンス制御情報を構成する）がそれぞれ供給されており、これによって第１のプルアップ回路５１の動作が制御される。
第２のプルアップ回路５２も、第１のプルアップ回路５１と同一の回路構成を有しており、第２のプルアップ回路５２に含まれるｎ個のＰＭＯＳトランジスタのゲートには、第１のプルアップ回路５１と同じく、第１のカウンタ５４より複数の制御ビットＰＵＣＺＱ［１：ｎ］が供給される。
【００３０】
プルダウン回路５３は、出力バッファ８２に含まれるプルダウン回路（ＮＭＯＳトランジスタ８２Ｎ＿１〜８２Ｎ＿ｎ）と同じ回路構成を有している。つまり、プルダウン回路５３は、並列接続されたｎ個のＮＭＯＳトランジスタを備え、これらＮＭＯＳトランジスタのゲートには、第２のカウンタ５５より複数の制御ビットＰＤＣＺＱ［１：ｎ］（インピーダンス制御情報を構成する）がそれぞれ供給されており、これによってプルダウン回路５３の動作が制御される。
第２のプルアップ回路５２とプルダウン回路５３は、「レプリカバッファ」を構成しており、したがって、このレプリカバッファは出力バッファ８２と同じ回路構成を有していることになる。
また、レプリカバッファの出力端である接点Ａは、第２の比較回路５７の非反転入力端子（＋）に接続される。
【００３１】
第１のカウンタ５４（プルアップ用）は、制御信号ＺＱＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、第１の比較回路５６の出力である比較信号ＣＯＭＰ１がＨレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がＬレベルである場合にはカウントダウンを続ける。第１の比較回路５６の非反転入力端子（＋）はＺＱ端子に接続されており、反転入力端子（−）は基準電圧発生部５８の出力に接続されている。
かかる構成により、第１の比較回路５６は、ＺＱ端子の電位と、例えば中間電位（ＶＤＤ／２）とを比較し、前者の方の電位が高ければその出力である比較信号ＣＯＭＰ１をＨレベルとし、後者の方の電位が高ければ比較信号ＣＯＭＰ１をＬレベルとする。
【００３２】
一方、第２のカウンタ５５（プルダウン用）は、制御信号ＺＱＡＣＴ１が活性化し、第１のプルアップ回路５１と第２のプルアップ回路５２のインピーダンス調整を実行した後、カウントアップ又カウントダウンするカウンタであり、第２の比較回路５７の出力である比較信号ＣＯＭＰ２がＨレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がＬレベルである場合にはカウントダウンを続ける。第２の比較回路５７の非反転入力端子（＋）はレプリカバッファの出力端である接点Ａに接続され、反転入力端子（−）は基準電圧発生部５８の出力に接続されている。
かかる構成により、第２の比較回路５７は、レプリカバッファの出力電位と例えば中間電位（ＶＤＤ／２）とを比較し、前者の方の電位が高ければその出力である比較信号ＣＯＭＰ２をＨレベルとし、後者の方の電位が高ければ比較信号ＣＯＭＰ２をＬレベルとする。
【００３３】
そして、第１のカウンタ５４，第２のカウンタ５５は、制御信号ＺＱＡＣＴ１が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、第１のカウンタ５４のカウント値は複数の制御ビットＰＵＣＺＱ［１：ｎ］として用いられ、第２のカウンタ５５のカウント値は複数の制御ビットＰＤＣＺＱ［１：ｎ］として用いられる。そして、これらの総称であるインピーダンス制御情報は、キャリブレーション動作において確定され、パラシリ変換回路６０（パラレルシリアル変換回路）に供給される。
【００３４】
［キャリブレーション動作］
キャリブレーション動作を行う場合には、あらかじめ、ＺＱ端子に外部抵抗素子Ｒを接続しておく必要がある。外部抵抗素子Ｒとしては、出力バッファ８２の目的とするインピーダンス（＝レプリカバッファのインピーダンス）と同じインピーダンスを持つ抵抗を用いる必要がある。従って、本実施形態では、２４０ｏｈｍの外部抵抗素子Ｒが用いられる。
キャリブレーションコマンドによってキャリブレーション動作が指示されると、コマンドデコーダ２０は、制御信号ＺＱＡＣＴ１を活性化し、ＺＱ制御回路５０に含まれる第１のカウンタ５４のカウント動作を開始させる。電源投入後などの初期状態においては、第１のカウンタ５４のカウント値は、一例としてオール１にリセットされており、そのため、第１のカウンタ５４の出力である複数の制御ビットＰＵＣＺＱ［１：ｎ］は、いずれもＨレベルである。したがって、第１のプルアップ回路５１に含まれるＰＭＯＳトランジスタは全てオフ状態となり、その結果、第１の比較回路５６の出力である比較信号ＣＯＭＰ１はＬレベルとなる。
【００３５】
このため、第１のカウンタ５４はカウントダウンを進め、これに連動して第１のプルアップ回路５１に含まれるＰＭＯＳトランジスタのオンまたはオフ状態が切り替わる。このようなカウントダウンが進むに連れて、第１のプルアップ回路５１のインピーダンスは徐々に低下し、ＺＱ端子の電位は徐々に上昇する。そして、第１のプルアップ回路５１のインピーダンスが目的とするインピーダンス（２４０ｏｈｍ）未満まで低下すると、ＺＱ端子の電位が中間電圧（ＶＤＤ／２）を超えることから、第１の比較回路５６の出力である比較信号ＣＯＭＰ１はＨレベルに反転する。これに応答して第１のカウンタ５４はカウントアップを進め、今度は第１のプルアップ回路５１のインピーダンスを上昇させる。
【００３６】
このような動作を繰り返すことにより、ＺＱ端子の電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＺＱＡＣＴ１を活性化したまま、第１のカウンタ５４のカウント動作を停止させる。これにより、第１のカウンタ５４のカウント値は固定され、複数の制御ビットＰＵＣＺＱ［１：ｎ］のレベルが確定する。
また、以上の動作により、第１のプルアップ回路５１，第２のプルアップ回路５２のインピーダンスが２４０ｏｈｍに調整される。
【００３７】
次に、第２のカウンタ５５のカウント動作を開始させる。初期状態においては、第２のカウンタ５５のカウント値は、一例としてオール０にリセットされており、そのため、第２のカウンタ５５の出力である複数の制御ビットＰＤＣＺＱ［１：ｎ］は、いずれもＬレベルである。したがって、プルダウン回路５３に含まれるＮＭＯＳトランジスタは全てオフ状態となり、その結果、第２の比較回路５７の出力である比較信号ＣＯＭＰ２はＨレベルとなる。
これに応答して、第２のカウンタ５５はカウントアップを進め、これに連動して、プルダウン回路５３に含まれるＮＭＯＳトランジスタのオンまたはオフ状態が切り替わる。このようなカウントアップが進むに連れて、プルダウン回路５３のインピーダンスは徐々に低下し、接点Ａの電位は徐々に低下する。そして、プルダウン回路５３のインピーダンスが目的とするインピーダンス（２４０ｏｈｍ）未満まで低下すると、接点Ａの電位は中間電圧（ＶＤＤ／２）を下回るため、第２の比較回路５７の出力である比較信号ＣＯＭＰ２はＬレベルに反転する。これに応答して第２のカウンタ５５はカウントダウンを進め、今度はプルダウン回路５３のインピーダンスを上昇させる。
【００３８】
このようなカウントアップおよびカウントダウン動作を繰り返すことにより、接点Ａの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＺＱＡＣＴ１を非活性化し、第２のカウンタ５５のカウント動作を停止させる。これにより、第２のカウンタ５５のカウント値は固定され、複数の制御ビットＰＤＣＺＱ［１：ｎ］のレベルが確定する。
また、プルダウン回路５３のインピーダンスも２４０ｏｈｍに調整される。
以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御情報は、続いて説明するパラシリ変換回路６０に入力されて制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアルデータ）に変換されてシリアルバスを転送される。制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアルデータ）は、シリパラ変換回路７０により再び制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレルデータ）に変換された後、図２に示す出力バッファ制御回路８１に入力される。そして、出力バッファ８２についても、正確に２４０ｏｈｍのインピーダンスで動作することが可能となる。
【００３９】
図５は、パラシリ変換回路６０の回路図である。
パラシリ変換回路６０は、ラッチ回路部６１、セレクタ回路６３＿１〜セレクタ回路６３＿２ｎ、ラッチ回路部６２を含んで構成される。
パラシリ変換回路６０は、ＺＱ制御回路５０が出力する制御ビットＰＵＣＺＱ[１:ｎ]、ＰＤＣＺＱ[１:ｎ]を受けて制御信号（シリアルデータＳＤＡＴＡ）をシリアルに出力する。パラシリ変換回路６０は、制御信号ＺＱＡＣＴ１が非活性化した（Ｌレベルになった）タイミングで、ラッチ回路部６１の各々のラッチ回路ＤＬ６１＿１〜ＤＬ６１＿２ｎに、各制御ビットＰＵＣＺＱ[１:ｎ]、ＰＤＣＺＱ[１:ｎ]を取り込み、その後、ラッチ回路部６２が内部クロック信号ＰＣＬＫに同期してシリアル信号ＳＤＡＴＡを出力する。以下、詳細に説明する。
【００４０】
ラッチ回路部６１を構成する２ｎ個のラッチ回路ＤＬ６１＿１〜ＤＬ６１＿２ｎ各々は、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子（図５においてイネーブル端子ＥＮ）、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜ｎ）各々のデータ入力端子Ｄは、ＺＱ制御回路５０における第１のカウンタ５４の出力に接続され、制御ビットＰＵＣＺＱ［ｉ］が入力される。
また、ラッチ回路ＤＬ６１＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々のデータ入力端子Ｄは、ＺＱ制御回路５０における第２のカウンタ５５の出力に接続され、制御ビットＰＤＣＺＱ［ｉ−ｎ］が入力される。
【００４１】
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々のデータ出力端子Ｑは、セレクタ回路６３＿ｉの一方の入力に接続される。
また、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々のイネーブル端子ＥＮは、コマンドデコーダ２０に接続され、制御信号ＺＱＡＣＴ１の論理レベルを反転した制御信号／ＺＱＡＣＴ１が入力される。
また、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、リセット信号ＲＥＳＥＴが入力される。
【００４２】
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々は、クロックイネーブル端子ＥＮに入力される制御信号／ＺＱＡＣＴ１がＨレベルになると（つまり、制御信号ＺＱＡＣＴ１が非活性レベルであるＬレベルになると）、データ入力端子Ｄに入力されるデータをラッチし、次の制御信号／ＺＱＡＣＴ１がＨレベルになるまで（立ち上がりまで）、ラッチしたデータをデータ出力端子Ｑに保持し、セレクタ回路６３＿ｉの一方の入力に出力する。
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々は、Ｈレベルのリセット信号ＲＥＳＥＴが入力されると、データ出力端子Ｑからの出力信号のレベルをＬレベルへリセットする。
【００４３】
セレクタ回路６３＿１は、一方の入力がラッチ回路ＤＬ６１＿１のデータ出力端子Ｑに接続され、他方の入力が接地され、出力はラッチ回路ＤＬ６２＿１のＤ端子に接続される。
セレクタ回路６３＿１は、制御信号ＳＥＬの論理レベルに応じて、ラッチ回路ＤＬ６１＿１のデータ出力端子Ｑと同じ論理レベルの信号、または、Ｌレベルを、ラッチ回路ＤＬ６２＿１のＤ端子に出力する。
セレクタ回路６３＿ｉ（ｉ＝２〜２ｎ）は、一方の入力がラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑに接続され、他方の入力がラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑに接続され、出力はラッチ回路ＤＬ６２＿ｉのＤ端子に接続される。
セレクタ回路６３＿ｉ（ｉ＝２〜２ｎ）は、制御信号ＳＥＬの論理レベルに応じて、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号と、ラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑからの出力信号とのいずれか一方を、ラッチ回路ＤＬ６２＿ｉのＤ端子に対して出力する。
ここで、制御信号ＳＥＬは、制御信号／ＺＱＡＣＴ１を遅延させた信号であり、その遅延時間は制御信号／ＺＱＡＣＴ１が非活性レベル（Ｈレベル）になって、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）がデータ出力端子Ｑから出力する各制御ビットを、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）がデータ入力端子Ｄに取り込むのに十分な時間あればよい。また、制御信号ＳＥＬは、コマンドデコーダ２０が出力する構成であってもよいし、或いはパラシリ変換回路６０内に制御信号／ＺＱＡＣＴ１を遅延させる遅延回路を設ける構成としてもよい。また、制御信号ＳＥＬの生成は、いずれの回路で生成するにせよ、制御信号／ＺＱＡＣＴ１がＨレベルになって、その後内部クロック信号ＰＣＬＫの最初の立ち上がりから２番目の立ち上がりまでにＨレベルに変化し、そのＨレベルの状態を維持するように生成論理が組み込まれる。
【００４４】
ラッチ回路部６２を構成する２ｎ個のラッチ回路ＤＬ６２＿１〜６２＿２ｎ各々は、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子ＣＫ、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のデータ入力端子Ｄは、セレクタ回路６３＿ｉの出力に接続され、セレクタ回路６３＿ｉの出力信号が入力される。
【００４５】
ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ−１）各々のデータ出力端子Ｑは、セレクタ回路６３＿（ｉ＋１）の他方の入力に接続される。
また、ラッチ回路ＤＬ６２＿２ｎのデータ出力端子Ｑは、図１に示すシリアルバスを介して、シリパラ変換回路７０に接続される。
また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のクロック端子ＣＫは、内部ＣＬＫ発生回路３０に接続され、内部クロック信号ＰＣＬＫが入力される。
また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、リセット信号ＲＥＳＥＴが入力される。
【００４６】
以上の構成により、コマンドデコーダ２０が制御信号／ＺＱＡＣＴ１をＨレベルに変化させる前に、コマンドデコーダ２０がリセット信号ＲＥＳＥＴを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ変化させることで、パラシリ変換回路６０は、次に説明する動作を行う。
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々は、ラッチをリセットして、自身のデータ出力端子Ｑからの出力信号のレベルをＬレベルとする。また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々は、ラッチをリセットして、自身のデータ出力端子Ｑからの出力信号のレベルをＬレベルとする。
その後、コマンドデコーダ２０がリセット信号ＲＥＳＥＴを非活性レベル（Ｌレベル）へ変化させ、制御信号／ＺＱＡＣＴ１を活性レベル（Ｌレベル）から非活性レベル（Ｈレベル）に変化させる。これにより、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜ｎ）各々は制御ビットＰＵＣＺＱ［ｉ］を自身のデータ入力端子Ｄから取り込み、その値を保持するとともに、保持したデータを自身のデータ出力端子Ｑから出力する。セレクタ回路６３＿ｉ（ｉ＝１〜２ｎ）は、このとき制御信号ＳＥＬがＬレベルであり、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号を、ラッチ回路ＤＬ６２＿ｉのデータ入力端子Ｄに対して出力する。
ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの１回目の立ち上がり（ＬレベルからＨレベルへの遷移）で、自身のデータ入力端子Ｄからセレクタ回路６３＿ｉの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、ラッチするとともにセレクタ回路６３＿（ｉ＋１）の他方の入力へ出力する。
【００４７】
このとき、セレクタ回路６３＿ｉの出力信号は、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号である。このため、ラッチ回路ＤＬ６２＿ｉのデータ出力端子Ｑからの出力信号は、ラッチ回路ＤＬ６１＿ｉが取り込んだ制御ビットである。
また、ラッチ回路ＤＬ６２＿２ｎは、自身のデータ入力端子Ｄからセレクタ回路６３＿２ｎの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、シリアルデータＳＤＡＴＡの先頭のデータとしてシリアルバスへ出力する。このシリアルデータＳＤＡＴＡの先頭のデータが、制御ビットＰＤＣＺＱ［ｎ］である。
【００４８】
セレクタ回路６３＿ｉ（ｉ＝２〜２ｎ）各々において、この内部クロック信号ＰＣＬＫの１回目の立ち上がりから次の立ち上がりまでの期間において、制御信号ＳＥＬがＬレベルからＨレベルへ切り替わる。これにより、セレクタ回路６３＿ｉは、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号でなく、ラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑからの出力信号を出力する。また、セレクタ回路６３＿１において、出力信号は、Ｌレベルへと変化する。
【００４９】
ラッチ回路ＤＬ６２＿ｉ（ｉ＝２〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子Ｄからセレクタ回路６３＿ｉの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、ラッチするとともにセレクタ回路６３＿（ｉ＋１）の他方の入力へ出力する。
このとき、セレクタ回路６３＿ｉの出力信号は、ラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑからの出力信号であるので、ラッチ回路ＤＬ６２＿ｉのデータ出力端子Ｑからの出力信号は、ラッチ回路ＤＬ６１＿（ｉ−１）が取り込んだ制御ビットである。
また、ラッチ回路ＤＬ６２＿２ｎは、自身のデータ入力端子Ｄからセレクタ回路６３＿２ｎの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、シリアルデータＳＤＡＴＡの２番目のデータとしてシリアルバスへ出力する。このシリアルデータＳＤＡＴＡの２番目のデータは、制御ビットＰＤＣＺＱ［ｎ−１］である。また、セレクタ回路６３＿１の出力信号は、セレクタ回路６３＿１の他方の入力である接地レベル（Ｌレベル）へ変化する。
【００５０】
以降、内部クロック信号ＰＣＬＫの立ち上がりで、ラッチ回路部６２における各ラッチ回路は、前段のラッチ回路のデータ出力端子Ｑの出力信号をラッチして、次段のラッチ回路のデータ入力端子Ｄへと出力する。
ラッチ回路部６２における最終段のラッチ回路ＤＬ６２＿２ｎは、内部クロック信号ＰＣＬＫの２ｎ回の立ち上がりで、制御ビットＰＤＣＺＱ［ｎ］〜ＰＤＣＺＱ［１］、制御ビットＰＵＣＺＱ［ｎ］〜ＰＵＣＺＱ［１］の合計２ｎビットの制御ビットを、この順番にシリアルデータＳＤＡＴＡとして、中央領域におけるシリアルバスを介して、第２の領域におけるシリパラ変換回路７０へ出力する。
【００５１】
図６は、シリパラ変換回路７０の回路図である。
シリパラ変換回路７０は、ラッチ回路部７３、ラッチ回路部７４を含んで構成される。
シリパラ変換回路７０は、ラッチ回路部７３が、内部クロック信号ＰＣＬＫに同期してシリアルデータＳＤＡＴＡをとりこむ。そして、シリアルデータＳＤＡＴＡが全て取り込まれた段階で、制御信号ＺＱＡＣＴ２が非活性化（Ｈレベルに変化）する。これにより、ラッチ回路部７４は、各々のラッチ回路に制御ビット（制御ビットＰＤＣＺＱ［ｎ］〜ＰＤＣＺＱ［１］、制御ビットＰＵＣＺＱ［ｎ］〜ＰＵＣＺＱ［１］の合計２ｎビットの制御ビット）を取り込み、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１：ｎ]、ＰＤＣ[１：ｎ]）を、複数の出力回路８０に対してパラレルに出力する。尚、本実施形態では、シリパラ変換回路７０が１つしか設けられていないが（図１参照）、本発明はこれに限るものではなく、例えばシリパラ変換回路７０を複数の出力バッファに対応するように複数個設けても良い。以下、シリパラ変換回路７０について詳細に説明する。
【００５２】
ラッチ回路部７３を構成する２ｎ個のラッチ回路ＤＬ７３＿１〜ＤＬ７３＿２ｎ各々は、ラッチ回路ＤＬ６２＿１〜６２＿２ｎと同様に、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子ＣＫ、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ７３＿１のデータ入力端子Ｄは、シリアルバスを介してパラシリ変換回路６０のラッチ回路ＤＬ６２＿２ｎのデータ出力端子Ｑに接続され、シリアルデータＳＤＡＴＡが入力される。
ラッチ回路ＤＬ７３＿ｉ（ｉ＝２〜２ｎ）各々のデータ入力端子Ｄは、前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑに接続され、前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号が入力される。
【００５３】
また、ラッチ回路ＤＬ７３＿ｉ（ｉ＝１〜２ｎ）各々のデータ出力端子Ｑは、ラッチ回路部７４のラッチ回路ＤＬ７４＿ｉのデータ入力端子Ｄに接続される。
また、ラッチ回路ＤＬ７３＿ｉ（ｉ＝１〜２ｎ）各々のクロック端子ＣＫは、内部ＣＬＫ発生回路３０に接続され、パラシリ変換回路６０におけるラッチ回路部６２と同様に内部クロック信号ＰＣＬＫが入力される。
また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、パラシリ変換回路６０におけるラッチ回路部６２と同様にリセット信号ＲＥＳＥＴが入力される。
【００５４】
ラッチ回路部７４を構成する２ｎ個のラッチ回路ＤＬ７４＿１〜ＤＬ７４＿２ｎ各々は、ラッチ回路ＤＬ６１＿１〜ＤＬ６１＿２ｎと同様に、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子（図６においてイネーブル端子ＥＮ）、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜ｎ）各々のデータ入力端子Ｄは、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉのデータ出力端子Ｑに接続される。
【００５５】
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜ｎ）各々のデータ出力端子Ｑは、複数の出力回路８０各々における出力バッファ制御回路８１のオア回路８５＿ｉに接続される（図２参照）。
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々のデータ出力端子Ｑは、複数の出力回路８０各々における出力バッファ制御回路８１のアンド回路８６＿ｉに接続される（図２参照）。
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々のイネーブル端子ＥＮは、コマンドデコーダ２０に接続され、制御信号ＺＱＡＣＴ２の論理レベルを反転した制御信号／ＺＱＡＣＴ２が入力される。
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、リセット信号ＲＥＳＥＴが入力される。
【００５６】
ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々は、クロックイネーブル端子ＥＮに入力される制御信号／ＺＱＡＣＴ２がＨレベルになると（つまり、制御信号ＺＱＡＣＴ２が非活性レベルであるＬレベルになると）、データ入力端子Ｄに入力されるデータをラッチし、次の制御信号／ＺＱＡＣＴ２がＨレベルになるまで（立ち上がりまで）、ラッチしたデータをデータ出力端子Ｑに保持し、出力バッファ制御回路８１に出力する。
ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々は、Ｈレベルのリセット信号ＲＥＳＥＴが入力されると、データ出力端子ＱのレベルをＬレベルへリセットする。
【００５７】
以上の構成により、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉ（ｉ＝２〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの１回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号を取り込む。ラッチ回路ＤＬ７３＿ｉ各々は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ出力信号を、ラッチするとともに次段のラッチ回路ＤＬ７３＿（ｉ＋１）のデータ入力端子Ｄへ出力する。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの１回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（２ｎ−１）のデータ出力端子Ｑからの出力信号（Ｌレベル）を取り込む。ラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだＬレベルの出力信号を、ラッチするとともにラッチ回路ＤＬ７４＿２ｎのデータ入力端子Ｄへ出力する。
ラッチ回路部７３におけるラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの１回目の立ち上がりで、自身のデータ入力端子ＤからシリアルデータＳＤＡＴＡの先頭データを取り込む。ラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ先頭データを、ラッチするとともに次段のラッチ回路ＤＬ７３＿２のデータ入力端子Ｄへ出力する。
【００５８】
また、ラッチ回路ＤＬ７３＿ｉ（ｉ＝２〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号を取り込む。ラッチ回路ＤＬ７３＿ｉ各々は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ出力信号を、ラッチするとともに次段のラッチ回路ＤＬ７３＿（ｉ＋１）のデータ入力端子Ｄへ出力する。
このとき、前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号は、ラッチ回路ＤＬ７３＿（ｉ−１）が内部クロック信号ＰＣＬＫの１回目の立ち上がりでデータ入力端子Ｄから取り込み、データ出力端子Ｑから出力した出力信号である。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（２ｎ−１）が内部クロック信号ＰＣＬＫの１回目の立ち上がりでデータ出力端子Ｑに出力した出力信号（Ｌレベル）を取り込む。ラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだＬレベルの出力信号を、ラッチするとともにラッチ回路ＤＬ７４＿２ｎのデータ入力端子Ｄへ出力する。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子ＤからシリアルデータＳＤＡＴＡの２番目のデータを取り込む。ラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ先頭データを、ラッチするとともに次段のラッチ回路ＤＬ７３＿２のデータ入力端子Ｄへ出力する。
【００５９】
以降、内部クロック信号ＰＣＬＫの立ち上がりで、ラッチ回路部７３における各ラッチ回路は、前段のラッチ回路のデータ出力端子Ｑの出力信号をラッチして、次段のラッチ回路のデータ入力端子Ｄへと出力する。
ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉ（ｉ＝１〜ｎ）各々は、内部クロック信号ＰＣＬＫの２ｎ回目の立ち上がりで、シリアルデータを構成する制御ビットＰＵＣＺＱ［ｉ］）を取り込み、このデータをラッチ回路ＤＬ７４＿ｉのデータ入力端子Ｄに出力する。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々は、内部クロック信号ＰＣＬＫの２ｎ回目の立ち上がりで、シリアルデータを構成する制御ビットＰＤＣＺＱ［ｉ−ｎ］）を取り込み、このデータをラッチ回路ＤＬ７４＿ｉのデータ入力端子Ｄに出力する。
【００６０】
続いて、コマンドデコーダ２０が、制御信号／ＺＱＡＣＴ２を、内部クロック信号ＰＣＬＫの２ｎ回の立ち上がりと同時、あるいはその後、次の内部クロック信号ＰＣＬＫの立ち上がりまでにＨレベルに変化させる。これにより、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜ｎ）各々は制御ビットＰＵＣＺＱ［ｉ］を取り込み、取り込んだ制御ビットを自身のデータ出力端子Ｑから、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ［ｉ］）として、出力バッファ制御回路８１のオア回路８５＿ｉに対して出力する。また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々は制御ビットＰＤＣＺＱ［ｉ−ｎ］を取り込み、取り込んだ制御ビットを自身のデータ出力端子Ｑから、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＤＣ［ｉ−ｎ］）として、出力バッファ制御回路８１のアンド回路８６＿ｉに対して出力する。
【００６１】
以上により、図１に示す半導体装置１００における各回路の構成を説明したので、続いて、半導体装置１００がＺＱキャリブレーション動作を行うときの動作について、図７を用いて説明する。
図７は、本実施形態の半導体装置１００におけるＺＱキャリブレーションのタイミング波形図である。
電源投入後、時刻ｔ１においてコマンドデコーダ２０が、ＲＥＳＥＴ信号を活性化（Ｈレベル）に変化させる。これにより、半導体装置１００において、パラシリ変換回路６０、及びシリパラ変換回路７０を含む内部回路がリセットされる。
時刻ｔ２において、外部からＺＱキャリブレーションコマンドが入力されると、コマンドデコーダ２０は、制御信号ＺＱＡＣＴ１，制御信号ＺＱＡＣＴ２を活性化（Ｈレベル）する。
制御信号ＺＱＡＣＴ１の活性化期間中に、ＺＱ回路４０内のＺＱ制御回路５０においてキャリブレーション動作が行われ、ＺＱ制御回路５０は、インピーダンス制御情報を決定する。
【００６２】
時刻ｔ３において、制御信号ＺＱＡＣＴ１の非活性化に応じて、パラシリ変換回路６０のラッチ回路部６１が、複数の制御ビット（制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ］で構成される制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル））を取り込む。
また、ラッチ回路部６２が、内部クロック信号ＰＣＬＫに同期して、制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]を制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアル）に変換したシリアルデータＳＤＡＴＡを、時刻ｔ４〜時刻ｔ５にかけて、制御ビットＰＤＣＺＱ[ｎ]〜ＰＤＣＺＱ［１］、制御ビットＰＵＣＺＱ[ｎ]〜ＰＵＣＺＱ[１]の順に出力する。
時刻ｔ６において、シリパラ変換回路のラッチ回路部７３において、最後のビットである制御ビットＰＵＣＺＱ[１]までが取り込まれた段階で、コマンドデコーダ２０は、制御信号ＺＱＡＣＴ２を非活性化（Ｌレベル）する。これに応じて、ラッチ回路部７４が制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１］〜ＰＵＣ［ｎ]、ＰＤＣ[１］〜ＰＤＣ［ｎ]で構成される制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル））をパラレルに、出力回路８０における出力バッファ制御回路８１に出力する。
出力バッファ制御回路８１は、出力バッファ８２におけるＰＭＯＳトランジスタ、ＮＭＯＳトランジスタをオンまたはオフさせるＰＵ ＯＵＴ１〜ＰＵ ＯＵＴｉ、ＰＤ ＯＵＴ１〜ＰＤ ＯＵＴｉを、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１］〜ＰＵＣ［ｎ]、ＰＤＣ[１］〜ＰＤＣ［ｎ］)に応じて、出力バッファ８２に出力する。
このようにして、Ｒｅａｄ時またはＺＱキャリブレーション時における出力バッファ８２のインピーダンスが設定される。
尚、本実施形態では、ＺＱ制御回路５０が出力する制御ビットＰＵＣＺＱ[１:ｎ]及びＰＤＣＺＱ[１:ｎ]をシリアルデータＳＤＡＴＡに変換して、同一のシリアルバスに伝送しているが、本発明はこれに限るものではなく、例えば、制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]を其々シリアルデータに変換して、２本のシリアルバスによって伝送する構成としてもよい。
【００６３】
このように、本発明の半導体装置１００は、インピーダンス制御情報（制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]）を生成するＺＱ回路（ＺＱ回路４０）と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファ（出力バッファ８２）と、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される、半導体装置である。
【００６４】
また、本発明の半導体装置１００は、第１及び第２の領域とこれら第１及び第２の領域に挟まれた第３の領域とを有する半導体チップであって、前記第１の領域に設けられたＺＱ端子と、前記第１の領域に設けられると共に前記ＺＱ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報（制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]）を生成するＺＱ回路（ＺＱ回路４０）と、前記第２の領域に設けられたＤＱ端子と、前記第２の領域に設けられると共に前記ＤＱ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファ（出力バッファ８２）と、前記ＺＱ回路から引き出され、前記第３の領域を横切って前記第２の領域に達し、前記複数の制御ビットの情報を前記ＺＱ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置である。
【００６５】
また、本発明の出力バッファのインピーダンスを調整する方法は、ＺＱコマンドに応じて複数の制御ビットをパラレルに生成し、前記パラレルに生成された複数の制御ビットをシリアルに転送し、前記シリアルに転送された複数の制御ビットをパラレルに変換し、前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法である。
【００６６】
これにより、本発明は、出力バッファ（出力バッファ８２）のインピーダンスを制御する複数の制御ビット（ＰＵＣ［１〜ｎ］、ＰＤＣ［１〜ｎ］）がＺＱ回路（ＺＱ回路４０）からシリアルに転送されることによって、複数の制御ビットを伝送するための信号配線の本数を減少することができ、配線面積が削減される。シリアルに転送しない場合は、第１の領域から第２の領域に向けて、ＺＱ制御回路５０が出力する制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]を転送する信号線を合計（ｎ×２）本配線する必要があった。しかし、シリアルデータＳＤＡＴＡをシリアルバスで転送することにより、信号配線の本数を、内部クロック信号ＰＣＬＫ、リセット信号ＲＥＳＥＴ、シリアルデータＳＤＡＴＡを転送する３本にまで削減できるので、配線面積を削減することができる。
【符号の説明】
【００６７】
１００…半導体装置、１０…アドレスバッファ、２０…コマンドデコーダ、３０…内部ＣＬＫ発生回路、４０…ＺＱ回路、５０…ＺＱ制御回路、６０…パラシリ変換回路、７０…シリパラ変換回路、８０…出力回路、８１…出力バッファ制御回路、８２…出力バッファ、８４…インバータ回路、８５…オア回路、８６…アンド回路、８２Ｐ…ＰＭＯＳトランジスタ、８２Ｎ…ＮＭＯＳトランジスタ、５１…第１のプルアップ回路、５２…第２のプルアップ回路、５３…プルダウン回路、５４…第１のカウンタ、５５…第２のカウンタ、５６…第１の比較回路、５７…第２の比較回路、５８…基準電圧発生部、６１，６２，７３，７４…ラッチ回路部、ＤＬ６１，ＤＬ６２，ＤＬ７３，ＤＬ７４…ラッチ回路、６３…セレクタ回路、ＺＱ ＣＡＬ Ｃｏｄｅ，ＺＱＡＣＴ１，ＺＱＡＣＴ２，ＳＥＬ…制御信号、１，２…データ制御信号、ＰＵＣＺＱ，ＰＤＣＺＱ…制御ビット、ＰＣＬＫ…内部クロック信号、ＲＥＳＥＴ…リセット信号
【技術分野】
【０００１】
本発明は、インピーダンス制御回路を搭載した半導体装置、及び出力バッファのインピーダンスを調整する方法に関する。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリとの間など）におけるデータ転送には、より高いデータ転送レートが要求されている。データ転送レートをより高くする必要から、入出力信号レベルの振幅がますます小さくなってきている。入出力信号の振幅が小さくなると、正確な振幅の信号を出力するため、出力バッファのインピーダンスに対する要求精度が厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によりばらつくだけでなく、半導体装置の実使用時においても、周辺温度の変化や電源電圧の変動の影響を受けて変動する。このため、出力バッファに高いインピーダンス精度が要求される場合、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファのインピーダンス調整は、一般にインピーダンス制御回路と呼ばれる、半導体装置内に設けられた回路を用いて行われる。
【０００４】
インピーダンス制御回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。出力バッファのインピーダンス調整を行う場合、半導体装置が有するインピーダンス調整用の外部端子（ＺＱ端子）と、例えば、半導体装置が搭載される基板との間に外部抵抗を接続し、ＺＱ端子に現れる電圧と基準電圧とを比較し、比較結果に応じてレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容（インピーダンス制御情報）を出力バッファに反映させることにより、出力バッファのインピーダンスを所望の値に調整する。
例えば、特許文献１には、出力バッファのインピーダンスを調整するインピーダンス制御回路が搭載された半導体装置の一例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１５０３９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に示されるインピーダンス制御回路は、出力バッファのインピーダンスを調整する複数ビットのインピーダンス制御情報をパラレルに出力するため、その分の本数の配線が必要になり、配線面積が増大し、チップサイズが増大してしまう。特に、出力バッファからのデータを出力するデータ端子ＤＱとＺＱ端子とが互いに対向する辺に隣接して其々配置されるようなエッジパッド構造においては、対向する辺の間に複数の配線が延在することになるため、チップの中央部分の配線面積が増大し、チップサイズが増大してしまうという問題が生じる。
【課題を解決するための手段】
【０００７】
本発明は、インピーダンス制御情報を生成するＺＱ回路と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファと、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される、半導体装置である。
【０００８】
また、本発明は、第１及び第２の領域とこれら第１及び第２の領域に挟まれた第３の領域とを有する半導体チップであって、前記第１の領域に設けられたＺＱ端子と、前記第１の領域に設けられると共に前記ＺＱ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報を生成するＺＱ回路と、前記第２の領域に設けられたＤＱ端子と、前記第２の領域に設けられると共に前記ＤＱ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファと、前記ＺＱ回路から引き出され、前記第３の領域を横切って前記第２の領域に達し、前記複数の制御ビットの情報を前記ＺＱ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置である。
【０００９】
また、本発明は、ＺＱコマンドに応じて複数の制御ビットをパラレルに生成し、前記パラレルに生成された複数の制御ビットをシリアルに転送し、前記シリアルに転送された複数の制御ビットをパラレルに変換し、前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法である。
【発明の効果】
【００１０】
本発明によれば、出力バッファのインピーダンスを制御する複数の制御ビットがＺＱ回路からシリアルに転送されることによって、複数の制御ビットを伝送するための配線の本数を減少することができ、配線面積を削減し、チップサイズを縮小できる。
【図面の簡単な説明】
【００１１】
【図１】半導体装置１００の構成を示すブロック図である。
【図２】出力回路８０の構成を示すブロック図である。
【図３】出力バッファ８２の回路図である。
【図４】ＺＱ制御回路５０の構成を示すブロック図である。
【図５】パラシリ変換回路６０の回路図である。
【図６】シリパラ変換回路７０の回路図である。
【図７】半導体装置１００のＺＱキャリブレーションのタイミング波形図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１００の概略構成を示す。なお、本実施形態ではＤＲＡＭの構成を用いているが、本発明は、ＤＲＡＭに限るものではなく、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、フラッシュメモリ等）やメモリ以外のコントローラであっても構わない。
【００１３】
図１に示すように、半導体装置１００（半導体チップ）は第１の領域、第２の領域、第３の領域を備え、各領域において、回路ブロックが形成されている。図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、半導体装置１００は、基板上に搭載されている。
【００１４】
図１において、□印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。半導体装置１００（半導体チップ）はエッジパッド構造をしており、第２の領域には、データ端子（ＤＱ０〜３１）、データストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）、データマスク端子（ＤＭ０〜３）及びＶＲＥＦＤＱ端子が配列される。一方、第１の領域には、クロック端子（ＣＫ＿ｃ，ｔ）、クロックイネーブル端子（ＣＫＥ）、チップセレクト端子（ＣＳ）、コマンドアドレス端子（ＣＡ）、ＶＲＥＦＣＡ端子及びＺＱ端子が配列されている。
ＺＱ端子は、外部抵抗素子Ｒを介して接地電源ＶＳＳと接続されている。この外部抵抗素子Ｒは、半導体装置１００には設けられておらず、基板上に備えられている。本実施形態では外部抵抗素子の抵抗値が２４０ｏｈｍに設定されているが、本発明はこれに限るものでは無く仕様に応じて適宜設定して良い。
【００１５】
半導体装置１００において、第１の領域は、アドレスバッファ１０、コマンドデコーダ２０、内部ＣＬＫ発生回路３０、ＺＱ回路４０を含んで構成される。また、第２の領域は、シリパラ変換回路７０（シリアルパラレル変換回路）、データ端子（ＤＱ０〜３１）、及びデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）各々に対応して設けられる複数の出力回路８０を含んで構成される。
また、第３の領域は、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、Ｍｅｍｏｒｙ Ａｒｒａｙ １、及び中央領域を含んで構成される。
【００１６】
アドレスバッファ１０は、ＣＡ０−７端子から入力される外部アドレス信号をクロック信号の立ち下りのタイミングで取り込み、該外部アドレス信号に応じて内部アドレス信号を生成して、内部アドレス信号をＭｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １に対して出力する。Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １においては、図示しない複数のＢＡＮＫが設けられており（例えば、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １において其々４つずつ）、各ＢＡＮＫはバンクアドレスに応じて選択される。ＢＡＮＫには、複数のワード線、複数のビット線、複数のメモリセル、複数のセンスアンプ等が設けられている。
【００１７】
コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号をクロック信号の立ち上がりのタイミングで取り込み、該外部コマンド信号に応じて複数の内部コマンド信号を各内部回路に出力する。尚、本実施形態では外部コマンド信号及び外部アドレス信号が入力される端子（ＣＡ０−７端子）が共通の構成となっており、クロック信号の立ち上がり及び立ち下がりに応じてコマンド信号及びアドレス信号が其々入力される構成となっているが、本発明はこれに限るものでは無い。
コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号が、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １におけるメモリセルが記憶するデータを出力する動作（ＲＥＡＤ動作）を指示する場合、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １にリードコマンド信号を出力し、Ｍｅｍｏｒｙ Ａｒｒａｙ ０、及びＭｅｍｏｒｙ Ａｒｒａｙ １は、このリードコマンド信号を受けて、データ制御信号１、データ制御信号２を出力回路８０に出力する（詳細後述）。
また、コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号が、ＺＱキャリブレーション動作の実行を指示する場合、内部コマンド信号ＺＱＡＣＴ（制御信号ＺＱＡＣＴ１、ＺＱＡＣＴ２）を活性レベルにする。また、コマンドデコーダ２０は、半導体装置１００の電源投入時等において、リセット信号ＲＥＳＥＴを活性レベルに変化させる。
また、コマンドデコーダ２０は、ＣＡ０−７端子から入力される外部コマンド信号が、ＲＥＡＤ動作、またはＺＱキャリブレーション動作の実行を指示する場合、活性レベル（Ｈレベル）の内部コマンドを出力回路８０に出力し、出力回路８０における出力バッファ８２のデータ出力制御、または例えば出力回路８０が終端抵抗として機能するように出力バッファ８２の制御を行う（詳細後述）。
【００１８】
内部ＣＬＫ発生回路はＣＫ＿ｃ，ｔ端子から外部クロック信号を受けて内部クロック信号ＰＣＬＫを発生する。
【００１９】
ＺＱ回路４０は、ＺＱ端子に接続されており、ＺＱ制御回路５０及びパラシリ変換回路６０（パラレルシリアル変換回路）を有する。このＺＱ回路４０は、コマンドデコーダ２０から内部コマンド信号ＺＱＡＣＴ、リセット信号ＲＥＳＥＴ、及び内部ＣＬＫ発生回路３０から内部クロック信号ＰＣＬＫを受けて、出力バッファのインピーダンスを調整する制御信号ＺＱ ＣＡＬ Ｃｏｄｅをシリアルに出力する。ＺＱ回路４０が出力した制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアル）は、中央領域に設けられたシリアルバスを介してシリパラ変換回路７０に入力される。このように、シリアルバスを第３の領域の中央領域に設け、更にシリパラ変換回路７０を第２の領域の中央部分（第３の領域の中央領域の一直線上）に設けることによって、シリパラ変換回路７０から出力される制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）が複数の出力回路８０に到達するタイミングをより均等にすることができる。
【００２０】
ここで、近年の半導体装置は、小型化に伴って半導体チップの縮小化が謳われているが、Ｍｅｍｏｒｙ Ａｒｒａｙ領域の回路密度は他の領域と比較して大きいため、第３の領域においては特に中央領域の面積を小さくすることが望まれている。本発明のようにＺＱ回路４０が制御信号ＺＱ ＣＡＬ Ｃｏｄｅをシリアルに出力することによって、制御信号を転送する信号配線の本数を削減できるため、その分配線面積を縮小することができる。特に本実施形態のようなエッジパッド構造の半導体装置において、より有効に配線面積を縮小できる。なお、ＺＱ回路４０の詳細については後述する。
【００２１】
データ端子（ＤＱ０〜３１）及びデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）は、出力回路８０に其々接続されている。出力回路８０に設けられた出力バッファ８２（図２参照）は、シリパラ変換回路がパラレルに出力する制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）によってインピーダンスが調整される。
【００２２】
図２は、データ端子（ＤＱ０〜３１）及びデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）に接続される出力回路８０のブロック構成を示す図である。
図２に示すように、出力回路８０には、出力バッファ制御回路８１、及び出力バッファ８２が設けられている。
出力バッファ制御回路８１は、インバータ回路８４、オア回路８５＿１〜オア回路８５＿ｎ、アンド回路８６＿（ｎ＋１）〜アンド回路８６＿２ｎを含んで構成される。
インバータ回路８４は、コマンドデコーダ２０から内部コマンドが入力され、内部コマンドのレベルを反転して、オア回路８５＿１〜オア回路８５＿ｎに出力する。
オア回路８５＿１〜オア回路８５＿ｎ各々は、インバータ回路８４の出力、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ［ｉ］（１≦ｉ≦ｎ））、データ制御信号１が入力され、入力される３信号のうちの少なくとも１つの信号がＨレベルである場合、ＨレベルのＰＵ ＯＵＴｉを出力バッファ８２（後述）に出力する。
アンド回路８６＿（ｎ＋１）〜アンド回路８６＿２ｎ各々は、内部コマンド、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＤＣ［ｉ］（１≦ｉ≦ｎ））、データ制御信号２が入力され、入力される３信号が全てＨレベルである場合、ＨレベルのＰＤ ＯＵＴｉを出力バッファ８２に出力する。
ここで、データ制御信号１、及びデータ制御信号２は、メモリセルアレイからＲＥＡＤ時に読み出されるデータ及び内部コマンドによって生成される信号である。また、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ［ｉ］（１≦ｉ≦ｎ）、ＰＤＣ［ｉ］（１≦ｉ≦ｎ））は、図１に示す制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）を構成する。
【００２３】
具体的には、出力バッファ制御回路８１は、内部コマンドがＺＱキャリブレーション又はＲＥＡＤ時にＨレベルになることにより、活性化する。
出力バッファ制御回路８１は、ＲＥＡＤ時において出力バッファ８２がハイデータ（Ｈデータ）を出力する場合は、データ制御信号１、２共にロー（Ｌレベル）になり、ＰＤ ＯＵＴ１〜ｎを全てＬレベルに変化させる。これにより、出力バッファ８２を構成するＮＭＯＳトランジスタはオフ（非導通）する。
また、出力バッファ制御回路８１は、ＰＵ ＯＵＴ１〜ｎを、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１]〜［ｎ］）に応じて、ＬレベルまたはＨレベルに変化させる。これにより、ＰＵ ＯＵＴ１〜ｎのうちＬレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オン（導通）する。また、ＰＵ ＯＵＴ１〜ｎのうちＨレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オフする。
【００２４】
一方、出力バッファ制御回路８１は、ＲＥＡＤ時において出力バッファ８２がローデータ（Ｌデータ）を出力する場合は、データ制御信号１、２共にハイ（Ｈレベル）になり、ＰＵ ＯＵＴ１〜ｎを全てＨレベルに変化させる。これにより、出力バッファ８２を構成するＰＭＯＳトランジスタは全てオフする。
また、出力バッファ制御回路８１は、ＰＤ ＯＵＴ１〜ｎを、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＤＣ[１]〜[ｎ]）に応じて、ＬレベルまたはＨレベルに変化させる。これにより、ＰＤ ＯＵＴ１〜ｎのうちＬレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オフする。また、ＰＤ ＯＵＴ１〜ｎのうちＨレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オンする。
【００２５】
つまり、ＲＥＡＤ時において、出力回路８０は、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１]〜[ｎ]、ＰＤＣ[１]〜[ｎ]）をＺＱキャリブレーションで調整しておく（コードを確定しておく）ことで、出力バッファ８２から、目標インピーダンス（本実施形態においては２４０ｏｈｍ）で外部へメモリセルのデータを出力する。
【００２６】
また、出力バッファ制御回路８１は、ＺＱキャリブレーション時においては、データ制御信号１がＬレベル、データ制御信号２がＨレベルになり、ＰＤ ＯＵＴ１〜ｎ、ＰＵ ＯＵＴ１〜ｎを共に、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル）に応じてＬレベルまたはＨレベルに変化させる。
これにより、ＰＵ ＯＵＴ１〜ｎのうちＬレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オン（導通）する。また、ＰＵ ＯＵＴ１〜ｎのうちＨレベルのＰＵ ＯＵＴが入力される、出力バッファ８２を構成するＰＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オフする。また、ＰＤ ＯＵＴ１〜ｎのうちＬレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＬレベルになり、オフする。また、ＰＤ ＯＵＴ１〜ｎのうちＨレベルのＰＤ ＯＵＴが入力される、出力バッファ８２を構成するＮＭＯＳトランジスタは、ゲートレベルがＨレベルになり、オンする。
つまり、ＺＱキャリブレーション時において、データ端子（ＤＱ０〜３１）、データストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）に現れる出力電圧は、出力バッファ８２の電源電圧と接地電圧の差電圧を、出力バッファ８２を構成するＰＭＯＳトランジスタの調整中のインピーダンスと、出力バッファ８２を構成するＮＭＯＳトランジスタの調整中のインピーダンスとで分割した電圧となる。そして、ＺＱキャリブレーションにより、確定した場合は、電源電圧と接地電圧の中間電圧（１／２ＶＤＤ）となり、インピーダンス調整が精確に行われたか否かを、例えばテスタにより出力電圧を測定することで知ることができる。或いは、ＺＱキャリブレーションによりインピーダンス調整終了後、インピーダンスコードが変化しない構成にし、他のコマンドのコマンドデコーダ２０への入力により、キャリブレーション時と同じく、データ制御信号１をＬレベル、データ制御信号２をＨレベルにすることで、出力バッファ８２を目標インピーダンス（本実施形態においては２４０ｏｈｍ）で終端抵抗として機能させることもできる。
【００２７】
図３は、出力回路８０における出力バッファ８２の回路図である。図３に示すように、
出力バッファ８２は、電源とデータ端子（ＤＱ０〜３１）またはデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）との間に設けられたＰＭＯＳトランジスタ８２Ｐ＿１〜８２Ｐ＿ｎと、データ端子（ＤＱ０〜３１）またはデータストローブ端子（ＤＱＳ１〜３＿ｃ，ｔ）と接地との間に設けられたＮＭＯＳトランジスタ８２Ｎ＿１〜８２Ｎ＿ｎとから構成される。
出力バッファ制御回路８１の出力であるＰＵ ＯＵＴ１〜ｎはＰＭＯＳトランジスタのゲート電極に其々入力され、ＰＤ ＯＵＴ１〜ｎはＮＭＯＳトランジスタのゲート電極に其々入力される。
上述したように、ＺＱキャリブレーション時、各トランジスタのゲート電極にＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１］〜ＰＵＣ［ｎ]、ＰＤＣ[１］〜ＰＤＣ［ｎ]）に応じて出力バッファ制御回路８１から出力される制御信号ＰＵ ＯＵＴ１〜ｎ、ＰＤ ＯＵＴ１〜ｎを受ける。このようにトランジスタのＯＮ／ＯＦＦ状態に応じて、出力バッファ８２のインピーダンスが設定される。
【００２８】
図４は、ＺＱ制御回路５０の回路図である。ＺＱ制御回路５０は、第１のプルアップ回路５１、第２のプルアップ回路５２、プルダウン回路５３、第１のプルアップ回路５１、及び第２のプルアップ回路５２の動作を制御する第１のカウンタ５４、プルダウン回路５３の動作を制御する第２のカウンタ５５、第１のカウンタ５４を制御する第１の比較回路５６、第２のカウンタ５５を制御する第２の比較回路５７、及び基準電圧発生部５８を含んで構成される。
ＺＱ制御回路５０は、コマンドデコーダ２０から出力される制御信号ＺＱＡＣＴ１に応じて動作し、出力回路８０のインピーダンスを調整するための複数の制御ビットＰＵＣＺＱ[１:ｎ]、ＰＤＣＺＱ[１:ｎ]を含むインピーダンス制御情報を其々パラレルに出力する。以下、詳細に説明する。
【００２９】
第１のプルアップ回路５１は、出力バッファ８２に含まれるプルアップ回路（ＰＭＯＳトランジスタ８２Ｐ＿１〜８２Ｐ＿ｎ）と同じ回路構成を有している。つまり、第１のプルアップ回路５１は、並列接続されたｎ個のＰＭＯＳトランジスタを備え、これらＰＭＯＳトランジスタのドレインが共通にＺＱ端子に接続されている。
並列接続されたｎ個のＰＭＯＳトランジスタのゲートには、第１のカウンタ５４より複数の制御ビットＰＵＣＺＱ［１：ｎ］（インピーダンス制御情報を構成する）がそれぞれ供給されており、これによって第１のプルアップ回路５１の動作が制御される。
第２のプルアップ回路５２も、第１のプルアップ回路５１と同一の回路構成を有しており、第２のプルアップ回路５２に含まれるｎ個のＰＭＯＳトランジスタのゲートには、第１のプルアップ回路５１と同じく、第１のカウンタ５４より複数の制御ビットＰＵＣＺＱ［１：ｎ］が供給される。
【００３０】
プルダウン回路５３は、出力バッファ８２に含まれるプルダウン回路（ＮＭＯＳトランジスタ８２Ｎ＿１〜８２Ｎ＿ｎ）と同じ回路構成を有している。つまり、プルダウン回路５３は、並列接続されたｎ個のＮＭＯＳトランジスタを備え、これらＮＭＯＳトランジスタのゲートには、第２のカウンタ５５より複数の制御ビットＰＤＣＺＱ［１：ｎ］（インピーダンス制御情報を構成する）がそれぞれ供給されており、これによってプルダウン回路５３の動作が制御される。
第２のプルアップ回路５２とプルダウン回路５３は、「レプリカバッファ」を構成しており、したがって、このレプリカバッファは出力バッファ８２と同じ回路構成を有していることになる。
また、レプリカバッファの出力端である接点Ａは、第２の比較回路５７の非反転入力端子（＋）に接続される。
【００３１】
第１のカウンタ５４（プルアップ用）は、制御信号ＺＱＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、第１の比較回路５６の出力である比較信号ＣＯＭＰ１がＨレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がＬレベルである場合にはカウントダウンを続ける。第１の比較回路５６の非反転入力端子（＋）はＺＱ端子に接続されており、反転入力端子（−）は基準電圧発生部５８の出力に接続されている。
かかる構成により、第１の比較回路５６は、ＺＱ端子の電位と、例えば中間電位（ＶＤＤ／２）とを比較し、前者の方の電位が高ければその出力である比較信号ＣＯＭＰ１をＨレベルとし、後者の方の電位が高ければ比較信号ＣＯＭＰ１をＬレベルとする。
【００３２】
一方、第２のカウンタ５５（プルダウン用）は、制御信号ＺＱＡＣＴ１が活性化し、第１のプルアップ回路５１と第２のプルアップ回路５２のインピーダンス調整を実行した後、カウントアップ又カウントダウンするカウンタであり、第２の比較回路５７の出力である比較信号ＣＯＭＰ２がＨレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がＬレベルである場合にはカウントダウンを続ける。第２の比較回路５７の非反転入力端子（＋）はレプリカバッファの出力端である接点Ａに接続され、反転入力端子（−）は基準電圧発生部５８の出力に接続されている。
かかる構成により、第２の比較回路５７は、レプリカバッファの出力電位と例えば中間電位（ＶＤＤ／２）とを比較し、前者の方の電位が高ければその出力である比較信号ＣＯＭＰ２をＨレベルとし、後者の方の電位が高ければ比較信号ＣＯＭＰ２をＬレベルとする。
【００３３】
そして、第１のカウンタ５４，第２のカウンタ５５は、制御信号ＺＱＡＣＴ１が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、第１のカウンタ５４のカウント値は複数の制御ビットＰＵＣＺＱ［１：ｎ］として用いられ、第２のカウンタ５５のカウント値は複数の制御ビットＰＤＣＺＱ［１：ｎ］として用いられる。そして、これらの総称であるインピーダンス制御情報は、キャリブレーション動作において確定され、パラシリ変換回路６０（パラレルシリアル変換回路）に供給される。
【００３４】
［キャリブレーション動作］
キャリブレーション動作を行う場合には、あらかじめ、ＺＱ端子に外部抵抗素子Ｒを接続しておく必要がある。外部抵抗素子Ｒとしては、出力バッファ８２の目的とするインピーダンス（＝レプリカバッファのインピーダンス）と同じインピーダンスを持つ抵抗を用いる必要がある。従って、本実施形態では、２４０ｏｈｍの外部抵抗素子Ｒが用いられる。
キャリブレーションコマンドによってキャリブレーション動作が指示されると、コマンドデコーダ２０は、制御信号ＺＱＡＣＴ１を活性化し、ＺＱ制御回路５０に含まれる第１のカウンタ５４のカウント動作を開始させる。電源投入後などの初期状態においては、第１のカウンタ５４のカウント値は、一例としてオール１にリセットされており、そのため、第１のカウンタ５４の出力である複数の制御ビットＰＵＣＺＱ［１：ｎ］は、いずれもＨレベルである。したがって、第１のプルアップ回路５１に含まれるＰＭＯＳトランジスタは全てオフ状態となり、その結果、第１の比較回路５６の出力である比較信号ＣＯＭＰ１はＬレベルとなる。
【００３５】
このため、第１のカウンタ５４はカウントダウンを進め、これに連動して第１のプルアップ回路５１に含まれるＰＭＯＳトランジスタのオンまたはオフ状態が切り替わる。このようなカウントダウンが進むに連れて、第１のプルアップ回路５１のインピーダンスは徐々に低下し、ＺＱ端子の電位は徐々に上昇する。そして、第１のプルアップ回路５１のインピーダンスが目的とするインピーダンス（２４０ｏｈｍ）未満まで低下すると、ＺＱ端子の電位が中間電圧（ＶＤＤ／２）を超えることから、第１の比較回路５６の出力である比較信号ＣＯＭＰ１はＨレベルに反転する。これに応答して第１のカウンタ５４はカウントアップを進め、今度は第１のプルアップ回路５１のインピーダンスを上昇させる。
【００３６】
このような動作を繰り返すことにより、ＺＱ端子の電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＺＱＡＣＴ１を活性化したまま、第１のカウンタ５４のカウント動作を停止させる。これにより、第１のカウンタ５４のカウント値は固定され、複数の制御ビットＰＵＣＺＱ［１：ｎ］のレベルが確定する。
また、以上の動作により、第１のプルアップ回路５１，第２のプルアップ回路５２のインピーダンスが２４０ｏｈｍに調整される。
【００３７】
次に、第２のカウンタ５５のカウント動作を開始させる。初期状態においては、第２のカウンタ５５のカウント値は、一例としてオール０にリセットされており、そのため、第２のカウンタ５５の出力である複数の制御ビットＰＤＣＺＱ［１：ｎ］は、いずれもＬレベルである。したがって、プルダウン回路５３に含まれるＮＭＯＳトランジスタは全てオフ状態となり、その結果、第２の比較回路５７の出力である比較信号ＣＯＭＰ２はＨレベルとなる。
これに応答して、第２のカウンタ５５はカウントアップを進め、これに連動して、プルダウン回路５３に含まれるＮＭＯＳトランジスタのオンまたはオフ状態が切り替わる。このようなカウントアップが進むに連れて、プルダウン回路５３のインピーダンスは徐々に低下し、接点Ａの電位は徐々に低下する。そして、プルダウン回路５３のインピーダンスが目的とするインピーダンス（２４０ｏｈｍ）未満まで低下すると、接点Ａの電位は中間電圧（ＶＤＤ／２）を下回るため、第２の比較回路５７の出力である比較信号ＣＯＭＰ２はＬレベルに反転する。これに応答して第２のカウンタ５５はカウントダウンを進め、今度はプルダウン回路５３のインピーダンスを上昇させる。
【００３８】
このようなカウントアップおよびカウントダウン動作を繰り返すことにより、接点Ａの電位は中間電圧（ＶＤＤ／２）近傍で安定する。その後、制御信号ＺＱＡＣＴ１を非活性化し、第２のカウンタ５５のカウント動作を停止させる。これにより、第２のカウンタ５５のカウント値は固定され、複数の制御ビットＰＤＣＺＱ［１：ｎ］のレベルが確定する。
また、プルダウン回路５３のインピーダンスも２４０ｏｈｍに調整される。
以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御情報は、続いて説明するパラシリ変換回路６０に入力されて制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアルデータ）に変換されてシリアルバスを転送される。制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアルデータ）は、シリパラ変換回路７０により再び制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレルデータ）に変換された後、図２に示す出力バッファ制御回路８１に入力される。そして、出力バッファ８２についても、正確に２４０ｏｈｍのインピーダンスで動作することが可能となる。
【００３９】
図５は、パラシリ変換回路６０の回路図である。
パラシリ変換回路６０は、ラッチ回路部６１、セレクタ回路６３＿１〜セレクタ回路６３＿２ｎ、ラッチ回路部６２を含んで構成される。
パラシリ変換回路６０は、ＺＱ制御回路５０が出力する制御ビットＰＵＣＺＱ[１:ｎ]、ＰＤＣＺＱ[１:ｎ]を受けて制御信号（シリアルデータＳＤＡＴＡ）をシリアルに出力する。パラシリ変換回路６０は、制御信号ＺＱＡＣＴ１が非活性化した（Ｌレベルになった）タイミングで、ラッチ回路部６１の各々のラッチ回路ＤＬ６１＿１〜ＤＬ６１＿２ｎに、各制御ビットＰＵＣＺＱ[１:ｎ]、ＰＤＣＺＱ[１:ｎ]を取り込み、その後、ラッチ回路部６２が内部クロック信号ＰＣＬＫに同期してシリアル信号ＳＤＡＴＡを出力する。以下、詳細に説明する。
【００４０】
ラッチ回路部６１を構成する２ｎ個のラッチ回路ＤＬ６１＿１〜ＤＬ６１＿２ｎ各々は、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子（図５においてイネーブル端子ＥＮ）、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜ｎ）各々のデータ入力端子Ｄは、ＺＱ制御回路５０における第１のカウンタ５４の出力に接続され、制御ビットＰＵＣＺＱ［ｉ］が入力される。
また、ラッチ回路ＤＬ６１＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々のデータ入力端子Ｄは、ＺＱ制御回路５０における第２のカウンタ５５の出力に接続され、制御ビットＰＤＣＺＱ［ｉ−ｎ］が入力される。
【００４１】
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々のデータ出力端子Ｑは、セレクタ回路６３＿ｉの一方の入力に接続される。
また、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々のイネーブル端子ＥＮは、コマンドデコーダ２０に接続され、制御信号ＺＱＡＣＴ１の論理レベルを反転した制御信号／ＺＱＡＣＴ１が入力される。
また、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、リセット信号ＲＥＳＥＴが入力される。
【００４２】
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々は、クロックイネーブル端子ＥＮに入力される制御信号／ＺＱＡＣＴ１がＨレベルになると（つまり、制御信号ＺＱＡＣＴ１が非活性レベルであるＬレベルになると）、データ入力端子Ｄに入力されるデータをラッチし、次の制御信号／ＺＱＡＣＴ１がＨレベルになるまで（立ち上がりまで）、ラッチしたデータをデータ出力端子Ｑに保持し、セレクタ回路６３＿ｉの一方の入力に出力する。
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々は、Ｈレベルのリセット信号ＲＥＳＥＴが入力されると、データ出力端子Ｑからの出力信号のレベルをＬレベルへリセットする。
【００４３】
セレクタ回路６３＿１は、一方の入力がラッチ回路ＤＬ６１＿１のデータ出力端子Ｑに接続され、他方の入力が接地され、出力はラッチ回路ＤＬ６２＿１のＤ端子に接続される。
セレクタ回路６３＿１は、制御信号ＳＥＬの論理レベルに応じて、ラッチ回路ＤＬ６１＿１のデータ出力端子Ｑと同じ論理レベルの信号、または、Ｌレベルを、ラッチ回路ＤＬ６２＿１のＤ端子に出力する。
セレクタ回路６３＿ｉ（ｉ＝２〜２ｎ）は、一方の入力がラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑに接続され、他方の入力がラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑに接続され、出力はラッチ回路ＤＬ６２＿ｉのＤ端子に接続される。
セレクタ回路６３＿ｉ（ｉ＝２〜２ｎ）は、制御信号ＳＥＬの論理レベルに応じて、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号と、ラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑからの出力信号とのいずれか一方を、ラッチ回路ＤＬ６２＿ｉのＤ端子に対して出力する。
ここで、制御信号ＳＥＬは、制御信号／ＺＱＡＣＴ１を遅延させた信号であり、その遅延時間は制御信号／ＺＱＡＣＴ１が非活性レベル（Ｈレベル）になって、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）がデータ出力端子Ｑから出力する各制御ビットを、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）がデータ入力端子Ｄに取り込むのに十分な時間あればよい。また、制御信号ＳＥＬは、コマンドデコーダ２０が出力する構成であってもよいし、或いはパラシリ変換回路６０内に制御信号／ＺＱＡＣＴ１を遅延させる遅延回路を設ける構成としてもよい。また、制御信号ＳＥＬの生成は、いずれの回路で生成するにせよ、制御信号／ＺＱＡＣＴ１がＨレベルになって、その後内部クロック信号ＰＣＬＫの最初の立ち上がりから２番目の立ち上がりまでにＨレベルに変化し、そのＨレベルの状態を維持するように生成論理が組み込まれる。
【００４４】
ラッチ回路部６２を構成する２ｎ個のラッチ回路ＤＬ６２＿１〜６２＿２ｎ各々は、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子ＣＫ、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のデータ入力端子Ｄは、セレクタ回路６３＿ｉの出力に接続され、セレクタ回路６３＿ｉの出力信号が入力される。
【００４５】
ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ−１）各々のデータ出力端子Ｑは、セレクタ回路６３＿（ｉ＋１）の他方の入力に接続される。
また、ラッチ回路ＤＬ６２＿２ｎのデータ出力端子Ｑは、図１に示すシリアルバスを介して、シリパラ変換回路７０に接続される。
また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のクロック端子ＣＫは、内部ＣＬＫ発生回路３０に接続され、内部クロック信号ＰＣＬＫが入力される。
また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、リセット信号ＲＥＳＥＴが入力される。
【００４６】
以上の構成により、コマンドデコーダ２０が制御信号／ＺＱＡＣＴ１をＨレベルに変化させる前に、コマンドデコーダ２０がリセット信号ＲＥＳＥＴを非活性レベル（Ｌレベル）から活性レベル（Ｈレベル）へ変化させることで、パラシリ変換回路６０は、次に説明する動作を行う。
ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜２ｎ）各々は、ラッチをリセットして、自身のデータ出力端子Ｑからの出力信号のレベルをＬレベルとする。また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々は、ラッチをリセットして、自身のデータ出力端子Ｑからの出力信号のレベルをＬレベルとする。
その後、コマンドデコーダ２０がリセット信号ＲＥＳＥＴを非活性レベル（Ｌレベル）へ変化させ、制御信号／ＺＱＡＣＴ１を活性レベル（Ｌレベル）から非活性レベル（Ｈレベル）に変化させる。これにより、ラッチ回路ＤＬ６１＿ｉ（ｉ＝１〜ｎ）各々は制御ビットＰＵＣＺＱ［ｉ］を自身のデータ入力端子Ｄから取り込み、その値を保持するとともに、保持したデータを自身のデータ出力端子Ｑから出力する。セレクタ回路６３＿ｉ（ｉ＝１〜２ｎ）は、このとき制御信号ＳＥＬがＬレベルであり、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号を、ラッチ回路ＤＬ６２＿ｉのデータ入力端子Ｄに対して出力する。
ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの１回目の立ち上がり（ＬレベルからＨレベルへの遷移）で、自身のデータ入力端子Ｄからセレクタ回路６３＿ｉの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、ラッチするとともにセレクタ回路６３＿（ｉ＋１）の他方の入力へ出力する。
【００４７】
このとき、セレクタ回路６３＿ｉの出力信号は、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号である。このため、ラッチ回路ＤＬ６２＿ｉのデータ出力端子Ｑからの出力信号は、ラッチ回路ＤＬ６１＿ｉが取り込んだ制御ビットである。
また、ラッチ回路ＤＬ６２＿２ｎは、自身のデータ入力端子Ｄからセレクタ回路６３＿２ｎの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、シリアルデータＳＤＡＴＡの先頭のデータとしてシリアルバスへ出力する。このシリアルデータＳＤＡＴＡの先頭のデータが、制御ビットＰＤＣＺＱ［ｎ］である。
【００４８】
セレクタ回路６３＿ｉ（ｉ＝２〜２ｎ）各々において、この内部クロック信号ＰＣＬＫの１回目の立ち上がりから次の立ち上がりまでの期間において、制御信号ＳＥＬがＬレベルからＨレベルへ切り替わる。これにより、セレクタ回路６３＿ｉは、ラッチ回路ＤＬ６１＿ｉのデータ出力端子Ｑからの出力信号でなく、ラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑからの出力信号を出力する。また、セレクタ回路６３＿１において、出力信号は、Ｌレベルへと変化する。
【００４９】
ラッチ回路ＤＬ６２＿ｉ（ｉ＝２〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子Ｄからセレクタ回路６３＿ｉの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、ラッチするとともにセレクタ回路６３＿（ｉ＋１）の他方の入力へ出力する。
このとき、セレクタ回路６３＿ｉの出力信号は、ラッチ回路ＤＬ６２＿（ｉ−１）のデータ出力端子Ｑからの出力信号であるので、ラッチ回路ＤＬ６２＿ｉのデータ出力端子Ｑからの出力信号は、ラッチ回路ＤＬ６１＿（ｉ−１）が取り込んだ制御ビットである。
また、ラッチ回路ＤＬ６２＿２ｎは、自身のデータ入力端子Ｄからセレクタ回路６３＿２ｎの出力信号を取り込み、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだセレクタ回路６３＿ｉの出力信号を、シリアルデータＳＤＡＴＡの２番目のデータとしてシリアルバスへ出力する。このシリアルデータＳＤＡＴＡの２番目のデータは、制御ビットＰＤＣＺＱ［ｎ−１］である。また、セレクタ回路６３＿１の出力信号は、セレクタ回路６３＿１の他方の入力である接地レベル（Ｌレベル）へ変化する。
【００５０】
以降、内部クロック信号ＰＣＬＫの立ち上がりで、ラッチ回路部６２における各ラッチ回路は、前段のラッチ回路のデータ出力端子Ｑの出力信号をラッチして、次段のラッチ回路のデータ入力端子Ｄへと出力する。
ラッチ回路部６２における最終段のラッチ回路ＤＬ６２＿２ｎは、内部クロック信号ＰＣＬＫの２ｎ回の立ち上がりで、制御ビットＰＤＣＺＱ［ｎ］〜ＰＤＣＺＱ［１］、制御ビットＰＵＣＺＱ［ｎ］〜ＰＵＣＺＱ［１］の合計２ｎビットの制御ビットを、この順番にシリアルデータＳＤＡＴＡとして、中央領域におけるシリアルバスを介して、第２の領域におけるシリパラ変換回路７０へ出力する。
【００５１】
図６は、シリパラ変換回路７０の回路図である。
シリパラ変換回路７０は、ラッチ回路部７３、ラッチ回路部７４を含んで構成される。
シリパラ変換回路７０は、ラッチ回路部７３が、内部クロック信号ＰＣＬＫに同期してシリアルデータＳＤＡＴＡをとりこむ。そして、シリアルデータＳＤＡＴＡが全て取り込まれた段階で、制御信号ＺＱＡＣＴ２が非活性化（Ｈレベルに変化）する。これにより、ラッチ回路部７４は、各々のラッチ回路に制御ビット（制御ビットＰＤＣＺＱ［ｎ］〜ＰＤＣＺＱ［１］、制御ビットＰＵＣＺＱ［ｎ］〜ＰＵＣＺＱ［１］の合計２ｎビットの制御ビット）を取り込み、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１：ｎ]、ＰＤＣ[１：ｎ]）を、複数の出力回路８０に対してパラレルに出力する。尚、本実施形態では、シリパラ変換回路７０が１つしか設けられていないが（図１参照）、本発明はこれに限るものではなく、例えばシリパラ変換回路７０を複数の出力バッファに対応するように複数個設けても良い。以下、シリパラ変換回路７０について詳細に説明する。
【００５２】
ラッチ回路部７３を構成する２ｎ個のラッチ回路ＤＬ７３＿１〜ＤＬ７３＿２ｎ各々は、ラッチ回路ＤＬ６２＿１〜６２＿２ｎと同様に、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子ＣＫ、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ７３＿１のデータ入力端子Ｄは、シリアルバスを介してパラシリ変換回路６０のラッチ回路ＤＬ６２＿２ｎのデータ出力端子Ｑに接続され、シリアルデータＳＤＡＴＡが入力される。
ラッチ回路ＤＬ７３＿ｉ（ｉ＝２〜２ｎ）各々のデータ入力端子Ｄは、前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑに接続され、前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号が入力される。
【００５３】
また、ラッチ回路ＤＬ７３＿ｉ（ｉ＝１〜２ｎ）各々のデータ出力端子Ｑは、ラッチ回路部７４のラッチ回路ＤＬ７４＿ｉのデータ入力端子Ｄに接続される。
また、ラッチ回路ＤＬ７３＿ｉ（ｉ＝１〜２ｎ）各々のクロック端子ＣＫは、内部ＣＬＫ発生回路３０に接続され、パラシリ変換回路６０におけるラッチ回路部６２と同様に内部クロック信号ＰＣＬＫが入力される。
また、ラッチ回路ＤＬ６２＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、パラシリ変換回路６０におけるラッチ回路部６２と同様にリセット信号ＲＥＳＥＴが入力される。
【００５４】
ラッチ回路部７４を構成する２ｎ個のラッチ回路ＤＬ７４＿１〜ＤＬ７４＿２ｎ各々は、ラッチ回路ＤＬ６１＿１〜ＤＬ６１＿２ｎと同様に、例えばＤ型フリップフロップで構成され、データ入力端子Ｄ、クロック入力端子（図６においてイネーブル端子ＥＮ）、データ出力端子Ｑ、リセット端子Ｒを備える。
ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜ｎ）各々のデータ入力端子Ｄは、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉのデータ出力端子Ｑに接続される。
【００５５】
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜ｎ）各々のデータ出力端子Ｑは、複数の出力回路８０各々における出力バッファ制御回路８１のオア回路８５＿ｉに接続される（図２参照）。
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々のデータ出力端子Ｑは、複数の出力回路８０各々における出力バッファ制御回路８１のアンド回路８６＿ｉに接続される（図２参照）。
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々のイネーブル端子ＥＮは、コマンドデコーダ２０に接続され、制御信号ＺＱＡＣＴ２の論理レベルを反転した制御信号／ＺＱＡＣＴ２が入力される。
また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々のリセット端子Ｒは、コマンドデコーダ２０に接続され、リセット信号ＲＥＳＥＴが入力される。
【００５６】
ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々は、クロックイネーブル端子ＥＮに入力される制御信号／ＺＱＡＣＴ２がＨレベルになると（つまり、制御信号ＺＱＡＣＴ２が非活性レベルであるＬレベルになると）、データ入力端子Ｄに入力されるデータをラッチし、次の制御信号／ＺＱＡＣＴ２がＨレベルになるまで（立ち上がりまで）、ラッチしたデータをデータ出力端子Ｑに保持し、出力バッファ制御回路８１に出力する。
ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜２ｎ）各々は、Ｈレベルのリセット信号ＲＥＳＥＴが入力されると、データ出力端子ＱのレベルをＬレベルへリセットする。
【００５７】
以上の構成により、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉ（ｉ＝２〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの１回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号を取り込む。ラッチ回路ＤＬ７３＿ｉ各々は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ出力信号を、ラッチするとともに次段のラッチ回路ＤＬ７３＿（ｉ＋１）のデータ入力端子Ｄへ出力する。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの１回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（２ｎ−１）のデータ出力端子Ｑからの出力信号（Ｌレベル）を取り込む。ラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだＬレベルの出力信号を、ラッチするとともにラッチ回路ＤＬ７４＿２ｎのデータ入力端子Ｄへ出力する。
ラッチ回路部７３におけるラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの１回目の立ち上がりで、自身のデータ入力端子ＤからシリアルデータＳＤＡＴＡの先頭データを取り込む。ラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ先頭データを、ラッチするとともに次段のラッチ回路ＤＬ７３＿２のデータ入力端子Ｄへ出力する。
【００５８】
また、ラッチ回路ＤＬ７３＿ｉ（ｉ＝２〜２ｎ−１）各々は、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号を取り込む。ラッチ回路ＤＬ７３＿ｉ各々は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ出力信号を、ラッチするとともに次段のラッチ回路ＤＬ７３＿（ｉ＋１）のデータ入力端子Ｄへ出力する。
このとき、前段のラッチ回路ＤＬ７３＿（ｉ−１）のデータ出力端子Ｑからの出力信号は、ラッチ回路ＤＬ７３＿（ｉ−１）が内部クロック信号ＰＣＬＫの１回目の立ち上がりでデータ入力端子Ｄから取り込み、データ出力端子Ｑから出力した出力信号である。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子Ｄから前段のラッチ回路ＤＬ７３＿（２ｎ−１）が内部クロック信号ＰＣＬＫの１回目の立ち上がりでデータ出力端子Ｑに出力した出力信号（Ｌレベル）を取り込む。ラッチ回路ＤＬ７３＿２ｎは、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだＬレベルの出力信号を、ラッチするとともにラッチ回路ＤＬ７４＿２ｎのデータ入力端子Ｄへ出力する。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの２回目の立ち上がりで、自身のデータ入力端子ＤからシリアルデータＳＤＡＴＡの２番目のデータを取り込む。ラッチ回路ＤＬ７３＿１は、内部クロック信号ＰＣＬＫの次の立ち上がりまで、取り込んだ先頭データを、ラッチするとともに次段のラッチ回路ＤＬ７３＿２のデータ入力端子Ｄへ出力する。
【００５９】
以降、内部クロック信号ＰＣＬＫの立ち上がりで、ラッチ回路部７３における各ラッチ回路は、前段のラッチ回路のデータ出力端子Ｑの出力信号をラッチして、次段のラッチ回路のデータ入力端子Ｄへと出力する。
ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉ（ｉ＝１〜ｎ）各々は、内部クロック信号ＰＣＬＫの２ｎ回目の立ち上がりで、シリアルデータを構成する制御ビットＰＵＣＺＱ［ｉ］）を取り込み、このデータをラッチ回路ＤＬ７４＿ｉのデータ入力端子Ｄに出力する。
また、ラッチ回路部７３におけるラッチ回路ＤＬ７３＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々は、内部クロック信号ＰＣＬＫの２ｎ回目の立ち上がりで、シリアルデータを構成する制御ビットＰＤＣＺＱ［ｉ−ｎ］）を取り込み、このデータをラッチ回路ＤＬ７４＿ｉのデータ入力端子Ｄに出力する。
【００６０】
続いて、コマンドデコーダ２０が、制御信号／ＺＱＡＣＴ２を、内部クロック信号ＰＣＬＫの２ｎ回の立ち上がりと同時、あるいはその後、次の内部クロック信号ＰＣＬＫの立ち上がりまでにＨレベルに変化させる。これにより、ラッチ回路ＤＬ７４＿ｉ（ｉ＝１〜ｎ）各々は制御ビットＰＵＣＺＱ［ｉ］を取り込み、取り込んだ制御ビットを自身のデータ出力端子Ｑから、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ［ｉ］）として、出力バッファ制御回路８１のオア回路８５＿ｉに対して出力する。また、ラッチ回路ＤＬ７４＿ｉ（ｉ＝ｎ＋１〜２ｎ）各々は制御ビットＰＤＣＺＱ［ｉ−ｎ］を取り込み、取り込んだ制御ビットを自身のデータ出力端子Ｑから、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＤＣ［ｉ−ｎ］）として、出力バッファ制御回路８１のアンド回路８６＿ｉに対して出力する。
【００６１】
以上により、図１に示す半導体装置１００における各回路の構成を説明したので、続いて、半導体装置１００がＺＱキャリブレーション動作を行うときの動作について、図７を用いて説明する。
図７は、本実施形態の半導体装置１００におけるＺＱキャリブレーションのタイミング波形図である。
電源投入後、時刻ｔ１においてコマンドデコーダ２０が、ＲＥＳＥＴ信号を活性化（Ｈレベル）に変化させる。これにより、半導体装置１００において、パラシリ変換回路６０、及びシリパラ変換回路７０を含む内部回路がリセットされる。
時刻ｔ２において、外部からＺＱキャリブレーションコマンドが入力されると、コマンドデコーダ２０は、制御信号ＺＱＡＣＴ１，制御信号ＺＱＡＣＴ２を活性化（Ｈレベル）する。
制御信号ＺＱＡＣＴ１の活性化期間中に、ＺＱ回路４０内のＺＱ制御回路５０においてキャリブレーション動作が行われ、ＺＱ制御回路５０は、インピーダンス制御情報を決定する。
【００６２】
時刻ｔ３において、制御信号ＺＱＡＣＴ１の非活性化に応じて、パラシリ変換回路６０のラッチ回路部６１が、複数の制御ビット（制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ］で構成される制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル））を取り込む。
また、ラッチ回路部６２が、内部クロック信号ＰＣＬＫに同期して、制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]を制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（シリアル）に変換したシリアルデータＳＤＡＴＡを、時刻ｔ４〜時刻ｔ５にかけて、制御ビットＰＤＣＺＱ[ｎ]〜ＰＤＣＺＱ［１］、制御ビットＰＵＣＺＱ[ｎ]〜ＰＵＣＺＱ[１]の順に出力する。
時刻ｔ６において、シリパラ変換回路のラッチ回路部７３において、最後のビットである制御ビットＰＵＣＺＱ[１]までが取り込まれた段階で、コマンドデコーダ２０は、制御信号ＺＱＡＣＴ２を非活性化（Ｌレベル）する。これに応じて、ラッチ回路部７４が制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１］〜ＰＵＣ［ｎ]、ＰＤＣ[１］〜ＰＤＣ［ｎ]で構成される制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（パラレル））をパラレルに、出力回路８０における出力バッファ制御回路８１に出力する。
出力バッファ制御回路８１は、出力バッファ８２におけるＰＭＯＳトランジスタ、ＮＭＯＳトランジスタをオンまたはオフさせるＰＵ ＯＵＴ１〜ＰＵ ＯＵＴｉ、ＰＤ ＯＵＴ１〜ＰＤ ＯＵＴｉを、制御信号ＺＱ ＣＡＬ Ｃｏｄｅ（ＰＵＣ[１］〜ＰＵＣ［ｎ]、ＰＤＣ[１］〜ＰＤＣ［ｎ］)に応じて、出力バッファ８２に出力する。
このようにして、Ｒｅａｄ時またはＺＱキャリブレーション時における出力バッファ８２のインピーダンスが設定される。
尚、本実施形態では、ＺＱ制御回路５０が出力する制御ビットＰＵＣＺＱ[１:ｎ]及びＰＤＣＺＱ[１:ｎ]をシリアルデータＳＤＡＴＡに変換して、同一のシリアルバスに伝送しているが、本発明はこれに限るものではなく、例えば、制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]を其々シリアルデータに変換して、２本のシリアルバスによって伝送する構成としてもよい。
【００６３】
このように、本発明の半導体装置１００は、インピーダンス制御情報（制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]）を生成するＺＱ回路（ＺＱ回路４０）と、前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファ（出力バッファ８２）と、を備え、前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される、半導体装置である。
【００６４】
また、本発明の半導体装置１００は、第１及び第２の領域とこれら第１及び第２の領域に挟まれた第３の領域とを有する半導体チップであって、前記第１の領域に設けられたＺＱ端子と、前記第１の領域に設けられると共に前記ＺＱ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報（制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]）を生成するＺＱ回路（ＺＱ回路４０）と、前記第２の領域に設けられたＤＱ端子と、前記第２の領域に設けられると共に前記ＤＱ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファ（出力バッファ８２）と、前記ＺＱ回路から引き出され、前記第３の領域を横切って前記第２の領域に達し、前記複数の制御ビットの情報を前記ＺＱ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置である。
【００６５】
また、本発明の出力バッファのインピーダンスを調整する方法は、ＺＱコマンドに応じて複数の制御ビットをパラレルに生成し、前記パラレルに生成された複数の制御ビットをシリアルに転送し、前記シリアルに転送された複数の制御ビットをパラレルに変換し、前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法である。
【００６６】
これにより、本発明は、出力バッファ（出力バッファ８２）のインピーダンスを制御する複数の制御ビット（ＰＵＣ［１〜ｎ］、ＰＤＣ［１〜ｎ］）がＺＱ回路（ＺＱ回路４０）からシリアルに転送されることによって、複数の制御ビットを伝送するための信号配線の本数を減少することができ、配線面積が削減される。シリアルに転送しない場合は、第１の領域から第２の領域に向けて、ＺＱ制御回路５０が出力する制御ビットＰＵＣＺＱ[１:ｎ]、制御ビットＰＤＣＺＱ[１:ｎ]を転送する信号線を合計（ｎ×２）本配線する必要があった。しかし、シリアルデータＳＤＡＴＡをシリアルバスで転送することにより、信号配線の本数を、内部クロック信号ＰＣＬＫ、リセット信号ＲＥＳＥＴ、シリアルデータＳＤＡＴＡを転送する３本にまで削減できるので、配線面積を削減することができる。
【符号の説明】
【００６７】
１００…半導体装置、１０…アドレスバッファ、２０…コマンドデコーダ、３０…内部ＣＬＫ発生回路、４０…ＺＱ回路、５０…ＺＱ制御回路、６０…パラシリ変換回路、７０…シリパラ変換回路、８０…出力回路、８１…出力バッファ制御回路、８２…出力バッファ、８４…インバータ回路、８５…オア回路、８６…アンド回路、８２Ｐ…ＰＭＯＳトランジスタ、８２Ｎ…ＮＭＯＳトランジスタ、５１…第１のプルアップ回路、５２…第２のプルアップ回路、５３…プルダウン回路、５４…第１のカウンタ、５５…第２のカウンタ、５６…第１の比較回路、５７…第２の比較回路、５８…基準電圧発生部、６１，６２，７３，７４…ラッチ回路部、ＤＬ６１，ＤＬ６２，ＤＬ７３，ＤＬ７４…ラッチ回路、６３…セレクタ回路、ＺＱ ＣＡＬ Ｃｏｄｅ，ＺＱＡＣＴ１，ＺＱＡＣＴ２，ＳＥＬ…制御信号、１，２…データ制御信号、ＰＵＣＺＱ，ＰＤＣＺＱ…制御ビット、ＰＣＬＫ…内部クロック信号、ＲＥＳＥＴ…リセット信号
【特許請求の範囲】
【請求項１】
インピーダンス制御情報を生成するＺＱ回路と、
前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファと、を備え、
前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される、半導体装置。
【請求項２】
前記複数の制御ビット情報を転送するシリアルバスと、
前記シリアルバスを介して転送される前記複数の制御ビット情報をシリアルパラレル変換して前記出力バッファに供給するシリアルパラレル変換回路と、を備え、
前記ＺＱ回路は、前記インピーダンス制御情報を構成する複数の制御ビット情報をパラレルシリアル変換して、前記シリアルバスへ出力するパラレルシリアル変換回路を有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
外部から前記ＺＱ回路のインピーダンス調整動作を指示するコマンドが供給されると、第１及び第２の活性制御信号を非活性レベルから活性レベルに変化させ、前記第１及び第２の活性制御信号をそれぞれの所定期間経過後に活性レベルから非活性レベルへ変化させるコマンドデコーダを備え、
前記ＺＱ回路は、外部抵抗素子が接続されるＺＱ端子と、当該ＺＱ端子に現れる電圧と基準電圧との差分に応じて、内部に有するレプリカバッファのインピーダンスを目標インピーダンスに調整する調整動作を実行し、調整結果を前記複数の制御ビット情報としてパラレルに出力するＺＱ制御回路を有し、
前記ＺＱ制御回路は、前記第１の活性制御信号が活性レベルになると、前記調整動作を実行して、前記複数の制御ビット情報をパラレルに出力し、
前記パラレルシリアル変換回路は、前記第１の活性制御信号が非活性レベルになると、前記ＺＱ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータに変換して前記シリアルバスに出力し、
前記シリアルパラレル変換回路は、前記第２の活性制御信号が活性レベルになると、前記シリアルバスから入力される前記シリアルデータを取り込んで、前記第２の活性制御信号が非活性レベルになると、取り込んだ前記シリアルデータを、パラレルデータに変換して前記出力バッファに供給する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１及び第２の領域とこれら第１及び第２の領域に挟まれた第３の領域とを有する半導体チップであって、
前記第１の領域に設けられたＺＱ端子と、
前記第１の領域に設けられると共に前記ＺＱ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報を生成するＺＱ回路と、
前記第２の領域に設けられたＤＱ端子と、
前記第２の領域に設けられると共に前記ＤＱ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファと、
前記ＺＱ回路から引き出され、前記第３の領域を横切って前記第２の領域に達し、前記複数の制御ビットの情報を前記ＺＱ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置。
【請求項５】
前記第３の領域は、第１及び第２のメモリアレイ領域と、前記第１及び第２のメモリアレイ領域に挟まれた中央領域と、を含み、
前記シリアルバスは前記中央領域に設けられている、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記シリアルバスは、前記第１の領域から前記第２の領域に向かって延在している、
ことを特徴とする請求項４または請求項５いずれか一項に記載の半導体装置。
【請求項７】
前記半導体チップは、
前記第２の領域に設けられ、前記シリアルバスからシリアルに転送される前記複数の制御ビットを受けてパラレルに前記複数の制御ビットを前記出力バッファに転送するシリアルパラレル変換回路と、を更に備える、
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の領域には複数のコマンドアドレス端子が設けられ、
前記第１の領域に設けられると共に前記複数のコマンドアドレス端子に接続されて、前記複数のコマンドアドレス端子が前記ＺＱ回路のインピーダンス調整動作を指示する場合、第１及び第２の活性制御信号を非活性レベルから活性レベルに変化させ、前記第１及び第２の活性制御信号をそれぞれの所定期間経過後活性レベルから非活性レベルへ変化させるコマンドデコーダを備え、
前記ＺＱ回路は、
外部抵抗素子が接続される前記ＺＱ端子と基準電圧との差分に応じて、内部に有するレプリカバッファのインピーダンスを目標インピーダンスに調整する調整動作を実行し、調整結果を前記複数の制御ビット情報をパラレルに出力するＺＱ制御回路と、
前記ＺＱ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータにパラレルシリアル変換して、前記シリアルバスへ出力するパラレルシリアル変換回路と、
を有し、
前記ＺＱ制御回路は、前記第１の活性制御信号が活性レベルになると、前記調整動作を実行して、前記複数の制御ビット情報をパラレルに出力し、
前記パラレルシリアル変換回路は、前記第１の活性制御信号が非活性レベルになると、前記ＺＱ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータに変換して前記シリアルバスに出力し、
前記シリアルパラレル変換回路は、前記第２の活性制御信号が活性レベルになると、前記シリアルバスから入力される前記シリアルデータを取り込んで、前記第２の活性制御信号が非活性レベルになると、取り込んだ前記シリアルデータを、パラレルデータに変換して前記出力バッファに供給する、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
ＺＱコマンドに応じて複数の制御ビットをパラレルに生成し、
前記パラレルに生成された複数の制御ビットをシリアルに転送し、
前記シリアルに転送された複数の制御ビットをパラレルに変換し、
前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法。
【請求項１】
インピーダンス制御情報を生成するＺＱ回路と、
前記インピーダンス制御情報を受けて自身のインピーダンスが制御される出力バッファと、を備え、
前記インピーダンス制御情報を構成する複数の制御ビット情報は前記ＺＱ回路からシリアルに転送される、半導体装置。
【請求項２】
前記複数の制御ビット情報を転送するシリアルバスと、
前記シリアルバスを介して転送される前記複数の制御ビット情報をシリアルパラレル変換して前記出力バッファに供給するシリアルパラレル変換回路と、を備え、
前記ＺＱ回路は、前記インピーダンス制御情報を構成する複数の制御ビット情報をパラレルシリアル変換して、前記シリアルバスへ出力するパラレルシリアル変換回路を有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
外部から前記ＺＱ回路のインピーダンス調整動作を指示するコマンドが供給されると、第１及び第２の活性制御信号を非活性レベルから活性レベルに変化させ、前記第１及び第２の活性制御信号をそれぞれの所定期間経過後に活性レベルから非活性レベルへ変化させるコマンドデコーダを備え、
前記ＺＱ回路は、外部抵抗素子が接続されるＺＱ端子と、当該ＺＱ端子に現れる電圧と基準電圧との差分に応じて、内部に有するレプリカバッファのインピーダンスを目標インピーダンスに調整する調整動作を実行し、調整結果を前記複数の制御ビット情報としてパラレルに出力するＺＱ制御回路を有し、
前記ＺＱ制御回路は、前記第１の活性制御信号が活性レベルになると、前記調整動作を実行して、前記複数の制御ビット情報をパラレルに出力し、
前記パラレルシリアル変換回路は、前記第１の活性制御信号が非活性レベルになると、前記ＺＱ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータに変換して前記シリアルバスに出力し、
前記シリアルパラレル変換回路は、前記第２の活性制御信号が活性レベルになると、前記シリアルバスから入力される前記シリアルデータを取り込んで、前記第２の活性制御信号が非活性レベルになると、取り込んだ前記シリアルデータを、パラレルデータに変換して前記出力バッファに供給する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１及び第２の領域とこれら第１及び第２の領域に挟まれた第３の領域とを有する半導体チップであって、
前記第１の領域に設けられたＺＱ端子と、
前記第１の領域に設けられると共に前記ＺＱ端子に接続されて、複数の制御ビットで構成されるインピーダンス制御情報を生成するＺＱ回路と、
前記第２の領域に設けられたＤＱ端子と、
前記第２の領域に設けられると共に前記ＤＱ端子に其々接続されて、前記インピーダンス制御情報に応じて自身のインピーダンスが調整される出力バッファと、
前記ＺＱ回路から引き出され、前記第３の領域を横切って前記第２の領域に達し、前記複数の制御ビットの情報を前記ＺＱ回路からシリアルに転送するシリアルバスと、を有する前記半導体チップを備えた半導体装置。
【請求項５】
前記第３の領域は、第１及び第２のメモリアレイ領域と、前記第１及び第２のメモリアレイ領域に挟まれた中央領域と、を含み、
前記シリアルバスは前記中央領域に設けられている、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記シリアルバスは、前記第１の領域から前記第２の領域に向かって延在している、
ことを特徴とする請求項４または請求項５いずれか一項に記載の半導体装置。
【請求項７】
前記半導体チップは、
前記第２の領域に設けられ、前記シリアルバスからシリアルに転送される前記複数の制御ビットを受けてパラレルに前記複数の制御ビットを前記出力バッファに転送するシリアルパラレル変換回路と、を更に備える、
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の領域には複数のコマンドアドレス端子が設けられ、
前記第１の領域に設けられると共に前記複数のコマンドアドレス端子に接続されて、前記複数のコマンドアドレス端子が前記ＺＱ回路のインピーダンス調整動作を指示する場合、第１及び第２の活性制御信号を非活性レベルから活性レベルに変化させ、前記第１及び第２の活性制御信号をそれぞれの所定期間経過後活性レベルから非活性レベルへ変化させるコマンドデコーダを備え、
前記ＺＱ回路は、
外部抵抗素子が接続される前記ＺＱ端子と基準電圧との差分に応じて、内部に有するレプリカバッファのインピーダンスを目標インピーダンスに調整する調整動作を実行し、調整結果を前記複数の制御ビット情報をパラレルに出力するＺＱ制御回路と、
前記ＺＱ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータにパラレルシリアル変換して、前記シリアルバスへ出力するパラレルシリアル変換回路と、
を有し、
前記ＺＱ制御回路は、前記第１の活性制御信号が活性レベルになると、前記調整動作を実行して、前記複数の制御ビット情報をパラレルに出力し、
前記パラレルシリアル変換回路は、前記第１の活性制御信号が非活性レベルになると、前記ＺＱ制御回路がパラレルに出力する前記複数の制御ビット情報をシリアルデータに変換して前記シリアルバスに出力し、
前記シリアルパラレル変換回路は、前記第２の活性制御信号が活性レベルになると、前記シリアルバスから入力される前記シリアルデータを取り込んで、前記第２の活性制御信号が非活性レベルになると、取り込んだ前記シリアルデータを、パラレルデータに変換して前記出力バッファに供給する、
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
ＺＱコマンドに応じて複数の制御ビットをパラレルに生成し、
前記パラレルに生成された複数の制御ビットをシリアルに転送し、
前記シリアルに転送された複数の制御ビットをパラレルに変換し、
前記パラレルに変換された複数の制御ビットに応じて出力バッファのインピーダンスを調整する方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−２１５２８（Ｐ２０１３−２１５２８Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５３６６６（Ｐ２０１１−１５３６６６）
【出願日】平成２３年７月１２日（２０１１．７．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１２日（２０１１．７．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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