タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法
【課題】 好適なタイミングでデータを読み込むことができるクロックを簡単に生成することができるタイミングクロック生成装置を提供する。
【解決手段】 基準となるシステムクロックをデータの入力タイミングに同期させる第１ＰＬＬ回路２１と、システムクロックの周波数を所定倍に逓倍した逓倍クロックを生成する第２ＰＬＬ回路２３及び２分周回路２４と、逓倍クロックの遷移タイミングのうち、データの取込みに使用するタイミングを選択する制御部５と、選択された遷移タイミングに同期し、システムクロックと同一周波数を有するデータ取込み用クロックを生成する位相調整・分周回路２６と、を有している。
【解決手段】 基準となるシステムクロックをデータの入力タイミングに同期させる第１ＰＬＬ回路２１と、システムクロックの周波数を所定倍に逓倍した逓倍クロックを生成する第２ＰＬＬ回路２３及び２分周回路２４と、逓倍クロックの遷移タイミングのうち、データの取込みに使用するタイミングを選択する制御部５と、選択された遷移タイミングに同期し、システムクロックと同一周波数を有するデータ取込み用クロックを生成する位相調整・分周回路２６と、を有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の処理を施した信号の値を取り込むタイミングを示すクロックの生成装置に関する。
【背景技術】
【０００２】
例えば、ナビゲーション装置において、アナログのＲＧＢ信号を入力してディスプレイに表示させる場合、アナログのＲＧＢ信号をＡＤ変換し、変換したデジタルのＲＧＢ信号の値を読み取って映像信号処理部に送り、映像処理を行わなければならない。
【０００３】
図１に、デジタル信号の取り込みタイミングを示すＡＤクロックと、Ａ／Ｄ変換後のＲＧＢ信号と、ＡＤクロックに同期して読み取られたＲＧＢ信号とを示す。図１に示す例では、ＡＤクロックの立ち下がりタイミングに同期してＡ／Ｄ変換されたＲＧＢ信号の値を読み取っている。
【０００４】
特許文献１は、入力信号に位相同期したクロック信号を生成する位相同期回路のオフセットを容易に事前補正することができる位相同期回路を開示している。この位相同期回路は、位相同期回路の電圧制御発振器に供給する制御データをアナログ信号に変換するＤＡ変換回路と、制御データ又はアナログ信号に設定されたオフセットを与えるオフセット調整回路とを有し、オフセット調整回路に順次異なるレベルのオフセットを設定して電圧制御発振回路に供給し、電圧制御発振回路の出力信号をサンプリングして最適なオフセットレベルを決定している。
【０００５】
【特許文献１】特開平７−２６４０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＲＧＢ信号の取り込みタイミングは、ＡＤクロックの遷点タイミングに同期させるため、つねに一定のタイミングで信号の取り込みが行われる。このため、ＲＧＢ信号の入力タイミングにずれが生じると、ＲＧＢ信号が不安定な状態のときに信号を取り込む場合がある。例えば、ＲＧＢ信号の変化点でサンプリングを行うと、表示する映像の画質が劣化する。
【０００７】
また、特許文献１の開示技術は、位相同期回路の生成するクロック信号の位相調整をマイコンで自動的に行っているが、ソフトウェア制御のためのプログラムを必要とし、装置費用が高くなる。
【０００８】
本発明は上記事情に鑑みてなされたものであり、好適なタイミングでデータの読み込みが可能なクロックを簡単に生成することができるタイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
かかる目的を達成するために本発明のタイミングクロック生成装置は、基準クロックを水平同期信号に同期させる同期手段と、前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段とを有する構成としている。
本発明は、基準クロックの周波数を逓倍して、データ取込み用クロックの位相を、逓倍した基準クロックのいずれかの遷移タイミングに合わせることで、データ取込み用クロックの位相をシフトさせることができる。従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。
【００１０】
本発明のタイミングクロック生成装置は、基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、前記逓倍クロックを水平同期信号に同期させる同期手段と、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段とを有する構成としている。
本発明は、基準クロックの周波数を逓倍し、データ取込み用クロックの位相を、逓倍した基準クロックのいずれかの遷移タイミングに合わせることで、データ取込み用クロックの位相をシフトさせることができる。
従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。
【００１１】
上記タイミングクロック生成装置において、前記基準クロックの周波数を逓倍する逓倍数を設定する設定手段を有するとよい。
従って、データ取込み用クロックの位相をシフトさせるシフト数を任意に設定することができる。
【００１２】
本発明のデータ処理装置は、請求項１から３のいずれか一項に記載のタイミングクロック生成装置と、前記タイミングクロック生成装置の生成した前記データ取込み用クロックに同期して、映像データを取り込む取込み手段と、前記取込み手段で取り込まれた映像ビデオデータに映像処理を施す映像処理手段と、を有する構成としている。
【００１３】
本発明のタイミングクロック生成方法は、基準クロックを水平同期信号に同期させるステップと、前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップとを有している。
【００１４】
本発明のタイミングクロック生成方法は、基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、前記逓倍クロックを水平同期信号に同期させるステップと、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップとを有している。
【発明の効果】
【００１５】
本発明によれば、好適なタイミングでデータの読み込みが可能なクロックを簡単に生成することができる。
【発明を実施するための最良の形態】
【００１６】
添付図面を参照しながら本実施例の最良の実施例を説明する。
【実施例１】
【００１７】
まず、図２を参照しながら本実施例の構成を説明する。本実施例の信号処理装置１は、クロック信号生成部２と、Ａ／Ｄ入力処理部３と、映像信号処理部４と、制御部５とを有している。これらの機能部は、ＡＳＩＣ（Application Specific Integrated Circuit）として形成される。
【００１８】
Ａ／Ｄ入力処理部３は、外部からアナログのＲＧＢ信号を入力して、このＲＧＢ信号をデジタル信号に変換する。変換したデジタルのＲＧＢ信号の値を、クロック信号生成部２で生成されるＡＤクロックに同期して取り込み、映像信号処理部４に出力する。なお、本実施例では、アナログのＲＧＢ信号を例に挙げて説明するが、これ以外にコンポーネント信号（ＹＣｒＣｂ）やコンポジット信号にも適用することができる。
【００１９】
映像信号処理部４は、Ａ／Ｄ入力処理部３でデジタルデータに変換されたＲＧＢ信号に、ガンマ補正、ワイド補正などの画像処理を施し、液晶表示装置の表示タイミング制御部（不図示）に出力する。制御部５（本発明の選択手段と設定手段に該当する）は、クロック信号生成部２、Ａ／Ｄ入力処理部３、映像信号処理部４を制御する。
【００２０】
次に、図３を参照しながらクロック信号生成部２の詳細について説明する。
図３に示すようにクロック信号生成部２は、第１ＰＬＬ回路２１（本発明の同期手段に該当する）と、電圧制御発振器（ＶＣＯ）２２と、第２ＰＬＬ回路２３（本発明の周波数逓倍手段に該当する）と、２分周回路２４（本発明の周波数逓倍手段に該当する）と、セレクタ２５と、位相調整・分周回路２６（本発明の生成手段に該当する）とを有している。
【００２１】
第１ＰＬＬ回路２１には、外部から入力される外部水平同期信号と、ＡＳＩＣ内で生成される内部水平同期信号とが入力される。内部水平同期信号は、電圧制御発振器２２の発振するシステムクロック（ＳＹＳＣＫ）に基づいてＡＳＩＣ内部で生成された信号である。第１ＰＬＬ回路２１は、外部水平同期信号と内部水平同期信号との位相差を求める。位相差に応じた信号ＰＨＤが第１ＰＬＬ回路２１から電圧制御発振器２２に供給される。
【００２２】
電圧制御発振器２２は、信号ＰＨＤに基づいて、電圧制御発振器２２の発振するシステムクロックの周波数を外部水平同期信号の周波数に近づける制御を行う。
【００２３】
第２ＰＬＬ回路２３は、電圧制御発振器２２の発振したシステムクロックの周波数を逓倍し、システムクロックよりも所定倍周波数の高いクロックを生成する。本実施例では、第２ＰＬＬ回路２３は、システムクロックの周波数を８逓倍する。２分周回路２４は、第２ＰＬＬ回路２３の出力するクロックを２分周して、４逓倍のクロック（以下、逓倍クロックと呼ぶ）を出力する。
【００２４】
セレクタ２５は、制御部３０からの指示信号により、電圧制御発振器２２から直接入力したシステムクロックと、２分周回路２４から出力される逓倍クロックとのいずれか一方を選択し、選択したクロックをクロックＤ（以下、ＣＬＫ＿Ｄとも表記する）として位相調整・分周回路２６に出力する。
【００２５】
位相調整・分周回路２６は、Ａ／Ｄ入力処理部３で、Ａ／Ｄ変換後のデータの値を取り込むタイミングを指示するＡＤクロック（以下、ＡＤ＿ＣＬＫとも表記する）を生成して、Ａ／Ｄ入力処理部３に出力する。
なお、セレクタ２５によってシステムクロックが選択された場合、位相調整・分周回路２６は、システムクロックをＡＤクロックとしてＡ／Ｄ入力処理部３に出力する。Ａ／Ｄ入力処理部３は、従来通りの固定されたタイミングでＡ／Ｄ変換後のデータの値を取り込む。
【００２６】
図４を参照しながらクロック信号生成部２の詳細について説明する。
図４（Ａ）に示す信号が、第１ＰＬＬ回路２１に入力される外部水平同期信号である。第１ＰＬＬ回路２１によって外部水平同期信号と内部水平同期信号の位相差が検出され、この位相差に応じたシステムクロックが電圧制御発振器２２から出力される。図４（Ｂ）に示すようにシステムクロックの位相は、外部水平同期信号に同期している。また、第２ＰＬＬ回路２３、２分周回路２４で４逓倍された信号が、図４（Ｂ）に示すクロックＤのうちの４逓倍クロックである。
セレクタ２５は、制御部３０の指示に従って、システムクロックと４逓倍クロックのいずれか一方をクロックＤとして位相調整・分周回路２６に出力する。
【００２７】
セレクタ２５からクロックＤとしてシステムクロックが出力された場合、位相調整・分周回路２６は、なんの処理も行わずに、システムクロックをＡＤクロックとしてＡ／Ｄ入力処理部３に出力する。
また、セレクタ２５からクロックＤとして４逓倍クロックが出力された場合、位相調整・分周回路２６は、４逓倍クロックのいずれかの遷移タイミングに同期し、システムクロックと同一周波数を有する信号を生成する。図４（Ｄ）に示すＡＤ＿ＤＥＬ＝０〜３のいずれかの信号が位相調整・分周回路２６で生成される。いずれの信号を選択するかは制御部３０からの指示信号によって決定される。生成された信号は、ＡＤクロックとして位相調整・分周回路２６からＡ／Ｄ入力処理部３へ出力される。
【００２８】
図５に示すフローチャートを参照しながら本実施例の処理手順を説明する。
第１ＰＬＬ回路２１は、外部水平同期信号と、内部水平同期信号とを入力し、これらの信号の位相差を検出し、位相差に応じた信号を電圧制御発振器２２に出力する（ステップＳ１）。
【００２９】
電圧制御発振器２２は、第１ＰＬＬ回路２１から位相差に応じた信号ＰＨＤを入力し、この信号ＰＨＤと、発振するシステムクロックの周波数の差が小さくなるようにシステムクロックの周波数を制御する（ステップＳ２）。電圧制御発振器２２の制御により、システムクロックと外部水平同期信号との同期が取られる。
【００３０】
システムクロックは、セレクタ２５と第２ＰＬＬ回路２３に出力される。第２ＰＬＬ回路２３は、システムクロックを８逓倍し、２分周回路２４は８逓倍されたシステムクロックを２分周する（ステップＳ３）。２分周回路２４からセレクタ２５には、システムクロックを４逓倍した４逓倍クロックが出力される。
【００３１】
セレクタ２５は、システムクロックと４逓倍クロックのいずれか一方を選択し、選択したクロックをクロックＤとして位相調整・分周回路２６に出力する（ステップＳ４）。
【００３２】
位相調整・分周回路２６は、クロックＤとしてシステムクロックが選択された場合には（ステップＳ５／ＹＥＳ）、クロックＤをそのままＡＤクロックとしてＡ／Ｄ入力処理部３に出力する（ステップＳ７）。また、位相調整・分周回路２６は、クロックＤとして４逓倍クロックが選択された場合には（ステップＳ５／ＮＯ）、制御部３０によって選択されたタイミング（ＡＤ＿ＤＥＬ＝０〜３のいずれか）に同期し、クロックＤを４分周したＡＤクロックを生成する（ステップＳ６）。
【００３３】
Ａ／Ｄ入力処理部３は、クロック信号生成部２によって生成されたＡＤクロックを使用して、ＡＤ変換されたＲＧＢ信号をＡＤクロックの遷移タイミングに同期して取り込む。
【００３４】
このように本実施例は、システムクロックの周波数を逓倍して、ＡＤクロックの位相を、逓倍したシステムクロックのいずれかの遷移タイミングに合わせることで、ＡＤクロックの位相をシフトさせたクロックを簡単に生成することができる。従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。このため、データの安定した区間でデータを取り込むことができ、ディスプレイに良好な映像を表示することができる。
【実施例２】
【００３５】
添付図面を参照しながら本発明の第２実施例を説明する。なお、図３に示す実施例１のクロック信号生成部と同一の機能を有する機能部については、同一の符号を付して説明を省略する。
本実施例のクロック信号生成部２の構成を図６に示す。図６に示すようにクロック信号生成部２は、第２ＰＬＬ回路２３と、２分周回路２４と、セレクタ２５と、位相調整・分周回路２６と、ＤＬＬ制御回路２７（本発明の同期手段に該当する）と、制御部３０とを有している。
【００３６】
本実施例のクロック信号生成部２は、システムクロックを４逓倍した後で、ＤＬＬ制御回路２７によって、外部水平同期信号とクロックＤとの同期を取っている。
【００３７】
セレクタ２５には、システムクロックと、第２ＰＬＬ回路２３で８逓倍され、２分周回路２４で２分周された４逓倍クロックとが入力される。セレクタ２５は、制御部３０の指示に従って、システムクロック又は４逓倍クロックのいずれか一方を選択し、選択した信号をクロックＤとしてＤＬＬ制御回路２７に出力する。
【００３８】
ＤＬＬ制御回路２７には、クロックＤと外部水平同期信号とが入力される。
ＤＬＬ制御回路２７は、クロックＤの位相を所定時間ずつ遅延させたクロックを生成し、これらのクロックのうち、外部水平同期信号に同期したクロックを選択して、選択したクロックをクロックＴとして位相調整・分周回路２６に出力する。
【００３９】
位相調整・分周回路２６は、セレクタ２５からクロックＤとしてシステムクロックが出力された場合には、なんの処理も行わずに、システムクロックをＡＤクロックとしてＡ／Ｄ入力処理部３に出力する。また、位相調整・分周回路２６は、セレクタ２５からクロックＤとして４逓倍クロックが出力された場合、４逓倍クロックのいずれかの遷移タイミングに同期し、システムクロックと同一周波数の信号を生成する。
【００４０】
図７に、実施例２のクロック信号生成部２で処理される信号を示す。
図７（Ａ）に、外部水平同期信号を示し、図７（Ｂ）にセレクタ２５から出力されるクロックＤを示す。ＤＬＬ制御回路２７は、クロックＤの位相を外部水平同期信号の位相に合わせる。位相調整後の信号を図７（Ｃ）に示す。位相調整・分周回路２６は、制御部３０の制御に従って、図７（Ｄ）に示すＡＤ＿ＤＥＬ＝０〜３のいずれかの信号を生成する。生成された信号は、ＡＤクロックとして位相調整・分周回路２６からＡ／Ｄ入力処理部３へ出力される。
【００４１】
図８に示すフローチャートを参照しながら本実施例の処理手順を説明する。
本実施例では、まず、システムクロックを８逓倍、２分周した４逓倍クロックを第２ＰＬＬ回路２３、２分周回路２４で生成する（ステップＳ１１）。セレタク２５は、制御部３０の制御に従って、４逓倍クロックとシステムクロックのいずれか一方を選択し、選択したクロックをクロックＤとしてＤＬＬ制御回路２７に出力する（ステップＳ１２）。
【００４２】
ＤＬＬ制御回路２７は、入力したクロックＤの位相を外部水平同期信号の位相に合わせて、クロックＴとして位相調整・分周回路２６に出力する（ステップＳ１３）。
【００４３】
位相調整・分周回路２６は、セレクタ２５でクロックＤとしてシステムクロックが選択された場合には（ステップＳ１４／ＹＥＳ）、クロックＤをそのままＡＤクロックとしてＡ／Ｄ入力処理部３に出力する（ステップＳ１６）。また、位相調整・分周回路２６は、クロックＤとして４逓倍クロックが選択された場合には（ステップＳ１４／ＮＯ）、制御部３０によって選択されたタイミング（ＡＤ＿ＤＥＬ＝０〜３のいずれか）に同期し、クロックＤを４分周したＡＤクロックを生成する（ステップＳ１５）。
【００４４】
Ａ／Ｄ入力処理部３は、クロック信号生成部２によって生成されたＡＤクロックを使用して、ＡＤ変換されたＲＧＢ信号をＡＤクロックの遷移タイミングに同期して取り込む。
【００４５】
上述した実施例は本発明の好適な実施例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
例えば、上述した実施例では、システムクロックを８逓倍、２分周して４逓倍クロックを生成しているが、このクロックは４逓倍に限られるものではなく、逓倍数を４逓倍よりも大きく設定したり、小さく設定したりすることもできる。また、逓倍クロックの逓倍数を制御部５で設定可能とし、ＰＬＬ回路、分周回路は、設定された逓倍数となるようにクロックを逓倍、分周するとよい。
【図面の簡単な説明】
【００４６】
【図１】従来のデータ取込みタイミングを示す図である。
【図２】信号処理装置の構成を示す図である。
【図３】実施例１のクロック信号生成部の構成を示す図である。
【図４】実施例１のクロック信号生成部で生成される信号の位相を示す図である。
【図５】実施例１のクロック信号生成部の処理手順を示すフローチャートである。
【図６】実施例２のクロック信号生成部の構成を示す図である。
【図７】実施例２のクロック信号生成部で生成される信号の位相を示す図である。
【図８】実施例２のクロック信号生成部の処理手順を示すフローチャートである。
【符号の説明】
【００４７】
１ 信号処理装置
２ Ａ／Ｄ入力処理部
３ Ａ／Ｄ入力処理部
４ 映像信号処理部
５ 制御部
２１ 第１ＰＬＬ回路
２２ 電圧制御発振器
２３ 第２ＰＬＬ回路
２４ ２分周回路
２５ セレクタ
２６ 位相調整・分周回路
２７ ＤＬＬ制御回路
【技術分野】
【０００１】
本発明は、所定の処理を施した信号の値を取り込むタイミングを示すクロックの生成装置に関する。
【背景技術】
【０００２】
例えば、ナビゲーション装置において、アナログのＲＧＢ信号を入力してディスプレイに表示させる場合、アナログのＲＧＢ信号をＡＤ変換し、変換したデジタルのＲＧＢ信号の値を読み取って映像信号処理部に送り、映像処理を行わなければならない。
【０００３】
図１に、デジタル信号の取り込みタイミングを示すＡＤクロックと、Ａ／Ｄ変換後のＲＧＢ信号と、ＡＤクロックに同期して読み取られたＲＧＢ信号とを示す。図１に示す例では、ＡＤクロックの立ち下がりタイミングに同期してＡ／Ｄ変換されたＲＧＢ信号の値を読み取っている。
【０００４】
特許文献１は、入力信号に位相同期したクロック信号を生成する位相同期回路のオフセットを容易に事前補正することができる位相同期回路を開示している。この位相同期回路は、位相同期回路の電圧制御発振器に供給する制御データをアナログ信号に変換するＤＡ変換回路と、制御データ又はアナログ信号に設定されたオフセットを与えるオフセット調整回路とを有し、オフセット調整回路に順次異なるレベルのオフセットを設定して電圧制御発振回路に供給し、電圧制御発振回路の出力信号をサンプリングして最適なオフセットレベルを決定している。
【０００５】
【特許文献１】特開平７−２６４０５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＲＧＢ信号の取り込みタイミングは、ＡＤクロックの遷点タイミングに同期させるため、つねに一定のタイミングで信号の取り込みが行われる。このため、ＲＧＢ信号の入力タイミングにずれが生じると、ＲＧＢ信号が不安定な状態のときに信号を取り込む場合がある。例えば、ＲＧＢ信号の変化点でサンプリングを行うと、表示する映像の画質が劣化する。
【０００７】
また、特許文献１の開示技術は、位相同期回路の生成するクロック信号の位相調整をマイコンで自動的に行っているが、ソフトウェア制御のためのプログラムを必要とし、装置費用が高くなる。
【０００８】
本発明は上記事情に鑑みてなされたものであり、好適なタイミングでデータの読み込みが可能なクロックを簡単に生成することができるタイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
かかる目的を達成するために本発明のタイミングクロック生成装置は、基準クロックを水平同期信号に同期させる同期手段と、前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段とを有する構成としている。
本発明は、基準クロックの周波数を逓倍して、データ取込み用クロックの位相を、逓倍した基準クロックのいずれかの遷移タイミングに合わせることで、データ取込み用クロックの位相をシフトさせることができる。従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。
【００１０】
本発明のタイミングクロック生成装置は、基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、前記逓倍クロックを水平同期信号に同期させる同期手段と、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段とを有する構成としている。
本発明は、基準クロックの周波数を逓倍し、データ取込み用クロックの位相を、逓倍した基準クロックのいずれかの遷移タイミングに合わせることで、データ取込み用クロックの位相をシフトさせることができる。
従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。
【００１１】
上記タイミングクロック生成装置において、前記基準クロックの周波数を逓倍する逓倍数を設定する設定手段を有するとよい。
従って、データ取込み用クロックの位相をシフトさせるシフト数を任意に設定することができる。
【００１２】
本発明のデータ処理装置は、請求項１から３のいずれか一項に記載のタイミングクロック生成装置と、前記タイミングクロック生成装置の生成した前記データ取込み用クロックに同期して、映像データを取り込む取込み手段と、前記取込み手段で取り込まれた映像ビデオデータに映像処理を施す映像処理手段と、を有する構成としている。
【００１３】
本発明のタイミングクロック生成方法は、基準クロックを水平同期信号に同期させるステップと、前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップとを有している。
【００１４】
本発明のタイミングクロック生成方法は、基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、前記逓倍クロックを水平同期信号に同期させるステップと、前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップとを有している。
【発明の効果】
【００１５】
本発明によれば、好適なタイミングでデータの読み込みが可能なクロックを簡単に生成することができる。
【発明を実施するための最良の形態】
【００１６】
添付図面を参照しながら本実施例の最良の実施例を説明する。
【実施例１】
【００１７】
まず、図２を参照しながら本実施例の構成を説明する。本実施例の信号処理装置１は、クロック信号生成部２と、Ａ／Ｄ入力処理部３と、映像信号処理部４と、制御部５とを有している。これらの機能部は、ＡＳＩＣ（Application Specific Integrated Circuit）として形成される。
【００１８】
Ａ／Ｄ入力処理部３は、外部からアナログのＲＧＢ信号を入力して、このＲＧＢ信号をデジタル信号に変換する。変換したデジタルのＲＧＢ信号の値を、クロック信号生成部２で生成されるＡＤクロックに同期して取り込み、映像信号処理部４に出力する。なお、本実施例では、アナログのＲＧＢ信号を例に挙げて説明するが、これ以外にコンポーネント信号（ＹＣｒＣｂ）やコンポジット信号にも適用することができる。
【００１９】
映像信号処理部４は、Ａ／Ｄ入力処理部３でデジタルデータに変換されたＲＧＢ信号に、ガンマ補正、ワイド補正などの画像処理を施し、液晶表示装置の表示タイミング制御部（不図示）に出力する。制御部５（本発明の選択手段と設定手段に該当する）は、クロック信号生成部２、Ａ／Ｄ入力処理部３、映像信号処理部４を制御する。
【００２０】
次に、図３を参照しながらクロック信号生成部２の詳細について説明する。
図３に示すようにクロック信号生成部２は、第１ＰＬＬ回路２１（本発明の同期手段に該当する）と、電圧制御発振器（ＶＣＯ）２２と、第２ＰＬＬ回路２３（本発明の周波数逓倍手段に該当する）と、２分周回路２４（本発明の周波数逓倍手段に該当する）と、セレクタ２５と、位相調整・分周回路２６（本発明の生成手段に該当する）とを有している。
【００２１】
第１ＰＬＬ回路２１には、外部から入力される外部水平同期信号と、ＡＳＩＣ内で生成される内部水平同期信号とが入力される。内部水平同期信号は、電圧制御発振器２２の発振するシステムクロック（ＳＹＳＣＫ）に基づいてＡＳＩＣ内部で生成された信号である。第１ＰＬＬ回路２１は、外部水平同期信号と内部水平同期信号との位相差を求める。位相差に応じた信号ＰＨＤが第１ＰＬＬ回路２１から電圧制御発振器２２に供給される。
【００２２】
電圧制御発振器２２は、信号ＰＨＤに基づいて、電圧制御発振器２２の発振するシステムクロックの周波数を外部水平同期信号の周波数に近づける制御を行う。
【００２３】
第２ＰＬＬ回路２３は、電圧制御発振器２２の発振したシステムクロックの周波数を逓倍し、システムクロックよりも所定倍周波数の高いクロックを生成する。本実施例では、第２ＰＬＬ回路２３は、システムクロックの周波数を８逓倍する。２分周回路２４は、第２ＰＬＬ回路２３の出力するクロックを２分周して、４逓倍のクロック（以下、逓倍クロックと呼ぶ）を出力する。
【００２４】
セレクタ２５は、制御部３０からの指示信号により、電圧制御発振器２２から直接入力したシステムクロックと、２分周回路２４から出力される逓倍クロックとのいずれか一方を選択し、選択したクロックをクロックＤ（以下、ＣＬＫ＿Ｄとも表記する）として位相調整・分周回路２６に出力する。
【００２５】
位相調整・分周回路２６は、Ａ／Ｄ入力処理部３で、Ａ／Ｄ変換後のデータの値を取り込むタイミングを指示するＡＤクロック（以下、ＡＤ＿ＣＬＫとも表記する）を生成して、Ａ／Ｄ入力処理部３に出力する。
なお、セレクタ２５によってシステムクロックが選択された場合、位相調整・分周回路２６は、システムクロックをＡＤクロックとしてＡ／Ｄ入力処理部３に出力する。Ａ／Ｄ入力処理部３は、従来通りの固定されたタイミングでＡ／Ｄ変換後のデータの値を取り込む。
【００２６】
図４を参照しながらクロック信号生成部２の詳細について説明する。
図４（Ａ）に示す信号が、第１ＰＬＬ回路２１に入力される外部水平同期信号である。第１ＰＬＬ回路２１によって外部水平同期信号と内部水平同期信号の位相差が検出され、この位相差に応じたシステムクロックが電圧制御発振器２２から出力される。図４（Ｂ）に示すようにシステムクロックの位相は、外部水平同期信号に同期している。また、第２ＰＬＬ回路２３、２分周回路２４で４逓倍された信号が、図４（Ｂ）に示すクロックＤのうちの４逓倍クロックである。
セレクタ２５は、制御部３０の指示に従って、システムクロックと４逓倍クロックのいずれか一方をクロックＤとして位相調整・分周回路２６に出力する。
【００２７】
セレクタ２５からクロックＤとしてシステムクロックが出力された場合、位相調整・分周回路２６は、なんの処理も行わずに、システムクロックをＡＤクロックとしてＡ／Ｄ入力処理部３に出力する。
また、セレクタ２５からクロックＤとして４逓倍クロックが出力された場合、位相調整・分周回路２６は、４逓倍クロックのいずれかの遷移タイミングに同期し、システムクロックと同一周波数を有する信号を生成する。図４（Ｄ）に示すＡＤ＿ＤＥＬ＝０〜３のいずれかの信号が位相調整・分周回路２６で生成される。いずれの信号を選択するかは制御部３０からの指示信号によって決定される。生成された信号は、ＡＤクロックとして位相調整・分周回路２６からＡ／Ｄ入力処理部３へ出力される。
【００２８】
図５に示すフローチャートを参照しながら本実施例の処理手順を説明する。
第１ＰＬＬ回路２１は、外部水平同期信号と、内部水平同期信号とを入力し、これらの信号の位相差を検出し、位相差に応じた信号を電圧制御発振器２２に出力する（ステップＳ１）。
【００２９】
電圧制御発振器２２は、第１ＰＬＬ回路２１から位相差に応じた信号ＰＨＤを入力し、この信号ＰＨＤと、発振するシステムクロックの周波数の差が小さくなるようにシステムクロックの周波数を制御する（ステップＳ２）。電圧制御発振器２２の制御により、システムクロックと外部水平同期信号との同期が取られる。
【００３０】
システムクロックは、セレクタ２５と第２ＰＬＬ回路２３に出力される。第２ＰＬＬ回路２３は、システムクロックを８逓倍し、２分周回路２４は８逓倍されたシステムクロックを２分周する（ステップＳ３）。２分周回路２４からセレクタ２５には、システムクロックを４逓倍した４逓倍クロックが出力される。
【００３１】
セレクタ２５は、システムクロックと４逓倍クロックのいずれか一方を選択し、選択したクロックをクロックＤとして位相調整・分周回路２６に出力する（ステップＳ４）。
【００３２】
位相調整・分周回路２６は、クロックＤとしてシステムクロックが選択された場合には（ステップＳ５／ＹＥＳ）、クロックＤをそのままＡＤクロックとしてＡ／Ｄ入力処理部３に出力する（ステップＳ７）。また、位相調整・分周回路２６は、クロックＤとして４逓倍クロックが選択された場合には（ステップＳ５／ＮＯ）、制御部３０によって選択されたタイミング（ＡＤ＿ＤＥＬ＝０〜３のいずれか）に同期し、クロックＤを４分周したＡＤクロックを生成する（ステップＳ６）。
【００３３】
Ａ／Ｄ入力処理部３は、クロック信号生成部２によって生成されたＡＤクロックを使用して、ＡＤ変換されたＲＧＢ信号をＡＤクロックの遷移タイミングに同期して取り込む。
【００３４】
このように本実施例は、システムクロックの周波数を逓倍して、ＡＤクロックの位相を、逓倍したシステムクロックのいずれかの遷移タイミングに合わせることで、ＡＤクロックの位相をシフトさせたクロックを簡単に生成することができる。従って、データの入力タイミングに遅延が生じても、位相をシフトさせたクロックを適宜選択することで、好適なタイミングでデータを読み込むことができる。このため、データの安定した区間でデータを取り込むことができ、ディスプレイに良好な映像を表示することができる。
【実施例２】
【００３５】
添付図面を参照しながら本発明の第２実施例を説明する。なお、図３に示す実施例１のクロック信号生成部と同一の機能を有する機能部については、同一の符号を付して説明を省略する。
本実施例のクロック信号生成部２の構成を図６に示す。図６に示すようにクロック信号生成部２は、第２ＰＬＬ回路２３と、２分周回路２４と、セレクタ２５と、位相調整・分周回路２６と、ＤＬＬ制御回路２７（本発明の同期手段に該当する）と、制御部３０とを有している。
【００３６】
本実施例のクロック信号生成部２は、システムクロックを４逓倍した後で、ＤＬＬ制御回路２７によって、外部水平同期信号とクロックＤとの同期を取っている。
【００３７】
セレクタ２５には、システムクロックと、第２ＰＬＬ回路２３で８逓倍され、２分周回路２４で２分周された４逓倍クロックとが入力される。セレクタ２５は、制御部３０の指示に従って、システムクロック又は４逓倍クロックのいずれか一方を選択し、選択した信号をクロックＤとしてＤＬＬ制御回路２７に出力する。
【００３８】
ＤＬＬ制御回路２７には、クロックＤと外部水平同期信号とが入力される。
ＤＬＬ制御回路２７は、クロックＤの位相を所定時間ずつ遅延させたクロックを生成し、これらのクロックのうち、外部水平同期信号に同期したクロックを選択して、選択したクロックをクロックＴとして位相調整・分周回路２６に出力する。
【００３９】
位相調整・分周回路２６は、セレクタ２５からクロックＤとしてシステムクロックが出力された場合には、なんの処理も行わずに、システムクロックをＡＤクロックとしてＡ／Ｄ入力処理部３に出力する。また、位相調整・分周回路２６は、セレクタ２５からクロックＤとして４逓倍クロックが出力された場合、４逓倍クロックのいずれかの遷移タイミングに同期し、システムクロックと同一周波数の信号を生成する。
【００４０】
図７に、実施例２のクロック信号生成部２で処理される信号を示す。
図７（Ａ）に、外部水平同期信号を示し、図７（Ｂ）にセレクタ２５から出力されるクロックＤを示す。ＤＬＬ制御回路２７は、クロックＤの位相を外部水平同期信号の位相に合わせる。位相調整後の信号を図７（Ｃ）に示す。位相調整・分周回路２６は、制御部３０の制御に従って、図７（Ｄ）に示すＡＤ＿ＤＥＬ＝０〜３のいずれかの信号を生成する。生成された信号は、ＡＤクロックとして位相調整・分周回路２６からＡ／Ｄ入力処理部３へ出力される。
【００４１】
図８に示すフローチャートを参照しながら本実施例の処理手順を説明する。
本実施例では、まず、システムクロックを８逓倍、２分周した４逓倍クロックを第２ＰＬＬ回路２３、２分周回路２４で生成する（ステップＳ１１）。セレタク２５は、制御部３０の制御に従って、４逓倍クロックとシステムクロックのいずれか一方を選択し、選択したクロックをクロックＤとしてＤＬＬ制御回路２７に出力する（ステップＳ１２）。
【００４２】
ＤＬＬ制御回路２７は、入力したクロックＤの位相を外部水平同期信号の位相に合わせて、クロックＴとして位相調整・分周回路２６に出力する（ステップＳ１３）。
【００４３】
位相調整・分周回路２６は、セレクタ２５でクロックＤとしてシステムクロックが選択された場合には（ステップＳ１４／ＹＥＳ）、クロックＤをそのままＡＤクロックとしてＡ／Ｄ入力処理部３に出力する（ステップＳ１６）。また、位相調整・分周回路２６は、クロックＤとして４逓倍クロックが選択された場合には（ステップＳ１４／ＮＯ）、制御部３０によって選択されたタイミング（ＡＤ＿ＤＥＬ＝０〜３のいずれか）に同期し、クロックＤを４分周したＡＤクロックを生成する（ステップＳ１５）。
【００４４】
Ａ／Ｄ入力処理部３は、クロック信号生成部２によって生成されたＡＤクロックを使用して、ＡＤ変換されたＲＧＢ信号をＡＤクロックの遷移タイミングに同期して取り込む。
【００４５】
上述した実施例は本発明の好適な実施例である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
例えば、上述した実施例では、システムクロックを８逓倍、２分周して４逓倍クロックを生成しているが、このクロックは４逓倍に限られるものではなく、逓倍数を４逓倍よりも大きく設定したり、小さく設定したりすることもできる。また、逓倍クロックの逓倍数を制御部５で設定可能とし、ＰＬＬ回路、分周回路は、設定された逓倍数となるようにクロックを逓倍、分周するとよい。
【図面の簡単な説明】
【００４６】
【図１】従来のデータ取込みタイミングを示す図である。
【図２】信号処理装置の構成を示す図である。
【図３】実施例１のクロック信号生成部の構成を示す図である。
【図４】実施例１のクロック信号生成部で生成される信号の位相を示す図である。
【図５】実施例１のクロック信号生成部の処理手順を示すフローチャートである。
【図６】実施例２のクロック信号生成部の構成を示す図である。
【図７】実施例２のクロック信号生成部で生成される信号の位相を示す図である。
【図８】実施例２のクロック信号生成部の処理手順を示すフローチャートである。
【符号の説明】
【００４７】
１ 信号処理装置
２ Ａ／Ｄ入力処理部
３ Ａ／Ｄ入力処理部
４ 映像信号処理部
５ 制御部
２１ 第１ＰＬＬ回路
２２ 電圧制御発振器
２３ 第２ＰＬＬ回路
２４ ２分周回路
２５ セレクタ
２６ 位相調整・分周回路
２７ ＤＬＬ制御回路
【特許請求の範囲】
【請求項１】
基準クロックを水平同期信号に同期させる同期手段と、
前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、
前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段と、
を有することを特徴とするタイミングクロック生成装置。
【請求項２】
基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、
前記逓倍クロックを水平同期信号に同期させる同期手段と、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、
前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段と、
を有することを特徴とするタイミングクロック生成装置。
【請求項３】
前記基準クロックの周波数を逓倍する逓倍数を設定する設定手段を有することを特徴とする請求項１又は２記載のタイミングクロック生成装置。
【請求項４】
請求項１から３のいずれか一項に記載のタイミングクロック生成装置と、
前記タイミングクロック生成装置の生成した前記データ取込み用クロックに同期して、映像データを取り込む取込み手段と、
前記取込み手段で取り込まれた映像データに映像処理を施す映像処理手段と、
を有することを特徴とするデータ処理装置。
【請求項５】
基準クロックを水平同期信号に同期させるステップと、
前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、
選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップと、
を有することを特徴とするタイミングクロック生成方法。
【請求項６】
基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、
前記逓倍クロックを水平同期信号に同期させるステップと、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、
選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップと、
を有することを特徴とするタイミングクロック生成方法。
【請求項１】
基準クロックを水平同期信号に同期させる同期手段と、
前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、
前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段と、
を有することを特徴とするタイミングクロック生成装置。
【請求項２】
基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成する周波数逓倍手段と、
前記逓倍クロックを水平同期信号に同期させる同期手段と、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択する選択手段と、
前記選択手段によって選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成する生成手段と、
を有することを特徴とするタイミングクロック生成装置。
【請求項３】
前記基準クロックの周波数を逓倍する逓倍数を設定する設定手段を有することを特徴とする請求項１又は２記載のタイミングクロック生成装置。
【請求項４】
請求項１から３のいずれか一項に記載のタイミングクロック生成装置と、
前記タイミングクロック生成装置の生成した前記データ取込み用クロックに同期して、映像データを取り込む取込み手段と、
前記取込み手段で取り込まれた映像データに映像処理を施す映像処理手段と、
を有することを特徴とするデータ処理装置。
【請求項５】
基準クロックを水平同期信号に同期させるステップと、
前記基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、
選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップと、
を有することを特徴とするタイミングクロック生成方法。
【請求項６】
基準クロックの周波数を所定倍に逓倍した逓倍クロックを生成するステップと、
前記逓倍クロックを水平同期信号に同期させるステップと、
前記逓倍クロックの遷移タイミングのうち、入力データを取込むタイミングを選択するステップと、
選択された遷移タイミングに同期し、前記基準クロックと同一周波数を有するデータ取込み用クロックを生成するステップと、
を有することを特徴とするタイミングクロック生成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−２５２３００（Ｐ２００８−２５２３００Ａ）
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願番号】特願２００７−８８８２３（Ｐ２００７−８８８２３）
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
【Ｆターム（参考）】
【公開日】平成２０年１０月１６日（２００８．１０．１６）
【国際特許分類】
【出願日】平成１９年３月２９日（２００７．３．２９）
【出願人】（０００２３７５９２）富士通テン株式会社 (3,383)
【Ｆターム（参考）】
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