半導体集積回路装置
【課題】ノーマルなクロックとＳＳＣとを生成するクロック発生回路における回路面積を低減しながら、高精度のＳＳＣを生成する。
【解決手段】電圧制御発振器から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。分周器１３は、制御回路１２の制御信号Ｐｃｏｎに基づいて、周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍを出力する。セレクタ１５は、分周クロックｐｈ０〜ｐｈｍのうち、最も近い位相シフトをもつ２つの分周クロックｐｈｊ，ｐｈｊ＋１を選択する。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。
【解決手段】電圧制御発振器から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。分周器１３は、制御回路１２の制御信号Ｐｃｏｎに基づいて、周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍを出力する。セレクタ１５は、分周クロックｐｈ０〜ｐｈｍのうち、最も近い位相シフトをもつ２つの分周クロックｐｈｊ，ｐｈｊ＋１を選択する。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に用いられるクロック生成技術に関し、特に、クロック信号の周波数をわずかに変動させる周波数変調クロックの生成に有効な技術に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータなどの半導体集積回路装置においては、ＥＭＩ(Electromagnetic Interference)対策としてクロック生成に、周波数変調クロックである、いわゆるＳＳＣ(Spread Spectrum Clock）を生成するスペクトル拡散クロック発生回路（ＳＳＣＧ：Spread Spectrum Clock Generator)を搭載する要求が高まっている。
【０００３】
ＳＳＣとは、クロック信号の周波数をわずかに変動させることで、該クロック信号の周波数スペクトラムのピーク値を下げて放射雑音を低減し、ＥＭＩを減少させるものである。
【０００４】
半導体集積回路装置には、ＳＳＣにより動作可能なＣＰＵなどの回路ブロックの他に、ＳＳＣが使用不可となる回路ブロックとを有したものがあり、この場合、２種のクロックを生成する必要がある。ＳＳＣが使用不可となる回路ブロックとしては、たとえば、ＵＳＢ、ＦｌｅｘＲａｙ、ＣＡＮに代表されるインターフェースなどである。
【０００５】
このように、２種類のクロックを半導体集積回路装置内で生成する場合には、ＳＳＣを生成するＳＳＣＧとＳＳＣではないピュアなクロックを生成するＰＬＬ（Phase Locked Loop）とを並列的に用いることが一般的である。
【０００６】
一般的に、ＰＬＬは、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器（VCO：Voltage Controlled Oscillator)、および帰還分周器から構成されており、ＰＬＬから出力される出力クロックに参照入力クロックのＮ逓倍の周波数を出力する。帰還分周器の分周数Ｎは、整数であるのでＰＬＬの出力クロックの周期は参照入力クロック周期の１／Ｎの固定値となる。
【０００７】
次に、ＳＳＣＧの構成は、方式によって種々あるが、多くはＰＬＬの構成と類似したものであり、ＰＬＬを構成する帰還分周器の分周数に変調を行う構成が広く知られている。
【０００８】
この場合、ＳＳＣＧは、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器、帰還分周器、ΔΣ変調器、および変調波発生器から構成されている。
【０００９】
帰還分周器は、分周数をＮと（Ｎ−１）の２種に切り替え可能な構成となっており、一定期間中の整数Ｎと（Ｎ−１）の使用比率を選ぶことで平均分周数をＮと（Ｎ−１）の間の非整数値を得るようにしたものであり、この使用比率を順次変えて行くことによって一定周期の参照入力クロックから出力クロックに周期の変化するＳＳＣを出力する。
【００１０】
なお、この種のスペクトル拡散クロック発生回路としては、たとえば、位相が各々９０°ずつずれた４相のクロックを出力するＰＬＬと、基準クロックに同期して動作し、４相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、４相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための制御信号を出力する位相補間制御回路と、隣接する２相のクロック毎に、制御信号に応じて隣接する２相のクロックの各々に重み付けをして合成し、両者の間を所定の段階に位相補間することを全ての隣接する２相のクロックについて行い、位相補間して得られたクロックをスペクトラム拡散クロックとして出力する位相補間器とを備えたものが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−２１１２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、上記のような半導体集積回路装置内においてノーマルなクロックとＳＳＣとの２種類のクロックを生成する技術では、次のような問題点があることが本発明者により見い出された。
【００１３】
すなわち、上記した構成のＳＳＣＧの場合、分周数Ｎと分周数（Ｎ−１）との使用比率による分周数の非整数化は、平均化処理を必要とし、ＰＬＬを構成するローパスフィルタにその役目を持たせる関係から、該ローパスフィルタの帯域を充分低く設定する必要がある。
【００１４】
それにより、同様の整数Ｎ逓倍のＰＬＬに比べ低帯域になるためフィルタサイズが大きくなり、その結果、ＳＳＣＧの専有面積が大きくなってしまい、半導体集積回路装置の小型化が困難となるという問題がある。
【００１５】
また、ＳＳＣＧは、前述したように、ＰＬＬのローパスフィルタを通した構成のため、ＳＳＣの三角波変調周波数はＰＬＬの帯域によって制限される。ＰＬＬの帯域が低いと変調周波数の高調波成分が減衰し、ＳＳＣ出力が三角波変調を示さなくなるためにＥＭＩ減衰量が低下する影響がでてしまうという問題がある。
【００１６】
ＰＬＬの帯域は、安定性や電圧制御発振器入力のリップル抑制から上限があり、このため変調周波数を高く選択できないことになる。
【００１７】
さらに、ＰＬＬのローパスフィルタを通した構成の弊害として、そのパルス幅は、ＰＬＬのロック状態のパルス幅より必ず広く、且つ電圧制御発振器の制御電圧を乱す要因であるため、ＰＬＬと同等のジッタ性能をＳＳＣＧでは、実現することができないという問題がある。
【００１８】
本発明の目的は、ノーマルなクロックとＳＳＣとを生成するクロック発生回路における回路面積を低減しながら、高精度のＳＳＣを生成することのできる技術を提供することにある。
【００１９】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明は、参照クロック信号と周波数が一致した第１のクロック信号、および第１のクロック信号と任意に位相がシフトした複数の第２のクロック信号を生成するＰＬＬと、該ＰＬＬが生成した第１、および第２のクロック信号から、周波数を変調させて、電磁スペクトラムを拡散させる周波数変調クロック信号を生成するスペクトル拡散クロック発生部とを有したクロック発生回路を備えた半導体集積回路装置であって、該スペクトル拡散クロック発生部は、ＰＬＬから出力される第１のクロック信号を分周する分周器と、該分周器が分周した分周信号を、ＰＬＬから出力される位相のずれた複数の第２のクロック信号に基づいて出力し、位相のずれた多相の分周クロックを生成する分周クロック生成部と、該分周クロック生成部が生成した多相の分周クロックのうち、位相が異なり、かつ位相が最も近い任意の２つの分周クロックを選択して出力する分周クロック選択部と、該分周クロック選択部が選択した２つの分周クロックから、それら２つの分周クロック間の位相間を細分化した位相シフト量で位相シフトさせ、周波数変調クロック信号として出力する位相補間回路と、該位相補間回路から出力される周波数変調クロック信号の周期が、ＰＬＬから出力される第１のクロック信号の周期と異なるように、分周クロック選択部、および位相補間回路を制御する制御回路とを備えたものである。
【００２２】
また、本願のその他の発明の概要を簡単に示す。
【００２３】
本発明は、前記制御回路が、分周クロック生成部から出力される多相の分周クロックのうち、任意の２つの分周クロックを選択して出力するように制御する選択信号を分周クロック選択部に出力し、位相補間回路が分周クロック選択部から出力される分周クロック間の位相差間を細分化する重み付けデータを位相補間回路に出力し、位相補間回路から出力される周波数変調クロックが、任意の周期で周波数が変化するように制御する。
【００２４】
また、本発明は、前記分周器が、制御回路から出力される分周比切り替え信号に基づいて、任意の分周比を切り替え、前記制御回路は、位相補間回路から出力される周波数変調クロックの位相シフト量が、ＰＬＬから出力される第１のクロック信号の１周期を超える毎に分周比を切り替えるように制御するものである。
【００２５】
さらに、本発明は、前記制御回路が、分周クロック生成部から出力される多相の分周クロックのうち、最も遅れた分周クロックに同期して動作するものである。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２７】
（１）クロック発生回路の回路面積を低減することができ、半導体集積回路装置を小型化することができる。
【００２８】
（２）ＥＭＩ減衰量を低下させることなく、高精度なＳＳＣを生成することが可能となり、半導体集積回路装置における耐ＥＭＩ性能を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施の形態による半導体集積回路装置に備えられたクロック発生回路の一例を示すブロック図である。
【図２】図１のクロック発生回路に設けられたフェーズ選択／発生器の構成の一例を示すブロック図である。
【図３】図１のクロック発生回路における電圧制御発振器から出力される多位相のクロック信号、分周器から出力される分周クロック、および図２のフリップフロップから出力される多位相の分周クロックの一例を示すタイミングチャートである。
【図４】図２のフェーズ選択／発生器に設けられたセレクタにおける構成の一例を示す回路図である。
【図５】図２のフェーズ選択／発生器に設けられた位相補間回路の構成の一例を示す回路図である。
【図６】図５の位相補間回路におけるセレクタから出力される分周クロックと出力クロックの一例を示すタイミングチャートである。
【図７】図２のＳＳＣＧから出力される相対的な遅延量の違う出力クロックの一例を示す説明図である。
【図８】図２のＳＳＣＧから出力される出力クロックの出力周期例を示す説明図である。
【図９】図２の制御回路における動作の一例を示すフローチャートである。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
図１は、本発明の一実施の形態による半導体集積回路装置に備えられたクロック発生回路の一例を示すブロック図、図２は、図１のクロック発生回路に設けられたフェーズ選択／発生器の構成の一例を示すブロック図、図３は、図１のクロック発生回路における電圧制御発振器から出力される多位相のクロック信号、分周器から出力される分周クロック、および図２のフリップフロップから出力される多位相の分周クロックの一例を示すタイミングチャート、図４は、図２のフェーズ選択／発生器に設けられたセレクタにおける構成の一例を示す回路図、図５は、図２のフェーズ選択／発生器に設けられた位相補間回路の構成の一例を示す回路図、図６は、図５の位相補間回路におけるセレクタから出力される分周クロックと出力クロックの一例を示すタイミングチャート、図７は、図２のＳＳＣＧから出力される相対的な遅延量の違う出力クロックの一例を示す説明図、図８は、図２のＳＳＣＧから出力される出力クロックの出力周期例を示す説明図、図９は、図２の制御回路における動作の一例を示すフローチャートである。
【００３２】
本実施の形態において、クロック発生回路１は、たとえば、マイクロコンピュータなどの半導体集積回路装置に備えられる。このクロック発生回路１は、クロックの周波数をわずかに変動させる周波数変調クロック信号（ＳＳＣ）であるクロック信号とＳＳＣではないノーマルなクロック信号とをそれぞれ生成する。
【００３３】
クロック発生回路１は、図１に示すように、ＰＬＬ２、スペクトラム拡散クロック発生部（ＳＳＣＧ）３、および分周器４，５から構成されている。また、ＰＬＬ２は、位相比較器６、チャージポンプ回路７、ローパスフィルタ８、電圧制御発振器９、ならびに分周器１０から構成されている。さらに、スペクトラム拡散クロック発生部３は、フェーズ選択／発生器１１、制御回路１２、および分周器１３から構成されている。
【００３４】
位相比較器６の入力部には、分周器１０から出力される帰還クロック信号ｆＦＢ、および外部入力される参照クロック信号ｆｒｅｆが、それぞれ入力されており、該位相比較器６の出力部にはチャージポンプ回路７が接続されている。
【００３５】
位相比較器６は、入力された参照クロック信号ｆｒｅｆと帰還クロック信号ｆＦＢとの位相差を時間差として検出し、その時間差と同じ程度のパルスを出力する。チャージポンプ回路７は、位相比較器６のパルスに応じた電流を生成する。
【００３６】
チャージポンプ回路７には、ローパスフィルタ８が接続されている。ローパスフィルタ８の出力部には、電圧制御発振器９が接続されている。ローパスフィルタ８は、参照クロック信号ｆｒｅｆに冗長された高周波ノイズを除去し、制御電圧として電圧制御発振器９に出力する。
【００３７】
電圧制御発振器９は、ローパスフィルタ８から出力される制御電圧に基づいて発振周波数を変化させた複数のクロック信号を出力する。これらのクロック信号は、ｍ相の周期は同じだが周期の１／ｍずつ位相のシフトしたクロックからなる。これら複数のクロック信号は、それぞれ位相シフトの順にクロック信号ｖｃｏ０，ｖｃｏ１，ｖｃｏ２，ｖｃｏ３，ｖｃｏ４，〜ｖｃｏｍ−１とする。
【００３８】
電圧制御発振器９の出力部には、分周器１０が接続されている。分周器１０は、電圧制御発振器９が生成したクロック信号ｖｃｏ１を分周し、帰還クロック信号ｆＦＢとして出力する。
【００３９】
分周器１３には、第１のクロック信号であるクロック信号ｖｃｏ０が入力されるように接続されている。分周器１３によって分周されたクロック信号、および電圧制御発振器９から出力されたクロック信号ｖｃｏ０、および第２のクロック信号となるクロック信号ｖｃｏ１，ｖｃｏ２，ｖｃｏ３，ｖｃｏ４，〜ｖｃｏｍ−１は、フェーズ選択／発生器１１にそれぞれ入力されるように接続されている。
【００４０】
フェーズ選択／発生器１１は、制御回路１２によって制御が司られ、該フェーズ選択／発生器１１の出力部には、分周器４の入力部が接続されている。
【００４１】
図２は、フェーズ選択／発生器１１における構成の一例を示すブロック図である。
【００４２】
フェーズ選択／発生器１１は、図示するように、複数のフリップフロップ１４1〜１４N、セレクタ１５、および位相補間回路１６から構成されている。分周クロック生成部であるフリップフロップ１４1〜１４Nは、たとえば、Ｄ型フリップフロップからなる。
【００４３】
フリップフロップ１４1〜１４Nのクロック端子ｃｋには、クロック信号ｖｃｏ１，〜ｖｃｏｍ−１，ｖｃｏ０がそれぞれ入力されるように接続されている。フリップフロップ１４1〜１４Nのデータ端子Ｄには、分周器１３の出力部がそれぞれ接続されている。
【００４４】
そして、フリップフロップ１４1〜１４Nの出力端子Ｑには、分周クロック選択部となるセレクタ１５の入力部がそれぞれ接続されている。セレクタ１５は、制御回路１２の選択信号ｓｅｌに基づいて、フリップフロップ１４1〜１４Nのうち、任意の２つのフリップフロップから出力される信号を選択して位相補間回路１６に出力する。そして、位相補間回路１６から出力される信号が、ＳＳＣの出力クロックｆｏｕｔ１となる。
【００４５】
次に、クロック発生回路１の動作について説明する。
【００４６】
電圧制御発振器９から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。この分周器１３は、制御回路１２から出力される分周数を設定する分周比切り替え信号である制御信号Ｐｃｏｎに基づいて、分周比として、たとえば、Ｐ、あるいは（Ｐ＋１）の２種類を切り換える。
【００４７】
分周クロックｐｈ０は、前述したように、フリップフロップ１４1〜１４Nのデータ端子Ｄに入力されており、該フリップフロップ１４1〜１４N-1のクロック端子ｃｋには、電圧制御発振器９から出力された位相のシフトしたクロック信号ｖｃｏ１，〜ｖｃｏｍ−１がそれぞれ入力されているので、各々のフリップフロップ１４1〜１４Nの出力は、分周クロックの周期は同じながら周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍとなる。
【００４８】
フリップフロップ１４Nのクロック端子ｃｋには、分周器１３に入力されるクロック信号ｖｃｏ０が入力されているので、これによって、フリップフロップ１４Nの出力は、分周器１３から出力される分周クロックｐｈ０より、ちょうど電圧制御発振器９の出力周期分の位相のシフトした分周クロックとなる。
【００４９】
図３は、電圧制御発振器９から出力される多位相のクロック信号、分周器１３から出力される分周クロック、およびフリップフロップ１４1〜１４Nから出力される多位相の分周クロックにおける関係の一例を示すタイミングチャートである。
【００５０】
図３において、上方から下方にかけては、電圧制御発振器９から出力される多位相のクロック信号ｖｃｏ０〜ｖｃｏｍ−１、分周器１３から出力される分周クロックｐｈ０、ならびにフリップフロップ１４1〜１４Nから出力される多位相の分周クロックｐｈ１〜ｐｈｍの信号タイミングをそれぞれ示している。なお、図３の例では、分周比Ｐ＝４の場合を示している。
【００５１】
分周器１３とフリップフロップ１４1〜１４Nとによって生成された（ｍ＋１）個の多位相の分周クロックｐｈ０〜ｐｈｍは、セレクタ１５にそれぞれ入力される。セレクタ１５は、入力された分周クロックｐｈ０〜ｐｈｍの中から隣り合う位相シフトをもつ分周クロックの２つ（ｐｈｊ，ｐｈｊ＋１）を選択的に出力する。
【００５２】
図４は、セレクタ１５における構成の一例を示す回路図である。
【００５３】
Ｗｉｒｅｄ−ＯＲ接続されたクロックドインバータ群１７1〜１７m、およびインバータ１８，１９からなる。クロックドインバータ群１７1〜１７mは、２つのクロックドインバータＩｖ１，Ｉｖ２をそれぞれ備えた構成からなる。
【００５４】
クロックドインバータ群１７1におけるクロックドインバータＩｖ１の入力部には、分周クロックｐｈ０が入力されるように接続されており、クロックドインバータ群１７1のクロックドインバータＩｖ２の入力部には、分周クロックｐｈ１が入力されるように接続されている。
【００５５】
クロックドインバータ群１７2におけるクロックドインバータＩｖ１の入力部には、分周クロックｐｈ１が入力されるように接続されており、クロックドインバータ群１７2のクロックドインバータＩｖ２の入力部には、分周クロックｐｈ２が入力されるように接続されており、以下同様に、クロックドインバータ群１７3〜１７mにおけるクロックドインバータＩｖ１の入力部には、分周クロックｐｈ２〜ｐｈｍ−１が入力されるようにそれぞれ接続されており、クロックドインバータ群１７3〜１７mのクロックドインバータＩｖ２の入力部には、分周クロックｐｈ３〜ｐｈｍが入力されるようにそれぞれ接続されている。
【００５６】
そして、制御回路１２から出力される選択信号ｓｅｌ（１−ｍ）のうち、１つだけ活性化された選択信号が入力されるクロックドインバータ群からの信号が選択され、インバータ１８，１９を介して分周クロックｐｈｊ，ｐｈｊ＋１がそれぞれ出力される。
【００５７】
また、非活性の選択信号が入力されるクロックドインバータ群の出力は、Ｈｉ−Ｚ状態となる。セレクタ１５によって選択された分周クロックｐｈｊ，ｐｈｊ＋１の位相差は、電圧制御発振器９の信号出力周期の１／ｍである。
【００５８】
そして、セレクタ１５から出力された２つの分周クロックｐｈｊ，ｐｈｊ＋１は、位相補間回路１６に入力される。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、入力信号間の位相差の間を更に細分化した位相シフト量で位相シフトさせる。
【００５９】
そして、位相補間回路１６からの出力信号を出力クロックｆｏｕｔ１として出力する。重み付けデータ信号Ａがｎ種類ある場合、入力の分周クロック間位相差をｎ分割した位相シフト量がつくられそのステップ量は、電圧制御発振器９の信号出力周期の１／（ｍ・ｎ）となる。
【００６０】
図５は、位相補間回路１６の構成の一例を示す回路図である。
【００６１】
選択された分周クロックｐｈｊ，ｐｈｊ＋１は、差動信号変換回路２０を通して差動信号ｐｈｊ，／ｐｈｊ，ｐｈｊ＋１，／ｐｈｊ＋１にそれぞれ変換され、電流スイッチの働きを持つ差動対のトランジスタＭ３，Ｍ４とトランジスタＭ５，Ｍ６とにそれぞれ入力される。
【００６２】
これら差動対の負荷ＭＯＳは共通で、トランジスタＭ７，Ｍ８である。各差動対のテール電流源２１は、トランジスタＭｎＡ，ＭｎＢを含む一点鎖線で囲まれたブロックを単位として重み付けデータの種類数分並列接続した構成を持つ。
【００６３】
重み付けデータＡ（１〜ｎ）の値に従って、ＭＯＳトランジスタのソース電圧を逆にすることで、トランジスタＭｎＡ、あるいはトランジスタＭｎＢのいずれかが活性化し、他方は非活性になる。このため、活性化するトランジスタＭｎＡの数とトランジスタＭｎＢの数との総和はどの重み付けデータであっても変わらず一定値ｎである。
【００６４】
また、デコーダ２２は、制御回路１２から出力されるｎ設定信号に基づいて、イネーブル信号Ｅｎａｂｌｅを出力する。イネーブル信号Ｅｎａｂｌｅは、テール電流源におけるトランジスタＭｎＡ，ＭｎＢを共に非活性にするもので、重み付けデータ数ｎの値を可変にする。’エッジＮｏ．’（図７）の増分値をＸとすると、出力クロックｆｏｕｔ１の周期Ｔｏは、Ｔｏ＝Ｔｏｓｃ×｛Ｐ＋Ｘ／（ｍ×ｎ）｝で表され、電圧制御発振器９の出力の分数分周した出力となる。Ｎ設定信号によって、位相補間回路１６の重み付けデータ数ｎを可変に設定でき、分数分周比を可変にした出力クロックｆｏｕｔ１が得られる。
【００６５】
動作を以下に説明する。
【００６６】
簡単のため、トランジスタサイズは、トランジスタＭ１＝トランジスタＭｎＡ＝トランジスタＭｎＢ、トランジスタＭ７＝トランジスタＭ８＝トランジスタＭ９＝トランジスタＭ１１、トランジスタＭ１０＝トランジスタＭ１２とする。
【００６７】
まず、分周クロックｐｈｊ，ｐｈｊ＋１がそれぞれＬｏ信号（＝基準電位ＶＳＳレベル）の場合、トランジスタＭ３，Ｍ５は、それぞれオンとなり、トランジスタＭ４，Ｍ６はオフとなり、負荷ＭＯＳであるトランジスタＭ７には、トランジスタＭ３を介して活性化したトランジスタＭｎＡのテール電流と、トランジスタＭ５を介して活性化したトランジスタＭｎＢのテール電流が流れ、総和は前述した通りｎ・ＩＢである。
【００６８】
一方、負荷ＭＯＳであるトランジスタＭ８には、トランジスタＭ４，Ｍ６がオフであるので、電流はゼロである。トランジスタＭ７，Ｍ８の電流は、それぞれトランジスタＭ１２，Ｍ１１に転送され、差分電流によってドレインノードの電圧が決まる。
【００６９】
トランジスタＭ１１はゼロ、トランジスタＭ１２は、ｎ・ＩＢであるので、出力クロックｆｏｕｔ１は、Ｌｏ信号である。
【００７０】
続いて、分周クロックｐｈｊが、Ｌｏ信号からＨｉ信号に変化して位相の違うＰｈｊ＋１はＬｏ信号のままの場合、トランジスタＭ４，Ｍ５はオンとなり、トランジスタＭ３，Ｍ６はオフとなって、トランジスタＭ８には、活性化したトランジスタＭｎＡのテール電流が流れようになり、トランジスタＭ７には活性化したトランジスタＭｎＢのテール電流が流れる。
【００７１】
出力部となるトランジスタＭ１１，Ｍ１２のドレインノードでは(活性化しているトランジスタＭｎＡの電流−活性化しているトランジスタＭｎＢの電流)といった差分電流がノードの充電電流として流れる。
【００７２】
この結果、各テール電流の比率に応じて出力電位の遷移変化が生じ、重み付けデータの値に応じた遅延時間の変化が生じる。さらに、分周クロックｐｈｊ＋１がＨｉ信号に変化するとトランジスタＭ４，Ｍ６はオンとなり、トランジスタＭ３，Ｍ５はオフとなるので、トランジスタＭ７の電流はゼロ、トランジスタＭ８の電流はｎ・ＩＢになり、出力クロックｆｏｕｔ１は最終的にＨｉ信号に遷移する。
【００７３】
トランジスタＭｎＡのみ活性化した場合の分周クロックｐｈｊの入力から出力クロックｆｏｕｔ１の遅延時間を基準に各重み付けデータでの遅延時間は前述の差分電流に応じて増加するため、図６に示すような、見かけ上、分周クロックｐｈｊ，ｐｈｊ＋１の位相差間を重み付けデータに応じて位相シフトさせて出力させたような出力クロックｆｏｕｔ１が得られる。
【００７４】
この構成により、選択信号ｓｅｌ（１〜ｍ）と重み付けデータ信号Ａ（１〜ｎ）によって表現される出力クロックｆｏｕｔ１はｍ・ｎ通りとなり、分周クロックｐｈｊ，ｐｈｊ＋１から、図７に示すような相対的な遅延量の違う(位相シフト量の異なる)出力クロックｆｏｕｔ１を出力することが可能になる。
【００７５】
ここで、図７において、左上方に示すｆｏｕｔ１の’エッジＮｏ．’＝０は、分周クロックｐｈ０が上記構成を通って出力クロックｆｏｕｔ１として出力されたものを示しており、これを基準とした。
【００７６】
分周クロックｐｈ０の周期は、ｐ×Ｔｏｓｃと固定された周期であるが、分周クロック毎に選択信号ｓｅｌと重み付けデータ信号Ａを変更した場合の出力クロックｆｏｕｔ１周期をみてみる。
【００７７】
たとえば、図７のｆｏｕｔ１の’エッジＮｏ．’において分周クロック毎にｆｏｕｔ１の’エッジＮｏ．’を０，１，２，３・・・と変更した場合、相対遅延量は毎回Δ分増加しているため、出力クロックｆｏｕｔ１の周期は（ｐ×Ｔｏｓｃ＋Δ）になる。図８の出力クロックｆｏｕｔ１（Ａ）が相当する。
【００７８】
同様に、’エッジＮｏ．’を０，２，４，６・・・と選択変化させた場合には、相対遅延量は毎回２Δずつ増加するため、出力クロックｆｏｕｔ１の周期は（ｐ×Ｔｏｓｃ＋２Δ）になる。
【００７９】
この様に、’エッジＮｏ．’の選択の増分を変えることにより、出力クロックｆｏｕｔ１の周期を変更することができる。増分変化を毎回Δ、２Δ、３Δ・・・と変化させることで、図８に示す出力クロックｆｏｕｔ１（Ｂ）に示すように、出力周期をｐ×Ｔｏｓｃ，ｐ×Ｔｏｓｃ＋Δ，ｐ×Ｔｏｓｃ＋２Δ，ｐ×Ｔｏｓｃ＋３Δ，・・・と順次増加変化させることができる。
【００８０】
前述のようなエッジの選択の組合せを行うことによって、図８に示すような三角波の変調周期を持った出力クロックｆｏｕｔ１を出力する。選択する’エッジＮｏ．’は現行の’エッジＮｏ．’に増分値を加算することで計算する。
【００８１】
選択できる出力クロックｆｏｕ１の’エッジＮｏ．’は分周クロック周期（ｐ×Ｔｏｓｃ）の全周期をカバーしておらず、電圧制御発振器９の１周期分のみであるため、計算された’エッジＮｏ．’が最大値を超える場合には、分周器１３の分周比をＰから（Ｐ＋１）に切り替えると共に、計算のあまり分の値に’エッジＮｏ．’を切り替える。
【００８２】
その後、分周比はＰに戻し、オーバフロー前と同様の計算を行い、’エッジＮｏ．’を選択して行く。この繰り返しを行うことにより、分周クロックの全周期をカバーすることができる。
【００８３】
また、制御回路１２は、三角波変調波形の周期や変調率が所定の値になるよう’エッジＮｏ．’を計算し、それに相当する選択信号ｓｅｌ、および重み付けデータ信号Ａをセレクタ１５、および位相補間回路１６にそれぞれ与える。
【００８４】
制御回路１２は、’エッジＮｏ．’の前進／後退の切り替えによるグリッジを発生させないために信号の安定した期間である帰還分周クロックの一番遅れた分周クロックｐｈｍによって動作させる。
【００８５】
図９は、制御回路１２における動作の一例を示すフローチャートである。
【００８６】
まず、制御回路１２は、要求の変調周波数の周期、変調率から増分Δ（δ）の最大値δｍａｘや同じ増分値の繰り返し回数Ｋｍａｘを設定する（ステップＳ１０１）。
【００８７】
相対遅延量の’エッジＮｏ．’に相当のΦ、増分Δ（δ）の増加、あるいは減少を示すδｄなどの初期値設定を行う（ステップＳ１０２）。
【００８８】
続いて、分周クロックｐｈｍ毎に繰り返し回数ｋ、シフト量δ、δｄ、相対遅延量Φ（エッジＮｏ．）の値を計算し（ステップＳ１０３）、その計算結果に基づいて、セレクタ１５の選択信号ｓｅｌ、位相補間回路１６の重み付けデータ信号Ａ、ならびに分周器１３の制御信号Ｐｃｏｎを設定する（ステップＳ１０４）。これらの制御を分周クロックｐｈｍ毎に行うことで、図８に示すＳＳＣ出力周期の出力クロックｆｏｕｔ１が得られる。
【００８９】
また、制御回路１２からの’エッジＮｏ．’の選択の仕方に応じて、任意の出力クロックｆｏｕｔ１周期の波形を出力できるため、三角波変調波形の周期を固定ではなく随時変更するような機能を持たせることで、出力に固定のスプリアスがでることを低減することができる。
【００９０】
それにより、本実施の形態によれば、スペクトラム拡散クロック発生部３を、ローパスフィルタなどを有したＰＬＬを用いずに構成したことにより、該スペクトラム拡散クロック発生部３の回路面積を低減することができる。
【００９１】
また、フィルタなどによる帯域制限がなくなるので、変調周波数を制御回路１２によって任意に設定することができると共に、高調波の減衰などなく制御回路１２で設定の変調波形そのままの出力を得ることができる。
【００９２】
さらに、変調出力の周期間偏差であるジッタは位相補間回路の最小位相シフト値で決まるために、設計的に小さくすることができる。
【００９３】
また、スペクトラム拡散クロック発生部３を論理回路によって構成するので、プロセスポーティングを容易にすることができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９５】
本発明は、クロック信号の周波数をわずかに変動させるＳＳＣとＳＳＣではないノーマルなクロック信号とを生成するクロック発生部を有する半導体集積回路装置に適している。
【符号の説明】
【００９６】
１ クロック発生回路
２ ＰＬＬ
３ スペクトラム拡散クロック発生部
４，５ 分周器
６ 位相比較器
７ チャージポンプ回路
８ ローパスフィルタ
９ 電圧制御発振器
１０ 分周器
１１ フェーズ選択／発生器
１２ 制御回路
１３ 分周器
１４1〜１４N フリップフロップ
１５ セレクタ
１６ 位相補間回路
１７1〜１７m クロックドインバータ群
１８，１９ インバータ
２０ 差動信号変換回路
２１ テール電流源
２２ デコーダ
Ｍ１〜Ｍ１２ トランジスタ
ＭｎＡ トランジスタ
ＭｎＢ トランジスタ
【技術分野】
【０００１】
本発明は、半導体集積回路装置に用いられるクロック生成技術に関し、特に、クロック信号の周波数をわずかに変動させる周波数変調クロックの生成に有効な技術に関する。
【背景技術】
【０００２】
近年、マイクロコンピュータなどの半導体集積回路装置においては、ＥＭＩ(Electromagnetic Interference)対策としてクロック生成に、周波数変調クロックである、いわゆるＳＳＣ(Spread Spectrum Clock）を生成するスペクトル拡散クロック発生回路（ＳＳＣＧ：Spread Spectrum Clock Generator)を搭載する要求が高まっている。
【０００３】
ＳＳＣとは、クロック信号の周波数をわずかに変動させることで、該クロック信号の周波数スペクトラムのピーク値を下げて放射雑音を低減し、ＥＭＩを減少させるものである。
【０００４】
半導体集積回路装置には、ＳＳＣにより動作可能なＣＰＵなどの回路ブロックの他に、ＳＳＣが使用不可となる回路ブロックとを有したものがあり、この場合、２種のクロックを生成する必要がある。ＳＳＣが使用不可となる回路ブロックとしては、たとえば、ＵＳＢ、ＦｌｅｘＲａｙ、ＣＡＮに代表されるインターフェースなどである。
【０００５】
このように、２種類のクロックを半導体集積回路装置内で生成する場合には、ＳＳＣを生成するＳＳＣＧとＳＳＣではないピュアなクロックを生成するＰＬＬ（Phase Locked Loop）とを並列的に用いることが一般的である。
【０００６】
一般的に、ＰＬＬは、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器（VCO：Voltage Controlled Oscillator)、および帰還分周器から構成されており、ＰＬＬから出力される出力クロックに参照入力クロックのＮ逓倍の周波数を出力する。帰還分周器の分周数Ｎは、整数であるのでＰＬＬの出力クロックの周期は参照入力クロック周期の１／Ｎの固定値となる。
【０００７】
次に、ＳＳＣＧの構成は、方式によって種々あるが、多くはＰＬＬの構成と類似したものであり、ＰＬＬを構成する帰還分周器の分周数に変調を行う構成が広く知られている。
【０００８】
この場合、ＳＳＣＧは、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器、帰還分周器、ΔΣ変調器、および変調波発生器から構成されている。
【０００９】
帰還分周器は、分周数をＮと（Ｎ−１）の２種に切り替え可能な構成となっており、一定期間中の整数Ｎと（Ｎ−１）の使用比率を選ぶことで平均分周数をＮと（Ｎ−１）の間の非整数値を得るようにしたものであり、この使用比率を順次変えて行くことによって一定周期の参照入力クロックから出力クロックに周期の変化するＳＳＣを出力する。
【００１０】
なお、この種のスペクトル拡散クロック発生回路としては、たとえば、位相が各々９０°ずつずれた４相のクロックを出力するＰＬＬと、基準クロックに同期して動作し、４相のクロックの各々に対応して一定のパターンで周期的に繰り返し変化し、４相のクロックのうちの隣接する２相のクロックの間の重み付けを行うための制御信号を出力する位相補間制御回路と、隣接する２相のクロック毎に、制御信号に応じて隣接する２相のクロックの各々に重み付けをして合成し、両者の間を所定の段階に位相補間することを全ての隣接する２相のクロックについて行い、位相補間して得られたクロックをスペクトラム拡散クロックとして出力する位相補間器とを備えたものが知られている（特許文献１参照）。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−２１１２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、上記のような半導体集積回路装置内においてノーマルなクロックとＳＳＣとの２種類のクロックを生成する技術では、次のような問題点があることが本発明者により見い出された。
【００１３】
すなわち、上記した構成のＳＳＣＧの場合、分周数Ｎと分周数（Ｎ−１）との使用比率による分周数の非整数化は、平均化処理を必要とし、ＰＬＬを構成するローパスフィルタにその役目を持たせる関係から、該ローパスフィルタの帯域を充分低く設定する必要がある。
【００１４】
それにより、同様の整数Ｎ逓倍のＰＬＬに比べ低帯域になるためフィルタサイズが大きくなり、その結果、ＳＳＣＧの専有面積が大きくなってしまい、半導体集積回路装置の小型化が困難となるという問題がある。
【００１５】
また、ＳＳＣＧは、前述したように、ＰＬＬのローパスフィルタを通した構成のため、ＳＳＣの三角波変調周波数はＰＬＬの帯域によって制限される。ＰＬＬの帯域が低いと変調周波数の高調波成分が減衰し、ＳＳＣ出力が三角波変調を示さなくなるためにＥＭＩ減衰量が低下する影響がでてしまうという問題がある。
【００１６】
ＰＬＬの帯域は、安定性や電圧制御発振器入力のリップル抑制から上限があり、このため変調周波数を高く選択できないことになる。
【００１７】
さらに、ＰＬＬのローパスフィルタを通した構成の弊害として、そのパルス幅は、ＰＬＬのロック状態のパルス幅より必ず広く、且つ電圧制御発振器の制御電圧を乱す要因であるため、ＰＬＬと同等のジッタ性能をＳＳＣＧでは、実現することができないという問題がある。
【００１８】
本発明の目的は、ノーマルなクロックとＳＳＣとを生成するクロック発生回路における回路面積を低減しながら、高精度のＳＳＣを生成することのできる技術を提供することにある。
【００１９】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２１】
本発明は、参照クロック信号と周波数が一致した第１のクロック信号、および第１のクロック信号と任意に位相がシフトした複数の第２のクロック信号を生成するＰＬＬと、該ＰＬＬが生成した第１、および第２のクロック信号から、周波数を変調させて、電磁スペクトラムを拡散させる周波数変調クロック信号を生成するスペクトル拡散クロック発生部とを有したクロック発生回路を備えた半導体集積回路装置であって、該スペクトル拡散クロック発生部は、ＰＬＬから出力される第１のクロック信号を分周する分周器と、該分周器が分周した分周信号を、ＰＬＬから出力される位相のずれた複数の第２のクロック信号に基づいて出力し、位相のずれた多相の分周クロックを生成する分周クロック生成部と、該分周クロック生成部が生成した多相の分周クロックのうち、位相が異なり、かつ位相が最も近い任意の２つの分周クロックを選択して出力する分周クロック選択部と、該分周クロック選択部が選択した２つの分周クロックから、それら２つの分周クロック間の位相間を細分化した位相シフト量で位相シフトさせ、周波数変調クロック信号として出力する位相補間回路と、該位相補間回路から出力される周波数変調クロック信号の周期が、ＰＬＬから出力される第１のクロック信号の周期と異なるように、分周クロック選択部、および位相補間回路を制御する制御回路とを備えたものである。
【００２２】
また、本願のその他の発明の概要を簡単に示す。
【００２３】
本発明は、前記制御回路が、分周クロック生成部から出力される多相の分周クロックのうち、任意の２つの分周クロックを選択して出力するように制御する選択信号を分周クロック選択部に出力し、位相補間回路が分周クロック選択部から出力される分周クロック間の位相差間を細分化する重み付けデータを位相補間回路に出力し、位相補間回路から出力される周波数変調クロックが、任意の周期で周波数が変化するように制御する。
【００２４】
また、本発明は、前記分周器が、制御回路から出力される分周比切り替え信号に基づいて、任意の分周比を切り替え、前記制御回路は、位相補間回路から出力される周波数変調クロックの位相シフト量が、ＰＬＬから出力される第１のクロック信号の１周期を超える毎に分周比を切り替えるように制御するものである。
【００２５】
さらに、本発明は、前記制御回路が、分周クロック生成部から出力される多相の分周クロックのうち、最も遅れた分周クロックに同期して動作するものである。
【発明の効果】
【００２６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２７】
（１）クロック発生回路の回路面積を低減することができ、半導体集積回路装置を小型化することができる。
【００２８】
（２）ＥＭＩ減衰量を低下させることなく、高精度なＳＳＣを生成することが可能となり、半導体集積回路装置における耐ＥＭＩ性能を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施の形態による半導体集積回路装置に備えられたクロック発生回路の一例を示すブロック図である。
【図２】図１のクロック発生回路に設けられたフェーズ選択／発生器の構成の一例を示すブロック図である。
【図３】図１のクロック発生回路における電圧制御発振器から出力される多位相のクロック信号、分周器から出力される分周クロック、および図２のフリップフロップから出力される多位相の分周クロックの一例を示すタイミングチャートである。
【図４】図２のフェーズ選択／発生器に設けられたセレクタにおける構成の一例を示す回路図である。
【図５】図２のフェーズ選択／発生器に設けられた位相補間回路の構成の一例を示す回路図である。
【図６】図５の位相補間回路におけるセレクタから出力される分周クロックと出力クロックの一例を示すタイミングチャートである。
【図７】図２のＳＳＣＧから出力される相対的な遅延量の違う出力クロックの一例を示す説明図である。
【図８】図２のＳＳＣＧから出力される出力クロックの出力周期例を示す説明図である。
【図９】図２の制御回路における動作の一例を示すフローチャートである。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
図１は、本発明の一実施の形態による半導体集積回路装置に備えられたクロック発生回路の一例を示すブロック図、図２は、図１のクロック発生回路に設けられたフェーズ選択／発生器の構成の一例を示すブロック図、図３は、図１のクロック発生回路における電圧制御発振器から出力される多位相のクロック信号、分周器から出力される分周クロック、および図２のフリップフロップから出力される多位相の分周クロックの一例を示すタイミングチャート、図４は、図２のフェーズ選択／発生器に設けられたセレクタにおける構成の一例を示す回路図、図５は、図２のフェーズ選択／発生器に設けられた位相補間回路の構成の一例を示す回路図、図６は、図５の位相補間回路におけるセレクタから出力される分周クロックと出力クロックの一例を示すタイミングチャート、図７は、図２のＳＳＣＧから出力される相対的な遅延量の違う出力クロックの一例を示す説明図、図８は、図２のＳＳＣＧから出力される出力クロックの出力周期例を示す説明図、図９は、図２の制御回路における動作の一例を示すフローチャートである。
【００３２】
本実施の形態において、クロック発生回路１は、たとえば、マイクロコンピュータなどの半導体集積回路装置に備えられる。このクロック発生回路１は、クロックの周波数をわずかに変動させる周波数変調クロック信号（ＳＳＣ）であるクロック信号とＳＳＣではないノーマルなクロック信号とをそれぞれ生成する。
【００３３】
クロック発生回路１は、図１に示すように、ＰＬＬ２、スペクトラム拡散クロック発生部（ＳＳＣＧ）３、および分周器４，５から構成されている。また、ＰＬＬ２は、位相比較器６、チャージポンプ回路７、ローパスフィルタ８、電圧制御発振器９、ならびに分周器１０から構成されている。さらに、スペクトラム拡散クロック発生部３は、フェーズ選択／発生器１１、制御回路１２、および分周器１３から構成されている。
【００３４】
位相比較器６の入力部には、分周器１０から出力される帰還クロック信号ｆＦＢ、および外部入力される参照クロック信号ｆｒｅｆが、それぞれ入力されており、該位相比較器６の出力部にはチャージポンプ回路７が接続されている。
【００３５】
位相比較器６は、入力された参照クロック信号ｆｒｅｆと帰還クロック信号ｆＦＢとの位相差を時間差として検出し、その時間差と同じ程度のパルスを出力する。チャージポンプ回路７は、位相比較器６のパルスに応じた電流を生成する。
【００３６】
チャージポンプ回路７には、ローパスフィルタ８が接続されている。ローパスフィルタ８の出力部には、電圧制御発振器９が接続されている。ローパスフィルタ８は、参照クロック信号ｆｒｅｆに冗長された高周波ノイズを除去し、制御電圧として電圧制御発振器９に出力する。
【００３７】
電圧制御発振器９は、ローパスフィルタ８から出力される制御電圧に基づいて発振周波数を変化させた複数のクロック信号を出力する。これらのクロック信号は、ｍ相の周期は同じだが周期の１／ｍずつ位相のシフトしたクロックからなる。これら複数のクロック信号は、それぞれ位相シフトの順にクロック信号ｖｃｏ０，ｖｃｏ１，ｖｃｏ２，ｖｃｏ３，ｖｃｏ４，〜ｖｃｏｍ−１とする。
【００３８】
電圧制御発振器９の出力部には、分周器１０が接続されている。分周器１０は、電圧制御発振器９が生成したクロック信号ｖｃｏ１を分周し、帰還クロック信号ｆＦＢとして出力する。
【００３９】
分周器１３には、第１のクロック信号であるクロック信号ｖｃｏ０が入力されるように接続されている。分周器１３によって分周されたクロック信号、および電圧制御発振器９から出力されたクロック信号ｖｃｏ０、および第２のクロック信号となるクロック信号ｖｃｏ１，ｖｃｏ２，ｖｃｏ３，ｖｃｏ４，〜ｖｃｏｍ−１は、フェーズ選択／発生器１１にそれぞれ入力されるように接続されている。
【００４０】
フェーズ選択／発生器１１は、制御回路１２によって制御が司られ、該フェーズ選択／発生器１１の出力部には、分周器４の入力部が接続されている。
【００４１】
図２は、フェーズ選択／発生器１１における構成の一例を示すブロック図である。
【００４２】
フェーズ選択／発生器１１は、図示するように、複数のフリップフロップ１４1〜１４N、セレクタ１５、および位相補間回路１６から構成されている。分周クロック生成部であるフリップフロップ１４1〜１４Nは、たとえば、Ｄ型フリップフロップからなる。
【００４３】
フリップフロップ１４1〜１４Nのクロック端子ｃｋには、クロック信号ｖｃｏ１，〜ｖｃｏｍ−１，ｖｃｏ０がそれぞれ入力されるように接続されている。フリップフロップ１４1〜１４Nのデータ端子Ｄには、分周器１３の出力部がそれぞれ接続されている。
【００４４】
そして、フリップフロップ１４1〜１４Nの出力端子Ｑには、分周クロック選択部となるセレクタ１５の入力部がそれぞれ接続されている。セレクタ１５は、制御回路１２の選択信号ｓｅｌに基づいて、フリップフロップ１４1〜１４Nのうち、任意の２つのフリップフロップから出力される信号を選択して位相補間回路１６に出力する。そして、位相補間回路１６から出力される信号が、ＳＳＣの出力クロックｆｏｕｔ１となる。
【００４５】
次に、クロック発生回路１の動作について説明する。
【００４６】
電圧制御発振器９から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。この分周器１３は、制御回路１２から出力される分周数を設定する分周比切り替え信号である制御信号Ｐｃｏｎに基づいて、分周比として、たとえば、Ｐ、あるいは（Ｐ＋１）の２種類を切り換える。
【００４７】
分周クロックｐｈ０は、前述したように、フリップフロップ１４1〜１４Nのデータ端子Ｄに入力されており、該フリップフロップ１４1〜１４N-1のクロック端子ｃｋには、電圧制御発振器９から出力された位相のシフトしたクロック信号ｖｃｏ１，〜ｖｃｏｍ−１がそれぞれ入力されているので、各々のフリップフロップ１４1〜１４Nの出力は、分周クロックの周期は同じながら周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍとなる。
【００４８】
フリップフロップ１４Nのクロック端子ｃｋには、分周器１３に入力されるクロック信号ｖｃｏ０が入力されているので、これによって、フリップフロップ１４Nの出力は、分周器１３から出力される分周クロックｐｈ０より、ちょうど電圧制御発振器９の出力周期分の位相のシフトした分周クロックとなる。
【００４９】
図３は、電圧制御発振器９から出力される多位相のクロック信号、分周器１３から出力される分周クロック、およびフリップフロップ１４1〜１４Nから出力される多位相の分周クロックにおける関係の一例を示すタイミングチャートである。
【００５０】
図３において、上方から下方にかけては、電圧制御発振器９から出力される多位相のクロック信号ｖｃｏ０〜ｖｃｏｍ−１、分周器１３から出力される分周クロックｐｈ０、ならびにフリップフロップ１４1〜１４Nから出力される多位相の分周クロックｐｈ１〜ｐｈｍの信号タイミングをそれぞれ示している。なお、図３の例では、分周比Ｐ＝４の場合を示している。
【００５１】
分周器１３とフリップフロップ１４1〜１４Nとによって生成された（ｍ＋１）個の多位相の分周クロックｐｈ０〜ｐｈｍは、セレクタ１５にそれぞれ入力される。セレクタ１５は、入力された分周クロックｐｈ０〜ｐｈｍの中から隣り合う位相シフトをもつ分周クロックの２つ（ｐｈｊ，ｐｈｊ＋１）を選択的に出力する。
【００５２】
図４は、セレクタ１５における構成の一例を示す回路図である。
【００５３】
Ｗｉｒｅｄ−ＯＲ接続されたクロックドインバータ群１７1〜１７m、およびインバータ１８，１９からなる。クロックドインバータ群１７1〜１７mは、２つのクロックドインバータＩｖ１，Ｉｖ２をそれぞれ備えた構成からなる。
【００５４】
クロックドインバータ群１７1におけるクロックドインバータＩｖ１の入力部には、分周クロックｐｈ０が入力されるように接続されており、クロックドインバータ群１７1のクロックドインバータＩｖ２の入力部には、分周クロックｐｈ１が入力されるように接続されている。
【００５５】
クロックドインバータ群１７2におけるクロックドインバータＩｖ１の入力部には、分周クロックｐｈ１が入力されるように接続されており、クロックドインバータ群１７2のクロックドインバータＩｖ２の入力部には、分周クロックｐｈ２が入力されるように接続されており、以下同様に、クロックドインバータ群１７3〜１７mにおけるクロックドインバータＩｖ１の入力部には、分周クロックｐｈ２〜ｐｈｍ−１が入力されるようにそれぞれ接続されており、クロックドインバータ群１７3〜１７mのクロックドインバータＩｖ２の入力部には、分周クロックｐｈ３〜ｐｈｍが入力されるようにそれぞれ接続されている。
【００５６】
そして、制御回路１２から出力される選択信号ｓｅｌ（１−ｍ）のうち、１つだけ活性化された選択信号が入力されるクロックドインバータ群からの信号が選択され、インバータ１８，１９を介して分周クロックｐｈｊ，ｐｈｊ＋１がそれぞれ出力される。
【００５７】
また、非活性の選択信号が入力されるクロックドインバータ群の出力は、Ｈｉ−Ｚ状態となる。セレクタ１５によって選択された分周クロックｐｈｊ，ｐｈｊ＋１の位相差は、電圧制御発振器９の信号出力周期の１／ｍである。
【００５８】
そして、セレクタ１５から出力された２つの分周クロックｐｈｊ，ｐｈｊ＋１は、位相補間回路１６に入力される。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、入力信号間の位相差の間を更に細分化した位相シフト量で位相シフトさせる。
【００５９】
そして、位相補間回路１６からの出力信号を出力クロックｆｏｕｔ１として出力する。重み付けデータ信号Ａがｎ種類ある場合、入力の分周クロック間位相差をｎ分割した位相シフト量がつくられそのステップ量は、電圧制御発振器９の信号出力周期の１／（ｍ・ｎ）となる。
【００６０】
図５は、位相補間回路１６の構成の一例を示す回路図である。
【００６１】
選択された分周クロックｐｈｊ，ｐｈｊ＋１は、差動信号変換回路２０を通して差動信号ｐｈｊ，／ｐｈｊ，ｐｈｊ＋１，／ｐｈｊ＋１にそれぞれ変換され、電流スイッチの働きを持つ差動対のトランジスタＭ３，Ｍ４とトランジスタＭ５，Ｍ６とにそれぞれ入力される。
【００６２】
これら差動対の負荷ＭＯＳは共通で、トランジスタＭ７，Ｍ８である。各差動対のテール電流源２１は、トランジスタＭｎＡ，ＭｎＢを含む一点鎖線で囲まれたブロックを単位として重み付けデータの種類数分並列接続した構成を持つ。
【００６３】
重み付けデータＡ（１〜ｎ）の値に従って、ＭＯＳトランジスタのソース電圧を逆にすることで、トランジスタＭｎＡ、あるいはトランジスタＭｎＢのいずれかが活性化し、他方は非活性になる。このため、活性化するトランジスタＭｎＡの数とトランジスタＭｎＢの数との総和はどの重み付けデータであっても変わらず一定値ｎである。
【００６４】
また、デコーダ２２は、制御回路１２から出力されるｎ設定信号に基づいて、イネーブル信号Ｅｎａｂｌｅを出力する。イネーブル信号Ｅｎａｂｌｅは、テール電流源におけるトランジスタＭｎＡ，ＭｎＢを共に非活性にするもので、重み付けデータ数ｎの値を可変にする。’エッジＮｏ．’（図７）の増分値をＸとすると、出力クロックｆｏｕｔ１の周期Ｔｏは、Ｔｏ＝Ｔｏｓｃ×｛Ｐ＋Ｘ／（ｍ×ｎ）｝で表され、電圧制御発振器９の出力の分数分周した出力となる。Ｎ設定信号によって、位相補間回路１６の重み付けデータ数ｎを可変に設定でき、分数分周比を可変にした出力クロックｆｏｕｔ１が得られる。
【００６５】
動作を以下に説明する。
【００６６】
簡単のため、トランジスタサイズは、トランジスタＭ１＝トランジスタＭｎＡ＝トランジスタＭｎＢ、トランジスタＭ７＝トランジスタＭ８＝トランジスタＭ９＝トランジスタＭ１１、トランジスタＭ１０＝トランジスタＭ１２とする。
【００６７】
まず、分周クロックｐｈｊ，ｐｈｊ＋１がそれぞれＬｏ信号（＝基準電位ＶＳＳレベル）の場合、トランジスタＭ３，Ｍ５は、それぞれオンとなり、トランジスタＭ４，Ｍ６はオフとなり、負荷ＭＯＳであるトランジスタＭ７には、トランジスタＭ３を介して活性化したトランジスタＭｎＡのテール電流と、トランジスタＭ５を介して活性化したトランジスタＭｎＢのテール電流が流れ、総和は前述した通りｎ・ＩＢである。
【００６８】
一方、負荷ＭＯＳであるトランジスタＭ８には、トランジスタＭ４，Ｍ６がオフであるので、電流はゼロである。トランジスタＭ７，Ｍ８の電流は、それぞれトランジスタＭ１２，Ｍ１１に転送され、差分電流によってドレインノードの電圧が決まる。
【００６９】
トランジスタＭ１１はゼロ、トランジスタＭ１２は、ｎ・ＩＢであるので、出力クロックｆｏｕｔ１は、Ｌｏ信号である。
【００７０】
続いて、分周クロックｐｈｊが、Ｌｏ信号からＨｉ信号に変化して位相の違うＰｈｊ＋１はＬｏ信号のままの場合、トランジスタＭ４，Ｍ５はオンとなり、トランジスタＭ３，Ｍ６はオフとなって、トランジスタＭ８には、活性化したトランジスタＭｎＡのテール電流が流れようになり、トランジスタＭ７には活性化したトランジスタＭｎＢのテール電流が流れる。
【００７１】
出力部となるトランジスタＭ１１，Ｍ１２のドレインノードでは(活性化しているトランジスタＭｎＡの電流−活性化しているトランジスタＭｎＢの電流)といった差分電流がノードの充電電流として流れる。
【００７２】
この結果、各テール電流の比率に応じて出力電位の遷移変化が生じ、重み付けデータの値に応じた遅延時間の変化が生じる。さらに、分周クロックｐｈｊ＋１がＨｉ信号に変化するとトランジスタＭ４，Ｍ６はオンとなり、トランジスタＭ３，Ｍ５はオフとなるので、トランジスタＭ７の電流はゼロ、トランジスタＭ８の電流はｎ・ＩＢになり、出力クロックｆｏｕｔ１は最終的にＨｉ信号に遷移する。
【００７３】
トランジスタＭｎＡのみ活性化した場合の分周クロックｐｈｊの入力から出力クロックｆｏｕｔ１の遅延時間を基準に各重み付けデータでの遅延時間は前述の差分電流に応じて増加するため、図６に示すような、見かけ上、分周クロックｐｈｊ，ｐｈｊ＋１の位相差間を重み付けデータに応じて位相シフトさせて出力させたような出力クロックｆｏｕｔ１が得られる。
【００７４】
この構成により、選択信号ｓｅｌ（１〜ｍ）と重み付けデータ信号Ａ（１〜ｎ）によって表現される出力クロックｆｏｕｔ１はｍ・ｎ通りとなり、分周クロックｐｈｊ，ｐｈｊ＋１から、図７に示すような相対的な遅延量の違う(位相シフト量の異なる)出力クロックｆｏｕｔ１を出力することが可能になる。
【００７５】
ここで、図７において、左上方に示すｆｏｕｔ１の’エッジＮｏ．’＝０は、分周クロックｐｈ０が上記構成を通って出力クロックｆｏｕｔ１として出力されたものを示しており、これを基準とした。
【００７６】
分周クロックｐｈ０の周期は、ｐ×Ｔｏｓｃと固定された周期であるが、分周クロック毎に選択信号ｓｅｌと重み付けデータ信号Ａを変更した場合の出力クロックｆｏｕｔ１周期をみてみる。
【００７７】
たとえば、図７のｆｏｕｔ１の’エッジＮｏ．’において分周クロック毎にｆｏｕｔ１の’エッジＮｏ．’を０，１，２，３・・・と変更した場合、相対遅延量は毎回Δ分増加しているため、出力クロックｆｏｕｔ１の周期は（ｐ×Ｔｏｓｃ＋Δ）になる。図８の出力クロックｆｏｕｔ１（Ａ）が相当する。
【００７８】
同様に、’エッジＮｏ．’を０，２，４，６・・・と選択変化させた場合には、相対遅延量は毎回２Δずつ増加するため、出力クロックｆｏｕｔ１の周期は（ｐ×Ｔｏｓｃ＋２Δ）になる。
【００７９】
この様に、’エッジＮｏ．’の選択の増分を変えることにより、出力クロックｆｏｕｔ１の周期を変更することができる。増分変化を毎回Δ、２Δ、３Δ・・・と変化させることで、図８に示す出力クロックｆｏｕｔ１（Ｂ）に示すように、出力周期をｐ×Ｔｏｓｃ，ｐ×Ｔｏｓｃ＋Δ，ｐ×Ｔｏｓｃ＋２Δ，ｐ×Ｔｏｓｃ＋３Δ，・・・と順次増加変化させることができる。
【００８０】
前述のようなエッジの選択の組合せを行うことによって、図８に示すような三角波の変調周期を持った出力クロックｆｏｕｔ１を出力する。選択する’エッジＮｏ．’は現行の’エッジＮｏ．’に増分値を加算することで計算する。
【００８１】
選択できる出力クロックｆｏｕ１の’エッジＮｏ．’は分周クロック周期（ｐ×Ｔｏｓｃ）の全周期をカバーしておらず、電圧制御発振器９の１周期分のみであるため、計算された’エッジＮｏ．’が最大値を超える場合には、分周器１３の分周比をＰから（Ｐ＋１）に切り替えると共に、計算のあまり分の値に’エッジＮｏ．’を切り替える。
【００８２】
その後、分周比はＰに戻し、オーバフロー前と同様の計算を行い、’エッジＮｏ．’を選択して行く。この繰り返しを行うことにより、分周クロックの全周期をカバーすることができる。
【００８３】
また、制御回路１２は、三角波変調波形の周期や変調率が所定の値になるよう’エッジＮｏ．’を計算し、それに相当する選択信号ｓｅｌ、および重み付けデータ信号Ａをセレクタ１５、および位相補間回路１６にそれぞれ与える。
【００８４】
制御回路１２は、’エッジＮｏ．’の前進／後退の切り替えによるグリッジを発生させないために信号の安定した期間である帰還分周クロックの一番遅れた分周クロックｐｈｍによって動作させる。
【００８５】
図９は、制御回路１２における動作の一例を示すフローチャートである。
【００８６】
まず、制御回路１２は、要求の変調周波数の周期、変調率から増分Δ（δ）の最大値δｍａｘや同じ増分値の繰り返し回数Ｋｍａｘを設定する（ステップＳ１０１）。
【００８７】
相対遅延量の’エッジＮｏ．’に相当のΦ、増分Δ（δ）の増加、あるいは減少を示すδｄなどの初期値設定を行う（ステップＳ１０２）。
【００８８】
続いて、分周クロックｐｈｍ毎に繰り返し回数ｋ、シフト量δ、δｄ、相対遅延量Φ（エッジＮｏ．）の値を計算し（ステップＳ１０３）、その計算結果に基づいて、セレクタ１５の選択信号ｓｅｌ、位相補間回路１６の重み付けデータ信号Ａ、ならびに分周器１３の制御信号Ｐｃｏｎを設定する（ステップＳ１０４）。これらの制御を分周クロックｐｈｍ毎に行うことで、図８に示すＳＳＣ出力周期の出力クロックｆｏｕｔ１が得られる。
【００８９】
また、制御回路１２からの’エッジＮｏ．’の選択の仕方に応じて、任意の出力クロックｆｏｕｔ１周期の波形を出力できるため、三角波変調波形の周期を固定ではなく随時変更するような機能を持たせることで、出力に固定のスプリアスがでることを低減することができる。
【００９０】
それにより、本実施の形態によれば、スペクトラム拡散クロック発生部３を、ローパスフィルタなどを有したＰＬＬを用いずに構成したことにより、該スペクトラム拡散クロック発生部３の回路面積を低減することができる。
【００９１】
また、フィルタなどによる帯域制限がなくなるので、変調周波数を制御回路１２によって任意に設定することができると共に、高調波の減衰などなく制御回路１２で設定の変調波形そのままの出力を得ることができる。
【００９２】
さらに、変調出力の周期間偏差であるジッタは位相補間回路の最小位相シフト値で決まるために、設計的に小さくすることができる。
【００９３】
また、スペクトラム拡散クロック発生部３を論理回路によって構成するので、プロセスポーティングを容易にすることができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００９５】
本発明は、クロック信号の周波数をわずかに変動させるＳＳＣとＳＳＣではないノーマルなクロック信号とを生成するクロック発生部を有する半導体集積回路装置に適している。
【符号の説明】
【００９６】
１ クロック発生回路
２ ＰＬＬ
３ スペクトラム拡散クロック発生部
４，５ 分周器
６ 位相比較器
７ チャージポンプ回路
８ ローパスフィルタ
９ 電圧制御発振器
１０ 分周器
１１ フェーズ選択／発生器
１２ 制御回路
１３ 分周器
１４1〜１４N フリップフロップ
１５ セレクタ
１６ 位相補間回路
１７1〜１７m クロックドインバータ群
１８，１９ インバータ
２０ 差動信号変換回路
２１ テール電流源
２２ デコーダ
Ｍ１〜Ｍ１２ トランジスタ
ＭｎＡ トランジスタ
ＭｎＢ トランジスタ
【特許請求の範囲】
【請求項１】
参照クロック信号と周波数が一致した第１のクロック信号、および前記第１のクロック信号と任意に位相がシフトした複数の第２のクロック信号を生成するＰＬＬと、前記ＰＬＬが生成した第１、および第２のクロック信号から、周波数を変調させて、電磁スペクトラムを拡散させる周波数変調クロック信号を生成するスペクトル拡散クロック発生部とを有したクロック発生回路を備えた半導体集積回路装置であって、
前記スペクトル拡散クロック発生部は、
前記ＰＬＬから出力される第１のクロック信号を分周する分周器と、
前記分周器が分周した分周信号を、前記ＰＬＬから出力される位相のずれた複数の前記第２のクロック信号に基づいて出力し、位相のずれた多相の分周クロックを生成する分周クロック生成部と、
前記分周クロック生成部が生成した多相の分周クロックのうち、位相が異なり、かつ位相が最も近い任意の２つの分周クロックを選択して出力する分周クロック選択部と、
前記分周クロック選択部が選択した２つの分周クロックから、前記２つの分周クロック間の位相間を細分化した位相シフト量で位相シフトさせ、前記周波数変調クロック信号として出力する位相補間回路と、
前記位相補間回路から出力される周波数変調クロック信号の周期が、前記ＰＬＬから出力される第１のクロック信号の周期と異なるように、前記分周クロック選択部、および前記位相補間回路を制御する制御回路とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記制御回路は、
前記分周クロック生成部から出力される多相の分周クロックのうち、任意の２つの分周クロックを選択して出力するように制御する選択信号を前記分周クロック選択部に出力し、前記位相補間回路が前記分周クロック選択部から出力される分周クロック間の位相差間を細分化する重み付けデータを前記位相補間回路に出力し、前記位相補間回路から出力される周波数変調クロックが、任意の周期で周波数が変化するように制御することを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記分周器は、
前記制御回路から出力される分周比切り替え信号に基づいて、任意の分周比を切り替え、
前記制御回路は、
前記位相補間回路から出力される周波数変調クロックの位相シフト量が、前記ＰＬＬから出力される第１のクロック信号の１周期を超える毎に分周比を切り替えるように制御することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記制御回路は、
前記分周クロック生成部から出力される多相の分周クロックのうち、最も遅れた分周クロックに同期して動作することを特徴とする半導体集積回路装置。
【請求項１】
参照クロック信号と周波数が一致した第１のクロック信号、および前記第１のクロック信号と任意に位相がシフトした複数の第２のクロック信号を生成するＰＬＬと、前記ＰＬＬが生成した第１、および第２のクロック信号から、周波数を変調させて、電磁スペクトラムを拡散させる周波数変調クロック信号を生成するスペクトル拡散クロック発生部とを有したクロック発生回路を備えた半導体集積回路装置であって、
前記スペクトル拡散クロック発生部は、
前記ＰＬＬから出力される第１のクロック信号を分周する分周器と、
前記分周器が分周した分周信号を、前記ＰＬＬから出力される位相のずれた複数の前記第２のクロック信号に基づいて出力し、位相のずれた多相の分周クロックを生成する分周クロック生成部と、
前記分周クロック生成部が生成した多相の分周クロックのうち、位相が異なり、かつ位相が最も近い任意の２つの分周クロックを選択して出力する分周クロック選択部と、
前記分周クロック選択部が選択した２つの分周クロックから、前記２つの分周クロック間の位相間を細分化した位相シフト量で位相シフトさせ、前記周波数変調クロック信号として出力する位相補間回路と、
前記位相補間回路から出力される周波数変調クロック信号の周期が、前記ＰＬＬから出力される第１のクロック信号の周期と異なるように、前記分周クロック選択部、および前記位相補間回路を制御する制御回路とを備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記制御回路は、
前記分周クロック生成部から出力される多相の分周クロックのうち、任意の２つの分周クロックを選択して出力するように制御する選択信号を前記分周クロック選択部に出力し、前記位相補間回路が前記分周クロック選択部から出力される分周クロック間の位相差間を細分化する重み付けデータを前記位相補間回路に出力し、前記位相補間回路から出力される周波数変調クロックが、任意の周期で周波数が変化するように制御することを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記分周器は、
前記制御回路から出力される分周比切り替え信号に基づいて、任意の分周比を切り替え、
前記制御回路は、
前記位相補間回路から出力される周波数変調クロックの位相シフト量が、前記ＰＬＬから出力される第１のクロック信号の１周期を超える毎に分周比を切り替えるように制御することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記制御回路は、
前記分周クロック生成部から出力される多相の分周クロックのうち、最も遅れた分周クロックに同期して動作することを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１０７７５０（Ｐ２０１１−１０７７５０Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２５８８３５（Ｐ２００９−２５８８３５）
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月１２日（２００９．１１．１２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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