【課題】 位相雑音の発生や発振周波数のずれを抑制することのできるＶＣＯ回路を提供する。
【解決手段】 実施形態のＶＣＯ回路は、３個のインバータＩＶ１〜ＩＶ３をリング状に接続したリングオシレータ１を備え、制御電流生成部２が、入力された制御電圧Ｖｃｔを電圧−電流変換した制御電流Ｉｃｔを生成し、リングオシレータ１へ電源電流として供給する。また、このＶＣＯ回路では、定電流生成部３が、定電流Ｉａを生成し、制御電流Ｉｃｔに重畳する電源電流としてリングオシレータ１へ供給する。 （もっと読む）

【課題】ソフトエラーを防止し、信頼性を向上させることができるデータ保持回路を提供することを課題とする。
【解決手段】データを入力する第１の入力端子（ＩＮ）と、３個以上の入力端子のデータの中の多数のデータに応じたデータを出力する比較回路（１２０２）と、前記第１の入力端子と前記比較回路の３個以上の入力端子との間に接続され、それぞれ異なるタイミングでオンからオフに切り替わる３個以上のスイッチ（１２０１）と、前記比較回路が出力するデータを保持する第１のデータ保持素子（１０３）とを有することを特徴とするデータ保持回路が提供される。 （もっと読む）

【課題】記憶された複数のビットの内の偶数個のビットに同時にエラーを生じることを防止する半導体装置を提供する。
【解決手段】本明細書に開示する半導体装置は、マスタラッチ回路１１と、マスタラッチ回路１１からデータ信号を入力して保持するスレーブラッチ回路１２とを有するマスタスレーブ型フリップフロップ回路（ＭＳ型ＦＦ回路）１０ａと、マスタラッチ回路１１と、マスタラッチ回路１１からデータ信号を入力して保持するスレーブラッチ回路１２とを有し、ＭＳ型ＦＦ回路１０ａと並んで配置されるＭＳ型ＦＦ回路１０ｂとを備え、ＭＳ型ＦＦ回路１０ａのマスタラッチ回路１１の隣には、ＭＳ型ＦＦ回路１０ｂのスレーブラッチ回路１２が配置され、ＭＳ型ＦＦ回路１０ａのスレーブラッチ回路１２の隣にはＭＳ型ＦＦ回路１０ｂのマスタラッチ回路１２が配置される。 （もっと読む）

【課題】巨大磁気抵抗効果接合部を有する発振回路を提供する。
【解決手段】巨大磁気抵抗効果を有する接合部を基盤とした発振器。発振器は電流が横断する巨大磁気抵抗効果を有するｎ個（ｎは、１以上の整数）の基本接合部のグループを２つ備え、２つのグループ各々における接合部は直列接続され、かつそれぞれの主電流（Ｉ_０）によってエネルギーを得、両グループの端子の両端間の電圧が加算されることにより発振回路の出力Ｓにおいて電圧を供給する。第１のグループの１個以上の接合部の端子の両端間の電圧は位相比較器ＰＨＣの第１の入力Ｅ１に印加され、他方のグループの１個以上の接合部の端子の両端間の電圧は位相比較器の別の入力Ｅ２に印加される。位相比較器は２つの出力Ｓ１、Ｓ２において、入力に印加された電圧間の平均位相差によって決まる同じ振幅で逆符号の二次電流＋ｉ、−ｉを供給する。 （もっと読む）

【課題】電流ノイズを削減しつつ低電圧で動作可能な発振回路を提供する。
【解決手段】発振回路１００Ａは、固定電圧Ｖrefを出力する固定電圧源１０と、容量素子２０と、容量素子２０の一方の端子Ｎ１に接続され、出力信号Ｄoutがハイレベルの場合に第１電流を容量素子２０に流し込み、出力信号Ｄoutがローレベルの場合に第２電流を容量素子２０から引き抜く電流供給部３０と、容量素子２０の他方の端子Ｎ２に接続され、出力信号Ｄoutがハイレベルの場合に第１電圧Ｖ１を出力し、出力信号Ｄoutがローレベルの場合に第２電圧Ｖ２を出力する電圧発生部４０と、容量素子２０の一方の端子の電圧Ｖｘと固定電圧Ｖrefとを比較して、出力信号Ｄoutを生成するコンパレータ５０とを備える。 （もっと読む）

【課題】 半導体集積回路において、ソフトエラーによるデータの破壊を抑制しつつ、回路面積の低減を図ること。
【解決手段】 本半導体集積回路は、第１入力端子Ｄからの入力信号を保持する第１データ保持回路３０と、第１入力端子Ｄ及び第２入力端子ＳＱからの入力信号を保持する第２データ保持回路４０と、第１データ保持回路３０からの出力信号及び第２データ保持回路４０からの出力信号が入力され、第１データ保持回路３０からの出力信号と第２データ保持回路４０からの出力信号とが同じ場合に、当該出力信号に対応した信号を出力するゲート回路５０と、ゲート回路５０及び第２データ保持回路４０のいずれかの出力信号を保持し、出力端子に出力する第３データ保持回路６０と、を備える。 （もっと読む）

【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。 （もっと読む）

【課題】半導体装置に搭載される複数のデータ保持回路の故障を検出するためのテスト時間を短縮すること。
【解決手段】本発明の第１の態様にかかる半導体装置は、同一の入力値を入力するＮ個（Ｎは、３以上の奇数）のフリップフロップ回路ＦＦ１〜ＦＦ３からの出力値の内、過半数を占める多数値信号Ｍａを出力する多数決論理回路ＭＪＲと、Ｎ個のフリップフロップ回路ＦＦ１〜ＦＦ３からの出力値の内、過半数未満である少数値信号Ｍｉを出力する少数値判定回路ＭＩＲと、を備える。 （もっと読む）

【課題】
位相ノイズが少ない多相クロック生成回路を提供する。
【解決手段】
多相クロック生成回路は，基準クロックを生成する基準クロック生成器と，リング状に接続された複数の遅延回路を有し，前記複数の遅延回路がそれぞれ位相がずれた出力クロックを出力する多相クロック発振器と，前記複数の遅延回路のいずれかの出力端子に前記基準クロックを供給する基準クロック注入回路とを有する。多相クロック発振器のクロックの位相ノイズを低減し周波数変動が抑制できる。 （もっと読む）

【課題】回路規模及び消費電流を増加させることなく、且つ、単純な回路を用いて、出力信号の雑音成分を低減する。
【解決手段】半導体集積回路は、リング発振器１０と、ノイズキャンセラ２０と、を備える。リング発振器１０は、入力信号Ｖｉｎに基づいて、第１位相を有する第１出力信号Ｖｏｕｔ１を生成する第１信号生成部１２と、入力信号Ｖｉｎに基づいて、第１位相とは異なる第２位相を有する第２出力信号Ｖｏｕｔ２を生成する第２信号生成部１３と、を備える。ノイズキャンセラ２０は、第１増幅係数Ｋ１を用いて第１信号生成部１２により生成された第１出力信号Ｖｏｕｔ１を増幅する第１増幅器２１と、第２増幅係数Ｋ２を用いて第２信号生成部１３により生成された第２出力信号Ｖｏｕｔ２を増幅する第２増幅器２２と、第１増幅器２１により増幅された第１出力信号Ｖｏｕｔ１と第２増幅器２２により増幅された第２出力信号Ｖｏｕｔ２とを合成する演算器２４と、を備える。 （もっと読む）

【課題】同一のデータを保持する３個以上のフリップフロップ回路と多数決論理回路を備えた半導体集積回路において、放射線の照射等により隣接する複数のフリップフロップ回路が同時に影響を受けてもソフトエラーの発生しにくい半導体集積回路を提供する。
【解決手段】保持するデータが、第１の論理値から第２の論理値へ遷移しやすく第２の論理値から第１の論理値には遷移しにくい特性を有する第１のフリップフロップ回路と、第２の論理値から第１の論理値へ遷移しやすく第１の論理値から第２の論理値には遷移しにくい特性を有する第２のフリップフロップ回路と、を第１のフリップフリップ回路同士及び第２のフリップフロップ回路同士が隣接して配置されないように、第１のフリップフロップ回路と第２のフリップフロップ回路が交互に配置されているレイアウトパターンを有する。 （もっと読む）

【課題】 出力波形の割れや抜けを無くし、回路の誤動作が防止される低電圧動作のレベルシフト回路を提供する。
【解決手段】 レベルシフト回路は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続したＮＭＯＳトランジスタＮ１と、ＰＭＯＳＰ１のドレインとＮＭＯＳＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、ＮＭＯＳＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、ＰＭＯＳＰ１のゲートにドレイン及びゲートを接続し、このドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２とを有し、ＰＭＯＳＰ１及びＰ２は、カレントミラー回路を構成している。レベルシフト回路の出力波形の割れや抜けが無くなって誤動作を防止することが可能になる。 （もっと読む）

【課題】発振回路の性能を維持しながら静電気保護耐圧を向上できる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、振動子ＸＴＡＬの一端に接続される第１のパッドＰ１と、振動子ＸＴＡＬの他端に接続される第２のパッドＰ２と、振動子ＸＴＡＬの発振用のバッファー回路ＢＦと、第１のパッドＰ１側の第１の接続ノードＮＣ１と、バッファー回路ＢＦの入力ノードＮＩとの間に設けられる第１の保護抵抗素子Ｒ１と、第２のパッドＰ２側の第２の接続ノードＮＣ２と、バッファー回路ＢＦの出力ノードＮＱとの間に設けられる第２の保護抵抗素子Ｒ２と、第１、第２の接続ノードＮＣ１、ＮＣ２の一方に接続される容量回路ＣＸ１（ＣＸ２）とを含む。 （もっと読む）

【課題】電源ノイズにより遅延時間が影響を受けにくい遅延回路及び遅延回路を用いた電圧制御発振回路を提供する。
【解決手段】第１及び第２の電源端子と一対の差動信号入力端子と一対の差動信号出力端子とを備え、一対の差動信号入力端子から入力した信号を遅延させて一対の差動信号出力端子から出力する遅延部と、電流制御端子により制御された電源電流を遅延部の第１の電源端子と第２の電源端子との間に流すように制御する電流制御部と、第１及び第２の電源端子の電圧が一定の電圧になるように制御する電圧制御部と、を備える。 （もっと読む）

【課題】ノーマルなクロックとＳＳＣとを生成するクロック発生回路における回路面積を低減しながら、高精度のＳＳＣを生成する。
【解決手段】電圧制御発振器から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。分周器１３は、制御回路１２の制御信号Ｐｃｏｎに基づいて、周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍを出力する。セレクタ１５は、分周クロックｐｈ０〜ｐｈｍのうち、最も近い位相シフトをもつ２つの分周クロックｐｈｊ，ｐｈｊ＋１を選択する。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。 （もっと読む）

【課題】改良された同期クロックシステムを提供する。
【解決手段】同期クロック信号を必要とする複数のシステムノードを有する電子システム用の同期クロックシステム。クロックシステムは、第１の同期バスと第１の同期バスから絶縁された第２の同期バスと、交互にバスに接続された少なくとも１対、そして好ましくは複数対のＳＸＯモジュールを含む。システムノードの各々は、第１のバスに沿った任意の場所において適宜選択されたあらゆる接続点のうちの異なる１つで接続される。ＳＸＯモジュールが接続されるバスに沿った点は、およそ等間隔で隔てられる。システムノードは信号調整回路を用いてバスに接続され、信号調整回路は、補正回路、増幅器、周波数逓倍器、論理変換器、およびファンバッファを含んでいてもよい。 （もっと読む）

【課題】
回路オーバヘッドが小さく、かつ、ソフトエラーへの耐性が高い、高ソフトエラー耐性のフリップフロップおよび、それを用いた半導体集積回路を提供する
【解決手段】
ソフトエラーに対する耐性の異なる複数のラッチ回路と、前記複数のラッチ回路にクロックを供給するクロック分配部と、を備えたフリップフロップであって、前記複数のラッチ回路は、第一のラッチ回路と、前記第一のラッチ回路よりもソフトエラーに対する耐性の低い第二のラッチ回路の少なくとも２つのラッチ回路であることを特徴とするフリップフロップ。 （もっと読む）

【課題】出力信号に発生するスキューを防止することができるリセットセットフリップフロップ回路を提供すること
【解決手段】本発明にかかるリセットセットフリップフロップ回路は、電源１１０と出力端子３１０の間に設けられたスイッチ１０１と、接地１１１と出力端子３１０の間に設けられたスイッチ１０２と、電源１１０と前記出力端子３１１の間に設けられたスイッチ１０３と、接地１１１と出力端子３１１の間に設けられたスイッチ１０４を備える。各スイッチは、制御回路２００のセット入力に入力される信号がハイレベルでありかつリセット入力に入力される信号がロウレベルである場合は、スイッチ１０１とスイッチ１０４をオン状態に制御する。セット入力に入力される信号がロウレベルでありかつリセット入力に入力される信号がハイレベルである場合は、スイッチ１０２とスイッチ１０３をオン状態に制御する。 （もっと読む）

【課題】発振周波数のばらつきを抑えることができる電圧制御発振器を提供する。
【解決手段】本発明による電圧制御発振器は、直列に接続されたＮ（Ｎは２以上の整数）個の反転差動増幅器（９）を備えている。Ｎ個の反転差動増幅器（９）の各々は、所定の電圧値の定電圧（Ｖ_ｃｎ１）と制御電圧（Ｖ_ｃｎｔ）とに応じて動作する。Ｎ個の反転差動増幅器（９）の各々の動作電流は、定電圧（Ｖ_ｃｎ１）に応じた電流と、制御電圧（Ｖ_ｃｎｔ）に応じた電流とを加算した電流の値で直接定まる。 （もっと読む）

発振器について説明する。発振器は第１のキャパシタを含む。発振器は第２のキャパシタをも含む。発振器は第１の電流源をさらに含む。発振器は第２の電流源をも含む。発振器は、第１の入力と第２の入力とを有する比較器をさらに含む。発振器は基準ノードをも含む。発振器は、第１の時間期間中に第１の電流源を第１のキャパシタに選択的に接続することと、第２の電流源を基準ノードに選択的に接続することとを行うように構成されたコントローラをさらに含む。
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