同期回路
【課題】小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供する。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。
【解決手段】位相検出器１１は、参照信号と帰還信号との位相差を検出する。電圧生成器１２，１３は、位相検出器の出力信号に基づき電圧を発生する。パルス発生器１６は、参照信号に基づきパルス信号を生成する。電圧制御発振器１４は、パルス信号に同期して、発振信号を発振する。分周器１５は、電圧制御発振器からの信号を分周し、帰還信号を生成する。電圧制御発振器１４は、電圧発生回路から供給される電圧レベルをシフトするレベルシフト回路１４ｃと、電圧発生回路からの電圧とレベルシフト回路からのレベルシフトされた電圧により駆動される複数のインバータ回路１４ａ、１４ｂからなるリング発振器とにより構成され、インバータ回路の１つにパルス信号が供給される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路に適用される注入同期型リング電圧制御発振器（ＶＣＯ）を用いた同期回路に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴う無線通信回路のコスト増大を防ぐため、回路面積を縮小可能なスケーラブルアナログ回路の実現が期待されている。例えば無線通信回路に適用される位相同期回路（ＰＬＬ）に用いるＶＣＯは、インダクタ（Ｌ）と容量（Ｃ）の共振特性を利用した回路が多く用いられている。ＬＣ回路のＱ値を高く設定することで周波数精度が高く、位相雑音特性の低い性能を実現できる。このため、近年、集積回路上にＬＣ共振回路を用いたＶＣＯが多く用いられている。
【０００３】
しかし、半導体集積回路の微細化に伴い、トランジスタ回路部が小面積化されるのに対して、ＬＣ共振回路部は、回路定数が決まっているため小面積化できない。したがって、チップコストを制限してしまう状況になっている。また、ＬＣ共振型回路は、０．１μｍ未満のプロセスを適用した場合、システムの位相雑音の仕様を満たすことが難しくなってきている。
【０００４】
このため、ＬＣ共振回路を用いた発振回路に代わる回路技術として、リング発振回路が注目されている。しかし、現状のリング発振回路は、本質的に位相雑音が大きい。このため、リング発振回路を用いた高性能ＰＬＬ回路の研究開発が精力的に進められており、例えば非特許文献１，２のような研究成果が報告されている。
【０００５】
非特許文献１は、リング発振回路の位相雑音特性を改善するため、リング発振回路を要素回路とするＰＬＬシンセサイザ回路の構成法を提案している。この文献１に開示された技術は、位相雑音のプリ増幅技術を用いて、ループ帯域内のノイズをフィードバックすることにより位相雑音を抑制している。この文献１の技術は、発振周波数から０．６ＭＨｚ離調した周波数における位相雑音が、−１２４ｄＢｃ／Ｈｚと、ＬＣ共振回路を用いたＶＣＯ並みの位相雑音特性を０．０７ｍｍ２の小面積で達成している。
【０００６】
非特許文献２も文献１と同様に、ＰＬＬシンセサイザのループ帯域を最適化し、位相雑音特性を改善している。この文献２の技術は、１１０ＭＨｚ−１８０ＭＨｚの周波数範囲で、発振周波数から１０ｋＨｚ離調した周波数における位相雑音が、−９０ｄＢｃ／Ｈｚであり、これを０．６４ｍｍ２の小面積で達成している。
【先行技術文献】
【特許文献】
【０００７】
【非特許文献１】Cao, et al. “A 04 ps-RMS-Jitter 1-3GHz Ring-Oscillator PLL Using Phase Noise Preamplification”, IEEE Journal of Solid-State Circuits, vol. 43, No. 9, pp.2079-2089, Sep., 2008.
【非特許文献２】T. Morie, et al. “A -90dBc@10kHz Phase Noise Fractional-N Frequency synthesizer with Accurate Loop Bandwidth Control Circuit”, IEEE Symposium on VLSI Circuits Digest of Technical Papers, pp.52-55, 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記文献１及び２は、ループ帯域内のノイズをフィードバックして抑制したり、ＰＬＬシンセサイザのループ帯域を最適化し、位相雑音特性を改善したりするものである。
【０００９】
一方、発振回路を含むＰＬＬ回路全体の構成により低位相雑音化を図るには、ループ帯域を広く設定する必要がある。しかし、ループ帯域を広く設定した場合、フィードバックがかかりにくくなり、安定した位相同期動作が困難となる。このため、位相同期動作の安定性とのトレードオフにより、広いループ帯域を安定に実現し、位相雑音特性を向上することが困難であった。
【００１０】
本発明は、小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供しようとするものである。
【課題を解決するための手段】
【００１１】
本発明は、同期回路の第１の態様は、参照信号と帰還信号との位相差を検出する位相検出器と、前記位相検出器の出力信号に基づき電圧を発生する電圧生成器と、前記参照信号に基づきパルス信号を生成するパルス発生器と、前記パルス発生器から供給されるパルス信号に同期して、前記電圧生成器から供給される電圧に基づき発振信号を発振する電圧制御発振器と、前記電圧制御発振器から供給される前記発振信号を分周し、前記帰還信号を生成する分周器と、を具備し、前記電圧制御発振器は、前記電圧発生回路から供給される電圧のレベルをシフトするレベルシフト回路と、前記電圧発生回路から供給される電圧と前記レベルシフト回路から供給されるレベルシフトされた電圧により駆動される負荷回路を有する複数のインバータ回路からなるリング発振器と、により構成され、前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする。
【００１２】
本発明は、同期回路の第２の態様は、参照信号を遅延検波する第１の遅延検波器と、信号を遅延検波する第２の遅延検波器と、前記第１の遅延検波器の出力信号から電圧を生成する第１の電圧発生回路と、前記第２の遅延検波器の出力信号から電圧を生成する第２の電圧発生回路と、前記第１、第２の電圧発生回路から供給される電圧の差電圧を出力する差動増幅器と、前記参照信号に基づきパルス信号を生成するパルス発生器と、前記パルス発生器から供給されるパルス信号に同期して、前記差動増幅器から供給される電圧に基づき発振信号を発振する電圧制御発振器と、前記電圧制御発振器から供給される前記発振信号を分周し、前記帰還信号を生成する分周器と、を具備し、前記電圧制御発振器は、前記差動増幅器から供給される電圧のレベルをシフトするレベルシフト回路と、前記差動増幅器から供給される電圧と、前記レベルシフト回路から供給されるレベルシフトされた電圧とにより駆動される複数のインバータ回路からなるリング発振器と、により構成され、前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする。
【発明の効果】
【００１３】
本発明は、小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る位相同期回路を示す構成図。
【図２】図１に示すリングＶＣＯの一例を示す構成図。
【図３】図２に示すリングＶＣＯを構成する差動インバータ回路の一例を示す回路図。
【図４】図３に示すインバータ回路の一例を示す回路図。
【図５】図５（ａ）は図２に示すレベルシフタの動作を示す図、図５（ｂ）は、図４に示すＰチャネルＭＯＳトランジスタの抵抗値を示す図。
【図６】図２に示すレベルシフタの一例を示す回路図。
【図７】図７（ａ）は、第１の実施形態に係る同期回路を含む半導体集積回路を示す顕微鏡写真、図７（ｂ）は、リングＶＣＯの発振特性を示す図、図７（ｃ）は、リングＶＣＯのスプリアスレベル、位相雑音特性を示す図、図７（ｄ）は、第１の実施形態に係るリングＶＣＯの位相雑音特性を他の位相雑音特性と比較して示す図。
【図８】本発明の第２の実施形態に係る周波数及び位相同期回路を示す図。
【図９】リングＶＣＯの変形例を示す回路図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１６】
図１は、本発明の第１の実施形態に係る位相同期回路（ＰＬＬ回路）を示している。第１の実施形態は、位相同期動作と注入同期型リングＶＣＯを用いた注入同期動作を同時に行うことにより、低位相雑音の同期信号を生成可能としている。
【００１７】
図１において、位相検出器（位相比較器）１１の一方入力端には、参照信号ｒｅｆが供給され、他方入力端には分周器１５から出力される帰還信号が供給される。参照信号は、例えばデューティ比が５０％の矩形波である。しかし、矩形波に限定されるものではなく、正弦波でもよい。位相検出器１１は、参照信号ｒｅｆと帰還信号との位相差を検出する。この位相検出器１１の出力信号は、チャージポンプ回路（ＣＰ）１２に供給される。
【００１８】
チャージポンプ回路１２は、例えば電源ＶＤＤが供給されるノードと接地間に直列接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１とにより構成されている。チャージポンプ回路１２は、位相検出器１１の出力信号に応じてパルス信号を発生し、このパルス信号をＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の接続ノードから出力する。この接続ノードには、低域通過フィルタ（ＬＰＦ）１３が接続されている。
【００１９】
ＬＰＦ１３は、例えば接続ノードと接地間に直列接続された抵抗Ｒ１とキャパシタＣ１、及び接続ノードと接地間に接続されキャパシタＣ２とにより構成されている。ＬＰＦ１３は、チャージポンプ回路１２から供給されるパルス信号を積分し、直流の制御電圧ｂｉａｓを生成する。この制御電圧ｂｉａｓは、リングＶＣＯ１４に供給される。このリングＶＣＯ１４は、注入同期型リングＶＣＯであり、パルス信号が注入される注入同期端子を有している。
【００２０】
一方、参照信号ｒｅｆは、パルス発生器１６に供給される。このパルス発生器１６は、参照信号ｒｅｆから、参照信号ｒｅｆと同一周波数で、デューティ比が例えば１０〜２０％のパルス信号を生成する。パルス発生器１６から出力された立ち上がり、立ち下りの早いパルス信号は遅延回路１７を介してリングＶＣＯ１４の注入同期端子に供給される。
【００２１】
遅延回路１７は、リングＶＣＯ１４に対するパルス信号の注入タイミングを調整するものである。すなわち、遅延回路１７は、参照信号ｒｅｆが位相検出器１１に供給されてからリングＶＣＯ１４にｂｉａｓが供給されるまでの時間（ΔＴ）だけ、パルス発生器１６から出力されたパルス信号ｉｎｊを遅延する。本構成では、ＰＬＬによる同期動作とＶＣＯへの信号注入による同期動作を競合させている。ＰＬＬのみで位相雑音特性を改善するには、ＰＬＬのループ帯域（利得）を大きく取る必要があるが、動作が不安定になってしまい実現が難しい。そこで、本構成では、ＰＬＬのループ帯域を狭め、ラフな位相同期をＰＬＬに担わせ、参照信号を直接ＶＣＯへ注入することにより低位相雑音特性の実現を可能としている。遅延回路１７は、ＰＬＬのラフな位相同期状態のＶＣＯの位相に注入信号の位相を合わせ、注入同期を効果的に行うためのものである。これにより、ＰＬＬ動作とパルス信号の注入同期動作との競合を避け、安定な低位相雑音動作を可能としている。
【００２２】
リングＶＣＯ１４は、遅延回路１７から供給されたパルス信号ｉｎｊに同期して発振し、発振周波数がＬＰＦ１３から供給される制御電圧ｂｉａｓにより制御される。リングＶＣＯ１４から出力される発振信号は、バッファアンプ１８を介して出力されるともに、分周器１５に供給される。分周器１５は、発振信号を１／Ｎに分周し、帰還信号を生成する。この帰還信号は、位相検出器１１の他方入力端に供給される。
【００２３】
図２は、リングＶＣＯ１４の一例を示している。リングＶＣＯ１４は前述したように、注入同期型リングＶＣＯであり、Ｉ／Ｑ出力を可能とすること、及び電源電圧範囲において低位相雑音化を図るため、遅延セルとして２つの差動インバータ回路１４ａ、１４ｂを用いている。さらに、電源電圧範囲において、広帯域特性を有するリングＶＣＯ１４を実現するため、差動インバータ回路１４ａ、１４ｂを構成するインバータ回路の負荷抵抗を制御するバイアスレベルシフタ１４ｃを有している。
【００２４】
差動インバータ回路１４ａ、１４ｂは直列接続され、差動インバータ回路１４ｂの出力端ｏｕｔ３、ｏｕｔ４が差動インバータ回路１４ａの反転入力端、非反転入力端にそれぞれ接続され、正帰還がかかるように構成されている。
【００２５】
差動インバータ回路１４ａは、注入同期端子１４ａ−１を有し、この注入同期端子１４ａ−１に遅延回路１７から出力されたパルス信号ｉｎｊが供給される。差動インバータ回路１４ａは、パルス信号ｉｎｊの注入に同期して発振する。
【００２６】
バイアスレベルシフタ１４ｃは、ＶＣＯの発振周波数を制御するための回路であり、ＬＰＦ１３から供給される制御電圧ｂｉａｓをスルーするとともに、制御電圧ｂｉａｓからレベルシフトされた制御電圧ｂｉａｓｎを生成し、これらｂｉａｓ、ｂｉａｓｎを差動インバータ回路１４ａ、１４ｂにそれぞれ供給する。リングＶＣＯ１４は、制御電圧ｂｉａｓ、ｂｉａｓｎに基づき、発振周波数が可変される。
【００２７】
図３は、図２に示すリングＶＣＯの遅延セルとしての差動インバータ回路１４ａの一例を示している。差動インバータ回路１４ａは、例えば４つのインバータ回路Ｉ１、Ｉ２、Ｉ３、Ｉ４と、ＮＭＯＳトランジスタＮ１１とにより構成されている。インバータ回路Ｉ１の入力端には信号ｏｕｔ４が供給され、インバータ回路Ｉ２の入力端には信号ｏｕｔ３が供給される。
【００２８】
インバータ回路Ｉ１、Ｉ２の出力端間には、インバータ回路Ｉ３、Ｉ４により構成されたラッチ回路ＬＴが接続されている。
【００２９】
さらに、インバータ回路Ｉ１、Ｉ２の出力端間には、ＮＭＯＳトランジスタＮ１１の電流通路が接続されている。このＮＭＯＳトランジスタＮ１１のゲートは、注入同期端子１４ａ−１に接続され、この注入同期端子１４ａ−１にパルス信号ｉｎｊが供給されている。ＮＭＯＳトランジスタＮ１１は、パルス信号ｉｎｊが注入されると、オンとされ、インバータ回路Ｉ１、Ｉ２の出力端間は一瞬短絡される。このため、遅延セルとしての差動インバータ回路１４ａは、パルス信号ｉｎｊに同期してリセットされ、発振動作を開始する。
【００３０】
尚、差動インバータ回路１４ｂは、例えば差動インバータ回路１４ａでＮＭＯＳトランジスタＮ１１を省略した同様の構成を採用している。
【００３１】
図４は、差動インバータ回路１４ａ、１４ｂを構成するインバータ回路Ｉ３の一例を示している。インバータ回路Ｉ４もインバータ回路Ｉ３と同一構成とされている。インバータ回路Ｉ１、Ｉ２は、例えば通常のＣＭＯＳインバータ回路である。
【００３２】
インバータ回路Ｉ３は、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１、及び負荷回路を構成するＰＭＯＳトランジスタＰ２２、Ｐ２３とにより構成されている。ＰＭＯＳトランジスタＰ２２、Ｐ２３は、電源電圧ＶＤＤが供給されるノードと、ＰＭＯＳトランジスタＰ２１の電流通路との間に並列接続されている。ＰＭＯＳトランジスタＰ２２、Ｐ２３のゲートには、バイアスレベルシフタ１４ｃから出力された制御電圧ｂｉａｓ、ｂｉａｓｎがそれぞれ供給されている。
【００３３】
図５（ａ）は、制御電圧ｂｉａｓ、ｂｉａｓｎの関係を示している。電圧ｂａｉｓは、電源電圧と同様に０Ｖから単調に増加する電圧である。これに対して、電圧ｂａｉｓｎは、電圧ｂａｉｓが、例えばＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを越えた時点から増加する電圧である。
【００３４】
図５（ｂ）は、制御電圧ｂｉａｓ、ｂｉａｓｎと、ＰＭＯＳトランジスタＰ２２、Ｐ２３のソース・ドレイン間の抵抗値（resistance）の関係を示している。ＰＭＯＳトランジスタＰ２２の抵抗値は、制御電圧ｂｉａｓの増加に従って増加する。ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐより大きくなると、ＰＭＯＳトランジスタＰ２２はオフし、抵抗値は一定となる。このため、ＰＭＯＳトランジスタを制御電圧ｂｉａｓのみにより制御した場合、ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐより大きくなってもリングＶＣＯ１４の発振周波数の増加は望めない。
【００３５】
しかし、ＰＭＯＳトランジスタＰ２３のソース・ドレイン間の抵抗値は、制御電圧ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以下である場合変化せず、ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐより大きくなると、制御電圧ｂｉａｓｎにより増加し始める。つまり、リングＶＣＯ１４の発振周波数は、制御電圧ｂｉａｓが閾値電圧Ｖｔｈｐを越えた場合、制御電圧ｂｉａｓｎに従って増加する。すなわち、ＰＭＯＳトランジスタＰ２２、Ｐ２３のトータルの抵抗値ｔｏｔａｌは、制御電圧ｂｉａｓが０ＶからＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐまでは、ＰＭＯＳトランジスタＰ２２の抵抗値に従って増加し、制御電圧ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを越えると、ＰＭＯＳトランジスタＰ２３の抵抗値に従って増加する。このため、ＣＭＯＳインバータの負荷抵抗の値は、制御電圧ｂａｉｓが０Ｖから電源電圧、例えば１．８Ｖの間でほぼ単調に増加する。したがって、リングＶＣＯ１４は、ＬＰＦ１３から供給される直流の制御電圧ｂｉａｓの０Ｖから電源電圧１．８Ｖの変化に対して発振周波数を広帯域に変化させることができる。
【００３６】
また、インバータ回路を用いて発振信号を接地電位から電源電圧までのフル振幅での制御(Rail to Rail制御)ができる。このため、発振信号の周波数変化を大きくすることが可能となり、より広帯域な動作が可能となる。また、発振信号もインバータ回路を用いているため、接地電位から電源電圧までのフル振幅出力となる。位相雑音は大振幅ほど小さくなるため、低位相雑音化にも有効となる。すなわち、第１の実施形態に係る注入同期型リングＶＣＯによれば、広帯域特性が良好で、低位相雑音を実現することができる。
【００３７】
図６は、バイアスレベルシフタ１４ｃの一例を示している。このバイアスレベルシフタ１４ｃは、制御電圧ｂｉａｓからシフトされた制御電圧ｂｉａｓｎを生成する回路であり、ＮＭＯＳトランジスタＮ３１〜Ｎ３８と、定電流源Ｉ３１及び抵抗Ｒ３１により構成されている。
【００３８】
すなわち、ＮＭＯＳトランジスタＮ３１の電流通路の一端は、電源電圧ＶＤＤが供給されるノードに接続され、電流通路の他端は、ＮＭＯＳトランジスタＮ３２、Ｎ３３を介して接地されている。また、ＮＭＯＳトランジスタＮ３１のゲートには、ＬＰＦ１３から出力される制御電圧ｂｉａｓが供給される。
【００３９】
ＮＭＯＳトランジスタＮ３１、Ｎ３２の接続ノードは、ＮＭＯＳトランジスタＮ３４のゲートに接続されている。ＮＭＯＳトランジスタＮ３４の電流通路の一端は電源電圧ＶＤＤが供給されるノードに接続され、電流通路の他端はＮＭＯＳトランジスタＮ３５、Ｎ３６を介して接地されている。ＮＭＯＳトランジスタＮ３４、Ｎ３５の接続ノードからｂｉａｓｎが出力される。
【００４０】
定電流源Ｉ３１及び抵抗Ｒ３１、ＮＭＯＳトランジスタＮ３７、Ｎ３８は、バイアス回路を構成している。ＮＭＯＳトランジスタＮ３８のゲートには電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＮ３７のゲートには、抵抗Ｒ３１とＮＭＯＳトランジスタＮ３７の接続ノードの電圧が供給されている。
【００４１】
ＮＭＯＳトランジスタＮ３２、Ｎ３３、及びＮ３５、Ｎ３６は、それぞれカスコード接続型の定電流源回路を構成している。ＮＭＯＳトランジスタＮ３３、Ｎ３６のゲートには、電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＮ３２、Ｎ３５のゲートには、抵抗Ｒ３１とＮＭＯＳトランジスタＮ３７の接続ノードの電圧が供給されている。
【００４２】
上記構成において、ＮＭＯＳトランジスタＮ３１は、ゲートに供給される制御電圧ｂｉａｓに応じてＮ３１のソース電圧が制御され、ＮＭＯＳトランジスタＮ３４は、ＮＭＯＳトランジスタＮ３１とＮ３２の接続ノードの電位がＰＭＯＳトランジスタの閾値電圧以上となった場合、ｂａｉａｓｎの電位が発生するように設定されている。このため、図５（ａ）に示す電圧特性を得ることができる。
【００４３】
尚、バイアスレベルシフタ１４ｃは、図６に示す回路に限定されるものでははい。
【００４４】
上記構成において、図１に示す参照信号ｒｅｆが位相検出器１１に供給され、分周器１５から供給される帰還信号と比較される。位相検出器１１は、参照信号ｒｅｆと帰還信号との位相差を検出し、検出信号を出力する。チャージポンプ回路１２は、位相検出器１１から供給された検出信号に基づき電圧を発生する。ＬＰＦ１３は、チャージポンプ回路１２から供給される電圧を平滑し、直流の制御電圧ｂｉａｓを出力する。リングＶＣＯ１４は、遅延回路１７から供給される注入同期パルス信号ｉｎｊに同期して発振が開始され、制御電圧ｂｉａｓに応じた周波数の信号を出力する。すなわち、制御電圧ｂｉａｓが差動インバータ回路１４ａ、１４ｂを構成するインバータ回路Ｉ３、Ｉ４の負荷としてのＰＭＯＳトランジスタＰ２２、Ｐ２３の閾値電圧Ｖｔｈｐ以下である場合、ＰＭＯＳトランジスタＰ２２のソース・ドレイン間の抵抗値が変化して発振し、制御電圧ｂｉａｓがＰＭＯＳトランジスタＰ２２、Ｐ２３の閾値電圧Ｖｔｈｐを越えた場合、ＰＭＯＳトランジスタＰ２３のソース・ドレイン間の抵抗値が変化して発振する。リングＶＣＯ１４の出力信号は、分周器１５によって分周され、帰還信号として位相検出器１１に供給され、発振が継続される。
【００４５】
上記第１の実施形態によれば、位相同期回路を構成するリングＶＣＯ１４を差動インバータ回路１４ａ、１４ｂ、及びバイアスレベルシフタ１４ｃにより構成している。このため、位相同期回路は、従来のように、インダクタを含まないため、チップ面積の増大を防止できる。
【００４６】
図７（ａ）は、第１の実施形態に示す位相同期回路を含むチップの一例を示している。このチップには、図１に破線Ａで示す範囲の位相検出器１１、チャージポンプ回路１２、ＬＰＦ１３、リングＶＣＯ１４、分周器１５が含まれている。このチップは、インダクタを含まないため、例えば０．１ｍｍ２の小面積により位相同期回路を実現している。
【００４７】
また、第１の実施形態に係る位相同期回路は、インダクタを含まないため、集積回路の微細化がさらに進んだ場合においても、設計変更が容易である。すなわち、インダクタを含む回路の場合、集積回路の最小寸法が縮小された場合、インダクタに対する仕様を満たすため、回路設計をやり直す必要がある。しかし、インダクタを含まない第１の実施形態に係る位相同期回路は、集積回路の最小寸法が縮小された場合においても基本的な回路設計の変更が不要である。
【００４８】
さらに、リングＶＣＯ１４は、差動インバータ回路１４ａ、１４ｂ、及びバイアスレベルシフタ１４ｃにより構成され、差動インバータ回路１４ａ、１４ｂを構成するインバータ回路Ｉ１〜Ｉ４のうち、インバータ回路Ｉ３、Ｉ４のＰＭＯＳトランジスタにより構成された負荷回路がバイアスレベルシフタ１４ｃから供給される制御電圧ｂａｉｓと、ｂａｉｓから電圧の変化範囲がシフトされた制御電圧ｂｉａｓｎとにより制御されている。このため、ＬＰＦ１４から出力されるｂｉａｓの広い変化範囲において、発振動作が可能である。
【００４９】
図７（ｂ）は、図７（ａ）に示す試作したリングＶＣＯ１４の特性を示している。試作したチップは、０．１８μｍのＣＭＯＳプロセスにより製造されている。このため、電源電圧ＶＤＤは、例えば１．８Ｖである。図７（ｂ）から明らかなように、発振動作の制御範囲は、制御電圧ｂｉａｓが０Ｖから電源電圧１．８Ｖの範囲であり、電源電圧の全範囲において発振動作が可能であることが分かる。
【００５０】
また、発振周波数の範囲は、例えば１．６５ＧＨｚ〜０．６５ＧＨｚであり、広周波数帯域の発振が可能であることが分かる。
【００５１】
さらに、図７（ｂ）から明らかなように、バイアスレベルシフタ１４ｃによってインバータ回路Ｉ３、Ｉ４のＰＭＯＳトランジスタＰ２２、Ｐ２３のソース・ドレイン間の抵抗値を制御することにより、制御電圧ｂｉａｓが０Ｖから１．８Ｖに変化する範囲において、発振周波数の変化をほぼ一定とすることができる。具体的には、リングＶＣＯ１４の周波数の変化を微分した値、つまり、リングＶＣＯ１４の変換利得（ＶＣＯのゲイン）としてのＫＶＣＯの値を−３８０〜−６４０という比較的狭い範囲に収めることができる。
【００５２】
ＰＬＬを構成する際、理想的にはＫＶＣＯの値が一定であることが好ましい。第１の実施形態に示す回路によれば、ＫＶＣＯの値が−３８０〜−６４０という比較的狭い範囲に収まっているため、電源電圧０Ｖ〜１．８Ｖの範囲において安定した発振動作が可能である。
【００５３】
図７（ｃ）は、参照信号ｒｅｆの周波数（９０〜５０ＭＨｚ）に対する高調波（スプリアス）信号と、位相雑音特性の関係を示している。図７（ｃ）から分かるように、高調波信号は、参照周波数９１ＭＨｚ〜５０ＭＨｚの範囲（制御電圧のモニタ範囲０．２５Ｖ〜１．５５Ｖ）において、−３０ｄＢｃ〜−４０ｄＢｃの範囲であり、位相雑音は、参照周波数９１ＭＨｚ〜５０ＭＨｚの範囲（制御電圧のモニタ範囲０．２５Ｖ〜１．５５Ｖ）において、ほぼ−１１０ｄＢｃ一定である。具体的には、例えば発振周波数１．４４ＧＨｚ、参照信号周波数９０ＭＨｚ（Ｎ＝１６分周）において、高調波信号−３０ｄＢｃ、位相雑音−１０５ｄＢｃという特性が得られていることが分かる。
【００５４】
このように、ループ帯域内において位相雑音と高調波信号成分が一定に保持されることが分かる。
【００５５】
また、リングＶＣＯ１４は、第１の実施形態のように、注入同期動作により、ＰＬＬ動作のみの場合に比べて位相雑音を改善することができる。
【００５６】
すなわち、図７（ｄ）は、離調（オフセット）周波数に対するＶＣＯ単体の位相雑音特性（ｆｒｅｅ−ｒｕｎｎｉｇ）、注入同期を行わないリングＶＣＯを用いたＰＬＬ回路の位相雑音特性（ＰＬＬ）、注入同期を行なったリングＶＣＯを用いたＰＬＬ回路の位相雑音特性（ＰＬＬ＋ｉｎｊ）、参照信号の位相雑音特性（ｒｅｆ．（９０ＭＨｚ））を示している。図７（ｄ）から明らかなように、第１の実施形態に係る注入同期を行なったリングＶＣＯを用いたＰＬＬ回路の位相雑音は、０．２ＭＨｚのオフセット周波数において−１２２ｄＢｃ／Ｈｚ＠０．２ＭＨｚであり、注入同期を行わないリングＶＣＯを用いたＰＬＬ回路の位相雑音−１０８ｄＢｃ／Ｈｚ＠０．２ＭＨｚに対して−１４ｄＢｃほど改善されている。図７（ｄ）に示すように、０．２ＭＨｚ以上のオフセット周波数において、位相雑音−１２２ｄＢｃという値は、例えば携帯電話などの電子機器に好適な値である。
【００５７】
（第２の実施形態）
図８は、第２の実施形態を示すものであり、図１と同一部分には、同一符号を付し、異なる部分についてのみ説明する。
【００５８】
第１の実施形態は、位相同期回路に本発明を適用した場合について説明した。これに対して、第２の実施形態は、周波数同期回路に本発明を適用した場合について示している。
【００５９】
図８において、参照信号ｒｅｆは、例えば矩形波であり、この参照信号ｒｅｆは、遅延検波回路２１に供給される。この遅延検波回路２１は、例えば遅延回路と排他的論理和回路により構成され、参照信号ｒｅｆと、参照信号ｒｅｆを遅延した信号ｒｅｆｄとの排他的論理和をとる回路である。この遅延検波回路２１の出力信号はＬＰＦ２３に供給される。このＬＰＦ２３は、遅延検波回路２１の出力信号を例えば積分し、直流電圧を生成する。
【００６０】
また、分周器１５から出力される帰還信号は遅延検波回路２２に供給される。この遅延検波回路は、遅延検波回路２１と同様の構成であり、帰還信号と、遅延された帰還信号の排他的論理和をとる回路である。この遅延検波回路２２の出力信号はＬＰＦ２４に供給され、直流電圧が生成される。
【００６１】
ＬＰＦ２３、２４の出力電圧は差動増幅器２５に供給される。差動増幅器２５は、ＬＰＦ２３、２４から供給された直流電圧の差電圧を検出する。この差動増幅器２５の出力電圧はＬＰＦ２６を介してリングＶＣＯ１４に供給される。このリングＶＣＯ１４は、ＬＰＦ２６の出力電圧を制御電圧ｂｉａｓとして周波数に同期した発振動作を行う。この際、リングＶＣＯ１４の発振動作は、遅延回路１７から注入されるパルス信号ｉｎｊに同期される。すなわち、リングＶＣＯ１４は、参照信号ｒｅｆの位相に同期して発振する。このため、リングＶＣＯ１４は、周波数と位相に同期して発振する。
【００６２】
第２の実施形態によれば、周波数同期型回路を構成するＶＣＯとして注入同期型リングＶＣＯ１４を設けている。このため、この周波数同期回路は、参照信号ｒｅｆの位相にも同期し、低位相雑音特性を実現することが可能である。
【００６３】
また、第２の実施形態の周波数同期回路は、インダクタを使用せず、ＣＭＯＳ回路により構成されているため、チップの占有面積を低減することができる。
【００６４】
しかも、リングＶＣＯは、差動インバータ回路により構成され、この差動インバータ回路を構成するインバータ回路の負荷回路を構成する２つのＰＭＯＳトランジスタは、制御電圧ｂｉａｓ、及びｂａｉｓからシフトされたｂｉａｓｎにより制御されている。このため、電源電圧ＶＤＤの広い範囲において、発振動作が可能であり、広い周波数帯域を得ることができる。
【００６５】
（変形例）
図９は、リングＶＣＯの変形例を示している。第１、第２の実施形態において、リングＶＣＯ１４は、差動インバータ回路により構成した。しかし、差動インバータ回路に限定されるものではなく、シングルリングＶＣＯにより構成することも可能である。
【００６６】
図９は、変形例に係るシングルリングＶＣＯ３１を示している。このリングＶＣＯ３１は、奇数個、例えば３個の直列接続されたインバータ回路Ｉ２１、Ｉ２２、Ｉ２３と、ＮＭＯＳトランジスタＮ４１と、により構成されている。インバータ回路Ｉ２３の出力端は、インバータ回路Ｉ２１の入力端に接続され、正帰還ループが形成されている。インバータ回路Ｉ２１とＩ２２の接続ノードと、例えば接地間には、ＮＭＯＳトランジスタＮ４１の電流通路が接続されている。このＮＭＯＳトランジスタＮ４１のゲートにはパルス信号ｉｎｊが供給されている。
【００６７】
このリングＶＣＯ３１は、パルス信号ｉｎｊがＮＭＯＳトランジスタＮ４１のゲートに注入されると、ＮＭＯＳトランジスタＮ４１がオンとされ、インバータ回路Ｉ２２の入力端が一瞬接地される。このようにして、参照信号ｒｅｆと同期されて発振が開始される。
【００６８】
尚、ＮＭＯＳトランジスタＮ４１の接続位置は、インバータ回路Ｉ２１とＩ２２の接続ノードと接地間に限定されるものではなく、インバータ回路Ｉ２１とＩ２２の接続ノードと電源電圧ＶＤＤが供給されるノードとの間に設けることも可能である。
【００６９】
上記変形例によっても、低位相雑音でチップに対する占有面積を削減した同期回路を構成することが可能である。
【００７０】
また、各インバータ回路Ｉ２１、Ｉ２３、Ｉ２３を、図４に示す構成とすることにより、接地電位から電源電圧の広い範囲に亘り安定した制御が可能となり、広帯域な発振を実現できる。
【００７１】
その他、本発明は、第１、第２の実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【符号の説明】
【００７２】
１１…位相検出器、１２…チャージポンプ回路、１３…ＬＰＦ、１４…注入同期型リングＶＣＯ、１５…分周器、１６…パルス発生器、１７…遅延回路、１４ａ、１４ｂ…差動インバータ回路、１４ｃ…バイアスレベルシフタ、Ｉ１〜Ｉ４…インバータ回路、Ｎ１１…ＮチャネルＭＯＳトランジスタ、Ｐ２２、Ｐ２３…ＰチャネルＭＯＳトランジスタ、２１、２２…遅延検波回路、２３、２４…ＬＰＦ、２５…差動増幅器、３１…シングルリングＶＣＯ。
【技術分野】
【０００１】
本発明は、例えば半導体集積回路に適用される注入同期型リング電圧制御発振器（ＶＣＯ）を用いた同期回路に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に伴う無線通信回路のコスト増大を防ぐため、回路面積を縮小可能なスケーラブルアナログ回路の実現が期待されている。例えば無線通信回路に適用される位相同期回路（ＰＬＬ）に用いるＶＣＯは、インダクタ（Ｌ）と容量（Ｃ）の共振特性を利用した回路が多く用いられている。ＬＣ回路のＱ値を高く設定することで周波数精度が高く、位相雑音特性の低い性能を実現できる。このため、近年、集積回路上にＬＣ共振回路を用いたＶＣＯが多く用いられている。
【０００３】
しかし、半導体集積回路の微細化に伴い、トランジスタ回路部が小面積化されるのに対して、ＬＣ共振回路部は、回路定数が決まっているため小面積化できない。したがって、チップコストを制限してしまう状況になっている。また、ＬＣ共振型回路は、０．１μｍ未満のプロセスを適用した場合、システムの位相雑音の仕様を満たすことが難しくなってきている。
【０００４】
このため、ＬＣ共振回路を用いた発振回路に代わる回路技術として、リング発振回路が注目されている。しかし、現状のリング発振回路は、本質的に位相雑音が大きい。このため、リング発振回路を用いた高性能ＰＬＬ回路の研究開発が精力的に進められており、例えば非特許文献１，２のような研究成果が報告されている。
【０００５】
非特許文献１は、リング発振回路の位相雑音特性を改善するため、リング発振回路を要素回路とするＰＬＬシンセサイザ回路の構成法を提案している。この文献１に開示された技術は、位相雑音のプリ増幅技術を用いて、ループ帯域内のノイズをフィードバックすることにより位相雑音を抑制している。この文献１の技術は、発振周波数から０．６ＭＨｚ離調した周波数における位相雑音が、−１２４ｄＢｃ／Ｈｚと、ＬＣ共振回路を用いたＶＣＯ並みの位相雑音特性を０．０７ｍｍ２の小面積で達成している。
【０００６】
非特許文献２も文献１と同様に、ＰＬＬシンセサイザのループ帯域を最適化し、位相雑音特性を改善している。この文献２の技術は、１１０ＭＨｚ−１８０ＭＨｚの周波数範囲で、発振周波数から１０ｋＨｚ離調した周波数における位相雑音が、−９０ｄＢｃ／Ｈｚであり、これを０．６４ｍｍ２の小面積で達成している。
【先行技術文献】
【特許文献】
【０００７】
【非特許文献１】Cao, et al. “A 04 ps-RMS-Jitter 1-3GHz Ring-Oscillator PLL Using Phase Noise Preamplification”, IEEE Journal of Solid-State Circuits, vol. 43, No. 9, pp.2079-2089, Sep., 2008.
【非特許文献２】T. Morie, et al. “A -90dBc@10kHz Phase Noise Fractional-N Frequency synthesizer with Accurate Loop Bandwidth Control Circuit”, IEEE Symposium on VLSI Circuits Digest of Technical Papers, pp.52-55, 2005.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記文献１及び２は、ループ帯域内のノイズをフィードバックして抑制したり、ＰＬＬシンセサイザのループ帯域を最適化し、位相雑音特性を改善したりするものである。
【０００９】
一方、発振回路を含むＰＬＬ回路全体の構成により低位相雑音化を図るには、ループ帯域を広く設定する必要がある。しかし、ループ帯域を広く設定した場合、フィードバックがかかりにくくなり、安定した位相同期動作が困難となる。このため、位相同期動作の安定性とのトレードオフにより、広いループ帯域を安定に実現し、位相雑音特性を向上することが困難であった。
【００１０】
本発明は、小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供しようとするものである。
【課題を解決するための手段】
【００１１】
本発明は、同期回路の第１の態様は、参照信号と帰還信号との位相差を検出する位相検出器と、前記位相検出器の出力信号に基づき電圧を発生する電圧生成器と、前記参照信号に基づきパルス信号を生成するパルス発生器と、前記パルス発生器から供給されるパルス信号に同期して、前記電圧生成器から供給される電圧に基づき発振信号を発振する電圧制御発振器と、前記電圧制御発振器から供給される前記発振信号を分周し、前記帰還信号を生成する分周器と、を具備し、前記電圧制御発振器は、前記電圧発生回路から供給される電圧のレベルをシフトするレベルシフト回路と、前記電圧発生回路から供給される電圧と前記レベルシフト回路から供給されるレベルシフトされた電圧により駆動される負荷回路を有する複数のインバータ回路からなるリング発振器と、により構成され、前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする。
【００１２】
本発明は、同期回路の第２の態様は、参照信号を遅延検波する第１の遅延検波器と、信号を遅延検波する第２の遅延検波器と、前記第１の遅延検波器の出力信号から電圧を生成する第１の電圧発生回路と、前記第２の遅延検波器の出力信号から電圧を生成する第２の電圧発生回路と、前記第１、第２の電圧発生回路から供給される電圧の差電圧を出力する差動増幅器と、前記参照信号に基づきパルス信号を生成するパルス発生器と、前記パルス発生器から供給されるパルス信号に同期して、前記差動増幅器から供給される電圧に基づき発振信号を発振する電圧制御発振器と、前記電圧制御発振器から供給される前記発振信号を分周し、前記帰還信号を生成する分周器と、を具備し、前記電圧制御発振器は、前記差動増幅器から供給される電圧のレベルをシフトするレベルシフト回路と、前記差動増幅器から供給される電圧と、前記レベルシフト回路から供給されるレベルシフトされた電圧とにより駆動される複数のインバータ回路からなるリング発振器と、により構成され、前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする。
【発明の効果】
【００１３】
本発明は、小面積で広帯域特性及び低位相雑音特性を得ることが可能な同期回路を提供できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る位相同期回路を示す構成図。
【図２】図１に示すリングＶＣＯの一例を示す構成図。
【図３】図２に示すリングＶＣＯを構成する差動インバータ回路の一例を示す回路図。
【図４】図３に示すインバータ回路の一例を示す回路図。
【図５】図５（ａ）は図２に示すレベルシフタの動作を示す図、図５（ｂ）は、図４に示すＰチャネルＭＯＳトランジスタの抵抗値を示す図。
【図６】図２に示すレベルシフタの一例を示す回路図。
【図７】図７（ａ）は、第１の実施形態に係る同期回路を含む半導体集積回路を示す顕微鏡写真、図７（ｂ）は、リングＶＣＯの発振特性を示す図、図７（ｃ）は、リングＶＣＯのスプリアスレベル、位相雑音特性を示す図、図７（ｄ）は、第１の実施形態に係るリングＶＣＯの位相雑音特性を他の位相雑音特性と比較して示す図。
【図８】本発明の第２の実施形態に係る周波数及び位相同期回路を示す図。
【図９】リングＶＣＯの変形例を示す回路図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１６】
図１は、本発明の第１の実施形態に係る位相同期回路（ＰＬＬ回路）を示している。第１の実施形態は、位相同期動作と注入同期型リングＶＣＯを用いた注入同期動作を同時に行うことにより、低位相雑音の同期信号を生成可能としている。
【００１７】
図１において、位相検出器（位相比較器）１１の一方入力端には、参照信号ｒｅｆが供給され、他方入力端には分周器１５から出力される帰還信号が供給される。参照信号は、例えばデューティ比が５０％の矩形波である。しかし、矩形波に限定されるものではなく、正弦波でもよい。位相検出器１１は、参照信号ｒｅｆと帰還信号との位相差を検出する。この位相検出器１１の出力信号は、チャージポンプ回路（ＣＰ）１２に供給される。
【００１８】
チャージポンプ回路１２は、例えば電源ＶＤＤが供給されるノードと接地間に直列接続されたＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）Ｐ１と、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）Ｎ１とにより構成されている。チャージポンプ回路１２は、位相検出器１１の出力信号に応じてパルス信号を発生し、このパルス信号をＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の接続ノードから出力する。この接続ノードには、低域通過フィルタ（ＬＰＦ）１３が接続されている。
【００１９】
ＬＰＦ１３は、例えば接続ノードと接地間に直列接続された抵抗Ｒ１とキャパシタＣ１、及び接続ノードと接地間に接続されキャパシタＣ２とにより構成されている。ＬＰＦ１３は、チャージポンプ回路１２から供給されるパルス信号を積分し、直流の制御電圧ｂｉａｓを生成する。この制御電圧ｂｉａｓは、リングＶＣＯ１４に供給される。このリングＶＣＯ１４は、注入同期型リングＶＣＯであり、パルス信号が注入される注入同期端子を有している。
【００２０】
一方、参照信号ｒｅｆは、パルス発生器１６に供給される。このパルス発生器１６は、参照信号ｒｅｆから、参照信号ｒｅｆと同一周波数で、デューティ比が例えば１０〜２０％のパルス信号を生成する。パルス発生器１６から出力された立ち上がり、立ち下りの早いパルス信号は遅延回路１７を介してリングＶＣＯ１４の注入同期端子に供給される。
【００２１】
遅延回路１７は、リングＶＣＯ１４に対するパルス信号の注入タイミングを調整するものである。すなわち、遅延回路１７は、参照信号ｒｅｆが位相検出器１１に供給されてからリングＶＣＯ１４にｂｉａｓが供給されるまでの時間（ΔＴ）だけ、パルス発生器１６から出力されたパルス信号ｉｎｊを遅延する。本構成では、ＰＬＬによる同期動作とＶＣＯへの信号注入による同期動作を競合させている。ＰＬＬのみで位相雑音特性を改善するには、ＰＬＬのループ帯域（利得）を大きく取る必要があるが、動作が不安定になってしまい実現が難しい。そこで、本構成では、ＰＬＬのループ帯域を狭め、ラフな位相同期をＰＬＬに担わせ、参照信号を直接ＶＣＯへ注入することにより低位相雑音特性の実現を可能としている。遅延回路１７は、ＰＬＬのラフな位相同期状態のＶＣＯの位相に注入信号の位相を合わせ、注入同期を効果的に行うためのものである。これにより、ＰＬＬ動作とパルス信号の注入同期動作との競合を避け、安定な低位相雑音動作を可能としている。
【００２２】
リングＶＣＯ１４は、遅延回路１７から供給されたパルス信号ｉｎｊに同期して発振し、発振周波数がＬＰＦ１３から供給される制御電圧ｂｉａｓにより制御される。リングＶＣＯ１４から出力される発振信号は、バッファアンプ１８を介して出力されるともに、分周器１５に供給される。分周器１５は、発振信号を１／Ｎに分周し、帰還信号を生成する。この帰還信号は、位相検出器１１の他方入力端に供給される。
【００２３】
図２は、リングＶＣＯ１４の一例を示している。リングＶＣＯ１４は前述したように、注入同期型リングＶＣＯであり、Ｉ／Ｑ出力を可能とすること、及び電源電圧範囲において低位相雑音化を図るため、遅延セルとして２つの差動インバータ回路１４ａ、１４ｂを用いている。さらに、電源電圧範囲において、広帯域特性を有するリングＶＣＯ１４を実現するため、差動インバータ回路１４ａ、１４ｂを構成するインバータ回路の負荷抵抗を制御するバイアスレベルシフタ１４ｃを有している。
【００２４】
差動インバータ回路１４ａ、１４ｂは直列接続され、差動インバータ回路１４ｂの出力端ｏｕｔ３、ｏｕｔ４が差動インバータ回路１４ａの反転入力端、非反転入力端にそれぞれ接続され、正帰還がかかるように構成されている。
【００２５】
差動インバータ回路１４ａは、注入同期端子１４ａ−１を有し、この注入同期端子１４ａ−１に遅延回路１７から出力されたパルス信号ｉｎｊが供給される。差動インバータ回路１４ａは、パルス信号ｉｎｊの注入に同期して発振する。
【００２６】
バイアスレベルシフタ１４ｃは、ＶＣＯの発振周波数を制御するための回路であり、ＬＰＦ１３から供給される制御電圧ｂｉａｓをスルーするとともに、制御電圧ｂｉａｓからレベルシフトされた制御電圧ｂｉａｓｎを生成し、これらｂｉａｓ、ｂｉａｓｎを差動インバータ回路１４ａ、１４ｂにそれぞれ供給する。リングＶＣＯ１４は、制御電圧ｂｉａｓ、ｂｉａｓｎに基づき、発振周波数が可変される。
【００２７】
図３は、図２に示すリングＶＣＯの遅延セルとしての差動インバータ回路１４ａの一例を示している。差動インバータ回路１４ａは、例えば４つのインバータ回路Ｉ１、Ｉ２、Ｉ３、Ｉ４と、ＮＭＯＳトランジスタＮ１１とにより構成されている。インバータ回路Ｉ１の入力端には信号ｏｕｔ４が供給され、インバータ回路Ｉ２の入力端には信号ｏｕｔ３が供給される。
【００２８】
インバータ回路Ｉ１、Ｉ２の出力端間には、インバータ回路Ｉ３、Ｉ４により構成されたラッチ回路ＬＴが接続されている。
【００２９】
さらに、インバータ回路Ｉ１、Ｉ２の出力端間には、ＮＭＯＳトランジスタＮ１１の電流通路が接続されている。このＮＭＯＳトランジスタＮ１１のゲートは、注入同期端子１４ａ−１に接続され、この注入同期端子１４ａ−１にパルス信号ｉｎｊが供給されている。ＮＭＯＳトランジスタＮ１１は、パルス信号ｉｎｊが注入されると、オンとされ、インバータ回路Ｉ１、Ｉ２の出力端間は一瞬短絡される。このため、遅延セルとしての差動インバータ回路１４ａは、パルス信号ｉｎｊに同期してリセットされ、発振動作を開始する。
【００３０】
尚、差動インバータ回路１４ｂは、例えば差動インバータ回路１４ａでＮＭＯＳトランジスタＮ１１を省略した同様の構成を採用している。
【００３１】
図４は、差動インバータ回路１４ａ、１４ｂを構成するインバータ回路Ｉ３の一例を示している。インバータ回路Ｉ４もインバータ回路Ｉ３と同一構成とされている。インバータ回路Ｉ１、Ｉ２は、例えば通常のＣＭＯＳインバータ回路である。
【００３２】
インバータ回路Ｉ３は、ＣＭＯＳインバータを構成するＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１、及び負荷回路を構成するＰＭＯＳトランジスタＰ２２、Ｐ２３とにより構成されている。ＰＭＯＳトランジスタＰ２２、Ｐ２３は、電源電圧ＶＤＤが供給されるノードと、ＰＭＯＳトランジスタＰ２１の電流通路との間に並列接続されている。ＰＭＯＳトランジスタＰ２２、Ｐ２３のゲートには、バイアスレベルシフタ１４ｃから出力された制御電圧ｂｉａｓ、ｂｉａｓｎがそれぞれ供給されている。
【００３３】
図５（ａ）は、制御電圧ｂｉａｓ、ｂｉａｓｎの関係を示している。電圧ｂａｉｓは、電源電圧と同様に０Ｖから単調に増加する電圧である。これに対して、電圧ｂａｉｓｎは、電圧ｂａｉｓが、例えばＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを越えた時点から増加する電圧である。
【００３４】
図５（ｂ）は、制御電圧ｂｉａｓ、ｂｉａｓｎと、ＰＭＯＳトランジスタＰ２２、Ｐ２３のソース・ドレイン間の抵抗値（resistance）の関係を示している。ＰＭＯＳトランジスタＰ２２の抵抗値は、制御電圧ｂｉａｓの増加に従って増加する。ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐより大きくなると、ＰＭＯＳトランジスタＰ２２はオフし、抵抗値は一定となる。このため、ＰＭＯＳトランジスタを制御電圧ｂｉａｓのみにより制御した場合、ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐより大きくなってもリングＶＣＯ１４の発振周波数の増加は望めない。
【００３５】
しかし、ＰＭＯＳトランジスタＰ２３のソース・ドレイン間の抵抗値は、制御電圧ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐ以下である場合変化せず、ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐより大きくなると、制御電圧ｂｉａｓｎにより増加し始める。つまり、リングＶＣＯ１４の発振周波数は、制御電圧ｂｉａｓが閾値電圧Ｖｔｈｐを越えた場合、制御電圧ｂｉａｓｎに従って増加する。すなわち、ＰＭＯＳトランジスタＰ２２、Ｐ２３のトータルの抵抗値ｔｏｔａｌは、制御電圧ｂｉａｓが０ＶからＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐまでは、ＰＭＯＳトランジスタＰ２２の抵抗値に従って増加し、制御電圧ｂｉａｓがＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを越えると、ＰＭＯＳトランジスタＰ２３の抵抗値に従って増加する。このため、ＣＭＯＳインバータの負荷抵抗の値は、制御電圧ｂａｉｓが０Ｖから電源電圧、例えば１．８Ｖの間でほぼ単調に増加する。したがって、リングＶＣＯ１４は、ＬＰＦ１３から供給される直流の制御電圧ｂｉａｓの０Ｖから電源電圧１．８Ｖの変化に対して発振周波数を広帯域に変化させることができる。
【００３６】
また、インバータ回路を用いて発振信号を接地電位から電源電圧までのフル振幅での制御(Rail to Rail制御)ができる。このため、発振信号の周波数変化を大きくすることが可能となり、より広帯域な動作が可能となる。また、発振信号もインバータ回路を用いているため、接地電位から電源電圧までのフル振幅出力となる。位相雑音は大振幅ほど小さくなるため、低位相雑音化にも有効となる。すなわち、第１の実施形態に係る注入同期型リングＶＣＯによれば、広帯域特性が良好で、低位相雑音を実現することができる。
【００３７】
図６は、バイアスレベルシフタ１４ｃの一例を示している。このバイアスレベルシフタ１４ｃは、制御電圧ｂｉａｓからシフトされた制御電圧ｂｉａｓｎを生成する回路であり、ＮＭＯＳトランジスタＮ３１〜Ｎ３８と、定電流源Ｉ３１及び抵抗Ｒ３１により構成されている。
【００３８】
すなわち、ＮＭＯＳトランジスタＮ３１の電流通路の一端は、電源電圧ＶＤＤが供給されるノードに接続され、電流通路の他端は、ＮＭＯＳトランジスタＮ３２、Ｎ３３を介して接地されている。また、ＮＭＯＳトランジスタＮ３１のゲートには、ＬＰＦ１３から出力される制御電圧ｂｉａｓが供給される。
【００３９】
ＮＭＯＳトランジスタＮ３１、Ｎ３２の接続ノードは、ＮＭＯＳトランジスタＮ３４のゲートに接続されている。ＮＭＯＳトランジスタＮ３４の電流通路の一端は電源電圧ＶＤＤが供給されるノードに接続され、電流通路の他端はＮＭＯＳトランジスタＮ３５、Ｎ３６を介して接地されている。ＮＭＯＳトランジスタＮ３４、Ｎ３５の接続ノードからｂｉａｓｎが出力される。
【００４０】
定電流源Ｉ３１及び抵抗Ｒ３１、ＮＭＯＳトランジスタＮ３７、Ｎ３８は、バイアス回路を構成している。ＮＭＯＳトランジスタＮ３８のゲートには電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＮ３７のゲートには、抵抗Ｒ３１とＮＭＯＳトランジスタＮ３７の接続ノードの電圧が供給されている。
【００４１】
ＮＭＯＳトランジスタＮ３２、Ｎ３３、及びＮ３５、Ｎ３６は、それぞれカスコード接続型の定電流源回路を構成している。ＮＭＯＳトランジスタＮ３３、Ｎ３６のゲートには、電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＮ３２、Ｎ３５のゲートには、抵抗Ｒ３１とＮＭＯＳトランジスタＮ３７の接続ノードの電圧が供給されている。
【００４２】
上記構成において、ＮＭＯＳトランジスタＮ３１は、ゲートに供給される制御電圧ｂｉａｓに応じてＮ３１のソース電圧が制御され、ＮＭＯＳトランジスタＮ３４は、ＮＭＯＳトランジスタＮ３１とＮ３２の接続ノードの電位がＰＭＯＳトランジスタの閾値電圧以上となった場合、ｂａｉａｓｎの電位が発生するように設定されている。このため、図５（ａ）に示す電圧特性を得ることができる。
【００４３】
尚、バイアスレベルシフタ１４ｃは、図６に示す回路に限定されるものでははい。
【００４４】
上記構成において、図１に示す参照信号ｒｅｆが位相検出器１１に供給され、分周器１５から供給される帰還信号と比較される。位相検出器１１は、参照信号ｒｅｆと帰還信号との位相差を検出し、検出信号を出力する。チャージポンプ回路１２は、位相検出器１１から供給された検出信号に基づき電圧を発生する。ＬＰＦ１３は、チャージポンプ回路１２から供給される電圧を平滑し、直流の制御電圧ｂｉａｓを出力する。リングＶＣＯ１４は、遅延回路１７から供給される注入同期パルス信号ｉｎｊに同期して発振が開始され、制御電圧ｂｉａｓに応じた周波数の信号を出力する。すなわち、制御電圧ｂｉａｓが差動インバータ回路１４ａ、１４ｂを構成するインバータ回路Ｉ３、Ｉ４の負荷としてのＰＭＯＳトランジスタＰ２２、Ｐ２３の閾値電圧Ｖｔｈｐ以下である場合、ＰＭＯＳトランジスタＰ２２のソース・ドレイン間の抵抗値が変化して発振し、制御電圧ｂｉａｓがＰＭＯＳトランジスタＰ２２、Ｐ２３の閾値電圧Ｖｔｈｐを越えた場合、ＰＭＯＳトランジスタＰ２３のソース・ドレイン間の抵抗値が変化して発振する。リングＶＣＯ１４の出力信号は、分周器１５によって分周され、帰還信号として位相検出器１１に供給され、発振が継続される。
【００４５】
上記第１の実施形態によれば、位相同期回路を構成するリングＶＣＯ１４を差動インバータ回路１４ａ、１４ｂ、及びバイアスレベルシフタ１４ｃにより構成している。このため、位相同期回路は、従来のように、インダクタを含まないため、チップ面積の増大を防止できる。
【００４６】
図７（ａ）は、第１の実施形態に示す位相同期回路を含むチップの一例を示している。このチップには、図１に破線Ａで示す範囲の位相検出器１１、チャージポンプ回路１２、ＬＰＦ１３、リングＶＣＯ１４、分周器１５が含まれている。このチップは、インダクタを含まないため、例えば０．１ｍｍ２の小面積により位相同期回路を実現している。
【００４７】
また、第１の実施形態に係る位相同期回路は、インダクタを含まないため、集積回路の微細化がさらに進んだ場合においても、設計変更が容易である。すなわち、インダクタを含む回路の場合、集積回路の最小寸法が縮小された場合、インダクタに対する仕様を満たすため、回路設計をやり直す必要がある。しかし、インダクタを含まない第１の実施形態に係る位相同期回路は、集積回路の最小寸法が縮小された場合においても基本的な回路設計の変更が不要である。
【００４８】
さらに、リングＶＣＯ１４は、差動インバータ回路１４ａ、１４ｂ、及びバイアスレベルシフタ１４ｃにより構成され、差動インバータ回路１４ａ、１４ｂを構成するインバータ回路Ｉ１〜Ｉ４のうち、インバータ回路Ｉ３、Ｉ４のＰＭＯＳトランジスタにより構成された負荷回路がバイアスレベルシフタ１４ｃから供給される制御電圧ｂａｉｓと、ｂａｉｓから電圧の変化範囲がシフトされた制御電圧ｂｉａｓｎとにより制御されている。このため、ＬＰＦ１４から出力されるｂｉａｓの広い変化範囲において、発振動作が可能である。
【００４９】
図７（ｂ）は、図７（ａ）に示す試作したリングＶＣＯ１４の特性を示している。試作したチップは、０．１８μｍのＣＭＯＳプロセスにより製造されている。このため、電源電圧ＶＤＤは、例えば１．８Ｖである。図７（ｂ）から明らかなように、発振動作の制御範囲は、制御電圧ｂｉａｓが０Ｖから電源電圧１．８Ｖの範囲であり、電源電圧の全範囲において発振動作が可能であることが分かる。
【００５０】
また、発振周波数の範囲は、例えば１．６５ＧＨｚ〜０．６５ＧＨｚであり、広周波数帯域の発振が可能であることが分かる。
【００５１】
さらに、図７（ｂ）から明らかなように、バイアスレベルシフタ１４ｃによってインバータ回路Ｉ３、Ｉ４のＰＭＯＳトランジスタＰ２２、Ｐ２３のソース・ドレイン間の抵抗値を制御することにより、制御電圧ｂｉａｓが０Ｖから１．８Ｖに変化する範囲において、発振周波数の変化をほぼ一定とすることができる。具体的には、リングＶＣＯ１４の周波数の変化を微分した値、つまり、リングＶＣＯ１４の変換利得（ＶＣＯのゲイン）としてのＫＶＣＯの値を−３８０〜−６４０という比較的狭い範囲に収めることができる。
【００５２】
ＰＬＬを構成する際、理想的にはＫＶＣＯの値が一定であることが好ましい。第１の実施形態に示す回路によれば、ＫＶＣＯの値が−３８０〜−６４０という比較的狭い範囲に収まっているため、電源電圧０Ｖ〜１．８Ｖの範囲において安定した発振動作が可能である。
【００５３】
図７（ｃ）は、参照信号ｒｅｆの周波数（９０〜５０ＭＨｚ）に対する高調波（スプリアス）信号と、位相雑音特性の関係を示している。図７（ｃ）から分かるように、高調波信号は、参照周波数９１ＭＨｚ〜５０ＭＨｚの範囲（制御電圧のモニタ範囲０．２５Ｖ〜１．５５Ｖ）において、−３０ｄＢｃ〜−４０ｄＢｃの範囲であり、位相雑音は、参照周波数９１ＭＨｚ〜５０ＭＨｚの範囲（制御電圧のモニタ範囲０．２５Ｖ〜１．５５Ｖ）において、ほぼ−１１０ｄＢｃ一定である。具体的には、例えば発振周波数１．４４ＧＨｚ、参照信号周波数９０ＭＨｚ（Ｎ＝１６分周）において、高調波信号−３０ｄＢｃ、位相雑音−１０５ｄＢｃという特性が得られていることが分かる。
【００５４】
このように、ループ帯域内において位相雑音と高調波信号成分が一定に保持されることが分かる。
【００５５】
また、リングＶＣＯ１４は、第１の実施形態のように、注入同期動作により、ＰＬＬ動作のみの場合に比べて位相雑音を改善することができる。
【００５６】
すなわち、図７（ｄ）は、離調（オフセット）周波数に対するＶＣＯ単体の位相雑音特性（ｆｒｅｅ−ｒｕｎｎｉｇ）、注入同期を行わないリングＶＣＯを用いたＰＬＬ回路の位相雑音特性（ＰＬＬ）、注入同期を行なったリングＶＣＯを用いたＰＬＬ回路の位相雑音特性（ＰＬＬ＋ｉｎｊ）、参照信号の位相雑音特性（ｒｅｆ．（９０ＭＨｚ））を示している。図７（ｄ）から明らかなように、第１の実施形態に係る注入同期を行なったリングＶＣＯを用いたＰＬＬ回路の位相雑音は、０．２ＭＨｚのオフセット周波数において−１２２ｄＢｃ／Ｈｚ＠０．２ＭＨｚであり、注入同期を行わないリングＶＣＯを用いたＰＬＬ回路の位相雑音−１０８ｄＢｃ／Ｈｚ＠０．２ＭＨｚに対して−１４ｄＢｃほど改善されている。図７（ｄ）に示すように、０．２ＭＨｚ以上のオフセット周波数において、位相雑音−１２２ｄＢｃという値は、例えば携帯電話などの電子機器に好適な値である。
【００５７】
（第２の実施形態）
図８は、第２の実施形態を示すものであり、図１と同一部分には、同一符号を付し、異なる部分についてのみ説明する。
【００５８】
第１の実施形態は、位相同期回路に本発明を適用した場合について説明した。これに対して、第２の実施形態は、周波数同期回路に本発明を適用した場合について示している。
【００５９】
図８において、参照信号ｒｅｆは、例えば矩形波であり、この参照信号ｒｅｆは、遅延検波回路２１に供給される。この遅延検波回路２１は、例えば遅延回路と排他的論理和回路により構成され、参照信号ｒｅｆと、参照信号ｒｅｆを遅延した信号ｒｅｆｄとの排他的論理和をとる回路である。この遅延検波回路２１の出力信号はＬＰＦ２３に供給される。このＬＰＦ２３は、遅延検波回路２１の出力信号を例えば積分し、直流電圧を生成する。
【００６０】
また、分周器１５から出力される帰還信号は遅延検波回路２２に供給される。この遅延検波回路は、遅延検波回路２１と同様の構成であり、帰還信号と、遅延された帰還信号の排他的論理和をとる回路である。この遅延検波回路２２の出力信号はＬＰＦ２４に供給され、直流電圧が生成される。
【００６１】
ＬＰＦ２３、２４の出力電圧は差動増幅器２５に供給される。差動増幅器２５は、ＬＰＦ２３、２４から供給された直流電圧の差電圧を検出する。この差動増幅器２５の出力電圧はＬＰＦ２６を介してリングＶＣＯ１４に供給される。このリングＶＣＯ１４は、ＬＰＦ２６の出力電圧を制御電圧ｂｉａｓとして周波数に同期した発振動作を行う。この際、リングＶＣＯ１４の発振動作は、遅延回路１７から注入されるパルス信号ｉｎｊに同期される。すなわち、リングＶＣＯ１４は、参照信号ｒｅｆの位相に同期して発振する。このため、リングＶＣＯ１４は、周波数と位相に同期して発振する。
【００６２】
第２の実施形態によれば、周波数同期型回路を構成するＶＣＯとして注入同期型リングＶＣＯ１４を設けている。このため、この周波数同期回路は、参照信号ｒｅｆの位相にも同期し、低位相雑音特性を実現することが可能である。
【００６３】
また、第２の実施形態の周波数同期回路は、インダクタを使用せず、ＣＭＯＳ回路により構成されているため、チップの占有面積を低減することができる。
【００６４】
しかも、リングＶＣＯは、差動インバータ回路により構成され、この差動インバータ回路を構成するインバータ回路の負荷回路を構成する２つのＰＭＯＳトランジスタは、制御電圧ｂｉａｓ、及びｂａｉｓからシフトされたｂｉａｓｎにより制御されている。このため、電源電圧ＶＤＤの広い範囲において、発振動作が可能であり、広い周波数帯域を得ることができる。
【００６５】
（変形例）
図９は、リングＶＣＯの変形例を示している。第１、第２の実施形態において、リングＶＣＯ１４は、差動インバータ回路により構成した。しかし、差動インバータ回路に限定されるものではなく、シングルリングＶＣＯにより構成することも可能である。
【００６６】
図９は、変形例に係るシングルリングＶＣＯ３１を示している。このリングＶＣＯ３１は、奇数個、例えば３個の直列接続されたインバータ回路Ｉ２１、Ｉ２２、Ｉ２３と、ＮＭＯＳトランジスタＮ４１と、により構成されている。インバータ回路Ｉ２３の出力端は、インバータ回路Ｉ２１の入力端に接続され、正帰還ループが形成されている。インバータ回路Ｉ２１とＩ２２の接続ノードと、例えば接地間には、ＮＭＯＳトランジスタＮ４１の電流通路が接続されている。このＮＭＯＳトランジスタＮ４１のゲートにはパルス信号ｉｎｊが供給されている。
【００６７】
このリングＶＣＯ３１は、パルス信号ｉｎｊがＮＭＯＳトランジスタＮ４１のゲートに注入されると、ＮＭＯＳトランジスタＮ４１がオンとされ、インバータ回路Ｉ２２の入力端が一瞬接地される。このようにして、参照信号ｒｅｆと同期されて発振が開始される。
【００６８】
尚、ＮＭＯＳトランジスタＮ４１の接続位置は、インバータ回路Ｉ２１とＩ２２の接続ノードと接地間に限定されるものではなく、インバータ回路Ｉ２１とＩ２２の接続ノードと電源電圧ＶＤＤが供給されるノードとの間に設けることも可能である。
【００６９】
上記変形例によっても、低位相雑音でチップに対する占有面積を削減した同期回路を構成することが可能である。
【００７０】
また、各インバータ回路Ｉ２１、Ｉ２３、Ｉ２３を、図４に示す構成とすることにより、接地電位から電源電圧の広い範囲に亘り安定した制御が可能となり、広帯域な発振を実現できる。
【００７１】
その他、本発明は、第１、第２の実施形態に限定されるものではなく、発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【符号の説明】
【００７２】
１１…位相検出器、１２…チャージポンプ回路、１３…ＬＰＦ、１４…注入同期型リングＶＣＯ、１５…分周器、１６…パルス発生器、１７…遅延回路、１４ａ、１４ｂ…差動インバータ回路、１４ｃ…バイアスレベルシフタ、Ｉ１〜Ｉ４…インバータ回路、Ｎ１１…ＮチャネルＭＯＳトランジスタ、Ｐ２２、Ｐ２３…ＰチャネルＭＯＳトランジスタ、２１、２２…遅延検波回路、２３、２４…ＬＰＦ、２５…差動増幅器、３１…シングルリングＶＣＯ。
【特許請求の範囲】
【請求項１】
参照信号と帰還信号との位相差を検出する位相検出器と、
前記位相検出器の出力信号に基づき電圧を発生する電圧発生器と、
前記参照信号に基づきパルス信号を生成するパルス発生器と、
前記パルス発生器から供給されるパルス信号に同期して、前記電圧発生器から供給される電圧に基づき信号を発振する電圧制御発振器と、
前記電圧制御発振器から供給される前記信号を分周し、前記帰還信号を生成する分周器と、
を具備し、
前記電圧制御発振器は、
前記電圧発生回路から供給される電圧のレベルをシフトするレベルシフト回路と、
前記電圧発生回路から供給される電圧と前記レベルシフト回路から供給されるレベルシフトされた電圧により駆動される負荷回路を有する複数のインバータ回路からなるリング発振器と、により構成され、
前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする同期回路。
【請求項２】
参照信号を遅延検波する第１の遅延検波器と、
信号を遅延検波する第２の遅延検波器と、
前記第１の遅延検波器の出力信号から電圧を生成する第１の電圧発生回路と、
前記第２の遅延検波器の出力信号から電圧を生成する第２の電圧発生回路と、
前記第１、第２の電圧発生回路から供給される電圧の差電圧を出力する差動増幅器と、
前記参照信号に基づきパルス信号を生成するパルス発生器と、
前記パルス発生器から供給されるパルス信号に同期して、前記差動増幅器から供給される電圧に基づき信号を発振する電圧制御発振器と、
前記電圧制御発振器から供給される前記信号を分周し、前記帰還信号を生成する分周器と、
を具備し、
前記電圧制御発振器は、
前記差動増幅器から供給される電圧のレベルをシフトするレベルシフト回路と、
前記差動増幅器から供給される電圧と、前記レベルシフト回路から供給されるレベルシフトされた電圧とにより駆動される複数のインバータ回路からなるリング発振器と、
により構成され、
前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする同期回路。
【請求項３】
前記リング発振器は、出力信号が入力端に正帰還される直列接続された複数の差動インバータ回路により構成され、
前記複数の差動インバータ回路の１つに前記パルス信号が供給されることを特徴とする請求項１又は２記載の同期回路。
【請求項４】
前記差動インバータ回路は、
入力信号が供給される第１のインバータ回路と、
反転された前記入力信号が供給される第２のインバータ回路と、
前記第１、第２のインバータ回路の出力端間に接続され、前記第１、第２のインバータ回路の出力信号をラッチする第３、第４のインバータ回路により構成されたラッチ回路と、
前記第１、第２のインバータ回路の出力端間に接続され、ゲートに前記パルス信号が供給される第１導電型の第１のトランジスタと、
を具備することを特徴とする請求項１乃至３のいずれかに記載の同期回路。
【請求項５】
前記第３、第４のインバータ回路のそれぞれは、
第２導電型の第２のトランジスタと、
ゲート及び電流通路が前記第２のトランジスタのゲートと電流通路に共通接続された第１導電型の第３のトランジスタと、
電流通路が前記第２のトランジスタの電流通路に接続され、ゲートに前記電圧発生回路の出力電圧が供給される第２導電型の第４のトランジスタと、
電流通路が前記第２のトランジスタの電流通路に接続され、ゲートに前記レベルシフト回路から出力されるレベルシフトされた電圧が供給される第２導電型の第５のトランジスタと、
を具備することを特徴とする請求項１乃至４のいずれかに記載の同期回路。
【請求項６】
前記レベルシフト回路は、
前記電圧生成器の出力電圧が前記第２導電型の第４、第５のトランジスタの閾値電圧を越えてから電源電圧まで前記レベルシフトされた電圧を出力する構成とされていることを特徴とする請求項１乃至５のいずれかに記載の同期回路。
【請求項７】
前記パルス発生器は、前記参照信号に基づき、前記参照信号のデューティ比より、小さいデューティ比のパルス信号を発生することを特徴とする請求項１乃至６のいずれかに記載の同期回路。
【請求項８】
前記パルス発生器から出力されたパルス信号を遅延する遅延回路をさらに具備することを特徴とする請求項１乃至７のいずれかに記載の同期回路。
【請求項９】
前記リング発振器は、
出力信号が入力端に正帰還される直列接続された複数のインバータ回路と、
前記複数のインバータ回路の１つの出力端と第１の電源との間に電流通路が接続され、ゲートに前記パルス信号が供給される第１導電型の第６のトランジスタと、
を具備することを特徴とする請求項１乃至８のいずれかに記載の同期回路。
【請求項１】
参照信号と帰還信号との位相差を検出する位相検出器と、
前記位相検出器の出力信号に基づき電圧を発生する電圧発生器と、
前記参照信号に基づきパルス信号を生成するパルス発生器と、
前記パルス発生器から供給されるパルス信号に同期して、前記電圧発生器から供給される電圧に基づき信号を発振する電圧制御発振器と、
前記電圧制御発振器から供給される前記信号を分周し、前記帰還信号を生成する分周器と、
を具備し、
前記電圧制御発振器は、
前記電圧発生回路から供給される電圧のレベルをシフトするレベルシフト回路と、
前記電圧発生回路から供給される電圧と前記レベルシフト回路から供給されるレベルシフトされた電圧により駆動される負荷回路を有する複数のインバータ回路からなるリング発振器と、により構成され、
前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする同期回路。
【請求項２】
参照信号を遅延検波する第１の遅延検波器と、
信号を遅延検波する第２の遅延検波器と、
前記第１の遅延検波器の出力信号から電圧を生成する第１の電圧発生回路と、
前記第２の遅延検波器の出力信号から電圧を生成する第２の電圧発生回路と、
前記第１、第２の電圧発生回路から供給される電圧の差電圧を出力する差動増幅器と、
前記参照信号に基づきパルス信号を生成するパルス発生器と、
前記パルス発生器から供給されるパルス信号に同期して、前記差動増幅器から供給される電圧に基づき信号を発振する電圧制御発振器と、
前記電圧制御発振器から供給される前記信号を分周し、前記帰還信号を生成する分周器と、
を具備し、
前記電圧制御発振器は、
前記差動増幅器から供給される電圧のレベルをシフトするレベルシフト回路と、
前記差動増幅器から供給される電圧と、前記レベルシフト回路から供給されるレベルシフトされた電圧とにより駆動される複数のインバータ回路からなるリング発振器と、
により構成され、
前記複数のインバータ回路の１つに、前記パルス発生器から供給されるパルス信号が供給されることを特徴とする同期回路。
【請求項３】
前記リング発振器は、出力信号が入力端に正帰還される直列接続された複数の差動インバータ回路により構成され、
前記複数の差動インバータ回路の１つに前記パルス信号が供給されることを特徴とする請求項１又は２記載の同期回路。
【請求項４】
前記差動インバータ回路は、
入力信号が供給される第１のインバータ回路と、
反転された前記入力信号が供給される第２のインバータ回路と、
前記第１、第２のインバータ回路の出力端間に接続され、前記第１、第２のインバータ回路の出力信号をラッチする第３、第４のインバータ回路により構成されたラッチ回路と、
前記第１、第２のインバータ回路の出力端間に接続され、ゲートに前記パルス信号が供給される第１導電型の第１のトランジスタと、
を具備することを特徴とする請求項１乃至３のいずれかに記載の同期回路。
【請求項５】
前記第３、第４のインバータ回路のそれぞれは、
第２導電型の第２のトランジスタと、
ゲート及び電流通路が前記第２のトランジスタのゲートと電流通路に共通接続された第１導電型の第３のトランジスタと、
電流通路が前記第２のトランジスタの電流通路に接続され、ゲートに前記電圧発生回路の出力電圧が供給される第２導電型の第４のトランジスタと、
電流通路が前記第２のトランジスタの電流通路に接続され、ゲートに前記レベルシフト回路から出力されるレベルシフトされた電圧が供給される第２導電型の第５のトランジスタと、
を具備することを特徴とする請求項１乃至４のいずれかに記載の同期回路。
【請求項６】
前記レベルシフト回路は、
前記電圧生成器の出力電圧が前記第２導電型の第４、第５のトランジスタの閾値電圧を越えてから電源電圧まで前記レベルシフトされた電圧を出力する構成とされていることを特徴とする請求項１乃至５のいずれかに記載の同期回路。
【請求項７】
前記パルス発生器は、前記参照信号に基づき、前記参照信号のデューティ比より、小さいデューティ比のパルス信号を発生することを特徴とする請求項１乃至６のいずれかに記載の同期回路。
【請求項８】
前記パルス発生器から出力されたパルス信号を遅延する遅延回路をさらに具備することを特徴とする請求項１乃至７のいずれかに記載の同期回路。
【請求項９】
前記リング発振器は、
出力信号が入力端に正帰還される直列接続された複数のインバータ回路と、
前記複数のインバータ回路の１つの出力端と第１の電源との間に電流通路が接続され、ゲートに前記パルス信号が供給される第１導電型の第６のトランジスタと、
を具備することを特徴とする請求項１乃至８のいずれかに記載の同期回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−２３９２２６（Ｐ２０１１−２３９２２６Ａ）
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願番号】特願２０１０−１０９４７５（Ｐ２０１０−１０９４７５）
【出願日】平成２２年５月１１日（２０１０．５．１１）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２３年１１月２４日（２０１１．１１．２４）
【国際特許分類】
【出願日】平成２２年５月１１日（２０１０．５．１１）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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