レベルシフト回路及びそれを用いた発振器
【課題】 出力波形の割れや抜けを無くし、回路の誤動作が防止される低電圧動作のレベルシフト回路を提供する。
【解決手段】 レベルシフト回路は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続したＮＭＯＳトランジスタＮ１と、ＰＭＯＳＰ１のドレインとＮＭＯＳＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、ＮＭＯＳＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、ＰＭＯＳＰ１のゲートにドレイン及びゲートを接続し、このドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２とを有し、ＰＭＯＳＰ１及びＰ２は、カレントミラー回路を構成している。レベルシフト回路の出力波形の割れや抜けが無くなって誤動作を防止することが可能になる。
【解決手段】 レベルシフト回路は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続したＮＭＯＳトランジスタＮ１と、ＰＭＯＳＰ１のドレインとＮＭＯＳＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、ＮＭＯＳＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、ＰＭＯＳＰ１のゲートにドレイン及びゲートを接続し、このドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２とを有し、ＰＭＯＳＰ１及びＰ２は、カレントミラー回路を構成している。レベルシフト回路の出力波形の割れや抜けが無くなって誤動作を防止することが可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振アンプ出力の正弦波を矩形波に整形し、出力振幅を電源電圧（ＶＤＤ）レベルまで持ち上げるレベルシフト回路に関し、特に低電圧動作が可能なレベルシフト回路に関するものである。
【背景技術】
【０００２】
従来のレベルシフト回路は、例えば、特許文献１に開示されている（図４参照）。これは、ＣＭＯＳ( Complementary Metal Oxide Semiconductor)トランジスタを用いたレペルシフタ回路の例である。２つのＰＭＯＳ(P-channel Metal Oxide Semiconductor) トランジスタＰ１、Ｐ２のソース端子が電源電圧ＶＤＤ２に接続されており、２つのＮＭＯＳ(N-channel Metal Oxide Semiconductor) トランジスタＮ１、Ｎ２のソース端子が接地ＧＮＤ２に接続されている。これらのトランジスタの内、一組のＰ、ＮＭＯＳトランジスタＰ１、Ｎ１のドレイン同士が接続され、さらに他のＰＭＯＳトランジスタＰ２のゲートに接続されている。また、他の一組のＰ、ＮＭＯＳトランジスタＰ２、Ｎ２のドレイン同士が接続され、前記一組のトランジスタのうちＰＭＯＳトランジスタＰ１のゲートに接続されている。レベルシフト回路の入力信号は、別の電源（電圧ＶＤＤ１、接地ＧＮＤ１）で動作する非反転バッファを介してＮＭＯＳトランジスタＮ１のゲートに、また別の電源（電圧ＶＤＤ１、接地ＧＮＤ１）で動作する反転バッファを介して他のＮＭＯＳトランジスタＮ２のゲートに入力される。ここでは、他の一組のＰ、ＮＭＯＳトランジスタＰ２、Ｎ２のドレインが出力となり、Ｐ、ＮＭＯＳトランジスタＰ３、Ｎ３で構成されるインバータを介して外部へ出力電圧を供給している。
【０００３】
このレベルシフト回路の動作を説明する。回路の入力信号が“Ｌ”レベルのとき交差対トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１はオンとなるので、出力は“Ｌ”となる。また、入力信号が“Ｈ”レベルのときは逆にトランジスタ対のＮ１、Ｐ２がオンとなり、トランジスタ対のＮ２、Ｐ１がオフとなるので、出力は“Ｈ”となる。これから、電源系統ＶＤＤ１、ＧＮＤ１での信号が、電源系統ＶＤＤ２、ＧＮＤ２での出力信号にレベルシフトされる。なおこの出力信号から、さらにインバータを介して外部へ出力電圧を供給しているのは、外部からのレベルシフト回路への影響を排除するためである。
【０００４】
このレベルシフト回路では、構成している素子数が多くなるのと、クロスカップルしている出力を反転させるために、入力を受けるＮＭＯＳトランジスタは、駆動能力が大きいものを必要とする。すなわち、短時間に大量の電荷を移動させる能力が必要となる。このために、素子サイズの増大と、消費電流の増加が問題となっていた。また、クロスカップルをしていることにより、電源電圧が低下したときの特性では、ある電源電圧を境に急激にトランジスタが反転しなくなり、悪化する傾向がある。ノイズについては、出力を反転させるためのＮ型トランジスタが電源ノイズの影響を受け易く、ドレイン・ソース間電圧が低下し、出力が誤作動してしまうことがあった。
特許文献２には、低電圧、低消費電力動作を行うＣＭＯＳインバータが開示されている。ＣＭＯＳインバータは、例えば、レベルシフト回路に用いられる。図５は、この従来のレベルシフト回路を用いた水晶発振器である。
発振器は、水晶振動子３００及び発振アンプ１００を備えており、発振器は、レベルシフト回路２００を介して出力される。レベルシフト回路２００は、正弦波を入力し、出力振幅をＶＤＤレベルまで持ち上げ、矩形波に整形して出力する。
【０００５】
図５において、レベルシフト回路２００は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続した第１のＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１のドレインと第１のＮＭＯＳトランジスタＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、第１のＰＭＯＳトランジスタＰ１のゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２と、第３のＰＭＯＳトランジスタＰ３と、第２のＮＭＯＳトランジスタＮ２とを有している。レベルシフト回路２００は、更に、第１のＰＭＯＳトランジスタＰ１のゲートと第２のＰＭＯＳトランジスタＰ２のゲートとの間に第１の抵抗Ｒ１を接続し、第１の抵抗Ｒ１と第１のＰＭＯＳトランジスタＰ１のゲートとの接続点に、一端が入力端子ＩＮに接続された、第１の容量Ｃ１の他端を接続し、第１のＮＭＯＳトランジスタＮ１のゲートと第２のＮＭＯＳトランジスタＮ２のゲートとの間に第３の抵抗Ｒ３を接続し、第３の抵抗Ｒ３の一端と入力端子ＩＮとの間に第２の容量Ｃ２を接続する。
【０００６】
また、第３のＰＭＯＳトランジスタＰ３は、ゲートが第１の抵抗Ｒ１及び第２のＰＭＯＳトランジスタＰ２のゲート及びドレインに接続され、ソースが電源端子ＶＤＤに接続され、ドレインが第２のＮＭＯＳトランジスタＮ２のドレインに接続されている。第２のＮＭＯＳトランジスタＮ２は、ゲートが第３の抵抗Ｒ３の他端及び第３のＰＭＯＳトランジスタＰ３のドレインに接続され、ソースが接地端子ＧＮＤに接続されている。図５に示す発振器において、発振回路１００から信号がレベルシフト回路２００の入力端子ＩＮに入力され、出力端子ＯＵＴから出力される。入力端子ＩＮに入力される信号は、正弦波であり、正弦波は、レベルシフト回路２００で整形され、矩形波として出力する。このレベルシフト回路２００は、低電源電圧下でしきい値電圧の影響なく高速動作が可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１８０６７１号公報
【特許文献２】特開２００２−２９０２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載のレベルシフト回路は、上述したように、構成素子数が多く、クロスカップルしている出力を反転させるために駆動能力の大きいトランジスタを要するため、回路面積の増大と消費電流の増加を招いていた。また、クロスカップルしていることにより、低電圧下においてトランジスタが反転しなくなることがあり、動作特性の悪化を招いていた。また、図５に示すレベルシフト回路は、低電圧動作を可能にしたものであるが、電源ノイズの影響を受けると出力波形が不安定になるという問題があった。すなわち、第１のＰＭＯＳトランジスタＰ１のゲート（Ｂ点）には、電源（ＶＤＤ）ノイズ（図６（ａ））の影響を防ぎ、低電圧動作のために該ゲート（Ｂ点）にしきい値電圧に応じた信号を入力するために設けた容量と抵抗により、ノイズの除去された信号が入力される（図６（ｃ））。一方、第１のＰＭＯＳトランジスタＰ１のソースには電源ノイズの影響を受けた信号が入力される。そのため、第１のＰＭＯＳトランジスタＰ１のゲート−ソース電圧（ＶＧＳ）は、ノイズの影響を受けた信号となる（図６（ｄ））。このような従来のレベルシフト回路においては、ＰＭＯＳトランジスタのしきい値電圧境界付近におけるＰＭＯＳトランジスタのＶＧＳが不安定であることによって、レベルシフト回路出力に波形割れや波形抜けが生じ（図６（ｅ）、図７（ａ））、周辺回路に異常な周波数の信号を出力してしまって、誤動作を招く恐れがあり、また、ジッタの影響が大きかった。
本発明は、このような事情によりなされたもので、出力波形の割れや抜けを無くし、回路の誤動作が防止される低電圧動作のレベルシフト回路を提供する。
【課題を解決するための手段】
【０００９】
本発明のレベルシフト回路は、電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続したＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記ＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴としている。他の抵抗を介して前記ＮＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を更に備えるようにしても良い。前記入力端子は、容量を介して前記ＮＭＯＳトランジスタのゲートに接続されるようにしても良い。
【００１０】
また、本発明のレベルシフト回路は、電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続した第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記第１のＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの前記ゲートと前記第２のＰＭＯＳトランジスタの前記ゲートとの間に接続された第１の抵抗と、当該第１の抵抗と前記第１のＰＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記電源端子に接続された第１の容量と、前記第１のＮＭＯＳトランジスタの前記ゲートと前記入力端子との間に一端が接続された第３の抵抗と、当該第３の抵抗と前記第１のＮＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記入力端子に接続された第２の容量と、ゲートが前記第１の抵抗及び前記第２のＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記電源端子に接続された第３のＰＭＯＳトランジスタと、ゲートが前記第３の抵抗の他端及び前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記接地端子に接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴としている。
また、本発明の発振器は、振動子と、当該振動子に並列接続された発振回路と、当該発振回路の出力信号が入力され、その出力振幅をＶＤＤレベルまで持ち上げ、矩形波に整形して出力する前記レベルシフト回路のいずれかとを具備したことを特徴としている。
【発明の効果】
【００１１】
本発明のレベルシフト回路は、出力波形の割れや抜けが無くなり、回路の誤動作が防止され、ジッタ低減がはかれる。
【図面の簡単な説明】
【００１２】
【図１】実施例１に係るレベルシフト回路の回路図。
【図２】実施例２に係るレベルシフト回路を用いた水晶発振器の回路図。
【図３】図２に係るレベルシフト回路を流れる信号波形を示す波形図。
【図４】特許文献１に記載された従来のレベルシフト回路の回路図。
【図５】特許文献２に記載された従来のＣＭＯＳインバータを適用した水晶発振器の回路図。
【図６】図５のレベルシフト回路を流れる信号波形を示す波形図。
【図７】出力波形の抜け対策を説明する図２及び図５のレベルシフト回路の出力波形図。
【発明を実施するための形態】
【００１３】
本発明は、ＮＭＯＳトランジスタのゲートに入力信号が入力される端子を接続すると共にレベルシフト回路をカレントミラー負荷アンプ型とし、カレントミラー回路を構成するＰＭＯＳトランジスタのゲートに印加される電圧がソース側の電源ノイズの揺れに追従するよう構成することを特徴としている。
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１４】
図１、図３及び図７を参照して実施例１を説明する。
図１は、この実施例に係るレベルシフト回路の回路図、図３は、図２に係るレベルシフト回路を流れる信号波形を示す波形図、図７は、出力波形の抜け対策を説明する図２及び図５のレベルシフト回路の出力波形図である。図３（ｃ）は、本発明の目的の１つである出力波形の割れ対策を施した後の状態を示し、図７（ｂ）は、同じく、抜け対策を施した後の状態を示している。
レベルシフト回路は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続したＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、ＮＭＯＳトランジスタＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、第１のＰＭＯＳトランジスタＰ１のゲートにドレイン及びゲートを接続し、このドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２とを有している。そして、第１のＰＭＯＳトランジスタＰ１及び第２のＰＭＯＳトランジスタＰ２は、カレントミラー回路を構成している。入力端子ＩＮとＮＭＯＳトランジスタＮ１のゲートとの間には、容量Ｃ２と、バイアスが供給される第１の抵抗Ｒ１とから構成されるフィルタ回路が挿入されている。
【００１５】
本発明に係るレベルシフト回路は、第２のＰＭＯＳトランジスタＰ２によって電源ノイズ（図６（ａ））を含んだ入力波（図３（ａ））をそのまま第１のＰＭＯＳトランジスタＰ１のゲートに入力させることにより、これを第１のＰＭＯＳトランジスタＰ１のソースに混入する電源ノイズの揺れに追従させて、第１のＰＭＯＳトランジスタＰ１のゲート−ソース電圧（ＶＧＳ）を安定化させる（図３（ｂ））ことを特徴としている。
この実施例では、このような構成により、レベルシフト回路の出力波形の割れや抜けがなくなって（図３（ｃ）、図７（ｂ）参照）、回路の誤動作を防止することが可能になる。
また、第１の抵抗Ｒ１を介してＮＭＯＳトランジスタＮ１のゲートにバイアス回路を接続してこのゲートにＤＣ直結ではないバイアス電圧を供給することにより、ＮＭＯＳトランジスタＮ１の利得を確保でき、低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせることができる。また、容量Ｃ２と第１の抵抗Ｒ１とはフィルタ回路を構成し、このフィルタ回路を挿入することにより回路の耐ノイズ特性を維持させることができる。
【実施例２】
【００１６】
次に、図２、図３及び図７を参照して実施例２を説明する。
図２は、実施例２に係るレベルシフト回路を用いた水晶発振器の回路図である。この実施例では、レベルシフト回路を発振器に組み込んでおり、振動子としては、水晶を用いる。水晶発振器は、水晶振動子３及びこの水晶振動子３に並列に接続された発振回路１を備え、発振信号は、発振回路１からレベルシフト回路２を介して出力される。レベルシフト回路２は、正弦波を入力し、出力振幅をＶＤＤレベルまで持ち上げ、矩形波に整形して出力する。
【００１７】
レベルシフト回路２は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続した第１のＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１のドレインと第１のＮＭＯＳトランジスタＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、第１のＮＭＯＳトランジスタＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、第１のＰＭＯＳトランジスタＰ１のゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２と、バイアス回路を構成する第３のＰＭＯＳトランジスタＰ３、第２のＮＭＯＳトランジスタＮ２とを有している。
【００１８】
レベルシフト回路２は、更に、第１のＰＭＯＳトランジスタＰ１のゲートと第２のＰＭＯＳトランジスタＰ２のゲートとの間に第１の抵抗Ｒ３を接続し、第１の抵抗Ｒ３と第１のＰＭＯＳトランジスタＰ１のゲートとの接続点に、一端が電源端子ＶＤＤに接続された、第１の容量Ｃ１の他端を接続し、第１のＮＭＯＳトランジスタＮ１のゲートと入力端子ＩＮとの間に第３の抵抗Ｒ１の一端を接続するとともに第２の容量Ｃ２を接続する。第２の容量Ｃ２と第３の抵抗Ｒ１とはフィルタ回路を構成し、このフィルタ回路は、回路の耐ノイズ特性を維持する。
バイアス回路はＣＭＯＳインバータの第１のＮＭＯＳトランジスタＮ１のゲートにバイアスを供給して低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。バイアス回路を構成する第３のＰＭＯＳトランジスタＰ３は、ゲートが第１の抵抗Ｒ３及び第２のＰＭＯＳトランジスタＰ２のゲート及びドレインに接続され、ソースが電源端子ＶＤＤに接続され、ドレインが第２のＮＭＯＳトランジスタＮ２のドレインに接続されている。また、同じくバイアス回路を構成する第２のＮＭＯＳトランジスタＮ２は、ゲートが第３の抵抗Ｒ１の他端及び第３のＰＭＯＳトランジスタＰ３のドレインに接続され、ソースが接地端子ＧＮＤに接続されている。バイアス回路は、レベルシフト回路の低振幅での立上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。
【００１９】
第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１は、ＣＭＯＳインバータを構成している。レベルシフト回路２に入力する信号は、第１のＮＭＯＳトランジスタＮ１のゲートに入力し、第１のＰＭＯＳトランジスタＰ１のゲートには入力せず、第１のＰＭＯＳトランジスタＰ１のゲートには、発振回路１からの正弦波が入力されない。また、第１のＰＭＯＳトランジスタＰ１は、第２のＰＭＯＳトランジスタＰ２と組み合わせてカレントミラー回路を構成している。第１のＰＭＯＳトランジスタＰ１のゲートには図３（ａ）に示すようなノイズを含む波形の信号が入力される。
【００２０】
一方、第１のＰＭＯＳトランジスタＰ１のソースにはノイズを含む電源電圧（ＶＤＤ）が供給されるので、第１のＰＭＯＳトランジスタＰ１のゲートに印加される電圧がソースにおける電源ノイズの揺れに追従するようになるため、ノイズが相殺されて、第１のＰＭＯＳトランジスタＰ１のゲートソース電圧（ＶＧＳ）が図３（ｂ）に示すように平坦な信号となる。レベルシフト回路２の出力端子ＯＵＴからは、第１のＰＭＯＳトランジスタＰ１からの信号と第１のＮＭＯＳトランジスタＮ１からの信号とが交互に出力して矩形波が出力される。第１のＰＭＯＳトランジスタＰ１のゲートソース電圧が平坦な信号である結果、レベルシフト回路２から出力される矩形波には、従来技術では生じる傾向にあった、立上がり立ち下がり近傍の波形の割れが生じることがなくなる（図３（ｃ）参照）とともに、低周波数のノイズが混入したときに発生していた波形の抜けがなくなり（図７（ｂ）参照）、周辺回路に異常な周波数の信号が出力しないので誤動作を招く恐れがなくなった。
なお、第１のＰＭＯＳトランジスタＰ１のゲートにつながる第１の容量Ｃ１は、電源ノイズの揺れが第１のＰＭＯＳトランジスタＰ１に伝わり易くし、第１の抵抗Ｒ３とともに熱雑音を除去するために接続される。
実施例２において用いた発振器は、水晶振動子を用いたが、本発明では、水晶以外の他の圧電素子を振動子に用いても同じような効果が得られる。
【符号の説明】
【００２１】
１・・・発振回路
２・・・レベルシフト回路
３・・・水晶振動子
【技術分野】
【０００１】
本発明は、発振アンプ出力の正弦波を矩形波に整形し、出力振幅を電源電圧（ＶＤＤ）レベルまで持ち上げるレベルシフト回路に関し、特に低電圧動作が可能なレベルシフト回路に関するものである。
【背景技術】
【０００２】
従来のレベルシフト回路は、例えば、特許文献１に開示されている（図４参照）。これは、ＣＭＯＳ( Complementary Metal Oxide Semiconductor)トランジスタを用いたレペルシフタ回路の例である。２つのＰＭＯＳ(P-channel Metal Oxide Semiconductor) トランジスタＰ１、Ｐ２のソース端子が電源電圧ＶＤＤ２に接続されており、２つのＮＭＯＳ(N-channel Metal Oxide Semiconductor) トランジスタＮ１、Ｎ２のソース端子が接地ＧＮＤ２に接続されている。これらのトランジスタの内、一組のＰ、ＮＭＯＳトランジスタＰ１、Ｎ１のドレイン同士が接続され、さらに他のＰＭＯＳトランジスタＰ２のゲートに接続されている。また、他の一組のＰ、ＮＭＯＳトランジスタＰ２、Ｎ２のドレイン同士が接続され、前記一組のトランジスタのうちＰＭＯＳトランジスタＰ１のゲートに接続されている。レベルシフト回路の入力信号は、別の電源（電圧ＶＤＤ１、接地ＧＮＤ１）で動作する非反転バッファを介してＮＭＯＳトランジスタＮ１のゲートに、また別の電源（電圧ＶＤＤ１、接地ＧＮＤ１）で動作する反転バッファを介して他のＮＭＯＳトランジスタＮ２のゲートに入力される。ここでは、他の一組のＰ、ＮＭＯＳトランジスタＰ２、Ｎ２のドレインが出力となり、Ｐ、ＮＭＯＳトランジスタＰ３、Ｎ３で構成されるインバータを介して外部へ出力電圧を供給している。
【０００３】
このレベルシフト回路の動作を説明する。回路の入力信号が“Ｌ”レベルのとき交差対トランジスタＮ１、Ｐ２がオフとなり、トランジスタＮ２、Ｐ１はオンとなるので、出力は“Ｌ”となる。また、入力信号が“Ｈ”レベルのときは逆にトランジスタ対のＮ１、Ｐ２がオンとなり、トランジスタ対のＮ２、Ｐ１がオフとなるので、出力は“Ｈ”となる。これから、電源系統ＶＤＤ１、ＧＮＤ１での信号が、電源系統ＶＤＤ２、ＧＮＤ２での出力信号にレベルシフトされる。なおこの出力信号から、さらにインバータを介して外部へ出力電圧を供給しているのは、外部からのレベルシフト回路への影響を排除するためである。
【０００４】
このレベルシフト回路では、構成している素子数が多くなるのと、クロスカップルしている出力を反転させるために、入力を受けるＮＭＯＳトランジスタは、駆動能力が大きいものを必要とする。すなわち、短時間に大量の電荷を移動させる能力が必要となる。このために、素子サイズの増大と、消費電流の増加が問題となっていた。また、クロスカップルをしていることにより、電源電圧が低下したときの特性では、ある電源電圧を境に急激にトランジスタが反転しなくなり、悪化する傾向がある。ノイズについては、出力を反転させるためのＮ型トランジスタが電源ノイズの影響を受け易く、ドレイン・ソース間電圧が低下し、出力が誤作動してしまうことがあった。
特許文献２には、低電圧、低消費電力動作を行うＣＭＯＳインバータが開示されている。ＣＭＯＳインバータは、例えば、レベルシフト回路に用いられる。図５は、この従来のレベルシフト回路を用いた水晶発振器である。
発振器は、水晶振動子３００及び発振アンプ１００を備えており、発振器は、レベルシフト回路２００を介して出力される。レベルシフト回路２００は、正弦波を入力し、出力振幅をＶＤＤレベルまで持ち上げ、矩形波に整形して出力する。
【０００５】
図５において、レベルシフト回路２００は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続した第１のＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１のドレインと第１のＮＭＯＳトランジスタＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、第１のＰＭＯＳトランジスタＰ１のゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２と、第３のＰＭＯＳトランジスタＰ３と、第２のＮＭＯＳトランジスタＮ２とを有している。レベルシフト回路２００は、更に、第１のＰＭＯＳトランジスタＰ１のゲートと第２のＰＭＯＳトランジスタＰ２のゲートとの間に第１の抵抗Ｒ１を接続し、第１の抵抗Ｒ１と第１のＰＭＯＳトランジスタＰ１のゲートとの接続点に、一端が入力端子ＩＮに接続された、第１の容量Ｃ１の他端を接続し、第１のＮＭＯＳトランジスタＮ１のゲートと第２のＮＭＯＳトランジスタＮ２のゲートとの間に第３の抵抗Ｒ３を接続し、第３の抵抗Ｒ３の一端と入力端子ＩＮとの間に第２の容量Ｃ２を接続する。
【０００６】
また、第３のＰＭＯＳトランジスタＰ３は、ゲートが第１の抵抗Ｒ１及び第２のＰＭＯＳトランジスタＰ２のゲート及びドレインに接続され、ソースが電源端子ＶＤＤに接続され、ドレインが第２のＮＭＯＳトランジスタＮ２のドレインに接続されている。第２のＮＭＯＳトランジスタＮ２は、ゲートが第３の抵抗Ｒ３の他端及び第３のＰＭＯＳトランジスタＰ３のドレインに接続され、ソースが接地端子ＧＮＤに接続されている。図５に示す発振器において、発振回路１００から信号がレベルシフト回路２００の入力端子ＩＮに入力され、出力端子ＯＵＴから出力される。入力端子ＩＮに入力される信号は、正弦波であり、正弦波は、レベルシフト回路２００で整形され、矩形波として出力する。このレベルシフト回路２００は、低電源電圧下でしきい値電圧の影響なく高速動作が可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−１８０６７１号公報
【特許文献２】特開２００２−２９０２３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載のレベルシフト回路は、上述したように、構成素子数が多く、クロスカップルしている出力を反転させるために駆動能力の大きいトランジスタを要するため、回路面積の増大と消費電流の増加を招いていた。また、クロスカップルしていることにより、低電圧下においてトランジスタが反転しなくなることがあり、動作特性の悪化を招いていた。また、図５に示すレベルシフト回路は、低電圧動作を可能にしたものであるが、電源ノイズの影響を受けると出力波形が不安定になるという問題があった。すなわち、第１のＰＭＯＳトランジスタＰ１のゲート（Ｂ点）には、電源（ＶＤＤ）ノイズ（図６（ａ））の影響を防ぎ、低電圧動作のために該ゲート（Ｂ点）にしきい値電圧に応じた信号を入力するために設けた容量と抵抗により、ノイズの除去された信号が入力される（図６（ｃ））。一方、第１のＰＭＯＳトランジスタＰ１のソースには電源ノイズの影響を受けた信号が入力される。そのため、第１のＰＭＯＳトランジスタＰ１のゲート−ソース電圧（ＶＧＳ）は、ノイズの影響を受けた信号となる（図６（ｄ））。このような従来のレベルシフト回路においては、ＰＭＯＳトランジスタのしきい値電圧境界付近におけるＰＭＯＳトランジスタのＶＧＳが不安定であることによって、レベルシフト回路出力に波形割れや波形抜けが生じ（図６（ｅ）、図７（ａ））、周辺回路に異常な周波数の信号を出力してしまって、誤動作を招く恐れがあり、また、ジッタの影響が大きかった。
本発明は、このような事情によりなされたもので、出力波形の割れや抜けを無くし、回路の誤動作が防止される低電圧動作のレベルシフト回路を提供する。
【課題を解決するための手段】
【０００９】
本発明のレベルシフト回路は、電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続したＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記ＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴としている。他の抵抗を介して前記ＮＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を更に備えるようにしても良い。前記入力端子は、容量を介して前記ＮＭＯＳトランジスタのゲートに接続されるようにしても良い。
【００１０】
また、本発明のレベルシフト回路は、電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続した第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記第１のＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの前記ゲートと前記第２のＰＭＯＳトランジスタの前記ゲートとの間に接続された第１の抵抗と、当該第１の抵抗と前記第１のＰＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記電源端子に接続された第１の容量と、前記第１のＮＭＯＳトランジスタの前記ゲートと前記入力端子との間に一端が接続された第３の抵抗と、当該第３の抵抗と前記第１のＮＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記入力端子に接続された第２の容量と、ゲートが前記第１の抵抗及び前記第２のＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記電源端子に接続された第３のＰＭＯＳトランジスタと、ゲートが前記第３の抵抗の他端及び前記第３のＰＭＯＳトランジスタのドレインに接続され、ソースが前記接地端子に接続され、ドレインが前記第３のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴としている。
また、本発明の発振器は、振動子と、当該振動子に並列接続された発振回路と、当該発振回路の出力信号が入力され、その出力振幅をＶＤＤレベルまで持ち上げ、矩形波に整形して出力する前記レベルシフト回路のいずれかとを具備したことを特徴としている。
【発明の効果】
【００１１】
本発明のレベルシフト回路は、出力波形の割れや抜けが無くなり、回路の誤動作が防止され、ジッタ低減がはかれる。
【図面の簡単な説明】
【００１２】
【図１】実施例１に係るレベルシフト回路の回路図。
【図２】実施例２に係るレベルシフト回路を用いた水晶発振器の回路図。
【図３】図２に係るレベルシフト回路を流れる信号波形を示す波形図。
【図４】特許文献１に記載された従来のレベルシフト回路の回路図。
【図５】特許文献２に記載された従来のＣＭＯＳインバータを適用した水晶発振器の回路図。
【図６】図５のレベルシフト回路を流れる信号波形を示す波形図。
【図７】出力波形の抜け対策を説明する図２及び図５のレベルシフト回路の出力波形図。
【発明を実施するための形態】
【００１３】
本発明は、ＮＭＯＳトランジスタのゲートに入力信号が入力される端子を接続すると共にレベルシフト回路をカレントミラー負荷アンプ型とし、カレントミラー回路を構成するＰＭＯＳトランジスタのゲートに印加される電圧がソース側の電源ノイズの揺れに追従するよう構成することを特徴としている。
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１４】
図１、図３及び図７を参照して実施例１を説明する。
図１は、この実施例に係るレベルシフト回路の回路図、図３は、図２に係るレベルシフト回路を流れる信号波形を示す波形図、図７は、出力波形の抜け対策を説明する図２及び図５のレベルシフト回路の出力波形図である。図３（ｃ）は、本発明の目的の１つである出力波形の割れ対策を施した後の状態を示し、図７（ｂ）は、同じく、抜け対策を施した後の状態を示している。
レベルシフト回路は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続したＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、ＮＭＯＳトランジスタＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、第１のＰＭＯＳトランジスタＰ１のゲートにドレイン及びゲートを接続し、このドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２とを有している。そして、第１のＰＭＯＳトランジスタＰ１及び第２のＰＭＯＳトランジスタＰ２は、カレントミラー回路を構成している。入力端子ＩＮとＮＭＯＳトランジスタＮ１のゲートとの間には、容量Ｃ２と、バイアスが供給される第１の抵抗Ｒ１とから構成されるフィルタ回路が挿入されている。
【００１５】
本発明に係るレベルシフト回路は、第２のＰＭＯＳトランジスタＰ２によって電源ノイズ（図６（ａ））を含んだ入力波（図３（ａ））をそのまま第１のＰＭＯＳトランジスタＰ１のゲートに入力させることにより、これを第１のＰＭＯＳトランジスタＰ１のソースに混入する電源ノイズの揺れに追従させて、第１のＰＭＯＳトランジスタＰ１のゲート−ソース電圧（ＶＧＳ）を安定化させる（図３（ｂ））ことを特徴としている。
この実施例では、このような構成により、レベルシフト回路の出力波形の割れや抜けがなくなって（図３（ｃ）、図７（ｂ）参照）、回路の誤動作を防止することが可能になる。
また、第１の抵抗Ｒ１を介してＮＭＯＳトランジスタＮ１のゲートにバイアス回路を接続してこのゲートにＤＣ直結ではないバイアス電圧を供給することにより、ＮＭＯＳトランジスタＮ１の利得を確保でき、低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせることができる。また、容量Ｃ２と第１の抵抗Ｒ１とはフィルタ回路を構成し、このフィルタ回路を挿入することにより回路の耐ノイズ特性を維持させることができる。
【実施例２】
【００１６】
次に、図２、図３及び図７を参照して実施例２を説明する。
図２は、実施例２に係るレベルシフト回路を用いた水晶発振器の回路図である。この実施例では、レベルシフト回路を発振器に組み込んでおり、振動子としては、水晶を用いる。水晶発振器は、水晶振動子３及びこの水晶振動子３に並列に接続された発振回路１を備え、発振信号は、発振回路１からレベルシフト回路２を介して出力される。レベルシフト回路２は、正弦波を入力し、出力振幅をＶＤＤレベルまで持ち上げ、矩形波に整形して出力する。
【００１７】
レベルシフト回路２は、電源端子ＶＤＤにソースを接続した第１のＰＭＯＳトランジスタＰ１と、接地端子ＧＮＤにソースを接続した第１のＮＭＯＳトランジスタＮ１と、第１のＰＭＯＳトランジスタＰ１のドレインと第１のＮＭＯＳトランジスタＮ１のドレインとの接続点に接続された出力端子ＯＵＴと、第１のＮＭＯＳトランジスタＮ１のゲートに接続された入力端子ＩＮと、電源端子ＶＤＤにソースを接続し、第１のＰＭＯＳトランジスタＰ１のゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗Ｒ２を介して接地端子ＧＮＤに接続した第２のＰＭＯＳトランジスタＰ２と、バイアス回路を構成する第３のＰＭＯＳトランジスタＰ３、第２のＮＭＯＳトランジスタＮ２とを有している。
【００１８】
レベルシフト回路２は、更に、第１のＰＭＯＳトランジスタＰ１のゲートと第２のＰＭＯＳトランジスタＰ２のゲートとの間に第１の抵抗Ｒ３を接続し、第１の抵抗Ｒ３と第１のＰＭＯＳトランジスタＰ１のゲートとの接続点に、一端が電源端子ＶＤＤに接続された、第１の容量Ｃ１の他端を接続し、第１のＮＭＯＳトランジスタＮ１のゲートと入力端子ＩＮとの間に第３の抵抗Ｒ１の一端を接続するとともに第２の容量Ｃ２を接続する。第２の容量Ｃ２と第３の抵抗Ｒ１とはフィルタ回路を構成し、このフィルタ回路は、回路の耐ノイズ特性を維持する。
バイアス回路はＣＭＯＳインバータの第１のＮＭＯＳトランジスタＮ１のゲートにバイアスを供給して低振幅での立ち上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。バイアス回路を構成する第３のＰＭＯＳトランジスタＰ３は、ゲートが第１の抵抗Ｒ３及び第２のＰＭＯＳトランジスタＰ２のゲート及びドレインに接続され、ソースが電源端子ＶＤＤに接続され、ドレインが第２のＮＭＯＳトランジスタＮ２のドレインに接続されている。また、同じくバイアス回路を構成する第２のＮＭＯＳトランジスタＮ２は、ゲートが第３の抵抗Ｒ１の他端及び第３のＰＭＯＳトランジスタＰ３のドレインに接続され、ソースが接地端子ＧＮＤに接続されている。バイアス回路は、レベルシフト回路の低振幅での立上がり立ち下がり特性を良くし、電源ノイズ耐性を持たせる。
【００１９】
第１のＰＭＯＳトランジスタＰ１及び第１のＮＭＯＳトランジスタＮ１は、ＣＭＯＳインバータを構成している。レベルシフト回路２に入力する信号は、第１のＮＭＯＳトランジスタＮ１のゲートに入力し、第１のＰＭＯＳトランジスタＰ１のゲートには入力せず、第１のＰＭＯＳトランジスタＰ１のゲートには、発振回路１からの正弦波が入力されない。また、第１のＰＭＯＳトランジスタＰ１は、第２のＰＭＯＳトランジスタＰ２と組み合わせてカレントミラー回路を構成している。第１のＰＭＯＳトランジスタＰ１のゲートには図３（ａ）に示すようなノイズを含む波形の信号が入力される。
【００２０】
一方、第１のＰＭＯＳトランジスタＰ１のソースにはノイズを含む電源電圧（ＶＤＤ）が供給されるので、第１のＰＭＯＳトランジスタＰ１のゲートに印加される電圧がソースにおける電源ノイズの揺れに追従するようになるため、ノイズが相殺されて、第１のＰＭＯＳトランジスタＰ１のゲートソース電圧（ＶＧＳ）が図３（ｂ）に示すように平坦な信号となる。レベルシフト回路２の出力端子ＯＵＴからは、第１のＰＭＯＳトランジスタＰ１からの信号と第１のＮＭＯＳトランジスタＮ１からの信号とが交互に出力して矩形波が出力される。第１のＰＭＯＳトランジスタＰ１のゲートソース電圧が平坦な信号である結果、レベルシフト回路２から出力される矩形波には、従来技術では生じる傾向にあった、立上がり立ち下がり近傍の波形の割れが生じることがなくなる（図３（ｃ）参照）とともに、低周波数のノイズが混入したときに発生していた波形の抜けがなくなり（図７（ｂ）参照）、周辺回路に異常な周波数の信号が出力しないので誤動作を招く恐れがなくなった。
なお、第１のＰＭＯＳトランジスタＰ１のゲートにつながる第１の容量Ｃ１は、電源ノイズの揺れが第１のＰＭＯＳトランジスタＰ１に伝わり易くし、第１の抵抗Ｒ３とともに熱雑音を除去するために接続される。
実施例２において用いた発振器は、水晶振動子を用いたが、本発明では、水晶以外の他の圧電素子を振動子に用いても同じような効果が得られる。
【符号の説明】
【００２１】
１・・・発振回路
２・・・レベルシフト回路
３・・・水晶振動子
【特許請求の範囲】
【請求項１】
電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続したＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記ＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴とするレベルシフト回路。
【請求項２】
他の抵抗を介して前記ＮＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を更に備えたことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記入力端子は、容量を介して前記ＮＭＯＳトランジスタのゲートに接続されたことを特徴とする請求項１又は請求項２に記載のレベルシフト回路。
【請求項４】
電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続した第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記第１のＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの前記ゲートと前記第２のＰＭＯＳトランジスタの前記ゲートとの間に接続された第１の抵抗と、当該第１の抵抗と前記第１のＰＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記電源端子に接続された第１の容量と、前記第１のＮＭＯＳトランジスタの前記ゲートと前記入力端子との間に一端が接続された第３の抵抗と、当該第３の抵抗と前記第１のＮＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記入力端子に接続された第２の容量と、ゲートが前記第１の抵抗及び前記第２のＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記電源端子に接続された第３のＰＭＯＳトランジスタと、ゲートが前記第３の抵抗の他端及び前記第３のＰＭＯＳトランジスタＰ３のドレインに接続され、ソースが前記接地端子に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタＮ２とを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴とするレベルシフト回路。
【請求項５】
振動子と、当該振動子に並列接続された発振回路と、当該発振回路の出力信号が入力され、その出力振幅をＶＤＤレベルまで持ち上げ、その出力波形を矩形波に整形して出力する請求項１乃至請求項４のいずれかに記載されたレベルシフト回路とを具備したことを特徴とする発振器。
【請求項１】
電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続したＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記ＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタとを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴とするレベルシフト回路。
【請求項２】
他の抵抗を介して前記ＮＭＯＳトランジスタのゲートにバイアス電圧を供給するバイアス回路を更に備えたことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記入力端子は、容量を介して前記ＮＭＯＳトランジスタのゲートに接続されたことを特徴とする請求項１又は請求項２に記載のレベルシフト回路。
【請求項４】
電源端子にソースを接続した第１のＰＭＯＳトランジスタと、接地端子にソースを接続した第１のＮＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタのドレインと前記第１のＮＭＯＳトランジスタのドレインとの接続点に接続された出力端子と、前記第１のＮＭＯＳトランジスタのゲートに接続された入力端子と、前記電源端子にソースを接続し、前記第１のＰＭＯＳトランジスタの前記ゲートにドレイン及びゲートを接続し、当該ドレインを第２の抵抗を介して接地端子に接続した第２のＰＭＯＳトランジスタと、前記第１のＰＭＯＳトランジスタの前記ゲートと前記第２のＰＭＯＳトランジスタの前記ゲートとの間に接続された第１の抵抗と、当該第１の抵抗と前記第１のＰＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記電源端子に接続された第１の容量と、前記第１のＮＭＯＳトランジスタの前記ゲートと前記入力端子との間に一端が接続された第３の抵抗と、当該第３の抵抗と前記第１のＮＭＯＳトランジスタの前記ゲートとの間に一端が接続され、他端が前記入力端子に接続された第２の容量と、ゲートが前記第１の抵抗及び前記第２のＰＭＯＳトランジスタのゲート及びドレインに接続され、ソースが前記電源端子に接続された第３のＰＭＯＳトランジスタと、ゲートが前記第３の抵抗の他端及び前記第３のＰＭＯＳトランジスタＰ３のドレインに接続され、ソースが前記接地端子に接続され、ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続された第２のＮＭＯＳトランジスタＮ２とを具備し、前記第１のＰＭＯＳトランジスタ及び前記第２のＰＭＯＳトランジスタは、カレントミラー回路を構成していることを特徴とするレベルシフト回路。
【請求項５】
振動子と、当該振動子に並列接続された発振回路と、当該発振回路の出力信号が入力され、その出力振幅をＶＤＤレベルまで持ち上げ、その出力波形を矩形波に整形して出力する請求項１乃至請求項４のいずれかに記載されたレベルシフト回路とを具備したことを特徴とする発振器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１１−１６６４６１（Ｐ２０１１−１６６４６１Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１０−２７１６２（Ｐ２０１０−２７１６２）
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２２年２月１０日（２０１０．２．１０）
【出願人】（３９０００９６６７）セイコーＮＰＣ株式会社 (161)
【Ｆターム（参考）】
[ Back to top ]