半導体集積回路
【課題】広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を図る。
【解決手段】クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。
【解決手段】クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願で言及する実施例は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の製造加工精度が向上するのに伴って、半導体基板上への回路の集積度が高くなり、また、様々な回路が同一の半導体チップに搭載されるようになってきている。
【０００３】
すなわち、例えば、クロック信号に同期して動作する回路と、そのクロック信号周波数の逓倍の周波数成分を持つ信号を処理する回路が、同一チップに搭載された半導体集積回路が提供されている。
【０００４】
ところで、ＣＭＯＳトランジスタで構成されたデジタル回路の電流消費の時間変動波は、クロック信号の立ち上がりエッジと立ち下がりエッジで鋭いピークを持つような波形になることが多い。
【０００５】
また、デジタル回路に電力を供給する電源線にはインピーダンスが存在することから、デジタル回路の電流変動は、チップに搭載されたデジタル回路の電源線の電位を変動させることになる。
【０００６】
さらに、同一チップに搭載されたデジタル回路の電源線と高周波回路の電源線は、ウエル間のｐｎ接合などにより容量性の結合となっているため、デジタル回路の電位変動は、高周波経路の電源電位変動を引き起こすことになる。
【０００７】
また、高周波回路の電源電位変動は、回路の特性を劣化させることになり、特に、信号周波数帯と同じ周波数成分の変動が与える影響が大きくなる。そして、前述したように、デジタル回路はクロック信号エッジでピークを持つことから、クロック信号周波数の高次の高調波成分を含む電位変動を引き起こすことになる。
【０００８】
具体的に、例えば、１ＧＨzのキャリア周波数ｆcを持つ無線通信の信号を送受信する高周波回路と、信号のエンコード／デコードを行うような２００ＭＨzのクロック信号周波数ｆckで動作するデジタル回路が、同一チップに搭載されることがある。
【０００９】
このとき、２００ＭＨzのクロック信号周波数ｆckの５倍の高調波の電源変動は、高周波回路における１ＧＨzのキャリア周波数ｆcの周波数帯と一致するため、信号にノイズを発生することになる。
【００１０】
ところで、従来、特定の周波数帯域の高周波ノイズを低減する半導体集積回路としては様々なものが提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第００／０６５６５１号パンフレット
【特許文献２】特開２０００−１９６４５１号公報
【特許文献３】特開平１０−１４３２７５号公報
【特許文献４】特開２００６−３９６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、従来、特定の周波数帯域の高周波ノイズを低減する半導体集積回路が提案されているが、それは、回路の消費電流波形の大きさがピークごとに等しくて電流波形の位相が正確に合わせられたときに、特定の周波数成分をゼロに削減するものである。
【００１３】
すなわち、回路の消費電流波形のピークの大きさが異なり、或いは、電流波形の位相が所望の値とずれると、高調波の周波数成分の電流値が大きくなってノイズ低減の効果は極端に小さくなる。
【００１４】
この出願は、広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【００１５】
一実施形態によれば、クロック信号に同期して動作する複数のデジタル回路を含む半導体集積回路が提供される。
【００１６】
前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号の一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎになっている。
【発明の効果】
【００１７】
開示の半導体集積回路は、広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】半導体集積回路の一例を示すブロック図である。
【図２】図１の半導体集積回路の動作を説明するための図(その１)である。
【図３】図１の半導体集積回路の動作を説明するための図(その２)である。
【図４】第１実施例の半導体集積回路を示すブロック図である。
【図５】図４の半導体集積回路の動作を説明するための図である。
【図６】図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その１)である。
【図７】図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その２)である。
【図８】第２実施例の半導体集積回路を示すブロック図である。
【図９】図８の半導体集積回路におけるＰＬＬ回路の一例を示すブロック図である。
【図１０】図９のＰＬＬ回路の動作を説明するための図である。
【図１１】第２実施例の半導体集積回路の効果を示す図(その１)である。
【図１２】第２実施例の半導体集積回路の効果を示す図(その２)である。
【図１３】第３実施例の半導体集積回路を示すブロック図である。
【発明を実施するための形態】
【００１９】
まず、実施例を詳述する前に、図１〜図３を参照して、半導体集積回路の一例における問題点を説明する。
【００２０】
図１は半導体集積回路の一例を示すブロック図であり、また、図２および図３は図１の半導体集積回路の動作を説明するための図である。図１において、参照符号１はデジタル回路を示している。
【００２１】
図１に示すデジタル回路１に対して図２(ａ)に示すようなクロック信号ＣＫを入力したとき、デジタル回路１に流れる電流Ｉは図２(ｂ)のようになり、また、デジタル回路１から発生する高調波は図３のようになる。
【００２２】
ここで、図２(ａ)に示されるように、クロック信号ＣＫの周期をＴckとし、そのデューティー比(クロック信号ＣＫの周期Ｔckに対する高電位期間の幅の比率)をαとする。
【００２３】
さらに、図２(ｂ)に示されるように、クロック信号ＣＫの立ち上がりエッジに同期して流れる電流をＩrとし、クロック信号ＣＫの立ち下がりエッジに同期して流れる電流をＩfとする。
【００２４】
図３(ａ)に示されるように、α＝0.5でＩf／Ｉr＝１のとき、クロック信号周波数(１／Ｔck)の奇数次の高調波はゼロになる。
【００２５】
しかしながら、図３(ｂ)に示すα＝0.5でＩf/Ｉr＝0.5のときや、図３(ｃ)に示すα＝0.45でＩf/Ｉr＝1のときには、奇数次の高調波成分も発生しているのが分かる。
【００２６】
このような高調波電流は、半導体基板を伝播して同一チップ内の高周波回路の特性を劣化させ、或いは、電源配線から空中に放射されて他の電子機器の性能を劣化させる恐れがある。
【００２７】
以下、添付図面を参照して、半導体集積回路の実施例を詳述する。
図４は第１実施例の半導体集積回路を示すブロック図であり、また、図５は図４の半導体集積回路の動作を説明するための図である。
【００２８】
図４において、参照符号２は位相制御回路を示し、また、１１および１２はデジタル回路を示している。さらに、参照符号Ｉ1は(第１)デジタル回路１１を流れる電流、Ｉ2は(第２)デジタル回路１２を流れる電流、そして、Ｉは両方のデジタル回路１１，１２を流れる電流(Ｉ＝Ｉ1＋Ｉ2)を示している。
【００２９】
図４および図５に示されるように、位相制御回路２は、クロック信号ＣＫを受け取って２つのクロック信号ＣＫaおよびＣＫbを出力する。
【００３０】
ここで、第１クロック信号ＣＫaは、第２クロック信号ＣＫbと周波数(クロック周期Ｔck)が等しく、立ち上がり位相がβだけ異なる信号となっている。なお、位相差βは、クロック周期Ｔckに対する第１および第２クロック信号ＣＫa，ＣＫbの立ち上がりタイミングの幅(差)の比率として表される。
【００３１】
従って、図５に示されるように、第１クロック信号ＣＫaと第２クロック信号ＣＫbの立ち上がりタイミングの幅(差)は、β＊Ｔckとして表される。
【００３２】
デジタル回路１１は、位相制御回路２からのクロック信号ＣＫaを受け取って動作し、また、デジタル回路１２は、位相制御回路２からのクロック信号ＣＫbを受け取って動作する。なお、図４において、デジタル回路１１および１２は、それぞれ１つ設けられているが複数であってもよいのはいうまでもない。
【００３３】
本第１実施例の半導体集積回路において、第１クロック信号ＣＫaと第２クロック信号ＣＫbの位相差βは、ｍ，ｎを自然数(１，２，３，…)として、ほぼ(２ｍ−１)／２ｎとなるようにする。
【００３４】
なお、ｎは、高調波の次数を示し、例えば、４次高調波成分の場合はｎ＝４、また、５次高調波成分の場合はｎ＝５、そして、６次高調波成分の場合はｎ＝６になる。
【００３５】
これにより、各電源線に流れる電流Ｉ，Ｉ1，Ｉ2は、図５に示されるような波形になる。ここで、電流Ｉは、フーリエ変換を用いて表すと、次の(式１)のようになる。なお、以下の各式において、Ａn〜Ｄnは、フーリエ変換の定数を示している。
【数１】
【００３６】
クロック信号ＣＫの周期Ｔckのｎ次の高調波成分は、Θ＝2πｎｔ／Ｔckとおくと、次の(式２)のようになる。
【数２】
【００３７】
ここで、α＝(２ｋ−１)／２ｎ，β＝(２ｍ−１)／２ｎを満たすようにすると、上記(式２)は、(式３)のようになり、ＡnとＢn、ＣnとＤnの差が小さいときにｎ次高調波成分を低減することができるのが分かる。なお、ある固定値nのもとで、ＡnはＩ1r、ＢnはＩ2r、ＣnはＩ1f、そして、ＤnはＩ2fに比例する。
【数３】
【００３８】
図６は図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その１)であり、(式２)を用いて、ｎ＝５のときの５次高調波成分(β＝0.1)を、図１の半導体集積回路(β＝０)と比較してプロットしたものである。
【００３９】
図６から明らかなように、図１の半導体集積回路のように、位相差を持たせない場合(β＝０)の場合、立ち上がりと立ち下がりの電流の比(Ｉ1f／Ｉ1r＝Ｂn／Ａn)が『１』の時は『０』になるが、『１』よりも小さくなるに従って高調波成分は増加する。
【００４０】
そこで、１周期の電流値時間積分は変えずに、Ｉr1とＩr2に電流波形を分割し、Ｉ1r：Ｉr2＝５：４となるように、位相差β＝0.1ずらすようにする。これにより、立ち上がりと立ち下がりの電流の比が異なっていても、位相差を持たない場合と比較して５次高調波の電流成分を約１０分の１程度に低減することが可能なのが分かる。
【００４１】
図７は図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その２)である。この図７は、デューティー比α、および、立ち上がりと立ち下がりの電流の比(Ｉ1f／Ｉ1r＝Ｂn／Ａn)が理想からずれたときの５次高調波成分の大きさを(式２)で計算した結果を表している。
【００４２】
図７(ａ)中の参照符号Ｒ１１に示されるように、β＝０(図１の半導体集積回路)の場合では、５次高調波成分の強度が0.1以下になる範囲は、非常に限られている。
【００４３】
これに対して、図７(ｂ) 中の参照符号Ｒ１２に示されるように、β＝0.1(第１実施例の半導体集積回路)の場合には、５次高調波成分の強度が0.1以下になる範囲が大きく広がっているのが分かる。
【００４４】
これは、例えば、半導体チップの製造ばらつき、或いは、温度や電源電圧が広い範囲で変動した場合でも、電流の高調波成分を抑止できることを意味している。
【００４５】
図８は第２実施例の半導体集積回路を示すブロック図であり、空中のＲＦ(Radio Frequency)電波(入力信号)をアンテナ３１で受信し、その信号を入力して画像信号を出力する半導体集積回路の例を示すものである。
【００４６】
図８に示されるように、本第２実施例の半導体集積回路において、アンテナ３１を介して入力されたＲＦ信号は、アンプ３２で増幅された後、復調回路３３で信号周波数帯域(ベースバンド)の信号に復調される。
【００４７】
ここで、アンプ３２および復調回路３３は、電源変動に影響を受けやすいでの他の回路(ＰＬＬ回路２０，ベースバンド処理回路110およびアプリケーション処理回路120)と外部電源が分離されている。
【００４８】
復調回路３３から出力された信号は、デジタルのベースバンド処理回路110に供給されて復号化などの処理が行われ、デジタルのアプリケーション処理回路120にデータが送られる。
【００４９】
アプリケーション処理回路120では、ベースバンド処理回路110からのデータを画像データに変換して半導体集積回路外部へ画像出力信号として出力する。
【００５０】
ところで、図８に示す半導体集積回路において、デジタルのベースバンド処理回路110およびアプリケーション処理回路120では、クロック信号に同期した大きな電流が流れる。すなわち、電源線のインピーダンスの影響により、例えば、両デジタル回路110, 120の低電位側の電源線の電位が変動する。
【００５１】
そして、このデジタルの低電位側の電源線は、例えば、半導体基板(チップ)における接合容量ＣPによって、アンプ３２および復調回路３３を含むアナログ電源の低電位側の電源線に容量接続され、高周波帯では電位変動が伝播する。この電位変動は、アンプ３２や復調回路３３の特性を劣化させることになる。
【００５２】
そこで、本第２実施例の半導体集積回路では、同一チップに搭載されているＰＬＬ回路２０から、第１実施例で説明した周波数が同じで位相差βが(２ｍ−１)／２ｎの２つのクロック信号ＣＫa, ＣＫbを出力するようになっている。
【００５３】
すなわち、第１クロック信号ＣＫaは、ベースバンド処理回路110に供給され、また、第２クロック信号ＣＫaは、アプリケーション処理回路120に供給され、それぞれのクロック信号に同期して回路を動作させるようになっている。
【００５４】
図９は図８の半導体集積回路におけるＰＬＬ回路の一例を示すブロック図であり、また、図１０は図９のＰＬＬ回路の動作を説明するための図である。
【００５５】
図９に示されるように、ＰＬＬ回路２０は、位相比較器201，ループフィルタ202，電圧制御発振器(ＶＣＯ)203およびアンドゲート241, 242を有する。
【００５６】
ＶＣＯ203は、縦列接続された複数段(Ｘ個：奇数個)のインバータ230よりなるリングオシレータと、ゲートにループフィルタ202からの制御信号が供給されたｐチャネル型ＭＯＳトランジスタ231を有する。
【００５７】
ＶＣＯ203のリングオシレータには、４個のノード(タップ)が設けられ、第１〜第４出力ＣＫa1, ＣＫa0, ＣＫb1, ＣＫb0が取り出されるようになっている。
【００５８】
位相比較器201は、クロック信号ＣＫおよびリングオシレータの第４出力ＣＫb0の位相を比較し、また、ループフィルタ202は、位相比較器201の出力から交流成分を取り除いてトランジスタ231のゲートに供給するようになっている。
【００５９】
ここで、アンドゲート241には、第１出力ＣＫa1および第２出力ＣＫa0が供給され、それらの論理積を取った信号が第１クロック信号ＣＫaとして出力される。
【００６０】
また、アンドゲート242には、第３出力ＣＫb1および第４出力ＣＫb0が供給され、それらの論理積を取った信号が第２クロック信号ＣＫbとして出力される。
【００６１】
図９に示されるように、ＶＣＯ203は、縦列接続されたＸ個のインバータを有する。ここで、第１出力ＣＫa1と第２出力ＣＫa0を出力するタップ間のインバータの個数および第３出力ＣＫb1と第４出力ＣＫb0を出力するタップ間のインバータの個数は、両方とも同じＹ個に設定されている。
【００６２】
また、第２出力ＣＫa0と第４出力ＣＫb0を出力するタップ間のインバータの個数は、Ｚ個に設定されている。そして、インバータ１個あたりの遅延をＤ0とすると、第１〜第４出力ＣＫa1, ＣＫa0, ＣＫb1, ＣＫb0並びに第１および第２クロック信号ＣＫa, ＣＫbは、図１０のような関係になる。
【００６３】
すなわち、図１０に示されるように、クロック信号ＣＫa,ＣＫb(ＣＫ)の周期は、Ｄ0＊２Ｘとなる。また、第１出力ＣＫa1は第２出力ＣＫa0よりもＤ0＊Ｙだけ早く動作(変化)するので、アンドゲート241の出力信号(第１クロック信号ＣＫa)は、高電位期間の幅がＤ0＊(Ｘ−Ｙ)となる。
【００６４】
さらに、第３出力ＣＫb1は第４出力ＣＫb0よりもＤ0＊Ｙだけ早く変化するので、アンドゲート242の出力信号(第２クロック信号ＣＫb)は、高電位期間の幅がＤ0＊(Ｘ−Ｙ)となる。そして、第１クロック信号ＣＫaと第２クロック信号ＣＫbの遅延差は、Ｄ0＊Ｚとなる。
【００６５】
図１１は、第２実施例の半導体集積回路の効果を示す図(その１)であり、６次高調波成分の強度を、デューティー比αと位相差βを軸にプロットした図である。ここで、α＝(Ｘ−Ｙ)／２Ｘ，β＝Ｚ／２Ｘ，Ｉ2f／Ｉ1r＝0.8，Ｉ1f／Ｉ1r＝0.8とする。
【００６６】
通常、クロック周期に対する立ち上がりから立ち下がりの幅(デューティー比)αは、通常、クロックサイクルの半分(0.5)である。しかしながら、図１１中の参照符号Ｒ２に示されるように、そのαの値を５／１２＝0.417とし、βを１／１２＝0.083とすることで、高調波成分を0.1以下にすることが可能なのが分かる。
【００６７】
また、図１１から明らかなように、αおよびβともに理想的な(２ｋ−１)／２ｎ，(２ｍ−１)／２ｎに完全に一致せずに、それらから多少ずれたところでも、0.1以下に抑えることが可能なのが分かる。
【００６８】
すなわち、αおよびβは、(２ｋ−１)／２ｎおよび(２ｍ−１)／２ｎに完全に一致しなくともほぼ一致すれば、高調波成分を低減することができる。
【００６９】
図１２は第２実施例の半導体集積回路の効果を示す図(その２)であり、次数の異なる高調波の強度の分布を示すものである。
【００７０】
ここで、図１２(ａ)は５次高調波成分の強度、図１２(ｂ)は７次高調波成分の強度、図１２(ｃ)は８次高調波成分の強度、そして、図１２(ｄ)は９次高調波成分の強度を、デューティー比αと位相差βを軸にプロットしたものである。
【００７１】
図１２に示されるように、α，βが(２ｋ−１)／２ｎ，(２ｍ−１)／２ｎに完全に一致しなくとも高調波成分低減の効果が発揮されるのは、上述した６次高調波に限定されるものではなく、５次および７〜９次高調波に対しても同様に効果があるのが分かる。
【００７２】
すなわち、５次および７〜９次高調波成分の強度に関して、αおよびβが、(２ｋ−１)／２ｎおよび(２ｍ−１)／２ｎに完全に一致しなくても、高調波成分低減の効果が発揮されるのが分かる。
【００７３】
具体的に、図１２(ａ)〜図１２(ｄ)中の参照符号Ｒａ〜Ｒｄに示されるように、各次の高調波成分の強度は、例えば、(２ｋ−１)／２ｎ±１／４ｎおよび(２ｍ−１)／２ｎ±１／４ｎ程度であれば、0.1程度以下に低減することができるのが分かる。
【００７４】
このように、本第２実施例の半導体集積回路によれば、広い範囲で高調波電流成分を低減することができ、アンプ３２および復調回路３３の特性への影響を小さくすることが可能になる。
【００７５】
図１３は第３実施例の半導体集積回路を示すブロック図であり、クロック信号に同期して動作するｎ個のデジタル回路101〜10nを有する半導体集積回路の例を示すものである。
【００７６】
図１３に示されるように、本第３実施例の半導体集積回路は、デジタル回路101〜10n，ＰＬＬ回路200，クロック制御回路300，セレクタ401〜40nおよびアンドゲート501〜50nを有する。
【００７７】
ＰＬＬ回路200は、第２実施例のＰＬＬ回路２０と同様に、クロック信号ＣＫを受け取って第１および第２クロック信号ＣＫaおよびＣＫbを生成し、セレクタ401〜40nに出力する。
【００７８】
セレクタ401〜40nには、クロック制御回路300からの制御信号Ｓ1〜Ｓnが供給され、それぞれ第１または第２クロック信号ＣＫa，ＣＫbの一方を選択し、クロック信号ＣＫ1〜ＣＫnとしてアンドゲート501〜50nの一方の入力端子に供給するようになっている。
【００７９】
アンドゲート501〜50nの他方の入力端子には、それぞれイネーブル信号ＥＮ1〜ＥＮnが供給され、デジタル回路101〜10nに供給されるアンドゲート501〜50nの出力信号を制御するようになっている。なお、イネーブル信号ＥＮ1〜ＥＮnは、クロック制御回路300にも供給されている。
【００８０】
すなわち、例えば、各セレクタ401〜40nは、制御信号Ｓ1〜Ｓnが『１』のときクロック信号ＣＫ1〜ＣＫnとして第１クロック信号ＣＫaを選択し、制御信号Ｓ1〜Ｓnが『０』のときクロック信号ＣＫ1〜ＣＫnとして第２クロック信号ＣＫbを選択する。
【００８１】
ここで、第１および第２クロック信号ＣＫa，ＣＫbのデューティー比αが(２ｋ−１)／２ｎを満たし、また、第１および第２クロック信号ＣＫa，ＣＫbの位相差βが(２ｍ−１)／２ｎを満たしているとする（なお、ｋ，ｍ，ｎは自然数）。
【００８２】
このとき、任意のイネーブル信号ＥＮiおよび制御信号Ｓiがともに『１』のとき、対応するデジタル回路10iには第１クロック信号ＣＫaが供給され、その第１クロック信号ＣＫaの立ち上がりと立ち下がりタイミングに同期した電流が流れる。
【００８３】
また、任意のイネーブル信号ＥＮiが『１』で制御信号Ｓiが『０』のとき、対応するデジタル回路10iには第２クロック信号ＣＫbが供給され、その第２クロック信号ＣＫbの立ち上がりと立ち下がりタイミングに同期した電流が流れる。
【００８４】
デジタル回路10iの電流の立ち上がり、もしくは、立ち下がりに同期して流れる電流のピーク値をＩiとし、次の(式４)を満たすようにイネーブル信号ＥＮ1〜ＥＮnからＳiを生成する。
【数４】
【００８５】
これにより、第１クロック信号ＣＫaの立ち上がりと立ち下がりに同期した電流と、第１クロック信号ＣＫbの立ち上がりと立ち下がりに同期した電流が等しくなる。その結果、高調波電流成分を削減する効果が最も大きくなり、全デジタル回路に流れる電流波形の高調波成分を最も小さくすることが可能になる。
【００８６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
クロック信号に同期して動作する複数のデジタル回路を含む半導体集積回路であって、
前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号の一方を受け取り、
前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【００８７】
（付記２）
付記１に記載の半導体集積回路において、
前記第１および第２クロック信号のデューティー比は、ｋを自然数として、ほぼ［２ｋ−１］／２ｎであることを特徴とする半導体集積回路。
【００８８】
（付記３）
付記２に記載の半導体集積回路において、さらに、
４個所のノードを第１〜第４出力とするリング状の発振器を有し、
前記第１クロック信号は、前記第１および第２出力から生成され、
前記第２クロック信号は、前記第３および第４出力から生成されることを特徴とする半導体集積回路。
【００８９】
（付記４）
付記３に記載の半導体集積回路において、
前記第１および第２出力の位相差と前記第３および第４出力の位相差は同じで、当該位相差は、ほぼ［２ｋ−１］／２ｎであり、
前記第１および第３出力の位相差は、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【００９０】
（付記５）
付記２または３に記載の半導体集積回路において、
該半導体集積回路は、ＰＬＬ回路を有し、
該ＰＬＬ回路は、
前記クロック信号および前記第４出力の位相を比較する位相比較器と、
該位相比較器の出力から交流成分を取り除くループフィルタと、
該ループフィルタの出力電圧に応じた発振周波数の信号を生成する前記発振器と、を有することを特徴とする半導体集積回路。
【００９１】
（付記６）
付記２〜５のいずれか１項に記載の半導体集積回路において、
前記第１および第２クロック信号のデューティー比［２ｋ−１］／２ｎは、±１／４ｎの誤差を含むことを特徴とする半導体集積回路。
【００９２】
（付記７）
付記１〜６のいずれか１項に記載の半導体集積回路において、
前記第１および第２クロック信号の位相差［２ｍ−１］／２ｎは、±１／４ｎの誤差を含むことを特徴とする半導体集積回路。
【００９３】
（付記８）
付記１〜７のいずれか１項に記載の半導体集積回路において、
前記複数のデジタル回路は、３個以上のデジタル回路であり、
前記半導体集積回路は、さらに、前記各デジタル回路に対して、制御信号に応じて前記第１および第２クロック信号を選択して供給する選択回路を有することを特徴とする半導体集積回路。
【００９４】
（付記９）
付記８に記載の半導体集積回路において、さらに、
前記各デジタル回路のイネーブル信号および前記選択回路で選択された前記第１または第２クロック信号の論理を取って前記各デジタル回路に供給する論理ゲートを有することを特徴とする半導体集積回路。
【００９５】
（付記１０）
付記１〜９のいずれか１項に記載の半導体集積回路において、
前記第１クロック信号が前記デジタル回路を流れる第１電流、および、前記第２クロック信号が前記デジタル回路を流れる第２電流は、ほぼ等しい値であることを特徴とする半導体集積回路。
【符号の説明】
【００９６】
１，１１，１２，101〜10n デジタル回路
２ 位相制御回路
２０，200 ＰＬＬ回路
３１ アンテナ
３２ アンプ
３３ 復調回路
110 ベースバンド処理回路
120 アプリケーション処理回路
201 位相比較回路
202 ループフィルタ
203 電圧制御発振器(ＶＣＯ)
300 クロック制御回路
401〜40n セレクタ
【技術分野】
【０００１】
この出願で言及する実施例は、半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の製造加工精度が向上するのに伴って、半導体基板上への回路の集積度が高くなり、また、様々な回路が同一の半導体チップに搭載されるようになってきている。
【０００３】
すなわち、例えば、クロック信号に同期して動作する回路と、そのクロック信号周波数の逓倍の周波数成分を持つ信号を処理する回路が、同一チップに搭載された半導体集積回路が提供されている。
【０００４】
ところで、ＣＭＯＳトランジスタで構成されたデジタル回路の電流消費の時間変動波は、クロック信号の立ち上がりエッジと立ち下がりエッジで鋭いピークを持つような波形になることが多い。
【０００５】
また、デジタル回路に電力を供給する電源線にはインピーダンスが存在することから、デジタル回路の電流変動は、チップに搭載されたデジタル回路の電源線の電位を変動させることになる。
【０００６】
さらに、同一チップに搭載されたデジタル回路の電源線と高周波回路の電源線は、ウエル間のｐｎ接合などにより容量性の結合となっているため、デジタル回路の電位変動は、高周波経路の電源電位変動を引き起こすことになる。
【０００７】
また、高周波回路の電源電位変動は、回路の特性を劣化させることになり、特に、信号周波数帯と同じ周波数成分の変動が与える影響が大きくなる。そして、前述したように、デジタル回路はクロック信号エッジでピークを持つことから、クロック信号周波数の高次の高調波成分を含む電位変動を引き起こすことになる。
【０００８】
具体的に、例えば、１ＧＨzのキャリア周波数ｆcを持つ無線通信の信号を送受信する高周波回路と、信号のエンコード／デコードを行うような２００ＭＨzのクロック信号周波数ｆckで動作するデジタル回路が、同一チップに搭載されることがある。
【０００９】
このとき、２００ＭＨzのクロック信号周波数ｆckの５倍の高調波の電源変動は、高周波回路における１ＧＨzのキャリア周波数ｆcの周波数帯と一致するため、信号にノイズを発生することになる。
【００１０】
ところで、従来、特定の周波数帯域の高周波ノイズを低減する半導体集積回路としては様々なものが提案されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】国際公開第００／０６５６５１号パンフレット
【特許文献２】特開２０００−１９６４５１号公報
【特許文献３】特開平１０−１４３２７５号公報
【特許文献４】特開２００６−３９６９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したように、従来、特定の周波数帯域の高周波ノイズを低減する半導体集積回路が提案されているが、それは、回路の消費電流波形の大きさがピークごとに等しくて電流波形の位相が正確に合わせられたときに、特定の周波数成分をゼロに削減するものである。
【００１３】
すなわち、回路の消費電流波形のピークの大きさが異なり、或いは、電流波形の位相が所望の値とずれると、高調波の周波数成分の電流値が大きくなってノイズ低減の効果は極端に小さくなる。
【００１４】
この出願は、広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできる半導体集積回路の提供を目的とする。
【課題を解決するための手段】
【００１５】
一実施形態によれば、クロック信号に同期して動作する複数のデジタル回路を含む半導体集積回路が提供される。
【００１６】
前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号の一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎになっている。
【発明の効果】
【００１７】
開示の半導体集積回路は、広い周波数範囲で高調波電流成分を削減して高周波ノイズを低減することのできるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】半導体集積回路の一例を示すブロック図である。
【図２】図１の半導体集積回路の動作を説明するための図(その１)である。
【図３】図１の半導体集積回路の動作を説明するための図(その２)である。
【図４】第１実施例の半導体集積回路を示すブロック図である。
【図５】図４の半導体集積回路の動作を説明するための図である。
【図６】図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その１)である。
【図７】図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その２)である。
【図８】第２実施例の半導体集積回路を示すブロック図である。
【図９】図８の半導体集積回路におけるＰＬＬ回路の一例を示すブロック図である。
【図１０】図９のＰＬＬ回路の動作を説明するための図である。
【図１１】第２実施例の半導体集積回路の効果を示す図(その１)である。
【図１２】第２実施例の半導体集積回路の効果を示す図(その２)である。
【図１３】第３実施例の半導体集積回路を示すブロック図である。
【発明を実施するための形態】
【００１９】
まず、実施例を詳述する前に、図１〜図３を参照して、半導体集積回路の一例における問題点を説明する。
【００２０】
図１は半導体集積回路の一例を示すブロック図であり、また、図２および図３は図１の半導体集積回路の動作を説明するための図である。図１において、参照符号１はデジタル回路を示している。
【００２１】
図１に示すデジタル回路１に対して図２(ａ)に示すようなクロック信号ＣＫを入力したとき、デジタル回路１に流れる電流Ｉは図２(ｂ)のようになり、また、デジタル回路１から発生する高調波は図３のようになる。
【００２２】
ここで、図２(ａ)に示されるように、クロック信号ＣＫの周期をＴckとし、そのデューティー比(クロック信号ＣＫの周期Ｔckに対する高電位期間の幅の比率)をαとする。
【００２３】
さらに、図２(ｂ)に示されるように、クロック信号ＣＫの立ち上がりエッジに同期して流れる電流をＩrとし、クロック信号ＣＫの立ち下がりエッジに同期して流れる電流をＩfとする。
【００２４】
図３(ａ)に示されるように、α＝0.5でＩf／Ｉr＝１のとき、クロック信号周波数(１／Ｔck)の奇数次の高調波はゼロになる。
【００２５】
しかしながら、図３(ｂ)に示すα＝0.5でＩf/Ｉr＝0.5のときや、図３(ｃ)に示すα＝0.45でＩf/Ｉr＝1のときには、奇数次の高調波成分も発生しているのが分かる。
【００２６】
このような高調波電流は、半導体基板を伝播して同一チップ内の高周波回路の特性を劣化させ、或いは、電源配線から空中に放射されて他の電子機器の性能を劣化させる恐れがある。
【００２７】
以下、添付図面を参照して、半導体集積回路の実施例を詳述する。
図４は第１実施例の半導体集積回路を示すブロック図であり、また、図５は図４の半導体集積回路の動作を説明するための図である。
【００２８】
図４において、参照符号２は位相制御回路を示し、また、１１および１２はデジタル回路を示している。さらに、参照符号Ｉ1は(第１)デジタル回路１１を流れる電流、Ｉ2は(第２)デジタル回路１２を流れる電流、そして、Ｉは両方のデジタル回路１１，１２を流れる電流(Ｉ＝Ｉ1＋Ｉ2)を示している。
【００２９】
図４および図５に示されるように、位相制御回路２は、クロック信号ＣＫを受け取って２つのクロック信号ＣＫaおよびＣＫbを出力する。
【００３０】
ここで、第１クロック信号ＣＫaは、第２クロック信号ＣＫbと周波数(クロック周期Ｔck)が等しく、立ち上がり位相がβだけ異なる信号となっている。なお、位相差βは、クロック周期Ｔckに対する第１および第２クロック信号ＣＫa，ＣＫbの立ち上がりタイミングの幅(差)の比率として表される。
【００３１】
従って、図５に示されるように、第１クロック信号ＣＫaと第２クロック信号ＣＫbの立ち上がりタイミングの幅(差)は、β＊Ｔckとして表される。
【００３２】
デジタル回路１１は、位相制御回路２からのクロック信号ＣＫaを受け取って動作し、また、デジタル回路１２は、位相制御回路２からのクロック信号ＣＫbを受け取って動作する。なお、図４において、デジタル回路１１および１２は、それぞれ１つ設けられているが複数であってもよいのはいうまでもない。
【００３３】
本第１実施例の半導体集積回路において、第１クロック信号ＣＫaと第２クロック信号ＣＫbの位相差βは、ｍ，ｎを自然数(１，２，３，…)として、ほぼ(２ｍ−１)／２ｎとなるようにする。
【００３４】
なお、ｎは、高調波の次数を示し、例えば、４次高調波成分の場合はｎ＝４、また、５次高調波成分の場合はｎ＝５、そして、６次高調波成分の場合はｎ＝６になる。
【００３５】
これにより、各電源線に流れる電流Ｉ，Ｉ1，Ｉ2は、図５に示されるような波形になる。ここで、電流Ｉは、フーリエ変換を用いて表すと、次の(式１)のようになる。なお、以下の各式において、Ａn〜Ｄnは、フーリエ変換の定数を示している。
【数１】
【００３６】
クロック信号ＣＫの周期Ｔckのｎ次の高調波成分は、Θ＝2πｎｔ／Ｔckとおくと、次の(式２)のようになる。
【数２】
【００３７】
ここで、α＝(２ｋ−１)／２ｎ，β＝(２ｍ−１)／２ｎを満たすようにすると、上記(式２)は、(式３)のようになり、ＡnとＢn、ＣnとＤnの差が小さいときにｎ次高調波成分を低減することができるのが分かる。なお、ある固定値nのもとで、ＡnはＩ1r、ＢnはＩ2r、ＣnはＩ1f、そして、ＤnはＩ2fに比例する。
【数３】
【００３８】
図６は図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その１)であり、(式２)を用いて、ｎ＝５のときの５次高調波成分(β＝0.1)を、図１の半導体集積回路(β＝０)と比較してプロットしたものである。
【００３９】
図６から明らかなように、図１の半導体集積回路のように、位相差を持たせない場合(β＝０)の場合、立ち上がりと立ち下がりの電流の比(Ｉ1f／Ｉ1r＝Ｂn／Ａn)が『１』の時は『０』になるが、『１』よりも小さくなるに従って高調波成分は増加する。
【００４０】
そこで、１周期の電流値時間積分は変えずに、Ｉr1とＩr2に電流波形を分割し、Ｉ1r：Ｉr2＝５：４となるように、位相差β＝0.1ずらすようにする。これにより、立ち上がりと立ち下がりの電流の比が異なっていても、位相差を持たない場合と比較して５次高調波の電流成分を約１０分の１程度に低減することが可能なのが分かる。
【００４１】
図７は図４の半導体集積回路の効果を図１の半導体集積回路のものと比較して示す図(その２)である。この図７は、デューティー比α、および、立ち上がりと立ち下がりの電流の比(Ｉ1f／Ｉ1r＝Ｂn／Ａn)が理想からずれたときの５次高調波成分の大きさを(式２)で計算した結果を表している。
【００４２】
図７(ａ)中の参照符号Ｒ１１に示されるように、β＝０(図１の半導体集積回路)の場合では、５次高調波成分の強度が0.1以下になる範囲は、非常に限られている。
【００４３】
これに対して、図７(ｂ) 中の参照符号Ｒ１２に示されるように、β＝0.1(第１実施例の半導体集積回路)の場合には、５次高調波成分の強度が0.1以下になる範囲が大きく広がっているのが分かる。
【００４４】
これは、例えば、半導体チップの製造ばらつき、或いは、温度や電源電圧が広い範囲で変動した場合でも、電流の高調波成分を抑止できることを意味している。
【００４５】
図８は第２実施例の半導体集積回路を示すブロック図であり、空中のＲＦ(Radio Frequency)電波(入力信号)をアンテナ３１で受信し、その信号を入力して画像信号を出力する半導体集積回路の例を示すものである。
【００４６】
図８に示されるように、本第２実施例の半導体集積回路において、アンテナ３１を介して入力されたＲＦ信号は、アンプ３２で増幅された後、復調回路３３で信号周波数帯域(ベースバンド)の信号に復調される。
【００４７】
ここで、アンプ３２および復調回路３３は、電源変動に影響を受けやすいでの他の回路(ＰＬＬ回路２０，ベースバンド処理回路110およびアプリケーション処理回路120)と外部電源が分離されている。
【００４８】
復調回路３３から出力された信号は、デジタルのベースバンド処理回路110に供給されて復号化などの処理が行われ、デジタルのアプリケーション処理回路120にデータが送られる。
【００４９】
アプリケーション処理回路120では、ベースバンド処理回路110からのデータを画像データに変換して半導体集積回路外部へ画像出力信号として出力する。
【００５０】
ところで、図８に示す半導体集積回路において、デジタルのベースバンド処理回路110およびアプリケーション処理回路120では、クロック信号に同期した大きな電流が流れる。すなわち、電源線のインピーダンスの影響により、例えば、両デジタル回路110, 120の低電位側の電源線の電位が変動する。
【００５１】
そして、このデジタルの低電位側の電源線は、例えば、半導体基板(チップ)における接合容量ＣPによって、アンプ３２および復調回路３３を含むアナログ電源の低電位側の電源線に容量接続され、高周波帯では電位変動が伝播する。この電位変動は、アンプ３２や復調回路３３の特性を劣化させることになる。
【００５２】
そこで、本第２実施例の半導体集積回路では、同一チップに搭載されているＰＬＬ回路２０から、第１実施例で説明した周波数が同じで位相差βが(２ｍ−１)／２ｎの２つのクロック信号ＣＫa, ＣＫbを出力するようになっている。
【００５３】
すなわち、第１クロック信号ＣＫaは、ベースバンド処理回路110に供給され、また、第２クロック信号ＣＫaは、アプリケーション処理回路120に供給され、それぞれのクロック信号に同期して回路を動作させるようになっている。
【００５４】
図９は図８の半導体集積回路におけるＰＬＬ回路の一例を示すブロック図であり、また、図１０は図９のＰＬＬ回路の動作を説明するための図である。
【００５５】
図９に示されるように、ＰＬＬ回路２０は、位相比較器201，ループフィルタ202，電圧制御発振器(ＶＣＯ)203およびアンドゲート241, 242を有する。
【００５６】
ＶＣＯ203は、縦列接続された複数段(Ｘ個：奇数個)のインバータ230よりなるリングオシレータと、ゲートにループフィルタ202からの制御信号が供給されたｐチャネル型ＭＯＳトランジスタ231を有する。
【００５７】
ＶＣＯ203のリングオシレータには、４個のノード(タップ)が設けられ、第１〜第４出力ＣＫa1, ＣＫa0, ＣＫb1, ＣＫb0が取り出されるようになっている。
【００５８】
位相比較器201は、クロック信号ＣＫおよびリングオシレータの第４出力ＣＫb0の位相を比較し、また、ループフィルタ202は、位相比較器201の出力から交流成分を取り除いてトランジスタ231のゲートに供給するようになっている。
【００５９】
ここで、アンドゲート241には、第１出力ＣＫa1および第２出力ＣＫa0が供給され、それらの論理積を取った信号が第１クロック信号ＣＫaとして出力される。
【００６０】
また、アンドゲート242には、第３出力ＣＫb1および第４出力ＣＫb0が供給され、それらの論理積を取った信号が第２クロック信号ＣＫbとして出力される。
【００６１】
図９に示されるように、ＶＣＯ203は、縦列接続されたＸ個のインバータを有する。ここで、第１出力ＣＫa1と第２出力ＣＫa0を出力するタップ間のインバータの個数および第３出力ＣＫb1と第４出力ＣＫb0を出力するタップ間のインバータの個数は、両方とも同じＹ個に設定されている。
【００６２】
また、第２出力ＣＫa0と第４出力ＣＫb0を出力するタップ間のインバータの個数は、Ｚ個に設定されている。そして、インバータ１個あたりの遅延をＤ0とすると、第１〜第４出力ＣＫa1, ＣＫa0, ＣＫb1, ＣＫb0並びに第１および第２クロック信号ＣＫa, ＣＫbは、図１０のような関係になる。
【００６３】
すなわち、図１０に示されるように、クロック信号ＣＫa,ＣＫb(ＣＫ)の周期は、Ｄ0＊２Ｘとなる。また、第１出力ＣＫa1は第２出力ＣＫa0よりもＤ0＊Ｙだけ早く動作(変化)するので、アンドゲート241の出力信号(第１クロック信号ＣＫa)は、高電位期間の幅がＤ0＊(Ｘ−Ｙ)となる。
【００６４】
さらに、第３出力ＣＫb1は第４出力ＣＫb0よりもＤ0＊Ｙだけ早く変化するので、アンドゲート242の出力信号(第２クロック信号ＣＫb)は、高電位期間の幅がＤ0＊(Ｘ−Ｙ)となる。そして、第１クロック信号ＣＫaと第２クロック信号ＣＫbの遅延差は、Ｄ0＊Ｚとなる。
【００６５】
図１１は、第２実施例の半導体集積回路の効果を示す図(その１)であり、６次高調波成分の強度を、デューティー比αと位相差βを軸にプロットした図である。ここで、α＝(Ｘ−Ｙ)／２Ｘ，β＝Ｚ／２Ｘ，Ｉ2f／Ｉ1r＝0.8，Ｉ1f／Ｉ1r＝0.8とする。
【００６６】
通常、クロック周期に対する立ち上がりから立ち下がりの幅(デューティー比)αは、通常、クロックサイクルの半分(0.5)である。しかしながら、図１１中の参照符号Ｒ２に示されるように、そのαの値を５／１２＝0.417とし、βを１／１２＝0.083とすることで、高調波成分を0.1以下にすることが可能なのが分かる。
【００６７】
また、図１１から明らかなように、αおよびβともに理想的な(２ｋ−１)／２ｎ，(２ｍ−１)／２ｎに完全に一致せずに、それらから多少ずれたところでも、0.1以下に抑えることが可能なのが分かる。
【００６８】
すなわち、αおよびβは、(２ｋ−１)／２ｎおよび(２ｍ−１)／２ｎに完全に一致しなくともほぼ一致すれば、高調波成分を低減することができる。
【００６９】
図１２は第２実施例の半導体集積回路の効果を示す図(その２)であり、次数の異なる高調波の強度の分布を示すものである。
【００７０】
ここで、図１２(ａ)は５次高調波成分の強度、図１２(ｂ)は７次高調波成分の強度、図１２(ｃ)は８次高調波成分の強度、そして、図１２(ｄ)は９次高調波成分の強度を、デューティー比αと位相差βを軸にプロットしたものである。
【００７１】
図１２に示されるように、α，βが(２ｋ−１)／２ｎ，(２ｍ−１)／２ｎに完全に一致しなくとも高調波成分低減の効果が発揮されるのは、上述した６次高調波に限定されるものではなく、５次および７〜９次高調波に対しても同様に効果があるのが分かる。
【００７２】
すなわち、５次および７〜９次高調波成分の強度に関して、αおよびβが、(２ｋ−１)／２ｎおよび(２ｍ−１)／２ｎに完全に一致しなくても、高調波成分低減の効果が発揮されるのが分かる。
【００７３】
具体的に、図１２(ａ)〜図１２(ｄ)中の参照符号Ｒａ〜Ｒｄに示されるように、各次の高調波成分の強度は、例えば、(２ｋ−１)／２ｎ±１／４ｎおよび(２ｍ−１)／２ｎ±１／４ｎ程度であれば、0.1程度以下に低減することができるのが分かる。
【００７４】
このように、本第２実施例の半導体集積回路によれば、広い範囲で高調波電流成分を低減することができ、アンプ３２および復調回路３３の特性への影響を小さくすることが可能になる。
【００７５】
図１３は第３実施例の半導体集積回路を示すブロック図であり、クロック信号に同期して動作するｎ個のデジタル回路101〜10nを有する半導体集積回路の例を示すものである。
【００７６】
図１３に示されるように、本第３実施例の半導体集積回路は、デジタル回路101〜10n，ＰＬＬ回路200，クロック制御回路300，セレクタ401〜40nおよびアンドゲート501〜50nを有する。
【００７７】
ＰＬＬ回路200は、第２実施例のＰＬＬ回路２０と同様に、クロック信号ＣＫを受け取って第１および第２クロック信号ＣＫaおよびＣＫbを生成し、セレクタ401〜40nに出力する。
【００７８】
セレクタ401〜40nには、クロック制御回路300からの制御信号Ｓ1〜Ｓnが供給され、それぞれ第１または第２クロック信号ＣＫa，ＣＫbの一方を選択し、クロック信号ＣＫ1〜ＣＫnとしてアンドゲート501〜50nの一方の入力端子に供給するようになっている。
【００７９】
アンドゲート501〜50nの他方の入力端子には、それぞれイネーブル信号ＥＮ1〜ＥＮnが供給され、デジタル回路101〜10nに供給されるアンドゲート501〜50nの出力信号を制御するようになっている。なお、イネーブル信号ＥＮ1〜ＥＮnは、クロック制御回路300にも供給されている。
【００８０】
すなわち、例えば、各セレクタ401〜40nは、制御信号Ｓ1〜Ｓnが『１』のときクロック信号ＣＫ1〜ＣＫnとして第１クロック信号ＣＫaを選択し、制御信号Ｓ1〜Ｓnが『０』のときクロック信号ＣＫ1〜ＣＫnとして第２クロック信号ＣＫbを選択する。
【００８１】
ここで、第１および第２クロック信号ＣＫa，ＣＫbのデューティー比αが(２ｋ−１)／２ｎを満たし、また、第１および第２クロック信号ＣＫa，ＣＫbの位相差βが(２ｍ−１)／２ｎを満たしているとする（なお、ｋ，ｍ，ｎは自然数）。
【００８２】
このとき、任意のイネーブル信号ＥＮiおよび制御信号Ｓiがともに『１』のとき、対応するデジタル回路10iには第１クロック信号ＣＫaが供給され、その第１クロック信号ＣＫaの立ち上がりと立ち下がりタイミングに同期した電流が流れる。
【００８３】
また、任意のイネーブル信号ＥＮiが『１』で制御信号Ｓiが『０』のとき、対応するデジタル回路10iには第２クロック信号ＣＫbが供給され、その第２クロック信号ＣＫbの立ち上がりと立ち下がりタイミングに同期した電流が流れる。
【００８４】
デジタル回路10iの電流の立ち上がり、もしくは、立ち下がりに同期して流れる電流のピーク値をＩiとし、次の(式４)を満たすようにイネーブル信号ＥＮ1〜ＥＮnからＳiを生成する。
【数４】
【００８５】
これにより、第１クロック信号ＣＫaの立ち上がりと立ち下がりに同期した電流と、第１クロック信号ＣＫbの立ち上がりと立ち下がりに同期した電流が等しくなる。その結果、高調波電流成分を削減する効果が最も大きくなり、全デジタル回路に流れる電流波形の高調波成分を最も小さくすることが可能になる。
【００８６】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
クロック信号に同期して動作する複数のデジタル回路を含む半導体集積回路であって、
前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号の一方を受け取り、
前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【００８７】
（付記２）
付記１に記載の半導体集積回路において、
前記第１および第２クロック信号のデューティー比は、ｋを自然数として、ほぼ［２ｋ−１］／２ｎであることを特徴とする半導体集積回路。
【００８８】
（付記３）
付記２に記載の半導体集積回路において、さらに、
４個所のノードを第１〜第４出力とするリング状の発振器を有し、
前記第１クロック信号は、前記第１および第２出力から生成され、
前記第２クロック信号は、前記第３および第４出力から生成されることを特徴とする半導体集積回路。
【００８９】
（付記４）
付記３に記載の半導体集積回路において、
前記第１および第２出力の位相差と前記第３および第４出力の位相差は同じで、当該位相差は、ほぼ［２ｋ−１］／２ｎであり、
前記第１および第３出力の位相差は、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【００９０】
（付記５）
付記２または３に記載の半導体集積回路において、
該半導体集積回路は、ＰＬＬ回路を有し、
該ＰＬＬ回路は、
前記クロック信号および前記第４出力の位相を比較する位相比較器と、
該位相比較器の出力から交流成分を取り除くループフィルタと、
該ループフィルタの出力電圧に応じた発振周波数の信号を生成する前記発振器と、を有することを特徴とする半導体集積回路。
【００９１】
（付記６）
付記２〜５のいずれか１項に記載の半導体集積回路において、
前記第１および第２クロック信号のデューティー比［２ｋ−１］／２ｎは、±１／４ｎの誤差を含むことを特徴とする半導体集積回路。
【００９２】
（付記７）
付記１〜６のいずれか１項に記載の半導体集積回路において、
前記第１および第２クロック信号の位相差［２ｍ−１］／２ｎは、±１／４ｎの誤差を含むことを特徴とする半導体集積回路。
【００９３】
（付記８）
付記１〜７のいずれか１項に記載の半導体集積回路において、
前記複数のデジタル回路は、３個以上のデジタル回路であり、
前記半導体集積回路は、さらに、前記各デジタル回路に対して、制御信号に応じて前記第１および第２クロック信号を選択して供給する選択回路を有することを特徴とする半導体集積回路。
【００９４】
（付記９）
付記８に記載の半導体集積回路において、さらに、
前記各デジタル回路のイネーブル信号および前記選択回路で選択された前記第１または第２クロック信号の論理を取って前記各デジタル回路に供給する論理ゲートを有することを特徴とする半導体集積回路。
【００９５】
（付記１０）
付記１〜９のいずれか１項に記載の半導体集積回路において、
前記第１クロック信号が前記デジタル回路を流れる第１電流、および、前記第２クロック信号が前記デジタル回路を流れる第２電流は、ほぼ等しい値であることを特徴とする半導体集積回路。
【符号の説明】
【００９６】
１，１１，１２，101〜10n デジタル回路
２ 位相制御回路
２０，200 ＰＬＬ回路
３１ アンテナ
３２ アンプ
３３ 復調回路
110 ベースバンド処理回路
120 アプリケーション処理回路
201 位相比較回路
202 ループフィルタ
203 電圧制御発振器(ＶＣＯ)
300 クロック制御回路
401〜40n セレクタ
【特許請求の範囲】
【請求項１】
クロック信号に同期して動作する複数のデジタル回路を含む半導体集積回路であって、
前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号の一方を受け取り、
前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第１および第２クロック信号のデューティー比は、ｋを自然数として、ほぼ［２ｋ−１］／２ｎであることを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、さらに、
４個所のノードを第１〜第４出力とするリング状の発振器を有し、
前記第１クロック信号は、前記第１および第２出力から生成され、
前記第２クロック信号は、前記第３および第４出力から生成されることを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記第１および第２出力の位相差と前記第３および第４出力の位相差は同じで、当該位相差は、ほぼ［２ｋ−１］／２ｎであり、
前記第１および第３出力の位相差は、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路において、
前記複数のデジタル回路は、３個以上のデジタル回路であり、
前記半導体集積回路は、さらに、前記各デジタル回路に対して、制御信号に応じて前記第１および第２クロック信号を選択して供給する選択回路を有することを特徴とする半導体集積回路。
【請求項１】
クロック信号に同期して動作する複数のデジタル回路を含む半導体集積回路であって、
前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号の一方を受け取り、
前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第１および第２クロック信号のデューティー比は、ｋを自然数として、ほぼ［２ｋ−１］／２ｎであることを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、さらに、
４個所のノードを第１〜第４出力とするリング状の発振器を有し、
前記第１クロック信号は、前記第１および第２出力から生成され、
前記第２クロック信号は、前記第３および第４出力から生成されることを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記第１および第２出力の位相差と前記第３および第４出力の位相差は同じで、当該位相差は、ほぼ［２ｋ−１］／２ｎであり、
前記第１および第３出力の位相差は、ほぼ［２ｍ−１］／２ｎであることを特徴とする半導体集積回路。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路において、
前記複数のデジタル回路は、３個以上のデジタル回路であり、
前記半導体集積回路は、さらに、前記各デジタル回路に対して、制御信号に応じて前記第１および第２クロック信号を選択して供給する選択回路を有することを特徴とする半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−６１６９７（Ｐ２０１１−６１６９７Ａ）
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２００９−２１１９１３（Ｐ２００９−２１１９１３）
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２１年９月１４日（２００９．９．１４）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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