通信システム
【課題】製造ばらつき・温度変動に依存することなく、受信状態又は送信状態を良好に保つ事が出来る通信システムを提供すること。
【解決手段】電圧制御発振部（１０６）の発振周波数を制御するように、位相同期回路（１００）からの周波数制御信号（ｃ１）を用いて、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う。
【解決手段】電圧制御発振部（１０６）の発振周波数を制御するように、位相同期回路（１００）からの周波数制御信号（ｃ１）を用いて、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、第２のＬＣタンク回路及び第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信システム或いは送信システムに適用できる通信システムに関し、より詳細には、信号の通過経路に新たな回路を追加することなく、受信又は送信周波数の同調手段を備え、受信状態又は送信状態を良好に保つことが可能な通信システムに関する。
【背景技術】
【０００２】
従来の通信システムにおける受信条件を最適化する方法として、受信フィルタを追加し、その構成要素であるヴァラクタの容量値を可変させる調整手法は良く知られている。このことは、例えば、特許文献１で詳しく述べられている。
【０００３】
図１７は、従来の受信回路を示す図で、特許文献１に開示されている受信回路である。この受信回路は、発振器出力を信号源６とし、この信号源６とは異なる局部発振器２５でダウンコンバートした信号を用いて、インダクタ３とヴァラクタ４で構成される受信フィルタの容量を調整することにより受信状態を良好に保つものである。
【０００４】
つまり、受信待ち受け状態のとき、受信入力を、可変減衰器１をオフにして遮断し、スイッチ２をａ側にして送信用局部発振回路６の出力を周波数変換器２４への入力とする。そしてその変換出力のレベルを増幅器２９で検出し、制御回路５はこのレベルが最大となるようにヴァラクタ４への印加電圧を調節する。この自動同調によって、素子特性の経年変化や温度変化があっても受信状態を常に良好に保つようにしている。
【０００５】
また、ＶＣＯ／ＰＬＬを使用してフィルタを調整するアイディアは、非特許文献１で初めて紹介されたアイディアである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２９８４８０号公報
【非特許文献】
【０００７】
【非特許文献１】ＫＨＥＮ−ＳＮＡＧ ＴＡＮ，Ｐａｕｌ Ｇｒａｙ“Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ａｎａｌｏｇ Ｆｉｌｔｅｒｓ Ｕｓｉｎｇ Ｂｉｐｏｌａｒ−ＪＦＥＴ Ｔｅｃｈｎｐｌｏｇｙ” ＪＳＳＣ ＳＣ−１３，ｐｐ．８１４〜８２１， Ｄｅｃ． １９７８
【非特許文献２】Ｂ． Ｇｉｌｂｅｒｔ， “Ａ ｐｒｅｃｉｓｅ ｆｏｕｒ−ｑｕａｄｒａｎｔ ｍｕｌｔｉｐｌｉｅｒ ｗｉｔｈ ｓｕｂ−ｎａｎｏｓｅｃｏｎｄ ｒｅｓｐｏｎｓｅ，” ＪＳＳＣ ＳＣ−３， ｐｐ． ３６５〜３７３， Ｄｅｃ． １９６８．
【非特許文献３】Ｊｒｉ Ｌｅｅ， Ｂｅｈｚａｄ Ｒａｚａｖｉ “Ａ ４０−ＧＨｚ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｄｅｒ ｉｎ ０．１８−ｕｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ” ＪＳＳＣ ＶＯＬ．３９ ＮＯ．４， ｐｐ５９４〜６０１， Ａｐｒｉｌ ２００４
【非特許文献４】Ｈｕａ Ｗａｎｇ，Ａｌｉ Ｈａｊｉｍｉｒｉ “Ａ Ｗｉｄｅｂａｎｄ ＣＭＯＳ Ｌｉｎｅａｒ Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｒｏｔａｔｏｒ” ＣＩＣＣ ２００７， ｐｐ６７１〜６７４， ２００７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した特許文献１に記載の受信方式では、信号源として、局部発振器以外の発振器が必要なことと、帯域調整用のフィルタ回路を別途付加することが必要になるため回路規模の増大を招き、実現コストが大きくなるという課題があった。
【０００９】
また、上述した非特許文献１に記載のものは、フィルタの中心周波数・帯域幅のチューニングとその実現方法に関するものであって、本発明のような、受信周波数の同調手段と受信帯域の最適化手段とを備えた通信システムを開示するものではない。
【００１０】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、信号の通過経路に新たな回路を追加することなく、受信又は送信周波数の同調手段を備え、受信状態又は送信状態を良好に保つことが可能な通信システムを提供することにある。
【００１１】
加えて本発明は、信号帯域の最適化を付加する場合にも、各回路素子に１つの可変抵抗素子を付加することで上記同調システムに影響を与えることなく、独立に制御できる拡張性に富んだシステムの提供も可能にしている。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１のヴァラクタ（Ｖ１〜Ｖ４）を含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路（１００）と、第２のヴァラクタ（Ｖ５〜Ｖ８）を含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗（ＲＱ２）を備えた増幅部（１０１）と、第３のヴァラクタ（Ｖ９〜Ｖ１２）を含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗（ＲＱ３）を備えた周波数変換部（１０７）とを有する受信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号（ｃ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行う同調手段と、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う最適化手段とを備えたことを特徴とする。（図３，図４，図６，図１３乃至図１６、実施例２乃至６）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記Ｑ値制御回路は、第１及び第２のＱ値制御回路（１１０，１１１）を含み、前記最適化手段は、前記第１及び第２のＱ値制御回路（１１０，１１１）からの第１及び第２のＱ値制御信号（ｂ１，ｄ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、受信帯域の最適化を行うことを特徴とする。（図１３，図１６、実施例３，６）
また、請求項３に記載の発明は、請求項１に記載の発明において、前記位相同期回路を構成し、第４のヴァラクタ（Ｖ１３〜Ｖ１６）を含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗（ＲＱ４又はＲＱ５）を備えた分周部（１０８）とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号（ｃ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、前記最適化手段は、前記Ｑ値制御回路（１１０）からの前記Ｑ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行うことを特徴とする。（図３乃至図６，図１３乃至図１６、実施例２乃至６）
また、請求項４に記載の発明は、請求項３に記載の発明において、前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）を含み、前記最適化手段は、前記第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）からの第１、第２及び第３のＱ値制御信号（ｂ１，ｄ１，ｅ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御することで、受信帯域の最適化を行うことを特徴とする。（図１４、実施例４）
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ（ａ３）及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データ（ａ２）に基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号（ｂ１又はｄ１又はｅ１）を生成することを特徴とする。（図７）
また、請求項６に記載の発明は、第１のヴァラクタ（Ｖ１〜Ｖ４）を含む第１のＬＣタンク回路を備えた電圧制御発振部（１０６）を有する位相同期回路（１００）と、第２のヴァラクタ（Ｖ５〜Ｖ８）を含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗（ＲＱ２）を備えた増幅部（１０１）と、第３のヴァラクタ（Ｖ９〜Ｖ１２）を含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗（ＲＱ３）を備えた周波数変換部（１０７）とを有する送信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行う同調手段と、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行う最適化手段とを備えたことを特徴とする。（図３，図４，図６，図１３乃至図１６、実施例２乃至６）
また、請求項７に記載の発明は、請求項６に記載の発明において、前記Ｑ値制御回路は、第１及び第２のＱ値制御回路（１１０，１１１）を含み、前記最適化手段は、前記第１及び第２のＱ値制御回路（１１０，１１１）からの第１及び第２のＱ値制御信号（ｂ１，ｄ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする。（図１３，図１６、実施例３，６）
また、請求項８に記載の発明は、請求項６に記載の発明において、前記位相同期回路を構成し、第４のヴァラクタ（Ｖ１３〜Ｖ１６）を含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗（ＲＱ４又はＲＱ５）を備えた分周部（１０８）とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号（ｃ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行い、前記最適化手段は、前記Ｑ値制御回路（１１０）からの前記Ｑ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行うことを特徴とする。（図３乃至図６，図１３乃至図１６、実施例２乃至６）
また、請求項９に記載の発明は、請求項８に記載の発明において、前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）を含み、前記最適化手段は、前記第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）からの第１、第２及び第３のＱ値制御信号（ｂ１，ｄ１，ｅ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする。（図１４、実施例４）
また、請求項１０に記載の発明は、請求項６乃至９のいずれかに記載の発明において、前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ（ａ３）及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データ（ａ２）に基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号（ｂ１又はｄ１又はｅ１）を生成することを特徴とする。（図７）
【発明の効果】
【００１３】
本発明によれば、第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とし、第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗を備えた増幅部と、第３のヴァラクタを含む第３のＬＣタンク回路を負荷とし、第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗を備えた周波数変換部とを有するので、回路の構成要素としては既に組み込まれている電圧制御発振器（ＶＣＯ）のＬＣタンク内のヴァラクタと増幅器のＬＣ負荷内のヴァラクタと周波数変換器のＬＣ負荷内のヴァラクタと分周器のＬＣ負荷内のヴァラクタを流用しつつ、受信（送信）周波数の同調は、電圧制御発振器の発振周波数制御信号を用いることで回路特性の周波数変動因にからの影響を受けない受信器及び送信器を実現することができ、製品の高精度化・イールド向上等が期待できる。また、必要に応じて、受信（送信）帯域の最適化をＬＣタンクに可変抵抗を１個付加する最小単位の変更で実現できるため、帯域、すなわち信号対雑音比の最適化も容易に実現することができる。従って、データ誤りの少ない高品質な受信器及び送信器を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の通信システムである実施例１に係る受信システムを説明するためのブロック構成図である。
【図２】図１に示した電圧制御発振器の回路図である。
【図３】図１に示した増幅器の回路図である。
【図４】図１に示した周波数変換器の回路図である。
【図５Ａ】図１に示した分周器の回路図である。
【図５Ｂ】図１に示した分周器の回路図である。
【図６】本発明の通信システムである実施例２を説明するためのブロック構成図である。
【図７】図６に示したＱ値制御回路の構成図である。
【図８】図７に示した任意位相発生器＋電圧電流変換器の回路図である。
【図９】任意位相発生器の動作を説明する図で、（ａ）はＩＩＰ＝ＩＱＰの時の動作を示し、（ｂ）はＩＩＰ＝Ｉ０、かつＩＩＱ＝０の時の動作を示し、（ｃ）は入出力間で位相差を生じさせない時の動作を示している。
【図１０】図７に示したＬＣバンドパスフィルタの詳細を説明する図で、（ａ）はＬＣバンドパスフィルタの詳細な回路図、（ｂ）は、振幅伝達関数の周波数特性模式図、（ｃ）は位相伝達関数の周波数特性模式図である。
【図１１】図７に示す排他的論理和を示す図である。
【図１２】図７に示す位相比較器の動作を説明する図で、（ａ）はＣ１とｅとの位相差がπ／２［ｒａｄ］の時の動作を示す、（ｂ）はＣ１とｅとの位相差がπ／２［ｒａｄ］より大きい時の動作を示し、（）ている。
【図１３】本発明の通信システムである実施例３を説明するためのブロック構成図である。
【図１４】本発明の通信システムである実施例４を説明するためのブロック構成図である。
【図１５】本発明の通信システムである実施例５を説明するためのブロック構成図である。
【図１６】本発明の通信システムである実施例６を説明するためのブロック構成図である。
【図１７】従来の受信回路を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の各実施例について説明する。
【実施例１】
【００１６】
図１は、本発明の通信システムである実施例１に係る受信システムを説明するためのブロック構成図である。本実施例１における受信システムは、位相同期回路１００と増幅器１０１と周波数変換器１０７とから構成され、位相同期回路（ＰＬＬ；Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１００は、ループフィルタ（ＬＦ；Ｌｏｏｐ Ｆｉｌｔｅｒ）１０２とチャージポンプ（ＣＰ；Ｃｈａｒｇｅ Ｐｕｍｐ）１０３と位相周波数検知器（ＰＦＤ；Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１０４と電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０６と２分周器１０８と任意分周の分周器１０９とから構成されている。
【００１７】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とが入力されて出力信号ｅが出力される。この出力信号ｅは、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００１８】
つまり、本発明の通信システムは、第１のヴァラクタ（図２のＶ１〜Ｖ４）を含む第１のＬＣタンク回路を有する電圧制御発振器１０６を有する位相同期回路１００と、第２のヴァラクタ（図３のＶ５〜Ｖ８）を含む第２のＬＣタンクを負荷とする増幅器１０１と第３のヴァラクタ（図４のＶ９〜Ｖ１２）を含む第３のＬＣタンクを負荷とする周波数変換器１０７と第４のヴァラクタ（図５Ａ又は図５ＢのＶ１３〜Ｖ１６）を含む第４のＬＣタンクを負荷とする２分周器１０８を有する。ヴァラクタとは、バリキャップ（ヴァラクタダイオード又はヴァラクタ）ともいい、電圧によって静電容量が変化する容量素子のことをいう。
【００１９】
受信周波数の同調は、電圧制御発振器１０６の発振周波数を制御するように、位相同期回路１００からの周波数制御信号ｃ１を用いて行なわれる。
【００２０】
このように本実施例１における受信システムは、増幅器１０１と電圧制御発振器１０６との制御信号が同一であることから増幅器１０１の増幅周波数と周波数変換器１０７の出力周波数が電圧制御発振器１０６の発振周波数と強い相関関係を有すると共に、２分周器１０８の出力周波数は電圧制御発振器１０６の発振周波数の半分となる関係を有する受信システムと成る。
【００２１】
図２は、図１に示した電圧制御発振器の回路図で、図３は、図１に示した増幅器の回路図で、図４は図１に示した周波数変換器の回路図で、図５Ａと図５Ｂは図１に示した２分周回路の回路図例である。
【００２２】
なお、図中、ＣＮＴＰは正ヴァラクタ制御信号、ＣＮＴＮは負ヴァラクタ制御信号、ＣＢＩＡＳＰは正ヴァラクタ直流バイアス電圧、ＣＢＩＡＳＮは負ヴァラクタ直流バイアス電圧、ＱＣＮＴはＱ値制御信号、Ｒ１〜Ｒ１６は直流バイアス印加用抵抗、Ｒａ〜Ｒｈは直流バイアス印加用抵抗、ＲＱ２〜ＲＱ４はＱ値制御用可変抵抗、ＮＶＰはＶＣＯ負性抵抗発生用トランジスタ、ＮＶＮはＶＣＯ負性抵抗発生用トランジスタ、ＮＡＰは増幅用トランジスタ、ＮＡＮは増幅用トランジスタ、Ｍ１ＭはＭｉｘｅｒＲＦ入力トランジスタ、Ｍ２ＭはＭｉｘｅｒＲＦ入力トランジスタ、Ｍ３Ｍ〜Ｍ６Ｍはローカルクロック入力トランジスタ、Ｍ１ＤはＤｉｖｉｄｅｒ分周信号入力トランジスタ、Ｍ２ＤはＤｉｖｉｄｅｒ分周信号入力トランジスタ、Ｍ３Ｄ〜Ｍ６ＤはＤｉｖｉｄｅｒローカルクロック入力トランジスタ、ＩＢＩＡＳＰはＤＣバイアス電流端子、ＰＢ０はカレントミラー用トランジスタ、ＰＢ１はカレントミラー用トランジスタ、ＩＢＩＡＳＮはＤＣバイアス電流端子、ＮＢ０はカレントミラー用トランジスタ、ＮＢ００はカレントミラー用トランジスタ、ＮＢ１はカレントミラー用トランジスタ、ＣＩＰは直流阻止用キャパシタ、ＣＩＮは直流阻止用キャパシタ、ＲＩＰは直流バイアス印加用抵抗、ＲＩＮは直流バイアス印加用抵抗、ＩＢＭは直流バイアス電流、ＩＢＤも直流バイアス電流を示している。
【００２３】
以下では説明を簡単にするため、信号ｄの周波数と信号ｍの周波数の比が３：１である場合の受信系を例にとって説明を進める。例えば、信号ｄの周波数は９ＧＨｚ、信号ｍの周波数は３ＧＨｚ、電圧制御発生器の発振信号は６ＧＨｚ、２分周器の出力が３ＧＨｚとなる場合がこれに相当する。
【００２４】
図２において電圧制御発振器１０６の発振周波数（Ｆｏｓｃ）は、インダクタンス値Ｌｐｖ、ＬｎｖのインダクタＬｐｖ、Ｌｎｖ、容量値Ｃ１〜Ｃ４の直流阻止用キャパシタＣ１〜Ｃ４及びヴァラクタＶ１〜Ｖ４とから成るタンク回路で決定され、その値は以下の式（１）で表される。以下では説明を簡単にするため、
Ｖ１の容量＝Ｖ２の容量＝Ｃｖ１
Ｖ３の容量＝Ｖ４の容量＝Ｃｖ３
Ｌｐｖ＝Ｌｎｖ＝Ｌｖ
Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ０
Ｃ０＞＞Ｃｖ１，Ｃｖ３
とする。
【００２５】
Ｆｏｓｃ＝（１／Ｓｑｒｔ（Ｌｖ×（Ｃｖ１＋Ｃｖ３）） ・・・（１）
また、図３に示す増幅器１０１の最大利得を示す周波数（Ｆａｍａｘ）も、電圧制御発振器１０６と同様にインダクタンス値Ｌｐａ、ＬｎａのインダクタＬｐａ、Ｌｎａ、容量値Ｃ５〜Ｃ８の直流阻止用キャパシタＣ５〜Ｃ８及びヴァラクタＶ５〜Ｖ８とから成るタンク回路で決定される、その値は以下の式（２）で示される。ここでも簡単のため、
Ｖ５の容量＝Ｖ６の容量＝Ｃｖ５
Ｖ７の容量＝Ｖ８の容量＝Ｃｖ７
Ｌｐａ＝Ｌｎａ＝Ｌａ
Ｃ５＝Ｃ６＝Ｃ７＝Ｃ８＝Ｃ０Ａ
Ｃ０Ａ＞＞Ｃｖ５，Ｃｖ７
とする。
【００２６】
この時ＲＱ２は固定値でも、なくても構わない。
【００２７】
Ｆａｍａｘ＝（１／Ｓｑｒｔ（Ｌａ＊（Ｃｖ５＋Ｃｖ７）） ・・・（２）
図１における信号ｄの周波数と電圧制御発振器出力ｆの周波数の比は、上記仮定から３：２になることが決まっている。従って、増幅器１０１の第２のＬＣタンク回路と電圧制御発振器１０６の第１のＬＣタンク回路とのＬＣ素子定数比を、Ｌｖ＝（１／１．５）＊Ｌａ，（Ｃ１〜Ｃ４）＝（１／１．５）＊（Ｃ５〜Ｃ８）、（Ｖ１〜Ｖ４）＝（１／１．５）＊（Ｖ５〜Ｖ８）と成るように選ぶ事で各回路の動作すべき周波数を、温度・プロセス変動に因らない制御信号Ｃ１で最適値に制御できる。
【００２８】
同様に、図４に示す周波数変換器１０７の最大利得を示す周波数（Ｆｍｍａｘ）もインダクタンス値Ｌｐｍ、ＬｎｍのインダクタＬｐｍ、Ｌｎｍ、容量値Ｃ９〜Ｃ１２の直流阻止用キャパシタＣ９〜Ｃ１２及びヴァラクタＶ９〜Ｖ１２とから成るタンク回路で決定される、その値は以下の式（３）で示される。ここでも説明を簡単にするため、
Ｖ９の容量＝Ｖ１０の容量＝Ｃｖ９
Ｖ１１の容量＝Ｖ１２の容量＝Ｃｖ１１
Ｌｐｍ＝Ｌｎｍ＝Ｌｍ
Ｃ９＝Ｃ１０＝Ｃ１１＝Ｃ１２＝Ｃ０Ｍ
Ｃ０Ｍ＞＞Ｃｖ９，Ｃｖ１１
とする。
【００２９】
この時ＲＱ３は固定値でも、なくても構わない。
【００３０】
Ｆｍｍａｘ＝（１／Ｓｑｒｔ（Ｌｍ＊（Ｃｖ９＋Ｃｖ１１）） ・・・（３）
図１における信号ｍの周波数と電圧制御発振器出力ｆの周波数の比は、上記仮定から１：２になることが決まっている。従って、周波数変換器の第３のＬＣタンク回路と電圧制御発振器１０６の第１のＬＣタンク回路とのＬＣ素子定数比をＬｖ＝（２．０）＊Ｌｍ，（Ｃ１〜Ｃ４）＝（２．０）＊（Ｃ９〜Ｃ１２）、（Ｖ１〜Ｖ４）＝（２．０）＊（Ｖ９〜Ｖ１２）と成るように選ぶ事で各回路の動作すべき周波数を、温度・プロセス変動に因らない制御信号Ｃ１で最適値に制御できる。
【００３１】
同様に、図５Ａ及び図５Ｂに示す２分周器１０８の出力信号周波数（Ｆｄｍａｘ）もインダクタンス値Ｌｐｄ、ＬｎｄのインダクタＬｐｄ、Ｌｎｄ、容量値Ｃ１３〜Ｃ１６の直流阻止用キャパシタＣ１３〜Ｃ１６及びヴァラクタＶ１３〜Ｖ１６とから成るタンク回路で決定される、その値は以下の式（４）で示される。ここでも説明を簡単にするため、
Ｖ１３の容量＝Ｖ１４の容量＝Ｃｖ１３
Ｖ１５の容量＝Ｖ１６の容量＝Ｃｖ１６
Ｌｐｄ＝Ｌｎｄ＝Ｌｄ
Ｃ１３＝Ｃ１４＝Ｃ１５＝Ｃ１６＝Ｃ０Ｄ
Ｃ０Ｄ＞＞Ｃｖ９，Ｃｖ１１
とする。
【００３２】
この時ＲＱ４は固定値でも、なくても構わない。
【００３３】
Ｆｍｍａｘ＝（１／Ｓｑｒｔ（Ｌｍ＊（Ｃｖ９＋Ｃｖ１１）） ・・・（４）
図１における２分周器の出力周波数と電圧制御発振器出力ｆの周波数の比は、上記仮定から１：２になることが決まっている。従って、周波数変換器の第４のＬＣタンク回路と電圧制御発振器１０６の第１のＬＣタンク回路とのＬＣ素子定数比をＬｖ＝（２．０）＊Ｌｄ，（Ｃ１〜Ｃ４）＝（２．０）＊（Ｃ１３〜Ｃ１６）、（Ｖ１〜Ｖ４）＝（２．０）＊（Ｖ３〜Ｖ１６）と成るように選ぶ事で各回路の動作すべき周波数を、温度・プロセス変動に因らない制御信号Ｃ１で最適値に制御できる。
【００３４】
図５Ａと図５Ｂの差異は、出力のフィードバックが差動対を構成するＭ１Ｄ・Ｍ２Ｄに掛けられるか、４次元の素子Ｍ３Ｄ〜Ｍ６Ｄに掛けられるかが異なるだけで２分周器の動作上の差異はない。
【００３５】
これまでの実施例から増幅器１０１と周波数変換器１０７と２分周器１０８の全てのブロックが、プロセス変動・温度変動に関係のない制御信号Ｃ１で制御され、その動作周波数は精度の高い信号ａ１を基準とするＰＬＬ１００の構成要素である電圧制御発振器の発振信号ｆを決定するＣ１で制御される特徴を有することが示された。
【００３６】
通常、ＬＣタンク方式の電圧制御発振器では、Ｓｉｎｇｌｅ−Ｅｎｄの周波数制御方式を用いるが、この受信システムの実現においては、素子感度が低く抑えることのできる差動制御方式の方が好ましい。図２に示した電圧制御発振器１０６の回路図と、図３に示した増幅器１０１の回路図と図４に示した周波数変換器の回路図と図５Ａ，図５Ｂに示した分周器の回路図は、上述した差動制御方式を採用した回路例を示している。
【００３７】
本発明では、精度の高い基準信号によって支配される上記電圧制御増幅器の第１のヴァラクタを含む第１のＬＣタンク共振周波数を決定する上記Ｃ１を用いて、第２のヴァラクタを含む第２のＬＣタンクを負荷とする第２の増幅器と第３のヴァラクタを含む第３のＬＣタンクを負荷とする第３の周波数変換器と、第４のヴァラクタを含む第４の２分周器を制御する事で、製造誤差・温度変動に依存しない安定な受信が達成できた。
【実施例２】
【００３８】
図６は、本発明の通信システムである実施例２に係る受信システムを説明するためのブロック構成図である。本実施例２における受信システムは、図１に示したブロック構成図に帯域最適化のための制御回路Ｑ値制御回路１１０を付加し、Ｑ値制御信号ｂ１で図６における増幅器１０１と周波数変換器１０７の帯域を最適化できるようにした点で相違している。
【００３９】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００４０】
Ｑ値制御回路１１０は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１と上述の周波数変換器１０７とにフィードバックされる。
【００４１】
すなわち、本実施例２における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１１０によって作られたＱ値制御信号ｂ１で増幅器１０１と周波数変換器１０７の帯域を制御することにより行われる。
【００４２】
なお、図６中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２、図３、図４及び、図５Ａ・図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。
【００４３】
なお、Ｑ値制御信号ｂ１は、自由度の高い制御を行う観点からは、図６のように前述の増幅器１０１と前述の周波数変換器１０７の両方に入力することが好ましいが、どちらか一方だけに入力するだけでも構わない。
【００４４】
先ず、帯域最適化の方法について説明する。
図７は、帯域最適化のためのＱ値制御回路の構成図で、図８は、任意位相発生器＋電圧−電流変換器の回路例を示す図で、図９（ａ）乃至（ｃ）は、任意位相発生器の動作説明図で、図１０（ａ）乃至（ｃ）は、ＬＣバンドパスフィルタ振幅・位相伝達関数説明図で、図１１は、位相比較器の回路例を示す図で、図１２（ａ），（ｂ）は、位相比較器の動作説明図である。表１は位相比較器の真理値表を示している。
【００４５】
図６中のＱ値制御回路は、図７に示される任意位相発生器２０１と位相比較器２０２と任意位相発生器２０３と電圧電流変換器２０４とＬＣバンドパスフィルタ２０５とから構成されている。
【００４６】
図中符号ｆは電圧制御発振器の出力クロック（ｆ（ｔ）＝Ｃｏｓ（ωｏｔ））、ｃ1はループフィルタの出力制御信号、ｂ1はＱ値制御信号、ｇは位相比較器入力１（ｇ（ｔ）＝Ｃｏｓ（ω２ｔ）） 帯域幅ＢＷ＝（ω２−ω０）／２π、ｈは位相変動した位相比較器入力１（ｈ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１）））、Θ１は位相変動量、ｉは位相比較器入力２（ｉ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１＋Θ２））、Θ２はＬＣバンドパスフィルタによる位相変動量である。
【００４７】
周波数と位相の関係は、ｆ＝ｄΘ／ｄｔで、位相の時間変動成分が周波数である。したがって、０〜３６０°の位相データを一定割合で時間変動されたデータを任意位相発生器に与えると、「入力周波数＋一定周波数」の新しい周波数信号を作成できる。
【００４８】
任意波形発生器２０１には、入力信号ｆと帯域幅データａ３とが入力されて信号ｇが出力される。この出力信号ｇは、位相比較器２０２に入力され、この位相比較器２０２の位相比較結果は信号ｂ１となってＬＣバンドパスフィルタ２０５にフィードバックされると共に図６中の他のブロック、すなわち増幅器１０１と周波数変換器１０７の制御信号として利用される。
【００４９】
また、任意波形発生器２０１の出力ｇは、もう一つの任意位相発生器２０３にも入力される。この任意位相発生器２０３は、もう一つの入力である位相データａ２に従って入力信号ｇと周波数が同じで位相が異なる信号ｈを出力する。この信号ｈは、電圧電流変換器２０４で電流信号に変換された後にＬＣバンドパスフィルタ２０５で電流電圧変換を受け位相比較器のもう一つ一方の端子に入力される。ここでＬＣバンドパスフィルタの中心周波数ｆｏは制御信号Ｃ１によって、図６の電圧制御発振器１０６の発振周波数に追従する。
【００５０】
また、任意位相発生器２０１の役割から説明する。任意位相発生器２０１は、以下の位相―周波数の関係式（５）を用いて、新たな周波数を発生することにある。
【００５１】
ｆｏ＝ｄΘｏ／ｄｔ ・・・（５）
ここで、ｆｏ；周波数、Θｏ；位相、ｔ；時間である。
【００５２】
この式（５）より、任意位相発生器の位相を時間変動させる事で時間変動分の周波数を加えた周波数を作り出せる事がわかった。図７中の帯域幅データａ３は、この新たな周波数を作り出すための時間変動を伴うデータである。他方任意位相発生器２０３に入力される位相データａ２は時間変動を伴わない固定データである。
【００５３】
図８に示してある任意位相発生器の回路は、図７の信号ｆを入力とし図９（ａ）に示すような周波数が同じで位相が各々π／２だけずれたＩ，Ｑ，ＩＢ，ＱＢの４信号を発生するクアドラチュラ信号発生器３０１と、図６の信号ａ２から分割されたデータの内、Ｉブランチ用の位相データａ２ＩとＱブランチ用の位相データａ２Ｑと２組の４象限の位相加算器を構成するトランジスタＭ１Ｉ〜Ｍ４Ｉ、Ｍ１Ｑ〜Ｍ４Ｑと上記トランジスタに位相データに依る変調を受けたバイアス電流を供給する電流源ＩＩＰ・ＩＩＮ・ＩＱＰ・ＩＱＮとで構成されている。
【００５４】
Ｉブランチ側の４象限位相加算器を構成するＭ１Ｉは、ドレインがＩＯＰに、ゲートがＩに、ソースがＣＳ１に接続され、Ｍ１Ｉとソースを共通とするＭ２Ｉは、ゲートがＩＢに、ドレインがＩＯＮに接続される。また、Ｍ３Ｉは、ドレインがＩＯＰに、ゲートがＩＢに、ソースがＣＳ２に接続され、Ｍ３Ｉとソースを共通とするＭ４Ｉは、ゲートがＩに、ドレインがＩＯＮに接続される。
【００５５】
同様にＱブランチ側の４象限位相加算器を構成するＭ１Ｑは、ドレインがＩＯＰに、ゲートがＱに、ソースがＣＳ３に接続され、Ｍ１Ｑとソースを共通とするＭ２Ｑは、ゲートがＱＢに、ドレインがＩＯＮに接続される。また、Ｍ３Ｑは、ドレインがＩＯＰに、ゲートがＱＢに、ソースがＣＳ４に接続され、Ｍ３Ｑとソースを共通とするＭ４Ｑは、ゲートがＱに、ドレインがＩＯＮに接続される。
【００５６】
加えてＣＳ１とＶＳＳの間には、位相データＩ（ａ２Ｉ）で変調を受けた電流源ＩＩＰが、ＣＳ２とＶＳＳの間にも位相データＩ（ａ２Ｉ）で変調を受けたＩＩＮが接続され、ＣＳ３とＶＳＳの間に位相データＱ（ａ２Ｑ）で変調を受けた電流源ＩＱＰが、ＣＳ４とＶＳＳの間にも位相データＱ（ａ２Ｑ）で変調を受けたＩＱＮが接続される。
【００５７】
上述した変調データと合成された新しい位相との関係を図９（ａ）乃至（ｃ）に示す。図９（ａ）には先述のクアドラチュラ信号発生器で発生されるＩ，Ｑ，ＩＢ，ＱＢの４信号の位相関係を、図９（ｂ）にはπ／４位相をずらす場合の動作を、また、図９（ｃ）には入出力間で位相差を生じさせない時の動作を説明している。
【００５８】
図６中の帯域幅データａ３の時間変動をＢＷ［Ｈｚ］とすると、任意波形発生器の入出力の周波数差は以下の式（６）で示される。
【００５９】
ｇ＝ｆ＋ＢＷ ・・・（６）
ここで、ｆ；図６の電圧制御発振器１０６の出力クロックで周波数はｆｏ［Ｈｚ］
ｇ；図７の任意位相発生器２０１の出力信号周波数［Ｈｚ］
ＢＷ；図７の帯域幅データａ３で規定された周波数［Ｈｚ］
更にｆ（ｔ）＝Ｃｏｓ（ωｏｔ），ωｏ＝２＊π＊ｆｏ と置くと
ｇ（ｔ）＝Ｃｏｓ（ω２ｔ） ・・・（７）
ω２＝２＊π＊（ｆｏ＋ＢＷ）
すなわち、帯域幅ＢＷは
ＢＷ＝（ω２−ωｏ）／（２＊π） となる。
【００６０】
次に“ｇ（ｔ）＝Ｃｏｓ（ω２ｔ）”と位相データａ２とが入力された任意波形発生器２０３からの出力ｈは、ａ２に依る位相変動量をΘ１とすると以下の式（８）で示される。
【００６１】
ｈ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１） ・・・（８）
ここで、Θ１；ａ２に依る位相変動量
さらに、ＬＣバンドパスフィルタ２０５での位相変動Θ２を考慮すると、位相比較器入力のもう一方である信号ｉは、以下の（９）式で与えられる。
【００６２】
ｉ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１＋Θ２） ・・・（９）
ここで、Θ２；ＬＣバンドパスフィルタよる位相変動量
したがって、位相比較器２０２の出力はｇＸＯＲｉであるから、次式（１０）で与えられる。
【００６３】
【００６４】
図７に依るとｂ１はＬＣバンドパスフィルタ２０５に入力され、図１０（ａ）中の可変抵抗ＲＱを可変することに利用される。ここで図１０（ｂ）に示されたＬＣタンクフィルタの中心周波数ｆｏとＱ値Ｑとを数式で表現してみる。
【００６５】
ｆｏ＝１／｛２＊π＊Ｓｑｒｔ（ＬＣ）｝ ・・・（１０−ａ）
Ｑ＝ＲＱ＊Ｓｑｒｔ（Ｃ／Ｌ） ・・・（１０−ｂ）
この両式より、図７におけるＱ値制御信号を用いることで、ＬＣタンク２０５の中心周波数を変えることなく、ＬＣタンクの帯域幅を制御できることが示された。
【００６６】
最後に図７のＱ値制御回路がどこで安定するのかを説明する。
図７における位相比較器２０２は、排他的論理和回路で構成されておりその図を図１１に真理値表を表１に示す。
【００６７】
【表１】
【００６８】
また、この表１を参考に図７における位相比較器入力ｇとｉ、そして出力ｂ１に関するタイミングチャートを図１２（ａ），（ｂ）に示す。このタイミングチャートから位相比較器の出力は、ｇとｉの位相差がπ／２の時極大値を取ることがわかった。なお、ｇとｉとが同相では、出力は零である。したがって、図１０（ｃ）に示すように、希望の周波数ｆｏ＋ＢＷの点での位相が周波数ｆｏの点での位相に比べπ／２だけ遅れるように、図７における帯域データａ３と位相データａ２を設定し、図７のループを極大値で安定するようなフィードバックループを構成することで、所望の動作を達成することができる。
【００６９】
本発明では実施例１で、図６に示される増幅器、周波数変換器、２分周器の負荷が希望の周波数に同調されている事を利用して、図６の信号経路に存在する増幅器と周波数変換器の２つの回路素子の帯域幅を任意に、かつ精度良く制御することができる。
【００７０】
これにより、受信帯域の最適化が可能になり、それによって安定した受信特性を得ることが達成できる。
【実施例３】
【００７１】
図１３は、本発明の通信システムである実施例３に係る受信システムを説明するためのブロック構成図である。本実施例３における受信システムは、図６に示した実施例２のブロック構成図のシステムを更に最適受信できるように、Ｑ値制御回路２（１１１）を付加し、図１３におけるＱ値制御回路１（１１０）からのＱ値制御信号ｂ１で図１３における増幅器１０１の帯域制御を、また、図１３におけるＱ値制御回路２（１１１）からのＱ値制御信号ｄ１で図１３における周波数変換器１０７の帯域制御を各々独立してできるようにした点で相違している。
【００７２】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００７３】
Ｑ値制御回路１（１１０）は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１にフィードバックされる。他方Ｑ値制御回路２（１１１）は、位相データｂ２と帯域幅データｂ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｄ１を出力とする。この出力信号ｄ１は上述の周波数変換器１０７にフィードバックされる。
【００７４】
なお、図１３中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。同様に図１３中のＱ値制御回路１（１１０）とＱ値制御回路２（１１１）は実施例２における図８，図９，図１０，図１１と同様であり、この回路図の動作についても同様である。
【００７５】
つまり、本実施例３における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１（１１０）によって作られたＱ値制御信号ｂ１で増幅器１０１の帯域を、位相データｂ２と帯域幅データｂ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路２（１１１）によって作られたＱ値制御信号ｄ１で周波数変換器１０７の帯域を制御することにより行われる。
【実施例４】
【００７６】
図１４は、本発明の通信システムである実施例４に係る受信システムを説明するためのブロック構成図である。本実施例４における受信システムは、図６に示した実施例２のブロック構成図のシステムを更に最適受信できるように、Ｑ値制御回路２（１１１）とＱ値制御回路３（１１２）とを付加し、図１４におけるＱ値制御回路１（１１０）からのＱ値制御信号ｂ１で図１４における増幅器１０１の帯域制御を、また、図１４におけるＱ値制御回路２（１１１）からのＱ値制御信号ｄ１で図１４における周波数変換器１０７の帯域制御を加えて図１４におけるＱ値制御回路３（１１２）からのＱ値制御信号ｅ１で図１４における２分周器１０８の帯域制御を各々独立して出来るようにした点で相違している。
【００７７】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００７８】
Ｑ値制御回路１（１１０）は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１にフィードバックされる。他方Ｑ値制御回路２（１１１）は、位相データｂ２と帯域幅データｂ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｄ１を出力とする。この出力信号ｄ１は上述の周波数変換器１０７にフィードバックされる。更にＱ値制御回路３（１１２）は、位相データｃ２と帯域幅データｃ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｅ１を出力とする。この出力信号ｅ１は上述の２分周器１０８にフィードバックされる。
【００７９】
なお、図１４中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。同様に図１３中のＱ値制御回路１（１１０）とＱ値制御回路２（１１１）は実施例２における図８，図９，図１０，図１１と同様であり、この回路図の動作についても同様である。
【００８０】
つまり、本実施例３における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１（１１０）によって作られたＱ値制御信号ｂ１で増幅器１０１の帯域を、位相データｂ２と帯域幅データｂ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路２（１１１）によって作られたＱ値制御信号ｄ１で周波数変換器１０７の帯域を、また、位相データｃ２と帯域幅データｃ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路３（１１２）によって作られたＱ値制御信号ｅ１で２分周器１０２の帯域を制御することにより行われる。
【実施例５】
【００８１】
図１５は、本発明の通信システムである実施例５に係る受信システムを説明するためのブロック構成図である。本実施例５における受信システムは、図６に示した実施例２のブロック構成図と同様である。実施例２と本実施例５との相違は、上述した実施例２においてはループフィルタからの電圧制御増幅器の発振周波数制御電圧である信号ｃ１が増幅器１０１と周波数変換器１０７と２分周器１０８とに入力されているのに対して、本実施例５では、ｃ１は増幅器１０１と周波数変換器１０７にのみ入力されて、２分周器１０８には入力されていない点で相違している。
【００８２】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００８３】
Ｑ値制御回路１１０は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１と上述の周波数変換器１０７とにフィードバックされる。
【００８４】
すなわち、本実施例２における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１１０によって作られたＱ値制御信号ｂ１で増幅器１０１と周波数変換器１０７の帯域を制御することにより行われる。
【００８５】
なお、図６中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。
【００８６】
なお、Ｑ値制御信号ｂ１は、自由度の高い制御を行う観点からは、図６のように前述の増幅器１０１と前述の周波数変換器１０７の両方に入力することが好ましいが、どちらか一方だけに入力するだけでも構わない。
【実施例６】
【００８７】
図１６は、本発明の通信システムである実施例６に係る受信システムを説明するためのブロック構成図である。本実施例６における受信システムは、図１５に示した実施例５のブロック構成図のシステムを更に最適受信できるように、Ｑ値制御回路２（１１１）を付加し、図１５におけるＱ値制御回路１（１１０）からのＱ値制御信号ｂ１で図１５における増幅器１０１の帯域制御を、また、図１５におけるＱ値制御回路２（１１１）からのＱ値制御信号ｄ１で図１５における周波数変換器１０７の帯域制御を各々独立して出来るようにした点で相違している。
【００８８】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００８９】
Ｑ値制御回路１（１１０）は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１にフィードバックされる。他方Ｑ値制御回路２（１１１）は、位相データｂ２と帯域幅データｂ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｄ１を出力とする。この出力信号ｄ１は上述の周波数変換器１０７にフィードバックされる。
【００９０】
図１５中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。同様に図１５中のＱ値制御回路１（１１０）とＱ値制御回路２（１１１）は実施例２における図８，図９，図１０，図１１と同様であり、この回路図の動作についても同様である。
【００９１】
つまり、本実施例６における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１（１１０）によって作られたＱ値制御信号ｂ１で増幅器１０１の帯域を、位相データｂ２と帯域幅データｂ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路２（１１１）によって作られたＱ値制御信号ｄ１で周波数変換器１０７の帯域を制御することにより行われる。
【符号の説明】
【００９２】
１ 可変減衰器
２ スイッチ
３ インダクタ
４ ヴァラクタ
６ 送信用局部発振回路（信号源）
２４ 周波数変換器
２５ 局部発振器
２９ 増幅器
１００，２００ 位相同期回路
１０１，２０１ 増幅器
１０２，２０２ ループフィルタ
１０３，２０３ チャージポンプ
１０４，２０４ 位相周波数検知器
１０５，２０５ ビット誤り率
１０６，２０６ 電圧制御発振器
１０７ 周波数変換器
１０８ ２分周器
１０９ 周波数分周器
１１０，１１１，１１２ Ｑ値制御回路
２０１，２０３ 任意位相発生器
２０２ 位相比較器
２０４ 電圧−電流変換器
２０５ ＬＣバンドパスフィルタ
３０１ クアドラチュラ信号発生器
【技術分野】
【０００１】
本発明は、受信システム或いは送信システムに適用できる通信システムに関し、より詳細には、信号の通過経路に新たな回路を追加することなく、受信又は送信周波数の同調手段を備え、受信状態又は送信状態を良好に保つことが可能な通信システムに関する。
【背景技術】
【０００２】
従来の通信システムにおける受信条件を最適化する方法として、受信フィルタを追加し、その構成要素であるヴァラクタの容量値を可変させる調整手法は良く知られている。このことは、例えば、特許文献１で詳しく述べられている。
【０００３】
図１７は、従来の受信回路を示す図で、特許文献１に開示されている受信回路である。この受信回路は、発振器出力を信号源６とし、この信号源６とは異なる局部発振器２５でダウンコンバートした信号を用いて、インダクタ３とヴァラクタ４で構成される受信フィルタの容量を調整することにより受信状態を良好に保つものである。
【０００４】
つまり、受信待ち受け状態のとき、受信入力を、可変減衰器１をオフにして遮断し、スイッチ２をａ側にして送信用局部発振回路６の出力を周波数変換器２４への入力とする。そしてその変換出力のレベルを増幅器２９で検出し、制御回路５はこのレベルが最大となるようにヴァラクタ４への印加電圧を調節する。この自動同調によって、素子特性の経年変化や温度変化があっても受信状態を常に良好に保つようにしている。
【０００５】
また、ＶＣＯ／ＰＬＬを使用してフィルタを調整するアイディアは、非特許文献１で初めて紹介されたアイディアである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２９８４８０号公報
【非特許文献】
【０００７】
【非特許文献１】ＫＨＥＮ−ＳＮＡＧ ＴＡＮ，Ｐａｕｌ Ｇｒａｙ“Ｆｕｌｌｙ Ｉｎｔｅｇｒａｔｅｄ Ａｎａｌｏｇ Ｆｉｌｔｅｒｓ Ｕｓｉｎｇ Ｂｉｐｏｌａｒ−ＪＦＥＴ Ｔｅｃｈｎｐｌｏｇｙ” ＪＳＳＣ ＳＣ−１３，ｐｐ．８１４〜８２１， Ｄｅｃ． １９７８
【非特許文献２】Ｂ． Ｇｉｌｂｅｒｔ， “Ａ ｐｒｅｃｉｓｅ ｆｏｕｒ−ｑｕａｄｒａｎｔ ｍｕｌｔｉｐｌｉｅｒ ｗｉｔｈ ｓｕｂ−ｎａｎｏｓｅｃｏｎｄ ｒｅｓｐｏｎｓｅ，” ＪＳＳＣ ＳＣ−３， ｐｐ． ３６５〜３７３， Ｄｅｃ． １９６８．
【非特許文献３】Ｊｒｉ Ｌｅｅ， Ｂｅｈｚａｄ Ｒａｚａｖｉ “Ａ ４０−ＧＨｚ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｄｅｒ ｉｎ ０．１８−ｕｍ ＣＭＯＳ Ｔｅｃｈｎｏｌｏｇｙ” ＪＳＳＣ ＶＯＬ．３９ ＮＯ．４， ｐｐ５９４〜６０１， Ａｐｒｉｌ ２００４
【非特許文献４】Ｈｕａ Ｗａｎｇ，Ａｌｉ Ｈａｊｉｍｉｒｉ “Ａ Ｗｉｄｅｂａｎｄ ＣＭＯＳ Ｌｉｎｅａｒ Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｒｏｔａｔｏｒ” ＣＩＣＣ ２００７， ｐｐ６７１〜６７４， ２００７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述した特許文献１に記載の受信方式では、信号源として、局部発振器以外の発振器が必要なことと、帯域調整用のフィルタ回路を別途付加することが必要になるため回路規模の増大を招き、実現コストが大きくなるという課題があった。
【０００９】
また、上述した非特許文献１に記載のものは、フィルタの中心周波数・帯域幅のチューニングとその実現方法に関するものであって、本発明のような、受信周波数の同調手段と受信帯域の最適化手段とを備えた通信システムを開示するものではない。
【００１０】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、信号の通過経路に新たな回路を追加することなく、受信又は送信周波数の同調手段を備え、受信状態又は送信状態を良好に保つことが可能な通信システムを提供することにある。
【００１１】
加えて本発明は、信号帯域の最適化を付加する場合にも、各回路素子に１つの可変抵抗素子を付加することで上記同調システムに影響を与えることなく、独立に制御できる拡張性に富んだシステムの提供も可能にしている。
【課題を解決するための手段】
【００１２】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１のヴァラクタ（Ｖ１〜Ｖ４）を含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路（１００）と、第２のヴァラクタ（Ｖ５〜Ｖ８）を含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗（ＲＱ２）を備えた増幅部（１０１）と、第３のヴァラクタ（Ｖ９〜Ｖ１２）を含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗（ＲＱ３）を備えた周波数変換部（１０７）とを有する受信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号（ｃ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行う同調手段と、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う最適化手段とを備えたことを特徴とする。（図３，図４，図６，図１３乃至図１６、実施例２乃至６）
また、請求項２に記載の発明は、請求項１に記載の発明において、前記Ｑ値制御回路は、第１及び第２のＱ値制御回路（１１０，１１１）を含み、前記最適化手段は、前記第１及び第２のＱ値制御回路（１１０，１１１）からの第１及び第２のＱ値制御信号（ｂ１，ｄ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、受信帯域の最適化を行うことを特徴とする。（図１３，図１６、実施例３，６）
また、請求項３に記載の発明は、請求項１に記載の発明において、前記位相同期回路を構成し、第４のヴァラクタ（Ｖ１３〜Ｖ１６）を含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗（ＲＱ４又はＲＱ５）を備えた分周部（１０８）とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号（ｃ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、前記最適化手段は、前記Ｑ値制御回路（１１０）からの前記Ｑ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行うことを特徴とする。（図３乃至図６，図１３乃至図１６、実施例２乃至６）
また、請求項４に記載の発明は、請求項３に記載の発明において、前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）を含み、前記最適化手段は、前記第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）からの第１、第２及び第３のＱ値制御信号（ｂ１，ｄ１，ｅ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御することで、受信帯域の最適化を行うことを特徴とする。（図１４、実施例４）
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ（ａ３）及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データ（ａ２）に基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号（ｂ１又はｄ１又はｅ１）を生成することを特徴とする。（図７）
また、請求項６に記載の発明は、第１のヴァラクタ（Ｖ１〜Ｖ４）を含む第１のＬＣタンク回路を備えた電圧制御発振部（１０６）を有する位相同期回路（１００）と、第２のヴァラクタ（Ｖ５〜Ｖ８）を含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗（ＲＱ２）を備えた増幅部（１０１）と、第３のヴァラクタ（Ｖ９〜Ｖ１２）を含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗（ＲＱ３）を備えた周波数変換部（１０７）とを有する送信システムである通信システムであって、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行う同調手段と、Ｑ値制御回路（１１０）からのＱ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行う最適化手段とを備えたことを特徴とする。（図３，図４，図６，図１３乃至図１６、実施例２乃至６）
また、請求項７に記載の発明は、請求項６に記載の発明において、前記Ｑ値制御回路は、第１及び第２のＱ値制御回路（１１０，１１１）を含み、前記最適化手段は、前記第１及び第２のＱ値制御回路（１１０，１１１）からの第１及び第２のＱ値制御信号（ｂ１，ｄ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする。（図１３，図１６、実施例３，６）
また、請求項８に記載の発明は、請求項６に記載の発明において、前記位相同期回路を構成し、第４のヴァラクタ（Ｖ１３〜Ｖ１６）を含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗（ＲＱ４又はＲＱ５）を備えた分周部（１０８）とを更に有し、前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号（ｃ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行い、前記最適化手段は、前記Ｑ値制御回路（１１０）からの前記Ｑ値制御信号（ｂ１）を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行うことを特徴とする。（図３乃至図６，図１３乃至図１６、実施例２乃至６）
また、請求項９に記載の発明は、請求項８に記載の発明において、前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）を含み、前記最適化手段は、前記第１、第２及び第３のＱ値制御回路（１１０，１１１，１１２）からの第１、第２及び第３のＱ値制御信号（ｂ１，ｄ１，ｅ１）を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする。（図１４、実施例４）
また、請求項１０に記載の発明は、請求項６乃至９のいずれかに記載の発明において、前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ（ａ３）及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データ（ａ２）に基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号（ｂ１又はｄ１又はｅ１）を生成することを特徴とする。（図７）
【発明の効果】
【００１３】
本発明によれば、第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路と、第２のヴァラクタを含む第２のＬＣタンク回路を負荷とし、第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗を備えた増幅部と、第３のヴァラクタを含む第３のＬＣタンク回路を負荷とし、第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗を備えた周波数変換部とを有するので、回路の構成要素としては既に組み込まれている電圧制御発振器（ＶＣＯ）のＬＣタンク内のヴァラクタと増幅器のＬＣ負荷内のヴァラクタと周波数変換器のＬＣ負荷内のヴァラクタと分周器のＬＣ負荷内のヴァラクタを流用しつつ、受信（送信）周波数の同調は、電圧制御発振器の発振周波数制御信号を用いることで回路特性の周波数変動因にからの影響を受けない受信器及び送信器を実現することができ、製品の高精度化・イールド向上等が期待できる。また、必要に応じて、受信（送信）帯域の最適化をＬＣタンクに可変抵抗を１個付加する最小単位の変更で実現できるため、帯域、すなわち信号対雑音比の最適化も容易に実現することができる。従って、データ誤りの少ない高品質な受信器及び送信器を実現できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の通信システムである実施例１に係る受信システムを説明するためのブロック構成図である。
【図２】図１に示した電圧制御発振器の回路図である。
【図３】図１に示した増幅器の回路図である。
【図４】図１に示した周波数変換器の回路図である。
【図５Ａ】図１に示した分周器の回路図である。
【図５Ｂ】図１に示した分周器の回路図である。
【図６】本発明の通信システムである実施例２を説明するためのブロック構成図である。
【図７】図６に示したＱ値制御回路の構成図である。
【図８】図７に示した任意位相発生器＋電圧電流変換器の回路図である。
【図９】任意位相発生器の動作を説明する図で、（ａ）はＩＩＰ＝ＩＱＰの時の動作を示し、（ｂ）はＩＩＰ＝Ｉ０、かつＩＩＱ＝０の時の動作を示し、（ｃ）は入出力間で位相差を生じさせない時の動作を示している。
【図１０】図７に示したＬＣバンドパスフィルタの詳細を説明する図で、（ａ）はＬＣバンドパスフィルタの詳細な回路図、（ｂ）は、振幅伝達関数の周波数特性模式図、（ｃ）は位相伝達関数の周波数特性模式図である。
【図１１】図７に示す排他的論理和を示す図である。
【図１２】図７に示す位相比較器の動作を説明する図で、（ａ）はＣ１とｅとの位相差がπ／２［ｒａｄ］の時の動作を示す、（ｂ）はＣ１とｅとの位相差がπ／２［ｒａｄ］より大きい時の動作を示し、（）ている。
【図１３】本発明の通信システムである実施例３を説明するためのブロック構成図である。
【図１４】本発明の通信システムである実施例４を説明するためのブロック構成図である。
【図１５】本発明の通信システムである実施例５を説明するためのブロック構成図である。
【図１６】本発明の通信システムである実施例６を説明するためのブロック構成図である。
【図１７】従来の受信回路を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照して本発明の各実施例について説明する。
【実施例１】
【００１６】
図１は、本発明の通信システムである実施例１に係る受信システムを説明するためのブロック構成図である。本実施例１における受信システムは、位相同期回路１００と増幅器１０１と周波数変換器１０７とから構成され、位相同期回路（ＰＬＬ；Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１００は、ループフィルタ（ＬＦ；Ｌｏｏｐ Ｆｉｌｔｅｒ）１０２とチャージポンプ（ＣＰ；Ｃｈａｒｇｅ Ｐｕｍｐ）１０３と位相周波数検知器（ＰＦＤ；Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）１０４と電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）１０６と２分周器１０８と任意分周の分周器１０９とから構成されている。
【００１７】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とが入力されて出力信号ｅが出力される。この出力信号ｅは、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００１８】
つまり、本発明の通信システムは、第１のヴァラクタ（図２のＶ１〜Ｖ４）を含む第１のＬＣタンク回路を有する電圧制御発振器１０６を有する位相同期回路１００と、第２のヴァラクタ（図３のＶ５〜Ｖ８）を含む第２のＬＣタンクを負荷とする増幅器１０１と第３のヴァラクタ（図４のＶ９〜Ｖ１２）を含む第３のＬＣタンクを負荷とする周波数変換器１０７と第４のヴァラクタ（図５Ａ又は図５ＢのＶ１３〜Ｖ１６）を含む第４のＬＣタンクを負荷とする２分周器１０８を有する。ヴァラクタとは、バリキャップ（ヴァラクタダイオード又はヴァラクタ）ともいい、電圧によって静電容量が変化する容量素子のことをいう。
【００１９】
受信周波数の同調は、電圧制御発振器１０６の発振周波数を制御するように、位相同期回路１００からの周波数制御信号ｃ１を用いて行なわれる。
【００２０】
このように本実施例１における受信システムは、増幅器１０１と電圧制御発振器１０６との制御信号が同一であることから増幅器１０１の増幅周波数と周波数変換器１０７の出力周波数が電圧制御発振器１０６の発振周波数と強い相関関係を有すると共に、２分周器１０８の出力周波数は電圧制御発振器１０６の発振周波数の半分となる関係を有する受信システムと成る。
【００２１】
図２は、図１に示した電圧制御発振器の回路図で、図３は、図１に示した増幅器の回路図で、図４は図１に示した周波数変換器の回路図で、図５Ａと図５Ｂは図１に示した２分周回路の回路図例である。
【００２２】
なお、図中、ＣＮＴＰは正ヴァラクタ制御信号、ＣＮＴＮは負ヴァラクタ制御信号、ＣＢＩＡＳＰは正ヴァラクタ直流バイアス電圧、ＣＢＩＡＳＮは負ヴァラクタ直流バイアス電圧、ＱＣＮＴはＱ値制御信号、Ｒ１〜Ｒ１６は直流バイアス印加用抵抗、Ｒａ〜Ｒｈは直流バイアス印加用抵抗、ＲＱ２〜ＲＱ４はＱ値制御用可変抵抗、ＮＶＰはＶＣＯ負性抵抗発生用トランジスタ、ＮＶＮはＶＣＯ負性抵抗発生用トランジスタ、ＮＡＰは増幅用トランジスタ、ＮＡＮは増幅用トランジスタ、Ｍ１ＭはＭｉｘｅｒＲＦ入力トランジスタ、Ｍ２ＭはＭｉｘｅｒＲＦ入力トランジスタ、Ｍ３Ｍ〜Ｍ６Ｍはローカルクロック入力トランジスタ、Ｍ１ＤはＤｉｖｉｄｅｒ分周信号入力トランジスタ、Ｍ２ＤはＤｉｖｉｄｅｒ分周信号入力トランジスタ、Ｍ３Ｄ〜Ｍ６ＤはＤｉｖｉｄｅｒローカルクロック入力トランジスタ、ＩＢＩＡＳＰはＤＣバイアス電流端子、ＰＢ０はカレントミラー用トランジスタ、ＰＢ１はカレントミラー用トランジスタ、ＩＢＩＡＳＮはＤＣバイアス電流端子、ＮＢ０はカレントミラー用トランジスタ、ＮＢ００はカレントミラー用トランジスタ、ＮＢ１はカレントミラー用トランジスタ、ＣＩＰは直流阻止用キャパシタ、ＣＩＮは直流阻止用キャパシタ、ＲＩＰは直流バイアス印加用抵抗、ＲＩＮは直流バイアス印加用抵抗、ＩＢＭは直流バイアス電流、ＩＢＤも直流バイアス電流を示している。
【００２３】
以下では説明を簡単にするため、信号ｄの周波数と信号ｍの周波数の比が３：１である場合の受信系を例にとって説明を進める。例えば、信号ｄの周波数は９ＧＨｚ、信号ｍの周波数は３ＧＨｚ、電圧制御発生器の発振信号は６ＧＨｚ、２分周器の出力が３ＧＨｚとなる場合がこれに相当する。
【００２４】
図２において電圧制御発振器１０６の発振周波数（Ｆｏｓｃ）は、インダクタンス値Ｌｐｖ、ＬｎｖのインダクタＬｐｖ、Ｌｎｖ、容量値Ｃ１〜Ｃ４の直流阻止用キャパシタＣ１〜Ｃ４及びヴァラクタＶ１〜Ｖ４とから成るタンク回路で決定され、その値は以下の式（１）で表される。以下では説明を簡単にするため、
Ｖ１の容量＝Ｖ２の容量＝Ｃｖ１
Ｖ３の容量＝Ｖ４の容量＝Ｃｖ３
Ｌｐｖ＝Ｌｎｖ＝Ｌｖ
Ｃ１＝Ｃ２＝Ｃ３＝Ｃ４＝Ｃ０
Ｃ０＞＞Ｃｖ１，Ｃｖ３
とする。
【００２５】
Ｆｏｓｃ＝（１／Ｓｑｒｔ（Ｌｖ×（Ｃｖ１＋Ｃｖ３）） ・・・（１）
また、図３に示す増幅器１０１の最大利得を示す周波数（Ｆａｍａｘ）も、電圧制御発振器１０６と同様にインダクタンス値Ｌｐａ、ＬｎａのインダクタＬｐａ、Ｌｎａ、容量値Ｃ５〜Ｃ８の直流阻止用キャパシタＣ５〜Ｃ８及びヴァラクタＶ５〜Ｖ８とから成るタンク回路で決定される、その値は以下の式（２）で示される。ここでも簡単のため、
Ｖ５の容量＝Ｖ６の容量＝Ｃｖ５
Ｖ７の容量＝Ｖ８の容量＝Ｃｖ７
Ｌｐａ＝Ｌｎａ＝Ｌａ
Ｃ５＝Ｃ６＝Ｃ７＝Ｃ８＝Ｃ０Ａ
Ｃ０Ａ＞＞Ｃｖ５，Ｃｖ７
とする。
【００２６】
この時ＲＱ２は固定値でも、なくても構わない。
【００２７】
Ｆａｍａｘ＝（１／Ｓｑｒｔ（Ｌａ＊（Ｃｖ５＋Ｃｖ７）） ・・・（２）
図１における信号ｄの周波数と電圧制御発振器出力ｆの周波数の比は、上記仮定から３：２になることが決まっている。従って、増幅器１０１の第２のＬＣタンク回路と電圧制御発振器１０６の第１のＬＣタンク回路とのＬＣ素子定数比を、Ｌｖ＝（１／１．５）＊Ｌａ，（Ｃ１〜Ｃ４）＝（１／１．５）＊（Ｃ５〜Ｃ８）、（Ｖ１〜Ｖ４）＝（１／１．５）＊（Ｖ５〜Ｖ８）と成るように選ぶ事で各回路の動作すべき周波数を、温度・プロセス変動に因らない制御信号Ｃ１で最適値に制御できる。
【００２８】
同様に、図４に示す周波数変換器１０７の最大利得を示す周波数（Ｆｍｍａｘ）もインダクタンス値Ｌｐｍ、ＬｎｍのインダクタＬｐｍ、Ｌｎｍ、容量値Ｃ９〜Ｃ１２の直流阻止用キャパシタＣ９〜Ｃ１２及びヴァラクタＶ９〜Ｖ１２とから成るタンク回路で決定される、その値は以下の式（３）で示される。ここでも説明を簡単にするため、
Ｖ９の容量＝Ｖ１０の容量＝Ｃｖ９
Ｖ１１の容量＝Ｖ１２の容量＝Ｃｖ１１
Ｌｐｍ＝Ｌｎｍ＝Ｌｍ
Ｃ９＝Ｃ１０＝Ｃ１１＝Ｃ１２＝Ｃ０Ｍ
Ｃ０Ｍ＞＞Ｃｖ９，Ｃｖ１１
とする。
【００２９】
この時ＲＱ３は固定値でも、なくても構わない。
【００３０】
Ｆｍｍａｘ＝（１／Ｓｑｒｔ（Ｌｍ＊（Ｃｖ９＋Ｃｖ１１）） ・・・（３）
図１における信号ｍの周波数と電圧制御発振器出力ｆの周波数の比は、上記仮定から１：２になることが決まっている。従って、周波数変換器の第３のＬＣタンク回路と電圧制御発振器１０６の第１のＬＣタンク回路とのＬＣ素子定数比をＬｖ＝（２．０）＊Ｌｍ，（Ｃ１〜Ｃ４）＝（２．０）＊（Ｃ９〜Ｃ１２）、（Ｖ１〜Ｖ４）＝（２．０）＊（Ｖ９〜Ｖ１２）と成るように選ぶ事で各回路の動作すべき周波数を、温度・プロセス変動に因らない制御信号Ｃ１で最適値に制御できる。
【００３１】
同様に、図５Ａ及び図５Ｂに示す２分周器１０８の出力信号周波数（Ｆｄｍａｘ）もインダクタンス値Ｌｐｄ、ＬｎｄのインダクタＬｐｄ、Ｌｎｄ、容量値Ｃ１３〜Ｃ１６の直流阻止用キャパシタＣ１３〜Ｃ１６及びヴァラクタＶ１３〜Ｖ１６とから成るタンク回路で決定される、その値は以下の式（４）で示される。ここでも説明を簡単にするため、
Ｖ１３の容量＝Ｖ１４の容量＝Ｃｖ１３
Ｖ１５の容量＝Ｖ１６の容量＝Ｃｖ１６
Ｌｐｄ＝Ｌｎｄ＝Ｌｄ
Ｃ１３＝Ｃ１４＝Ｃ１５＝Ｃ１６＝Ｃ０Ｄ
Ｃ０Ｄ＞＞Ｃｖ９，Ｃｖ１１
とする。
【００３２】
この時ＲＱ４は固定値でも、なくても構わない。
【００３３】
Ｆｍｍａｘ＝（１／Ｓｑｒｔ（Ｌｍ＊（Ｃｖ９＋Ｃｖ１１）） ・・・（４）
図１における２分周器の出力周波数と電圧制御発振器出力ｆの周波数の比は、上記仮定から１：２になることが決まっている。従って、周波数変換器の第４のＬＣタンク回路と電圧制御発振器１０６の第１のＬＣタンク回路とのＬＣ素子定数比をＬｖ＝（２．０）＊Ｌｄ，（Ｃ１〜Ｃ４）＝（２．０）＊（Ｃ１３〜Ｃ１６）、（Ｖ１〜Ｖ４）＝（２．０）＊（Ｖ３〜Ｖ１６）と成るように選ぶ事で各回路の動作すべき周波数を、温度・プロセス変動に因らない制御信号Ｃ１で最適値に制御できる。
【００３４】
図５Ａと図５Ｂの差異は、出力のフィードバックが差動対を構成するＭ１Ｄ・Ｍ２Ｄに掛けられるか、４次元の素子Ｍ３Ｄ〜Ｍ６Ｄに掛けられるかが異なるだけで２分周器の動作上の差異はない。
【００３５】
これまでの実施例から増幅器１０１と周波数変換器１０７と２分周器１０８の全てのブロックが、プロセス変動・温度変動に関係のない制御信号Ｃ１で制御され、その動作周波数は精度の高い信号ａ１を基準とするＰＬＬ１００の構成要素である電圧制御発振器の発振信号ｆを決定するＣ１で制御される特徴を有することが示された。
【００３６】
通常、ＬＣタンク方式の電圧制御発振器では、Ｓｉｎｇｌｅ−Ｅｎｄの周波数制御方式を用いるが、この受信システムの実現においては、素子感度が低く抑えることのできる差動制御方式の方が好ましい。図２に示した電圧制御発振器１０６の回路図と、図３に示した増幅器１０１の回路図と図４に示した周波数変換器の回路図と図５Ａ，図５Ｂに示した分周器の回路図は、上述した差動制御方式を採用した回路例を示している。
【００３７】
本発明では、精度の高い基準信号によって支配される上記電圧制御増幅器の第１のヴァラクタを含む第１のＬＣタンク共振周波数を決定する上記Ｃ１を用いて、第２のヴァラクタを含む第２のＬＣタンクを負荷とする第２の増幅器と第３のヴァラクタを含む第３のＬＣタンクを負荷とする第３の周波数変換器と、第４のヴァラクタを含む第４の２分周器を制御する事で、製造誤差・温度変動に依存しない安定な受信が達成できた。
【実施例２】
【００３８】
図６は、本発明の通信システムである実施例２に係る受信システムを説明するためのブロック構成図である。本実施例２における受信システムは、図１に示したブロック構成図に帯域最適化のための制御回路Ｑ値制御回路１１０を付加し、Ｑ値制御信号ｂ１で図６における増幅器１０１と周波数変換器１０７の帯域を最適化できるようにした点で相違している。
【００３９】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００４０】
Ｑ値制御回路１１０は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１と上述の周波数変換器１０７とにフィードバックされる。
【００４１】
すなわち、本実施例２における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１１０によって作られたＱ値制御信号ｂ１で増幅器１０１と周波数変換器１０７の帯域を制御することにより行われる。
【００４２】
なお、図６中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２、図３、図４及び、図５Ａ・図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。
【００４３】
なお、Ｑ値制御信号ｂ１は、自由度の高い制御を行う観点からは、図６のように前述の増幅器１０１と前述の周波数変換器１０７の両方に入力することが好ましいが、どちらか一方だけに入力するだけでも構わない。
【００４４】
先ず、帯域最適化の方法について説明する。
図７は、帯域最適化のためのＱ値制御回路の構成図で、図８は、任意位相発生器＋電圧−電流変換器の回路例を示す図で、図９（ａ）乃至（ｃ）は、任意位相発生器の動作説明図で、図１０（ａ）乃至（ｃ）は、ＬＣバンドパスフィルタ振幅・位相伝達関数説明図で、図１１は、位相比較器の回路例を示す図で、図１２（ａ），（ｂ）は、位相比較器の動作説明図である。表１は位相比較器の真理値表を示している。
【００４５】
図６中のＱ値制御回路は、図７に示される任意位相発生器２０１と位相比較器２０２と任意位相発生器２０３と電圧電流変換器２０４とＬＣバンドパスフィルタ２０５とから構成されている。
【００４６】
図中符号ｆは電圧制御発振器の出力クロック（ｆ（ｔ）＝Ｃｏｓ（ωｏｔ））、ｃ1はループフィルタの出力制御信号、ｂ1はＱ値制御信号、ｇは位相比較器入力１（ｇ（ｔ）＝Ｃｏｓ（ω２ｔ）） 帯域幅ＢＷ＝（ω２−ω０）／２π、ｈは位相変動した位相比較器入力１（ｈ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１）））、Θ１は位相変動量、ｉは位相比較器入力２（ｉ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１＋Θ２））、Θ２はＬＣバンドパスフィルタによる位相変動量である。
【００４７】
周波数と位相の関係は、ｆ＝ｄΘ／ｄｔで、位相の時間変動成分が周波数である。したがって、０〜３６０°の位相データを一定割合で時間変動されたデータを任意位相発生器に与えると、「入力周波数＋一定周波数」の新しい周波数信号を作成できる。
【００４８】
任意波形発生器２０１には、入力信号ｆと帯域幅データａ３とが入力されて信号ｇが出力される。この出力信号ｇは、位相比較器２０２に入力され、この位相比較器２０２の位相比較結果は信号ｂ１となってＬＣバンドパスフィルタ２０５にフィードバックされると共に図６中の他のブロック、すなわち増幅器１０１と周波数変換器１０７の制御信号として利用される。
【００４９】
また、任意波形発生器２０１の出力ｇは、もう一つの任意位相発生器２０３にも入力される。この任意位相発生器２０３は、もう一つの入力である位相データａ２に従って入力信号ｇと周波数が同じで位相が異なる信号ｈを出力する。この信号ｈは、電圧電流変換器２０４で電流信号に変換された後にＬＣバンドパスフィルタ２０５で電流電圧変換を受け位相比較器のもう一つ一方の端子に入力される。ここでＬＣバンドパスフィルタの中心周波数ｆｏは制御信号Ｃ１によって、図６の電圧制御発振器１０６の発振周波数に追従する。
【００５０】
また、任意位相発生器２０１の役割から説明する。任意位相発生器２０１は、以下の位相―周波数の関係式（５）を用いて、新たな周波数を発生することにある。
【００５１】
ｆｏ＝ｄΘｏ／ｄｔ ・・・（５）
ここで、ｆｏ；周波数、Θｏ；位相、ｔ；時間である。
【００５２】
この式（５）より、任意位相発生器の位相を時間変動させる事で時間変動分の周波数を加えた周波数を作り出せる事がわかった。図７中の帯域幅データａ３は、この新たな周波数を作り出すための時間変動を伴うデータである。他方任意位相発生器２０３に入力される位相データａ２は時間変動を伴わない固定データである。
【００５３】
図８に示してある任意位相発生器の回路は、図７の信号ｆを入力とし図９（ａ）に示すような周波数が同じで位相が各々π／２だけずれたＩ，Ｑ，ＩＢ，ＱＢの４信号を発生するクアドラチュラ信号発生器３０１と、図６の信号ａ２から分割されたデータの内、Ｉブランチ用の位相データａ２ＩとＱブランチ用の位相データａ２Ｑと２組の４象限の位相加算器を構成するトランジスタＭ１Ｉ〜Ｍ４Ｉ、Ｍ１Ｑ〜Ｍ４Ｑと上記トランジスタに位相データに依る変調を受けたバイアス電流を供給する電流源ＩＩＰ・ＩＩＮ・ＩＱＰ・ＩＱＮとで構成されている。
【００５４】
Ｉブランチ側の４象限位相加算器を構成するＭ１Ｉは、ドレインがＩＯＰに、ゲートがＩに、ソースがＣＳ１に接続され、Ｍ１Ｉとソースを共通とするＭ２Ｉは、ゲートがＩＢに、ドレインがＩＯＮに接続される。また、Ｍ３Ｉは、ドレインがＩＯＰに、ゲートがＩＢに、ソースがＣＳ２に接続され、Ｍ３Ｉとソースを共通とするＭ４Ｉは、ゲートがＩに、ドレインがＩＯＮに接続される。
【００５５】
同様にＱブランチ側の４象限位相加算器を構成するＭ１Ｑは、ドレインがＩＯＰに、ゲートがＱに、ソースがＣＳ３に接続され、Ｍ１Ｑとソースを共通とするＭ２Ｑは、ゲートがＱＢに、ドレインがＩＯＮに接続される。また、Ｍ３Ｑは、ドレインがＩＯＰに、ゲートがＱＢに、ソースがＣＳ４に接続され、Ｍ３Ｑとソースを共通とするＭ４Ｑは、ゲートがＱに、ドレインがＩＯＮに接続される。
【００５６】
加えてＣＳ１とＶＳＳの間には、位相データＩ（ａ２Ｉ）で変調を受けた電流源ＩＩＰが、ＣＳ２とＶＳＳの間にも位相データＩ（ａ２Ｉ）で変調を受けたＩＩＮが接続され、ＣＳ３とＶＳＳの間に位相データＱ（ａ２Ｑ）で変調を受けた電流源ＩＱＰが、ＣＳ４とＶＳＳの間にも位相データＱ（ａ２Ｑ）で変調を受けたＩＱＮが接続される。
【００５７】
上述した変調データと合成された新しい位相との関係を図９（ａ）乃至（ｃ）に示す。図９（ａ）には先述のクアドラチュラ信号発生器で発生されるＩ，Ｑ，ＩＢ，ＱＢの４信号の位相関係を、図９（ｂ）にはπ／４位相をずらす場合の動作を、また、図９（ｃ）には入出力間で位相差を生じさせない時の動作を説明している。
【００５８】
図６中の帯域幅データａ３の時間変動をＢＷ［Ｈｚ］とすると、任意波形発生器の入出力の周波数差は以下の式（６）で示される。
【００５９】
ｇ＝ｆ＋ＢＷ ・・・（６）
ここで、ｆ；図６の電圧制御発振器１０６の出力クロックで周波数はｆｏ［Ｈｚ］
ｇ；図７の任意位相発生器２０１の出力信号周波数［Ｈｚ］
ＢＷ；図７の帯域幅データａ３で規定された周波数［Ｈｚ］
更にｆ（ｔ）＝Ｃｏｓ（ωｏｔ），ωｏ＝２＊π＊ｆｏ と置くと
ｇ（ｔ）＝Ｃｏｓ（ω２ｔ） ・・・（７）
ω２＝２＊π＊（ｆｏ＋ＢＷ）
すなわち、帯域幅ＢＷは
ＢＷ＝（ω２−ωｏ）／（２＊π） となる。
【００６０】
次に“ｇ（ｔ）＝Ｃｏｓ（ω２ｔ）”と位相データａ２とが入力された任意波形発生器２０３からの出力ｈは、ａ２に依る位相変動量をΘ１とすると以下の式（８）で示される。
【００６１】
ｈ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１） ・・・（８）
ここで、Θ１；ａ２に依る位相変動量
さらに、ＬＣバンドパスフィルタ２０５での位相変動Θ２を考慮すると、位相比較器入力のもう一方である信号ｉは、以下の（９）式で与えられる。
【００６２】
ｉ（ｔ）＝Ｃｏｓ（ω２ｔ＋Θ１＋Θ２） ・・・（９）
ここで、Θ２；ＬＣバンドパスフィルタよる位相変動量
したがって、位相比較器２０２の出力はｇＸＯＲｉであるから、次式（１０）で与えられる。
【００６３】
【００６４】
図７に依るとｂ１はＬＣバンドパスフィルタ２０５に入力され、図１０（ａ）中の可変抵抗ＲＱを可変することに利用される。ここで図１０（ｂ）に示されたＬＣタンクフィルタの中心周波数ｆｏとＱ値Ｑとを数式で表現してみる。
【００６５】
ｆｏ＝１／｛２＊π＊Ｓｑｒｔ（ＬＣ）｝ ・・・（１０−ａ）
Ｑ＝ＲＱ＊Ｓｑｒｔ（Ｃ／Ｌ） ・・・（１０−ｂ）
この両式より、図７におけるＱ値制御信号を用いることで、ＬＣタンク２０５の中心周波数を変えることなく、ＬＣタンクの帯域幅を制御できることが示された。
【００６６】
最後に図７のＱ値制御回路がどこで安定するのかを説明する。
図７における位相比較器２０２は、排他的論理和回路で構成されておりその図を図１１に真理値表を表１に示す。
【００６７】
【表１】
【００６８】
また、この表１を参考に図７における位相比較器入力ｇとｉ、そして出力ｂ１に関するタイミングチャートを図１２（ａ），（ｂ）に示す。このタイミングチャートから位相比較器の出力は、ｇとｉの位相差がπ／２の時極大値を取ることがわかった。なお、ｇとｉとが同相では、出力は零である。したがって、図１０（ｃ）に示すように、希望の周波数ｆｏ＋ＢＷの点での位相が周波数ｆｏの点での位相に比べπ／２だけ遅れるように、図７における帯域データａ３と位相データａ２を設定し、図７のループを極大値で安定するようなフィードバックループを構成することで、所望の動作を達成することができる。
【００６９】
本発明では実施例１で、図６に示される増幅器、周波数変換器、２分周器の負荷が希望の周波数に同調されている事を利用して、図６の信号経路に存在する増幅器と周波数変換器の２つの回路素子の帯域幅を任意に、かつ精度良く制御することができる。
【００７０】
これにより、受信帯域の最適化が可能になり、それによって安定した受信特性を得ることが達成できる。
【実施例３】
【００７１】
図１３は、本発明の通信システムである実施例３に係る受信システムを説明するためのブロック構成図である。本実施例３における受信システムは、図６に示した実施例２のブロック構成図のシステムを更に最適受信できるように、Ｑ値制御回路２（１１１）を付加し、図１３におけるＱ値制御回路１（１１０）からのＱ値制御信号ｂ１で図１３における増幅器１０１の帯域制御を、また、図１３におけるＱ値制御回路２（１１１）からのＱ値制御信号ｄ１で図１３における周波数変換器１０７の帯域制御を各々独立してできるようにした点で相違している。
【００７２】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００７３】
Ｑ値制御回路１（１１０）は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１にフィードバックされる。他方Ｑ値制御回路２（１１１）は、位相データｂ２と帯域幅データｂ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｄ１を出力とする。この出力信号ｄ１は上述の周波数変換器１０７にフィードバックされる。
【００７４】
なお、図１３中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。同様に図１３中のＱ値制御回路１（１１０）とＱ値制御回路２（１１１）は実施例２における図８，図９，図１０，図１１と同様であり、この回路図の動作についても同様である。
【００７５】
つまり、本実施例３における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１（１１０）によって作られたＱ値制御信号ｂ１で増幅器１０１の帯域を、位相データｂ２と帯域幅データｂ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路２（１１１）によって作られたＱ値制御信号ｄ１で周波数変換器１０７の帯域を制御することにより行われる。
【実施例４】
【００７６】
図１４は、本発明の通信システムである実施例４に係る受信システムを説明するためのブロック構成図である。本実施例４における受信システムは、図６に示した実施例２のブロック構成図のシステムを更に最適受信できるように、Ｑ値制御回路２（１１１）とＱ値制御回路３（１１２）とを付加し、図１４におけるＱ値制御回路１（１１０）からのＱ値制御信号ｂ１で図１４における増幅器１０１の帯域制御を、また、図１４におけるＱ値制御回路２（１１１）からのＱ値制御信号ｄ１で図１４における周波数変換器１０７の帯域制御を加えて図１４におけるＱ値制御回路３（１１２）からのＱ値制御信号ｅ１で図１４における２分周器１０８の帯域制御を各々独立して出来るようにした点で相違している。
【００７７】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００７８】
Ｑ値制御回路１（１１０）は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１にフィードバックされる。他方Ｑ値制御回路２（１１１）は、位相データｂ２と帯域幅データｂ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｄ１を出力とする。この出力信号ｄ１は上述の周波数変換器１０７にフィードバックされる。更にＱ値制御回路３（１１２）は、位相データｃ２と帯域幅データｃ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｅ１を出力とする。この出力信号ｅ１は上述の２分周器１０８にフィードバックされる。
【００７９】
なお、図１４中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。同様に図１３中のＱ値制御回路１（１１０）とＱ値制御回路２（１１１）は実施例２における図８，図９，図１０，図１１と同様であり、この回路図の動作についても同様である。
【００８０】
つまり、本実施例３における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１（１１０）によって作られたＱ値制御信号ｂ１で増幅器１０１の帯域を、位相データｂ２と帯域幅データｂ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路２（１１１）によって作られたＱ値制御信号ｄ１で周波数変換器１０７の帯域を、また、位相データｃ２と帯域幅データｃ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路３（１１２）によって作られたＱ値制御信号ｅ１で２分周器１０２の帯域を制御することにより行われる。
【実施例５】
【００８１】
図１５は、本発明の通信システムである実施例５に係る受信システムを説明するためのブロック構成図である。本実施例５における受信システムは、図６に示した実施例２のブロック構成図と同様である。実施例２と本実施例５との相違は、上述した実施例２においてはループフィルタからの電圧制御増幅器の発振周波数制御電圧である信号ｃ１が増幅器１０１と周波数変換器１０７と２分周器１０８とに入力されているのに対して、本実施例５では、ｃ１は増幅器１０１と周波数変換器１０７にのみ入力されて、２分周器１０８には入力されていない点で相違している。
【００８２】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００８３】
Ｑ値制御回路１１０は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１と上述の周波数変換器１０７とにフィードバックされる。
【００８４】
すなわち、本実施例２における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１１０によって作られたＱ値制御信号ｂ１で増幅器１０１と周波数変換器１０７の帯域を制御することにより行われる。
【００８５】
なお、図６中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。
【００８６】
なお、Ｑ値制御信号ｂ１は、自由度の高い制御を行う観点からは、図６のように前述の増幅器１０１と前述の周波数変換器１０７の両方に入力することが好ましいが、どちらか一方だけに入力するだけでも構わない。
【実施例６】
【００８７】
図１６は、本発明の通信システムである実施例６に係る受信システムを説明するためのブロック構成図である。本実施例６における受信システムは、図１５に示した実施例５のブロック構成図のシステムを更に最適受信できるように、Ｑ値制御回路２（１１１）を付加し、図１５におけるＱ値制御回路１（１１０）からのＱ値制御信号ｂ１で図１５における増幅器１０１の帯域制御を、また、図１５におけるＱ値制御回路２（１１１）からのＱ値制御信号ｄ１で図１５における周波数変換器１０７の帯域制御を各々独立して出来るようにした点で相違している。
【００８８】
増幅器１０１には、入力信号ｄと周波数制御信号ｃ１とＱ値制御信号ｂ１が入力されて出力信号ｅが出力される。この出力信号ｅと上述のＱ値制御信号ｂ１は、周波数変換器１０７に入力されて出力信号ｍが出力される。電圧制御発振器１０６と増幅器１０１にフィードバックされる制御信号である周波数制御信号ｃ１は、電圧制御発振器１０６と２分周器１０８と分周器１０９と位相周波数検知器１０４とチャージポンプ１０３とループフィルタ１０２とで構成される位相同期回路１００において、電圧制御発振器１０６の発振周波数を制御するループフィルタ１０２からの出力信号である。また、基準クロック（Ｒｅｆｅｒｅｎｃｅ Ｃｌｏｃｋ）信号ａ１は、外部から入力され、位相同期回路１００の位相の基準となる信号である。
【００８９】
Ｑ値制御回路１（１１０）は、位相データａ２と帯域幅データａ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｂ１を出力とする。この出力信号ｂ１は上述の増幅器１０１にフィードバックされる。他方Ｑ値制御回路２（１１１）は、位相データｂ２と帯域幅データｂ３と上述の周波数制御信号ｃ１と上述の電圧制御発振器１０６の出力信号ｆを入力としＱ値制御信号ｄ１を出力とする。この出力信号ｄ１は上述の周波数変換器１０７にフィードバックされる。
【００９０】
図１５中の電圧制御発振器１０６と増幅器１０１と周波数変換器１０７と２分周器１０８は、上述した実施例１における図２，図３，図４及び、図５Ａ，図５Ｂと同様であり、この回路図の動作についても、ＲＱ２〜ＲＱ４が固定値から可変値となったことを除けば同一である。同様に図１５中のＱ値制御回路１（１１０）とＱ値制御回路２（１１１）は実施例２における図８，図９，図１０，図１１と同様であり、この回路図の動作についても同様である。
【００９１】
つまり、本実施例６における受信システムの帯域最適化は、位相データａ２と帯域幅データａ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路１（１１０）によって作られたＱ値制御信号ｂ１で増幅器１０１の帯域を、位相データｂ２と帯域幅データｂ３と中心周波数制御信号Ｃ１と電圧制御発振器出力ｆを入力とするＱ値制御回路２（１１１）によって作られたＱ値制御信号ｄ１で周波数変換器１０７の帯域を制御することにより行われる。
【符号の説明】
【００９２】
１ 可変減衰器
２ スイッチ
３ インダクタ
４ ヴァラクタ
６ 送信用局部発振回路（信号源）
２４ 周波数変換器
２５ 局部発振器
２９ 増幅器
１００，２００ 位相同期回路
１０１，２０１ 増幅器
１０２，２０２ ループフィルタ
１０３，２０３ チャージポンプ
１０４，２０４ 位相周波数検知器
１０５，２０５ ビット誤り率
１０６，２０６ 電圧制御発振器
１０７ 周波数変換器
１０８ ２分周器
１０９ 周波数分周器
１１０，１１１，１１２ Ｑ値制御回路
２０１，２０３ 任意位相発生器
２０２ 位相比較器
２０４ 電圧−電流変換器
２０５ ＬＣバンドパスフィルタ
３０１ クアドラチュラ信号発生器
【特許請求の範囲】
【請求項１】
第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路と、
第２のヴァラクタを含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗を備えた増幅部と、
第３のヴァラクタを含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗を備えた周波数変換部と
を有する受信システムである通信システムであって、
前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行う同調手段と、
Ｑ値制御回路からのＱ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う最適化手段と
を備えたことを特徴とする通信システム。
【請求項２】
前記Ｑ値制御回路は、第１及び第２のＱ値制御回路を含み、
前記最適化手段は、前記第１及び第２のＱ値制御回路からの第１及び第２のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、受信帯域の最適化を行なうことを特徴とする請求項１に記載の通信システム。
【請求項３】
前記位相同期回路を構成し、第４のヴァラクタを含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗を備えた分周部とを更に有し、
前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、
前記最適化手段は、前記Ｑ値制御回路からの前記Ｑ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行うことを特徴とする請求項１に記載の通信システム。
【請求項４】
前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路を含み、
前記最適化手段は、前記第１、第２及び第３のＱ値制御回路からの第１、第２及び第３のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御すること化を行うことで、受信帯域の最適化を行なうことを特徴とする請求項３に記載の通信システム。
【請求項５】
前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データに基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号を生成することを特徴とする請求項１乃至４のいずれかに記載の通信システム。
【請求項６】
第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路と、
第２のヴァラクタを含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗を備えた増幅部と、
第３のヴァラクタを含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗を備えた周波数変換部と
を有する送信システムである通信システムであって、
前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行う同調手段と、
Ｑ値制御回路からのＱ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行う最適化手段と
を備えたことを特徴とする通信システム。
【請求項７】
前記Ｑ値制御回路は、第１及び第２のＱ値制御回路を含み、
前記最適化手段は、前記第１及び第２のＱ値制御回路からの第１及び第２のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする請求項６に記載の通信システム。
【請求項８】
前記位相同期回路を構成し、第４のヴァラクタを含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗を備えた分周部とを更に有し、
前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行い、
前記最適化手段は、前記Ｑ値制御回路からの前記Ｑ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行うことを特徴とする請求項６に記載の通信システム。
【請求項９】
前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路を含み、
前記最適化手段は、前記第１、第２及び第３のＱ値制御回路からの第１、第２及び第３のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする請求項８に記載の通信システム。
【請求項１０】
前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データに基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号を生成することを特徴とする請求項６乃至９のいずれかに記載の通信システム。
【請求項１】
第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路と、
第２のヴァラクタを含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗を備えた増幅部と、
第３のヴァラクタを含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗を備えた周波数変換部と
を有する受信システムである通信システムであって、
前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行う同調手段と、
Ｑ値制御回路からのＱ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行う最適化手段と
を備えたことを特徴とする通信システム。
【請求項２】
前記Ｑ値制御回路は、第１及び第２のＱ値制御回路を含み、
前記最適化手段は、前記第１及び第２のＱ値制御回路からの第１及び第２のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、受信帯域の最適化を行なうことを特徴とする請求項１に記載の通信システム。
【請求項３】
前記位相同期回路を構成し、第４のヴァラクタを含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗を備えた分周部とを更に有し、
前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、受信周波数の同調を行い、
前記最適化手段は、前記Ｑ値制御回路からの前記Ｑ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、受信帯域の最適化を行うことを特徴とする請求項１に記載の通信システム。
【請求項４】
前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路を含み、
前記最適化手段は、前記第１、第２及び第３のＱ値制御回路からの第１、第２及び第３のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御すること化を行うことで、受信帯域の最適化を行なうことを特徴とする請求項３に記載の通信システム。
【請求項５】
前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データに基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号を生成することを特徴とする請求項１乃至４のいずれかに記載の通信システム。
【請求項６】
第１のヴァラクタを含む第１のＬＣタンク回路を備えた電圧制御発振部を有する位相同期回路と、
第２のヴァラクタを含む第２のＬＣタンク回路を負荷とし、前記第２のＬＣタンク回路に並列に設けられた第１のＱ値制御用可変抵抗を備えた増幅部と、
第３のヴァラクタを含む第３のＬＣタンク回路を負荷とし、前記第３のＬＣタンク回路に並列に設けられた第２のＱ値制御用可変抵抗を備えた周波数変換部と
を有する送信システムである通信システムであって、
前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行う同調手段と、
Ｑ値制御回路からのＱ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行う最適化手段と
を備えたことを特徴とする通信システム。
【請求項７】
前記Ｑ値制御回路は、第１及び第２のＱ値制御回路を含み、
前記最適化手段は、前記第１及び第２のＱ値制御回路からの第１及び第２のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする請求項６に記載の通信システム。
【請求項８】
前記位相同期回路を構成し、第４のヴァラクタを含む第４のＬＣタンク回路を負荷とし、前記第４のＬＣタンク回路に並列に設けられた第３のＱ値制御用可変抵抗を備えた分周部とを更に有し、
前記同調手段は、前記電圧制御発振部の発振周波数を制御するように、前記位相同期回路からの周波数制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つの同調周波数を制御することで、送信周波数の同調を行い、
前記最適化手段は、前記Ｑ値制御回路からの前記Ｑ値制御信号を用いて前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値制御用可変抵抗の抵抗値を可変することにより、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路の少なくとも１つのＱ値を制御して、送信帯域の最適化を行うことを特徴とする請求項６に記載の通信システム。
【請求項９】
前記Ｑ値制御回路は、第１、第２及び第３のＱ値制御回路を含み、
前記最適化手段は、前記第１、第２及び第３のＱ値制御回路からの第１、第２及び第３のＱ値制御信号を用いて、前記第２のＬＣタンク回路及び前記第３のＬＣタンク回路及び前記第４のＬＣタンク回路のＱ値を夫々制御することで、送信帯域の最適化を行うことを特徴とする請求項８に記載の通信システム。
【請求項１０】
前記Ｑ値制御回路のそれぞれは、前記電圧制御発振部の発振周波数を所望の周波数に変更可能な第１の位相データ及び前記周波数が変更された信号を所望の位相分だけ遅延可能な第２の位相データに基づき、前記周波数が変更された信号と前記位相が遅延された信号との排他的論理和により前記Ｑ値制御信号を生成することを特徴とする請求項６乃至９のいずれかに記載の通信システム。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１１−１６６８１４（Ｐ２０１１−１６６８１４Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１１−９３４５５（Ｐ２０１１−９３４５５）
【出願日】平成２３年４月１９日（２０１１．４．１９）
【分割の表示】特願２００８−２０５８３３（Ｐ２００８−２０５８３３）の分割
【原出願日】平成２０年８月８日（２００８．８．８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２３年４月１９日（２０１１．４．１９）
【分割の表示】特願２００８−２０５８３３（Ｐ２００８−２０５８３３）の分割
【原出願日】平成２０年８月８日（２００８．８．８）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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