ＣＤＲ回路
【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ４のタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、ＶＣＯ１１，１３の発振周波数を制御する制御信号８を発生する周波数制御回路である周波数比較器２およびＶＣＯ１２と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に挿入された減衰器３０とを備える。
【解決手段】ＣＤＲ回路は、入力データ４のタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、ＶＣＯ１１，１３の発振周波数を制御する制御信号８を発生する周波数制御回路である周波数比較器２およびＶＣＯ１２と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に挿入された減衰器３０とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば非特許文献１において参照できる。
【０００３】
図５はこのような用途に用いられるＣＤＲ回路の構成例を示している。メインＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）２０の入力端子２０ａに入力データ４が入力されると、メインＶＣＯ２０は、当該入力データ４のタイミング、つまり電圧値偏移点をトリガとしてその発振位相が入力データ４の位相と合うように調整される。位相を調整された発振信号は、入力データ４との位相が合った再生クロック７としてメインＶＣＯ２０から出力される。再生クロック７は、フリップフロップ（以下、Ｆ／Ｆとする）３のクロック端子３ｂに入力され、Ｆ／Ｆ３のデータ入力端子３ａに入力される入力データ４のリタイミングに使用される。これにより、Ｆ／Ｆ３の出力端子３ｃから再生データ６が出力される。
【０００４】
一方、メインＶＣＯ２０と同一構成のサブＶＣＯ１２と、周波数比較器２とは、ＰＬＬ（Phase-Locked Loop）を形成している。このＰＬＬは、入力データ４のデータレートと等しい周波数の参照クロック５またはその周波数の整数分の１の周波数の参照クロック５と同じ周波数で発振している。周波数比較器２は、サブＶＣＯ１２の出力端子１２ｃから出力され入力端子２ｂに入力される信号の周波数と入力端子２ａに入力される参照クロック５の周波数とを比較し、サブＶＣＯ１２の出力信号の周波数が参照クロック５の周波数より高ければ、サブＶＣＯ１２の発振周波数を下げるように制御する制御信号８を出力し、サブＶＣＯ１２の出力信号の周波数が参照クロック５の周波数より低ければ、サブＶＣＯ１２の発振周波数を上げるように制御する制御信号８を出力する。周波数比較器２の出力端子２ｃから出力される制御信号８は、サブＶＣＯ１２の周波数制御端子１２ｂに供給されると同時に、メインＶＣＯ２０の周波数制御端子２０ｂにも供給される。これにより、サブＶＣＯ１２の出力端子１２ｃから出力される信号の周波数とメインＶＣＯ１１の出力端子２０ｃから出力される再生クロック７の周波数とが同じになるように制御される。
【０００５】
図５に示した従来構成によれば、入力データ４のデータレートとメインＶＣＯ２０から出力される再生クロック７の周波数とは常に一致しているので、入力データ４が入力された時にはメインＶＣＯ２０は位相だけ合わせれば良く、瞬時に入力データ４との同期を確立することが可能である。
しかしながら、図５に示した構成では、この瞬時応答特性と引き換えに出力波形品質が入力波形品質に大きく依存することになってしまう。つまり、入力データのジッタが大きい場合には、出力データのジッタも大きくなってしまうという問題点がある。
【０００６】
このような問題点を緩和できる手段として、非特許文献２において図６のような回路構成が提案されている。図６に示したＣＤＲ回路の構成は、図５に示したメインＶＣＯ２０を２つのＶＣＯ１１，１３の直列構成に変えて、ＶＣＯ１１の前にゲーティング回路１０を追加し、さらにＶＣＯ１１とＶＣＯ１３との間にバッファ増幅器１４を追加した構成となっている。
【０００７】
ゲーティング回路１０は、排他的論理和（ＸＯＲ）ゲートや論理積（ＡＮＤ）ゲートなどで構成され、入力端子１０ａに入力される入力データ４が「０」から「１」に立ち上がったときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がるパルスを出力する。ゲーティング回路１０の出力パルスは、出力端子１０ｃから出力され、ＶＣＯ１１の入力端子１１ａに入力される。
【０００８】
ＶＣＯ１１は、図５に示したメインＶＣＯ２０と同様に、周波数制御端子１１ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路１０の出力パルスにより制御される。すなわち、ＶＣＯ１１は、ゲーティング回路１０の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路１０の出力パルスが「１」になった途端に発振を始め、ゲーティング回路１０の出力パルスが「１」の間は発振を続ける。こうして、ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と合うように調整される。
【０００９】
ＶＣＯ１３は、ＶＣＯ１１と同様に、周波数制御端子１３ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。ＶＣＯ１１の出力端子１１ｃから出力されたクロックがバッファ増幅器１４を介してＶＣＯ１３の入力端子１３ａに入力されるため、ＶＣＯ１３から出力される再生クロック７の位相は、ＶＣＯ１１の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整されるが、ＶＣＯ１１の影響が小さいことから、ＶＣＯ１１の出力クロックの位相に瞬時に追従することはない。したがって、入力データ４にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック７のジッタを低減することができる。さらに、ＶＣＯ１１とＶＣＯ１３との間に、駆動力の弱いバッファ増幅器１４が挿入されているため、再生クロック７の位相に与えるＶＣＯ１１の影響がより小さくなっている。
【００１０】
その他の構成は、図５に示したＣＤＲ回路と同じである。図６に示した構成では、ジッタが大きな入力データ４が入力された場合においても、ＶＣＯ１３がクロック周波数近傍のみの周波数の信号を選択的に増幅する機能を有していることと、バッファ増幅器１４の利得を適当に設定することによりジッタの影響を低減できることから、入力データ４との位相同期を確保した上で再生クロック７のジッタをある程度低減することができる。その理由は、バッファ増幅器の利得１４を低減するに従い、ＶＣＯ１３の自走発振スペクトラム成分が支配的になっていき、入力データ４のジッタの影響を低減できるようになるためである。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Y.Ota，et al.，“High-speed，burst mode，packet-capable optical receiver and instantaneous clock recovery for optical bus operation”，J.Lightwave Technol.，vol.12，no.2，p.325-331，Feb.1994
【非特許文献２】J.Terada，et al.，“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”，in 2009 IEEE International Solid-State Circuits Conference Digest，p.104-106，Feb.2009
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以上のように、図５に示した構成では、入力データのジッタが大きい場合に、出力データのジッタも大きくなってしまうという問題点があった。
これに対して、図６に示した構成では、図５に示した構成と比較して入力データのジッタの影響を低減することができる。ただし、バッファ増幅器１４の動作が電源電圧変動や環境温度変動などの外乱の影響を受けて不安定になることがあるので、電源電圧変動や環境温度変動があった場合でも安定的に位相同期を確保しようとすると、バッファ増幅器１４のみでジッタを大幅に低減することは難しくなる。その理由は、ジッタを抑圧するためにバッファ増幅器１４の駆動力を弱めすぎると、ＶＣＯ１３がフリーラン状態になり、入力データの位相情報がＶＣＯ１３に伝達されないためである。また、図６に示した構成では、バッファ増幅器１４を追加することにより、回路規模や消費電力が増大してしまうという問題点があった。
【００１３】
本発明の目的は、上記従来の問題点を解決し、入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明のＣＤＲ回路は、入力データのタイミングに合うように第１のクロックの位相を調整して、前記入力データとタイミングの合った第１のクロックを出力する第１の電圧制御発振器と、前記第１のクロックのタイミングに合うように第２のクロックの位相を調整して、前記第１のクロックとタイミングの合った第２のクロックを出力する第２の電圧制御発振器と、前記第１、第２の電圧制御発振器の発振周波数を制御する周波数制御信号を発生する周波数制御回路と、前記第１の電圧制御発振器の出力端子と前記第２の電圧制御発振器の入力端子との間に挿入された減衰器とを備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記減衰器は、可変減衰器である。
また、本発明のＣＤＲ回路の１構成例は、前記第１、第２の電圧制御発振器を同一構成としたことを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第１、第２の電圧制御発振器は、ゲーティッド電圧制御発振器である。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記入力データのデータ識別を前記第２のクロックに基づいて行うデータ識別回路を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記入力データが遷移したときにパルスを出力するゲーティング回路を備え、前記第１の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように前記第１のクロックの位相を調整することにより、前記入力データのタイミングに合うように前記第１のクロックの位相を調整することを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、第１、第２の電圧制御発振器を設け、第１の電圧制御発振器の出力端子と第２の電圧制御発振器の入力端子との間に減衰器を挿入することにより、入力データに対する瞬時応答特性を備え、かつジッタの多いデータが入力された場合でも、出力ジッタを低減可能なＣＤＲ回路を実現することができる。また、本発明では、受動素子で構成できる減衰器を用いることにより、バッファ増幅器を用いる従来のＣＤＲ回路と比較して回路規模および消費電力を低減することができ、さらにＣＤＲ回路の高安定動作を実現することができる。その結果、本発明では、ＣＤＲ回路を用いるＰＯＮシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＣＤＲ回路におけるゲーティング回路の構成の１例を示す回路図である。
【図３】本発明の第１の実施の形態に係るＣＤＲ回路におけるＶＣＯの構成の１例を示す回路図である。
【図４】本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図５】従来のＣＤＲ回路の構成を示すブロック図である。
【図６】従来の別のＣＤＲ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、周波数比較器２と、Ｆ／Ｆ３と、ゲーティング回路１０と、ＶＣＯ１１，１２，１３と、減衰器３０とから構成される。図６に示した従来のＣＤＲ回路との相違は、バッファ増幅器１４の代わりに減衰器３０を用いたことである。
【００１８】
図２はゲーティング回路１０の構成の１例を示す回路図である。ゲーティング回路１０は、一方の入力端子がゲーティング回路１０の入力端子１０ａに接続され、他方の入力端子がプルアップされたＮＡＮＤ１００と、ＮＡＮＤ１００の出力を入力とするインバータ１０１と、インバータ１０１の出力を入力とするインバータ１０２と、一方の入力端子がゲーティング回路１０の入力端子１０ａに接続され、他方の入力端子にインバータ１０２の出力が入力され、出力端子がゲーティング回路１０の出力端子１０ｃに接続されたＮＡＮＤ１０３とから構成される。
【００１９】
ゲーティング回路１０は、入力データ４が「０」から「１」に立ち上がったときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がる幅がＴ／２のパルスを出力する。こうして、ゲーティング回路１０は、入力データ４のエッジを検出し、エッジパルスを生成する。ゲーティング回路１０の出力パルスは、ＶＣＯ１１の入力端子１１ａに入力される。
【００２０】
ＶＣＯ１１の出力クロックの位相は、ゲーティング回路１０の出力パルスにより制御される。すなわち、ＶＣＯ１１は、ゲーティング回路１０の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路１０の出力パルスが「１」になった途端に発振を始め、ゲーティング回路１０の出力パルスが「１」の間は発振を続ける。こうして、ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と合うように調整される。
【００２１】
ＶＣＯ１１の出力クロックは、出力端子１１ｃから出力され、減衰器３０の入力端子３０ａに入力される。そして、このクロックは、減衰器３０で減衰されて出力端子３０ｃに出力され、ＶＣＯ１３の入力端子１３ａに入力される。
ＶＣＯ１３は、ＶＣＯ１１と同様に、周波数制御端子１３ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。ＶＣＯ１１の出力端子１１ｃから出力されたクロックが減衰器３０を介してＶＣＯ１３の入力端子１３ａに入力されるため、ＶＣＯ１３から出力される再生クロック７の位相は、ＶＣＯ１１の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整されるが、ＶＣＯ１１の影響が小さいことから、ＶＣＯ１１の出力クロックの位相に瞬時に追従することはない。したがって、入力データ４にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック７のジッタを低減することができる。さらに、ＶＣＯ１１とＶＣＯ１３との間に、減衰器３０が挿入されているため、再生クロック７の位相に与えるＶＣＯ１１の影響がより小さくなっている。
【００２２】
データ識別回路となるＦ／Ｆ３は、入力データ４を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。
一方、ＶＣＯ１２と周波数比較器２とは、周波数制御回路を構成しており、入力データ４のデータレートと等しい周波数の参照クロック５と同じ周波数で発振している。
【００２３】
周波数比較器２の出力端子２ｃから出力される制御信号８は、ＶＣＯ１２の周波数制御端子１２ｂに供給されると同時に、ＶＣＯ１１，１３の周波数制御端子１１ｂ，１３ｂにも供給される。ＶＣＯ１１、ＶＣＯ１３およびＶＣＯ１２は同じ回路構成であるため、同一の制御信号８が供給されると同一の周波数で発振する。したがって、ＶＣＯ１２の発振周波数と再生クロック７の周波数とが同じになるように制御される。このようなＶＣＯ１１，１２，１３は、好ましくは非特許文献２に開示されたゲーティッドＶＣＯで構成される。ＶＣＯ１１，１２，１３は、例えば多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。
【００２４】
図３はＶＣＯ１１，１３の構成の１例を示す回路図である。ＶＣＯ１１は、一方の入力端子がＶＣＯ１１の入力端子１１ａに接続され、他方の入力端子にＶＣＯ１１の出力が入力されるＮＡＮＤ１１０と、ＮＡＮＤ１１０の出力を入力とするインバータ１１１と、インバータ１１１の出力を入力とし、出力端子がＶＣＯ１１の出力端子１１ｃに接続されたインバータ１１２と、一端がインバータ１１１の出力端子およびインバータ１１２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１１の周波数制御端子１１ｂに接続された可変容量１１３とから構成される。
【００２５】
ＶＣＯ１３は、一方の入力端子がプルアップされ、他方の入力端子がＶＣＯ１３の入力端子１３ａおよび出力端子１３ｃに接続されたＮＡＮＤ１３０と、ＮＡＮＤ１３０の出力を入力とするインバータ１３１と、インバータ１３１の出力を入力とし、出力端子がＶＣＯ１３の出力端子１３ｃに接続されたインバータ１３２と、一端がインバータ１３１の出力端子およびインバータ１３２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１３の周波数制御端子１３ｂに接続された可変容量１３３とから構成される。ＶＣＯ１３は、このようにＮＡＮＤ１３０の入力の一方にＶＣＯ１１から出力されるクロックとＶＣＯ１３自身の再生クロックが同時に入力されるように構成される。さらにＮＡＮＤ１３０からこの合成された信号が常時ＶＣＯ１３のコア（図３ではインバータ１３１とインバータ１３２）に入力されるように構成されている。この構成により、ＶＣＯ１３からはＶＣＯ１１の出力クロックに同期した再生クロック７、つまり入力データ４の位相と同期した再生クロック７が出力される。
【００２６】
ＶＣＯ１２もＶＣＯ１１，１３と同じ回路構成で実現できる。ただし、ＶＣＯ１２の場合、入力段のＮＡＮＤの一方の入力端子がプルアップされ、ＮＡＮＤの他方の入力端子にはＶＣＯ１２の出力クロックのみが入力されるようにしておけばよい。
【００２７】
減衰器３０は、ＶＣＯ１１とＶＣＯ１３との間に挿入され、ＶＣＯ１１の出力クロックを減衰させてＶＣＯ１３に入力する機能を有する。本実施の形態では、減衰器３０を設けたことにより、ジッタの多い入力データ４が入力された場合においても、ＶＣＯ１３の自走発振周波数スペクトラムの純度を大幅に劣化させることなく、入力データ４に対して位相同期した再生クロック７を出力することができる。
【００２８】
本実施の形態では、減衰器３０として、抵抗素子などの受動素子を用いている。受動素子で構成できる減衰器３０は、消費電力がゼロでかつ非常に小型に構成できるという利点がある。また、減衰器３０は減衰量を高精度に設定できるとともにバッファ増幅器と比較して高歩留まりであり、電源電圧や環境温度に対する減衰量の変動も小さいため、ＣＤＲ回路の高安定動作を実現することができる。
【００２９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、周波数比較器２と、Ｆ／Ｆ３と、ゲーティング回路１０と、ＶＣＯ１１，１２，１３と、可変減衰器３１とから構成される。
【００３０】
図１に示した第１の実施の形態との相違は、減衰器３０の代わりに、例えば可変抵抗素子などの可変減衰器３１を用いたことである。本実施の形態によれば、可変減衰器３１の減衰量を調整することにより、入力データ４の位相情報に対するＣＤＲ回路の応答時間とジッタの抑圧度とを個別に調整することができる。
【００３１】
なお、第１、第２の実施の形態では、参照クロック５として入力データ４のデータレートと等しい周波数のクロックを使用したが、これに限るものではなく、ＶＣＯ１２の出力端子１２ｃと周波数比較器２の入力端子２ｂとの間にＶＣＯ１２の出力クロックを１／ｎ（ｎは正の整数）に分周する分周器を挿入し、周波数比較器２の入力端子２ａに入力データ４のデータレートの１／ｎの周波数の参照クロック５を入力するようにしてもよい。
【産業上の利用可能性】
【００３２】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。
【符号の説明】
【００３３】
２…周波数比較器、３…フリップフロップ、４…入力データ、５…参照クロック、６…再生データ、７…再生クロック、８…制御信号、１０…ゲーティング回路、１１，１２，１３…ＶＣＯ、３０…減衰器、３１…可変減衰器。
【技術分野】
【０００１】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行うＣＤＲ回路に関するものである。
【背景技術】
【０００２】
ＦＴＴＨ（Fiber To The Home）を実現する手段として開発が進められているＰＯＮ（Passive Optical Network）方式等では、バーストデータを扱う必要がある。これらのシステムにおいては、局側で非同期に受信するバーストデータに対して瞬時に位相同期を確立してクロックを抽出し、このクロックに同期してデータをリタイミングするＣＤＲ（Clock Data Recovery）回路が必須である。この種の回路は、例えば非特許文献１において参照できる。
【０００３】
図５はこのような用途に用いられるＣＤＲ回路の構成例を示している。メインＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）２０の入力端子２０ａに入力データ４が入力されると、メインＶＣＯ２０は、当該入力データ４のタイミング、つまり電圧値偏移点をトリガとしてその発振位相が入力データ４の位相と合うように調整される。位相を調整された発振信号は、入力データ４との位相が合った再生クロック７としてメインＶＣＯ２０から出力される。再生クロック７は、フリップフロップ（以下、Ｆ／Ｆとする）３のクロック端子３ｂに入力され、Ｆ／Ｆ３のデータ入力端子３ａに入力される入力データ４のリタイミングに使用される。これにより、Ｆ／Ｆ３の出力端子３ｃから再生データ６が出力される。
【０００４】
一方、メインＶＣＯ２０と同一構成のサブＶＣＯ１２と、周波数比較器２とは、ＰＬＬ（Phase-Locked Loop）を形成している。このＰＬＬは、入力データ４のデータレートと等しい周波数の参照クロック５またはその周波数の整数分の１の周波数の参照クロック５と同じ周波数で発振している。周波数比較器２は、サブＶＣＯ１２の出力端子１２ｃから出力され入力端子２ｂに入力される信号の周波数と入力端子２ａに入力される参照クロック５の周波数とを比較し、サブＶＣＯ１２の出力信号の周波数が参照クロック５の周波数より高ければ、サブＶＣＯ１２の発振周波数を下げるように制御する制御信号８を出力し、サブＶＣＯ１２の出力信号の周波数が参照クロック５の周波数より低ければ、サブＶＣＯ１２の発振周波数を上げるように制御する制御信号８を出力する。周波数比較器２の出力端子２ｃから出力される制御信号８は、サブＶＣＯ１２の周波数制御端子１２ｂに供給されると同時に、メインＶＣＯ２０の周波数制御端子２０ｂにも供給される。これにより、サブＶＣＯ１２の出力端子１２ｃから出力される信号の周波数とメインＶＣＯ１１の出力端子２０ｃから出力される再生クロック７の周波数とが同じになるように制御される。
【０００５】
図５に示した従来構成によれば、入力データ４のデータレートとメインＶＣＯ２０から出力される再生クロック７の周波数とは常に一致しているので、入力データ４が入力された時にはメインＶＣＯ２０は位相だけ合わせれば良く、瞬時に入力データ４との同期を確立することが可能である。
しかしながら、図５に示した構成では、この瞬時応答特性と引き換えに出力波形品質が入力波形品質に大きく依存することになってしまう。つまり、入力データのジッタが大きい場合には、出力データのジッタも大きくなってしまうという問題点がある。
【０００６】
このような問題点を緩和できる手段として、非特許文献２において図６のような回路構成が提案されている。図６に示したＣＤＲ回路の構成は、図５に示したメインＶＣＯ２０を２つのＶＣＯ１１，１３の直列構成に変えて、ＶＣＯ１１の前にゲーティング回路１０を追加し、さらにＶＣＯ１１とＶＣＯ１３との間にバッファ増幅器１４を追加した構成となっている。
【０００７】
ゲーティング回路１０は、排他的論理和（ＸＯＲ）ゲートや論理積（ＡＮＤ）ゲートなどで構成され、入力端子１０ａに入力される入力データ４が「０」から「１」に立ち上がったときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がるパルスを出力する。ゲーティング回路１０の出力パルスは、出力端子１０ｃから出力され、ＶＣＯ１１の入力端子１１ａに入力される。
【０００８】
ＶＣＯ１１は、図５に示したメインＶＣＯ２０と同様に、周波数制御端子１１ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。このクロックの位相は、ゲーティング回路１０の出力パルスにより制御される。すなわち、ＶＣＯ１１は、ゲーティング回路１０の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路１０の出力パルスが「１」になった途端に発振を始め、ゲーティング回路１０の出力パルスが「１」の間は発振を続ける。こうして、ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と合うように調整される。
【０００９】
ＶＣＯ１３は、ＶＣＯ１１と同様に、周波数制御端子１３ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。ＶＣＯ１１の出力端子１１ｃから出力されたクロックがバッファ増幅器１４を介してＶＣＯ１３の入力端子１３ａに入力されるため、ＶＣＯ１３から出力される再生クロック７の位相は、ＶＣＯ１１の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整されるが、ＶＣＯ１１の影響が小さいことから、ＶＣＯ１１の出力クロックの位相に瞬時に追従することはない。したがって、入力データ４にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック７のジッタを低減することができる。さらに、ＶＣＯ１１とＶＣＯ１３との間に、駆動力の弱いバッファ増幅器１４が挿入されているため、再生クロック７の位相に与えるＶＣＯ１１の影響がより小さくなっている。
【００１０】
その他の構成は、図５に示したＣＤＲ回路と同じである。図６に示した構成では、ジッタが大きな入力データ４が入力された場合においても、ＶＣＯ１３がクロック周波数近傍のみの周波数の信号を選択的に増幅する機能を有していることと、バッファ増幅器１４の利得を適当に設定することによりジッタの影響を低減できることから、入力データ４との位相同期を確保した上で再生クロック７のジッタをある程度低減することができる。その理由は、バッファ増幅器の利得１４を低減するに従い、ＶＣＯ１３の自走発振スペクトラム成分が支配的になっていき、入力データ４のジッタの影響を低減できるようになるためである。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Y.Ota，et al.，“High-speed，burst mode，packet-capable optical receiver and instantaneous clock recovery for optical bus operation”，J.Lightwave Technol.，vol.12，no.2，p.325-331，Feb.1994
【非特許文献２】J.Terada，et al.，“Jitter-reduction and pulse-width-distortion compensation circuits for a 10Gb/s burst-mode CDR circuit”，in 2009 IEEE International Solid-State Circuits Conference Digest，p.104-106，Feb.2009
【発明の概要】
【発明が解決しようとする課題】
【００１２】
以上のように、図５に示した構成では、入力データのジッタが大きい場合に、出力データのジッタも大きくなってしまうという問題点があった。
これに対して、図６に示した構成では、図５に示した構成と比較して入力データのジッタの影響を低減することができる。ただし、バッファ増幅器１４の動作が電源電圧変動や環境温度変動などの外乱の影響を受けて不安定になることがあるので、電源電圧変動や環境温度変動があった場合でも安定的に位相同期を確保しようとすると、バッファ増幅器１４のみでジッタを大幅に低減することは難しくなる。その理由は、ジッタを抑圧するためにバッファ増幅器１４の駆動力を弱めすぎると、ＶＣＯ１３がフリーラン状態になり、入力データの位相情報がＶＣＯ１３に伝達されないためである。また、図６に示した構成では、バッファ増幅器１４を追加することにより、回路規模や消費電力が増大してしまうという問題点があった。
【００１３】
本発明の目的は、上記従来の問題点を解決し、入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供することにある。
【課題を解決するための手段】
【００１４】
本発明のＣＤＲ回路は、入力データのタイミングに合うように第１のクロックの位相を調整して、前記入力データとタイミングの合った第１のクロックを出力する第１の電圧制御発振器と、前記第１のクロックのタイミングに合うように第２のクロックの位相を調整して、前記第１のクロックとタイミングの合った第２のクロックを出力する第２の電圧制御発振器と、前記第１、第２の電圧制御発振器の発振周波数を制御する周波数制御信号を発生する周波数制御回路と、前記第１の電圧制御発振器の出力端子と前記第２の電圧制御発振器の入力端子との間に挿入された減衰器とを備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記減衰器は、可変減衰器である。
また、本発明のＣＤＲ回路の１構成例は、前記第１、第２の電圧制御発振器を同一構成としたことを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例において、前記第１、第２の電圧制御発振器は、ゲーティッド電圧制御発振器である。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記入力データのデータ識別を前記第２のクロックに基づいて行うデータ識別回路を備えることを特徴とするものである。
また、本発明のＣＤＲ回路の１構成例は、さらに、前記入力データが遷移したときにパルスを出力するゲーティング回路を備え、前記第１の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように前記第１のクロックの位相を調整することにより、前記入力データのタイミングに合うように前記第１のクロックの位相を調整することを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、第１、第２の電圧制御発振器を設け、第１の電圧制御発振器の出力端子と第２の電圧制御発振器の入力端子との間に減衰器を挿入することにより、入力データに対する瞬時応答特性を備え、かつジッタの多いデータが入力された場合でも、出力ジッタを低減可能なＣＤＲ回路を実現することができる。また、本発明では、受動素子で構成できる減衰器を用いることにより、バッファ増幅器を用いる従来のＣＤＲ回路と比較して回路規模および消費電力を低減することができ、さらにＣＤＲ回路の高安定動作を実現することができる。その結果、本発明では、ＣＤＲ回路を用いるＰＯＮシステムのデータ転送効率の向上およびダイナミックレンジの向上に寄与することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図２】本発明の第１の実施の形態に係るＣＤＲ回路におけるゲーティング回路の構成の１例を示す回路図である。
【図３】本発明の第１の実施の形態に係るＣＤＲ回路におけるＶＣＯの構成の１例を示す回路図である。
【図４】本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。
【図５】従来のＣＤＲ回路の構成を示すブロック図である。
【図６】従来の別のＣＤＲ回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＣＤＲ回路の構成を示すブロック図である。本実施の形態のＣＤＲ回路は、周波数比較器２と、Ｆ／Ｆ３と、ゲーティング回路１０と、ＶＣＯ１１，１２，１３と、減衰器３０とから構成される。図６に示した従来のＣＤＲ回路との相違は、バッファ増幅器１４の代わりに減衰器３０を用いたことである。
【００１８】
図２はゲーティング回路１０の構成の１例を示す回路図である。ゲーティング回路１０は、一方の入力端子がゲーティング回路１０の入力端子１０ａに接続され、他方の入力端子がプルアップされたＮＡＮＤ１００と、ＮＡＮＤ１００の出力を入力とするインバータ１０１と、インバータ１０１の出力を入力とするインバータ１０２と、一方の入力端子がゲーティング回路１０の入力端子１０ａに接続され、他方の入力端子にインバータ１０２の出力が入力され、出力端子がゲーティング回路１０の出力端子１０ｃに接続されたＮＡＮＤ１０３とから構成される。
【００１９】
ゲーティング回路１０は、入力データ４が「０」から「１」に立ち上がったときに立ち下がり、例えばＴ／２（Ｔは入力データ４の周期）後に立ち上がる幅がＴ／２のパルスを出力する。こうして、ゲーティング回路１０は、入力データ４のエッジを検出し、エッジパルスを生成する。ゲーティング回路１０の出力パルスは、ＶＣＯ１１の入力端子１１ａに入力される。
【００２０】
ＶＣＯ１１の出力クロックの位相は、ゲーティング回路１０の出力パルスにより制御される。すなわち、ＶＣＯ１１は、ゲーティング回路１０の出力パルスが「０」のときはリセットされ「０」を出力し、ゲーティング回路１０の出力パルスが「１」になった途端に発振を始め、ゲーティング回路１０の出力パルスが「１」の間は発振を続ける。こうして、ＶＣＯ１１においては、出力クロックの位相が入力データ４の位相と合うように調整される。
【００２１】
ＶＣＯ１１の出力クロックは、出力端子１１ｃから出力され、減衰器３０の入力端子３０ａに入力される。そして、このクロックは、減衰器３０で減衰されて出力端子３０ｃに出力され、ＶＣＯ１３の入力端子１３ａに入力される。
ＶＣＯ１３は、ＶＣＯ１１と同様に、周波数制御端子１３ｂに制御信号８が供給されることにより、参照クロック５と等しい周波数のクロックを出力する。ＶＣＯ１１の出力端子１１ｃから出力されたクロックが減衰器３０を介してＶＣＯ１３の入力端子１３ａに入力されるため、ＶＣＯ１３から出力される再生クロック７の位相は、ＶＣＯ１１の出力クロックの位相と合うように（すなわち、入力データ４の位相と合うように）調整されるが、ＶＣＯ１１の影響が小さいことから、ＶＣＯ１１の出力クロックの位相に瞬時に追従することはない。したがって、入力データ４にジッタが存在する場合でも、このジッタの影響を受け難くなるので、再生クロック７のジッタを低減することができる。さらに、ＶＣＯ１１とＶＣＯ１３との間に、減衰器３０が挿入されているため、再生クロック７の位相に与えるＶＣＯ１１の影響がより小さくなっている。
【００２２】
データ識別回路となるＦ／Ｆ３は、入力データ４を再生クロック７の所定のタイミング（例えば再生クロック７の立ち上がり）でリタイミングして、再生データ６を出力する。
一方、ＶＣＯ１２と周波数比較器２とは、周波数制御回路を構成しており、入力データ４のデータレートと等しい周波数の参照クロック５と同じ周波数で発振している。
【００２３】
周波数比較器２の出力端子２ｃから出力される制御信号８は、ＶＣＯ１２の周波数制御端子１２ｂに供給されると同時に、ＶＣＯ１１，１３の周波数制御端子１１ｂ，１３ｂにも供給される。ＶＣＯ１１、ＶＣＯ１３およびＶＣＯ１２は同じ回路構成であるため、同一の制御信号８が供給されると同一の周波数で発振する。したがって、ＶＣＯ１２の発振周波数と再生クロック７の周波数とが同じになるように制御される。このようなＶＣＯ１１，１２，１３は、好ましくは非特許文献２に開示されたゲーティッドＶＣＯで構成される。ＶＣＯ１１，１２，１３は、例えば多段の可変遅延インバータで構成される通常のリング発振回路中に、発振開始のタイミングを制御できるゲート回路を備えて構成される。
【００２４】
図３はＶＣＯ１１，１３の構成の１例を示す回路図である。ＶＣＯ１１は、一方の入力端子がＶＣＯ１１の入力端子１１ａに接続され、他方の入力端子にＶＣＯ１１の出力が入力されるＮＡＮＤ１１０と、ＮＡＮＤ１１０の出力を入力とするインバータ１１１と、インバータ１１１の出力を入力とし、出力端子がＶＣＯ１１の出力端子１１ｃに接続されたインバータ１１２と、一端がインバータ１１１の出力端子およびインバータ１１２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１１の周波数制御端子１１ｂに接続された可変容量１１３とから構成される。
【００２５】
ＶＣＯ１３は、一方の入力端子がプルアップされ、他方の入力端子がＶＣＯ１３の入力端子１３ａおよび出力端子１３ｃに接続されたＮＡＮＤ１３０と、ＮＡＮＤ１３０の出力を入力とするインバータ１３１と、インバータ１３１の出力を入力とし、出力端子がＶＣＯ１３の出力端子１３ｃに接続されたインバータ１３２と、一端がインバータ１３１の出力端子およびインバータ１３２の入力端子に接続され、容量制御端子（図示せず）がＶＣＯ１３の周波数制御端子１３ｂに接続された可変容量１３３とから構成される。ＶＣＯ１３は、このようにＮＡＮＤ１３０の入力の一方にＶＣＯ１１から出力されるクロックとＶＣＯ１３自身の再生クロックが同時に入力されるように構成される。さらにＮＡＮＤ１３０からこの合成された信号が常時ＶＣＯ１３のコア（図３ではインバータ１３１とインバータ１３２）に入力されるように構成されている。この構成により、ＶＣＯ１３からはＶＣＯ１１の出力クロックに同期した再生クロック７、つまり入力データ４の位相と同期した再生クロック７が出力される。
【００２６】
ＶＣＯ１２もＶＣＯ１１，１３と同じ回路構成で実現できる。ただし、ＶＣＯ１２の場合、入力段のＮＡＮＤの一方の入力端子がプルアップされ、ＮＡＮＤの他方の入力端子にはＶＣＯ１２の出力クロックのみが入力されるようにしておけばよい。
【００２７】
減衰器３０は、ＶＣＯ１１とＶＣＯ１３との間に挿入され、ＶＣＯ１１の出力クロックを減衰させてＶＣＯ１３に入力する機能を有する。本実施の形態では、減衰器３０を設けたことにより、ジッタの多い入力データ４が入力された場合においても、ＶＣＯ１３の自走発振周波数スペクトラムの純度を大幅に劣化させることなく、入力データ４に対して位相同期した再生クロック７を出力することができる。
【００２８】
本実施の形態では、減衰器３０として、抵抗素子などの受動素子を用いている。受動素子で構成できる減衰器３０は、消費電力がゼロでかつ非常に小型に構成できるという利点がある。また、減衰器３０は減衰量を高精度に設定できるとともにバッファ増幅器と比較して高歩留まりであり、電源電圧や環境温度に対する減衰量の変動も小さいため、ＣＤＲ回路の高安定動作を実現することができる。
【００２９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図４は本発明の第２の実施の形態に係るＣＤＲ回路の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のＣＤＲ回路は、周波数比較器２と、Ｆ／Ｆ３と、ゲーティング回路１０と、ＶＣＯ１１，１２，１３と、可変減衰器３１とから構成される。
【００３０】
図１に示した第１の実施の形態との相違は、減衰器３０の代わりに、例えば可変抵抗素子などの可変減衰器３１を用いたことである。本実施の形態によれば、可変減衰器３１の減衰量を調整することにより、入力データ４の位相情報に対するＣＤＲ回路の応答時間とジッタの抑圧度とを個別に調整することができる。
【００３１】
なお、第１、第２の実施の形態では、参照クロック５として入力データ４のデータレートと等しい周波数のクロックを使用したが、これに限るものではなく、ＶＣＯ１２の出力端子１２ｃと周波数比較器２の入力端子２ｂとの間にＶＣＯ１２の出力クロックを１／ｎ（ｎは正の整数）に分周する分周器を挿入し、周波数比較器２の入力端子２ａに入力データ４のデータレートの１／ｎの周波数の参照クロック５を入力するようにしてもよい。
【産業上の利用可能性】
【００３２】
本発明は、入力データに対して位相同期したクロックを再生し、このクロックにより入力データのリタイミングを行う技術に適用することができる。
【符号の説明】
【００３３】
２…周波数比較器、３…フリップフロップ、４…入力データ、５…参照クロック、６…再生データ、７…再生クロック、８…制御信号、１０…ゲーティング回路、１１，１２，１３…ＶＣＯ、３０…減衰器、３１…可変減衰器。
【特許請求の範囲】
【請求項１】
入力データのタイミングに合うように第１のクロックの位相を調整して、前記入力データとタイミングの合った第１のクロックを出力する第１の電圧制御発振器と、
前記第１のクロックのタイミングに合うように第２のクロックの位相を調整して、前記第１のクロックとタイミングの合った第２のクロックを出力する第２の電圧制御発振器と、
前記第１、第２の電圧制御発振器の発振周波数を制御する周波数制御信号を発生する周波数制御回路と、
前記第１の電圧制御発振器の出力端子と前記第２の電圧制御発振器の入力端子との間に挿入された減衰器とを備えることを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
前記減衰器は、可変減衰器であることを特徴とするＣＤＲ回路。
【請求項３】
請求項１または２に記載のＣＤＲ回路において、
前記第１、第２の電圧制御発振器を同一構成としたことを特徴とするＣＤＲ回路。
【請求項４】
請求項３に記載のＣＤＲ回路において、
前記第１、第２の電圧制御発振器は、ゲーティッド電圧制御発振器であることを特徴とするＣＤＲ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
さらに、前記入力データのデータ識別を前記第２のクロックに基づいて行うデータ識別回路を備えることを特徴とするＣＤＲ回路。
【請求項６】
請求項１乃至５のいずれか１項に記載のＣＤＲ回路において、
さらに、前記入力データが遷移したときにパルスを出力するゲーティング回路を備え、
前記第１の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように前記第１のクロックの位相を調整することにより、前記入力データのタイミングに合うように前記第１のクロックの位相を調整することを特徴とするＣＤＲ回路。
【請求項１】
入力データのタイミングに合うように第１のクロックの位相を調整して、前記入力データとタイミングの合った第１のクロックを出力する第１の電圧制御発振器と、
前記第１のクロックのタイミングに合うように第２のクロックの位相を調整して、前記第１のクロックとタイミングの合った第２のクロックを出力する第２の電圧制御発振器と、
前記第１、第２の電圧制御発振器の発振周波数を制御する周波数制御信号を発生する周波数制御回路と、
前記第１の電圧制御発振器の出力端子と前記第２の電圧制御発振器の入力端子との間に挿入された減衰器とを備えることを特徴とするＣＤＲ回路。
【請求項２】
請求項１に記載のＣＤＲ回路において、
前記減衰器は、可変減衰器であることを特徴とするＣＤＲ回路。
【請求項３】
請求項１または２に記載のＣＤＲ回路において、
前記第１、第２の電圧制御発振器を同一構成としたことを特徴とするＣＤＲ回路。
【請求項４】
請求項３に記載のＣＤＲ回路において、
前記第１、第２の電圧制御発振器は、ゲーティッド電圧制御発振器であることを特徴とするＣＤＲ回路。
【請求項５】
請求項１乃至４のいずれか１項に記載のＣＤＲ回路において、
さらに、前記入力データのデータ識別を前記第２のクロックに基づいて行うデータ識別回路を備えることを特徴とするＣＤＲ回路。
【請求項６】
請求項１乃至５のいずれか１項に記載のＣＤＲ回路において、
さらに、前記入力データが遷移したときにパルスを出力するゲーティング回路を備え、
前記第１の電圧制御発振器は、前記ゲーティング回路の出力パルスのタイミングに合うように前記第１のクロックの位相を調整することにより、前記入力データのタイミングに合うように前記第１のクロックの位相を調整することを特徴とするＣＤＲ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１１−１５５５６１（Ｐ２０１１−１５５５６１Ａ）
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願番号】特願２０１０−１６５０２（Ｐ２０１０−１６５０２）
【出願日】平成２２年１月２８日（２０１０．１．２８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願日】平成２２年１月２８日（２０１０．１．２８）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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