【課題】一種類の多相クロックより多くの周波数の種類の単相クロックを得ることができるクロック生成回路及びその方法を提供する。
【解決手段】少なくともｎ個の位相補間器を有し、周波数がｆで位相差が１／（ｆ×ｍ）づつ異なるｍ相クロックを、周波数がｆで位相差が１／（ｆ×ｎ）づつ異なるｎ相クロックに変換するクロック変換回路１と、前記ｎ相クロック信号の一部又は全部を用いて、周波数（ｆ×ｎ）／Ａの単相クロック信号を生成する単相クロック生成回路２と、前記位相補間器に設定する内分比を制御する制御回路とを有し、前記各位相補間器は、前記ｍ相の内の異なる二つのクロックを入力し、それらのタイミング差を、制御回路により設定した内分比で分割した遅延時間のクロックを生成して出力し、前記制御回路は、基準クロックと、回路の末端で分配されたクロックとのタイミングとが一致するように内分比を制御する。 （もっと読む）

【課題】位相誤差を補償しながら設定可能な位相オフセットで多相信号を生成するための方法等を提供する。
【解決手段】一実施形態において、回路は、第１の周波数及び第１の位相を有する第１の周期信号を生成する第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）と、第２の周波数及び第２の位相を有する第２の周期信号を生成する第２のＬＣＶＣＯとを有し、第２の位相は、９０度オフセットで第１の位相に対してオフセットされる。 （もっと読む）

【課題】受信特性を向上させることのできる受信装置を提供する。
【解決手段】受信装置は、受信データＤ１に基づいて抽出クロックＣＬＫを生成するクロックデータリカバリ回路２と、受信データＤ１のジッタ量に応じて、上記クロックデータリカバリ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するゲイン設定部３とを有する。 （もっと読む）

【課題】従来技術の位相同期回路では、入力クロックの切り替え時において、安定した出力クロックを生成することができないという問題があった。
【解決手段】本発明にかかる位相同期回路は、入力クロックを選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、フィードバッククロックを分周する１／ｎ分周器５と、位相差検出器と、電圧保持回路３０を有する電圧制御発振器１０と、電圧保持回路３１を有する電圧制御発振器１１と、電圧制御発振器１０，１１のうちいずれかの出力を出力クロックとして出力するセレクタ１３と、電圧制御発振器１０，１１のうちいずれかの出力をフィードバッククロックとして出力するセレクタ１２と、備え、保持モードの電圧制御発振器が出力クロックｆｏｕｔを生成し、通常モードの電圧制御発振器がフィードバッククロックを生成している場合に、入力クロックの切り替えが行われる。 （もっと読む）

【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ４のタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、ＶＣＯ１１，１３の発振周波数を制御する制御信号８を発生する周波数制御回路である周波数比較器２およびＶＣＯ１２と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に挿入された減衰器３０とを備える。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置を提供する。
【解決手段】閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整された入力信号は、測定デバイス上で補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【課題】冗長化された基準周波数発生システムにおいて、現用側と予備側での出力切替時に出力信号のタイミングが急激に変動するのを防止する。
【解決手段】現用側の基準周波数発生装置５１においては、自機のＧＰＳ受信機２１ａが生成する１ＰＰＳ信号がＰＬＬ回路２２ａに供給される。予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＧＰＳ受信機２１ａからケーブル１０１を介して出力された１ＰＰＳ信号がＰＬＬ回路２２ｂに供給される。予備側に入力された１ＰＰＳ信号は、ケーブル１０１と遅延量が等しいケーブル１０２を介して現用側に戻される。現用側の基準周波数発生装置５１は、自機のＧＰＳ受信機２１ａからの１ＰＰＳ信号と、予備側に出力して戻された１ＰＰＳ信号と、の時間差に基づき補正用信号を出力する。予備側の基準周波数発生装置５２は、補正用信号に基づいて、ＰＬＬ回路２２ｂの出力信号の位相を調整する。 （もっと読む）

【課題】運用系と待機系の位相差を正確に求めることが出来る冗長構成システムにおける基準信号同期制御方法を提供することである。
【解決手段】装置の基準信号を生成し、運用系と待機系の冗長構成を成すユニットにおいて、運用系のハードウェアと、待機系のハードウェアで、同じタイミングの基準信号を用いて装置を動作させるために、運用系から出力する基準信号は、各機能部の他、待機系にも送り、待機系は、運用系から入力される基準信号と自ら生成する基準信号との位相差を、運用系から待機系までの遅延を擬似的に実現させ、そこから求められた遅延量に従い、待機系が生成する基準信号に遅延分のオフセットをかけることで、運用系の基準信号と同期させる。 （もっと読む）

【課題】 ループゲインを大きくすることができ、ループ利得が上がらない場合でも、ロック時の位相ノイズを良化できるＰＬＬ回路を提供する。
【解決手段】 入力端子１からの基準周波数を第１，３の分周器２，９で分周し、ＶＣＯ８からの出力と発振器１３からの出力をミキサ１４で合成し、ＭＣＦ１５ａで周波数を選択して、第２，４の分周器３，１０で分周し、第１，第２の分周器２，３からの出力を位相比較器４で位相比較し、ＬＰＦ５で平滑化し、第３，第４の分周器９，１０からの出力を位相進み／遅れ検出器１１で位相の進み又は遅れを検出し、積分器１２で積分して電圧を出力し、加算器６でＬＰＦ５からの出力と積分器１２からの出力を加算してＶＣＯ８に出力し、ＭＣＦ１５ａからの出力を増幅器１６で増幅して出力端子１７に出力し、基準周波数に対して発振器１３での周波数を調整するＰＬＬ回路である。 （もっと読む）

【課題】 ＰＶＴ変動に起因して周波数変調プロファイルが変化することを防止することができるスペクトラム拡散クロックジェネレータを提供する。
【解決手段】 入力クロックＣＬＫＩＮと出力クロックＣＬＫＯＵＴの位相を位相比較記３０で比較し、その比較結果信号ＰＯに基づいて制御回路２０で新たな遅延パターンを算出し、その新たな遅延パターンに従って１クロックパルス毎に遅延セル１１＿０，１１＿１，１１＿２，１１＿３，…，１１＿Ｎ−２，１１＿Ｎ−１，１１＿Ｎの段数を切替信号Ｓ[０]，Ｓ[１]，Ｓ[２]，Ｓ[３]，…，Ｓ[Ｎ−２]，Ｓ[Ｎ−１]，Ｓ[Ｎ]により切り替えながら入力クロックＣＬＫＩＮを入力させて周波数変調を行なう。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】ＩＣ化が可能なように、ＶＣＯの出力の位相雑音のうち、中心周波数から所望の離調周波数における位相雑音を軽減化した信号発生装置を提供することである。
【解決手段】基準信号を出力する基準信号源１と、発振周波数を電圧制御可能な可変信号源３ａを有し、可変信号源の出力信号を基準信号に位相同期させる複数のＰＬＬ手段３_１、３_２、・・３）と、各ＰＬＬ手段の該各可変信号源の出力信号を合成する合成手段２と、各可変信号源の出力信号の位相が前記合成手段により合成後に同一となるように各可変信号源の出力信号の位相を調整する移相手段４_１、４_２、・・４_Ｍとを備えた。 （もっと読む）

【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。 （もっと読む）

【課題】ＤＬＬ回路を備えた半導体記憶装置のチップを複数備えた半導体装置の消費電力の低減。
【解決手段】ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）を備えた半導体記憶装置の積層モジュールまたは半導体記憶装置を複数有するマルチチップモジュール（ＭＣＭ）において、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）を、一の半導体記憶装置と他の半導体記憶装置間で共用するための専用パッド（ＰＡＤ）を有し、一の半導体記憶装置のＤＬＬを動作させ、他の半導体記憶装置ではＤＬＬを動作させず、一の半導体記憶装置の前記専用パッドから、ＤＬＬで遅延調整されたクロック信号（ＣＬＫ）から作られる、差動の外部クロック信号（ＣＬＫ、ＣＬＫＢ）に同期した、フライングロッククロック信号を出力し、他の半導体記憶装置は、フライングロッククロック信号を、専用パッドから入力する。 （もっと読む）

集積回路用の拡張可能なタイミングアーキテクチャを提供する。拡張可能なタイミングアーキテクチャは、異なる操作クロック周波数で使用される金属プログラム可能な部品を提供する。いくつかの実施例において、アーキテクチャは、ダブル・データ・レート・メモリ回路を有するマスタ／スレーブＤＬＬを利用する。
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【課題】ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。
【解決手段】現在使用されているクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つオシレータの制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号を発生するために、出力信号に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ、前に使用されていないこのクロック信号へのスイッチオーバーの後にオシレータの制御のために提供される。ＰＬＬ出力信号はどのようなスイッチオーバーに関連する周波数変化よりも迅速に追従することが可能である。 （もっと読む）

【課題】クロック供給ユニットを複数備え、これらクロック供給ユニットのいずれかを運用系ユニットとし、その他のユニットを待機系ユニットとする冗長構成を有するクロック供給装置において、運用系ユニットを切り替える際に生じる供給クロック信号の位相変動を低減することを目的とする。
【解決手段】自ユニット２０が待機系ユニットであるとき、運用系ユニット１０から入力される運用系ユニットのＤＰＬＬ１２からのクロック信号を基準として、自ユニット２０のＤＰＬＬ２２の出力クロック信号を、運用系ユニット１０のＤＰＬＬ１２の出力クロック信号に、所定の位相差を持って同期させるユニット間同期部２１、３７、３９を、クロック供給ユニット１０、２０に備えて構成する。 （もっと読む）

【課題】ＡＤＳＬ装置とＴＣＭ−ＩＳＤＮ装置とが整合されてサービスされるときに発生するＮＥＸＴまたはＦＥＸＴのノイズをＴＴＲのオフセット調整を通じて除去することのできるＡＤＳＬのＴＴＲオフセット調整装置及びその方法を提供する。
【解決手段】ＴＴＲｃに同期された第１及び第２クロックを相互に同期化し、前記同期化された第２クロックを一定の大きさの第３クロックに分周し、前記ＴＴＲｃを前記分周された第３クロックを用いてハイクロック及びロウクロックに区分して各々カウントし、オフセット調整値の分だけ前記カウントされたハイクロック及びロウクロックを各々オフセット補正し、補正された第４クロック及び前記第１及び第２クロックを前記ＡＤＳＬ装置に提供するようにする。 （もっと読む）