ＤＬＬ回路
【課題】 クロックの立ち上がり及び立ち下がりに同期した内部クロックを生成するＤＬＬ回路においては、高精度が要求されることから回路規模が大きくなるという問題がある。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。
【解決手段】 Rise用の遅延調整回路とFall用の遅延調整回路を備え、Fall用の遅延調整回路にはRise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＬＬ回路に係り、外部クロック信号の立ち上がり、立ち下がりに同期した内部クロックを生成するＤＬＬ回路に関する。
【背景技術】
【０００２】
最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。そのため半導体装置においても、高速データ転送動作が求められ、半導体装置内部ではクロックに同期させたクロック同期方式が採用されている。さらに近年はクロック信号の立ち上がり（以下Riseと記す）及び立ち下がり（以下Fallと記す）に同期してデータを出力するＤＤＲ(Double Data Rate)インターフェースを利用するシステムが増えている。
【０００３】
例えばＤＲＡＭ（Dynamic Random Access Memory）においては、ＤＤＲインターフェースで動作するＤＤＲ１、ＤＤＲ２、ＤＤＲ３などが製品化させている。ＤＤＲインターフェースの製品においては、外部クロックに同期した内部クロックを生成するためにＤＬＬ（Delay Lock Loop：遅延同期ループ）回路が一般的に用いられている。これらのデータ転送速度は、ＤＤＲ１（４００ＭＨｚ）、ＤＤＲ２（８００ＭＨｚ）、ＤＤＲ３（１．６ＧＨｚ）と高速化されている。このようにデータ転送速度が高速化されることで、これらに使用されるＤＬＬ回路のクロック精度を高くすることが重要となる。
【０００４】
ＤＬＬ回路としては、クロックに同期させるためにクロック周期以上に相当する遅延調整幅を有し、かつ遅延調整ステップは高精度に行うことが要求される。例えば、ＤＤＲ２の５３３ＭＨｚ品の場合３.７５ns〜８nsまでカバーする必要がある。このクロック周期の８nsをカバーする場合には、通常余裕をもち１０ns程度の遅延調整幅を有する遅延調整回路が必要となる。１０nsの遅延調整幅を２５psステップで調整すると、４００ステップとなり、９ビットのカウンタが必要となる。かつ、その遅延素子自体も１０nsまでカバーするとインバータ一段で１００psとしても、１００段必要となる。さらに、これらのインバータ段を選択するセレクタ群も必要となる。このようにＤＬＬ回路の回路規模は非常に大きくなるという問題がある。そのためＤＬＬ回路としては、高精度で、かつ少ない回路規模で構成することが望まれている。
【０００５】
ＤＬＬ回路に関して先行特許文献１（特開2005-51673）がある。特許文献１のＤＬＬ回路は粗遅延CDL、微小遅延FDL、カウンタ回路により構成され、クロックのRise/Fallとも独立して制御されている。遅延回路のインバータ部分をRise/Fallで共用化している。しかし、NANDなどで構成するセレクタ、及び粗遅延調整回路はRise/Fallにそれぞれ独立に必要であり、基本的にはRise/Fallとも独立した遅延回路となっている。特許文献１の回路構成を簡素化して図１０に、そのタイムチャートを図１１に示す。
【０００６】
図１０に示すＤＬＬ回路は、Rise用の遅延調整回路１２、位相比較回路１５、カウンタ１４、Fall用の遅延調整回路２０、位相比較回路１７、カウンタ２１、最終的な内部クロックを合成するＭｕｘ回路１８及び出力レプリカ回路１９から構成される。Rise/ Fall用の遅延調整用回路１２、２０は、特許文献１の粗遅延CDL、微小遅延FDL双方を含んだ回路に相当する。図１１に示す動作タイムチャートとしては、入力された外部クロックCLKに対しRise/Fall用の独立の回路により遅延調整される。
【０００７】
外部クロックCLKに対し、それぞれのRise又はFallが遅延調整されたクロックClk-R1、Clk-F1はＭｕｘ回路１８に入力され、合成される。遅延調整されたクロック信号Clk-FBは、それぞれの位相比較回路１５，１７にFeedbackされ、入力される。それぞれの位相比較回路１５，１７において、クロック信号Clk-FBと、外部クロックCLKとが比較される。比較結果によりカウンタ１４，２１がUp/Downして、カウンタ出力Ct-R、Ct-Fを出力する。カウンタ出力Ct-R、Ct-Fにしたがって遅延調整用回路１２、２０により、それぞれRise、Fallの遅延が調整される。
【０００８】
また、先行特許文献２（特開2003-218691）においては、微調整回路(文献の図１の２００)の制御はRise/Fallとも共用している。しかし、粗遅延部はRise/Fallが独立の回路となっており、粗遅延部に関しては、倍の回路規模が必要となる点で問題点は解決されていない。また、本文献では、微調整回路でRise/Fallとも共用としているが、このように共用化した場合、Fallに関しては微調整でFall側の調整をしていないため、特許文献１のＤＬＬ回路に比べるとFall側に誤差が生じるという問題点も生じる。
【０００９】
先行特許文献３（特開平10-32488）は、クロックのRise側のみを使用するＤＬＬ回路である。特許文献３には、行きの遅延と帰りの遅延値が同じになるような２系統の遅延回路が使用されたシンクロナスミラード遅延回路において、１系統の遅延回路を用いている。しかしこの特許文献３はFall側を使用しないものであり、本願のRise/Fall側に同期させるＤＬＬ回路には適用できない。これらの先行特許文献によれば、高精度のＤＬＬ回路を構成する場合には回路規模が大きくなり、少ない素子でかつ高精度のＤＬＬ回路を得るための技術は開示されていない。そのため依然として少ない素子でかつ高精度のＤＬＬ回路が望まれているという問題がある。
【００１０】
【特許文献１】特開２００５−５１６７３号公報（図５、６、８）
【特許文献２】特開２００３−２１８６９１号公報（図１）
【特許文献３】特開平１０−３２４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように高速データ転送のために、少ない回路規模で、かつ高精度のＤＬＬ回路の開発が望まれている。本発明の目的はこれらの課題に鑑み、少ない回路規模で、かつ高精度のＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１２】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１３】
本発明のＤＬＬ回路は、内部クロックの立ち上がりを外部クロックの立ち上がりに同期させるためのＲｉｓｅ遅延調整回路と、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるためのＦａｌｌ遅延調整回路と、を備え、前記Ｆａｌｌ遅延調整回路は前記Ｒｉｓｅ遅延調整回路からの出力を入力とし、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるために遅延調整することを特徴とする。
【００１４】
本発明のＤＬＬ回路における前記Ｒｉｓｅ遅延調整回路における遅延調整幅は外部クロックサイクルよりも長く、前記Ｆａｌｌ遅延調整回路における遅延調整幅は外部クロックサイクルよりも短いことを特徴とする。
【００１５】
本発明のＤＬＬ回路は、前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号は、その立ち上がりから立ち下がりまでの時間幅が外部クロックのそれより一定時間だけ短くしたことを特徴とする。
【００１６】
本発明のＤＬＬ回路は、前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号を、前記Ｆａｌｌ遅延調整回路において一定時間遅延させることを特徴とする請求項２に記載のＤＬＬ回路。
【００１７】
本発明のＤＬＬ回路は、外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅ遅延調整回路において外部クロックと内部クロックとの立ち上がりが同期するまでは前記Ｒｉｓｅカウンタのみ動作させ、前記Ｆａｌｌカウンタは停止させることを特徴とする。
【００１８】
本発明のＤＬＬ回路は、外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、交互に動作させることを特徴とする。
【００１９】
本発明のＤＬＬ回路は、外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、アクトコマンドが入力されることにより動作させることを特徴とする。
【発明の効果】
【００２０】
本発明のＤＬＬ回路は、Rise用の遅延調整回路、位相比較回路、カウンタ、Fall用の遅延調整回路、位相比較回路、カウンタ、最終的な内部クロックを合成するＭｕｘ回路及び出力遅延のレプリカ回路で構成される。Fall用の遅延調整回路には、Rise用の遅延調整回路からの出力クロックを入力し、Rise側を遅延調整されたクロックに基づいてFall側の遅延を調整する。そのためにFall側の遅延調整する遅延調整幅を短くできる。遅延調整幅が短いことで、Fall側の遅延調整回路、カウンタの回路規模を大幅に削減できる効果が得られる。本発明の構成とすることで小さな回路規模で、かつ高精度のＤＬＬ回路が得られる。
【発明を実施するための最良の形態】
【００２１】
本発明のＤＬＬ回路の基本構成について、図１を参照して説明する。図１には本発明におけるＤＬＬ回路の回路ブロック構成を示す。
【００２２】
本発明のＤＬＬ回路は、Rise用遅延調整回路１２、Rise用位相比較回路１５、Rise用カウンタ１４、Fall用遅延調整回路１３、Fall用位相比較回路１７、Fall用カウンタ１６、最終的な内部クロックを合成するＭｕｘ回路１８及び出力レプリカ回路１９から構成される。本発明の特徴は、Fall用遅延調整回路１３は外部からクロック信号ではなくRise用遅延調整回路１２からの出力クロックClk-R0を入力している点にある。また本発明におけるそれぞれの遅延調整回路及び遅延回路は、従来からのインバータあるいはナンド回路等から構成されるものであり、その詳細回路構成の説明は省略する。
【００２３】
Rise側の遅延調整を説明する。Rise用の遅延調整回路１２は入力バッファからのクロックClkを入力され、Rise用カウンタ１４からのカウンタ出力Ct-Rにより遅延調整され、クロックClk-ROを出力する。Rise用の遅延調整回路１２は、高精度で、遅延調整可能な範囲としてクロック周期以上の遅延調整幅を有する遅延調整回路である。例えば１０ns程度の遅延調整幅を有し、かつ高精度の遅延調整が可能な構成とする。またここでのRise用遅延調整回路１２は、クロックClk-R0のFallはクロックClkのFallより一定時間（ｔｄ）早くなるように構成する。
【００２４】
クロックClk-ROは、Fall用の遅延調整回路１３を経由し、クロックClk-R1となる。クロックClk-R1は、Ｍｕｘ回路１８で合成され、出力レプリカ回路１９を経て、クロックClk-FBとなる。Rise用の位相比較回路１５でクロックClk-FBと、外部クロックCLKのRiseが比較される。その比較結果によりRise用カウンタ１４がup/downし、Rise用遅延調整回路１２を制御する。このRise用カウンタ１４もクロック周期以上の時間幅をカウントするため、例えば１０ビットのビット数を備えている。このRise側の遅延調整は、クロックサイクル以上の１０ns程度の遅延調整幅を有するRise用遅延調整回路１２と、１０ビット程度のビット数を有するRise用カウンタ１４により行われる。
【００２５】
次にFall側の遅延調整を説明する。Fall用の遅延調整回路１３には、Rise用の遅延調整回路１２からのクロックClk-ROと、Fall用カウンタ１６からのカウンタ出力Ct-Fとが入力され、遅延調整されたクロックClk-F1を出力する。Fall用の遅延調整回路１３に入力されるクロックClk-ROのRise側はすでに遅延調整されているクロックであり、Fall側は一定時間（ｔｄ）早くなるように設定される。この一定時間（ｔｄ）は数１００ps程度と小さい。そのため遅延調整する時間幅も小さくできる。例えば遅延調整する時間幅は、２００psとすることができる。その結果、従来必要だったFall側の１０ns程度の遅延調整回路は不要となり、数１００ps程度の遅延調整回路で実現できる。このようにFall用の遅延調整回路１３の回路規模を小さくできる。
【００２６】
Fall用の遅延調整回路１３からのクロックClk-F1は、Ｍｕｘ回路１８で合成され、出力レプリカ回路１９を経て、クロックClk-FBとなる。Fall用位相比較回路１７でクロックClk-FBと、外部クロックCLKとのFallが比較される。その比較結果によりFall用カウンタ１６がup/downし、Fall用遅延調整回路１３を制御する。
【００２７】
このFall用カウンタ１６は、クロックClk-FBと外部クロックCLKとのずれが小さいことから、小さなビット数とすることができる。従来は２５psステップで１０nsをカバーすると１０ビットのカウンタが必要となる。しかし本発明のＤＬＬ回路ではRiseが遅延調整されていることから、Fallの遅延差は小さく、その遅延調整幅は２００ps程度に抑えることが可能となる。遅延調整幅が２００psの場合には２５psステップとしても、３〜４ビットのカウンタで補正可能となる。この結果、Fall側のカウンタ１６は半分の回路規模で構成可能となる。Fall側のカウンタ１６の回路規模を小さくできる。
【００２８】
このようにFall用の遅延調整回路に、Rise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、クロックのRise/Fall間のみの遅延差となり、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整する時間幅を小さくできる。Rise/Fall側にそれぞれ独立した遅延調整回路をもたず、Fall側の遅延調整に関しては、Rise側の遅延調整したクロック信号をFall遅延調整の入力信号とする。
【００２９】
上記した構成とすることで、Fall側の遅延調整に関しては数１００ps程度の遅延調整幅とすることができる。従ってこのFall側の遅延調整は、このように数１００ps程度の遅延調整幅を有するFall用遅延調整回路１３と、３〜４ビット程度のビット数を有するFall用カウンタ１６により行うことができる。このためFall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。
【００３０】
以下、本発明のＤＬＬ回路について、その回路構成、及びタイムチャートの実施例に即して詳細に説明する。
【実施例１】
【００３１】
実施例１として図１に示すＤＬＬ回路の第１の回路構成例として、図２〜５を参照して説明する。図２には、Fall用遅延調整回路１３の構成図、図３にはその動作タイムチャートを示す。図４には図２に示した遅延調整回路３１の回路図、図５にはその動作タイムチャートを示している。
【００３２】
図２に示すFall用の遅延調整回路１３は、クロックClk-R0と、カウンタ出力Ct-Fが入力され、クロックClk-R1とクロックClk-F1とを出力する。Rise用の遅延調整回路１２からのクロックClk-R0の１つは、そのままクロックClk-R1としてＭｕｘ回路１８に出力される。遅延調整回路３１にはクロックClk-R0が入力され、Fall用カウンタ１６からのカウンタ出力Ct-FによりFall側が調整され、クロックClk-F1がＭｕｘ回路１８に出力される。遅延調整回路３１は数１００ps程度の遅延調整幅を有する遅延調整回路であり、カウンタ出力Ct-FによりクロックClk- R0のFall側の遅延を調整する。クロックClk-R1はRise側が遅延調整されたクロックであり、クロックClk-F1はFall側が遅延調整されたクロックとして出力する。
【００３３】
図１、２、３を参照して、ＤＬＬ回路の構成図、そのタイムチャートを説明する。Rise用遅延調整回路１２はクロックClkのRise側を、Rise用カウンタ１４のカウンタ出力Ct-Rにより遅延調整し、クロックClk-R0として出力する。Rise用遅延調整回路１２の出力クロックClk-R0のFall側は、Rise側よりも時間（ｔｄ）だけ速くしている。これは例えば、Rise用遅延調整回路１２を構成するインバータの負荷側Pchトランジスタと、ドライバー側Nchトランジスタのレシオを調整することで実現できる。クロックClk-R0は、そのままクロックClk-R1としてＭｕｘ回路１８に出力される。
【００３４】
クロックClk-R0のFall側は、Fall用遅延調整回路１３(即ち遅延調整回路３１)で遅延調整され、クロックClk-F1として出力される。遅延調整回路３１にはFall用カウンタ１６からのカウンタ出力Ct-Fが入力され、Fall側の遅延が調整される。ここでは、おおよそ時間（ｔｄ）が調整されることになる。Rise用遅延調整回路１２によりクロックClk-R0のFall側は、Rise側よりも時間（ｔｄ）だけ速くする。この時間（ｔｄ）は、遅延調整回路３１の遅延調整幅の半分が好ましい。これによりFall側の調整量は、遅延調整回路３１の遅延調整幅の半分とすることができる。
【００３５】
Rise側が遅延調整されたクロックClk-R1と、Fall側が遅延調整されたクロックClk-F1とがＭｕｘ回路で合成され、出力レプリカ回路を経てクロックClk-FBとなる。クロックClk-FBは位相比較回路１５、１７に入力され、クロックCLKと比較され、遅延差があればカウンタ１４、１６をup/downさせる。遅延差がない場合には、カウンタ１４、１６からの出力はup/downせず、一定出力のままとなる。位相比較回路１５、１７においてRise側とFall側とがそれぞれ位相比較され、カウンタ１４、１６からカウンタ出力Ct-R、Ct-Fとして出力される。
【００３６】
カウンタ出力Ct-Rを入力されたRise用遅延調整回路１２は、クロックClkのRise側の遅延を調整し、Riseが調整されたクロックClk-R0を出力する。カウンタ出力Ct-Fを入力されたFall用遅延調整回路１３は、クロックClk-R0の Fall側の遅延を調整し、Fallが調整されたクロックClk-F1を出力する。このようにしてクロックCLKのRiseに同期したクロックClk-R1、クロックCLKのFallに同期したクロックClk-F1が生成できる。
【００３７】
次に遅延調整回路３１の回路図及びそのタイムチャートを、図４，５を参照して説明する。ここではカウンタ出力は３ビットとしているが、ビット数は特に限定されることなく遅延調整幅により任意に設定できるものである。遅延調整回路３１は、入力信号ＩＮ（具体的にはClk-R0）が入力され、遅延調整された出力信号ＯＵＴ（具体的にはClk-F1）が出力される。遅延調整回路３１の遅延調整は、Fall用カウンタ１６から３ビットのカウンタ出力（q0、q1、q2）が入力されることで、制御される。ここでの遅延調整回路３１の遅延調整量は、入力される信号のRise側が同期していることから、Fall側の遅延調整量は数１００ps、カウンタ出力も３ビットで十分調整可能である。
【００３８】
遅延調整回路３１の入力段であるインバータＩＮＶ１には、入力信号ＩＮ（Clk-R0）が入力され、遅延回路５１及びトランジスタＰ２、Ｎ２のゲートへの信号ＩＮ−Ｅとして、出力する。トランジスタＰ２のドレイン、ソース、ゲートは、それぞれトランジスタＮ２のドレイン、電源、信号ＩＮ−Ｅに接続される。トランジスタＮ２のドレイン、ソース、ゲートは、それぞれトランジスタＰ２のドレイン、トランジスタＮ４−３とＮ４−２とＮ４−１とのドレイン、信号ＩＮ−Ｅに接続される。トランジスタＰ２及びトランジスタＮ２のドレイン同士は接続され、その出力をインバータＩＮＶ２の入力として出力する。
【００３９】
トランジスタＮ４−１、Ｎ４−２、Ｎ４−３のドレイン、ソースは、トランジスタＮ２のソース、接地電位に共通接続される。それぞれのゲートには、カウンタからのカウンタ出力（q0、q1、q2）をそれぞれインバータＩＮＶ３，４，５で反転した信号が入力される。ここでトランジスタＮ４−１、Ｎ４−２、Ｎ４−３はその電流駆動能力が１：２：４になるように設定される。トランジスタＮ４−１、Ｎ４−２、Ｎ４−３は、カウンタからのカウンタ出力（q0、q1、q2）の反転信号に応じてオン・オフし、遅延時間の調整を行う。
【００４０】
遅延回路５１は、入力された信号ＩＮ−Ｅを遅延し、トランジスタＰ１、Ｎ１のゲートへの信号ＩＮ−Ｄとして、出力する。トランジスタＰ１のドレイン、ソース、ゲートは、それぞれトランジスタＮ１のドレイン、電源、信号ＩＮ−Ｄに接続される。トランジスタＮ１のドレイン、ソース、ゲートは、それぞれトランジスタＰ１のドレイン、トランジスタＮ３−３とＮ３−２とＮ３−１とのドレイン、信号ＩＮ−Ｄに接続される。トランジスタＰ１及びトランジスタＮ１のドレイン同士は接続され、その出力をインバータＩＮＶ２の入力として出力する。
【００４１】
トランジスタＮ３−１、Ｎ３−２、Ｎ３−３のドレイン、ソースは、トランジスタＮ１のソース、接地電位に共通接続される。それぞれのゲートには、カウンタからのカウンタ出力（q0、q1、q2）が入力される。ここでトランジスタＮ３−１、Ｎ３−２、Ｎ３−３はその電流駆動能力が１：２：４になるように設定される。トランジスタＮ４−１、Ｎ４−２、Ｎ４−３は、カウンタからのカウンタ出力（q0、q1、q2）に応じてオン・オフし、遅延時間の調整を行う。
【００４２】
インバータＩＮＶ２は、前段からの２つの出力を入力され、その波形を整形し、出力信号ＯＵＴを出力する。遅延調整回路３１は、入力信号ＩＮのRiseに対してはそのままローレベルに変化し、入力信号ＩＮのFallに対しては時間差をもってハイレベルに変化させる。そのためＮｃｈトランジスタのサイズをｘ１、ｘ２、ｘ４として、カウンタからのカウンタ出力（q0、q1、q2）により８（＝２３）段階に、その動作速度を調整する。この構成とすることで、数１０psオーダーのステップでの遅延調整を可能としている。
【００４３】
この遅延調整回路３１のFall時の動作を、図５のタイムチャートを参照して説明する。入力信号ＩＮは、インバータＩＮＶ１で反転され、信号ＩＮ−Ｅと、遅延回路５１で遅延された信号ＩＮ−Ｄとなる。この遅延回路での遅延量はFall側の遅延調整幅となる。入力される信号のRise側が同期していることから、Fall側の遅延調整幅は数１００psである。遅延調整幅の中心部で遅延調整することが好ましいことから、遅延回路５１の遅延量は例えば時間（ｔｄ）の２倍とすることが好ましい。
【００４４】
この遅延回路５１の遅延量をカウンタ出力により分割し、遅延調整する。例えばカウンタからのカウンタ出力（q0、q1、q2）を（０、０、０）とする。この場合にはトランジスタＮ３−１、Ｎ３−２、Ｎ３−３はオフ状態で、トランジスタＮ４−１、Ｎ４−２、Ｎ４−３がオン状態となる。そのため信号ＩＮ−Ｅに対応して、遅延されることなく出力信号ＯＵＴはハイレベルとなる。一方カウンタ出力（q0、q1、q2）が（１、１、１）の場合にはトランジスタＮ３−１、Ｎ３−２、Ｎ３−３はオン状態で、トランジスタＮ４−１、Ｎ４−２、Ｎ４−３がオフ状態となる。そのため遅延された信号ＩＮ−Ｄに対応して、出力信号ＯＵＴはハイレベルとなる。
【００４５】
このようにカウンタ出力（q0、q1、q2）に応じて活性化するトランジスタを切り替え、遅延回路５１の遅延量を分割した遅延時間をもって出力信号ＯＵＴはハイレベルとなる。例えば入力されるクロックClk-R0はFall側がRise側に比較して時間（ｔｄ）だけ早いことから、その遅延調整量は大体ｔｄとなる。遅延回路５１の遅延量を、例えば時間（ｔｄ）の２倍とした場合にはその中心領域で遅延調整されることになる。Rise側の動作は、入力信号ＩＮがハイレベルで、信号ＩＮ−Ｅがローレベルとなり、トランジスタＰ２がオンすることで信号ＩＮ−Ｅに同期して一定時刻に動作する。
【００４６】
本実施例のFall用遅延調整回路には、Rise用遅延調整回路でRise側を調整したクロックを入力する。入力されたクロックから調整に必要な時間だけ遅延させた遅延クロックを生成する。この入力クロックと、遅延クロックとの間の遅延量はRise側が入力クロックと同期していることから小さくでき、遅延回路の回路規模を削減できる。この入力クロックと、遅延クロックとの間の遅延量をカウンタ出力により分割することで、高精度にFall側の遅延調整を行うことができる。このときのカウンタのビット数も少なくできることから、カウンタ回路規模を削減できる。本実施例のFall用遅延調整回路を備えることで、小さな回路規模で、高精度に遅延調整を行うことができるＤＬＬ回路が実現できる。
【実施例２】
【００４７】
実施例２として、図１、６、７を参照して説明する。本実施例はＤＬＬ回路の第２の回路構成例であり、図６に遅延調整回路３１の第２の回路構成図、図７にそのタイムチャートを示す。
【００４８】
第２の遅延調整回路３１においては、Rise用遅延調整回路１２からのクロックClk-R0が第２の遅延回路６１と遅延調整回路３１に入力される。第２の遅延回路６１は、クロックClk-R0を一定時間遅延させ、クロックClk-R1としてＭｕｘ回路に出力する。また遅延調整回路３１にはクロックClk-R0が入力され、Fall用カウンタ１６からのカウンタ出力によりFall側が調整され、クロックClk-F1が出力される。遅延調整回路３１は実施例１において説明した回路と同じ回路である。
【００４９】
実施例１におけるRise側の遅延調整回路１２は、Rise/Fallの遅延を変えFall側を時間（ｔｄ）速くなるようにした。本実施例のRise側の遅延調整回路１２では、Rise/Fallとも遅延が変わらない様にして、クロックClkに対し一定時間（ｔｄ）だけ速くしたクロックClk-R0を出力する。クロックClk-R0は、第２の遅延回路６１により一定時間（ｔｄ）遅延させ、クロックClk-R1として出力される。従ってクロックClk-R1のRiseは、クロックCLKのRiseに同期することになる。Fall側の遅延調整回路３１に入力されたクロックClk-R0のFallは、クロックCLKのFallに対し一定時間（ｔｄ）だけ早くなっている。従って実施例１と同様にして、遅延調整回路３１によりクロックClk-F1はクロックCLKのFallに同期させることができる。
【００５０】
本実施例では、図６のようにクロックClk-R0を一定時間（ｔｄ）遅延させ、クロックClk-R1として出力される。遅延調整回路の特に粗遅延調整回路は、従来例（特開2005-51673の図５、図６）に示すように同じインバータ、ナンド回路を複数段もつなげて構成される。単純に各々の回路にRise/Fall差をつけると回路段数の増加により粗遅延の遅延値が増える。その結果Rise/Fallの遅延差も大きくなるため、一部回路のみRise/Fall差をつけることになる。
【００５１】
しかし通常、微調整回路に入力する２つの信号の遅延差、つまり、粗遅延の１ステップの遅延量を均一にするため、粗遅延調整回路の遅延素子は同じ回路の繰り返しが用いられる。このため、粗遅延調整回路は同一回路でできるだけRise/Fall遅延がつかないように作成し、図６のようにRise側に固定遅延をつける構成の方が好ましい。この固定遅延の遅延値は、遅延調整回路３１の遅延調整幅の半分が好ましい。これにより、Fall側の調整をRise側に対して遅延調整回路３１の遅延調整幅の半分まで前後させることが可能になる。
【００５２】
本実施例では、Rise用遅延調整回路１２では、クロックClkに対し一定時間だけ速くしたクロックClk-R0として出力する。Fall用遅延調整回路１３では、Rise側は一定時間遅延させ、クロックCLKのRiseに同期させたクロックClk-R1とする。Fall側は実施例１と同様にして、クロックCLKのfallに同期させたクロックClk-F1とする。本実施例においても、実施例１と同様に回路規模の小さな遅延回路、カウンタにより構成できる。本実施例のFall用遅延調整回路を備えることで、小さな回路規模で、高精度にFall側の遅延調整を行うことができるＤＬＬ回路が実現できる。
【実施例３】
【００５３】
実施例３にはＤＬＬ回路のカウンタ制御方法を、図８，９のタイムチャートを参照して説明する。
【００５４】
図８のタイムチャートは、例えば電源投入時等におけるクロックの同期がずれた時点を含むタイムチャートである。本発明のＤＬＬ回路は、Rise側において同期されたクロックを使用し、Fall側を同期させる回路である。従って、Rise側の同期が完了した状態で、Fall側を同期させるタイムチャートとすることが好ましい。図８に示すように最初のクロックサイクルにおいては、Fall側のカウンタを停止させ、Rise側のカウンタのみによる調整を行う。数サイクルの調整により、Rise側がロック状態に近づいた時点で、Fall側のカウンタを動作させる。Rise側がロック状態に近づいた時点とは、クロックClk-FBとクロックCLKがほぼ同期した時点である。このロック状態に近づいた時点は、例えばカウンタのUp/Downの変動が少ない、又は変動がなくなったことで検知できる。
【００５５】
Rise側がロック状態に近づいた時点からはFall側も動作させる。Fall側、Rise側、Fall側と交互に動作させ、遅延調整する。Rise側を調整すると遅延を共用しているFall側の遅延もずれるため、交互の調整が好ましい構成となる。ここではクロック毎に調整しているが、例えば数クロックサイクル毎に調整するように構成してもよい。またＤＬＬ回路がロック状態に近づくまではクロックサイクル毎、ロック状態になった状態から、数サイクル毎に交互に調整するように構成してもよい。
【００５６】
図８においては、クロックCLKに同期してカウンタを動作させている。しかし例えばＤＲＡＭにおいては、図９のようにＡＣＴコマンド毎にカウンタを動作させる構成もある。その場合にはクロックサイクルをＡＣＴサイクルに相当させて調整する構成となる。図９のようにＡＣＴコマンド毎にカウンタを更新する構成の場合、まず、Riseが調整されて、その後、Riseの調整結果が遅延の反映されたのち、たとえば、３〜４サイクル後にFallのカウンタを更新する構成もある。この場合、ＡＣＴコマンド毎に交互にカウンタが更新される構成に比べ、カウンタの更新頻度が多くなるためＤＬＬ回路の精度が高くなることが期待される。
【００５７】
本発明のＤＬＬ回路では、Riseが調整されたクロックに基づいてFall側を調整する。Rise側が調整されると遅延を共用しているFall側の遅延もずれることになる。従って最初は、Rise側のみの調整とし、Fall側の調整は停止する。Rise側がロック状態に近づいた状態で、Fall側、Rise側、Fall側と交互に動作調整させることが好ましい。またクロックのみならず、クロックとＡＣＴコマンドとを組み合わせることで、Rise側及びFall側の動作間隔を設定することができる。
【００５８】
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。例えば、本願の説明においては最初にRise用遅延調整回路によりRise側を同期させ、その出力をFall用遅延調整回路に入力している。しかし最初にFall用遅延調整回路によりFall側を同期させ、その出力をRise用遅延調整回路に入力してもよい。この場合にも同様に動作させることができ、Rise用遅延調整回路及びRise用カウンタの回路規模を削減することができる。このようにRiseとFallを入れ替えて動作させることも可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００５９】
【図１】本発明におけるＤＬＬ回路の回路ブロック構成図である。
【図２】実施例１におけるFall用遅延調整回路の構成図である。
【図３】実施例１におけるタイムチャートである。
【図４】図２におけるFall用遅延調整回路の回路図である。
【図５】図４におけるタイムチャートである。
【図６】実施例２におけるFall用遅延調整回路の構成図である。
【図７】図６におけるタイムチャートである。
【図８】本発明におけるカウンタ制御のタイムチャートである。
【図９】本発明におけるカウンタ制御の他のタイムチャートである。
【図１０】従来例におけるＤＬＬ回路の回路ブロック構成図である。
【図１１】図１０におけるタイムチャートである。
【符号の説明】
【００６０】
１２ Rise用遅延調整回路
１３、２０ Fall用遅延調整回路
１４ カウンタ（Rise用）
１５ Rise用位相比較回路
１６、２１ Fall用カウンタ
１７ Fall用位相比較回路
１８ Ｍｕｘ回路
１９ 出力レプリカ回路
３１ 遅延調整回路
５１、６１ 遅延回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５ インバータ回路
Ｐ１、Ｐ２ Pchトランジスタ
Ｎ１、Ｎ２、Ｎ３−１、Ｎ３−２、Ｎ３−３、Ｎ４−１、Ｎ４−２、Ｎ４−３ Nchトランジスタ
【技術分野】
【０００１】
本発明はＤＬＬ回路に係り、外部クロック信号の立ち上がり、立ち下がりに同期した内部クロックを生成するＤＬＬ回路に関する。
【背景技術】
【０００２】
最近の電子システムは高速化され、システムを構成する半導体装置間のデータ転送速度は非常に高速化されている。そのため半導体装置においても、高速データ転送動作が求められ、半導体装置内部ではクロックに同期させたクロック同期方式が採用されている。さらに近年はクロック信号の立ち上がり（以下Riseと記す）及び立ち下がり（以下Fallと記す）に同期してデータを出力するＤＤＲ(Double Data Rate)インターフェースを利用するシステムが増えている。
【０００３】
例えばＤＲＡＭ（Dynamic Random Access Memory）においては、ＤＤＲインターフェースで動作するＤＤＲ１、ＤＤＲ２、ＤＤＲ３などが製品化させている。ＤＤＲインターフェースの製品においては、外部クロックに同期した内部クロックを生成するためにＤＬＬ（Delay Lock Loop：遅延同期ループ）回路が一般的に用いられている。これらのデータ転送速度は、ＤＤＲ１（４００ＭＨｚ）、ＤＤＲ２（８００ＭＨｚ）、ＤＤＲ３（１．６ＧＨｚ）と高速化されている。このようにデータ転送速度が高速化されることで、これらに使用されるＤＬＬ回路のクロック精度を高くすることが重要となる。
【０００４】
ＤＬＬ回路としては、クロックに同期させるためにクロック周期以上に相当する遅延調整幅を有し、かつ遅延調整ステップは高精度に行うことが要求される。例えば、ＤＤＲ２の５３３ＭＨｚ品の場合３.７５ns〜８nsまでカバーする必要がある。このクロック周期の８nsをカバーする場合には、通常余裕をもち１０ns程度の遅延調整幅を有する遅延調整回路が必要となる。１０nsの遅延調整幅を２５psステップで調整すると、４００ステップとなり、９ビットのカウンタが必要となる。かつ、その遅延素子自体も１０nsまでカバーするとインバータ一段で１００psとしても、１００段必要となる。さらに、これらのインバータ段を選択するセレクタ群も必要となる。このようにＤＬＬ回路の回路規模は非常に大きくなるという問題がある。そのためＤＬＬ回路としては、高精度で、かつ少ない回路規模で構成することが望まれている。
【０００５】
ＤＬＬ回路に関して先行特許文献１（特開2005-51673）がある。特許文献１のＤＬＬ回路は粗遅延CDL、微小遅延FDL、カウンタ回路により構成され、クロックのRise/Fallとも独立して制御されている。遅延回路のインバータ部分をRise/Fallで共用化している。しかし、NANDなどで構成するセレクタ、及び粗遅延調整回路はRise/Fallにそれぞれ独立に必要であり、基本的にはRise/Fallとも独立した遅延回路となっている。特許文献１の回路構成を簡素化して図１０に、そのタイムチャートを図１１に示す。
【０００６】
図１０に示すＤＬＬ回路は、Rise用の遅延調整回路１２、位相比較回路１５、カウンタ１４、Fall用の遅延調整回路２０、位相比較回路１７、カウンタ２１、最終的な内部クロックを合成するＭｕｘ回路１８及び出力レプリカ回路１９から構成される。Rise/ Fall用の遅延調整用回路１２、２０は、特許文献１の粗遅延CDL、微小遅延FDL双方を含んだ回路に相当する。図１１に示す動作タイムチャートとしては、入力された外部クロックCLKに対しRise/Fall用の独立の回路により遅延調整される。
【０００７】
外部クロックCLKに対し、それぞれのRise又はFallが遅延調整されたクロックClk-R1、Clk-F1はＭｕｘ回路１８に入力され、合成される。遅延調整されたクロック信号Clk-FBは、それぞれの位相比較回路１５，１７にFeedbackされ、入力される。それぞれの位相比較回路１５，１７において、クロック信号Clk-FBと、外部クロックCLKとが比較される。比較結果によりカウンタ１４，２１がUp/Downして、カウンタ出力Ct-R、Ct-Fを出力する。カウンタ出力Ct-R、Ct-Fにしたがって遅延調整用回路１２、２０により、それぞれRise、Fallの遅延が調整される。
【０００８】
また、先行特許文献２（特開2003-218691）においては、微調整回路(文献の図１の２００)の制御はRise/Fallとも共用している。しかし、粗遅延部はRise/Fallが独立の回路となっており、粗遅延部に関しては、倍の回路規模が必要となる点で問題点は解決されていない。また、本文献では、微調整回路でRise/Fallとも共用としているが、このように共用化した場合、Fallに関しては微調整でFall側の調整をしていないため、特許文献１のＤＬＬ回路に比べるとFall側に誤差が生じるという問題点も生じる。
【０００９】
先行特許文献３（特開平10-32488）は、クロックのRise側のみを使用するＤＬＬ回路である。特許文献３には、行きの遅延と帰りの遅延値が同じになるような２系統の遅延回路が使用されたシンクロナスミラード遅延回路において、１系統の遅延回路を用いている。しかしこの特許文献３はFall側を使用しないものであり、本願のRise/Fall側に同期させるＤＬＬ回路には適用できない。これらの先行特許文献によれば、高精度のＤＬＬ回路を構成する場合には回路規模が大きくなり、少ない素子でかつ高精度のＤＬＬ回路を得るための技術は開示されていない。そのため依然として少ない素子でかつ高精度のＤＬＬ回路が望まれているという問題がある。
【００１０】
【特許文献１】特開２００５−５１６７３号公報（図５、６、８）
【特許文献２】特開２００３−２１８６９１号公報（図１）
【特許文献３】特開平１０−３２４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように高速データ転送のために、少ない回路規模で、かつ高精度のＤＬＬ回路の開発が望まれている。本発明の目的はこれらの課題に鑑み、少ない回路規模で、かつ高精度のＤＬＬ回路を提供することにある。
【課題を解決するための手段】
【００１２】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１３】
本発明のＤＬＬ回路は、内部クロックの立ち上がりを外部クロックの立ち上がりに同期させるためのＲｉｓｅ遅延調整回路と、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるためのＦａｌｌ遅延調整回路と、を備え、前記Ｆａｌｌ遅延調整回路は前記Ｒｉｓｅ遅延調整回路からの出力を入力とし、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるために遅延調整することを特徴とする。
【００１４】
本発明のＤＬＬ回路における前記Ｒｉｓｅ遅延調整回路における遅延調整幅は外部クロックサイクルよりも長く、前記Ｆａｌｌ遅延調整回路における遅延調整幅は外部クロックサイクルよりも短いことを特徴とする。
【００１５】
本発明のＤＬＬ回路は、前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号は、その立ち上がりから立ち下がりまでの時間幅が外部クロックのそれより一定時間だけ短くしたことを特徴とする。
【００１６】
本発明のＤＬＬ回路は、前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号を、前記Ｆａｌｌ遅延調整回路において一定時間遅延させることを特徴とする請求項２に記載のＤＬＬ回路。
【００１７】
本発明のＤＬＬ回路は、外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅ遅延調整回路において外部クロックと内部クロックとの立ち上がりが同期するまでは前記Ｒｉｓｅカウンタのみ動作させ、前記Ｆａｌｌカウンタは停止させることを特徴とする。
【００１８】
本発明のＤＬＬ回路は、外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、交互に動作させることを特徴とする。
【００１９】
本発明のＤＬＬ回路は、外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、アクトコマンドが入力されることにより動作させることを特徴とする。
【発明の効果】
【００２０】
本発明のＤＬＬ回路は、Rise用の遅延調整回路、位相比較回路、カウンタ、Fall用の遅延調整回路、位相比較回路、カウンタ、最終的な内部クロックを合成するＭｕｘ回路及び出力遅延のレプリカ回路で構成される。Fall用の遅延調整回路には、Rise用の遅延調整回路からの出力クロックを入力し、Rise側を遅延調整されたクロックに基づいてFall側の遅延を調整する。そのためにFall側の遅延調整する遅延調整幅を短くできる。遅延調整幅が短いことで、Fall側の遅延調整回路、カウンタの回路規模を大幅に削減できる効果が得られる。本発明の構成とすることで小さな回路規模で、かつ高精度のＤＬＬ回路が得られる。
【発明を実施するための最良の形態】
【００２１】
本発明のＤＬＬ回路の基本構成について、図１を参照して説明する。図１には本発明におけるＤＬＬ回路の回路ブロック構成を示す。
【００２２】
本発明のＤＬＬ回路は、Rise用遅延調整回路１２、Rise用位相比較回路１５、Rise用カウンタ１４、Fall用遅延調整回路１３、Fall用位相比較回路１７、Fall用カウンタ１６、最終的な内部クロックを合成するＭｕｘ回路１８及び出力レプリカ回路１９から構成される。本発明の特徴は、Fall用遅延調整回路１３は外部からクロック信号ではなくRise用遅延調整回路１２からの出力クロックClk-R0を入力している点にある。また本発明におけるそれぞれの遅延調整回路及び遅延回路は、従来からのインバータあるいはナンド回路等から構成されるものであり、その詳細回路構成の説明は省略する。
【００２３】
Rise側の遅延調整を説明する。Rise用の遅延調整回路１２は入力バッファからのクロックClkを入力され、Rise用カウンタ１４からのカウンタ出力Ct-Rにより遅延調整され、クロックClk-ROを出力する。Rise用の遅延調整回路１２は、高精度で、遅延調整可能な範囲としてクロック周期以上の遅延調整幅を有する遅延調整回路である。例えば１０ns程度の遅延調整幅を有し、かつ高精度の遅延調整が可能な構成とする。またここでのRise用遅延調整回路１２は、クロックClk-R0のFallはクロックClkのFallより一定時間（ｔｄ）早くなるように構成する。
【００２４】
クロックClk-ROは、Fall用の遅延調整回路１３を経由し、クロックClk-R1となる。クロックClk-R1は、Ｍｕｘ回路１８で合成され、出力レプリカ回路１９を経て、クロックClk-FBとなる。Rise用の位相比較回路１５でクロックClk-FBと、外部クロックCLKのRiseが比較される。その比較結果によりRise用カウンタ１４がup/downし、Rise用遅延調整回路１２を制御する。このRise用カウンタ１４もクロック周期以上の時間幅をカウントするため、例えば１０ビットのビット数を備えている。このRise側の遅延調整は、クロックサイクル以上の１０ns程度の遅延調整幅を有するRise用遅延調整回路１２と、１０ビット程度のビット数を有するRise用カウンタ１４により行われる。
【００２５】
次にFall側の遅延調整を説明する。Fall用の遅延調整回路１３には、Rise用の遅延調整回路１２からのクロックClk-ROと、Fall用カウンタ１６からのカウンタ出力Ct-Fとが入力され、遅延調整されたクロックClk-F1を出力する。Fall用の遅延調整回路１３に入力されるクロックClk-ROのRise側はすでに遅延調整されているクロックであり、Fall側は一定時間（ｔｄ）早くなるように設定される。この一定時間（ｔｄ）は数１００ps程度と小さい。そのため遅延調整する時間幅も小さくできる。例えば遅延調整する時間幅は、２００psとすることができる。その結果、従来必要だったFall側の１０ns程度の遅延調整回路は不要となり、数１００ps程度の遅延調整回路で実現できる。このようにFall用の遅延調整回路１３の回路規模を小さくできる。
【００２６】
Fall用の遅延調整回路１３からのクロックClk-F1は、Ｍｕｘ回路１８で合成され、出力レプリカ回路１９を経て、クロックClk-FBとなる。Fall用位相比較回路１７でクロックClk-FBと、外部クロックCLKとのFallが比較される。その比較結果によりFall用カウンタ１６がup/downし、Fall用遅延調整回路１３を制御する。
【００２７】
このFall用カウンタ１６は、クロックClk-FBと外部クロックCLKとのずれが小さいことから、小さなビット数とすることができる。従来は２５psステップで１０nsをカバーすると１０ビットのカウンタが必要となる。しかし本発明のＤＬＬ回路ではRiseが遅延調整されていることから、Fallの遅延差は小さく、その遅延調整幅は２００ps程度に抑えることが可能となる。遅延調整幅が２００psの場合には２５psステップとしても、３〜４ビットのカウンタで補正可能となる。この結果、Fall側のカウンタ１６は半分の回路規模で構成可能となる。Fall側のカウンタ１６の回路規模を小さくできる。
【００２８】
このようにFall用の遅延調整回路に、Rise用の遅延調整回路でRise側を調整したクロックを入力する。入力されるクロックのRise側が調整されていることから、クロックのRise/Fall間のみの遅延差となり、Fall側の遅延差は非常に小さくなる。そのため、Fall用の遅延調整する時間幅を小さくできる。Rise/Fall側にそれぞれ独立した遅延調整回路をもたず、Fall側の遅延調整に関しては、Rise側の遅延調整したクロック信号をFall遅延調整の入力信号とする。
【００２９】
上記した構成とすることで、Fall側の遅延調整に関しては数１００ps程度の遅延調整幅とすることができる。従ってこのFall側の遅延調整は、このように数１００ps程度の遅延調整幅を有するFall用遅延調整回路１３と、３〜４ビット程度のビット数を有するFall用カウンタ１６により行うことができる。このためFall用の遅延調整回路、カウンタの回路規模が大幅に削減できる。その結果少ない回路規模で、高精度のＤＬＬ回路が得られる。
【００３０】
以下、本発明のＤＬＬ回路について、その回路構成、及びタイムチャートの実施例に即して詳細に説明する。
【実施例１】
【００３１】
実施例１として図１に示すＤＬＬ回路の第１の回路構成例として、図２〜５を参照して説明する。図２には、Fall用遅延調整回路１３の構成図、図３にはその動作タイムチャートを示す。図４には図２に示した遅延調整回路３１の回路図、図５にはその動作タイムチャートを示している。
【００３２】
図２に示すFall用の遅延調整回路１３は、クロックClk-R0と、カウンタ出力Ct-Fが入力され、クロックClk-R1とクロックClk-F1とを出力する。Rise用の遅延調整回路１２からのクロックClk-R0の１つは、そのままクロックClk-R1としてＭｕｘ回路１８に出力される。遅延調整回路３１にはクロックClk-R0が入力され、Fall用カウンタ１６からのカウンタ出力Ct-FによりFall側が調整され、クロックClk-F1がＭｕｘ回路１８に出力される。遅延調整回路３１は数１００ps程度の遅延調整幅を有する遅延調整回路であり、カウンタ出力Ct-FによりクロックClk- R0のFall側の遅延を調整する。クロックClk-R1はRise側が遅延調整されたクロックであり、クロックClk-F1はFall側が遅延調整されたクロックとして出力する。
【００３３】
図１、２、３を参照して、ＤＬＬ回路の構成図、そのタイムチャートを説明する。Rise用遅延調整回路１２はクロックClkのRise側を、Rise用カウンタ１４のカウンタ出力Ct-Rにより遅延調整し、クロックClk-R0として出力する。Rise用遅延調整回路１２の出力クロックClk-R0のFall側は、Rise側よりも時間（ｔｄ）だけ速くしている。これは例えば、Rise用遅延調整回路１２を構成するインバータの負荷側Pchトランジスタと、ドライバー側Nchトランジスタのレシオを調整することで実現できる。クロックClk-R0は、そのままクロックClk-R1としてＭｕｘ回路１８に出力される。
【００３４】
クロックClk-R0のFall側は、Fall用遅延調整回路１３(即ち遅延調整回路３１)で遅延調整され、クロックClk-F1として出力される。遅延調整回路３１にはFall用カウンタ１６からのカウンタ出力Ct-Fが入力され、Fall側の遅延が調整される。ここでは、おおよそ時間（ｔｄ）が調整されることになる。Rise用遅延調整回路１２によりクロックClk-R0のFall側は、Rise側よりも時間（ｔｄ）だけ速くする。この時間（ｔｄ）は、遅延調整回路３１の遅延調整幅の半分が好ましい。これによりFall側の調整量は、遅延調整回路３１の遅延調整幅の半分とすることができる。
【００３５】
Rise側が遅延調整されたクロックClk-R1と、Fall側が遅延調整されたクロックClk-F1とがＭｕｘ回路で合成され、出力レプリカ回路を経てクロックClk-FBとなる。クロックClk-FBは位相比較回路１５、１７に入力され、クロックCLKと比較され、遅延差があればカウンタ１４、１６をup/downさせる。遅延差がない場合には、カウンタ１４、１６からの出力はup/downせず、一定出力のままとなる。位相比較回路１５、１７においてRise側とFall側とがそれぞれ位相比較され、カウンタ１４、１６からカウンタ出力Ct-R、Ct-Fとして出力される。
【００３６】
カウンタ出力Ct-Rを入力されたRise用遅延調整回路１２は、クロックClkのRise側の遅延を調整し、Riseが調整されたクロックClk-R0を出力する。カウンタ出力Ct-Fを入力されたFall用遅延調整回路１３は、クロックClk-R0の Fall側の遅延を調整し、Fallが調整されたクロックClk-F1を出力する。このようにしてクロックCLKのRiseに同期したクロックClk-R1、クロックCLKのFallに同期したクロックClk-F1が生成できる。
【００３７】
次に遅延調整回路３１の回路図及びそのタイムチャートを、図４，５を参照して説明する。ここではカウンタ出力は３ビットとしているが、ビット数は特に限定されることなく遅延調整幅により任意に設定できるものである。遅延調整回路３１は、入力信号ＩＮ（具体的にはClk-R0）が入力され、遅延調整された出力信号ＯＵＴ（具体的にはClk-F1）が出力される。遅延調整回路３１の遅延調整は、Fall用カウンタ１６から３ビットのカウンタ出力（q0、q1、q2）が入力されることで、制御される。ここでの遅延調整回路３１の遅延調整量は、入力される信号のRise側が同期していることから、Fall側の遅延調整量は数１００ps、カウンタ出力も３ビットで十分調整可能である。
【００３８】
遅延調整回路３１の入力段であるインバータＩＮＶ１には、入力信号ＩＮ（Clk-R0）が入力され、遅延回路５１及びトランジスタＰ２、Ｎ２のゲートへの信号ＩＮ−Ｅとして、出力する。トランジスタＰ２のドレイン、ソース、ゲートは、それぞれトランジスタＮ２のドレイン、電源、信号ＩＮ−Ｅに接続される。トランジスタＮ２のドレイン、ソース、ゲートは、それぞれトランジスタＰ２のドレイン、トランジスタＮ４−３とＮ４−２とＮ４−１とのドレイン、信号ＩＮ−Ｅに接続される。トランジスタＰ２及びトランジスタＮ２のドレイン同士は接続され、その出力をインバータＩＮＶ２の入力として出力する。
【００３９】
トランジスタＮ４−１、Ｎ４−２、Ｎ４−３のドレイン、ソースは、トランジスタＮ２のソース、接地電位に共通接続される。それぞれのゲートには、カウンタからのカウンタ出力（q0、q1、q2）をそれぞれインバータＩＮＶ３，４，５で反転した信号が入力される。ここでトランジスタＮ４−１、Ｎ４−２、Ｎ４−３はその電流駆動能力が１：２：４になるように設定される。トランジスタＮ４−１、Ｎ４−２、Ｎ４−３は、カウンタからのカウンタ出力（q0、q1、q2）の反転信号に応じてオン・オフし、遅延時間の調整を行う。
【００４０】
遅延回路５１は、入力された信号ＩＮ−Ｅを遅延し、トランジスタＰ１、Ｎ１のゲートへの信号ＩＮ−Ｄとして、出力する。トランジスタＰ１のドレイン、ソース、ゲートは、それぞれトランジスタＮ１のドレイン、電源、信号ＩＮ−Ｄに接続される。トランジスタＮ１のドレイン、ソース、ゲートは、それぞれトランジスタＰ１のドレイン、トランジスタＮ３−３とＮ３−２とＮ３−１とのドレイン、信号ＩＮ−Ｄに接続される。トランジスタＰ１及びトランジスタＮ１のドレイン同士は接続され、その出力をインバータＩＮＶ２の入力として出力する。
【００４１】
トランジスタＮ３−１、Ｎ３−２、Ｎ３−３のドレイン、ソースは、トランジスタＮ１のソース、接地電位に共通接続される。それぞれのゲートには、カウンタからのカウンタ出力（q0、q1、q2）が入力される。ここでトランジスタＮ３−１、Ｎ３−２、Ｎ３−３はその電流駆動能力が１：２：４になるように設定される。トランジスタＮ４−１、Ｎ４−２、Ｎ４−３は、カウンタからのカウンタ出力（q0、q1、q2）に応じてオン・オフし、遅延時間の調整を行う。
【００４２】
インバータＩＮＶ２は、前段からの２つの出力を入力され、その波形を整形し、出力信号ＯＵＴを出力する。遅延調整回路３１は、入力信号ＩＮのRiseに対してはそのままローレベルに変化し、入力信号ＩＮのFallに対しては時間差をもってハイレベルに変化させる。そのためＮｃｈトランジスタのサイズをｘ１、ｘ２、ｘ４として、カウンタからのカウンタ出力（q0、q1、q2）により８（＝２３）段階に、その動作速度を調整する。この構成とすることで、数１０psオーダーのステップでの遅延調整を可能としている。
【００４３】
この遅延調整回路３１のFall時の動作を、図５のタイムチャートを参照して説明する。入力信号ＩＮは、インバータＩＮＶ１で反転され、信号ＩＮ−Ｅと、遅延回路５１で遅延された信号ＩＮ−Ｄとなる。この遅延回路での遅延量はFall側の遅延調整幅となる。入力される信号のRise側が同期していることから、Fall側の遅延調整幅は数１００psである。遅延調整幅の中心部で遅延調整することが好ましいことから、遅延回路５１の遅延量は例えば時間（ｔｄ）の２倍とすることが好ましい。
【００４４】
この遅延回路５１の遅延量をカウンタ出力により分割し、遅延調整する。例えばカウンタからのカウンタ出力（q0、q1、q2）を（０、０、０）とする。この場合にはトランジスタＮ３−１、Ｎ３−２、Ｎ３−３はオフ状態で、トランジスタＮ４−１、Ｎ４−２、Ｎ４−３がオン状態となる。そのため信号ＩＮ−Ｅに対応して、遅延されることなく出力信号ＯＵＴはハイレベルとなる。一方カウンタ出力（q0、q1、q2）が（１、１、１）の場合にはトランジスタＮ３−１、Ｎ３−２、Ｎ３−３はオン状態で、トランジスタＮ４−１、Ｎ４−２、Ｎ４−３がオフ状態となる。そのため遅延された信号ＩＮ−Ｄに対応して、出力信号ＯＵＴはハイレベルとなる。
【００４５】
このようにカウンタ出力（q0、q1、q2）に応じて活性化するトランジスタを切り替え、遅延回路５１の遅延量を分割した遅延時間をもって出力信号ＯＵＴはハイレベルとなる。例えば入力されるクロックClk-R0はFall側がRise側に比較して時間（ｔｄ）だけ早いことから、その遅延調整量は大体ｔｄとなる。遅延回路５１の遅延量を、例えば時間（ｔｄ）の２倍とした場合にはその中心領域で遅延調整されることになる。Rise側の動作は、入力信号ＩＮがハイレベルで、信号ＩＮ−Ｅがローレベルとなり、トランジスタＰ２がオンすることで信号ＩＮ−Ｅに同期して一定時刻に動作する。
【００４６】
本実施例のFall用遅延調整回路には、Rise用遅延調整回路でRise側を調整したクロックを入力する。入力されたクロックから調整に必要な時間だけ遅延させた遅延クロックを生成する。この入力クロックと、遅延クロックとの間の遅延量はRise側が入力クロックと同期していることから小さくでき、遅延回路の回路規模を削減できる。この入力クロックと、遅延クロックとの間の遅延量をカウンタ出力により分割することで、高精度にFall側の遅延調整を行うことができる。このときのカウンタのビット数も少なくできることから、カウンタ回路規模を削減できる。本実施例のFall用遅延調整回路を備えることで、小さな回路規模で、高精度に遅延調整を行うことができるＤＬＬ回路が実現できる。
【実施例２】
【００４７】
実施例２として、図１、６、７を参照して説明する。本実施例はＤＬＬ回路の第２の回路構成例であり、図６に遅延調整回路３１の第２の回路構成図、図７にそのタイムチャートを示す。
【００４８】
第２の遅延調整回路３１においては、Rise用遅延調整回路１２からのクロックClk-R0が第２の遅延回路６１と遅延調整回路３１に入力される。第２の遅延回路６１は、クロックClk-R0を一定時間遅延させ、クロックClk-R1としてＭｕｘ回路に出力する。また遅延調整回路３１にはクロックClk-R0が入力され、Fall用カウンタ１６からのカウンタ出力によりFall側が調整され、クロックClk-F1が出力される。遅延調整回路３１は実施例１において説明した回路と同じ回路である。
【００４９】
実施例１におけるRise側の遅延調整回路１２は、Rise/Fallの遅延を変えFall側を時間（ｔｄ）速くなるようにした。本実施例のRise側の遅延調整回路１２では、Rise/Fallとも遅延が変わらない様にして、クロックClkに対し一定時間（ｔｄ）だけ速くしたクロックClk-R0を出力する。クロックClk-R0は、第２の遅延回路６１により一定時間（ｔｄ）遅延させ、クロックClk-R1として出力される。従ってクロックClk-R1のRiseは、クロックCLKのRiseに同期することになる。Fall側の遅延調整回路３１に入力されたクロックClk-R0のFallは、クロックCLKのFallに対し一定時間（ｔｄ）だけ早くなっている。従って実施例１と同様にして、遅延調整回路３１によりクロックClk-F1はクロックCLKのFallに同期させることができる。
【００５０】
本実施例では、図６のようにクロックClk-R0を一定時間（ｔｄ）遅延させ、クロックClk-R1として出力される。遅延調整回路の特に粗遅延調整回路は、従来例（特開2005-51673の図５、図６）に示すように同じインバータ、ナンド回路を複数段もつなげて構成される。単純に各々の回路にRise/Fall差をつけると回路段数の増加により粗遅延の遅延値が増える。その結果Rise/Fallの遅延差も大きくなるため、一部回路のみRise/Fall差をつけることになる。
【００５１】
しかし通常、微調整回路に入力する２つの信号の遅延差、つまり、粗遅延の１ステップの遅延量を均一にするため、粗遅延調整回路の遅延素子は同じ回路の繰り返しが用いられる。このため、粗遅延調整回路は同一回路でできるだけRise/Fall遅延がつかないように作成し、図６のようにRise側に固定遅延をつける構成の方が好ましい。この固定遅延の遅延値は、遅延調整回路３１の遅延調整幅の半分が好ましい。これにより、Fall側の調整をRise側に対して遅延調整回路３１の遅延調整幅の半分まで前後させることが可能になる。
【００５２】
本実施例では、Rise用遅延調整回路１２では、クロックClkに対し一定時間だけ速くしたクロックClk-R0として出力する。Fall用遅延調整回路１３では、Rise側は一定時間遅延させ、クロックCLKのRiseに同期させたクロックClk-R1とする。Fall側は実施例１と同様にして、クロックCLKのfallに同期させたクロックClk-F1とする。本実施例においても、実施例１と同様に回路規模の小さな遅延回路、カウンタにより構成できる。本実施例のFall用遅延調整回路を備えることで、小さな回路規模で、高精度にFall側の遅延調整を行うことができるＤＬＬ回路が実現できる。
【実施例３】
【００５３】
実施例３にはＤＬＬ回路のカウンタ制御方法を、図８，９のタイムチャートを参照して説明する。
【００５４】
図８のタイムチャートは、例えば電源投入時等におけるクロックの同期がずれた時点を含むタイムチャートである。本発明のＤＬＬ回路は、Rise側において同期されたクロックを使用し、Fall側を同期させる回路である。従って、Rise側の同期が完了した状態で、Fall側を同期させるタイムチャートとすることが好ましい。図８に示すように最初のクロックサイクルにおいては、Fall側のカウンタを停止させ、Rise側のカウンタのみによる調整を行う。数サイクルの調整により、Rise側がロック状態に近づいた時点で、Fall側のカウンタを動作させる。Rise側がロック状態に近づいた時点とは、クロックClk-FBとクロックCLKがほぼ同期した時点である。このロック状態に近づいた時点は、例えばカウンタのUp/Downの変動が少ない、又は変動がなくなったことで検知できる。
【００５５】
Rise側がロック状態に近づいた時点からはFall側も動作させる。Fall側、Rise側、Fall側と交互に動作させ、遅延調整する。Rise側を調整すると遅延を共用しているFall側の遅延もずれるため、交互の調整が好ましい構成となる。ここではクロック毎に調整しているが、例えば数クロックサイクル毎に調整するように構成してもよい。またＤＬＬ回路がロック状態に近づくまではクロックサイクル毎、ロック状態になった状態から、数サイクル毎に交互に調整するように構成してもよい。
【００５６】
図８においては、クロックCLKに同期してカウンタを動作させている。しかし例えばＤＲＡＭにおいては、図９のようにＡＣＴコマンド毎にカウンタを動作させる構成もある。その場合にはクロックサイクルをＡＣＴサイクルに相当させて調整する構成となる。図９のようにＡＣＴコマンド毎にカウンタを更新する構成の場合、まず、Riseが調整されて、その後、Riseの調整結果が遅延の反映されたのち、たとえば、３〜４サイクル後にFallのカウンタを更新する構成もある。この場合、ＡＣＴコマンド毎に交互にカウンタが更新される構成に比べ、カウンタの更新頻度が多くなるためＤＬＬ回路の精度が高くなることが期待される。
【００５７】
本発明のＤＬＬ回路では、Riseが調整されたクロックに基づいてFall側を調整する。Rise側が調整されると遅延を共用しているFall側の遅延もずれることになる。従って最初は、Rise側のみの調整とし、Fall側の調整は停止する。Rise側がロック状態に近づいた状態で、Fall側、Rise側、Fall側と交互に動作調整させることが好ましい。またクロックのみならず、クロックとＡＣＴコマンドとを組み合わせることで、Rise側及びFall側の動作間隔を設定することができる。
【００５８】
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。例えば、本願の説明においては最初にRise用遅延調整回路によりRise側を同期させ、その出力をFall用遅延調整回路に入力している。しかし最初にFall用遅延調整回路によりFall側を同期させ、その出力をRise用遅延調整回路に入力してもよい。この場合にも同様に動作させることができ、Rise用遅延調整回路及びRise用カウンタの回路規模を削減することができる。このようにRiseとFallを入れ替えて動作させることも可能であり、これらが本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００５９】
【図１】本発明におけるＤＬＬ回路の回路ブロック構成図である。
【図２】実施例１におけるFall用遅延調整回路の構成図である。
【図３】実施例１におけるタイムチャートである。
【図４】図２におけるFall用遅延調整回路の回路図である。
【図５】図４におけるタイムチャートである。
【図６】実施例２におけるFall用遅延調整回路の構成図である。
【図７】図６におけるタイムチャートである。
【図８】本発明におけるカウンタ制御のタイムチャートである。
【図９】本発明におけるカウンタ制御の他のタイムチャートである。
【図１０】従来例におけるＤＬＬ回路の回路ブロック構成図である。
【図１１】図１０におけるタイムチャートである。
【符号の説明】
【００６０】
１２ Rise用遅延調整回路
１３、２０ Fall用遅延調整回路
１４ カウンタ（Rise用）
１５ Rise用位相比較回路
１６、２１ Fall用カウンタ
１７ Fall用位相比較回路
１８ Ｍｕｘ回路
１９ 出力レプリカ回路
３１ 遅延調整回路
５１、６１ 遅延回路
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５ インバータ回路
Ｐ１、Ｐ２ Pchトランジスタ
Ｎ１、Ｎ２、Ｎ３−１、Ｎ３−２、Ｎ３−３、Ｎ４−１、Ｎ４−２、Ｎ４−３ Nchトランジスタ
【特許請求の範囲】
【請求項１】
内部クロックの立ち上がりを外部クロックの立ち上がりに同期させるためのＲｉｓｅ遅延調整回路と、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるためのＦａｌｌ遅延調整回路と、を備え、前記Ｆａｌｌ遅延調整回路は前記Ｒｉｓｅ遅延調整回路からの出力を入力とし、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるために遅延調整することを特徴とするＤＬＬ回路。
【請求項２】
前記Ｒｉｓｅ遅延調整回路における遅延調整幅は外部クロックサイクルよりも長く、前記Ｆａｌｌ遅延調整回路における遅延調整幅は外部クロックサイクルよりも短いことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号は、その立ち上がりから立ち下がりまでの時間幅が外部クロックのそれより一定時間だけ短くしたことを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記Ｆａｌｌ遅延調整回路における遅延調整幅は前記一定時間の２倍であることを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号を、前記Ｆａｌｌ遅延調整回路において一定時間遅延させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項６】
前記Ｆａｌｌ遅延調整回路における遅延調整幅は前記一定時間の２倍であることを特徴とする請求項５に記載のＤＬＬ回路。
【請求項７】
外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅ遅延調整回路において外部クロックと内部クロックとの立ち上がりが同期するまでは前記Ｒｉｓｅカウンタのみ動作させ、前記Ｆａｌｌカウンタは停止させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項８】
外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、交互に動作させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項９】
外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、アクトコマンドが入力されることにより動作させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項１】
内部クロックの立ち上がりを外部クロックの立ち上がりに同期させるためのＲｉｓｅ遅延調整回路と、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるためのＦａｌｌ遅延調整回路と、を備え、前記Ｆａｌｌ遅延調整回路は前記Ｒｉｓｅ遅延調整回路からの出力を入力とし、内部クロックの立ち下がりを外部クロックの立ち下がりに同期させるために遅延調整することを特徴とするＤＬＬ回路。
【請求項２】
前記Ｒｉｓｅ遅延調整回路における遅延調整幅は外部クロックサイクルよりも長く、前記Ｆａｌｌ遅延調整回路における遅延調整幅は外部クロックサイクルよりも短いことを特徴とする請求項１に記載のＤＬＬ回路。
【請求項３】
前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号は、その立ち上がりから立ち下がりまでの時間幅が外部クロックのそれより一定時間だけ短くしたことを特徴とする請求項２に記載のＤＬＬ回路。
【請求項４】
前記Ｆａｌｌ遅延調整回路における遅延調整幅は前記一定時間の２倍であることを特徴とする請求項３に記載のＤＬＬ回路。
【請求項５】
前記Ｒｉｓｅ遅延調整回路において内部クロックの立ち上がりを遅延調整した信号を、前記Ｆａｌｌ遅延調整回路において一定時間遅延させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項６】
前記Ｆａｌｌ遅延調整回路における遅延調整幅は前記一定時間の２倍であることを特徴とする請求項５に記載のＤＬＬ回路。
【請求項７】
外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅ遅延調整回路において外部クロックと内部クロックとの立ち上がりが同期するまでは前記Ｒｉｓｅカウンタのみ動作させ、前記Ｆａｌｌカウンタは停止させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項８】
外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、交互に動作させることを特徴とする請求項２に記載のＤＬＬ回路。
【請求項９】
外部クロックと内部クロックとの立ち上がりにおける遅延差を検出するＲｉｓｅ位相比較回路とその比較結果をカウントするＲｉｓｅカウンタと、外部クロックと内部クロックとの立ち下がりにおける遅延差を検出するＦａｌｌ位相比較回路とその比較結果をカウントするＦａｌｌカウンタと、をさらに備え、前記Ｒｉｓｅカウンタと前記Ｆａｌｌカウンタとは、アクトコマンドが入力されることにより動作させることを特徴とする請求項２に記載のＤＬＬ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００８−９９００２（Ｐ２００８−９９００２Ａ）
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願番号】特願２００６−２７８７７３（Ｐ２００６−２７８７７３）
【出願日】平成１８年１０月１２日（２００６．１０．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２０年４月２４日（２００８．４．２４）
【国際特許分類】
【出願日】平成１８年１０月１２日（２００６．１０．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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