閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置
【課題】閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置を提供する。
【解決手段】閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整された入力信号は、測定デバイス上で補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。
【解決手段】閉ループ・クロック訂正システムおよび方法は、少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整された入力信号は、測定デバイス上で補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して、同位相クロックおよび直交位相クロック上の誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に具体化されてもよい閉ループ位相回転器サブシステムの２つの基準クロック間のデューティ・サイクル、直交位相（quadrature）関係および振幅関係を自動的に訂正するシステムおよび方法に関する。
【背景技術】
【０００２】
高データ・レート・シリアライザ・デシリアライザ（ＳＥＲＤＥＳ：ｓｅｒｉａｌｉｚｅｒ−ｄｅｓｅｒｉａｌｉｚｅｒ）入出力（Ｉ／Ｏ）コアで使用される一般的なクロック生成アーキテクチャは、単一の低ノイズ位相ロック・ループ（ＰＬＬ：ｐｈａｓｅ ｌｏｋｅｄ ｌｏｏｐ）を利用している。ＰＬＬ信号は、ローカル受信機クロックを入力データ・ストリームに対して位相固定することができるように、固定周波数ＰＬＬクロックに周波数および位相オフセットを加える「位相回転器」を含む送信機（Ｔｘ）、受信機（Ｒｘ）または送受信機サブシステムのうちの１つ以上に分配される。
【０００３】
図１を参照すると、クロック生成サブシステムのブロック図が示される。この例では、ＰＬＬ１０出力クロックは、直交位相分周器１２を使用して２つに分周される。直交位相分周器１２は、出力として「同位相」（Ｉ）クロック１３および「直交位相」（Ｑ）クロック１４を生成し、それぞれはＰＬＬクロック周波数から２つに分周され、互いに９０°シフトされている。これらのクロック１３および１４は、１つ以上のデータＩ／Ｏコア１５に分配される。各Ｉ／Ｏは、通常、ローカル位相回転器１７および１８に印加される前に、Ｉクロック１３およびＱクロック１４の直交位相精度またはデューティ・サイクルあるいはその両方を改善するために使用されてもよいローカル・クロック・バッファ１６をそれぞれ含む。
【０００４】
このローカル・クロック・バッファは、開ループ法を用いて実施され、これは、フィードバック訂正を適用してクロックの出力デューティ・サイクルまたは直交位相関係あるいはその両方を改善することなく、クロック信号がバッファ１６を通過することを意味する。他のデバイスは、ラッチ２１を含んでもよい。
【０００５】
説明のため、クロック１３および１４は、多くのデータ受信機１５に分配されるように示される。各受信機１５は、ローカル・クロックおよびデータ回復（ＣＤＲ：ｃｌｏｃｋ−ａｎｄ−ｄａｔａ ｒｅｃｏｖｅｒｙ）ユニット２２によって周波数および位相が固定される必要がある独立した入力データ・ストリーム（例えば、データ入力１）を有することができる。一般的なアプリケーションでは、周波数および位相ロックを実現するために、ＣＤＲ２２は、ローカル・エッジ位相回転器１７の出力からのエッジ交差が入力データ・ストリーム（データ入力１）のエッジ交差と一致するように、エッジ回転器１７の位相を更新する。データ回転器１８は、通常１／２ビット間隔だけエッジ回転器１７からシフトされるデータ検査に適する位相オフセットにプログラムされる。ラッチ２１を使用して、ＣＤＲユニット２２によって処理されるデータおよびエッジ情報を取得する。当然のことながら、基本的なデータおよびエッジ検出受信機であれば、位相回転器に基づくクロック生成システムを説明するには充分である。
【０００６】
位相回転器１７、１８は、図２に示されるように重みが変化するＩ入力クロックとＱ入力クロックとを混合および結合することによって、位相が０°から３６０°まで変化する出力クロック１９および８を生成することが可能である。
【０００７】
図２によれば、位相回転器１７、１８は、入力直交位相クロック２３および２４の重み付け組み合わせを加算してプログラム可能な位相を有する出力クロック３０を生成することによって動作する。一例として、デジタル・アナログ変換器（ＤＡＣ：ｄｉｇｉｔａｌ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）２６は、重み２７および２８を出力する。Ｉクロック・デジタル・アナログ変換器（ＩＤＡＣ）２７の重みがＩクロック混合器２５に入力されて１に設定され（つまり１００％選択）、ＱクロックＤＡＣ（ＱＤＡＣ）２８の重みが０に設定される（つまり０％選択）場合、位相回転器１７、１８は、当然０°の位相を有するＩクロックを出力する。同様に、ＱクロックＤＡＣ２８の重みが１に設定され、ＩクロックＤＡＣ２７の重みが０に設定される場合、入力Ｑクロック２４がＩクロックと完全に位相が直交する場合かつその場合に限って、位相回転器は９０°の位相を有するＱクロックを出力する。図２の表３３に示されるように、所望の出力位相が得られる対応する乗算器でＩクロックおよびＱクロックを重み付けすることによって、中間位相を得ることができる。
【０００８】
１／２レート・クロック（つまりＩおよびＱクロック周波数が受信データ・レートの１／２）を使用するシリアライザ／デシリアライザ・コアの位相回転器の一般的な実施は、０°から３６０°までの合計６４の位相ステップを使用しており、５．６２５°の位相分解能を達成している。このような設計は、１つの受信データ・ビット幅全体で３２ステップの時間分解能を提供する。位相回転器の部品（ＤＡＣ２７および２８、混合器２５および加算器２９）の詳細な回路実施は、多くの異なる技術を使用することができるが、あらゆる位相回転器の実施は、Ｉ入力クロック２３およびＱ入力クロック２４の基本的な精度によって位相精度が制約を受ける。
【０００９】
ＩクロックおよびＱクロックは、ＬＣＰＬＬから多くのＴｘ／Ｒｘコアに分配されるため、クロックの直交位相関係は、クロック分配における異なるＩ／Ｑパス遅延によって不整合になる可能性がある。さらに、クロックのデューティ・サイクルは、クロック・バッファ・デバイスの不整合および遅延差のために不正確になる可能性もある。
【００１０】
図３を参照すると、タイミング図が直交位相クロックを示す。クロック波形交差時間Ｔ１、Ｔ２、Ｔ３およびＴ４は、以下の定義および数式によって得られるデューティ・サイクルおよび直交位相関係誤差に関係付けることができる。
Ｔ＝平均クロック１／２周期＝Ｔ４／２ （１）
ＤＵＴＹＩ＝Ｔ２／（２＊Ｔ）＊１００％ （２）
ＤＵＴＹＱ＝（Ｔ３−Ｔ１）／（２＊Ｔ）＊１００％ （３）
ＩＱ＝ｉｎｔｅｇ（Ｉ＊Ｑ）＝（Ｔ３−Ｔ２＋Ｔ１）／Ｔ＊９０° （４）
【００１１】
完全なＩＱクロックは、ＤＵＴＹＩ＝５０％、ＤＵＴＹＱ＝５０％およびＩＱ＝９０°を有し、これはＩクロックとＱクロックの＋および−極性期間が等しく、ＱクロックはＩクロックから全クロック周期２＊Ｔの１／４に相当するちょうど９０°だけ遅れていることを意味する。５０％以外のデューティ・サイクルおよび９０°以外の直交位相は、クロック発生器の時間ジッタにどのように変換することができるかを知るために、値Ｔ１、Ｔ２、Ｔ３およびＴ４は、以下のようなデューティ・サイクルおよび直交位相関係の関数として表すことができる。
Ｔ１＝（ＩＱ／１８０°＋（ＤＵＴＹＩ−ＤＵＴＹＱ）／１００％）＊Ｔ （５）
Ｔ２＝ＤＵＴＹＩ／５０％＊Ｔ （６）
Ｔ３＝Ｔ１＋ＤＵＴＹＱ／５０％＊Ｔ （７）
Ｔ４＝２＊Ｔ （８）
【００１２】
ジッタ解析を簡単にするために、位相回転器は、図３のクロック交差間隔０、Ｔ１、Ｔ２、Ｔ３およびＴ４で、それぞれＩ信号またはＱ信号からエッジ・クロックを、Ｑ信号またはＩ信号からデータ・クロックを生成すると想定することができる。エッジ・クロックはサンプリング・システムの時間基準を設定するため、データ・クロック・ジッタは、理想的なサンプリング位置（この説明ではエッジ・クロックからＴ／２遅延）から実際のサンプリング位置（Ｔ／２遅延＋誤差）までの差として計算することができる。
【００１３】
非同期クロック回復システムでは、受信機システムが非コヒーレント（ローカルＰＬＬと異なる周波数の）クロックを有する入力データ信号をトラックするので、エッジ位相は、時間とともに０からＴ４にシフトする。したがって、波形交差間隔において、可能なエッジおよびデータのサンプリング位置は、以下の表１に示されるように与えられる。
【００１４】
【表１】
【００１５】
非理想直交位相クロックによって追加されるピーク間データ・サンプル・ジッタは、表１のサンプル・ジッタの最大値からサンプル・ジッタの最小値を引いた値として表現することができ、以下のように簡潔に計算することができる。
【００１６】
データ・サンプル・ジッタ＝ｍａｘ（Ｔ１，Ｔ２−Ｔ１，Ｔ３−Ｔ２，Ｔ４−Ｔ３）−ｍｉｎ（Ｔ１，Ｔ２−Ｔ１，Ｔ３−Ｔ２，Ｔ４−Ｔ３） （９）
【００１７】
Ｔ１、およびＴ２とＴ１、Ｔ３とＴ２、Ｔ４とＴ３間の間隔がすべてＴ／２に等しい場合のみ、ジッタはゼロである。ＩクロックおよびＱクロックが、完全な直交位相（ＱがＩからＴ／２遅延）にあり、５０％のデューティ・サイクルを有する場合に限り、この状態が起き得る。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
従来技術では、信号が位相回転器に印加される前に、直交位相精度およびデューティ・サイクルを得るためにＩＱクロックを可能な限りクリーン・アップするために、各ローカル・クロック発生器のローカル開ループ「粗クリーン・アップ」バッファ１６（図１）が一般に使用される。
【００１９】
図４を参照すると、従来技術の「粗クリーン・アップ」バッファの一般的な実施が示され、このバッファは、加算器４０からのＩ＋ＱおよびＱ−Ｉを形成する２つの出力パスに、ＤＣブロック・クロック・バッファ４１で増大される２つの電流モード・ロジック（ＣＭＬ：ｃｕｒｒｅｎｔ−ｍｏｄｅ−ｌｏｇｉｃ）クロック入力ＩおよびＱを出力で提供してデューティ・サイクルを改善する。この動作によって、出力クロック信号の直交位相関係およびデューティ・サイクルが改善される。しかしながら、「粗クリーン・アップ」バッファの構築に使用されるデバイスの変動によるバッファ自体の整合精度の限界によって、達成可能な精度に根本的な限界が加えられる。特に、負荷抵抗４２、デバイス利得４３およびバッファ段バイアス電流４４は、すべてディープ・サブミクロンＣＭＯＳ技術で実現される場合に不整合効果の影響をかなり受けやすい。このような不整合効果は、出力で不要なＤＣオフセットを事実上生成し、ＩクロックおよびＱクロックのデューティ・サイクルおよび直交位相関係に誤差を加える。
【００２０】
実現集積回路についての研究論文では、「粗クリーン・アップ」バッファ、およびいかなる関連する開ループ・デューティ・サイクル・クリーン・アップ・クロック・バッファの後であっても、デバイス不整合から生じる基準クロック誤差は、数式（９）から予測されるように、（ハーフ・レート・クロック・アーキテクチャの時間間隔Ｔと等しい）受信ビット幅の約２０％またはそれ以上のデータ・サンプル時間ジッタを生じさせる可能性があることが示される。この劣化レベルは、一般に、高データ・レート（５〜１０Ｇｂ／ｓ以上）ＳＥＲＤＥＳのアプリケーションには許容できない。２０％の時間ジッタは、クロストーク、反射、符号間干渉（ＩＳＩ：ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）、およびＰＬＬからのランダム・クロック・ジッタを含む他のコア劣化発生源からの大きいジッタによってジッタ・バジェットで使用することができないためである。多くの一般的なデータ送信アプリケーションでは、完全な直線位相生成サブシステムでも、チャネルおよびコア誘起ジッタは、ジッタ・マージンを１ビット間隔のサンプル間隔内に維持する１５％以下となる。不整合の問題に加えて、開ループ・システムは、基本的なＩ＋Ｑ／Ｑ−ＩアルゴリズムによるＩ／Ｑ分離誤差効果を正しく補償することができない。このアルゴリズムは、この誤差を時間領域から振幅領域に伝播するだけであり、回転器精度にやはり悪影響を及ぼす。
【課題を解決するための手段】
【００２１】
クロック訂正システムおよび方法は、少なくとも１つの同位相クロックと少なくとも１つの直交位相クロックとを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整入力信号は、測定デバイスで補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して同位相クロックおよび直交位相クロックの誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。
【００２２】
閉ループ直交位相クロック位相発生システムでクロックをダイナミックに訂正する方法は、同位相および直交位相クロックを含む２つ以上の入力信号を受信するステップと、直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つについて同位相クロックおよび直交位相クロックを調整するステップと、調整された直交位相クロック信号を４象限補間出力クロック位相を生成可能な回転器に印加するステップと、測定デバイス用のクロックを形成するために補間出力クロック位相を遅延するステップと、測定デバイスにおいて補間出力クロック位相の範囲にわたり同位相および直交位相クロックを含む２つ以上の調整された入力信号を測定するステップと、測定デバイスからのサンプル情報を使用して同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を含む誤差情報を決定するステップと、閉ループ・フィードバック構成において誤差情報を使用して同位相および直交位相クロックの直交位相、デューティ・サイクルおよび振幅の調整を適応するステップとを含む。
【００２３】
直交位相クロック位相発生システムの閉ループ・クロック訂正制御システムを適応する装置は、同位相および直交位相クロックを含む２つ以上の入力信号を受信するように構成されるクロック訂正デバイスであって、直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つの訂正を提供する制御モジュールからの閉ループ・フィードバックに従って、同位相および直交位相クロックを調整するように構成されるクロック訂正デバイスを含む。回転器は、クロック訂正デバイスに接続されており、直交位相クロック信号を調整して４象限補間出力クロック位相を生成するように構成される。遅延部は、回転器に接続されて、補間出力クロック位相を受信して測定デバイス用のクロックを形成する。測定デバイスは、補間出力クロック位相の範囲にわたって調整後の同位相および直交位相クロックを受信して、サンプル情報を使用して同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を決定する。制御モジュールは、測定デバイスの出力を受信し、クロック訂正デバイスにおいて誤差情報を使用して直交位相誤差、デューティ・サイクル誤差、および振幅誤差を適応して同位相および直交位相クロックの調整を行うように構成される。
【００２４】
これらのおよび他の特徴および利点は、添付図面と合わせて読まれることになる本発明の例示的な実施形態についての以下の詳細な説明から明白になるであろう。
【００２５】
本開示は、以下の図面を参照しながら好適な実施形態についての以下の説明の詳細内容を提供するであろう。
【図面の簡単な説明】
【００２６】
【図１】従来技術による位相回転器に基づくクロック生成システムを示すブロック図である。
【図２】従来技術による位相回転器および位相回転表を示すブロック図である。
【図３】例証の目的でＩクロックおよびＱクロックの波形を示すタイミング図である。
【図４】従来技術による開ループＣＭＬ直交位相クロック訂正システムを示すブロック図／回路図である。
【図５】１つの例示的な実施形態による閉ループ・ダイナミック・クロック訂正システムを示すブロック図である。
【図６】１つの例示的な実施形態によるクロック訂正方法を示すブロック図／流れ図である。
【図７】本原理によるクロック訂正デバイス用回路を示す回路図である。
【図８】本原理に従って使用されてもよい例示的な可変時間遅延バッファを示す図である。
【図９】１つの例示的な実施形態によるクロック／信号マルチプレクサおよび信号測定システムを示すブロック図／回路図である。
【発明を実施するための形態】
【００２７】
本原理は、データ入力および出力システムおよび方法のクロック・パスで発生する可能性がある静的不整合と電圧／温度誘起ドリフト誤差との両方に対応している。本原理は、位相発生器サブシステムの直線性を従来技術の開ループ訂正器の達成可能な性能よりも高いレベルまで改善する。本実施形態は、プロセス、電圧および温度の変動によって生じるクロック誤差を、システムに対して低い電力およびチップ面積オーバヘッドでダイナミックに訂正する。本実施形態は、開ループ法がたとえデバイス整合（Ｐ）が完全であっても完全には達成できない完全な直交位相を、プロセス、電圧および温度（ＰＶＴ：ｐｒｏｃｅｓｓ，ｖｏｌｔａｇｅ ａｎｄ ｔｅｍｐｅｒａｔｕｒｅ）変動を越えて、特に動作データ・レートの範囲にわたって達成するという課題を解決する。基準クロック誤差が低減されると、クロック位相発生器サブシステムのクロック・ジッタは直ちに小さくなる。クロック・ジッタが小さくなると、今度は高速シリアルＩ／Ｏ相互接続などのアプリケーションの動作マージンが改善されることになる。
【００２８】
このような原理は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）の送受信機システム、Ｉ／Ｏコア、ラジオに一般的に使用される直交位相混合器サブシステム、ＳＥＲＤＥＳクロック位相発生器、ＩＱ混合器、閉ループ送信デューティ・サイクル訂正システム、閉ループ受信機ラッチ・デューティ・サイクル訂正システムなどを含む、正確な直交位相基準クロックまたは正確なデューティ・サイクル・クロックを必要とする任意のアプリケーションに適用されてもよい。
【００２９】
本原理は、開ループ直交位相およびデューティ・サイクル訂正方法からＩＱ補間に基づく位相発生器のための新しい閉ループ／適応方法へと移行させるものである。ＩＣ技術におけるデバイス不整合は、開ループ訂正方法を使用する場合に充分な性能を提供するには不充分である。
【００３０】
当業者であれば理解されるように、本発明の態様は、システム、方法またはコンピュータ・プログラム製品として具体化されてもよい。したがって、本発明の態様は、本明細書で「回路」、「モジュール」または「システム」と一般にすべて称される、完全にハードウェア実施形態、完全にソフトウェア実施形態（ファームウェア、常駐ソフトウェア、マイクロ・コードなどを含む）、またはソフトウェア態様とハードウェア態様とを組み合わせた実施形態の形態をとってもよい。さらに、本発明の態様は、その上に具体化されるコンピュータ可読プログラム・コードを有する１つ以上のコンピュータ可読媒体で具体化されるコンピュータ・プログラム製品の形態をとってもよい。
【００３１】
１つ以上のコンピュータ可読媒体の任意の組み合わせが使用されてもよい。コンピュータ可読媒体は、コンピュータ可読信号媒体またはコンピュータ可読記憶媒体であってもよい。コンピュータ可読記憶媒体は、例えば、電子、磁気、光学、電磁気、赤外線または半導体システム、装置またはデバイス、あるいは前述のものの適切な任意の組み合わせであってもよいが、これらに限定されない。コンピュータ可読記憶媒体のさらに具体的な例（限定的なリスト）は、１つ以上の配線を有する電気的接続、携帯用コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、読み出し専用メモリ（ＲＯＭ：ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ：ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙまたはフラッシュメモリ）、光ファイバ、携帯用コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ：ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、光学式記憶装置、磁気記憶装置、または前述のものの適切な任意の組み合わせを含んでもよい。この書類において、コンピュータ可読記憶媒体は、命令実行システム、装置またはデバイスが使用するためのまたはこれと関連するプログラムを含むまたは格納することができる任意の有形媒体であってもよい。
【００３２】
コンピュータ可読信号媒体は、例えば、ベースバンドにまたは搬送波の一部として、その中で具体化されるコンピュータ可読プログラム・コードを有する伝播データ信号を含んでもよい。この伝播信号は、これに限定されないが、電磁気、光、またはその適切な任意の組み合わせを含む様々な形態の何れかの形態をとってもよい。コンピュータ可読信号媒体は、コンピュータ可読記憶媒体でない、命令実行システム、装置またはデバイスが使用するためのまたはこれと関連するプログラムを通信、伝播または輸送することができる任意のコンピュータ可読媒体であってもよい。
【００３３】
コンピュータ可読媒体で具体化されるプログラム・コードは、これに限定されないが、無線、有線、光ファイバ・ケーブル、ＲＦなど、または前述のものの適切な任意の組み合わせを含む任意の適切な媒体を使用して送信されてもよい。本発明の態様のための動作を実行するコンピュータ・プログラム・コードは、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または類似のプログラミング言語などの従来の手続きプログラミング言語を含む１つ以上のプログラミング言語の任意の組み合わせで記述されてもよい。プログラム・コードは、完全にユーザのコンピュータで、一部ユーザのコンピュータで、スタンド・アローン・ソフトウェア・パッケージとして一部ユーザのコンピュータおよび一部リモート・コンピュータで、または完全にリモート・コンピュータまたはサーバで実行してもよい。後のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）または広域ネットワーク（ＷＡＮ：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）を含む任意の種類のネットワークを介してユーザのコンピュータに接続されてもよく、あるいは、（例えば、インターネット・サービス・プロバイダを利用してインターネットを介して）外部コンピュータに接続されてもよい。
【００３４】
本発明の態様は、本発明の実施形態による方法、装置（システム）およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照しながら以下で説明される。当然のことながら、フローチャート図またはブロック図あるいはその両方の各ブロック、およびフローチャート図またはブロック図あるいはその両方のブロックの組み合わせは、コンピュータ・プログラム命令によって実施することができる。このようなコンピュータ・プログラム命令は、汎用コンピュータ、専用コンピュータまたは他のプログラム可能データ処理装置のプロセッサに提供されてマシンを形成し、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行する命令が、フローチャートまたはブロック図あるいはその両方のブロック（単数または複数）に規定される機能／動作を実施する手段を形成するようにしてもよい。
【００３５】
さらに、このようなコンピュータ・プログラム命令は、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスに特定の方法で機能するように指示することができるコンピュータ可読媒体に格納されて、コンピュータ可読媒体に格納された命令は、フローチャートまたはブロック図あるいはその両方のブロック（単数または複数）に規定される機能／動作を実施する命令を含む製品を形成するようにしてもよい。さらに、コンピュータ・プログラム命令は、コンピュータ、他のプログラム可能データ処理装置または他のデバイスにロードされて、一連の動作ステップをコンピュータ、他のプログラム可能データ処理装置または他のデバイスで実施させてコンピュータ実施プロセスを形成し、コンピュータまたは他のプログラム可能データ処理装置で実行する命令が、フローチャートまたはブロック図あるいはその両方のブロック（単数または複数）に規定される機能／動作を実施するプロセスを提供するようにしてもよい。
【００３６】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実施についてのアーキテクチャ、機能および動作を示す。この点に関して、フローチャートおよびブロック図の各ブロックは、特定の論理機能（単数または複数）を実施する１つ以上の実行可能命令を含むモジュール、セグメントまたはコードの一部を表してもよい。さらに、幾つかの代替の実施では、ブロックに記述される機能は、図面に示される順序以外で生じてもよいことにも留意すべきである。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行されてもよく、あるいは、ブロックは、含まれる機能に応じて逆の順序で実行されることがあってもよい。さらに、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方のブロックの組み合わせは、特定の機能または動作を実施する専用ハードウェアに基づくシステム、または専用ハードウェアとコンピュータ命令との組み合わせによって実施することができることにも留意すべきである。
【００３７】
本明細書で説明される回路は、集積回路チップのための設計の一部であってもよい。チップ設計は、グラフィック・コンピュータ・プログラミング言語で製作され、（ディスク、テープ、物理ハード・ドライブまたはストレージ・アクセス・ネットワークなどにおける仮想ハード・ドライブなどの）コンピュータ記憶媒体に格納される。設計者が、チップまたはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合には、設計者は、得られた設計を、物理的手段によって（例えば、設計を格納する記憶媒体のコピーを提供することによって）あるいは電気的に（例えば、インターネットを介して）これらの実体に直接または間接的に送信する。その後、格納された設計は、ウェハに形成されることになる当該チップ設計の複数のコピーを一般に含むフォトリソグラフィ・マスクを製造するために、適切なフォーマット（例えば、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ：Ｇｒａｐｈｉｃ Ｄａｔａ Ｓｙｓｔｅｍ ＩＩ）に変換される。フォトリソグラフィ・マスクを使用して、エッチングあるいはその他の方法で処理されるウェハ（またはウェハの層あるいはその両方）の領域を画定する。
【００３８】
その結果得られる集積回路チップは、生ウェハの形態（すなわち、複数のパッケージされないチップを有する単一のウェハ）で、ベア・ダイとして、またはパッケージされた形態で製造者が配給することができる。後者の場合、チップは、（マザーボードまたは他のより高いレベルのキャリアに取り付けられるリードを有するプラスチック製キャリアなどの）単一のチップ・パッケージに、または（表面相互接続または埋め込み相互接続あるいはその両方を有するセラミック製キャリアなどの）マルチチップ・パッケージに取り付けられる。いずれの場合も、次に、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品の一部として、他のチップ、個別回路素子、または他の信号処理デバイスあるいはその全部と統合される。最終製品は、玩具および低価格アプリケーションからディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する最新コンピュータ製品に至るまでの、集積回路チップを含む任意の製品であってもよい。
【００３９】
ここで、類似の番号が同一または類似の要素を示す図面を参照して、最初に図５を参照すると、閉ループ・ダイナミック・クロック訂正システム１００が、上位ブロック図に示される。ダイナミック・クロック訂正システム１００は、ＩクロックおよびＱクロックのデューティ・サイクル／位相関係をデジタルで測定し、連続適応制御ループを使用してクロックの直交位相精度とデューティ・サイクルとの両方を訂正する。さらに、システム１００は、ＩクロックとＱクロックの振幅のバランスを取る能力があり、両者の振幅がアンバランスになると、位相回転器で達成される位相直線性に悪影響を与える可能性がある。その際、システム１００は、クロック分配回路の不整合効果を補償して、位相回転器を駆動するＩＱクロックの直交位相誤差、デューティ・サイクル誤差または振幅不整合あるいはその全部から生じる可能性があるデータ・サンプル・クロック・ジッタを低減することができる。
【００４０】
例示的なシステム１００は、直交位相クロックのＩクロック１３とＱクロック１４とを受け入れ、クロック訂正バッファ１５０を使用してこれらのクロックの直交位相関係、デューティ・サイクル、および任意で振幅を調整して、訂正出力クロックＩｃおよびＱｃ１５５を生成する。クロック訂正バッファ１５０からの訂正クロックは、位相回転器デバイス１６０、および訂正されたＩクロック、Ｑクロック、「０」（クロック・ベースライン基準）、または任意で他の信号を信号測定ブロックまたはデバイス１５７の入力に渡す信号マルチプレクサ・デバイス１５６にルートされる。
【００４１】
一実施形態では、信号測定ブロック１５７は、入力信号のオフセット１５８および任意で利得１５９を調整し、入力信号のデジタル出力測定（Ｓｉｇｎａｌ）を生成する。信号測定（１５７）は、位相回転器デバイス１６０によって生成されてから遅延素子１６１によって遅延されるクロックを使用してサンプリングされる。一実施形態では、遅延素子１６１は、様々な遅延の範囲にわたってプログラムされてもよい。
【００４２】
制御モジュール１６３は、測定トリガ１６２を発生させて信号測定ブロック１５７で信号測定を生成する。信号測定結果は、制御モジュール１６３によって処理されて、更新されたクロック訂正入力が生成され、クロック直交位相誤差を訂正するＰＨＡＳＥ＿ＩＱ制御１５３、Ｉクロックのデューティ・サイクル誤差を訂正するＤＵＴＹ＿Ｉ制御１５４、Ｑクロックのデューティ・サイクル誤差を訂正するＤＵＴＹ＿Ｑ制御１６４、およびＩクロックおよびＱクロックの利得誤差を訂正するＧＡＩＮ＿Ｉ制御１５２またはＧＡＩＮ＿Ｑ制御１５１あるいはその両方をそれぞれ含むクロック訂正バッファ１５０に送られる。
【００４３】
制御モジュール１６３は、入力直交位相クロックのデューティ・サイクル誤差、直交位相誤差および任意で利得誤差を検出して訂正することができる制御方法を利用して、回転器１６０の位相、遅延素子１６１の遅延および測定サンプル・トリガ制御１６２を順次処理していく。任意で、制御モジュール１６３を使用して、他の信号１６５を信号マルチプレクサ１５６を介してルートし、適切な制御１６６を使用してこのような他の信号の関連するデューティ・サイクル、利得または直交位相関係を制御することによって、システム実施形態の他のクロックの誤差を検出して訂正することもできる。
【００４４】
簡単な実施形態では、他の信号は測定または制御されず、訂正されたＩクロックおよびＱクロック１５５は、データおよびエッジ位相回転器入力１７および１８（図１）に送られて、データ受信機システムで改善された位相直線性を有する補間クロック位相を生成してもよい。
【００４５】
制御モジュール１６３によって実施されるクロック訂正方法は、２＊Ｔの時間分または３６０°の位相に対応する全期間にわたってＩｃクロックおよびＱｃクロックの符号（ｓｉｇｎ）を測定してもよい。直交位相誤差を決定するために、この制御方法は、２＊Ｔの時間期間にわたって回転器１６０の位相を離散ステップで段階的に変えながら、Ｉｃ波形およびＱｃ波形の符号の乗積分を累算していく。デューティ・サイクル誤差を決定するために、この方法は、同じ２＊Ｔ期間にわたってＩｃ波形およびＱｃ波形の符号の積分を累算していく。これらの誤差積分を決定するために一実施形態で使用される手順は、以下の誤差測定制御方法で説明される。
【００４６】
図５を引き続き参照しながら図６を参照すると、誤差積分を決定する方法が例示的に示される。ブロック１７０では、クロック遅延バッファ１６１が１遅延単位だけ周期的に進められる。ブロック１７１では、回転器１６０の位相が０に初期化される。ブロック１７２では、「０」または信号マルチプレクサ１５６のクロック・ベースライン入力が選択される。ブロック１７３では、信号が＞０かどうか判断されて波形符号＋１または−１が生成される。ブロック１７４では、ブロック１７３からの決定に基づいて信号オフセット制御１５８が更新される。ブロック１７５では、信号マルチプレクサ１５６のＩｃ波形入力が選択される。ブロック１７６では、信号が＞０かどうか判断されてＩｃ波形符号＋１または−１が生成される。ブロック１７７では、モジュール１６３のＩ＿Ｄｕｔｙ＿Ｅｒｒｏｒ累算器にＩ符号値の合計が累算されＩ符号が保存される。ブロック１７８では、信号マルチプレクサ１５６のＱｃ波形入力が選択される。ブロック１７９では、信号が０＞０かどうか判断されてＱｃ波形符号＋１または−１が生成される。ブロック１８０では、モジュール１６３のＱ＿Ｄｕｔｙ＿Ｅｒｒｏｒ累算器にＱｃ符号値の合計が累算される。
【００４７】
ブロック１８１では、ブロック１７７からの保存されたＩ符号とＱｃ波形極性値とが乗算され、モジュール１６３のＩＱ＿Ｅｒｒｏｒ累算器に合計が累算される。ブロック１８２では、位相回転器１６０が１離散位相ステップで増加される。ブロック１８３では、位相回転器がＩｃおよびＱｃ入力クロックの全３６０°スイープまたは全２＊Ｔ期間の範囲を完了するまでブロック１７５からブロック１８２までが繰り返される。これによって、所定の動作期間の誤差積分が提供される。
【００４８】
誤差測定制御方法のブロック１７０は、各誤差決定シーケンスについて符号サンプル・ラッチで可変時間遅延を実施する。適切に機能するクロック訂正方法の場合、位相回転器１６０によって提供されるクロックは、位相回転器１６０に入力されるＩｃクロックおよびＱｃクロックから遅延または無相関化される。この遅延によって、Ｉｃ情報とＱｃ情報とを混合または補間してＩｃクロックおよびＱｃクロックのエッジ交差点を決定する回転器の位相のＩｃクロックとＱｃクロックの交差時間（またはエッジ）の測定が可能になる。補間された回転器の位相位置においてＩｃおよびＱｃ波形のエッジを測定する能力を提供することによって、測定システムがエッジ交差時間の誤差を検出することが可能になる。
【００４９】
一実施形態では、回転器１６０の位相調整は、約５°デジタル・ステップに量子化される（例えば、全３６０°位相調整範囲について６４の離散位相ステップは、５．６２５°の位相量子化となる）。この量子化によってＩ波形およびＱ波形のエッジ交差を測定することができる精度が制限される可能性がある。プログラム可能な細密遅延を有する遅延バッファ１６１を導入することによって、測定システムは、エッジ交差を位相回転器自体のステップ分解能より高い精度にまで分解することが可能になる。
【００５０】
一実施形態では、可変時間遅延は、１位相回転器ステップに対応する時間遅延の１／２未満の時間ステップで遅延を進め、最小遅延と全２＊Ｔクロック期間の少なくとも１／１６の遅延範囲との両方を提供する。ブロック１７０では、周期的に遅延バッファを進めることは、遅延がバッファによって提供される最大値になるまでバッファ遅延が増加し、その後プログラムされた遅延が最小遅延まで戻されることを意味する。
【００５１】
誤差測定制御手順のブロック１７２からブロック１７４までは、信号測定ブロック１５７ですべてのオフセットを取り除くＤＣオフセット訂正プロセスを定義する。信号測定ブロック１５７の非補償オフセットは、デューティ・サイクル誤差および位相誤差の決定に誤差を加えることになる。ＤＣオフセット訂正プロセスは、クロックまたは信号マルチプレクサ１５６が「０」（クロック・ベースライン）入力を選択するように構成される場合に、信号測定ブロック１５７によって０の平均信号測定が得られるように、Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ制御１５８を効果的に調整する。この状態は、測定信号の符号の反対方向にＳｉｇｎａｌ＿Ｏｆｆｓｅｔ制御（１５８）を積分することによって達成され、これによって適応ＤＣオフセット補償制御ループが実施される。
【００５２】
一実施形態では、誤差測定制御手順のブロック１７３、１７６および１７９で実施される波形符号の決定は、少なくとも１６の別々の測定からの結果を平均して単一の符号測定結果のノイズの影響を低減させることによって実現される。１６測定の大部分が＋１の場合、正の波形値が決定され、そうでない場合は負の波形値が決定される。
【００５３】
６４の離散位相位置を有する位相回転器１６０を使用する実施形態では、ブロック１７５からブロック１８２が６４回繰り返されて、以下の計算を実現する。
【００５４】
【数１】
【００５５】
数式（１０）から数式（１２）におけるＳＧＮ（）関数は、測定されるクロック波形がベースライン（０）値より大きい場合に１を出力し、その波形がベースライン値以下の場合は−１を出力する。図５では、ＳＧＮ（）関数は、測定される波形が１のＳＧＮ関数値に対応して０以上か、−１のＳＧＮ関数値に対応して＜０かを判断する信号測定ブロック１５７によって判断される。Ｉ波形およびＱ波形が５０％のデューティ・サイクルを有し、完全な直交位相の場合、数式（１０）から数式（１２）はすべて０の値となる。
【００５６】
図６の誤差測定制御方法によって、数式（１０）から数式（１２）によって決定される誤差信号が計算された後、以下のクロック訂正制御手順を使用して、制御変数ＰＨＡＳＥ＿ＩＱ１５３、ＤＵＴＹ＿Ｉ１５４およびＤＵＴＹ＿Ｑ１６４が更新される。その場合、制御信号が制御モジュール１６３から供給され、クロック訂正回路１６０によってクロック訂正制御手順が実行される。制御モジュール１６３およびクロック訂正制御１６０は、クロック訂正制御手順の以下の機能を実施するために、論理回路およびデバイス（またはソフトウェアあるいはその両方）を含むのが好ましい。
【００５７】
以下がクロック訂正制御手順である。
１）高速収束モードの場合、ＡＤＪを＞１の値に設定し、そうでない場合は、ＡＤＪを１に設定する。
２）ＤＵＴＹ＿Ｉ＿ＳＵＭ＞０の場合、ＤＵＴＹ＿Ｉ＝ＤＵＴＹ＿Ｉ−ＡＤＪ
３）ＤＵＴＹ＿Ｉ＿ＳＵＭ＜０の場合、ＤＵＴＹ＿Ｉ＝ＤＵＴＹ＿Ｉ＋ＡＤＪ
４）ＤＵＴＹ＿Ｑ＿ＳＵＭ＞０の場合、ＤＵＴＹ＿Ｑ＝ＤＵＴＹ＿Ｑ−ＡＤＪ
５）ＤＵＴＹ＿Ｑ＿ＳＵＭ＜０の場合、ＤＵＴＹ＿Ｑ＝ＤＵＴＹ＿Ｑ＋ＡＤＪ
６）ＰＨＡＳＥ＿ＩＱ＿ＳＵＭ＞０の場合、ＰＨＡＳＥ＿ＩＱ＝ＰＨＡＳＥ＿ＩＱ＋ＡＤＪ
７）ＰＨＡＳＥ＿ＩＱ＿ＳＵＭ＜０の場合、ＰＨＡＳＥ＿ＩＱ＝ＰＨＡＳＥ＿ＩＱ−ＡＤＪ
【００５８】
クロック訂正制御手順のステップ１）によって、この方法の収束速度が設定される。高速収束取得の場合、訂正項のＰＨＡＳＥ＿ＩＱ、ＤＵＴＹ＿ＩおよびＤＵＴＹ＿Ｑは、決定された誤差の結果として高速に（ＡＤＪ値＞１）更新される一方、非取得（またはトラッキング）モードでは、これらの項は遅い速度（ＡＤＪ＝１）で更新されて、測定される信号値のノイズのフィルタリングが可能になる。
【００５９】
クロック訂正制御手順のステップ２）からステップ５）によって、ＤＵＴＹ＿Ｉ＿ＳＵＭおよびＤＵＴＹ＿Ｑ＿ＳＵＭ誤差項の関数として、ＤＵＴＹ＿Ｉ制御およびＤＵＴＹ＿Ｑ制御が変更される。デューティ・サイクル調整が適用される場合、決定されたデューティ・サイクル誤差に基づくデューティ・サイクル調整のための符合変換が選択されて、デューティ・サイクル誤差を低減させるとともに、位相調整方法の実施に応じて極性が変更されてもよい。
【００６０】
クロック訂正制御手順のステップ６）およびステップ７）によって、ＰＨＡＳＥ＿ＩＱ＿ＳＵＭ誤差項の関数としてＰＨＡＳＥ＿ＩＱ制御が更新される。訂正が適用される場合、決定された直交位相誤差に基づくＩＱ直交位相調整のための符号変換が選択されて、直交位相誤差を低減する（すなわち、ＱをＩから９０°遅延まで近づける）とともに、直交位相調整方法の実施に応じて極性が変更されてもよい。
【００６１】
一実施形態の制御項ＰＨＡＳＥ＿ＩＱ、ＤＵＴＹ＿ＩおよびＤＵＴＹ＿Ｑは、ハードウェア直交位相調整およびデューティ・サイクル調整デジタル対アナログ変換器（ＤＡＣｓ：ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒｓ）に上位有効ビットで直接対応する整数レジスタ値によって表される。ロジック・ステート・マシン内のレジスタのサイズは、ハードウェア・デューティ・サイクルまたは直交位相の更新が必要になる前に、レジスタが自動的に多くの測定を平均化することができるように、ハードウェアＤＡＣよりも大きく製作される。
【００６２】
一実施形態では、レジスタは、ハードウェアＤＡＣ精度を下回る精度の少なくとも４ビットを有する。一例として、ハードウェアＤＡＣが５ビットの精度を有する場合、論理実施の制御値を表すために９ビットの累算器が使用されるであろうし、ハードウェア調整に影響するには、ＡＤＪ＝１で少なくとも１６連続測定が必要とされるであろう。
【００６３】
任意でクロック訂正制御手順を強化する場合、システム位相回転器に分配されるＩｃおよびＱｃ出力クロックの振幅をバランスさせる制御ループが実施される。これらのクロックの振幅のアンバランスは、幾つかの実施形態で説明されたクロック訂正装置の前に置いてもよい粗位相訂正段４０（図４）によって導入される可能性がある振幅不整合によって発生することもある。特に、バッファへの入力信号が直交位相でない場合に、粗位相訂正段４０は、異なる振幅を有する出力信号を生成する可能性がある。
【００６４】
振幅不整合の別の発生源は、クロック訂正バッファ１５０（図５）を実現するのに使用されるデバイスおよび回路を含む別々のＩパスおよびＱパスの回路を実現する場合のデバイス整合の違いによって生じる。
【００６５】
Ｉｃ波形およびＱｃ波形の振幅不整合を信号測定ブロック１５７を使用して検出して、選択されたＩｃ波形またはＱｃ波形のピーク値か、それらの波形の平均振幅かを決定することができる。その単純さから、好適な実施形態では、以下の振幅訂正制御手順を使用して波形のピーク値を決定してもよい。
ａ）クロック／信号マルチプレクサ１５６のＩｃ波形入力を選択する。
ｂ）必要に応じて、信号測定ブロック１５７が入力クロックのピークを測定することができるように信号測定ブロック１５７を低信号利得状態に設定する。
ｃ）Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔオフセット制御値を初期化して誤差積分手順で決定された校正後のＤＣオフセットにする。
ｄ）回転器１６０の位相を０に初期化する。
ｅ）信号が＞０かどうかを判断して、測定結果１または−１を生成する。
ｆ）測定値が＜０の場合、Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ制御値を増加させてステップｅ）に行き、そうでない場合はステップｇ）に進み、Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ制御値がその最大値の場合もステップｇ）に進む。
ｇ）位相回転器を１ステップ位置だけ増加させる。
ｈ）位相回転器の全３６０°スイープ（２＊Ｔ期間）の間ステップｅ）からステップｇ）までを繰り返す。
ｉ）Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔオフセット値を一時的な値ＰＥＡＫ＿Ｉに保存する。
ｊ）クロック／信号マルチプレクサのＱｃ波形入力を選択する。
ｋ）ステップｃ）からステップｈ）を繰り返して、Ｑｃ波形ＰＥＡＫ＿Ｑのピーク値を決定する。
ｌ）ＰＥＡＫ＿Ｉ＞ＰＥＡＫ＿Ｑの場合、ＧＡＩＮ＿Ｑがその最大値でなければＧＡＩＮ＿Ｑ制御パラメータを増加させ、そうでない場合はＧＡＩＮ＿Ｉ制御パラメータを減少させる。
ｍ）ＰＥＡＫ＿Ｑ＞ＰＥＡＫ＿Ｉの場合、ＧＡＩＮ＿Ｉがその最大値でなければＧＡＩＮ＿Ｉ制御パラメータを増加させ、そうでない場合はＧＡＩＮ＿Ｑ制御パラメータを減少させる。
【００６６】
デューティ・サイクルおよび直交位相ハードウェア調整制御と同様に、ＩｃおよびＱｃ利得制御ＧＡＩＮ＿ＩおよびＧＡＩＮ＿Ｑは、測定平均化を実施するために余分なビットが増やされたハードウェアＤＡＣに対応するレジスタ値によって表わされてもよい。一例として、一実施形態で、４ビットＤＡＣを使用して、例えば、０．０２５ステップで０．８から１．２までの範囲にわたりＩ利得およびＱ利得を調整する場合、制御論理のレジスタ値のサイズは、ピーク値の個別測定からの結果を平均化することができるように８ビットになるであろう。測定におけるノイズを低減し、ノイズに基づいてＩｃおよびＱｃ波形の利得制御を調整しないようにするためにこのような平均化が望まれる。
【００６７】
１つの例示的な実施形態では、直交位相クロック訂正の制御方法は、高ループ帯域幅収束モード（ＡＤＪ＞１）で実行されるパワーアップ・リセット初期クロック・アライメントと、その後の、低ループ帯域幅トラッキング・モード（ＡＤＪ＝１）で次に実行される訂正の周期的リフレッシュとを含む。低帯域幅周期的リフレッシュは、システムの長い動作中に経験することもある温度および電圧の変動を越えて回路のＤＣオフセットのドリフトを補償またはトラッキングし、これによってプロセス、電圧および温度変動を越えて改善された直交位相クロック精度を達成する。直交位相クロック精度を改善すると、例えば、データ受信機のデータ・サンプリング・クロック・ジッタが直ちに低減されることになる。他のハードウェア・サブシステムについても使用してよい。
【００６８】
クロック訂正バッファ１５０（図５）は、ＩｃクロックおよびＱｃクロックのデューティ・サイクルの調整、ＩｃクロックおよびＱｃクロックの直交位相関係の調整、およびＩｃクロックまたはＱｃクロックあるいはその両方の振幅の調整のうちの１つ以上を提供してもよい。必要に応じて機能するクロック訂正システム１００（図１）の場合、クロック訂正バッファ１５０は、予測される製造変動に対応できるだけのクロック・パラメータの調整範囲に対して、所望の最大残余データ・クロック・サンプル・ジッタを達成するのに充分な分解能を提供する必要がある。例示的な実施形態では、少なくとも＋／−１５°のＩＱ位相調整範囲、少なくとも４５：５５デューティ・サイクルのデューティ・サイクル誤差（または１０％のピーク間デューティ・サイクル誤差）に対応するデューティ・サイクル調整範囲、および少なくとも１．２／０．８の振幅バランス範囲（＋／−２０％の振幅不整合）が望ましい。他の範囲についても考えられる。一実施形態では、例えば、１°の位相誤差の対応する調整分解能、０．５％のデューティ・サイクル誤差、および２％の振幅整合分解能が使用されてもよい。
【００６９】
図７を参照すると、例示的な電流モード・ロジック（ＣＭＬ）・クロック訂正バッファ２００の回路図が例示的に示される。バッファ２００は、（例えば、Ｉ＋Ｑ／Ｑ−Ｉ訂正回路に）４５°の公称固定Ｉ遅延およびＱ遅延を提供する２つのＣＭＬ混合器２０２および２０４のカスケードを使用して、直交位相の「開ループ」調整を提供する。単一段回路（Ｉｃ＝Ｉ＋Ｑ、Ｑｃ＝Ｑ−Ｉ）の場合、（ジッタおよび回転器非直線性の増大を引き起こすゼロ交差に近い平坦部を有する）一般に不適切な信号形状が形成されるため、２段の４５°位相遅延を実現することは、単一段の開ループ直交位相訂正バッファより優れた改善となる。したがって、１段の代わりに２段による所望の４５°遅延を拡大するだけで、出力クロック波形の形状およびスルー・レート（ｓｌｅｗ ｒａｔｅ）制御が大幅に改善される。
【００７０】
バイアス電流比率ＩＢ４／ＩＢ３は、第１段クロック・バッファ２８８の混合比率を制御し、バイアス電流比率ＩＢ２／ＩＢ１は、第２段クロック・バッファ２８０および２８２の混合比率を制御する。クロック訂正段２００の出力クロックＩｃ（Ｉｃ＋、Ｉｃ−）とＱｃ（Ｑｃ＋、Ｑｃ−）との直交位相関係は、Ｉ２クロック出力へのＱ２信号の可変量とＱ２クロック出力へのＩ２信号の可変量とを混合することによって調整される。差動電流ＤＡＣ２９０は、ＣＭＬバッファ２８０および直交位相混合バッファ２８２のテール電流にミラーされる。
【００７１】
訂正された出力クロックＩｃおよびＱｃのデューティ・サイクルは、出力信号にＤＣオフセットを適用することによって制御される。適切な設計またはバッファ段の負荷抵抗および電流の調整あるいはその両方を通じて、クロック・バッファ段（第１段および第２段）が非消滅立ち上がり時間を有するようにＣＭＬクロックが調整される限り、ＤＣオフセットを調整することでクロック・デューティ・サイクルを適切に調整できるようになる。差動電流ＤＡＣ２８６および２８７によって、出力クロックの共通モード・レベルを変更しないで、ＤＣオフセット／デューティ・サイクルの調整ができるようになる。同様に、差動電流ＤＡＣ２８４および２８５によって、出力クロックの利得が調整できるようになる。
【００７２】
出力クロックＩｃおよびＱｃの振幅は、バイアス電流をバッファ段２８０の入力信号差動対からゼロ差分入力信号段２８１にシフトさせることによって低減することができる。振幅制御ループを例示的に示す実施形態では、ＩｃクロックまたはＱｃクロックは、２つのうちの小さい方のレベルまで低減されてクロック振幅のバランスが取れるようになる。
【００７３】
一実施形態では、ＩＱ調整およびデューティ・サイクル調整は、ほぼ同じ時間分解能となる。これによりデューティ・サイクルと直交位相調整フィードバック制御ループとの両方に対して同様なループ利得が提供され、フィードバック・ループの最適な収束には望ましいためにこの方法が選ばれる。デューティ・サイクルおよび直交位相調整ＤＡＣは、ＤＡＣコードが変化してもクロックにノイズ・グリッチがのることなく更新することができるように設計されてもよい。トラック・アンド・ホールド回路または温度計符号化ＤＡＣの使用などの低グリッチＤＡＣ実施技術は、対応する調整値を更新する場合に出力クロックＩｃおよびＱｃに過渡ノイズ・グリッチを生成しないで更新することが可能なＤＡＣを実現するために適用可能な当技術分野の幾つかの技術である。
【００７４】
図８を参照すると、本原理によって実施されてもよい時間遅延バッファ３００が例示的に示される。例えば、約３Ｇｂ／ｓから約１２Ｇｂ／ｓのデータ・レートの範囲にわたって動作するデータ受信機システムのためのアプリケーションでは、時間遅延バッファ３００は、様々な遅延点で粗タップされてから補間されて必要な時間分解能を提供する、例えば、１００ｐｓＣＭＯＳ遅延ライン３０１を使用して実施される。一般にＣＭＬ信号を生成する位相回転器１６０は、ＣＭＬ対ＣＭＯＳ変換バッファ３０７を使用してＣＭＯＳレベルに変換される。変換バッファの出力は、粗遅延ブロック３０１内のＣＭＯＳインバータのチェーンに電力を供給する。１つの実施は、約１００ｐｓの遅延対象範囲が提供されるように、それぞれ例えば約１２ｐｓの遅延の平均ステップ・サイズを有する８つの粗遅延ステップを提供する。マルチプレクサ３０２は、粗遅延ライン３０１から（例えば、互いに約１２ｐｓ離れたクロック信号に対応する）初期遅延と後期遅延とを選択する。ＣＭＯＳ遅延補間器３０３を使用して、これらの初期遅延および後期遅延を補間して８つのより小さいステップにすることで、例えば、約１．５ｐｓの調整可能遅延分解能を提供する。遅延ライン３０１の遅延範囲および分解能を最適化して、所望のＴ／１６の最小遅延、Ｔ／１６の最小期間、および＜１の位相回転器ステップに対応する１／２時間遅延の最小分解能に対応できるようにする。所望の最小遅延、範囲および分解能が達成されるのであれば、代替の技術を使用して可変遅延機能を作り出してもよい。
【００７５】
図９を参照すると、信号マルチプレクサ１５６および信号測定ブロック１５７が詳細に示される。信号マルチプレクサ１５６は、ＩｃクロックおよびＱｃクロックを信号測定ブロック１５７にルートする。同じ信号測定ブロック１５７を使用してＩｃ波形とＱｃ波形との両方を測定するため、信号マルチプレクサ１５６がＩｃクロックおよびＱｃクロックから信号測定ブロック１５７に一定遅延を提供する限り、信号マルチプレクサ１５６が測定／訂正システム１００（図１）に直交位相誤差を導入することはない。
【００７６】
信号マルチプレクサ１５６は、ＣＭＬＩｃクロックおよびＣＭＬＱｃクロックを使用する実施形態で０の差動ＣＭＬ電圧に対応するクロック・ベースライン・レベルも入力する。このブロック・ベースライン・レベルを使用して、後でクロック信号のエッジ交差測定に誤差を導入することもある信号測定ブロック１５７のあらゆるＤＣオフセットを取り除く。さらに、信号マルチプレクサ１５６は、図５に示されるように、ＩｃおよびＱｃ入力クロック以外に任意の数の他の測定信号についても選択してよい。
【００７７】
図９は、ＣＭＯＳ回路を使用する信号マルチプレクサ１５６および信号測定ブロック１５７を示す。パスゲート・アナログ・マルチプレクサ・ストラクチャ４２０は、Ｉ信号およびＱ信号の（ＣＭＬＩクロックおよびＣＭＬＱクロックの）差動Ｉ（Ｉｐ）、差動−Ｉ（Ｉｎ）、差動Ｑ（Ｑｐ）、差動−Ｑ（Ｑｎ）、または公称ＤＣ共通モード・レベルＶｃｍを信号測定オフセット・ヌル（ｎｕｌｌ）・バッファの入力に接続する。相補的入力クロック（ＩおよびＱ）は、マルチプレクスされて入力Ｉクロックへリークする選択されたＱクロックの差動絶縁を改善し、さらにその逆も同様である。一例として、Ｉクロックを停止してＱクロックを作動させる場合、Ｑ＋およびＱ−からのリークは、Ｉ＋およびＩ−へのオフ状態パスゲートを介して対称的にバランスされ、寄生通過リークによる差動ノイズを低減することが可能になる。
【００７８】
クロック・マルチプレクサ１２０の性能要件としては、Ｉクロック・パスとＱクロック・パスの間の差動遅延を最小化することと、Ｉ、Ｑとクロック・ベースライン基準入力との間の差動ＤＣオフセットを追加しないことと、出力から非選択パス入力へ確実に絶縁することと、入力ＩおよびＱクロックに対してできるだけ一定の負荷を与えることとが挙げられる。特に、Ｉｃ測定、Ｑｃ測定およびクロック・ベースライン測定の構成では、パスゲート・マルチプレクサによって同様な負荷がＩｃおよびＱｃラインに与えられるべきである。この事は、ＩｃまたはＱｃが本当のオフセット・ヌル・バッファ４２２に接続されていない場合に、ダミーの「オフセット・ヌル」・バッファ４２１にＩｃまたはＱｃを接続するパスゲート（トランジスタ４０２）を追加して、クロック・マルチプレクサ４２０の構成とは関係なくクロック・ラインに同じ容量性負荷を提供することによって達成することができる。
【００７９】
マルチプレクサ設計は、マルチプレクサ４２０を再構成したり選択された信号をサンプリングしたりする場合に、ＩｃクロックおよびＱｃクロックのグリッチを最小にすることができる。相補的制御ラインが、パスゲート・デバイス４０４を介してクロック信号に結合する反対極性ノイズを生成してスイッチング・ノイズを差動校正できるようにするため、クロック・マルチプレクサ４２０は、マルチプレクサ制御ライン（例えば、ＱＭＵＸ、ＺＭＵＸおよびＩＭＵＸ）からのクロック・ラインのグリッチを最小限に抑える。他の実施形態では、マルチプレクサ再構成ラインは、どんなノイズ・グリッチもクロック・エッジから離れて発生するように、ＩｃクロックまたはＱｃクロックのエッジから同期位相オフセットの地点で更新されてもよい。
【００８０】
信号測定機能（１５７）は、オフセット・バッファ４２２、オフセットＤＡＣ４２３および決定ラッチ４２４を組み合わせることによって実施される。オフセット・バッファ４２２は、校正されたＤＣオフセットを信号波形に追加して、ラッチ４２４決定デバイスのオフセットをキャンセルすることができる機能を提供する。さらに、オフセット・バッファ４２２は、選択されるマルチプレクサ入力に対して、ラッチ４２４がクロックされる場合に発生する可能性があるラッチ「キックバック」またはノイズからの逆絶縁も提供する。オフセットＤＡＣ４２３は、アナログ回路の予測されるオフセットを補償するのに充分な範囲を提供する。任意の利得調整（Ｓｉｇｎａｌ＿ｇａｉｎ）をオフセット・バッファ４２２に加えて、オフセットＤＡＣ４２３の必要とされる範囲を最小限にしながらより大きい振幅の入力信号を測定する能力を向上させることもできる。図９の例示的な実施形態では、抵抗縮退をその段に導入する短絡スイッチ４０５を開放することによってオフセット・バッファ４２２を低利得状態に設定して利得を低下させる。一実施形態では、波形エッジを測定する場合には高利得に、任意で波形ピークまたは振幅を測定する場合には低利得にオフセット・バッファ４２２を設定する。
【００８１】
ラッチ４２４は、差動カスケード電圧スイッチ（ＤＣＶＳ：ｄｉｆｆｅｒｅｎｔｉａｌ ｃａｓｃａｄｅ ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）・ラッチ構造などの周知の技術を使用して構築されるバイナリ決定デバイスであるのが好ましい。制御方法は、Ｓｉｇｎａｌ＿ｏｆｆｓｅｔレベルを更新して、ラッチ４２４を同じ数の１出力および０出力を出力する「準安定」状態に駆動して測定される入力波形レベルを決定する。この測定技術は、当技術分野で知られており、効果的な１ビットＡ／Ｄ決定デバイスでアナログ制御電圧を決定することができる。測定信号の符号が必要な場合に限り、オフセットＤＡＣ４２３へのＳｉｇｎａｌ＿ｏｆｆｓｅｔ制御値は、適応オフセットに構成され、ラッチ４２４は１を出力して信号が＞０であることを示し、そうでない場合は０を出力する。
【００８２】
位相回転器システムのダイナミック直交位相クロック訂正システムおよび方法の好適な実施形態（これは例示的であって、制限的でないものとする）を説明したが、当業者であれば、上記教示に照らして修正及び変形を加えることができることに留意されたい。したがって、当然のことながら、添付の特許請求の範囲によって概説される本発明の範囲および趣旨内にある変更が、開示された特定の実施形態に加えられてもよい。したがって、特許法によって要求される詳細さおよび入念さで本発明の態様を説明したが、特許請求され、所望されかつ特許証によって保護されるものは、添付の特許請求の範囲において述べられている。
【符号の説明】
【００８３】
１３ Ｉ入力クロック
１４ Ｑ入力クロック
１５０ クロック訂正バッファ
１５１ ＧＡＩＮ＿Ｑ
１５２ ＧＡＩＮ＿Ｉ
１５３ ＰＨＡＳＥ＿ＩＱ
１５４ ＤＵＴＹ＿Ｉ
１５５ 訂正されたＩＱ出力クロック
１５６ 信号マルチプレクサ
１５７ 信号測定ブロック
１５８ Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ
１５９ Ｓｉｇｎａｌ＿Ｇａｉｎ
１６２ 測定トリガ
１６３ 制御モジュール
１６４ ＤＵＴＹ＿Ｑ
１６５ 他の信号
１６６ 他のデューティ・サイクル、ＩＱまたは振幅調整制御
【技術分野】
【０００１】
本発明は、集積回路に具体化されてもよい閉ループ位相回転器サブシステムの２つの基準クロック間のデューティ・サイクル、直交位相（quadrature）関係および振幅関係を自動的に訂正するシステムおよび方法に関する。
【背景技術】
【０００２】
高データ・レート・シリアライザ・デシリアライザ（ＳＥＲＤＥＳ：ｓｅｒｉａｌｉｚｅｒ−ｄｅｓｅｒｉａｌｉｚｅｒ）入出力（Ｉ／Ｏ）コアで使用される一般的なクロック生成アーキテクチャは、単一の低ノイズ位相ロック・ループ（ＰＬＬ：ｐｈａｓｅ ｌｏｋｅｄ ｌｏｏｐ）を利用している。ＰＬＬ信号は、ローカル受信機クロックを入力データ・ストリームに対して位相固定することができるように、固定周波数ＰＬＬクロックに周波数および位相オフセットを加える「位相回転器」を含む送信機（Ｔｘ）、受信機（Ｒｘ）または送受信機サブシステムのうちの１つ以上に分配される。
【０００３】
図１を参照すると、クロック生成サブシステムのブロック図が示される。この例では、ＰＬＬ１０出力クロックは、直交位相分周器１２を使用して２つに分周される。直交位相分周器１２は、出力として「同位相」（Ｉ）クロック１３および「直交位相」（Ｑ）クロック１４を生成し、それぞれはＰＬＬクロック周波数から２つに分周され、互いに９０°シフトされている。これらのクロック１３および１４は、１つ以上のデータＩ／Ｏコア１５に分配される。各Ｉ／Ｏは、通常、ローカル位相回転器１７および１８に印加される前に、Ｉクロック１３およびＱクロック１４の直交位相精度またはデューティ・サイクルあるいはその両方を改善するために使用されてもよいローカル・クロック・バッファ１６をそれぞれ含む。
【０００４】
このローカル・クロック・バッファは、開ループ法を用いて実施され、これは、フィードバック訂正を適用してクロックの出力デューティ・サイクルまたは直交位相関係あるいはその両方を改善することなく、クロック信号がバッファ１６を通過することを意味する。他のデバイスは、ラッチ２１を含んでもよい。
【０００５】
説明のため、クロック１３および１４は、多くのデータ受信機１５に分配されるように示される。各受信機１５は、ローカル・クロックおよびデータ回復（ＣＤＲ：ｃｌｏｃｋ−ａｎｄ−ｄａｔａ ｒｅｃｏｖｅｒｙ）ユニット２２によって周波数および位相が固定される必要がある独立した入力データ・ストリーム（例えば、データ入力１）を有することができる。一般的なアプリケーションでは、周波数および位相ロックを実現するために、ＣＤＲ２２は、ローカル・エッジ位相回転器１７の出力からのエッジ交差が入力データ・ストリーム（データ入力１）のエッジ交差と一致するように、エッジ回転器１７の位相を更新する。データ回転器１８は、通常１／２ビット間隔だけエッジ回転器１７からシフトされるデータ検査に適する位相オフセットにプログラムされる。ラッチ２１を使用して、ＣＤＲユニット２２によって処理されるデータおよびエッジ情報を取得する。当然のことながら、基本的なデータおよびエッジ検出受信機であれば、位相回転器に基づくクロック生成システムを説明するには充分である。
【０００６】
位相回転器１７、１８は、図２に示されるように重みが変化するＩ入力クロックとＱ入力クロックとを混合および結合することによって、位相が０°から３６０°まで変化する出力クロック１９および８を生成することが可能である。
【０００７】
図２によれば、位相回転器１７、１８は、入力直交位相クロック２３および２４の重み付け組み合わせを加算してプログラム可能な位相を有する出力クロック３０を生成することによって動作する。一例として、デジタル・アナログ変換器（ＤＡＣ：ｄｉｇｉｔａｌ ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）２６は、重み２７および２８を出力する。Ｉクロック・デジタル・アナログ変換器（ＩＤＡＣ）２７の重みがＩクロック混合器２５に入力されて１に設定され（つまり１００％選択）、ＱクロックＤＡＣ（ＱＤＡＣ）２８の重みが０に設定される（つまり０％選択）場合、位相回転器１７、１８は、当然０°の位相を有するＩクロックを出力する。同様に、ＱクロックＤＡＣ２８の重みが１に設定され、ＩクロックＤＡＣ２７の重みが０に設定される場合、入力Ｑクロック２４がＩクロックと完全に位相が直交する場合かつその場合に限って、位相回転器は９０°の位相を有するＱクロックを出力する。図２の表３３に示されるように、所望の出力位相が得られる対応する乗算器でＩクロックおよびＱクロックを重み付けすることによって、中間位相を得ることができる。
【０００８】
１／２レート・クロック（つまりＩおよびＱクロック周波数が受信データ・レートの１／２）を使用するシリアライザ／デシリアライザ・コアの位相回転器の一般的な実施は、０°から３６０°までの合計６４の位相ステップを使用しており、５．６２５°の位相分解能を達成している。このような設計は、１つの受信データ・ビット幅全体で３２ステップの時間分解能を提供する。位相回転器の部品（ＤＡＣ２７および２８、混合器２５および加算器２９）の詳細な回路実施は、多くの異なる技術を使用することができるが、あらゆる位相回転器の実施は、Ｉ入力クロック２３およびＱ入力クロック２４の基本的な精度によって位相精度が制約を受ける。
【０００９】
ＩクロックおよびＱクロックは、ＬＣＰＬＬから多くのＴｘ／Ｒｘコアに分配されるため、クロックの直交位相関係は、クロック分配における異なるＩ／Ｑパス遅延によって不整合になる可能性がある。さらに、クロックのデューティ・サイクルは、クロック・バッファ・デバイスの不整合および遅延差のために不正確になる可能性もある。
【００１０】
図３を参照すると、タイミング図が直交位相クロックを示す。クロック波形交差時間Ｔ１、Ｔ２、Ｔ３およびＴ４は、以下の定義および数式によって得られるデューティ・サイクルおよび直交位相関係誤差に関係付けることができる。
Ｔ＝平均クロック１／２周期＝Ｔ４／２ （１）
ＤＵＴＹＩ＝Ｔ２／（２＊Ｔ）＊１００％ （２）
ＤＵＴＹＱ＝（Ｔ３−Ｔ１）／（２＊Ｔ）＊１００％ （３）
ＩＱ＝ｉｎｔｅｇ（Ｉ＊Ｑ）＝（Ｔ３−Ｔ２＋Ｔ１）／Ｔ＊９０° （４）
【００１１】
完全なＩＱクロックは、ＤＵＴＹＩ＝５０％、ＤＵＴＹＱ＝５０％およびＩＱ＝９０°を有し、これはＩクロックとＱクロックの＋および−極性期間が等しく、ＱクロックはＩクロックから全クロック周期２＊Ｔの１／４に相当するちょうど９０°だけ遅れていることを意味する。５０％以外のデューティ・サイクルおよび９０°以外の直交位相は、クロック発生器の時間ジッタにどのように変換することができるかを知るために、値Ｔ１、Ｔ２、Ｔ３およびＴ４は、以下のようなデューティ・サイクルおよび直交位相関係の関数として表すことができる。
Ｔ１＝（ＩＱ／１８０°＋（ＤＵＴＹＩ−ＤＵＴＹＱ）／１００％）＊Ｔ （５）
Ｔ２＝ＤＵＴＹＩ／５０％＊Ｔ （６）
Ｔ３＝Ｔ１＋ＤＵＴＹＱ／５０％＊Ｔ （７）
Ｔ４＝２＊Ｔ （８）
【００１２】
ジッタ解析を簡単にするために、位相回転器は、図３のクロック交差間隔０、Ｔ１、Ｔ２、Ｔ３およびＴ４で、それぞれＩ信号またはＱ信号からエッジ・クロックを、Ｑ信号またはＩ信号からデータ・クロックを生成すると想定することができる。エッジ・クロックはサンプリング・システムの時間基準を設定するため、データ・クロック・ジッタは、理想的なサンプリング位置（この説明ではエッジ・クロックからＴ／２遅延）から実際のサンプリング位置（Ｔ／２遅延＋誤差）までの差として計算することができる。
【００１３】
非同期クロック回復システムでは、受信機システムが非コヒーレント（ローカルＰＬＬと異なる周波数の）クロックを有する入力データ信号をトラックするので、エッジ位相は、時間とともに０からＴ４にシフトする。したがって、波形交差間隔において、可能なエッジおよびデータのサンプリング位置は、以下の表１に示されるように与えられる。
【００１４】
【表１】
【００１５】
非理想直交位相クロックによって追加されるピーク間データ・サンプル・ジッタは、表１のサンプル・ジッタの最大値からサンプル・ジッタの最小値を引いた値として表現することができ、以下のように簡潔に計算することができる。
【００１６】
データ・サンプル・ジッタ＝ｍａｘ（Ｔ１，Ｔ２−Ｔ１，Ｔ３−Ｔ２，Ｔ４−Ｔ３）−ｍｉｎ（Ｔ１，Ｔ２−Ｔ１，Ｔ３−Ｔ２，Ｔ４−Ｔ３） （９）
【００１７】
Ｔ１、およびＴ２とＴ１、Ｔ３とＴ２、Ｔ４とＴ３間の間隔がすべてＴ／２に等しい場合のみ、ジッタはゼロである。ＩクロックおよびＱクロックが、完全な直交位相（ＱがＩからＴ／２遅延）にあり、５０％のデューティ・サイクルを有する場合に限り、この状態が起き得る。
【発明の概要】
【発明が解決しようとする課題】
【００１８】
従来技術では、信号が位相回転器に印加される前に、直交位相精度およびデューティ・サイクルを得るためにＩＱクロックを可能な限りクリーン・アップするために、各ローカル・クロック発生器のローカル開ループ「粗クリーン・アップ」バッファ１６（図１）が一般に使用される。
【００１９】
図４を参照すると、従来技術の「粗クリーン・アップ」バッファの一般的な実施が示され、このバッファは、加算器４０からのＩ＋ＱおよびＱ−Ｉを形成する２つの出力パスに、ＤＣブロック・クロック・バッファ４１で増大される２つの電流モード・ロジック（ＣＭＬ：ｃｕｒｒｅｎｔ−ｍｏｄｅ−ｌｏｇｉｃ）クロック入力ＩおよびＱを出力で提供してデューティ・サイクルを改善する。この動作によって、出力クロック信号の直交位相関係およびデューティ・サイクルが改善される。しかしながら、「粗クリーン・アップ」バッファの構築に使用されるデバイスの変動によるバッファ自体の整合精度の限界によって、達成可能な精度に根本的な限界が加えられる。特に、負荷抵抗４２、デバイス利得４３およびバッファ段バイアス電流４４は、すべてディープ・サブミクロンＣＭＯＳ技術で実現される場合に不整合効果の影響をかなり受けやすい。このような不整合効果は、出力で不要なＤＣオフセットを事実上生成し、ＩクロックおよびＱクロックのデューティ・サイクルおよび直交位相関係に誤差を加える。
【００２０】
実現集積回路についての研究論文では、「粗クリーン・アップ」バッファ、およびいかなる関連する開ループ・デューティ・サイクル・クリーン・アップ・クロック・バッファの後であっても、デバイス不整合から生じる基準クロック誤差は、数式（９）から予測されるように、（ハーフ・レート・クロック・アーキテクチャの時間間隔Ｔと等しい）受信ビット幅の約２０％またはそれ以上のデータ・サンプル時間ジッタを生じさせる可能性があることが示される。この劣化レベルは、一般に、高データ・レート（５〜１０Ｇｂ／ｓ以上）ＳＥＲＤＥＳのアプリケーションには許容できない。２０％の時間ジッタは、クロストーク、反射、符号間干渉（ＩＳＩ：ｉｎｔｅｒ−ｓｙｍｂｏｌ ｉｎｔｅｒｆｅｒｅｎｃｅ）、およびＰＬＬからのランダム・クロック・ジッタを含む他のコア劣化発生源からの大きいジッタによってジッタ・バジェットで使用することができないためである。多くの一般的なデータ送信アプリケーションでは、完全な直線位相生成サブシステムでも、チャネルおよびコア誘起ジッタは、ジッタ・マージンを１ビット間隔のサンプル間隔内に維持する１５％以下となる。不整合の問題に加えて、開ループ・システムは、基本的なＩ＋Ｑ／Ｑ−ＩアルゴリズムによるＩ／Ｑ分離誤差効果を正しく補償することができない。このアルゴリズムは、この誤差を時間領域から振幅領域に伝播するだけであり、回転器精度にやはり悪影響を及ぼす。
【課題を解決するための手段】
【００２１】
クロック訂正システムおよび方法は、少なくとも１つの同位相クロックと少なくとも１つの直交位相クロックとを含む２つ以上の入力信号を調整するステップと、調整された直交位相クロック信号を４象限補間出力クロック位相を生成可能なデバイスに印加するステップとを含む。補間出力クロック位相は、遅延されて測定デバイス用のクロックを形成する。２つ以上の調整入力信号は、測定デバイスで補間出力クロック位相の範囲にわたって測定される。測定デバイスからのサンプル情報を使用して同位相クロックおよび直交位相クロックの誤差が決定される。同位相クロックおよび直交位相クロックは、決定された誤差情報を使用して適応される。
【００２２】
閉ループ直交位相クロック位相発生システムでクロックをダイナミックに訂正する方法は、同位相および直交位相クロックを含む２つ以上の入力信号を受信するステップと、直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つについて同位相クロックおよび直交位相クロックを調整するステップと、調整された直交位相クロック信号を４象限補間出力クロック位相を生成可能な回転器に印加するステップと、測定デバイス用のクロックを形成するために補間出力クロック位相を遅延するステップと、測定デバイスにおいて補間出力クロック位相の範囲にわたり同位相および直交位相クロックを含む２つ以上の調整された入力信号を測定するステップと、測定デバイスからのサンプル情報を使用して同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を含む誤差情報を決定するステップと、閉ループ・フィードバック構成において誤差情報を使用して同位相および直交位相クロックの直交位相、デューティ・サイクルおよび振幅の調整を適応するステップとを含む。
【００２３】
直交位相クロック位相発生システムの閉ループ・クロック訂正制御システムを適応する装置は、同位相および直交位相クロックを含む２つ以上の入力信号を受信するように構成されるクロック訂正デバイスであって、直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つの訂正を提供する制御モジュールからの閉ループ・フィードバックに従って、同位相および直交位相クロックを調整するように構成されるクロック訂正デバイスを含む。回転器は、クロック訂正デバイスに接続されており、直交位相クロック信号を調整して４象限補間出力クロック位相を生成するように構成される。遅延部は、回転器に接続されて、補間出力クロック位相を受信して測定デバイス用のクロックを形成する。測定デバイスは、補間出力クロック位相の範囲にわたって調整後の同位相および直交位相クロックを受信して、サンプル情報を使用して同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を決定する。制御モジュールは、測定デバイスの出力を受信し、クロック訂正デバイスにおいて誤差情報を使用して直交位相誤差、デューティ・サイクル誤差、および振幅誤差を適応して同位相および直交位相クロックの調整を行うように構成される。
【００２４】
これらのおよび他の特徴および利点は、添付図面と合わせて読まれることになる本発明の例示的な実施形態についての以下の詳細な説明から明白になるであろう。
【００２５】
本開示は、以下の図面を参照しながら好適な実施形態についての以下の説明の詳細内容を提供するであろう。
【図面の簡単な説明】
【００２６】
【図１】従来技術による位相回転器に基づくクロック生成システムを示すブロック図である。
【図２】従来技術による位相回転器および位相回転表を示すブロック図である。
【図３】例証の目的でＩクロックおよびＱクロックの波形を示すタイミング図である。
【図４】従来技術による開ループＣＭＬ直交位相クロック訂正システムを示すブロック図／回路図である。
【図５】１つの例示的な実施形態による閉ループ・ダイナミック・クロック訂正システムを示すブロック図である。
【図６】１つの例示的な実施形態によるクロック訂正方法を示すブロック図／流れ図である。
【図７】本原理によるクロック訂正デバイス用回路を示す回路図である。
【図８】本原理に従って使用されてもよい例示的な可変時間遅延バッファを示す図である。
【図９】１つの例示的な実施形態によるクロック／信号マルチプレクサおよび信号測定システムを示すブロック図／回路図である。
【発明を実施するための形態】
【００２７】
本原理は、データ入力および出力システムおよび方法のクロック・パスで発生する可能性がある静的不整合と電圧／温度誘起ドリフト誤差との両方に対応している。本原理は、位相発生器サブシステムの直線性を従来技術の開ループ訂正器の達成可能な性能よりも高いレベルまで改善する。本実施形態は、プロセス、電圧および温度の変動によって生じるクロック誤差を、システムに対して低い電力およびチップ面積オーバヘッドでダイナミックに訂正する。本実施形態は、開ループ法がたとえデバイス整合（Ｐ）が完全であっても完全には達成できない完全な直交位相を、プロセス、電圧および温度（ＰＶＴ：ｐｒｏｃｅｓｓ，ｖｏｌｔａｇｅ ａｎｄ ｔｅｍｐｅｒａｔｕｒｅ）変動を越えて、特に動作データ・レートの範囲にわたって達成するという課題を解決する。基準クロック誤差が低減されると、クロック位相発生器サブシステムのクロック・ジッタは直ちに小さくなる。クロック・ジッタが小さくなると、今度は高速シリアルＩ／Ｏ相互接続などのアプリケーションの動作マージンが改善されることになる。
【００２８】
このような原理は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）の送受信機システム、Ｉ／Ｏコア、ラジオに一般的に使用される直交位相混合器サブシステム、ＳＥＲＤＥＳクロック位相発生器、ＩＱ混合器、閉ループ送信デューティ・サイクル訂正システム、閉ループ受信機ラッチ・デューティ・サイクル訂正システムなどを含む、正確な直交位相基準クロックまたは正確なデューティ・サイクル・クロックを必要とする任意のアプリケーションに適用されてもよい。
【００２９】
本原理は、開ループ直交位相およびデューティ・サイクル訂正方法からＩＱ補間に基づく位相発生器のための新しい閉ループ／適応方法へと移行させるものである。ＩＣ技術におけるデバイス不整合は、開ループ訂正方法を使用する場合に充分な性能を提供するには不充分である。
【００３０】
当業者であれば理解されるように、本発明の態様は、システム、方法またはコンピュータ・プログラム製品として具体化されてもよい。したがって、本発明の態様は、本明細書で「回路」、「モジュール」または「システム」と一般にすべて称される、完全にハードウェア実施形態、完全にソフトウェア実施形態（ファームウェア、常駐ソフトウェア、マイクロ・コードなどを含む）、またはソフトウェア態様とハードウェア態様とを組み合わせた実施形態の形態をとってもよい。さらに、本発明の態様は、その上に具体化されるコンピュータ可読プログラム・コードを有する１つ以上のコンピュータ可読媒体で具体化されるコンピュータ・プログラム製品の形態をとってもよい。
【００３１】
１つ以上のコンピュータ可読媒体の任意の組み合わせが使用されてもよい。コンピュータ可読媒体は、コンピュータ可読信号媒体またはコンピュータ可読記憶媒体であってもよい。コンピュータ可読記憶媒体は、例えば、電子、磁気、光学、電磁気、赤外線または半導体システム、装置またはデバイス、あるいは前述のものの適切な任意の組み合わせであってもよいが、これらに限定されない。コンピュータ可読記憶媒体のさらに具体的な例（限定的なリスト）は、１つ以上の配線を有する電気的接続、携帯用コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、読み出し専用メモリ（ＲＯＭ：ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、消去可能プログラム可能読み出し専用メモリ（ＥＰＲＯＭ：ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙまたはフラッシュメモリ）、光ファイバ、携帯用コンパクト・ディスク読み出し専用メモリ（ＣＤ−ＲＯＭ：ｃｏｍｐａｃｔ ｄｉｓｃ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、光学式記憶装置、磁気記憶装置、または前述のものの適切な任意の組み合わせを含んでもよい。この書類において、コンピュータ可読記憶媒体は、命令実行システム、装置またはデバイスが使用するためのまたはこれと関連するプログラムを含むまたは格納することができる任意の有形媒体であってもよい。
【００３２】
コンピュータ可読信号媒体は、例えば、ベースバンドにまたは搬送波の一部として、その中で具体化されるコンピュータ可読プログラム・コードを有する伝播データ信号を含んでもよい。この伝播信号は、これに限定されないが、電磁気、光、またはその適切な任意の組み合わせを含む様々な形態の何れかの形態をとってもよい。コンピュータ可読信号媒体は、コンピュータ可読記憶媒体でない、命令実行システム、装置またはデバイスが使用するためのまたはこれと関連するプログラムを通信、伝播または輸送することができる任意のコンピュータ可読媒体であってもよい。
【００３３】
コンピュータ可読媒体で具体化されるプログラム・コードは、これに限定されないが、無線、有線、光ファイバ・ケーブル、ＲＦなど、または前述のものの適切な任意の組み合わせを含む任意の適切な媒体を使用して送信されてもよい。本発明の態様のための動作を実行するコンピュータ・プログラム・コードは、Ｊａｖａ、Ｓｍａｌｌｔａｌｋ、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語または類似のプログラミング言語などの従来の手続きプログラミング言語を含む１つ以上のプログラミング言語の任意の組み合わせで記述されてもよい。プログラム・コードは、完全にユーザのコンピュータで、一部ユーザのコンピュータで、スタンド・アローン・ソフトウェア・パッケージとして一部ユーザのコンピュータおよび一部リモート・コンピュータで、または完全にリモート・コンピュータまたはサーバで実行してもよい。後のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ：ｌｏｃａｌ ａｒｅａ ｎｅｔｗｏｒｋ）または広域ネットワーク（ＷＡＮ：ｗｉｄｅ ａｒｅａ ｎｅｔｗｏｒｋ）を含む任意の種類のネットワークを介してユーザのコンピュータに接続されてもよく、あるいは、（例えば、インターネット・サービス・プロバイダを利用してインターネットを介して）外部コンピュータに接続されてもよい。
【００３４】
本発明の態様は、本発明の実施形態による方法、装置（システム）およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照しながら以下で説明される。当然のことながら、フローチャート図またはブロック図あるいはその両方の各ブロック、およびフローチャート図またはブロック図あるいはその両方のブロックの組み合わせは、コンピュータ・プログラム命令によって実施することができる。このようなコンピュータ・プログラム命令は、汎用コンピュータ、専用コンピュータまたは他のプログラム可能データ処理装置のプロセッサに提供されてマシンを形成し、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行する命令が、フローチャートまたはブロック図あるいはその両方のブロック（単数または複数）に規定される機能／動作を実施する手段を形成するようにしてもよい。
【００３５】
さらに、このようなコンピュータ・プログラム命令は、コンピュータ、他のプログラム可能データ処理装置、または他のデバイスに特定の方法で機能するように指示することができるコンピュータ可読媒体に格納されて、コンピュータ可読媒体に格納された命令は、フローチャートまたはブロック図あるいはその両方のブロック（単数または複数）に規定される機能／動作を実施する命令を含む製品を形成するようにしてもよい。さらに、コンピュータ・プログラム命令は、コンピュータ、他のプログラム可能データ処理装置または他のデバイスにロードされて、一連の動作ステップをコンピュータ、他のプログラム可能データ処理装置または他のデバイスで実施させてコンピュータ実施プロセスを形成し、コンピュータまたは他のプログラム可能データ処理装置で実行する命令が、フローチャートまたはブロック図あるいはその両方のブロック（単数または複数）に規定される機能／動作を実施するプロセスを提供するようにしてもよい。
【００３６】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実施についてのアーキテクチャ、機能および動作を示す。この点に関して、フローチャートおよびブロック図の各ブロックは、特定の論理機能（単数または複数）を実施する１つ以上の実行可能命令を含むモジュール、セグメントまたはコードの一部を表してもよい。さらに、幾つかの代替の実施では、ブロックに記述される機能は、図面に示される順序以外で生じてもよいことにも留意すべきである。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行されてもよく、あるいは、ブロックは、含まれる機能に応じて逆の順序で実行されることがあってもよい。さらに、ブロック図またはフローチャート図あるいはその両方の各ブロック、およびブロック図またはフローチャート図あるいはその両方のブロックの組み合わせは、特定の機能または動作を実施する専用ハードウェアに基づくシステム、または専用ハードウェアとコンピュータ命令との組み合わせによって実施することができることにも留意すべきである。
【００３７】
本明細書で説明される回路は、集積回路チップのための設計の一部であってもよい。チップ設計は、グラフィック・コンピュータ・プログラミング言語で製作され、（ディスク、テープ、物理ハード・ドライブまたはストレージ・アクセス・ネットワークなどにおける仮想ハード・ドライブなどの）コンピュータ記憶媒体に格納される。設計者が、チップまたはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合には、設計者は、得られた設計を、物理的手段によって（例えば、設計を格納する記憶媒体のコピーを提供することによって）あるいは電気的に（例えば、インターネットを介して）これらの実体に直接または間接的に送信する。その後、格納された設計は、ウェハに形成されることになる当該チップ設計の複数のコピーを一般に含むフォトリソグラフィ・マスクを製造するために、適切なフォーマット（例えば、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ：Ｇｒａｐｈｉｃ Ｄａｔａ Ｓｙｓｔｅｍ ＩＩ）に変換される。フォトリソグラフィ・マスクを使用して、エッチングあるいはその他の方法で処理されるウェハ（またはウェハの層あるいはその両方）の領域を画定する。
【００３８】
その結果得られる集積回路チップは、生ウェハの形態（すなわち、複数のパッケージされないチップを有する単一のウェハ）で、ベア・ダイとして、またはパッケージされた形態で製造者が配給することができる。後者の場合、チップは、（マザーボードまたは他のより高いレベルのキャリアに取り付けられるリードを有するプラスチック製キャリアなどの）単一のチップ・パッケージに、または（表面相互接続または埋め込み相互接続あるいはその両方を有するセラミック製キャリアなどの）マルチチップ・パッケージに取り付けられる。いずれの場合も、次に、チップは、（ａ）マザーボードなどの中間製品または（ｂ）最終製品の一部として、他のチップ、個別回路素子、または他の信号処理デバイスあるいはその全部と統合される。最終製品は、玩具および低価格アプリケーションからディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する最新コンピュータ製品に至るまでの、集積回路チップを含む任意の製品であってもよい。
【００３９】
ここで、類似の番号が同一または類似の要素を示す図面を参照して、最初に図５を参照すると、閉ループ・ダイナミック・クロック訂正システム１００が、上位ブロック図に示される。ダイナミック・クロック訂正システム１００は、ＩクロックおよびＱクロックのデューティ・サイクル／位相関係をデジタルで測定し、連続適応制御ループを使用してクロックの直交位相精度とデューティ・サイクルとの両方を訂正する。さらに、システム１００は、ＩクロックとＱクロックの振幅のバランスを取る能力があり、両者の振幅がアンバランスになると、位相回転器で達成される位相直線性に悪影響を与える可能性がある。その際、システム１００は、クロック分配回路の不整合効果を補償して、位相回転器を駆動するＩＱクロックの直交位相誤差、デューティ・サイクル誤差または振幅不整合あるいはその全部から生じる可能性があるデータ・サンプル・クロック・ジッタを低減することができる。
【００４０】
例示的なシステム１００は、直交位相クロックのＩクロック１３とＱクロック１４とを受け入れ、クロック訂正バッファ１５０を使用してこれらのクロックの直交位相関係、デューティ・サイクル、および任意で振幅を調整して、訂正出力クロックＩｃおよびＱｃ１５５を生成する。クロック訂正バッファ１５０からの訂正クロックは、位相回転器デバイス１６０、および訂正されたＩクロック、Ｑクロック、「０」（クロック・ベースライン基準）、または任意で他の信号を信号測定ブロックまたはデバイス１５７の入力に渡す信号マルチプレクサ・デバイス１５６にルートされる。
【００４１】
一実施形態では、信号測定ブロック１５７は、入力信号のオフセット１５８および任意で利得１５９を調整し、入力信号のデジタル出力測定（Ｓｉｇｎａｌ）を生成する。信号測定（１５７）は、位相回転器デバイス１６０によって生成されてから遅延素子１６１によって遅延されるクロックを使用してサンプリングされる。一実施形態では、遅延素子１６１は、様々な遅延の範囲にわたってプログラムされてもよい。
【００４２】
制御モジュール１６３は、測定トリガ１６２を発生させて信号測定ブロック１５７で信号測定を生成する。信号測定結果は、制御モジュール１６３によって処理されて、更新されたクロック訂正入力が生成され、クロック直交位相誤差を訂正するＰＨＡＳＥ＿ＩＱ制御１５３、Ｉクロックのデューティ・サイクル誤差を訂正するＤＵＴＹ＿Ｉ制御１５４、Ｑクロックのデューティ・サイクル誤差を訂正するＤＵＴＹ＿Ｑ制御１６４、およびＩクロックおよびＱクロックの利得誤差を訂正するＧＡＩＮ＿Ｉ制御１５２またはＧＡＩＮ＿Ｑ制御１５１あるいはその両方をそれぞれ含むクロック訂正バッファ１５０に送られる。
【００４３】
制御モジュール１６３は、入力直交位相クロックのデューティ・サイクル誤差、直交位相誤差および任意で利得誤差を検出して訂正することができる制御方法を利用して、回転器１６０の位相、遅延素子１６１の遅延および測定サンプル・トリガ制御１６２を順次処理していく。任意で、制御モジュール１６３を使用して、他の信号１６５を信号マルチプレクサ１５６を介してルートし、適切な制御１６６を使用してこのような他の信号の関連するデューティ・サイクル、利得または直交位相関係を制御することによって、システム実施形態の他のクロックの誤差を検出して訂正することもできる。
【００４４】
簡単な実施形態では、他の信号は測定または制御されず、訂正されたＩクロックおよびＱクロック１５５は、データおよびエッジ位相回転器入力１７および１８（図１）に送られて、データ受信機システムで改善された位相直線性を有する補間クロック位相を生成してもよい。
【００４５】
制御モジュール１６３によって実施されるクロック訂正方法は、２＊Ｔの時間分または３６０°の位相に対応する全期間にわたってＩｃクロックおよびＱｃクロックの符号（ｓｉｇｎ）を測定してもよい。直交位相誤差を決定するために、この制御方法は、２＊Ｔの時間期間にわたって回転器１６０の位相を離散ステップで段階的に変えながら、Ｉｃ波形およびＱｃ波形の符号の乗積分を累算していく。デューティ・サイクル誤差を決定するために、この方法は、同じ２＊Ｔ期間にわたってＩｃ波形およびＱｃ波形の符号の積分を累算していく。これらの誤差積分を決定するために一実施形態で使用される手順は、以下の誤差測定制御方法で説明される。
【００４６】
図５を引き続き参照しながら図６を参照すると、誤差積分を決定する方法が例示的に示される。ブロック１７０では、クロック遅延バッファ１６１が１遅延単位だけ周期的に進められる。ブロック１７１では、回転器１６０の位相が０に初期化される。ブロック１７２では、「０」または信号マルチプレクサ１５６のクロック・ベースライン入力が選択される。ブロック１７３では、信号が＞０かどうか判断されて波形符号＋１または−１が生成される。ブロック１７４では、ブロック１７３からの決定に基づいて信号オフセット制御１５８が更新される。ブロック１７５では、信号マルチプレクサ１５６のＩｃ波形入力が選択される。ブロック１７６では、信号が＞０かどうか判断されてＩｃ波形符号＋１または−１が生成される。ブロック１７７では、モジュール１６３のＩ＿Ｄｕｔｙ＿Ｅｒｒｏｒ累算器にＩ符号値の合計が累算されＩ符号が保存される。ブロック１７８では、信号マルチプレクサ１５６のＱｃ波形入力が選択される。ブロック１７９では、信号が０＞０かどうか判断されてＱｃ波形符号＋１または−１が生成される。ブロック１８０では、モジュール１６３のＱ＿Ｄｕｔｙ＿Ｅｒｒｏｒ累算器にＱｃ符号値の合計が累算される。
【００４７】
ブロック１８１では、ブロック１７７からの保存されたＩ符号とＱｃ波形極性値とが乗算され、モジュール１６３のＩＱ＿Ｅｒｒｏｒ累算器に合計が累算される。ブロック１８２では、位相回転器１６０が１離散位相ステップで増加される。ブロック１８３では、位相回転器がＩｃおよびＱｃ入力クロックの全３６０°スイープまたは全２＊Ｔ期間の範囲を完了するまでブロック１７５からブロック１８２までが繰り返される。これによって、所定の動作期間の誤差積分が提供される。
【００４８】
誤差測定制御方法のブロック１７０は、各誤差決定シーケンスについて符号サンプル・ラッチで可変時間遅延を実施する。適切に機能するクロック訂正方法の場合、位相回転器１６０によって提供されるクロックは、位相回転器１６０に入力されるＩｃクロックおよびＱｃクロックから遅延または無相関化される。この遅延によって、Ｉｃ情報とＱｃ情報とを混合または補間してＩｃクロックおよびＱｃクロックのエッジ交差点を決定する回転器の位相のＩｃクロックとＱｃクロックの交差時間（またはエッジ）の測定が可能になる。補間された回転器の位相位置においてＩｃおよびＱｃ波形のエッジを測定する能力を提供することによって、測定システムがエッジ交差時間の誤差を検出することが可能になる。
【００４９】
一実施形態では、回転器１６０の位相調整は、約５°デジタル・ステップに量子化される（例えば、全３６０°位相調整範囲について６４の離散位相ステップは、５．６２５°の位相量子化となる）。この量子化によってＩ波形およびＱ波形のエッジ交差を測定することができる精度が制限される可能性がある。プログラム可能な細密遅延を有する遅延バッファ１６１を導入することによって、測定システムは、エッジ交差を位相回転器自体のステップ分解能より高い精度にまで分解することが可能になる。
【００５０】
一実施形態では、可変時間遅延は、１位相回転器ステップに対応する時間遅延の１／２未満の時間ステップで遅延を進め、最小遅延と全２＊Ｔクロック期間の少なくとも１／１６の遅延範囲との両方を提供する。ブロック１７０では、周期的に遅延バッファを進めることは、遅延がバッファによって提供される最大値になるまでバッファ遅延が増加し、その後プログラムされた遅延が最小遅延まで戻されることを意味する。
【００５１】
誤差測定制御手順のブロック１７２からブロック１７４までは、信号測定ブロック１５７ですべてのオフセットを取り除くＤＣオフセット訂正プロセスを定義する。信号測定ブロック１５７の非補償オフセットは、デューティ・サイクル誤差および位相誤差の決定に誤差を加えることになる。ＤＣオフセット訂正プロセスは、クロックまたは信号マルチプレクサ１５６が「０」（クロック・ベースライン）入力を選択するように構成される場合に、信号測定ブロック１５７によって０の平均信号測定が得られるように、Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ制御１５８を効果的に調整する。この状態は、測定信号の符号の反対方向にＳｉｇｎａｌ＿Ｏｆｆｓｅｔ制御（１５８）を積分することによって達成され、これによって適応ＤＣオフセット補償制御ループが実施される。
【００５２】
一実施形態では、誤差測定制御手順のブロック１７３、１７６および１７９で実施される波形符号の決定は、少なくとも１６の別々の測定からの結果を平均して単一の符号測定結果のノイズの影響を低減させることによって実現される。１６測定の大部分が＋１の場合、正の波形値が決定され、そうでない場合は負の波形値が決定される。
【００５３】
６４の離散位相位置を有する位相回転器１６０を使用する実施形態では、ブロック１７５からブロック１８２が６４回繰り返されて、以下の計算を実現する。
【００５４】
【数１】
【００５５】
数式（１０）から数式（１２）におけるＳＧＮ（）関数は、測定されるクロック波形がベースライン（０）値より大きい場合に１を出力し、その波形がベースライン値以下の場合は−１を出力する。図５では、ＳＧＮ（）関数は、測定される波形が１のＳＧＮ関数値に対応して０以上か、−１のＳＧＮ関数値に対応して＜０かを判断する信号測定ブロック１５７によって判断される。Ｉ波形およびＱ波形が５０％のデューティ・サイクルを有し、完全な直交位相の場合、数式（１０）から数式（１２）はすべて０の値となる。
【００５６】
図６の誤差測定制御方法によって、数式（１０）から数式（１２）によって決定される誤差信号が計算された後、以下のクロック訂正制御手順を使用して、制御変数ＰＨＡＳＥ＿ＩＱ１５３、ＤＵＴＹ＿Ｉ１５４およびＤＵＴＹ＿Ｑ１６４が更新される。その場合、制御信号が制御モジュール１６３から供給され、クロック訂正回路１６０によってクロック訂正制御手順が実行される。制御モジュール１６３およびクロック訂正制御１６０は、クロック訂正制御手順の以下の機能を実施するために、論理回路およびデバイス（またはソフトウェアあるいはその両方）を含むのが好ましい。
【００５７】
以下がクロック訂正制御手順である。
１）高速収束モードの場合、ＡＤＪを＞１の値に設定し、そうでない場合は、ＡＤＪを１に設定する。
２）ＤＵＴＹ＿Ｉ＿ＳＵＭ＞０の場合、ＤＵＴＹ＿Ｉ＝ＤＵＴＹ＿Ｉ−ＡＤＪ
３）ＤＵＴＹ＿Ｉ＿ＳＵＭ＜０の場合、ＤＵＴＹ＿Ｉ＝ＤＵＴＹ＿Ｉ＋ＡＤＪ
４）ＤＵＴＹ＿Ｑ＿ＳＵＭ＞０の場合、ＤＵＴＹ＿Ｑ＝ＤＵＴＹ＿Ｑ−ＡＤＪ
５）ＤＵＴＹ＿Ｑ＿ＳＵＭ＜０の場合、ＤＵＴＹ＿Ｑ＝ＤＵＴＹ＿Ｑ＋ＡＤＪ
６）ＰＨＡＳＥ＿ＩＱ＿ＳＵＭ＞０の場合、ＰＨＡＳＥ＿ＩＱ＝ＰＨＡＳＥ＿ＩＱ＋ＡＤＪ
７）ＰＨＡＳＥ＿ＩＱ＿ＳＵＭ＜０の場合、ＰＨＡＳＥ＿ＩＱ＝ＰＨＡＳＥ＿ＩＱ−ＡＤＪ
【００５８】
クロック訂正制御手順のステップ１）によって、この方法の収束速度が設定される。高速収束取得の場合、訂正項のＰＨＡＳＥ＿ＩＱ、ＤＵＴＹ＿ＩおよびＤＵＴＹ＿Ｑは、決定された誤差の結果として高速に（ＡＤＪ値＞１）更新される一方、非取得（またはトラッキング）モードでは、これらの項は遅い速度（ＡＤＪ＝１）で更新されて、測定される信号値のノイズのフィルタリングが可能になる。
【００５９】
クロック訂正制御手順のステップ２）からステップ５）によって、ＤＵＴＹ＿Ｉ＿ＳＵＭおよびＤＵＴＹ＿Ｑ＿ＳＵＭ誤差項の関数として、ＤＵＴＹ＿Ｉ制御およびＤＵＴＹ＿Ｑ制御が変更される。デューティ・サイクル調整が適用される場合、決定されたデューティ・サイクル誤差に基づくデューティ・サイクル調整のための符合変換が選択されて、デューティ・サイクル誤差を低減させるとともに、位相調整方法の実施に応じて極性が変更されてもよい。
【００６０】
クロック訂正制御手順のステップ６）およびステップ７）によって、ＰＨＡＳＥ＿ＩＱ＿ＳＵＭ誤差項の関数としてＰＨＡＳＥ＿ＩＱ制御が更新される。訂正が適用される場合、決定された直交位相誤差に基づくＩＱ直交位相調整のための符号変換が選択されて、直交位相誤差を低減する（すなわち、ＱをＩから９０°遅延まで近づける）とともに、直交位相調整方法の実施に応じて極性が変更されてもよい。
【００６１】
一実施形態の制御項ＰＨＡＳＥ＿ＩＱ、ＤＵＴＹ＿ＩおよびＤＵＴＹ＿Ｑは、ハードウェア直交位相調整およびデューティ・サイクル調整デジタル対アナログ変換器（ＤＡＣｓ：ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒｓ）に上位有効ビットで直接対応する整数レジスタ値によって表される。ロジック・ステート・マシン内のレジスタのサイズは、ハードウェア・デューティ・サイクルまたは直交位相の更新が必要になる前に、レジスタが自動的に多くの測定を平均化することができるように、ハードウェアＤＡＣよりも大きく製作される。
【００６２】
一実施形態では、レジスタは、ハードウェアＤＡＣ精度を下回る精度の少なくとも４ビットを有する。一例として、ハードウェアＤＡＣが５ビットの精度を有する場合、論理実施の制御値を表すために９ビットの累算器が使用されるであろうし、ハードウェア調整に影響するには、ＡＤＪ＝１で少なくとも１６連続測定が必要とされるであろう。
【００６３】
任意でクロック訂正制御手順を強化する場合、システム位相回転器に分配されるＩｃおよびＱｃ出力クロックの振幅をバランスさせる制御ループが実施される。これらのクロックの振幅のアンバランスは、幾つかの実施形態で説明されたクロック訂正装置の前に置いてもよい粗位相訂正段４０（図４）によって導入される可能性がある振幅不整合によって発生することもある。特に、バッファへの入力信号が直交位相でない場合に、粗位相訂正段４０は、異なる振幅を有する出力信号を生成する可能性がある。
【００６４】
振幅不整合の別の発生源は、クロック訂正バッファ１５０（図５）を実現するのに使用されるデバイスおよび回路を含む別々のＩパスおよびＱパスの回路を実現する場合のデバイス整合の違いによって生じる。
【００６５】
Ｉｃ波形およびＱｃ波形の振幅不整合を信号測定ブロック１５７を使用して検出して、選択されたＩｃ波形またはＱｃ波形のピーク値か、それらの波形の平均振幅かを決定することができる。その単純さから、好適な実施形態では、以下の振幅訂正制御手順を使用して波形のピーク値を決定してもよい。
ａ）クロック／信号マルチプレクサ１５６のＩｃ波形入力を選択する。
ｂ）必要に応じて、信号測定ブロック１５７が入力クロックのピークを測定することができるように信号測定ブロック１５７を低信号利得状態に設定する。
ｃ）Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔオフセット制御値を初期化して誤差積分手順で決定された校正後のＤＣオフセットにする。
ｄ）回転器１６０の位相を０に初期化する。
ｅ）信号が＞０かどうかを判断して、測定結果１または−１を生成する。
ｆ）測定値が＜０の場合、Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ制御値を増加させてステップｅ）に行き、そうでない場合はステップｇ）に進み、Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ制御値がその最大値の場合もステップｇ）に進む。
ｇ）位相回転器を１ステップ位置だけ増加させる。
ｈ）位相回転器の全３６０°スイープ（２＊Ｔ期間）の間ステップｅ）からステップｇ）までを繰り返す。
ｉ）Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔオフセット値を一時的な値ＰＥＡＫ＿Ｉに保存する。
ｊ）クロック／信号マルチプレクサのＱｃ波形入力を選択する。
ｋ）ステップｃ）からステップｈ）を繰り返して、Ｑｃ波形ＰＥＡＫ＿Ｑのピーク値を決定する。
ｌ）ＰＥＡＫ＿Ｉ＞ＰＥＡＫ＿Ｑの場合、ＧＡＩＮ＿Ｑがその最大値でなければＧＡＩＮ＿Ｑ制御パラメータを増加させ、そうでない場合はＧＡＩＮ＿Ｉ制御パラメータを減少させる。
ｍ）ＰＥＡＫ＿Ｑ＞ＰＥＡＫ＿Ｉの場合、ＧＡＩＮ＿Ｉがその最大値でなければＧＡＩＮ＿Ｉ制御パラメータを増加させ、そうでない場合はＧＡＩＮ＿Ｑ制御パラメータを減少させる。
【００６６】
デューティ・サイクルおよび直交位相ハードウェア調整制御と同様に、ＩｃおよびＱｃ利得制御ＧＡＩＮ＿ＩおよびＧＡＩＮ＿Ｑは、測定平均化を実施するために余分なビットが増やされたハードウェアＤＡＣに対応するレジスタ値によって表わされてもよい。一例として、一実施形態で、４ビットＤＡＣを使用して、例えば、０．０２５ステップで０．８から１．２までの範囲にわたりＩ利得およびＱ利得を調整する場合、制御論理のレジスタ値のサイズは、ピーク値の個別測定からの結果を平均化することができるように８ビットになるであろう。測定におけるノイズを低減し、ノイズに基づいてＩｃおよびＱｃ波形の利得制御を調整しないようにするためにこのような平均化が望まれる。
【００６７】
１つの例示的な実施形態では、直交位相クロック訂正の制御方法は、高ループ帯域幅収束モード（ＡＤＪ＞１）で実行されるパワーアップ・リセット初期クロック・アライメントと、その後の、低ループ帯域幅トラッキング・モード（ＡＤＪ＝１）で次に実行される訂正の周期的リフレッシュとを含む。低帯域幅周期的リフレッシュは、システムの長い動作中に経験することもある温度および電圧の変動を越えて回路のＤＣオフセットのドリフトを補償またはトラッキングし、これによってプロセス、電圧および温度変動を越えて改善された直交位相クロック精度を達成する。直交位相クロック精度を改善すると、例えば、データ受信機のデータ・サンプリング・クロック・ジッタが直ちに低減されることになる。他のハードウェア・サブシステムについても使用してよい。
【００６８】
クロック訂正バッファ１５０（図５）は、ＩｃクロックおよびＱｃクロックのデューティ・サイクルの調整、ＩｃクロックおよびＱｃクロックの直交位相関係の調整、およびＩｃクロックまたはＱｃクロックあるいはその両方の振幅の調整のうちの１つ以上を提供してもよい。必要に応じて機能するクロック訂正システム１００（図１）の場合、クロック訂正バッファ１５０は、予測される製造変動に対応できるだけのクロック・パラメータの調整範囲に対して、所望の最大残余データ・クロック・サンプル・ジッタを達成するのに充分な分解能を提供する必要がある。例示的な実施形態では、少なくとも＋／−１５°のＩＱ位相調整範囲、少なくとも４５：５５デューティ・サイクルのデューティ・サイクル誤差（または１０％のピーク間デューティ・サイクル誤差）に対応するデューティ・サイクル調整範囲、および少なくとも１．２／０．８の振幅バランス範囲（＋／−２０％の振幅不整合）が望ましい。他の範囲についても考えられる。一実施形態では、例えば、１°の位相誤差の対応する調整分解能、０．５％のデューティ・サイクル誤差、および２％の振幅整合分解能が使用されてもよい。
【００６９】
図７を参照すると、例示的な電流モード・ロジック（ＣＭＬ）・クロック訂正バッファ２００の回路図が例示的に示される。バッファ２００は、（例えば、Ｉ＋Ｑ／Ｑ−Ｉ訂正回路に）４５°の公称固定Ｉ遅延およびＱ遅延を提供する２つのＣＭＬ混合器２０２および２０４のカスケードを使用して、直交位相の「開ループ」調整を提供する。単一段回路（Ｉｃ＝Ｉ＋Ｑ、Ｑｃ＝Ｑ−Ｉ）の場合、（ジッタおよび回転器非直線性の増大を引き起こすゼロ交差に近い平坦部を有する）一般に不適切な信号形状が形成されるため、２段の４５°位相遅延を実現することは、単一段の開ループ直交位相訂正バッファより優れた改善となる。したがって、１段の代わりに２段による所望の４５°遅延を拡大するだけで、出力クロック波形の形状およびスルー・レート（ｓｌｅｗ ｒａｔｅ）制御が大幅に改善される。
【００７０】
バイアス電流比率ＩＢ４／ＩＢ３は、第１段クロック・バッファ２８８の混合比率を制御し、バイアス電流比率ＩＢ２／ＩＢ１は、第２段クロック・バッファ２８０および２８２の混合比率を制御する。クロック訂正段２００の出力クロックＩｃ（Ｉｃ＋、Ｉｃ−）とＱｃ（Ｑｃ＋、Ｑｃ−）との直交位相関係は、Ｉ２クロック出力へのＱ２信号の可変量とＱ２クロック出力へのＩ２信号の可変量とを混合することによって調整される。差動電流ＤＡＣ２９０は、ＣＭＬバッファ２８０および直交位相混合バッファ２８２のテール電流にミラーされる。
【００７１】
訂正された出力クロックＩｃおよびＱｃのデューティ・サイクルは、出力信号にＤＣオフセットを適用することによって制御される。適切な設計またはバッファ段の負荷抵抗および電流の調整あるいはその両方を通じて、クロック・バッファ段（第１段および第２段）が非消滅立ち上がり時間を有するようにＣＭＬクロックが調整される限り、ＤＣオフセットを調整することでクロック・デューティ・サイクルを適切に調整できるようになる。差動電流ＤＡＣ２８６および２８７によって、出力クロックの共通モード・レベルを変更しないで、ＤＣオフセット／デューティ・サイクルの調整ができるようになる。同様に、差動電流ＤＡＣ２８４および２８５によって、出力クロックの利得が調整できるようになる。
【００７２】
出力クロックＩｃおよびＱｃの振幅は、バイアス電流をバッファ段２８０の入力信号差動対からゼロ差分入力信号段２８１にシフトさせることによって低減することができる。振幅制御ループを例示的に示す実施形態では、ＩｃクロックまたはＱｃクロックは、２つのうちの小さい方のレベルまで低減されてクロック振幅のバランスが取れるようになる。
【００７３】
一実施形態では、ＩＱ調整およびデューティ・サイクル調整は、ほぼ同じ時間分解能となる。これによりデューティ・サイクルと直交位相調整フィードバック制御ループとの両方に対して同様なループ利得が提供され、フィードバック・ループの最適な収束には望ましいためにこの方法が選ばれる。デューティ・サイクルおよび直交位相調整ＤＡＣは、ＤＡＣコードが変化してもクロックにノイズ・グリッチがのることなく更新することができるように設計されてもよい。トラック・アンド・ホールド回路または温度計符号化ＤＡＣの使用などの低グリッチＤＡＣ実施技術は、対応する調整値を更新する場合に出力クロックＩｃおよびＱｃに過渡ノイズ・グリッチを生成しないで更新することが可能なＤＡＣを実現するために適用可能な当技術分野の幾つかの技術である。
【００７４】
図８を参照すると、本原理によって実施されてもよい時間遅延バッファ３００が例示的に示される。例えば、約３Ｇｂ／ｓから約１２Ｇｂ／ｓのデータ・レートの範囲にわたって動作するデータ受信機システムのためのアプリケーションでは、時間遅延バッファ３００は、様々な遅延点で粗タップされてから補間されて必要な時間分解能を提供する、例えば、１００ｐｓＣＭＯＳ遅延ライン３０１を使用して実施される。一般にＣＭＬ信号を生成する位相回転器１６０は、ＣＭＬ対ＣＭＯＳ変換バッファ３０７を使用してＣＭＯＳレベルに変換される。変換バッファの出力は、粗遅延ブロック３０１内のＣＭＯＳインバータのチェーンに電力を供給する。１つの実施は、約１００ｐｓの遅延対象範囲が提供されるように、それぞれ例えば約１２ｐｓの遅延の平均ステップ・サイズを有する８つの粗遅延ステップを提供する。マルチプレクサ３０２は、粗遅延ライン３０１から（例えば、互いに約１２ｐｓ離れたクロック信号に対応する）初期遅延と後期遅延とを選択する。ＣＭＯＳ遅延補間器３０３を使用して、これらの初期遅延および後期遅延を補間して８つのより小さいステップにすることで、例えば、約１．５ｐｓの調整可能遅延分解能を提供する。遅延ライン３０１の遅延範囲および分解能を最適化して、所望のＴ／１６の最小遅延、Ｔ／１６の最小期間、および＜１の位相回転器ステップに対応する１／２時間遅延の最小分解能に対応できるようにする。所望の最小遅延、範囲および分解能が達成されるのであれば、代替の技術を使用して可変遅延機能を作り出してもよい。
【００７５】
図９を参照すると、信号マルチプレクサ１５６および信号測定ブロック１５７が詳細に示される。信号マルチプレクサ１５６は、ＩｃクロックおよびＱｃクロックを信号測定ブロック１５７にルートする。同じ信号測定ブロック１５７を使用してＩｃ波形とＱｃ波形との両方を測定するため、信号マルチプレクサ１５６がＩｃクロックおよびＱｃクロックから信号測定ブロック１５７に一定遅延を提供する限り、信号マルチプレクサ１５６が測定／訂正システム１００（図１）に直交位相誤差を導入することはない。
【００７６】
信号マルチプレクサ１５６は、ＣＭＬＩｃクロックおよびＣＭＬＱｃクロックを使用する実施形態で０の差動ＣＭＬ電圧に対応するクロック・ベースライン・レベルも入力する。このブロック・ベースライン・レベルを使用して、後でクロック信号のエッジ交差測定に誤差を導入することもある信号測定ブロック１５７のあらゆるＤＣオフセットを取り除く。さらに、信号マルチプレクサ１５６は、図５に示されるように、ＩｃおよびＱｃ入力クロック以外に任意の数の他の測定信号についても選択してよい。
【００７７】
図９は、ＣＭＯＳ回路を使用する信号マルチプレクサ１５６および信号測定ブロック１５７を示す。パスゲート・アナログ・マルチプレクサ・ストラクチャ４２０は、Ｉ信号およびＱ信号の（ＣＭＬＩクロックおよびＣＭＬＱクロックの）差動Ｉ（Ｉｐ）、差動−Ｉ（Ｉｎ）、差動Ｑ（Ｑｐ）、差動−Ｑ（Ｑｎ）、または公称ＤＣ共通モード・レベルＶｃｍを信号測定オフセット・ヌル（ｎｕｌｌ）・バッファの入力に接続する。相補的入力クロック（ＩおよびＱ）は、マルチプレクスされて入力Ｉクロックへリークする選択されたＱクロックの差動絶縁を改善し、さらにその逆も同様である。一例として、Ｉクロックを停止してＱクロックを作動させる場合、Ｑ＋およびＱ−からのリークは、Ｉ＋およびＩ−へのオフ状態パスゲートを介して対称的にバランスされ、寄生通過リークによる差動ノイズを低減することが可能になる。
【００７８】
クロック・マルチプレクサ１２０の性能要件としては、Ｉクロック・パスとＱクロック・パスの間の差動遅延を最小化することと、Ｉ、Ｑとクロック・ベースライン基準入力との間の差動ＤＣオフセットを追加しないことと、出力から非選択パス入力へ確実に絶縁することと、入力ＩおよびＱクロックに対してできるだけ一定の負荷を与えることとが挙げられる。特に、Ｉｃ測定、Ｑｃ測定およびクロック・ベースライン測定の構成では、パスゲート・マルチプレクサによって同様な負荷がＩｃおよびＱｃラインに与えられるべきである。この事は、ＩｃまたはＱｃが本当のオフセット・ヌル・バッファ４２２に接続されていない場合に、ダミーの「オフセット・ヌル」・バッファ４２１にＩｃまたはＱｃを接続するパスゲート（トランジスタ４０２）を追加して、クロック・マルチプレクサ４２０の構成とは関係なくクロック・ラインに同じ容量性負荷を提供することによって達成することができる。
【００７９】
マルチプレクサ設計は、マルチプレクサ４２０を再構成したり選択された信号をサンプリングしたりする場合に、ＩｃクロックおよびＱｃクロックのグリッチを最小にすることができる。相補的制御ラインが、パスゲート・デバイス４０４を介してクロック信号に結合する反対極性ノイズを生成してスイッチング・ノイズを差動校正できるようにするため、クロック・マルチプレクサ４２０は、マルチプレクサ制御ライン（例えば、ＱＭＵＸ、ＺＭＵＸおよびＩＭＵＸ）からのクロック・ラインのグリッチを最小限に抑える。他の実施形態では、マルチプレクサ再構成ラインは、どんなノイズ・グリッチもクロック・エッジから離れて発生するように、ＩｃクロックまたはＱｃクロックのエッジから同期位相オフセットの地点で更新されてもよい。
【００８０】
信号測定機能（１５７）は、オフセット・バッファ４２２、オフセットＤＡＣ４２３および決定ラッチ４２４を組み合わせることによって実施される。オフセット・バッファ４２２は、校正されたＤＣオフセットを信号波形に追加して、ラッチ４２４決定デバイスのオフセットをキャンセルすることができる機能を提供する。さらに、オフセット・バッファ４２２は、選択されるマルチプレクサ入力に対して、ラッチ４２４がクロックされる場合に発生する可能性があるラッチ「キックバック」またはノイズからの逆絶縁も提供する。オフセットＤＡＣ４２３は、アナログ回路の予測されるオフセットを補償するのに充分な範囲を提供する。任意の利得調整（Ｓｉｇｎａｌ＿ｇａｉｎ）をオフセット・バッファ４２２に加えて、オフセットＤＡＣ４２３の必要とされる範囲を最小限にしながらより大きい振幅の入力信号を測定する能力を向上させることもできる。図９の例示的な実施形態では、抵抗縮退をその段に導入する短絡スイッチ４０５を開放することによってオフセット・バッファ４２２を低利得状態に設定して利得を低下させる。一実施形態では、波形エッジを測定する場合には高利得に、任意で波形ピークまたは振幅を測定する場合には低利得にオフセット・バッファ４２２を設定する。
【００８１】
ラッチ４２４は、差動カスケード電圧スイッチ（ＤＣＶＳ：ｄｉｆｆｅｒｅｎｔｉａｌ ｃａｓｃａｄｅ ｖｏｌｔａｇｅ ｓｗｉｔｃｈ）・ラッチ構造などの周知の技術を使用して構築されるバイナリ決定デバイスであるのが好ましい。制御方法は、Ｓｉｇｎａｌ＿ｏｆｆｓｅｔレベルを更新して、ラッチ４２４を同じ数の１出力および０出力を出力する「準安定」状態に駆動して測定される入力波形レベルを決定する。この測定技術は、当技術分野で知られており、効果的な１ビットＡ／Ｄ決定デバイスでアナログ制御電圧を決定することができる。測定信号の符号が必要な場合に限り、オフセットＤＡＣ４２３へのＳｉｇｎａｌ＿ｏｆｆｓｅｔ制御値は、適応オフセットに構成され、ラッチ４２４は１を出力して信号が＞０であることを示し、そうでない場合は０を出力する。
【００８２】
位相回転器システムのダイナミック直交位相クロック訂正システムおよび方法の好適な実施形態（これは例示的であって、制限的でないものとする）を説明したが、当業者であれば、上記教示に照らして修正及び変形を加えることができることに留意されたい。したがって、当然のことながら、添付の特許請求の範囲によって概説される本発明の範囲および趣旨内にある変更が、開示された特定の実施形態に加えられてもよい。したがって、特許法によって要求される詳細さおよび入念さで本発明の態様を説明したが、特許請求され、所望されかつ特許証によって保護されるものは、添付の特許請求の範囲において述べられている。
【符号の説明】
【００８３】
１３ Ｉ入力クロック
１４ Ｑ入力クロック
１５０ クロック訂正バッファ
１５１ ＧＡＩＮ＿Ｑ
１５２ ＧＡＩＮ＿Ｉ
１５３ ＰＨＡＳＥ＿ＩＱ
１５４ ＤＵＴＹ＿Ｉ
１５５ 訂正されたＩＱ出力クロック
１５６ 信号マルチプレクサ
１５７ 信号測定ブロック
１５８ Ｓｉｇｎａｌ＿Ｏｆｆｓｅｔ
１５９ Ｓｉｇｎａｌ＿Ｇａｉｎ
１６２ 測定トリガ
１６３ 制御モジュール
１６４ ＤＵＴＹ＿Ｑ
１６５ 他の信号
１６６ 他のデューティ・サイクル、ＩＱまたは振幅調整制御
【特許請求の範囲】
【請求項１】
閉ループ・クロック訂正方法であって、
少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、
調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップと、
測定デバイス用のクロックを形成するために補間出力クロック位相を遅延するステップと、
前記測定デバイスへの２つ以上の調整された入力信号を補間出力クロック位相の範囲にわたって測定するステップと、
前記測定デバイスからのサンプル情報を使用して、前記同位相クロックおよび前記直交位相クロックの誤差を決定するステップと、
閉ループ・フィードバック構成において、決定された誤差情報を使用して前記同位相クロックおよび前記直交位相クロックを適応するステップと、
を含む方法。
【請求項２】
訂正された同位相および直交位相クロックが、無線システムの位相補間器デバイスおよび直交位相混合器デバイスのうちの少なくとも１つに分配される、請求項１に記載の方法。
【請求項３】
訂正された同位相および直交位相クロックをデータ受信機または送信機システムの位相補間器デバイスに分配するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記測定デバイスの自動オフセット校正を実施するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記遅延するステップが、連続信号測定のために、補間クロックの遅延を調整するステップを含む、請求項１に記載の方法。
【請求項６】
前記適応するステップが、前記同位相および直交位相クロック信号の直交位相関係をダイナミックかつ自動的に調整するステップを含む適応型直交位相アライメント・プロセスを実施するステップを含む、請求項１に記載の方法。
【請求項７】
前記適応するステップが、前記同位相および直交位相クロック信号のデューティ・サイクルをダイナミックかつ自動的に調整するステップを含む適応型デューティ・サイクル・アライメント・プロセスを実施するステップを含む、請求項１に記載の方法。
【請求項８】
前記適応するステップが、前記同位相および直交位相クロック信号の振幅をダイナミックかつ自動的に調整するステップを含む適応型振幅アライメント・プロセスを実施するステップを含む、請求項１に記載の方法。
【請求項９】
訂正された同位相および直交位相クロックが、無線受信機システムの１つ以上の直交位相混合器デバイスに分配される、請求項１に記載の方法。
【請求項１０】
前記同位相クロックおよび前記直交位相クロックが完全に校正された後で、前記同位相クロックおよび前記直交位相クロック以外の信号が、サンプリングされてダイナミックに適応される、請求項１に記載の方法。
【請求項１１】
コンピュータ可読プログラムを含むコンピュータ可読媒体であって、前記コンピュータ可読プログラムが、コンピュータで実行される場合に、前記コンピュータに請求項１に記載される前記ステップを実行させるコンピュータ可読媒体。
【請求項１２】
閉ループ直交位相クロック位相発生システムにおいてクロックをダイナミックに訂正する方法であって、
同位相および直交位相クロックを含む２つ以上の入力信号を受信するステップと、
直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つについて前記同位相クロックおよび前記直交位相クロックを調整するステップと、
調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能な回転器に印加するステップと、
測定デバイス用のクロックを形成するために補間出力クロック位相を遅延するステップと、
前記同位相および直交位相クロックを含む２つ以上の調整された入力信号を、前記測定デバイスで補間出力クロック位相の範囲にわたって測定するステップと、
前記同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を含む誤差情報を、前記測定デバイスからのサンプル情報を使用して決定するステップと、
閉ループ・フィードバック構成において、前記誤差情報を使用して前記同位相および直交位相クロックの前記直交位相、デューティ・サイクルおよび振幅の調整を適応するステップと、
を含む方法。
【請求項１３】
前記測定デバイスで自動オフセット校正を実施するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
連続信号測定を提供するために前記回転器からの補間クロックの遅延を調整するステップをさらに含む、請求項１２に記載の方法。
【請求項１５】
訂正された同位相および直交位相クロックをデータ受信機または送信機システムの位相補間器デバイスに分配するステップをさらに含む、請求項１２に記載の方法。
【請求項１６】
前記同位相および直交位相クロックの直交位相関係をダイナミックかつ自動的に調整するステップ、前記同位相および直交位相クロックの前記デューティ・サイクルをダイナミックかつ自動的に調整するステップ、および前記同位相および直交位相クロックの前記振幅をダイナミックかつ自動的に調整するステップのうちの１つ以上を含む適応型直交位相アライメント・プロセスを実施するステップをさらに含む、請求項１２に記載の方法。
【請求項１７】
訂正された同位相および直交位相クロックが、システムの１つ以上の混合器デバイスに分配される、請求項１２に記載の方法。
【請求項１８】
前記同位相および直交位相クロックが完全に校正された後で、前記同位相および直交位相クロック以外の別の信号が、サンプリングされてダイナミックに適応される、請求項１２に記載の方法。
【請求項１９】
直交位相クロック位相発生システムの閉ループ・クロック訂正制御システムを適応する装置であって、
同位相および直交位相クロックを含む２つ以上の入力信号を受信するように構成され、直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つの訂正を提供する制御モジュールからの閉ループ・フィードバックに従って、前記同位相および直交位相クロックを調整するように構成されるクロック訂正デバイスと、
前記クロック訂正デバイスに接続され、直交位相クロック信号を調整して４象限補間出力クロック位相を生成するように構成される回転器と、
前記回転器に接続され、補間出力クロック位相を受信して測定デバイス用のクロックを形成する遅延部と、
補間出力クロック位相の範囲にわたって調整された同位相および直交位相クロックを受信して、サンプル情報を使用して前記同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を決定する前記測定デバイスと、
前記測定デバイスの出力を受信し、前記直交位相誤差、デューティ・サイクル誤差、および振幅誤差を適応し、誤差情報を使用して前記クロック訂正デバイスで前記同位相および直交位相クロックに調整を提供するように構成される前記制御モジュールと、
を含む装置。
【請求項２０】
前記装置が、無線送信機または受信機システムの位相補間器デバイスおよび直交位相混合器デバイスのうちの１つを含む、請求項１９に記載の装置。
【請求項２１】
連続信号測定のために補間クロックの前記遅延部を調整するように構成される遅延素子をさらに含む、請求項１９に記載の装置。
【請求項２２】
前記クロック訂正デバイスが、
前記同位相および直交位相クロック信号の直交位相関係をダイナミックかつ自動的に調整する、そのデューティ・サイクルをダイナミックかつ自動的に調整する、およびその振幅をダイナミックかつ自動的に調整する、
のうちの少なくとも１つを行う適応型直交位相アライメント・プロセスを実施する、請求項１９に記載の装置。
【請求項２３】
訂正された同位相および直交位相クロックが、直交位相混合器デバイスおよび位相補間器デバイスのうちの少なくとも１つに分配される、請求項１９に記載の装置。
【請求項２４】
前記同位相および直交位相クロックが校正された後で、前記同位相および直交位相クロック以外の信号が、サンプリングされてダイナミックに適応される、請求項１９に記載の装置。
【請求項１】
閉ループ・クロック訂正方法であって、
少なくとも１つの同位相クロックおよび少なくとも１つの直交位相クロックを含む２つ以上の入力信号を調整するステップと、
調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能なデバイスに印加するステップと、
測定デバイス用のクロックを形成するために補間出力クロック位相を遅延するステップと、
前記測定デバイスへの２つ以上の調整された入力信号を補間出力クロック位相の範囲にわたって測定するステップと、
前記測定デバイスからのサンプル情報を使用して、前記同位相クロックおよび前記直交位相クロックの誤差を決定するステップと、
閉ループ・フィードバック構成において、決定された誤差情報を使用して前記同位相クロックおよび前記直交位相クロックを適応するステップと、
を含む方法。
【請求項２】
訂正された同位相および直交位相クロックが、無線システムの位相補間器デバイスおよび直交位相混合器デバイスのうちの少なくとも１つに分配される、請求項１に記載の方法。
【請求項３】
訂正された同位相および直交位相クロックをデータ受信機または送信機システムの位相補間器デバイスに分配するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記測定デバイスの自動オフセット校正を実施するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記遅延するステップが、連続信号測定のために、補間クロックの遅延を調整するステップを含む、請求項１に記載の方法。
【請求項６】
前記適応するステップが、前記同位相および直交位相クロック信号の直交位相関係をダイナミックかつ自動的に調整するステップを含む適応型直交位相アライメント・プロセスを実施するステップを含む、請求項１に記載の方法。
【請求項７】
前記適応するステップが、前記同位相および直交位相クロック信号のデューティ・サイクルをダイナミックかつ自動的に調整するステップを含む適応型デューティ・サイクル・アライメント・プロセスを実施するステップを含む、請求項１に記載の方法。
【請求項８】
前記適応するステップが、前記同位相および直交位相クロック信号の振幅をダイナミックかつ自動的に調整するステップを含む適応型振幅アライメント・プロセスを実施するステップを含む、請求項１に記載の方法。
【請求項９】
訂正された同位相および直交位相クロックが、無線受信機システムの１つ以上の直交位相混合器デバイスに分配される、請求項１に記載の方法。
【請求項１０】
前記同位相クロックおよび前記直交位相クロックが完全に校正された後で、前記同位相クロックおよび前記直交位相クロック以外の信号が、サンプリングされてダイナミックに適応される、請求項１に記載の方法。
【請求項１１】
コンピュータ可読プログラムを含むコンピュータ可読媒体であって、前記コンピュータ可読プログラムが、コンピュータで実行される場合に、前記コンピュータに請求項１に記載される前記ステップを実行させるコンピュータ可読媒体。
【請求項１２】
閉ループ直交位相クロック位相発生システムにおいてクロックをダイナミックに訂正する方法であって、
同位相および直交位相クロックを含む２つ以上の入力信号を受信するステップと、
直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つについて前記同位相クロックおよび前記直交位相クロックを調整するステップと、
調整された直交位相クロック信号を、４象限補間出力クロック位相を生成可能な回転器に印加するステップと、
測定デバイス用のクロックを形成するために補間出力クロック位相を遅延するステップと、
前記同位相および直交位相クロックを含む２つ以上の調整された入力信号を、前記測定デバイスで補間出力クロック位相の範囲にわたって測定するステップと、
前記同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を含む誤差情報を、前記測定デバイスからのサンプル情報を使用して決定するステップと、
閉ループ・フィードバック構成において、前記誤差情報を使用して前記同位相および直交位相クロックの前記直交位相、デューティ・サイクルおよび振幅の調整を適応するステップと、
を含む方法。
【請求項１３】
前記測定デバイスで自動オフセット校正を実施するステップをさらに含む、請求項１２に記載の方法。
【請求項１４】
連続信号測定を提供するために前記回転器からの補間クロックの遅延を調整するステップをさらに含む、請求項１２に記載の方法。
【請求項１５】
訂正された同位相および直交位相クロックをデータ受信機または送信機システムの位相補間器デバイスに分配するステップをさらに含む、請求項１２に記載の方法。
【請求項１６】
前記同位相および直交位相クロックの直交位相関係をダイナミックかつ自動的に調整するステップ、前記同位相および直交位相クロックの前記デューティ・サイクルをダイナミックかつ自動的に調整するステップ、および前記同位相および直交位相クロックの前記振幅をダイナミックかつ自動的に調整するステップのうちの１つ以上を含む適応型直交位相アライメント・プロセスを実施するステップをさらに含む、請求項１２に記載の方法。
【請求項１７】
訂正された同位相および直交位相クロックが、システムの１つ以上の混合器デバイスに分配される、請求項１２に記載の方法。
【請求項１８】
前記同位相および直交位相クロックが完全に校正された後で、前記同位相および直交位相クロック以外の別の信号が、サンプリングされてダイナミックに適応される、請求項１２に記載の方法。
【請求項１９】
直交位相クロック位相発生システムの閉ループ・クロック訂正制御システムを適応する装置であって、
同位相および直交位相クロックを含む２つ以上の入力信号を受信するように構成され、直交位相、デューティ・サイクルおよび振幅のうちの少なくとも１つの訂正を提供する制御モジュールからの閉ループ・フィードバックに従って、前記同位相および直交位相クロックを調整するように構成されるクロック訂正デバイスと、
前記クロック訂正デバイスに接続され、直交位相クロック信号を調整して４象限補間出力クロック位相を生成するように構成される回転器と、
前記回転器に接続され、補間出力クロック位相を受信して測定デバイス用のクロックを形成する遅延部と、
補間出力クロック位相の範囲にわたって調整された同位相および直交位相クロックを受信して、サンプル情報を使用して前記同位相および直交位相クロックのデューティ・サイクル誤差、直交位相誤差および振幅誤差を決定する前記測定デバイスと、
前記測定デバイスの出力を受信し、前記直交位相誤差、デューティ・サイクル誤差、および振幅誤差を適応し、誤差情報を使用して前記クロック訂正デバイスで前記同位相および直交位相クロックに調整を提供するように構成される前記制御モジュールと、
を含む装置。
【請求項２０】
前記装置が、無線送信機または受信機システムの位相補間器デバイスおよび直交位相混合器デバイスのうちの１つを含む、請求項１９に記載の装置。
【請求項２１】
連続信号測定のために補間クロックの前記遅延部を調整するように構成される遅延素子をさらに含む、請求項１９に記載の装置。
【請求項２２】
前記クロック訂正デバイスが、
前記同位相および直交位相クロック信号の直交位相関係をダイナミックかつ自動的に調整する、そのデューティ・サイクルをダイナミックかつ自動的に調整する、およびその振幅をダイナミックかつ自動的に調整する、
のうちの少なくとも１つを行う適応型直交位相アライメント・プロセスを実施する、請求項１９に記載の装置。
【請求項２３】
訂正された同位相および直交位相クロックが、直交位相混合器デバイスおよび位相補間器デバイスのうちの少なくとも１つに分配される、請求項１９に記載の装置。
【請求項２４】
前記同位相および直交位相クロックが校正された後で、前記同位相および直交位相クロック以外の信号が、サンプリングされてダイナミックに適応される、請求項１９に記載の装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１０２９６（Ｐ２０１１−１０２９６Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２０１０−１４１７７６（Ｐ２０１０−１４１７７６）
【出願日】平成２２年６月２２日（２０１０．６．２２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＪＡＶＡ
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２２年６月２２日（２０１０．６．２２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＪＡＶＡ
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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