クロッククリーンアップ位相ロックループ（ＰＬＬ）
【解決手段】スプリアスを低減し受信機性能を向上し得るクロッククリーンアップ位相ロックループ（ＰＬＬ）が述べられる。典型的な一設計では、集積回路はＰＬＬ及びアナログ／デジタルコンバータ（ＡＤＣ）を含む。ＰＬＬは、フラクショナル分周比で生成され、突発的周波数ジャンプによるスプリアスを有する第１クロック信号を受信する。第１クロック信号は、集積回路外部のフラクショナルＮの周波数シンセサイザによって生成され得る。ＰＬＬは、整数の分周比で、低減されたスプリアスを有する第２クロック信号を生成する。ＡＤＣは、第２クロック信号に基づいてアナログベースバンド信号をデジタル化してデジタルサンプルを供給する。集積回路は更に、低ノイズ増幅器（ＬＮＡ）を有し、これは第１クロック信号をクリーンアップするＰＬＬの使用により、集積回路の基板を介して結合するより小さいスプリアスを観測し得る。
【発明の詳細な説明】
【米国特許法第１１９条に基づく優先権の主張】
【０００１】
この特許出願は、２００８年１０月８日に出願され“IN-BAND SPUR REDUCTION FOR SENSITIVE RECEIVER”と表題され、本願の譲受人に譲渡され、参照によって明示的に本明細書に組み込まれる仮出願番号６１／１０３，８９３に対する優先権を主張する。
【技術分野】
【０００２】
本開示は概して電子工学に関し、より具体的にはクリーン（clean）なクロック信号を生成するための回路に関する。
【背景技術】
【０００３】
携帯電話のような無線装置は一般に、一つまたはそれ以上の受信機を含む。各受信機は、入力無線周波数（ＲＦ）信号を受信し、この入力ＲＦ信号を処理し（例えば増幅し、ダウンコンバートし、そしてフィルタリングする）、そしてアナログのベースバンド信号を供給し得る。この受信機は、一つまたはそれ以上のアナログ／デジタルコンバータ（ＡＤＣ）のようなその他の回路を含み得るＲＦ集積回路（ＲＦＩＣ）上に実装され得る。ＡＤＣは、このＲＦＩＣ外部の集積回路（ＩＣ）からクロック信号を受信し、対応する受信機からのアナログベースバンド信号をこのクロック信号でデジタル化し、そしてデジタルサンプルを外部ＩＣに供給する。このクロック信号は、望ましくないスペクトル成分である望ましくないスプリアス（spur）を含み得る。このスプリアスは、ＲＦＩＣ上の受信機の性能を低下させるだろう。
【図面の簡単な説明】
【０００４】
【図１】図１は、スプリアスの結合を有する無線通信装置を示す。
【図２】図２は、スプリアスの結合を緩和するため、整数Ｎの位相ロックループ（ＰＬＬ）を有する無線通信装置を示す。
【図３】図３は、整数ＮのＰＬＬのブロック図を示す。
【図４】図４は、整数ＮのＰＬＬ内の位相−周波数検出器、チャージポンプ、及びループフィルタの概念図を示す。
【図５】図５は、電圧制御発振器（ＶＣＯ）の概念図を示す。
【図６】図６は、スプリアスの結合を緩和するため、整数ＮのＰＬＬを有する別の無線通信装置を示す。
【図７Ａ】図７Ａは、フラクショナルＮの周波数シンセサイザからの第１クロック信号と、整数ＮのＰＬＬからの第２クロック信号とのタイミング図を示す。
【図７Ｂ】図７Ｂは、フラクショナルＮの周波数シンセサイザからの第１クロック信号と、整数ＮのＰＬＬからの第２クロック信号とのタイミング図を示す。
【図８Ａ】図８Ａは、第１クロック信号のスペクトル図を示す。
【図８Ｂ】図８Ｂは、第２クロック信号のスペクトル図を示す。
【図９】図９は、受信機を動作させる方法を示す。
【発明を実施するための形態】
【０００５】
用語「典型的（exemplary）」は、本明細書では、「例（example）、例証（instance）、または例示（illustration）として与えられること」を意味するように用いられる。本明細書で「典型的」として述べられたあらゆる設計は、他の設計に対して好適または有利であると解釈される必要はない。
【０００６】
望ましくないスプリアスを有する第１クロック信号を受信し、より少ないスプリアスを有する第２クロック信号を供給し得るクロッククリーンアップＰＬＬ（clock clean-up PLL）が、本明細書において述べられる。クロッククリーンアップＰＬＬは、無線通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、携帯デバイス、無線モデム、コードレス電話、放送受信機、Bluetooth（登録商標）デバイス等のような種々の電子機器に使用され得る。明確化のため、携帯電話またはその他のデバイスであり得る無線デバイスにおけるクリーンアップＰＬＬの使用が、以下で述べられる。
【０００７】
図１は、無線通信デバイス１００の典型的な設計のブロック図を示し、無線通信デバイス１００は、ＲＦＩＣ１１０及び特定用途向け集積回路（ＡＳＩＣ）１５０を含む。図１に示す典型的な設計では、ＲＦＩＣ１１０は、フロントエンド・チューナ１２０及びＡＤＣ１３０を含む。フロントエンド・チューナ１２０は、低ノイズ増幅器（ＬＮＡ）１２２及び受信機回路１２４を含む。ＬＮＡ１２２は、アンテナから入力ＲＦ信号（ＲＦin）を受信し、この入力ＲＦ信号を増幅し、そして増幅されたＲＦ信号を供給する。受信機回路１２４は、増幅されたＲＦ信号を処理（例えばダウンコンバート、増幅、及びフィルタリング）し、そしてアナログベースバンド信号を供給する。受信機回路１２４は、単純化のために図１には示されていない１つまたはそれ以上のダウンコンバータ、フィルタ、増幅器、及び／またはその他の回路を含み得る。ＡＤＣ１３０は、アナログベースバンド信号を、ＡＳＩＣ１５０からのクロック信号（ＣＬＫ）でデジタル化して、デジタルサンプルをＡＳＩＣ１５０に供給する。
【０００８】
ＡＳＩＣ１５０は、種々のプロセッサ、コントローラ、メモリ、及びその他のモジュール（図１には図示せず）を含み、これらはＡＤＣ１３０からのデジタルサンプルを処理し、そして無線デバイス１００のその他の機能を実行し得る。ＡＳＩＣ１５０はまた、ＡＤＣ１３０のクロック信号を生成し得る、フラクショナルＮ（分数Ｎ型）の周波数シンセサイザ１６０（fractional-N frequency synthesizer）を含み得る。一般に、フラクショナルＮの周波数シンセサイザは、第１周波数の入力信号を受信して、第２周波数の出力信号を生成する回路ブロックであり、第１周波数は第２周波数に非整数比で関連付けられている。図１に示す典型的な設計では、周波数シンセサイザ１６０は、正確な周波数ｆinを有する参照（Ｒｅｆ）信号を受信し、そして所望の周波数ｆoutを有するクロック信号を供給する。フラクショナル分周比（factional divider ratio）Ｎは、ｆinのｆoutに対する比であり、すなわちＮ＝ｆin／ｆoutであり、所定のｆinにつき所望のｆoutによって決まる。用語「フラクショナルＮ（factional-N）」は、分周比Ｎが非整数値であり得ることを指す。
【０００９】
図１は、単一の受信機を含むＲＦＩＣ１１０を有する単純な設計を示す。一般にＲＦＩＣ１１０は、任意の数の無線技術及び周波数バンドにつき、任意の数の受信機を含み得る。ＲＦＩＣ１１０はまた、１つまたはそれ以上の送信機を含んでも良い。
【００１０】
図１はシステムオンチップ（ＳｏＣ）の例を示し、これは共通の基板上に形成されたフロントエンド・チューナ１２０及びオンチップＡＤＣ１３０を含む。チップ上へのＡＤＣ１３０の集積は、より低いコスト、より小さい回路面積、より高いレベルの集積化等を得るために望ましいだろう。しかしながらＡＤＣ１３０は、基板を介して、受信機内の他のセンシティブな回路、例えばＬＮＡ１２２に結合し得るノイズを発生することがある。ＡＤＣ１３０によって生成されたノイズのスペクトル成分は、ＡＤＣ１３０をトリガー（trigger）するために使用されるクロック信号のスペクトル成分に依存し得る。よって、ＡＤＣ１３０ではクリーンなクロック信号を用いることが望ましい。
【００１１】
ＳｏＣ受信機は一般に、図１におけるＡＳＩＣ１５０のようなホストと相互作用する。ホストとＳｏＣ受信機との間のデータ同期のため、ホストは、図１に示すようにオンチップＡＤＣ１３０のクロック信号を生成し得る。クロック信号は、望ましくないスプリアス（spur）を含み得る。これは、クロック信号がフラクショナルＮの周波数シンセサイザ１６０によって生成される際に特にそうであるかもしれない。
【００１２】
図７Ａは、図１のフラクショナルＮの周波数シンセサイザ１６０で生成されたクロック信号の典型的なタイミング図を示す。周波数シンセサイザ１６０は、２つの整数分周比Ｌ及びＭで参照信号を周波数分割し、所望の周波数のクロック信号を得る。ここで、一般的にＭ＝Ｌ＋１である。フラクショナル分周比Ｎは、ＬとＭとの間の非整数値であり得る。そして周波数シンセサイザ１６０は蓄積カウンタ（accumulating counter）を用いて、参照信号を、ある時にはＬで周波数分割し、別のある時にはＭで周波数分割し得る。クロック信号は、「長い」周期と混合された「短い」周期を含むことが出来、各短い周期は参照信号のＬの周期にわたり、そして各長い周期はＭの周期にわたる。短い周期の比率と長い周期の比率とは、整数の分周比Ｌ及びＭだけでなく、フラクショナル分周比Ｎに依存する。短い周期及び長い周期の位置は、分周比Ｌ及びＭがどのように選択されるかに依存する。どのような場合であっても、分周比がＬからＭに変化すると（すなわち、短い周期から長い周期への切り替えが生じると）、またＭからＬに変化すると（すなわち、長い周期から短い周期への切り替えが生じると）、クロック信号の周波数に突発性ジャンプ（abrupt jump）が発生する。図７Ａに示す例では、Ｌ＝２、Ｍ＝３、そしてＮ＝２．５である。よってクロック信号は、交互に短い周期と長い周期とを含み、各短い周期は参照信号の２周期にわたり、各長い周期は参照信号の３周期にわたる。
【００１３】
図８Ａは、図１のフラクショナルＮの周波数シンセサイザによって生成されたクロック信号の典型的なスペクトルグラフを示す。クロック信号は、クロック周波数ｆoutの奇数高調波を含む。クロック信号は更に、周波数シンセサイザ１６０によるフラクショナル分周比の使用によって生じうる、クロック信号の突発的周波数ジャンプによる、望ましくない拡散スプリアス（spreading spurs）を含む。分周比Ｌ及びＭの切り替えは周期的であり、クロック信号に周期的な周波数ジャンプを生じさせ得る。そしてクロック信号は、図８Ａに示すように、周波数スペクトルにおいて、奇数高調波間に拡散スプリアスを含み得る。拡散スプリアスは望ましくない周波数成分であり、特定の周波数においてのみではなく、全周波数スペクトルにわたって高調波間で見られる。一般的に拡散スプリアスは、時間領域において突発的周波数ジャンプを有するあらゆるクロック信号に存在し得る。突発的周波数ジャンプは、フラクショナルＮの周波数シンセサイザの使用に起因し、またはその他のいくらかのメカニズムによって生じ得る。
【００１４】
図１に戻ると、拡散スプリアスを有するクロック信号は、ＳｏＣ受信機内のＡＤＣ１３０をクロックするために用いられ得る。そして拡散スプリアスは、ＡＤＣ１３０内の種々の信号及び回路に存在し得る。拡散スプリアスは、ＡＤＣの回路領域から基板を介して、ＬＮＡ１２２の入力に結合し（図１に示す）、ＬＮＡ入力における入力ＲＦ信号への更なるノイズとして振る舞うだろう。この更なるノイズは、特に受信機が非常に良い感度を必要とする際、またはバンド内スプリアス（in-band spurs）を起こしやすい場合に、受信機の性能を劣化させ得る。そのような受信機の一つの例は、ＧＰＳ（Global Positioning System）受信機である。バンド内スプリアスは、受信機の動作周波数範囲内に収まるスプリアスである。拡散スプリアスは全スペクトルにわたって存在するので、拡散スプリアスのいくらかは必然的にバンド内に収まるだろう。
【００１５】
図２は、望ましくない拡散スプリアスに対処するためにクロッククリーンアップＰＬＬを有する無線通信デバイス２００の典型的な設計のブロック図を示す。無線デバイス２００は、ＲＦＩＣ２１０及びＡＳＩＣ２５０を含む。ＡＳＩＣ２５０は、プロセッサ、コントローラ、メモリ等を含み、これらは単純化のために図２には示されていない。ＡＳＩＣ２５０はまた、ＲＦＩＣ２１０への第１クロック信号（ＣＬＫ１）を生成出来るフラクショナルＮの周波数シンセサイザ２６０を含む。
【００１６】
図２に示す典型的な設計では、ＲＦＩＣ２１０は、フロントエンド・チューナ２２０、ＡＤＣ１３０、及びクロッククリーンアップＰＬＬとして使用される整数ＮのＰＬＬ（integer-N PLL）２４０を含む。フロントエンド・チューナ２２０は、図１につき上記述べたように動作し得るＬＮＡ２２２及び受信機回路２２４を含む。整数ＮのＰＬＬ２４０は、ＡＳＩＣ２５０内のフラクショナルＮの周波数シンセサイザ２６０から第１クロック信号を受信して、ＡＤＣ２３０への第２クロック信号（ＣＬＫ２）を生成する。概して、整数ＮのＰＬＬは、第１周波数の入力信号を受信して、第２周波数の出力信号を生成する回路ブロックであり、第１周波数は第２周波数に整数比で関連付けられている。第１クロック信号は望ましくない拡散スプリアスを含み、第２クロック信号はより少ないスプリアスを含み得る。ＡＤＣ２３０は、受信機回路２２４からのアナログベースバンド信号を、ＰＬＬ２５０からの第２クロック信号でデジタル化して、デジタルサンプルをＡＳＩＣ２５０に供給する。ＡＤＣ２３０は、シグマ−デルタ（ΣΔ）ＡＤＣ、フラッシュＡＤＣ、逐次比較型ＡＤＣ（successive approximation ADC）、またはその他のいくつかのタイプのＡＤＣであり得る。
【００１７】
図３は、図２のＲＦＩＣ２１０内の整数ＮのＰＬＬ２４０の典型的な設計のブロック図を示す。ＰＬＬ２４０内において、位相−周波数検出器３１０は、ＡＳＩＣ２５０から第１クロック信号を受信し、プログラマブル遅延ユニット３６０からフィードバック信号を受信し、この２つの信号の位相を比較し、そして第１クロック信号とフィードバック信号との間の位相誤差／差（phase error/difference）を示すＵｐ及びＤｏｗｎ信号を供給する。Ｕｐ及びＤｏｗｎ信号はまた一般に、早期（early）信号及び後期（late）信号、進み（advance）信号及び遅れ（late）信号等とも呼ばれる。チャージポンプ３２０はＵｐ及びＤｏｗｎ信号を受信し、そして検出された位相誤差を示す電流信号（current signal：Ｉcp）を生成する。ループフィルタ３３０は、チャージポンプ３２０からの電流信号をフィルタリングし、ＶＣＯ３４０の制御信号（Ｖctrl）を生成する。ループフィルタ３３０は、フィードバック信号の周波数が第１クロック信号の周波数にロックされるように、制御信号を調整する。
【００１８】
ＶＣＯ３４０は、ループフィルタ３３０からの制御信号によって決定される周波数を有する発振器信号を生成する。分周器３５０は、整数の分周器係数Ｋにより（例えば２、３、４等により）発振器信号を周波数分割し、分周器出力信号を供給する。バッファ３５２は、分周器出力信号をバッファリングし、第２クロック信号をＡＤＣ２３０に供給する。プログラマブル遅延ユニット３６０は、プログラマブルな遅延によって分周器出力信号を遅延させ、遅延された分周器出力信号をフィードバック信号として、位相−周波数検出器３１０に供給する。ユニット３６０の遅延は、第２クロック信号が所望の位相を有するように、例えば第１クロック信号に時間的に整合される（time aligned）ように調整され得る。プログラマブル遅延ユニット３６０はまた省略されても良く、そして分周器出力信号が直接フィードバック信号として供給されても良い。
【００１９】
ループフィルタ３３０は、ＰＬＬ２４０の所望の閉ループバンド幅が得られるように選択され得る周波数応答を有する。ＰＬＬ２４０の閉ループバンド幅は、第１クロック信号における突発的周波数ジャンプを大きく減衰させるため、そしてＬＮＡ２２２の動作周波数範囲内での拡散スプリアスを抑制するため、小さく設計され得る。概して、ＰＬＬ２４０の閉ループバンド幅が徐々に小さくなると、第１クロック信号における突発的周波数ジャンプはより減衰され、従って拡散スプリアスは徐々に小さくなり得る。しかしながら、閉ループバンド幅が小さくなると、ＰＬＬ２４０の安定時間（settling time）が長くなり、これは望ましくないだろう。典型的な一設計では、ＰＬＬ２４０の閉ループバンド幅は、フラクショナルＮの周波数シンセサイザ２６０の閉ループバンド幅よりも小さくなるよう（例えば少なくとも２の因数だけ低くなるよう）、または十分に小さくなるよう（例えば、約１／１０）に選択され得る。
【００２０】
図７Ｂは、図２におけるフラクショナルＮの周波数シンセサイザ２６０及び整数ＮのＰＬＬ２４０によって生成されたクロック信号の典型的なタイミング図を示す。図７Ｂに示す例では、Ｌ＝２、Ｍ＝３、Ｎ＝２．５であり、そして周波数シンセサイザ２６０からの第１クロック信号は、図７Ａの場合で上記説明したように、交互に短い周期と長い周期とを含む。本例では、ＶＣＯ３４０からの発振器信号は所望の周波数ｆoutの２倍の周波数を有し、係数２で周波数分割されて、所望の周波数の第２クロック信号が得られる。
【００２１】
図７Ｂに示す例では、第１クロック信号は、非整数分周比による分割による突発的周波数ジャンプを有する。第２クロック信号は、整数分周比（本例では２）での分割により、突発的周波数ジャンプを有しない。第１クロック信号の瞬間的な周波数は、第２クロック信号の瞬間的な周波数とは異なり得る。しかしながら、第１クロック信号の平均周波数は、第２クロック信号の平均周波数と等しい。
【００２２】
図８Ｂは、図２の整数ＮのＰＬＬ２４０によって生成された第２クロック信号の典型的なスペクトル図を示す。第２クロック信号は、クロック周波数ｆoutの奇数高調波を含むが、しかし望ましくない拡散スプリアスは含まない。
【００２３】
整数ＮのＰＬＬ２４０は、第１クロック信号の突発的周波数ジャンプを減衰させることが出来、それは望ましくない拡散スプリアスのルート（root）である。よって整数ＮのＰＬＬ２４０は、第１クロック信号における拡散スプリアスを、基板を介して結合し、そしてＬＮＡ２２２の性能を劣化させることから抑制出来る。整数ＮのＰＬＬ２４０は、ＶＣＯ３４０からの発振器信号を整数の分周比で分割することにより、突発的周波数ジャンプを有しない相対的にクリーンな第２クロック信号を供給出来る。概して、第２クロック信号の周波数ｆ２は第１クロック信号の周波数ｆ１と等しいか、またはｆ１の整数倍またはｆ１の整数の除数（integer divisor）であり得る。
【００２４】
図４は、図３の整数ＮのＰＬＬ２４０内の位相−周波数検出器３１０、チャージポンプ３２０、及びループフィルタ３３０の典型的な設計の概念図を示す。位相周波数検出器３１０内において、第１クロック信号及びフィードバック信号は、それぞれＤフリップフロップ４１２及び４１４のクロック入力に供給される。フリップフロップ４１２及び４１４のデータ（Ｄ）入力は、電源に結合されて、論理highを受信する。フリップフロップ４１２のデータ（Ｑ）出力は、第１クロック信号がフィードバック信号に対して早い（early）ことを示す。フリップフロップ４１４のＱ出力は、第１クロック信号がフィードバック信号に対して遅い（late）ことを示す。ＡＮＤゲート４１６は、フリップフロップ４１２及び４１４のＱ出力を受信して、この２つの信号の論理ＡＮＤ演算を行う。遅延ユニット４１８は、ＡＮＤゲート４１６の出力をわずかに遅延させて、フリップフロップ４１２及び４１４のリセット（Ｒ）入力へのリセット信号を供給する。フリップフロップ４１２の反転データ（／Ｑ）出力はＵｐ信号を供給し、フリップフロップ４１４のＱ出力はＤｏｗｎ信号を供給する。
【００２５】
チャージポンプ３２０内では、Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ４２２及びＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ４２４が、電源と回路接地との間に直列に結合されている。ＰＭＯＳトランジスタ４２２は、電源に結合されたそのソース、フリップフロップ４１２からのＵｐ信号を受信するそのゲート、及びノードＡに結合されたそのドレインを有する。ＮＭＯＳトランジスタ４２４は、ノードＡに結合されたそのドレイン、フリップフロップ４１４からのＤｏｗｎ信号を受信するそのゲート、及び回路接地に結合されたそのソースを有する。ＰＭＯＳトランジスタ４２２は、Ｕｐ信号によってイネーブルとされた際にプルアップ電流を供給し、ＮＭＯＳトランジスタ４２４は、Ｄｏｗｎ信号によってイネーブルとされた際にプルダウン電流を供給する。
【００２６】
ユニット４１８による短い遅延は、チャージポンプ３２０のデッドゾーン（dead zone）に対処するために用いられる。ＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２４がオンまたはオフするためには、ある程度の時間が必要である。この遷移時間の間、Ｕｐ及びＤｏｗｎ信号における位相情報が失われ得るため、この遷移時間はデッドゾーンと呼ばれる。この短い遅延は、デッドゾーンに効果がある。
【００２７】
ループフィルタ３３０内において、抵抗４３２は、ノードＡとノードＢとの間に結合される。抵抗４３４及びキャパシタ４３６は、ノードＢと回路接地との間に直列に結合される。キャパシタ４３８は、ノードＢと回路接地との間に結合される。一次ループは抵抗４３２とキャパシタ４３８のみにより提供される。二次ループは、抵抗４３２及び４３４並びにキャパシタ４３６のみによって提供される。更なる減衰のための高周波数ポール（pole）での二次ループは、抵抗４３２及び４３４、並びにキャパシタ４３６及び４３８で提供され得る。キャパシタ４３８は、ループフィルタ３３０からの制御電圧のリップルを低減し、そしてまたＰＬＬループを安定化させ得る。抵抗４３２及び４３４、並びにキャパシタ４３６及び４３８の値は、整数ＮのＰＬＬ２４０につき所望の閉ループバンド幅が得られるように選択され得る。
【００２８】
図５は、図３のＶＣＯ３４０の典型的な設計の概念図を示す。この典型的な設計では、ＶＣＯ３４０はリング発振器で実装され、そしてループに結合された３つの可変遅延セル５１０ａ、５１０ｂ、及び５１０ｃを含む。遅延セル５１０ａは、遅延セル５１０ｂの入力に結合されたその出力を有し、遅延セル５１０ｂは遅延セル５１０ｃの入力に結合されたその出力を有し、遅延セル５１０ｃは更に遅延セル５１０ａの入力に結合されたその出力を有する。この３つの遅延セル５１０ａ、５１０ｂ、及び５１０ｃは同じようにして実装され、以下では遅延セル５１０ｃのみについて述べる。
【００２９】
遅延セル５１０ｃでは、ＰＭＯＳトランジスタ５１２及びＮＭＯＳトランジスタ５１４は、インバータとして結合される。ＭＯＳトランジスタ５１２及び５１４は、共通に結合されて遅延セル入力に結合されたそれらのゲート、及び共通に結合されて遅延セル出力（ノードＸ）に結合されたそれらのドレインを有する。抵抗５１７は、ＰＭＯＳトランジスタ５１２のソースと電源との間に結合される。抵抗５１８は、ＮＭＯＳトランジスタ５１４のソースと回路接地との間に結合される。キャパシタ５２２は、ノードＸと回路接地との間に結合される。キャパシタ５２４は、ノードＸとノードＹとの間に結合される。キャパシタ５２６は、ノードＹに結合された一端と、ループフィルタ３３０からＶctrl制御信号を受信する他端とを有する。抵抗５２８は、ノードＹに結合された一端と、バイアス電圧（Ｖbias）を受信する他端とを有する。
【００３０】
遅延セル５１０ｃの遅延は、抵抗５１６の値Ｒ及びキャパシタ５２２、５２４、及び５２６の値で決定される。キャパシタ５２６の値Ｃtuneは、Ｖctrl制御信号の電圧を変えることにより変更され得る。キャパシタ５２４はＡＣ結合キャパシタであって良く、Ｃtuneよりも十分に大きい値を有し得る。キャパシタ５２２の値Ｃp及びキャパシタ５２６の名目値（nominal value）は、ＶＣＯ３４０の所望の名目中心周波数及び所望のチューニング範囲が得られるように選択され得る。所望のチューニング範囲は、(i)第１クロック信号についての動作周波数範囲、並びに(ii)ＩＣ製造プロセス、温度、電源などのばらつきによる周波数変動に依存し得る。同じＶbias制御電圧が、全３つの遅延セル５１０ａ、５１０ｂ、及び５１０ｃにおける抵抗５２８に印加され得る。同様に、同じＶctrl信号が、全３つの遅延セル５１０ａ、５１０ｂ、及び５１０ｃにおけるキャパシタ５２６に印加され得る。抵抗５１６及び５１８は、図５に示すように、固定値Ｒを有し得る。あるいは、抵抗５１６及び５１８は設定可能な値を有し、ＶＣＯ３４０の所望の名目周波数が得られるように選択され得る。
【００３１】
図５は、ＶＣＯ３４０の典型的な設計を示し、これは実装のためにシンプルであり、更に小さな面積を占め、少ない電流を消費し得る。ＶＣＯ３４０はまた、その他の設計で実装されても良い。
【００３２】
図６は、望ましくない拡散スプリアスに対処するため、クロッククリーンアップＰＬＬを有する無線通信デバイス６００の典型的な設計のブロック図を示す。無線デバイス６００は、ＲＦＩＣ６１０及びＡＳＩＣ６５０を含む。ＡＳＩＣ６５０は、プロセッサ、コントローラ、メモリ等を含み、単純化のためこれらは図６では図示されていない。
【００３３】
図６に示す典型的な設計では、ＲＦＩＣ６１０は、フロントエンド・チューナ６２０、ＡＤＣ６３０、クロッククリーンアップＰＬＬとして使用される整数ＮのＰＬＬ６４０、及びフラクショナルＮの周波数シンセサイザ６６０を含む。フロントエンド・チューナ６２０は、図１で上記述べたように動作し得るＬＮＡ６２２及び受信機回路６２４を含む。周波数シンセサイザ６６０は、非整数分周比の使用による突発的周波数ジャンプを有する第１クロック信号を生成し得る。ＰＬＬ６４０は、周波数シンセサイザ６６０から第１クロック信号を受信して、ＡＤＣ６３０への第２クロック信号を生成し得る。第２クロック信号は、整数分周比の使用により突発的周波数ジャンプを有さず、よって第１クロックよりも小さいスプリアスを含み得る。ＡＤＣ６３０は、受信機回路６２４からのアナログベースバンド信号を、ＰＬＬ６４０からの第２クロック信号でデジタル化して、デジタルサンプルをＡＳＩＣ６５０の処理のために供給する。
【００３４】
図２及び６に示すように、整数ＮのＰＬＬは、高周波数スプリアスを大幅に削減し、よってＬＮＡの入力で観測されるバンド内スプリアスを低減するために、ＡＤＣクロック信号についてのクリーンアップＰＬＬとして使用され得る。整数ＮのＰＬＬは、シンプルなデジタルＰＬＬ設計によって実装され（例えば、図３、４、及び５のように）、そして占める面積は小さく、消費する更なる電流も小さいだろう。整数ＮのＰＬＬは、突発的周波数ジャンプによる拡散スプリアスを有する第１クロック信号を受信し、そしてこのスプリアスを低い閉ループバンド幅でクリーンアップし得る。整数ＮのＰＬＬは、クリーンな第２クロック信号をＡＤＣへ供給し得る。
【００３５】
典型的な一設計では、例えば図２に示すように、集積回路は、ＰＬＬ及びＡＤＣを備え得る。ＰＬＬは、突発的周波数ジャンプによるスプリアスを有する第１クロック信号（ＣＬＫ１）を受信し、そして例えば突発的周波数ジャンプを有しないことでスプリアスの低減された第２クロック信号（ＣＬＫ２）を供給し得る。第１クロック信号は、集積回路外部にあり得る（例えば図２に示すように）、または集積回路内部にあり得る（例えば図６に示すように）フラクショナルＮの周波数シンセサイザによって生成され得る。いずれの場合も、第１クロック信号における突発的周波数ジャンプは、例えば図７Ａに図示したように、周波数シンセサイザにおけるフラクショナル分周比の使用に起因し得る。第２クロック信号は、整数分周比に基づいてＰＬＬによって生成され、そして例えば図７Ｂに図示するように、整数分周比の使用により突発的周波数ジャンプを含まないだろう。
【００３６】
ＡＤＣは、アナログベースバンド信号を第２クロック信号に基づいてデジタル化し、デジタルサンプルを供給し得る。集積回路は更に、ＬＮＡ及び受信機回路を備え得る。ＬＮＡは、入力ＲＦ信号を受信し増幅し、そして増幅されたＲＦ信号を供給し得る。受信機回路は、増幅されたＲＦ信号を処理し、アナログベースバンド信号をＡＤＣに供給し得る。ＬＮＡは、第１クロック信号をクリーンアップするためのＰＬＬの使用により、集積回路の基板を介して結合するスプリアスの減少を観測し得る。
【００３７】
典型的な一設計では、ＰＬＬは、例えば図３に示すように、位相−周波数検出器、チャージポンプ、ループフィルタ、ＶＣＯ、及び分周器を備え得る。位相−周波数検出器は、第１クロック信号及びフィードバック信号を受信し、そして第１クロック信号とフィードバック信号との間の位相誤差を示す第１及び第２検出器出力信号（例えばＵｐ及びＤｏｗｎ信号）を供給し得る。チャージポンプは、第１及び第２検出器出力信号を受信し、電流信号を供給し得る。ループフィルタは、この電流信号をフィルタリングして、制御信号（例えばＶctrl信号）を供給し得る。ＶＣＯは、制御信号を受信して、この制御信号によって決まる周波数を有する発振器信号を供給し得る。分周器は、整数の分周比で発振器信号を周波数分割して、分周器出力信号を供給し得る。ＰＬＬは更に、プログラマブルな遅延によって分周器出力信号を遅延させ、フィードバック信号を供給するプログラマブル遅延ユニットを備え得る。プログラマブルな遅延は、第２クロック信号の位相を第１クロック信号の位相に対して調整するように選択され得る。
【００３８】
典型的な一設計では、ＶＣＯは、例えば図５に示すように、ループに結合された複数の可変遅延セルを備え得る。各可変遅延セルは、ループフィルタからの制御信号で決定される可変の遅延を有し得る。ＶＣＯ及びＰＬＬはまた、その他の設計で実装されても良い。
【００３９】
典型的な一設計では、ＰＬＬは、フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも、少なくとも２の因数だけ（例えば１０の因数）小さい閉ループバンド幅を有し得る。ＰＬＬのより小さい閉ループバンド幅により、第１クロック信号における望ましくないスプリアスの更なる減衰が得られ得る。典型的な一設計では、例えば図７Ｂに示すように、第１及び第２クロック信号は同じ周波数を有し得る。別の典型的な設計では、第１クロック信号は、第２クロック信号の第２周波数に整数比で関連づけられ得る第１周波数を有し得る。
【００４０】
典型的な一設計では、装置は第１及び第２集積回路を備え得る。第１集積回路（例えば図２のＡＳＩＣ２５０）は、第１クロック信号を供給し得るフラクショナルＮの周波数シンセサイザを備え得る。第２集積回路（例えば図２のＲＦＩＣ２１０）は、第１集積回路に結合され、ＰＬＬ及びＡＤＣを備え得る。ＰＬＬは、第１クロック信号を受信し、第２クロック信号を供給し得る。ＡＤＣは、第２クロック信号に基づいてアナログベースバンド信号をデジタル化して、デジタルサンプルを供給し得る。第２集積回路は更に、ＬＮＡ及び受信機回路を備え得る。ＬＮＡは、入力ＲＦ信号を受信して増幅し、そして増幅されたＲＦ信号を供給し得る。受信機回路は、増幅されたＲＦ信号を処理し、そしてアナログベースバンド信号をＡＤＣに供給し得る。ＬＮＡは、第１クロック信号をクリーンアップするＰＬＬの使用により、第２集積回路の基板を介して結合されたより小さいスプリアスを観測し得る。
【００４１】
図９は、集積回路上に実装された受信機を動作させる処理９００の典型的な設計を示す。突発的周波数ジャンプによるスプリアスを有する第１クロック信号が、例えば同じ集積回路または別の集積回路上に実装されたフラクショナルＮの周波数シンセサイザから受信され得る（ブロック９１２）。第１クロック信号は、参照信号、並びに第１クロック信号の周波数と参照信号の周波数との間の非整数分周比に基づいて生成され得る。低減されたスプリアスを有する第２クロック信号は、第１クロック信号に基づいて、例えば集積回路上に実装された整数ＮのＰＬＬによって生成され得る（ブロック９１４）。ＰＬＬは、第１クロック信号のスプリアスを十分に減衰させるために、フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも、例えば少なくとも２の因数だけ小さい閉ループバンド幅で動作し得る。アナログベースバンド信号は、デジタルサンプルを得るため、第２クロック信号に基づいてデジタル化され得る（ブロック９１６）。
【００４２】
本明細書で述べられたクロッククリーンアップＰＬＬは、ＩＣ、アナログＩＣ、ＲＦＩＣ、mixed-signal ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイス等の上に実装され得る。クロッククリーンアップＰＬＬはまた、相補型金属酸化物半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等のような、種々のＩＣプロセスで製造され得る。
【００４３】
本明細書で述べられたクロッククリーンアップＰＬＬを実装する装置は、スタンドアローンのデバイスであっても良いし、または大型のデバイスの一部であっても良い。デバイスは、(i)スタンドアローンＩＣ、(ii)データ及び／または命令を記憶するメモリＩＣを含み得る１つまたはそれ以上のＩＣのセット、(iii)ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、(iv)モバイルステーションモデム（ＭＳＭ）のようなＡＳＩＣ、(v)その他のデバイス内部に組み込まれ得るモジュール、(vi)受信機、携帯電話、無線デバイス、ハンドセット、またはモバイルユニット、(vii)その他、であり得る。
【００４４】
１つまたはそれ以上の典型的な設計では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、それらの機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含む。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは光ディスク媒体、磁気ディスク媒体または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを運びまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００４５】
本開示の上記説明は、当業者に本開示の製造及び使用を可能にするために与えられる。この開示の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この開示の範囲から逸脱することなく、その他の変形に適用され得る。よって、この開示は、本明細書に述べられた例及び設計に限定されることを意図されないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
【００４６】
特許請求の範囲は以下の通りである。
【米国特許法第１１９条に基づく優先権の主張】
【０００１】
この特許出願は、２００８年１０月８日に出願され“IN-BAND SPUR REDUCTION FOR SENSITIVE RECEIVER”と表題され、本願の譲受人に譲渡され、参照によって明示的に本明細書に組み込まれる仮出願番号６１／１０３，８９３に対する優先権を主張する。
【技術分野】
【０００２】
本開示は概して電子工学に関し、より具体的にはクリーン（clean）なクロック信号を生成するための回路に関する。
【背景技術】
【０００３】
携帯電話のような無線装置は一般に、一つまたはそれ以上の受信機を含む。各受信機は、入力無線周波数（ＲＦ）信号を受信し、この入力ＲＦ信号を処理し（例えば増幅し、ダウンコンバートし、そしてフィルタリングする）、そしてアナログのベースバンド信号を供給し得る。この受信機は、一つまたはそれ以上のアナログ／デジタルコンバータ（ＡＤＣ）のようなその他の回路を含み得るＲＦ集積回路（ＲＦＩＣ）上に実装され得る。ＡＤＣは、このＲＦＩＣ外部の集積回路（ＩＣ）からクロック信号を受信し、対応する受信機からのアナログベースバンド信号をこのクロック信号でデジタル化し、そしてデジタルサンプルを外部ＩＣに供給する。このクロック信号は、望ましくないスペクトル成分である望ましくないスプリアス（spur）を含み得る。このスプリアスは、ＲＦＩＣ上の受信機の性能を低下させるだろう。
【図面の簡単な説明】
【０００４】
【図１】図１は、スプリアスの結合を有する無線通信装置を示す。
【図２】図２は、スプリアスの結合を緩和するため、整数Ｎの位相ロックループ（ＰＬＬ）を有する無線通信装置を示す。
【図３】図３は、整数ＮのＰＬＬのブロック図を示す。
【図４】図４は、整数ＮのＰＬＬ内の位相−周波数検出器、チャージポンプ、及びループフィルタの概念図を示す。
【図５】図５は、電圧制御発振器（ＶＣＯ）の概念図を示す。
【図６】図６は、スプリアスの結合を緩和するため、整数ＮのＰＬＬを有する別の無線通信装置を示す。
【図７Ａ】図７Ａは、フラクショナルＮの周波数シンセサイザからの第１クロック信号と、整数ＮのＰＬＬからの第２クロック信号とのタイミング図を示す。
【図７Ｂ】図７Ｂは、フラクショナルＮの周波数シンセサイザからの第１クロック信号と、整数ＮのＰＬＬからの第２クロック信号とのタイミング図を示す。
【図８Ａ】図８Ａは、第１クロック信号のスペクトル図を示す。
【図８Ｂ】図８Ｂは、第２クロック信号のスペクトル図を示す。
【図９】図９は、受信機を動作させる方法を示す。
【発明を実施するための形態】
【０００５】
用語「典型的（exemplary）」は、本明細書では、「例（example）、例証（instance）、または例示（illustration）として与えられること」を意味するように用いられる。本明細書で「典型的」として述べられたあらゆる設計は、他の設計に対して好適または有利であると解釈される必要はない。
【０００６】
望ましくないスプリアスを有する第１クロック信号を受信し、より少ないスプリアスを有する第２クロック信号を供給し得るクロッククリーンアップＰＬＬ（clock clean-up PLL）が、本明細書において述べられる。クロッククリーンアップＰＬＬは、無線通信デバイス、携帯電話、携帯情報端末（ＰＤＡ）、携帯デバイス、無線モデム、コードレス電話、放送受信機、Bluetooth（登録商標）デバイス等のような種々の電子機器に使用され得る。明確化のため、携帯電話またはその他のデバイスであり得る無線デバイスにおけるクリーンアップＰＬＬの使用が、以下で述べられる。
【０００７】
図１は、無線通信デバイス１００の典型的な設計のブロック図を示し、無線通信デバイス１００は、ＲＦＩＣ１１０及び特定用途向け集積回路（ＡＳＩＣ）１５０を含む。図１に示す典型的な設計では、ＲＦＩＣ１１０は、フロントエンド・チューナ１２０及びＡＤＣ１３０を含む。フロントエンド・チューナ１２０は、低ノイズ増幅器（ＬＮＡ）１２２及び受信機回路１２４を含む。ＬＮＡ１２２は、アンテナから入力ＲＦ信号（ＲＦin）を受信し、この入力ＲＦ信号を増幅し、そして増幅されたＲＦ信号を供給する。受信機回路１２４は、増幅されたＲＦ信号を処理（例えばダウンコンバート、増幅、及びフィルタリング）し、そしてアナログベースバンド信号を供給する。受信機回路１２４は、単純化のために図１には示されていない１つまたはそれ以上のダウンコンバータ、フィルタ、増幅器、及び／またはその他の回路を含み得る。ＡＤＣ１３０は、アナログベースバンド信号を、ＡＳＩＣ１５０からのクロック信号（ＣＬＫ）でデジタル化して、デジタルサンプルをＡＳＩＣ１５０に供給する。
【０００８】
ＡＳＩＣ１５０は、種々のプロセッサ、コントローラ、メモリ、及びその他のモジュール（図１には図示せず）を含み、これらはＡＤＣ１３０からのデジタルサンプルを処理し、そして無線デバイス１００のその他の機能を実行し得る。ＡＳＩＣ１５０はまた、ＡＤＣ１３０のクロック信号を生成し得る、フラクショナルＮ（分数Ｎ型）の周波数シンセサイザ１６０（fractional-N frequency synthesizer）を含み得る。一般に、フラクショナルＮの周波数シンセサイザは、第１周波数の入力信号を受信して、第２周波数の出力信号を生成する回路ブロックであり、第１周波数は第２周波数に非整数比で関連付けられている。図１に示す典型的な設計では、周波数シンセサイザ１６０は、正確な周波数ｆinを有する参照（Ｒｅｆ）信号を受信し、そして所望の周波数ｆoutを有するクロック信号を供給する。フラクショナル分周比（factional divider ratio）Ｎは、ｆinのｆoutに対する比であり、すなわちＮ＝ｆin／ｆoutであり、所定のｆinにつき所望のｆoutによって決まる。用語「フラクショナルＮ（factional-N）」は、分周比Ｎが非整数値であり得ることを指す。
【０００９】
図１は、単一の受信機を含むＲＦＩＣ１１０を有する単純な設計を示す。一般にＲＦＩＣ１１０は、任意の数の無線技術及び周波数バンドにつき、任意の数の受信機を含み得る。ＲＦＩＣ１１０はまた、１つまたはそれ以上の送信機を含んでも良い。
【００１０】
図１はシステムオンチップ（ＳｏＣ）の例を示し、これは共通の基板上に形成されたフロントエンド・チューナ１２０及びオンチップＡＤＣ１３０を含む。チップ上へのＡＤＣ１３０の集積は、より低いコスト、より小さい回路面積、より高いレベルの集積化等を得るために望ましいだろう。しかしながらＡＤＣ１３０は、基板を介して、受信機内の他のセンシティブな回路、例えばＬＮＡ１２２に結合し得るノイズを発生することがある。ＡＤＣ１３０によって生成されたノイズのスペクトル成分は、ＡＤＣ１３０をトリガー（trigger）するために使用されるクロック信号のスペクトル成分に依存し得る。よって、ＡＤＣ１３０ではクリーンなクロック信号を用いることが望ましい。
【００１１】
ＳｏＣ受信機は一般に、図１におけるＡＳＩＣ１５０のようなホストと相互作用する。ホストとＳｏＣ受信機との間のデータ同期のため、ホストは、図１に示すようにオンチップＡＤＣ１３０のクロック信号を生成し得る。クロック信号は、望ましくないスプリアス（spur）を含み得る。これは、クロック信号がフラクショナルＮの周波数シンセサイザ１６０によって生成される際に特にそうであるかもしれない。
【００１２】
図７Ａは、図１のフラクショナルＮの周波数シンセサイザ１６０で生成されたクロック信号の典型的なタイミング図を示す。周波数シンセサイザ１６０は、２つの整数分周比Ｌ及びＭで参照信号を周波数分割し、所望の周波数のクロック信号を得る。ここで、一般的にＭ＝Ｌ＋１である。フラクショナル分周比Ｎは、ＬとＭとの間の非整数値であり得る。そして周波数シンセサイザ１６０は蓄積カウンタ（accumulating counter）を用いて、参照信号を、ある時にはＬで周波数分割し、別のある時にはＭで周波数分割し得る。クロック信号は、「長い」周期と混合された「短い」周期を含むことが出来、各短い周期は参照信号のＬの周期にわたり、そして各長い周期はＭの周期にわたる。短い周期の比率と長い周期の比率とは、整数の分周比Ｌ及びＭだけでなく、フラクショナル分周比Ｎに依存する。短い周期及び長い周期の位置は、分周比Ｌ及びＭがどのように選択されるかに依存する。どのような場合であっても、分周比がＬからＭに変化すると（すなわち、短い周期から長い周期への切り替えが生じると）、またＭからＬに変化すると（すなわち、長い周期から短い周期への切り替えが生じると）、クロック信号の周波数に突発性ジャンプ（abrupt jump）が発生する。図７Ａに示す例では、Ｌ＝２、Ｍ＝３、そしてＮ＝２．５である。よってクロック信号は、交互に短い周期と長い周期とを含み、各短い周期は参照信号の２周期にわたり、各長い周期は参照信号の３周期にわたる。
【００１３】
図８Ａは、図１のフラクショナルＮの周波数シンセサイザによって生成されたクロック信号の典型的なスペクトルグラフを示す。クロック信号は、クロック周波数ｆoutの奇数高調波を含む。クロック信号は更に、周波数シンセサイザ１６０によるフラクショナル分周比の使用によって生じうる、クロック信号の突発的周波数ジャンプによる、望ましくない拡散スプリアス（spreading spurs）を含む。分周比Ｌ及びＭの切り替えは周期的であり、クロック信号に周期的な周波数ジャンプを生じさせ得る。そしてクロック信号は、図８Ａに示すように、周波数スペクトルにおいて、奇数高調波間に拡散スプリアスを含み得る。拡散スプリアスは望ましくない周波数成分であり、特定の周波数においてのみではなく、全周波数スペクトルにわたって高調波間で見られる。一般的に拡散スプリアスは、時間領域において突発的周波数ジャンプを有するあらゆるクロック信号に存在し得る。突発的周波数ジャンプは、フラクショナルＮの周波数シンセサイザの使用に起因し、またはその他のいくらかのメカニズムによって生じ得る。
【００１４】
図１に戻ると、拡散スプリアスを有するクロック信号は、ＳｏＣ受信機内のＡＤＣ１３０をクロックするために用いられ得る。そして拡散スプリアスは、ＡＤＣ１３０内の種々の信号及び回路に存在し得る。拡散スプリアスは、ＡＤＣの回路領域から基板を介して、ＬＮＡ１２２の入力に結合し（図１に示す）、ＬＮＡ入力における入力ＲＦ信号への更なるノイズとして振る舞うだろう。この更なるノイズは、特に受信機が非常に良い感度を必要とする際、またはバンド内スプリアス（in-band spurs）を起こしやすい場合に、受信機の性能を劣化させ得る。そのような受信機の一つの例は、ＧＰＳ（Global Positioning System）受信機である。バンド内スプリアスは、受信機の動作周波数範囲内に収まるスプリアスである。拡散スプリアスは全スペクトルにわたって存在するので、拡散スプリアスのいくらかは必然的にバンド内に収まるだろう。
【００１５】
図２は、望ましくない拡散スプリアスに対処するためにクロッククリーンアップＰＬＬを有する無線通信デバイス２００の典型的な設計のブロック図を示す。無線デバイス２００は、ＲＦＩＣ２１０及びＡＳＩＣ２５０を含む。ＡＳＩＣ２５０は、プロセッサ、コントローラ、メモリ等を含み、これらは単純化のために図２には示されていない。ＡＳＩＣ２５０はまた、ＲＦＩＣ２１０への第１クロック信号（ＣＬＫ１）を生成出来るフラクショナルＮの周波数シンセサイザ２６０を含む。
【００１６】
図２に示す典型的な設計では、ＲＦＩＣ２１０は、フロントエンド・チューナ２２０、ＡＤＣ１３０、及びクロッククリーンアップＰＬＬとして使用される整数ＮのＰＬＬ（integer-N PLL）２４０を含む。フロントエンド・チューナ２２０は、図１につき上記述べたように動作し得るＬＮＡ２２２及び受信機回路２２４を含む。整数ＮのＰＬＬ２４０は、ＡＳＩＣ２５０内のフラクショナルＮの周波数シンセサイザ２６０から第１クロック信号を受信して、ＡＤＣ２３０への第２クロック信号（ＣＬＫ２）を生成する。概して、整数ＮのＰＬＬは、第１周波数の入力信号を受信して、第２周波数の出力信号を生成する回路ブロックであり、第１周波数は第２周波数に整数比で関連付けられている。第１クロック信号は望ましくない拡散スプリアスを含み、第２クロック信号はより少ないスプリアスを含み得る。ＡＤＣ２３０は、受信機回路２２４からのアナログベースバンド信号を、ＰＬＬ２５０からの第２クロック信号でデジタル化して、デジタルサンプルをＡＳＩＣ２５０に供給する。ＡＤＣ２３０は、シグマ−デルタ（ΣΔ）ＡＤＣ、フラッシュＡＤＣ、逐次比較型ＡＤＣ（successive approximation ADC）、またはその他のいくつかのタイプのＡＤＣであり得る。
【００１７】
図３は、図２のＲＦＩＣ２１０内の整数ＮのＰＬＬ２４０の典型的な設計のブロック図を示す。ＰＬＬ２４０内において、位相−周波数検出器３１０は、ＡＳＩＣ２５０から第１クロック信号を受信し、プログラマブル遅延ユニット３６０からフィードバック信号を受信し、この２つの信号の位相を比較し、そして第１クロック信号とフィードバック信号との間の位相誤差／差（phase error/difference）を示すＵｐ及びＤｏｗｎ信号を供給する。Ｕｐ及びＤｏｗｎ信号はまた一般に、早期（early）信号及び後期（late）信号、進み（advance）信号及び遅れ（late）信号等とも呼ばれる。チャージポンプ３２０はＵｐ及びＤｏｗｎ信号を受信し、そして検出された位相誤差を示す電流信号（current signal：Ｉcp）を生成する。ループフィルタ３３０は、チャージポンプ３２０からの電流信号をフィルタリングし、ＶＣＯ３４０の制御信号（Ｖctrl）を生成する。ループフィルタ３３０は、フィードバック信号の周波数が第１クロック信号の周波数にロックされるように、制御信号を調整する。
【００１８】
ＶＣＯ３４０は、ループフィルタ３３０からの制御信号によって決定される周波数を有する発振器信号を生成する。分周器３５０は、整数の分周器係数Ｋにより（例えば２、３、４等により）発振器信号を周波数分割し、分周器出力信号を供給する。バッファ３５２は、分周器出力信号をバッファリングし、第２クロック信号をＡＤＣ２３０に供給する。プログラマブル遅延ユニット３６０は、プログラマブルな遅延によって分周器出力信号を遅延させ、遅延された分周器出力信号をフィードバック信号として、位相−周波数検出器３１０に供給する。ユニット３６０の遅延は、第２クロック信号が所望の位相を有するように、例えば第１クロック信号に時間的に整合される（time aligned）ように調整され得る。プログラマブル遅延ユニット３６０はまた省略されても良く、そして分周器出力信号が直接フィードバック信号として供給されても良い。
【００１９】
ループフィルタ３３０は、ＰＬＬ２４０の所望の閉ループバンド幅が得られるように選択され得る周波数応答を有する。ＰＬＬ２４０の閉ループバンド幅は、第１クロック信号における突発的周波数ジャンプを大きく減衰させるため、そしてＬＮＡ２２２の動作周波数範囲内での拡散スプリアスを抑制するため、小さく設計され得る。概して、ＰＬＬ２４０の閉ループバンド幅が徐々に小さくなると、第１クロック信号における突発的周波数ジャンプはより減衰され、従って拡散スプリアスは徐々に小さくなり得る。しかしながら、閉ループバンド幅が小さくなると、ＰＬＬ２４０の安定時間（settling time）が長くなり、これは望ましくないだろう。典型的な一設計では、ＰＬＬ２４０の閉ループバンド幅は、フラクショナルＮの周波数シンセサイザ２６０の閉ループバンド幅よりも小さくなるよう（例えば少なくとも２の因数だけ低くなるよう）、または十分に小さくなるよう（例えば、約１／１０）に選択され得る。
【００２０】
図７Ｂは、図２におけるフラクショナルＮの周波数シンセサイザ２６０及び整数ＮのＰＬＬ２４０によって生成されたクロック信号の典型的なタイミング図を示す。図７Ｂに示す例では、Ｌ＝２、Ｍ＝３、Ｎ＝２．５であり、そして周波数シンセサイザ２６０からの第１クロック信号は、図７Ａの場合で上記説明したように、交互に短い周期と長い周期とを含む。本例では、ＶＣＯ３４０からの発振器信号は所望の周波数ｆoutの２倍の周波数を有し、係数２で周波数分割されて、所望の周波数の第２クロック信号が得られる。
【００２１】
図７Ｂに示す例では、第１クロック信号は、非整数分周比による分割による突発的周波数ジャンプを有する。第２クロック信号は、整数分周比（本例では２）での分割により、突発的周波数ジャンプを有しない。第１クロック信号の瞬間的な周波数は、第２クロック信号の瞬間的な周波数とは異なり得る。しかしながら、第１クロック信号の平均周波数は、第２クロック信号の平均周波数と等しい。
【００２２】
図８Ｂは、図２の整数ＮのＰＬＬ２４０によって生成された第２クロック信号の典型的なスペクトル図を示す。第２クロック信号は、クロック周波数ｆoutの奇数高調波を含むが、しかし望ましくない拡散スプリアスは含まない。
【００２３】
整数ＮのＰＬＬ２４０は、第１クロック信号の突発的周波数ジャンプを減衰させることが出来、それは望ましくない拡散スプリアスのルート（root）である。よって整数ＮのＰＬＬ２４０は、第１クロック信号における拡散スプリアスを、基板を介して結合し、そしてＬＮＡ２２２の性能を劣化させることから抑制出来る。整数ＮのＰＬＬ２４０は、ＶＣＯ３４０からの発振器信号を整数の分周比で分割することにより、突発的周波数ジャンプを有しない相対的にクリーンな第２クロック信号を供給出来る。概して、第２クロック信号の周波数ｆ２は第１クロック信号の周波数ｆ１と等しいか、またはｆ１の整数倍またはｆ１の整数の除数（integer divisor）であり得る。
【００２４】
図４は、図３の整数ＮのＰＬＬ２４０内の位相−周波数検出器３１０、チャージポンプ３２０、及びループフィルタ３３０の典型的な設計の概念図を示す。位相周波数検出器３１０内において、第１クロック信号及びフィードバック信号は、それぞれＤフリップフロップ４１２及び４１４のクロック入力に供給される。フリップフロップ４１２及び４１４のデータ（Ｄ）入力は、電源に結合されて、論理highを受信する。フリップフロップ４１２のデータ（Ｑ）出力は、第１クロック信号がフィードバック信号に対して早い（early）ことを示す。フリップフロップ４１４のＱ出力は、第１クロック信号がフィードバック信号に対して遅い（late）ことを示す。ＡＮＤゲート４１６は、フリップフロップ４１２及び４１４のＱ出力を受信して、この２つの信号の論理ＡＮＤ演算を行う。遅延ユニット４１８は、ＡＮＤゲート４１６の出力をわずかに遅延させて、フリップフロップ４１２及び４１４のリセット（Ｒ）入力へのリセット信号を供給する。フリップフロップ４１２の反転データ（／Ｑ）出力はＵｐ信号を供給し、フリップフロップ４１４のＱ出力はＤｏｗｎ信号を供給する。
【００２５】
チャージポンプ３２０内では、Ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタ４２２及びＮチャネルＭＯＳ（ＮＭＯＳ）トランジスタ４２４が、電源と回路接地との間に直列に結合されている。ＰＭＯＳトランジスタ４２２は、電源に結合されたそのソース、フリップフロップ４１２からのＵｐ信号を受信するそのゲート、及びノードＡに結合されたそのドレインを有する。ＮＭＯＳトランジスタ４２４は、ノードＡに結合されたそのドレイン、フリップフロップ４１４からのＤｏｗｎ信号を受信するそのゲート、及び回路接地に結合されたそのソースを有する。ＰＭＯＳトランジスタ４２２は、Ｕｐ信号によってイネーブルとされた際にプルアップ電流を供給し、ＮＭＯＳトランジスタ４２４は、Ｄｏｗｎ信号によってイネーブルとされた際にプルダウン電流を供給する。
【００２６】
ユニット４１８による短い遅延は、チャージポンプ３２０のデッドゾーン（dead zone）に対処するために用いられる。ＰＭＯＳトランジスタ４２２及びＮＭＯＳトランジスタ４２４がオンまたはオフするためには、ある程度の時間が必要である。この遷移時間の間、Ｕｐ及びＤｏｗｎ信号における位相情報が失われ得るため、この遷移時間はデッドゾーンと呼ばれる。この短い遅延は、デッドゾーンに効果がある。
【００２７】
ループフィルタ３３０内において、抵抗４３２は、ノードＡとノードＢとの間に結合される。抵抗４３４及びキャパシタ４３６は、ノードＢと回路接地との間に直列に結合される。キャパシタ４３８は、ノードＢと回路接地との間に結合される。一次ループは抵抗４３２とキャパシタ４３８のみにより提供される。二次ループは、抵抗４３２及び４３４並びにキャパシタ４３６のみによって提供される。更なる減衰のための高周波数ポール（pole）での二次ループは、抵抗４３２及び４３４、並びにキャパシタ４３６及び４３８で提供され得る。キャパシタ４３８は、ループフィルタ３３０からの制御電圧のリップルを低減し、そしてまたＰＬＬループを安定化させ得る。抵抗４３２及び４３４、並びにキャパシタ４３６及び４３８の値は、整数ＮのＰＬＬ２４０につき所望の閉ループバンド幅が得られるように選択され得る。
【００２８】
図５は、図３のＶＣＯ３４０の典型的な設計の概念図を示す。この典型的な設計では、ＶＣＯ３４０はリング発振器で実装され、そしてループに結合された３つの可変遅延セル５１０ａ、５１０ｂ、及び５１０ｃを含む。遅延セル５１０ａは、遅延セル５１０ｂの入力に結合されたその出力を有し、遅延セル５１０ｂは遅延セル５１０ｃの入力に結合されたその出力を有し、遅延セル５１０ｃは更に遅延セル５１０ａの入力に結合されたその出力を有する。この３つの遅延セル５１０ａ、５１０ｂ、及び５１０ｃは同じようにして実装され、以下では遅延セル５１０ｃのみについて述べる。
【００２９】
遅延セル５１０ｃでは、ＰＭＯＳトランジスタ５１２及びＮＭＯＳトランジスタ５１４は、インバータとして結合される。ＭＯＳトランジスタ５１２及び５１４は、共通に結合されて遅延セル入力に結合されたそれらのゲート、及び共通に結合されて遅延セル出力（ノードＸ）に結合されたそれらのドレインを有する。抵抗５１７は、ＰＭＯＳトランジスタ５１２のソースと電源との間に結合される。抵抗５１８は、ＮＭＯＳトランジスタ５１４のソースと回路接地との間に結合される。キャパシタ５２２は、ノードＸと回路接地との間に結合される。キャパシタ５２４は、ノードＸとノードＹとの間に結合される。キャパシタ５２６は、ノードＹに結合された一端と、ループフィルタ３３０からＶctrl制御信号を受信する他端とを有する。抵抗５２８は、ノードＹに結合された一端と、バイアス電圧（Ｖbias）を受信する他端とを有する。
【００３０】
遅延セル５１０ｃの遅延は、抵抗５１６の値Ｒ及びキャパシタ５２２、５２４、及び５２６の値で決定される。キャパシタ５２６の値Ｃtuneは、Ｖctrl制御信号の電圧を変えることにより変更され得る。キャパシタ５２４はＡＣ結合キャパシタであって良く、Ｃtuneよりも十分に大きい値を有し得る。キャパシタ５２２の値Ｃp及びキャパシタ５２６の名目値（nominal value）は、ＶＣＯ３４０の所望の名目中心周波数及び所望のチューニング範囲が得られるように選択され得る。所望のチューニング範囲は、(i)第１クロック信号についての動作周波数範囲、並びに(ii)ＩＣ製造プロセス、温度、電源などのばらつきによる周波数変動に依存し得る。同じＶbias制御電圧が、全３つの遅延セル５１０ａ、５１０ｂ、及び５１０ｃにおける抵抗５２８に印加され得る。同様に、同じＶctrl信号が、全３つの遅延セル５１０ａ、５１０ｂ、及び５１０ｃにおけるキャパシタ５２６に印加され得る。抵抗５１６及び５１８は、図５に示すように、固定値Ｒを有し得る。あるいは、抵抗５１６及び５１８は設定可能な値を有し、ＶＣＯ３４０の所望の名目周波数が得られるように選択され得る。
【００３１】
図５は、ＶＣＯ３４０の典型的な設計を示し、これは実装のためにシンプルであり、更に小さな面積を占め、少ない電流を消費し得る。ＶＣＯ３４０はまた、その他の設計で実装されても良い。
【００３２】
図６は、望ましくない拡散スプリアスに対処するため、クロッククリーンアップＰＬＬを有する無線通信デバイス６００の典型的な設計のブロック図を示す。無線デバイス６００は、ＲＦＩＣ６１０及びＡＳＩＣ６５０を含む。ＡＳＩＣ６５０は、プロセッサ、コントローラ、メモリ等を含み、単純化のためこれらは図６では図示されていない。
【００３３】
図６に示す典型的な設計では、ＲＦＩＣ６１０は、フロントエンド・チューナ６２０、ＡＤＣ６３０、クロッククリーンアップＰＬＬとして使用される整数ＮのＰＬＬ６４０、及びフラクショナルＮの周波数シンセサイザ６６０を含む。フロントエンド・チューナ６２０は、図１で上記述べたように動作し得るＬＮＡ６２２及び受信機回路６２４を含む。周波数シンセサイザ６６０は、非整数分周比の使用による突発的周波数ジャンプを有する第１クロック信号を生成し得る。ＰＬＬ６４０は、周波数シンセサイザ６６０から第１クロック信号を受信して、ＡＤＣ６３０への第２クロック信号を生成し得る。第２クロック信号は、整数分周比の使用により突発的周波数ジャンプを有さず、よって第１クロックよりも小さいスプリアスを含み得る。ＡＤＣ６３０は、受信機回路６２４からのアナログベースバンド信号を、ＰＬＬ６４０からの第２クロック信号でデジタル化して、デジタルサンプルをＡＳＩＣ６５０の処理のために供給する。
【００３４】
図２及び６に示すように、整数ＮのＰＬＬは、高周波数スプリアスを大幅に削減し、よってＬＮＡの入力で観測されるバンド内スプリアスを低減するために、ＡＤＣクロック信号についてのクリーンアップＰＬＬとして使用され得る。整数ＮのＰＬＬは、シンプルなデジタルＰＬＬ設計によって実装され（例えば、図３、４、及び５のように）、そして占める面積は小さく、消費する更なる電流も小さいだろう。整数ＮのＰＬＬは、突発的周波数ジャンプによる拡散スプリアスを有する第１クロック信号を受信し、そしてこのスプリアスを低い閉ループバンド幅でクリーンアップし得る。整数ＮのＰＬＬは、クリーンな第２クロック信号をＡＤＣへ供給し得る。
【００３５】
典型的な一設計では、例えば図２に示すように、集積回路は、ＰＬＬ及びＡＤＣを備え得る。ＰＬＬは、突発的周波数ジャンプによるスプリアスを有する第１クロック信号（ＣＬＫ１）を受信し、そして例えば突発的周波数ジャンプを有しないことでスプリアスの低減された第２クロック信号（ＣＬＫ２）を供給し得る。第１クロック信号は、集積回路外部にあり得る（例えば図２に示すように）、または集積回路内部にあり得る（例えば図６に示すように）フラクショナルＮの周波数シンセサイザによって生成され得る。いずれの場合も、第１クロック信号における突発的周波数ジャンプは、例えば図７Ａに図示したように、周波数シンセサイザにおけるフラクショナル分周比の使用に起因し得る。第２クロック信号は、整数分周比に基づいてＰＬＬによって生成され、そして例えば図７Ｂに図示するように、整数分周比の使用により突発的周波数ジャンプを含まないだろう。
【００３６】
ＡＤＣは、アナログベースバンド信号を第２クロック信号に基づいてデジタル化し、デジタルサンプルを供給し得る。集積回路は更に、ＬＮＡ及び受信機回路を備え得る。ＬＮＡは、入力ＲＦ信号を受信し増幅し、そして増幅されたＲＦ信号を供給し得る。受信機回路は、増幅されたＲＦ信号を処理し、アナログベースバンド信号をＡＤＣに供給し得る。ＬＮＡは、第１クロック信号をクリーンアップするためのＰＬＬの使用により、集積回路の基板を介して結合するスプリアスの減少を観測し得る。
【００３７】
典型的な一設計では、ＰＬＬは、例えば図３に示すように、位相−周波数検出器、チャージポンプ、ループフィルタ、ＶＣＯ、及び分周器を備え得る。位相−周波数検出器は、第１クロック信号及びフィードバック信号を受信し、そして第１クロック信号とフィードバック信号との間の位相誤差を示す第１及び第２検出器出力信号（例えばＵｐ及びＤｏｗｎ信号）を供給し得る。チャージポンプは、第１及び第２検出器出力信号を受信し、電流信号を供給し得る。ループフィルタは、この電流信号をフィルタリングして、制御信号（例えばＶctrl信号）を供給し得る。ＶＣＯは、制御信号を受信して、この制御信号によって決まる周波数を有する発振器信号を供給し得る。分周器は、整数の分周比で発振器信号を周波数分割して、分周器出力信号を供給し得る。ＰＬＬは更に、プログラマブルな遅延によって分周器出力信号を遅延させ、フィードバック信号を供給するプログラマブル遅延ユニットを備え得る。プログラマブルな遅延は、第２クロック信号の位相を第１クロック信号の位相に対して調整するように選択され得る。
【００３８】
典型的な一設計では、ＶＣＯは、例えば図５に示すように、ループに結合された複数の可変遅延セルを備え得る。各可変遅延セルは、ループフィルタからの制御信号で決定される可変の遅延を有し得る。ＶＣＯ及びＰＬＬはまた、その他の設計で実装されても良い。
【００３９】
典型的な一設計では、ＰＬＬは、フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも、少なくとも２の因数だけ（例えば１０の因数）小さい閉ループバンド幅を有し得る。ＰＬＬのより小さい閉ループバンド幅により、第１クロック信号における望ましくないスプリアスの更なる減衰が得られ得る。典型的な一設計では、例えば図７Ｂに示すように、第１及び第２クロック信号は同じ周波数を有し得る。別の典型的な設計では、第１クロック信号は、第２クロック信号の第２周波数に整数比で関連づけられ得る第１周波数を有し得る。
【００４０】
典型的な一設計では、装置は第１及び第２集積回路を備え得る。第１集積回路（例えば図２のＡＳＩＣ２５０）は、第１クロック信号を供給し得るフラクショナルＮの周波数シンセサイザを備え得る。第２集積回路（例えば図２のＲＦＩＣ２１０）は、第１集積回路に結合され、ＰＬＬ及びＡＤＣを備え得る。ＰＬＬは、第１クロック信号を受信し、第２クロック信号を供給し得る。ＡＤＣは、第２クロック信号に基づいてアナログベースバンド信号をデジタル化して、デジタルサンプルを供給し得る。第２集積回路は更に、ＬＮＡ及び受信機回路を備え得る。ＬＮＡは、入力ＲＦ信号を受信して増幅し、そして増幅されたＲＦ信号を供給し得る。受信機回路は、増幅されたＲＦ信号を処理し、そしてアナログベースバンド信号をＡＤＣに供給し得る。ＬＮＡは、第１クロック信号をクリーンアップするＰＬＬの使用により、第２集積回路の基板を介して結合されたより小さいスプリアスを観測し得る。
【００４１】
図９は、集積回路上に実装された受信機を動作させる処理９００の典型的な設計を示す。突発的周波数ジャンプによるスプリアスを有する第１クロック信号が、例えば同じ集積回路または別の集積回路上に実装されたフラクショナルＮの周波数シンセサイザから受信され得る（ブロック９１２）。第１クロック信号は、参照信号、並びに第１クロック信号の周波数と参照信号の周波数との間の非整数分周比に基づいて生成され得る。低減されたスプリアスを有する第２クロック信号は、第１クロック信号に基づいて、例えば集積回路上に実装された整数ＮのＰＬＬによって生成され得る（ブロック９１４）。ＰＬＬは、第１クロック信号のスプリアスを十分に減衰させるために、フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも、例えば少なくとも２の因数だけ小さい閉ループバンド幅で動作し得る。アナログベースバンド信号は、デジタルサンプルを得るため、第２クロック信号に基づいてデジタル化され得る（ブロック９１６）。
【００４２】
本明細書で述べられたクロッククリーンアップＰＬＬは、ＩＣ、アナログＩＣ、ＲＦＩＣ、mixed-signal ＩＣ、ＡＳＩＣ、プリント回路基板（ＰＣＢ）、電子デバイス等の上に実装され得る。クロッククリーンアップＰＬＬはまた、相補型金属酸化物半導体（ＣＭＯＳ）、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）等のような、種々のＩＣプロセスで製造され得る。
【００４３】
本明細書で述べられたクロッククリーンアップＰＬＬを実装する装置は、スタンドアローンのデバイスであっても良いし、または大型のデバイスの一部であっても良い。デバイスは、(i)スタンドアローンＩＣ、(ii)データ及び／または命令を記憶するメモリＩＣを含み得る１つまたはそれ以上のＩＣのセット、(iii)ＲＦ受信機（ＲＦＲ）またはＲＦ送信機／受信機（ＲＴＲ）のようなＲＦＩＣ、(iv)モバイルステーションモデム（ＭＳＭ）のようなＡＳＩＣ、(v)その他のデバイス内部に組み込まれ得るモジュール、(vi)受信機、携帯電話、無線デバイス、ハンドセット、またはモバイルユニット、(vii)その他、であり得る。
【００４４】
１つまたはそれ以上の典型的な設計では、述べられた機能はハードウェア、ソフトウェア、ファームウェア、またはその任意の組合せで実装され得る。ソフトウェアで実装される場合、それらの機能は１つまたはそれ以上の命令またはコードとして、コンピュータ読み取り可能な媒体に記憶され、或いは伝送され得る。コンピュータ読み取り可能な媒体は、ある場所から別の場所へのコンピュータプログラムの持ち運びを助ける任意の媒体を含むコンピュータ記憶メディア及び通信メディアの双方を含む。記録媒体は、コンピュータによってアクセスできる任意の利用可能な媒体であって良い。例として、これに限定するもので無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは光ディスク媒体、磁気ディスク媒体または他の磁気記録デバイス、または命令またはデータ構造の形で所望のプログラムコードを運びまたは保持するために使用され、そしてコンピュータによってアクセスできる他の任意の媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、そのソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、或いは赤外線、無線、及びマイクロ波といった無線技術を使用してウェブサイト、サーバ、または遠隔源から送信されるならば、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、或いは赤外線、無線、及びマイクロ波といった無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気によってデータを再生し、ディスク（disc）はレーザによって光学的にデータを再生する。上記の組合せもまたコンピュータ読み取り可能な媒体の範囲内に含まれるべきである。
【００４５】
本開示の上記説明は、当業者に本開示の製造及び使用を可能にするために与えられる。この開示の種々の変形が、当業者には容易に明白であろう。そして本明細書で定義された包括的な原理は、この開示の範囲から逸脱することなく、その他の変形に適用され得る。よって、この開示は、本明細書に述べられた例及び設計に限定されることを意図されないが、本明細書で開示された新規な特徴と原理に一致する最も広い範囲に許容される。
【００４６】
特許請求の範囲は以下の通りである。
【特許請求の範囲】
【請求項１】
突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信し、低減されたスプリアスを有する第２クロック信号を供給する位相ロックループ（ＰＬＬ）と、
前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化し、デジタルサンプルを供給するアナログ／デジタルコンバータ（ＡＤＣ）と
を備える集積回路。
【請求項２】
前記第１クロック信号は、前記集積回路外部のフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）によって生成され、
前記第１クロック信号における前記突発的周波数ジャンプは、前記周波数シンセサイザにおけるフラクショナル分周比（fractional divider ratio）の使用に起因する、請求項１の集積回路。
【請求項３】
参照信号を受信するフラクショナルＮの周波数シンセサイザを更に備え、
前記周波数シンセサイザは、該周波数シンセサイザにおけるフラクショナル分周比の使用による突発的周波数ジャンプを有する前記第１クロック信号を供給する、請求項１の集積回路。
【請求項４】
前記第２クロック信号は、整数の分周比に基づいて前記ＰＬＬによって生成される、請求項１の集積回路。
【請求項５】
入力無線周波数（ＲＦ）信号を受信して増幅し、増幅されたＲＦ信号を供給する低ノイズ増幅器（ＬＮＡ）と、
前記増幅されたＲＦ信号を処理して、アナログベースバンド信号を前記ＡＤＣに供給する受信機回路と
を更に備える請求項１の集積回路。
【請求項６】
前記ＰＬＬは、
前記第１クロック信号及びフィードバック信号を受信し、前記第１クロック信号と前記フィードバック信号との間の位相誤差（phase error）を示す第１及び第２検出器出力信号を供給する位相−周波数検出器と、
前記第１及び第２検出器出力信号を受信して、電流信号を供給するチャージポンプと、
前記電流信号をフィルタリングして、制御信号を供給するループフィルタと、
前記制御信号を受信して、該制御信号によって決定される周波数を有する発振器信号を供給する電圧制御発振器（ＶＣＯ）と
を備える請求項１の集積回路。
【請求項７】
前記ＰＬＬは、前記発振器信号を整数の分周比で周波数分割し、前記第２クロック信号を得るために使用される分周器出力信号を供給する分周器を更に備える、請求項６の集積回路。
【請求項８】
前記ＰＬＬは、前記分周器出力信号を受信して、プログラマブルな遅延によって遅延させ、前記フィードバック信号を供給するプログラマブルな遅延ユニットを更に備える、請求項７の集積回路。
【請求項９】
前記ＰＬＬは、ループに結合された複数の遅延セルを備える電圧制御発振器（ＶＣＯ）を備え、
各遅延セルは、前記ＰＬＬからの制御信号によって決定される可変の遅延を有する、請求項１の集積回路。
【請求項１０】
前記ＰＬＬは、前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅を有する、請求項２の集積回路。
【請求項１１】
前記第１及び第２クロック信号は同じ周波数を有する、請求項１の集積回路。
【請求項１２】
前記第１クロック信号は、前記第２クロック信号の第２周波数に整数比で関連づけられた第１周波数を有する、請求項１の集積回路。
【請求項１３】
第１クロック信号を供給するフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）を備える第１集積回路と、
前記第１集積回路に結合された第２集積回路と
を備え、前記第２集積回路は、
前記第１クロック信号を受信して、第２クロック信号を供給する位相ロックループ（ＰＬＬ）と、
前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化し、デジタルサンプルを供給するアナログ／デジタルコンバータ（ＡＤＣ）と
を備える装置。
【請求項１４】
前記第１クロック信号は、前記周波数シンセサイザにおけるフラクショナルの分周比の使用に起因する突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有し、
前記第２クロック信号は、前記ＰＬＬにおける整数の分周比の使用による低減されたスプリアスを有する、請求項１３の装置。
【請求項１５】
入力無線周波数（ＲＦ）信号を受信して増幅し、増幅されたＲＦ信号を供給する低ノイズ増幅器（ＬＮＡ）と、
前記増幅されたＲＦ信号を処理して、アナログベースバンド信号を前記ＡＤＣに供給する受信機回路と
を更に備える請求項１３の装置。
【請求項１６】
前記ＰＬＬは、前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅を有する、請求項１３の装置。
【請求項１７】
突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信することと、
前記第１クロック信号に基づいて、低減されたスプリアスを有する第２クロック信号を生成することと、
デジタルサンプルを得るために、前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化することと
を備える方法。
【請求項１８】
参照信号、並びに前記第１クロック信号の第１周波数と前記参照信号の第２周波数との間の非整数の分周比に基づいて、前記第１クロック信号を生成すること、を更に備える請求項１７の方法。
【請求項１９】
前記第１クロック信号を受信することは、第１集積回路上のフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）から第１クロック信号を受信すること、を備え、
前記第２クロック信号を生成することは、第２集積回路上の位相ロックループ（ＰＬＬ）で前記第２クロック信号を生成すること、を備える請求項１７の方法。
【請求項２０】
前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅で前記ＰＬＬを動作させること、を更に備える請求項１９の方法。
【請求項２１】
突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信する手段と、
前記第１クロック信号に基づいて、低減されたスプリアスを有する第２クロック信号を生成する手段と、
デジタルサンプルを得るために、前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化する手段と
を備える装置。
【請求項２２】
参照信号、並びに前記第１クロック信号の第１周波数と前記参照信号の第２周波数との間の非整数の分周比に基づいて、前記第１クロック信号を生成する手段、を更に備える請求項２１の装置。
【請求項２３】
前記第１クロック信号を受信する手段は、第１集積回路上のフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）から第１クロック信号を受信する手段、を備え、
前記第２クロック信号を生成する手段は、第２集積回路上の位相ロックループ（ＰＬＬ）で前記第２クロック信号を生成する手段、を備える請求項２１の装置。
【請求項２４】
前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅で前記ＰＬＬを動作させる手段、を更に備える請求項２３の装置。
【請求項２５】
少なくとも１つのコンピュータに対して、突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信させるためのコードと、
前記少なくとも１つのコンピュータに対して、前記第１クロック信号に基づいて、低減されたスプリアスを有する第２クロック信号を生成させるためのコードと、
前記少なくとも１つのコンピュータに対して、デジタルサンプルを得るためにアナログベースバンド信号をデジタル化するため、アナログ／デジタルコンバータに前記第２クロック信号を供給させるためのコードと
を備えるコンピュータ読み取り可能な媒体、を備えるコンピュータプログラム製品。
【請求項１】
突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信し、低減されたスプリアスを有する第２クロック信号を供給する位相ロックループ（ＰＬＬ）と、
前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化し、デジタルサンプルを供給するアナログ／デジタルコンバータ（ＡＤＣ）と
を備える集積回路。
【請求項２】
前記第１クロック信号は、前記集積回路外部のフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）によって生成され、
前記第１クロック信号における前記突発的周波数ジャンプは、前記周波数シンセサイザにおけるフラクショナル分周比（fractional divider ratio）の使用に起因する、請求項１の集積回路。
【請求項３】
参照信号を受信するフラクショナルＮの周波数シンセサイザを更に備え、
前記周波数シンセサイザは、該周波数シンセサイザにおけるフラクショナル分周比の使用による突発的周波数ジャンプを有する前記第１クロック信号を供給する、請求項１の集積回路。
【請求項４】
前記第２クロック信号は、整数の分周比に基づいて前記ＰＬＬによって生成される、請求項１の集積回路。
【請求項５】
入力無線周波数（ＲＦ）信号を受信して増幅し、増幅されたＲＦ信号を供給する低ノイズ増幅器（ＬＮＡ）と、
前記増幅されたＲＦ信号を処理して、アナログベースバンド信号を前記ＡＤＣに供給する受信機回路と
を更に備える請求項１の集積回路。
【請求項６】
前記ＰＬＬは、
前記第１クロック信号及びフィードバック信号を受信し、前記第１クロック信号と前記フィードバック信号との間の位相誤差（phase error）を示す第１及び第２検出器出力信号を供給する位相−周波数検出器と、
前記第１及び第２検出器出力信号を受信して、電流信号を供給するチャージポンプと、
前記電流信号をフィルタリングして、制御信号を供給するループフィルタと、
前記制御信号を受信して、該制御信号によって決定される周波数を有する発振器信号を供給する電圧制御発振器（ＶＣＯ）と
を備える請求項１の集積回路。
【請求項７】
前記ＰＬＬは、前記発振器信号を整数の分周比で周波数分割し、前記第２クロック信号を得るために使用される分周器出力信号を供給する分周器を更に備える、請求項６の集積回路。
【請求項８】
前記ＰＬＬは、前記分周器出力信号を受信して、プログラマブルな遅延によって遅延させ、前記フィードバック信号を供給するプログラマブルな遅延ユニットを更に備える、請求項７の集積回路。
【請求項９】
前記ＰＬＬは、ループに結合された複数の遅延セルを備える電圧制御発振器（ＶＣＯ）を備え、
各遅延セルは、前記ＰＬＬからの制御信号によって決定される可変の遅延を有する、請求項１の集積回路。
【請求項１０】
前記ＰＬＬは、前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅を有する、請求項２の集積回路。
【請求項１１】
前記第１及び第２クロック信号は同じ周波数を有する、請求項１の集積回路。
【請求項１２】
前記第１クロック信号は、前記第２クロック信号の第２周波数に整数比で関連づけられた第１周波数を有する、請求項１の集積回路。
【請求項１３】
第１クロック信号を供給するフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）を備える第１集積回路と、
前記第１集積回路に結合された第２集積回路と
を備え、前記第２集積回路は、
前記第１クロック信号を受信して、第２クロック信号を供給する位相ロックループ（ＰＬＬ）と、
前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化し、デジタルサンプルを供給するアナログ／デジタルコンバータ（ＡＤＣ）と
を備える装置。
【請求項１４】
前記第１クロック信号は、前記周波数シンセサイザにおけるフラクショナルの分周比の使用に起因する突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有し、
前記第２クロック信号は、前記ＰＬＬにおける整数の分周比の使用による低減されたスプリアスを有する、請求項１３の装置。
【請求項１５】
入力無線周波数（ＲＦ）信号を受信して増幅し、増幅されたＲＦ信号を供給する低ノイズ増幅器（ＬＮＡ）と、
前記増幅されたＲＦ信号を処理して、アナログベースバンド信号を前記ＡＤＣに供給する受信機回路と
を更に備える請求項１３の装置。
【請求項１６】
前記ＰＬＬは、前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅を有する、請求項１３の装置。
【請求項１７】
突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信することと、
前記第１クロック信号に基づいて、低減されたスプリアスを有する第２クロック信号を生成することと、
デジタルサンプルを得るために、前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化することと
を備える方法。
【請求項１８】
参照信号、並びに前記第１クロック信号の第１周波数と前記参照信号の第２周波数との間の非整数の分周比に基づいて、前記第１クロック信号を生成すること、を更に備える請求項１７の方法。
【請求項１９】
前記第１クロック信号を受信することは、第１集積回路上のフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）から第１クロック信号を受信すること、を備え、
前記第２クロック信号を生成することは、第２集積回路上の位相ロックループ（ＰＬＬ）で前記第２クロック信号を生成すること、を備える請求項１７の方法。
【請求項２０】
前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅で前記ＰＬＬを動作させること、を更に備える請求項１９の方法。
【請求項２１】
突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信する手段と、
前記第１クロック信号に基づいて、低減されたスプリアスを有する第２クロック信号を生成する手段と、
デジタルサンプルを得るために、前記第２クロック信号に基づいてアナログベースバンド信号をデジタル化する手段と
を備える装置。
【請求項２２】
参照信号、並びに前記第１クロック信号の第１周波数と前記参照信号の第２周波数との間の非整数の分周比に基づいて、前記第１クロック信号を生成する手段、を更に備える請求項２１の装置。
【請求項２３】
前記第１クロック信号を受信する手段は、第１集積回路上のフラクショナルＮの周波数シンセサイザ（fractional-N frequency synthesizer）から第１クロック信号を受信する手段、を備え、
前記第２クロック信号を生成する手段は、第２集積回路上の位相ロックループ（ＰＬＬ）で前記第２クロック信号を生成する手段、を備える請求項２１の装置。
【請求項２４】
前記フラクショナルＮの周波数シンセサイザの閉ループバンド幅よりも少なくとも２の因数だけ小さい閉ループバンド幅で前記ＰＬＬを動作させる手段、を更に備える請求項２３の装置。
【請求項２５】
少なくとも１つのコンピュータに対して、突発的周波数ジャンプ（abrupt frequency jump）によるスプリアス（spurs）を有する第１クロック信号を受信させるためのコードと、
前記少なくとも１つのコンピュータに対して、前記第１クロック信号に基づいて、低減されたスプリアスを有する第２クロック信号を生成させるためのコードと、
前記少なくとも１つのコンピュータに対して、デジタルサンプルを得るためにアナログベースバンド信号をデジタル化するため、アナログ／デジタルコンバータに前記第２クロック信号を供給させるためのコードと
を備えるコンピュータ読み取り可能な媒体、を備えるコンピュータプログラム製品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９】
【公表番号】特表２０１２−５０５６０９（Ｐ２０１２−５０５６０９Ａ）
【公表日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１１−５３１１８３（Ｐ２０１１−５３１１８３）
【出願日】平成２１年１０月８日（２００９．１０．８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６００６２
【国際公開番号】ＷＯ２０１０／０４２７６３
【国際公開日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願日】平成２１年１０月８日（２００９．１０．８）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０６００６２
【国際公開番号】ＷＯ２０１０／０４２７６３
【国際公開日】平成２２年４月１５日（２０１０．４．１５）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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