送受信装置およびその動作方法
【課題】半導体チップ面積を低減して再生データと再生クロックの生成の誤動作の可能性を軽減する。
【解決手段】送受信装置７は、クロックデータリカバリ回路１１、デシリアライザ１５、シリアライザ１４、ＰＬＬ回路１３、周波数検出器１２を具備する。クロックデータリカバリ回路１１は受信信号ＲＸとＰＬＬ回路１３から生成されるクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡを抽出する。デシリアライザ１５はＣＬＫとＤＡＴＡからパラレル受信データＤＴを生成し、シリアライザ１４はパラレル送信データＤＲとＴＸＣＬＫからシリアル送信信号ＴＸを生成する。検出器１２は受信信号ＲＸとクロック信号ＴＸＣＬＫの周波数の差を検出して周波数制御信号ＦＣＳを生成して、信号ＦＣＳに応答して周波数の記差を低減するように、ＰＬＬ回路１３はＴＸＣＬＫの周期を制御する。
【解決手段】送受信装置７は、クロックデータリカバリ回路１１、デシリアライザ１５、シリアライザ１４、ＰＬＬ回路１３、周波数検出器１２を具備する。クロックデータリカバリ回路１１は受信信号ＲＸとＰＬＬ回路１３から生成されるクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡを抽出する。デシリアライザ１５はＣＬＫとＤＡＴＡからパラレル受信データＤＴを生成し、シリアライザ１４はパラレル送信データＤＲとＴＸＣＬＫからシリアル送信信号ＴＸを生成する。検出器１２は受信信号ＲＸとクロック信号ＴＸＣＬＫの周波数の差を検出して周波数制御信号ＦＣＳを生成して、信号ＦＣＳに応答して周波数の記差を低減するように、ＰＬＬ回路１３はＴＸＣＬＫの周期を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送受信装置およびその動作方法に関し、特に半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
一般に、ホストとの双方向通信を実現するデバイス、例えば半導体集積回路では、ホストとデバイスとの間の双方向通信信号の周波数が規格により規定されており、通信信号が規定外の周波数になると通信を確立できなくなる。そのために、通信信号が規定内の周波数になるように調整する技術が知られている。
【０００３】
下記特許文献１には、受信装置の周波数制御情報処理部から出力される周波数制御情報を送信装置に送出して、送信装置の周波数制御部は周波数制御情報に基づき送信装置の基本クロックの周波数を制御することによって、送信装置の基本クロックの周波数と受信装置のローカルクロックの周波数を同期することが記載されている。また、下記特許文献２には、受信データから受信クロックを再生するとともに受信クロックに送信クロックを同期させるため、電圧制御発振器の出力を可変分周器で分周した出力とエッジ検出器で受信データから得たエッジ検出タイミングとの位相差により可変分周器の分周比を制御するデジタルＰＬＬ(Phase Locked Loop)回路を使用することが記載されている。更に、下記特許文献３には、ホストからの受信信号とホストへの送信信号の周波数差を周波数誤差検出器によって検出して、送信信号の周波数を受信信号の周波数と合致させることが記載されている。
【０００４】
一方、下記非特許文献１には光通信システムで使用されるデータリカバリー回路が記載され、このデータリカバリー回路は位相比較器(ＰＣ)、アップダウン決定回路(ＤＣ)、サイクリッククロックフェーズポインタ(ＣＰＰ)、クロック補間器(ＣＩ)、クロックセレクタ(ＣＳ)によって構成されている。２相内部クロック信号はクロック補間器(ＣＩ)によって多相クロック信号に変換され、ポインタ(ＣＰＰ)の出力信号に応答してクロックセレクタ(ＣＳ)によって多相クロック信号から選択クロック信号が選択される。選択クロック信号と光通信システムの伝送入力信号は、位相比較器(ＰＣ)の３個のフリップフロップのトリガ入力端子とデータ入力端子とにそれぞれ供給され、３個のフリップフロップの出力信号は位相比較器(ＰＣ)の２個の排他的ＯＲ回路の入力端子に供給される。また、一方の排他的ＯＲ回路の出力信号と他方の排他的ＯＲ回路の出力信号はそれぞれアップリクエストとダウンリクエストとしてアップダウン決定回路(ＤＣ)の入力端子に供給され、アップダウン決定回路(ＤＣ)のインクリメント制御信号とディクリメント制御信号はサイクリッククロックフェーズポインタ(ＣＰＰ)に供給される。このデータリカバリー回路によって伝送入力信号のデータエッジのタイミングが選択クロック信号のタイミングの略中央に位置するように制御され、低ビットエラーレートでデータの回復(リカバリー)が可能とされるものである。
【０００５】
さらに、下記非特許文献２には、ΣΔ変調器の出力により分周器の２つの分周比の間をトグルするフラクショナルＰＬＬ回路によって、シリアルＡＴＡインターフェースのためのスプレッドスペトクラムクロック発生器(ＳＳＣＧ：Spread Spectrum Clock Generator)を構成することが記載されている。また下記非特許文献２では、ΣΔ変調器の出力により多重係数分周器(ＤＭＤ：Dual Modulus Divider)の２つの分周比(７３／７５)の間をトグルするものである。このように、スプレッドスペトクラムクロック発生器(ＳＳＣＧ)は、電子機器におけるＥＭＩのような不要輻射を軽減するため、クロック信号を周波数変調してクロックの基本波と高調波のピーク電力を低減するものである。トータルエネルギーは同一であるが、クロック信号の振幅と信号エッジの波形とを保ったままクロック信号が広周波数帯域にわたり拡散される(spread)ので、ピークエネルギーを低減することができる。分周比が整数のみの一般的なＰＬＬ回路ではロックド・ループの周波数解像度は基準周波数ｆREFとなるので、精密な周波数解像度は小さな基準周波数ｆREFを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、ＰＬＬ回路の電圧制御発振器(ＶＣＯ)の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。それに対して、フラクショナルＰＬＬ回路を使用するフラクショナルシンセサイザは、基準周波数ｆREFよりも精密な周波数解像度を持つために開発され、フラクショナル−Ｎ分周器では分周比は周期的に整数Ｎから整数Ｎ＋１に変更されて、結果的に平均分周比はＮよりも(Ｎ＋１)分周のデューティー比分増加する。尚、ＥＭＩはElectromagnetic Interferenceの略であり、ＡＴＡはAdvanced Technology Attachmentの略である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２３０７５０号 公報
【特許文献２】特開平８−３３５９３２号 公報
【特許文献３】特開２００７−１３５１８９号 公報
【非特許文献】
【０００７】
【非特許文献１】Ｙｏｓｈｉｏ Ｍｉｋｉ ｅｔ ａｌ， “Ａ ５０−ｍＷ／ｃｈ ２．５−Ｇｂ／ｓ／ｃｈ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ ｆｏｒ ｔｈｅ ＳＦＩ−５ Ｉｎｔｅｒｆａｃｅ Ｗｉｔｈ Ｄｉｇｉｔａｌ Ｅｙｅ−Ｔｒａｃｋｉｎｇ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９， ＮＯ．４， ＡＰＲＩＬ ２００４， ＰＰ．６１３−６２１．
【非特許文献２】Ｗｅｉ−Ｔａ Ｃｈｅｎ ｅｔ ａｌ． “Ａ Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＳＡＴＡ−ＩＩ”， ２００５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，２３−２６ Ｍａｙ ２００５， ＰＰ．２６４３−２６４６．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＨＤＤ(Hard Disk Drive)／ＣＤ(Compact Disk)／ＤＶＤ(Digital Versatile Disk)／ＢＤ(Blue-ray Disc)等の記録媒体を使用する半導体集積回路等のデバイスの開発では、汎用性が求められるので種々のホストとの接続可能性が要求される。また、このような汎用性が要求される半導体集積回路では、市場に安価に提供することが必須の課題となっている。このために、小さなチップ面積で、半導体集積回路を量産することが要求される。
【０００９】
本発明者等は本発明に先立って、種々のホストとの接続可能なＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等の記録媒体を使用する半導体集積回路等のデバイスの研究・開発に従事した。
【００１０】
このデバイスの研究・開発においては、ホストとの接続において不要輻射を軽減するためスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースが採用されることになった。
【００１１】
またこのデバイスの研究・開発では、スプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースによってホストからの受信信号のクロック信号周波数が拡散された状態で拡散クロックと送信信号とを高精度で再生するために、上記非特許文献１に記載のデータリカバリー回路の採用が検討された。
【００１２】
図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【００１３】
以下に、図１に示すデバイスを構成する半導体集積回路７を、詳細に説明する。
【００１４】
一般に、光ディスク装置やハードディスク装置等の記憶メディア(周辺装置)をパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルＡＴＡ型インターフェースユニットがある。シリアルＡＴＡを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウエアのもとで、コンピュータに接続されることができる。図１に示したデバイスでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルＡＴＡＰＩで接続される。尚、ＡＴＡＰＩは、Advanced Technology Attachment Peripheral Interfaceの略である。
【００１５】
図１に示した光ディスク装置は、光ディスク５、光ピックアップ６、半導体集積回路７、水晶発振子３によって構成され、ホストコンピュータ(ＨＯＳＴ)２とシリアルＡＴＡＰＩ方式で接続されている。
【００１６】
光ピックアップ６は、光ディスク５に光ビームを照射してデータの読み出し、書き込みを行なう。半導体集積回路７は、光ピックアップ６のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)８と、記録再生ユニット８のデータをホストコンピュータ(ＨＯＳＴ)２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)１とを含んでいる。
【００１７】
インターフェースユニット(ＡＴＡＰＩ)１は、シリアライザ(ＳＥＲ)１４、第１のＰＬＬ回路１６、第２のＰＬＬ回路(ＰＬＬ)１３、デシリアライザ(ＤＥＳ)１５、クロックデータリカバリ回路(ＣＤＲ)１１から構成される。
【００１８】
周辺装置としての光ディスクからのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データを第２のＰＬＬ回路(ＰＬＬ)１３から供給されるクロックに同期したシリアル送信信号に変換して、ホストコンピュータ２に出力する。すなわち、光ディスク５のデータ読み出しの処理では、インターフェースユニット(ＡＴＡＰＩ)１のシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からパラレル送信データを第２のＰＬＬ回路(ＰＬＬ)１３から供給されるクロックＣＬＫ２に同期したシリアル送信信号ＴＸに変換してホストコンピュータ２に出力する。その際、第２のＰＬＬ回路(ＰＬＬ)１３は上記非特許文献２に記載のようなΣΔ変調器を含むフラクショナルＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成しているので、シリアル送信信号ＴＸによる不要輻射を軽減することが可能となる。
【００１９】
一方、周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータリカバリ回路(ＣＤＲ)１１は、ホストコンピュータ２から受信信号ＲＸを受信して第１のＰＬＬ回路１６から供給されるクロックＣＬＫ１に応答してシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５はシリアル再生データと再生クロックとからパラレル受信データを生成して、光ディスクへのデータ書き込みの処理が実行される。すなわち、光ディスク５へのデータ書き込みの処理では、インターフェースユニット(ＡＴＡＰＩ)１のクロックデータリカバリ回路(ＣＤＲ)１１は、ホストコンピュータ２から受信信号ＲＸを受信して第１のＰＬＬ回路１６から供給されるクロックＣＬＫ１に応答してシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。デシリアライザ(ＤＥＳ)１５はシリアル再生データＤＡＴＡと再生クロックＣＬＫとからパラレル受信データを生成して記録再生ユニット８に出力して、光ディスク５へのデータ書き込みの処理が実行される。クロックデータリカバリ回路(ＣＤＲ)１１から再生される再生クロックＣＬＫは、基準周波数信号として第１のＰＬＬ回路１６の入力端子に供給されている。その結果、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってホストコンピュータ２からの受信信号ＲＸのクロック信号周波数と再生クロックＣＬＫの周波数との変化に追従して、第１のＰＬＬ回路１６から生成されるクロックＣＬＫ１の周波数が変化することができる。従って、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってクロック周波数が変化するような状態でも、インターフェースユニット(ＡＴＡＰＩ)１のクロックデータリカバリ回路(ＣＤＲ)１１はシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成することが可能である。
【００２０】
しかし、本発明者等は図１に示す半導体集積回路７は第１のＰＬＬ回路１６と第２のＰＬＬ回路(ＰＬＬ)１３とを含むので、半導体チップ面積が大きくなると言う問題を明らかとした。特に、ＰＬＬ回路に含まれるループフィルタ(ＬＰ：Loop Filter)はチップ占有面積の大きな容量素子と抵抗素子とを含むものであり、ＰＬＬ回路に含まれる電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)は多段のＣＭＯＳインバータ・チェインを含むものであるために、図１に示す半導体集積回路７はチップ占有面積が大きくなるものである。
【００２１】
従って、本発明者等は図１に示した本発明に先立って本発明者等によって検討された半導体集積回路７の半導体チップ面積を低減するために、第１のＰＬＬ回路１６と第２のＰＬＬ回路(ＰＬＬ)１３とを単一のＰＬＬ回路で共用化することを本発明に先立って検討した。
【００２２】
この共用化では、単一の共用化ＰＬＬ回路が発生するクロックに応答してシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データをシリアル送信データＴＸに変換してホストコンピュータ２に出力する。その際に、シリアル送信データＴＸと単一の共用化ＰＬＬ回路が発生するクロックの周波数の変化は、デバイス側のスプレッドスペクトラムによって決定される。
【００２３】
一方、この共用化では、単一の共用化ＰＬＬ回路が発生するクロックに応答してクロックデータリカバリ回路(ＣＤＲ)１１はホストコンピュータ２から受信信号ＲＸを受信してシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。しかしその際に、受信信号ＲＸと再生クロックＣＬＫの周波数の変化は、ホスト側のスプレッドスペクトラムによって決定される。
【００２４】
一方、シリアルＡＴＡインターフェースでは、ホストとデバイスとの間ではホストからの受信信号ＲＸとデバイスからの送信信号ＴＸとのみが伝送され、その他の信号の伝送が不可能な規格となっている。従って、デバイスでのホストからの受信信号ＲＸの受信用の受信クロックとデバイスでのホストへの送信信号ＴＸの送信用の送信クロックは、非同期の関係となるものである。その結果、上述のような共用化によって、デバイス側のスプレッドスペクトラムによって決定される周波数を有するシリアライザ(ＳＥＲ)１４のクロックの周波数とホスト側のスプレッドスペクトラムによって決定される周波数を有するクロックデータリカバリ回路(ＣＤＲ)１１のクロックの周波数とが、不一致となるものである。従って、その際の周波数の差が顕著となると、クロックデータリカバリ回路(ＣＤＲ)１１でのホストコンピュータ２からの受信信号ＲＸの受信によるシリアル再生データＤＡＴＡと再生クロックＣＬＫの生成で正常な動作が困難となると言う問題が、本発明者等による検討によって明らかとされた。
【００２５】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２６】
従って、本発明の目的とするところは、ホストと接続可能なデバイスを構成する半導体集積回路の半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２８】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２９】
すなわち、本発明の代表的な実施の形態による送受信装置(７)は、クロックデータリカバリ回路(１１)、デシリアライザ(１５)、シリアライザ(１４)、ＰＬＬ回路(１３)、周波数検出器(１２)を具備する。
【００３０】
前記クロックデータリカバリ回路(１１)は受信信号(ＲＸ)と前記ＰＬＬ回路(１３)から生成されるクロック信号(ＴＸＣＬＫ)に応答して、再生クロック(ＣＬＫ)と再生データ(ＤＡＴＡ)を抽出する。
【００３１】
シリアル・パラレル変換器の前記デシリアライザ(１５)は、前記再生クロック(ＣＬＫ)と前記再生データ(ＤＡＴＡ)とからパラレル受信データ(ＤＴ)を生成する。
【００３２】
パラレル・シリアル変換器の前記シリアライザ(１４)は、パラレル送信データ(ＤＲ)と前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)とからシリアル送信信号(ＴＸ)を生成する。
【００３３】
前記周波数検出器(１２)は前記受信信号(ＲＸ)の周波数と前記クロック信号(ＴＸＣＬＫ)の周波数との差を検出して、前記ＰＬＬ回路(１３)に供給される周波数制御信号(ＦＣＳ)を生成する。
【００３４】
前記周波数制御信号(ＦＣＳ)に応答して前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期を制御する(図２、図１２参照)。
【発明の効果】
【００３５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３６】
すなわち、本発明によれば、半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することができる。
【図面の簡単な説明】
【００３７】
【図１】図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【図２】図２は、本発明の実施の形態１による送受信装置を具備した通信システムの構成を示す図である。
【図３】図３は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるクロックデータリカバリ回路(ＣＤＲ)１１の構成を示す図である。
【図４Ａ】図４Ａは、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の動作を説明する図であって、信号間のタイミング関係を示すタイミングチャートである。
【図４Ｂ】図４Ｂは、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の動作を説明する図であって、選択クロック出力信号とジッタ成分との関係を示す図である。
【図５】図５は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【図６】図６は、図５に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【図７】図７は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
【図８】図８は、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる電圧制御発振器(ＶＣＯ)１３４の構成を示す図である。
【図９Ａ】図９Ａは、図８に示した電圧制御発振器(ＶＣＯ)１３４に含まれる電圧電流変換器(ＶＩＣ)１３４１の構成を示す図である。
【図９Ｂ】図９Ｂは、図８に示した電圧制御発振器(ＶＣＯ)１３４に含まれる４段の遅延回路１３４２Ａ、１３４２Ｂ、１３４２Ｃ、１３４２Ｄの各々に相当する遅延回路１３４２の構成を示す図である。
【図１０Ａ】図１０Ａは、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を示す図である。
【図１０Ｂ】図１０Ｂは、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の動作波形を示す図である。
【図１１】図１１は、図２から図１０Ｂに説明した本発明の実施の形態１による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【図１２】図１２は、本発明の実施の形態２による送受信装置を具備した通信システムの構成を示す図である。
【図１３】図１３は、図１２に示した本発明の実施の形態２による送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
【図１４】図１４は、図１２に示した本発明の実施の形態２による送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【図１５】図１５は、図１４に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【図１６】図１６は、図１５に示した周波数誤差検出調整器(ＤＤＣ)１２３の第１と第２の周波数検出器(ＦＤ)１２３１Ａ、Ｂが測定する１相送信クロック信号ＴＸＣＬＫと受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を説明する図である。
【図１７Ａ】図１７Ａは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を示す図である。
【図１７Ｂ】図１７Ｂは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の動作波形を示す図であって、変調周期調整信号ＭＮと分周帰還信号ｆｍと波形信号ＦＷＡＶＥとの関係を示す図である。
【図１７Ｃ】図１７Ｃは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の動作波形を示す図であって、変調度調整信号ＭＴと分周帰還信号ｆｍと波形信号ＦＷＡＶＥとの関係を示す図である。
【図１８】図１８は、図１２から図１７Ｃに説明した本発明の実施の形態２による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【図１９】図１９は、本発明の実施の形態３による半導体集積回路によって構成される送受信装置としてのデバイスを具備した通信システムの構成を示す図である。
【発明を実施するための形態】
【００３８】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３９】
［１］本発明の代表的な実施の形態による送受信装置(７)は、クロックデータリカバリ回路(１１)と、デシリアライザ(１５)と、シリアライザ(１４)と、ＰＬＬ回路(１３)と、周波数検出器(１２)とを具備する。
【００４０】
前記クロックデータリカバリ回路(１１)は受信信号(ＲＸ)と前記ＰＬＬ回路(１３)から生成されるクロック信号(ＴＸＣＬＫ)とに応答して、再生クロック(ＣＬＫ)と再生データ(ＤＡＴＡ)とを抽出するものである。
【００４１】
シリアル・パラレル変換器としての前記デシリアライザ(１５)は、前記再生クロック(ＣＬＫ)と前記再生データ(ＤＡＴＡ)とからパラレル受信データ(ＤＴ)を生成するものである。
【００４２】
パラレル・シリアル変換器としての前記シリアライザ(１４)は、パラレル送信データ(ＤＲ)を前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)とからシリアル送信信号(ＴＸ)を生成するものである。
【００４３】
前記周波数検出器(１２)は前記受信信号(ＲＸ)の周波数と前記クロック信号(ＴＸＣＬＫ)の周波数との差を検出することによって、前記ＰＬＬ回路(１３)に供給される周波数制御信号(ＦＣＳ)を生成するものである。
【００４４】
前記周波数制御信号(ＦＣＳ)に応答して前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期を制御することを特徴とするものである(図２、図１２参照)。
【００４５】
前記実施の形態によれば、半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することができる。
【００４６】
好適な実施の形態による送受信装置(７)では、前記ＰＬＬ回路(１３)は、波形生成器(１３８)と、ΔΣ変調器(１３７)と、可変分周器(１３６)とを含む。
【００４７】
前記波形生成器(１３８)から生成される波形信号(ＦＷＡＶＥ)に応答して前記ΔΣ変調器(１３７)が前記可変分周器(１３６)の平均分周数(Ｎ)を少数点以下の値に制御することによって、前記ＰＬＬ回路(１３)はスプレッドスペクトラムクロック発生器(ＳＳＣＧ)を構成するものである(図７、図１３参照)。
【００４８】
前記好適な実施の形態によれば、シリアル送信信号(ＴＸ)の生成に際して不要輻射を低減することが可能となる。
【００４９】
より好適な実施の形態による送受信装置(７)では、前記周波数検出器(１２)から生成される前記周波数制御信号(ＦＣＳ)が前記ＰＬＬ回路(１３)の前記波形生成器(１３８)に供給されることによって、前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)の位相が制御されることを特徴とするものである(図１０Ａ、図１０Ｂ、図１４、図１５参照)。
【００５０】
他の好適な実施の形態による送受信装置(７)では、前記周波数検出器(１２)は前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を検出することによって、前記ＰＬＬ回路(１３)に供給される変調周期調整信号(ＭＮ)と変調度調整信号(ＭＴ)を生成するものである(図１４、図１５参照)。
【００５１】
前記変調周期調整信号(ＭＮ)と前記変調度調整信号(ＭＴ)に応答して、前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期と変調度とを制御することを特徴とするものである(図１７Ａ〜図１７Ｃ参照)。
【００５２】
具体的な実施の形態による送受信装置(７)では、前記クロックデータリカバリ回路(１１)は、位相比較器(１１１)と、積分器(１１２)と、位相選択部(１１３)と、クロック選択部(１１４)とを含む。
【００５３】
前記クロック選択部(１１４)には前記ＰＬＬ回路(１３)から生成される多相の前記クロック信号(ＴＸＣＬＫ０〜７)と前記位相選択部(１１３)から生成されるポインタ値(Ｐ)とが供給され、前記ポインタ値(Ｐ)に応答して前記クロック選択部(１１４)は前記多相の前記クロック信号から複数の選択クロック出力信号(ＣＬＫ０〜２)を生成するものである。
【００５４】
前記位相比較器(１１１)には前記受信信号(ＲＸ)と前記クロック選択部(１１４)から生成される前記複数の選択クロック出力信号(ＣＬＫ０〜２)とが供給され、前記位相比較器(１１１)は前記受信信号(ＲＸ)の位相と前記複数の選択クロック出力信号(ＣＬＫ０〜２)の複数の位相との関係に応答して進相信号(ＥＡＲＬＹ)と遅相信号(ＬＡＴＥ)を生成するものである。
【００５５】
前記積分器(１１２)には前記位相比較器(１１１)から生成される前記進相信号(ＥＡＲＬＹ)と前記遅相信号(ＬＡＴＥ)とが供給され、前記積分器(１１２)はアップ信号(ＵＰ)とダウン信号(ＤＮ)を生成するものである。
【００５６】
前記クロック選択部(１１４)には前記積分器(１１２)から生成される前記アップ信号(ＵＰ)と前記ダウン信号(ＤＮ)が供給され、前記クロック選択部(１１４)から生成される前記ポインタ値(Ｐ)の値が設定されることを特徴とするものである(図４Ａ，Ｂ参照)。
【００５７】
他の具体的な実施の形態による送受信装置(７)では、前記クロックデータリカバリ回路(１１)と、前記デシリアライザ(１５)と、前記シリアライザ(１４)と、前記ＰＬＬ回路(１３)と、前記周波数検出器(１２)とは半導体集積回路(１)に構成されたことを特徴とするものである(図２、図１２参照)。
【００５８】
最も具体的な実施の形態による送受信装置(７)では、前記ＰＬＬ回路(１３)の前記波形生成器(１３８)から生成される前記波形信号(ＦＷＡＶＥ)は、三角波形信号であることを特徴とするものである(図１０Ａ、図１０Ｂ、図１７Ａ〜図１７Ｃ参照)。
【００５９】
〔２〕本発明の別の観点の代表的な実施の形態は、クロックデータリカバリ回路(１１)と、デシリアライザ(１５)と、シリアライザ(１４)と、ＰＬＬ回路(１３)と、周波数検出器(１２)とを具備する送受信装置(７)の動作方法である。
【００６０】
前記クロックデータリカバリ回路(１１)は受信信号(ＲＸ)と前記ＰＬＬ回路(１３)から生成されるクロック信号(ＴＸＣＬＫ)とに応答して、再生クロック(ＣＬＫ)と再生データ(ＤＡＴＡ)とを抽出するものである。
【００６１】
シリアル・パラレル変換器としての前記デシリアライザ(１５)は、前記再生クロック(ＣＬＫ)と前記再生データ(ＤＡＴＡ)とからパラレル受信データ(ＤＴ)を生成するものである。
【００６２】
パラレル・シリアル変換器としての前記シリアライザ(１４)は、パラレル送信データ(ＤＲ)と前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)とからシリアル送信信号(ＴＸ)を生成するものである。
【００６３】
前記周波数検出器(１２)は前記受信信号(ＲＸ)の周波数と前記クロック信号(ＴＸＣＬＫ)の周波数との差を検出することによって、前記ＰＬＬ回路(１３)に供給される周波数制御信号(ＦＣＳ)を生成するものである。
【００６４】
前記周波数制御信号(ＦＣＳ)に応答して前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期を制御することを特徴とするものである(図２、図１２参照)。
【００６５】
前記実施の形態によれば、半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することができる。
【００６６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６７】
［実施の形態１］
《通信システム》
図２は、本発明の実施の形態１による送受信装置を具備した通信システムの構成を示す図である。
図２に示す通信システムは、デバイス１とホスト２によって構成され、デバイス１は送受信機能を有する送受信装置として構成される一方、ホスト２も送受信機能を有する送受信装置として構成され、デバイス１とホスト２との間の双方向通信が可能とされている。すなわち、図２に示す通信システムでは、ホスト２はデバイス１に受信信号ＲＸを出力して、デバイス１からの送信信号ＴＸを受信するものであり、デバイス１はホスト２からの受信信号ＲＸを受信して受信データＤＴを出力して、送信データＤＲを受信してホスト２に送信信号ＴＸを送信する。
【００６８】
図２に示す通信システムに含まれるデバイス１は図１に示すインターフェースユニット(ＡＴＡＰＩ)１に対応するものであって、デバイス１からの送信データＤＲは図１に示す記録再生ユニット８とピックアップ６を介してＨＤＤ等の記録媒体５に書き込まれる。一方、記録媒体５の書き込みデータは、ピックアップ６と記録再生ユニット８とを介して読み出され、送信データＤＲとしてデバイス１に送信されるものである。また、デバイス１には基準信号Ｆrefを供給する基準信号生成源３が接続され、図２には図示されていないがホスト２にも別の基準信号を供給する別の基準信号生成源が接続されている。
【００６９】
図２に示すデバイス１は、半導体集積回路によって構成された送受信装置であり、図１に示したインターフェースユニット(ＡＴＡＰＩ)１と同様にクロックデータリカバリ回路(ＣＤＲ)１１、シリアライザ(ＳＥＲ)１４、デシリアライザ(ＤＥＳ)１５を含んでいる。図１に示したインターフェースユニット(ＡＴＡＰＩ)１に含まれた第１のＰＬＬ回路１６と第２のＰＬＬ回路(ＰＬＬ)１３とは、図２に示したデバイス１では単一のＰＬＬ回路(ＰＬＬ)１３で共用化されている。また、特に図２に示したデバイス１には、図１のインターフェースユニット(ＡＴＡＰＩ)１に含まれていない周波数誤差検出器(ＣＮＴ)１２が追加されている。
【００７０】
クロックデータリカバリ回路(ＣＤＲ)１１は、上記非特許文献１に記載のデータリカバリ回路と略同様にデバイス１によって受信されたホスト２からの受信信号ＲＸとＰＬＬ回路(ＰＬＬ)１３から生成される８相のクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡとを抽出してデシリアライザ(ＤＥＳ)１５に出力する。するとシリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５はシリアル再生データＤＡＴＡと再生クロックＣＬＫとからパラレル受信データＤＴを生成して、記録媒体５へのデータ書き込みの処理が実行される。
【００７１】
記録媒体５からのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データＤＲをＰＬＬ回路(ＰＬＬ)１３から供給される１相のクロック信号ＴＸＣＬＫに同期したシリアル送信信号ＴＸに変換して、ホスト２に出力する。その際に、ＰＬＬ回路(ＰＬＬ)１３は上記非特許文献２に記載のようなΣΔ変調器を含むフラクショナルＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成しているので、シリアル送信信号ＴＸによる不要輻射を軽減することが可能となる。
【００７２】
周波数誤差検出器(ＣＮＴ)１２には、ホスト２からの受信信号ＲＸとクロックデータリカバリ回路(ＣＤＲ)１１からの再生データＤＡＴＡと基準信号生成源３からの基準信号ＦrefとＰＬＬ回路(ＰＬＬ)１３からの１相の送信クロックＴＸＣＬＫが供給される。従って、周波数誤差検出器(ＣＮＴ)１２が受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との大きな差を検出した場合には、周波数誤差検出器(ＣＮＴ)１２は周波数制御信号ＦＣＳをＰＬＬ回路(ＰＬＬ)１３に出力する。するとＰＬＬ回路(ＰＬＬ)１３は、この周波数制御信号ＦＣＳに応答してクロックデータリカバリ回路(ＣＤＲ)１１に供給される８相のクロック信号ＴＸＣＬＫの周期を制御して受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との差を縮小するように、動作するものである。
【００７３】
以下に、図２に示す通信システムに含まれるクロックデータリカバリ回路(ＣＤＲ)１１、周波数誤差検出器(ＣＮＴ)１２、ＰＬＬ回路(ＰＬＬ)１３等の内部回路の構成と動作とを説明する。
【００７４】
《クロックデータリカバリ回路の構成》
図３は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるクロックデータリカバリ回路(ＣＤＲ)１１の構成を示す図である。
【００７５】
図３に示すクロックデータリカバリ回路(ＣＤＲ)１１の基本的な構成は、上記非特許文献１に記載されたデータリカバリ回路と類似したものである。図３に示すクロックデータリカバリ回路(ＣＤＲ)１１は、位相比較器(ＰＤ)１１１、積分器(ＩＮＴ＿ＣＩＲ)１１２、位相選択部(Phase_Sel)１１３、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４、インバータ１１５を含んでいる。
【００７６】
位相比較器(ＰＤ)１１１の３個のフリップフロップ１１１１Ａ、１１１１Ｂ、１１１１Ｃのデータ入力端子にはホスト２から出力された受信信号ＲＸが共通に供給される一方、３個のフリップフロップ１１１１Ａ、１１１１Ｂ、１１１１Ｃのトリガ入力端子にはクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力された３個の選択クロック出力信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２がそれぞれ供給される。位相比較器(ＰＤ)１１１の第１のフリップフロップ１１１１Ａの出力信号と第２のフリップフロップ１１１１Ｂの出力信号とは第１の排他的ＯＲ回路１１１２Ａの入力端子に供給される一方、位相比較器(ＰＤ)１１１の第２のフリップフロップ１１１１Ｂの出力信号と３番目のフリップフロップ１１１１Ｃの出力信号とは第２の排他的ＯＲ回路１１１２Ｂの入力端子に供給される。
【００７７】
位相比較器(ＰＤ)１１１の第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＡＲＬＹと第２の排他的ＯＲ回路１１１２Ｂの出力信号ＬＡＴＥは積分器(ＩＮＴ＿ＣＩＲ)１１２のデータ入力端子に供給される一方、入力端子にクロック選択部(ＣＬＫ＿ＳＥＬ)１１４からの第２の選択クロック出力信号ＣＬＫ１が供給されたインバータ１１５の出力信号が積分器(ＩＮＴ＿ＣＩＲ)１１２のトリガ入力端子に供給される。
【００７８】
積分器(ＩＮＴ＿ＣＩＲ)１１２のアップ出力信号ＵＰとダウン出力信号ＤＮとは位相選択部(Phase_Sel)１１３の入力端子に供給され、位相選択部(Phase_Sel)１１３のポインタ出力信号Ｐはクロック選択部(ＣＬＫ＿ＳＥＬ)１１４の選択入力端子に供給され、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４の８個のデータ入力端子にはＰＬＬ回路(ＰＬＬ)１３から生成される８相のクロック信号ＴＸＣＬＫ０、ＴＸＣＬＫ１、ＴＸＣＬＫ２、ＴＸＣＬＫ３、ＴＸＣＬＫ４、ＴＸＣＬＫ５、ＴＸＣＬＫ６、ＴＸＣＬＫ７が供給される。クロック選択部(ＣＬＫ＿ＳＥＬ)１１４の選択入力端子に供給されるポインタ出力信号Ｐの値に従って、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から３個のクロック信号が、第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４によって生成される。
【００７９】
図３に示したクロックデータリカバリ回路(ＣＤＲ)１１では、第２のフリップフロップ１１１１Ｂの出力端子から生成される出力信号は再生データＤＡＴＡとしてデシリアライザ(ＤＥＳ)１５と周波数誤差検出器(ＣＮＴ)１２に出力される一方、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４から生成される第２の選択クロック出力信号ＣＬＫ１は再生クロックＣＬＫとしてデシリアライザ(ＤＥＳ)１５に出力される。
【００８０】
《クロックデータリカバリ回路の動作》
図４Ａ、図４Ｂは、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の動作を説明する図である。図４Ａは信号間のタイミング関係を示すタイミングチャートであり、図４Ｂは選択クロック出力信号とジッタ成分との関係を示す図である。
【００８１】
図４Ａの上部には、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４の８個のデータ入力端子に供給されるＰＬＬ回路(ＰＬＬ)１３から生成される８相のクロック信号ＴＸＣＬＫ０、ＴＸＣＬＫ１、ＴＸＣＬＫ２、ＴＸＣＬＫ３、ＴＸＣＬＫ４、ＴＸＣＬＫ５、ＴＸＣＬＫ６、ＴＸＣＬＫ７が示されている。
【００８２】
図４Ａの中央部には、ホスト２からの受信信号ＲＸとクロック選択部(ＣＬＫ＿ＳＥＬ)１１４によって生成される第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２が示されている。この例では、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第３のクロック信号ＴＸＣＬＫ２、第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力されている。また、この例では、ホスト２からの受信信号ＲＸの立ち上りエッジは、第１の選択クロック出力信号ＣＬＫ０の立ち上りエッジと第２の選択クロック出力信号ＣＬＫ１の立ち上りエッジとの間のタイミングとなっている。
【００８３】
図４Ａの下部には、位相比較器(ＰＤ)１１１の３個のフリップフロップ１１１１Ａ、１１１１Ｂ、１１１１Ｃの出力信号Ｑ１１１１Ａ、Ｑ１１１１Ｂ、Ｑ１１１１Ｃと位相比較器(ＰＤ)１１１の排他的ＯＲ回路１１１２Ａ、１１１２Ｂの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)、ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)とインバータ１１５の出力信号としての第２の選択クロック出力信号ＣＬＫ１の反転信号／ＣＬＫ１とが示されている。図３のクロックデータリカバリ回路(ＣＤＲ)１１の積分器(ＩＮＴ＿ＣＩＲ)１１２は、反転信号／ＣＬＫ１の立ち上りエッジで排他的ＯＲ回路１１１２Ａ、１１１２Ｂの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)、ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)のレベルを順次積算する。
【００８４】
図４Ａの最下部には、第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)の積算値ＥＸ１１１２Ａ´の波形と第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)の積算値ＥＸ１１１２Ｂ´の波形が示されている。
【００８５】
反転信号／ＣＬＫ１の立ち上りエッジのタイミングで、第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)はローレベル(接地電位)であるので、第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)の積算値ＥＸ１１１２Ｂ´もローレベル(接地電位)となる。それに対して第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)はハイレベルであるので、第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)の積算値ＥＸ１１１２Ａ´は、図４Ａの最下部に示すようにステップ状に増大する。
【００８６】
図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の積分器(ＩＮＴ＿ＣＩＲ)１１２は、第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)の積算値ＥＸ１１１２Ａ´のレベルと第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)の積算値ＥＸ１１１２Ｂ´のレベルとの差を検出する。積算値ＥＸ１１１２Ｂ´のレベルと所定値Ｍの加算値よりも積算値ＥＸ１１１２Ａ´のレベルが高いレベルとなると、積分器(ＩＮＴ＿ＣＩＲ)１１２はアップ出力信号ＵＰを生成する。積算値ＥＸ１１１２Ａ´のレベルと所定値Ｍの加算値よりも積算値ＥＸ１１１２Ｂ´のレベルが高いレベルとなると、積分器(ＩＮＴ＿ＣＩＲ)１１２はダウン出力信号ＤＮを生成する。
【００８７】
図３に示すクロックデータリカバリ回路(ＣＤＲ)１１では積分器(ＩＮＴ＿ＣＩＲ)１１２から生成されるアップ出力信号ＵＰに応答して位相選択部(Phase_Sel)１１のポインタ値Ｐは、１個増加する。位相選択部(Phase_Sel)１１は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７に対応する８個のポインタφ０、φ１、φ２、φ３、φ４、φ５、φ６、φ７を含む。ポインタの初期値は、８個のポインタφ０〜φ７のいずれかに任意に設定される。アップ出力信号ＵＰに応答してポインタの値は初期値から時計回りでシフトする一方、ダウン出力信号ＤＮに応答してポインタの値は初期値から反時計回りでシフトするものである。
【００８８】
位相選択部(Phase_Sel)１１のポインタ値Ｐが１個増加することに応答して、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４、第６のクロック信号ＴＸＣＬＫ５が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力されるようになる。
【００８９】
図４Ｂの左は積分器(ＩＮＴ＿ＣＩＲ)１１２がアップ出力信号ＵＰを生成する以前の状態ｃａｓｅ１を示したものであり、この状態ｃａｓｅ１ではクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力される第１の選択クロック出力信号ＣＬＫ０が左側のジッタ成分に埋没していることが理解される。このような状態ｃａｓｅ１では、図３に示すクロックデータリカバリ回路(ＣＤＲ)１１は、低ビットエラーレートで再生データＤＡＴＡを回復(リカバリー)することは不可能である。また図４Ｂの左に示した状態ｃａｓｅ１は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第３のクロック信号ＴＸＣＬＫ２、第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力され、ホスト２からの受信信号ＲＸの立ち上りエッジが第１の選択クロック出力信号ＣＬＫ０の立ち上りエッジと第２の選択クロック出力信号ＣＬＫ１の立ち上りエッジの間のタイミングとなっている状態に対応するものである。
【００９０】
図４Ｂの中央は積分器(ＩＮＴ＿ＣＩＲ)１１２がアップ出力信号ＵＰを生成した状態ｃａｓｅ２を示したものであり、この状態ｃａｓｅ２ではクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力される第１の選択クロック出力信号ＣＬＫ０と第３の選択クロック出力信号ＣＬＫ２とがそれぞれ左側のジッタ成分と右側のジッタ成分に埋没していないことが理解される。この状態ｃａｓｅ２で、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１は低ビットエラーレートで再生データＤＡＴＡを回復(リカバリー)することが可能となる。また図４Ｂの中央に示した状態ｃａｓｅ２は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４、第６のクロック信号ＴＸＣＬＫ５が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力され、ホスト２からの受信信号ＲＸの立ち上りエッジが第１の選択クロック出力信号ＣＬＫ０の立ち上りエッジの前のタイミングとなっている状態に対応するものである。
【００９１】
尚、図４Ｂの右は積分器(ＩＮＴ＿ＣＩＲ)１１２がダウン出力信号ＤＮを生成する以前の状態ｃａｓｅ３を示したものであり、この状態ｃａｓｅ３ではクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力される第３の選択クロック出力信号ＣＬＫ２が右側のジッタ成分に埋没していることが理解される。また、このような状態ｃａｓｅ３では、図３に示すクロックデータリカバリ回路(ＣＤＲ)１１は低ビットエラーレートで再生データＤＡＴＡを回復(リカバリー)することは不可能である。また図４Ｂの右に示した状態ｃａｓｅ３は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第６のクロック信号ＴＸＣＬＫ５、第７のクロック信号ＴＸＣＬＫ６、第８のクロック信号ＴＸＣＬＫ７が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力され、ホスト２からの受信信号ＲＸの立ち上りエッジが第２の選択クロック出力信号ＣＬＫ１の立ち上りエッジと第３の選択クロック出力信号ＣＬＫ２の立ち上りエッジとの間のタイミングとなっている状態に対応するものである。この状態ｃａｓｅ３で積分器(ＩＮＴ＿ＣＩＲ)１１２がダウン出力信号ＤＮを生成することによって、図４Ｂの中央の状態ｃａｓｅ２に遷移するものである。
【００９２】
このように図３に示したクロックデータリカバリ回路(ＣＤＲ)１１は、アナログフィルタのように半導体面積の増大を生じるアナログ回路を使用することなく、全てデジタル回路で構成されているためチップ占有面積を削減することが可能となるものである。
【００９３】
《周波数誤差検出器》
図５は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【００９４】
図５に示すように周波数誤差検出器(ＣＮＴ)１２は、信号検出器(ＳＤ)１２１、シーケンサ(ＳＱ)１２２、周波数誤差検出調整器(ＤＤＣ)１２３を含んでいる。
【００９５】
信号検出器(ＳＤ)１２１は、クロックデータリカバリ回路(ＣＤＲ)１１から生成される再生データＤＡＴＡを入力してデータを検出して、検出データをシーケンサ(ＳＱ)１２２に供給する。すなわち、受信信号ＲＸの周波数と送信クロック信号ＴＸＣＬＫの周波数との誤差が顕著となって図３に示したクロックデータリカバリ回路(ＣＤＲ)１１でのシリアル再生データＤＡＴＡと再生クロックＣＬＫの正常な再生が不可能な状態をシーケンサ(ＳＱ)１２２は、信号検出器(ＳＤ)１２１からの検出データの状態から知ることが可能である。例えば、正常な再生が不可能な状態では、信号検出器(ＳＤ)１２１からの検出データのレベルが一定に保持されるものとなる。このような状態となるとシーケンサ(ＳＱ)１２２は、周波数誤差検出シーケンス動作の開始を指示するコマンドであるシーケンス信号ＳＱＳを周波数誤差検出調整器(ＤＤＣ)１２３に出力する。
【００９６】
すると、シーケンス信号ＳＱＳに応答して周波数誤差検出調整器(ＤＤＣ)１２３は、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３からの１相送信クロック信号ＴＸＣＬＫの周波数の誤差を検出する動作を開始する。周波数の誤差が所定の値よりも大きくなると、ハイレベルの周波数制御信号ＦＣＳが周波数誤差検出調整器(ＤＤＣ)１２３から生成される。尚、シーケンサ(ＳＱ)１２２からシーケンス信号ＳＱＳが供給されない状態では、周波数誤差検出調整器(ＤＤＣ)１２３は、周波数の誤差を検出する動作を停止している。
【００９７】
《周波数誤差検出調整器》
図６は、図５に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【００９８】
図６に示すように周波数誤差検出調整器(ＤＤＣ)１２３は、第１周波数検出器(ＦＤ)１２３１Ａと第２周波数検出器(ＦＤ)１２３１Ｂと誤差検出回路(ＤＤ)１２３２を含んでいる。
【００９９】
周波数誤差検出調整器(ＤＤＣ)１２３の第１周波数検出器(ＦＤ)１２３１Ａと第２周波数検出器(ＦＤ)１２３１Ｂの動作は、シーケンサ(ＳＱ)１２２からシーケンス信号ＳＱＳによって開始される。第１周波数検出器(ＦＤ)１２３１Ａは、基準信号生成源３から供給される基準信号Ｆrefによって決定されるカウント時間の間にＰＬＬ回路(ＰＬＬ)１３からの１相送信クロック信号ＴＸＣＬＫのパルスをカウントすることによって送信クロック信号ＴＸＣＬＫの周波数を測定して第１カウント数Ｔを生成する。また、第２周波数検出器(ＦＤ)１２３１Ｂも、基準信号Ｆrefによって決定されるカウント時間の間にホスト２からの受信信号ＲＸのパルスをカウントすることによって受信信号ＲＸの周波数を測定して第２カウント数Ｒを生成する。
【０１００】
誤差検出回路(ＤＤ)１２３２は、第１周波数検出器(ＦＤ)１２３１Ａから供給される第１カウント数Ｔと第２周波数検出器(ＦＤ)１２３１Ｂから供給される第２カウント数Ｒとの差から１相送信クロック信号ＴＸＣＬＫの周波数と受信信号ＲＸの周波数との周波数の誤差を検出する。周波数の誤差が所定の値よりも大きくなると、ハイレベルの周波数制御信号ＦＣＳが周波数誤差検出調整器(ＤＤＣ)１２３の誤差検出回路(ＤＤ)１２３２から生成され、ＰＬＬ回路(ＰＬＬ)１３に供給される。また、ハイレベルの周波数制御信号ＦＣＳのパルス幅は第１カウント数Ｔと第２カウント数Ｒとの差に比例するので、周波数の誤差の増大に比例してハイレベルの周波数制御信号ＦＣＳのパルス幅も増大する。
【０１０１】
《ＰＬＬ回路》
図７は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
【０１０２】
図７に示したようにＰＬＬ回路(ＰＬＬ)１３は、位相周波数比較器(ＰＦＤ)１３１、チャージポンプ(ＣＰ)１３２、ループフィルタ(ＬＦ)１３３、電圧制御発振器(ＶＣＯ)１３４、プリスケーラ(ＰＲＳ)１３５、プログラマブルカウンタ(ＰＧＣ)１３６、波形生成器１３８、ΣΔ変調器１３７を含んでいる。特に、波形生成器１３８から生成される波形信号ＦＷＡＶＥに応答してΣΔ変調器１３７は可変分周器として構成されたプログラマブルカウンタ(ＰＧＣ)１３６の平均分周数Ｎを少数以下の値に精密に制御するので、図７に示すＰＬＬ回路(ＰＬＬ)１３１２は上記非特許文献２に記載と同様にフラクショナルＰＬＬ回路である。
【０１０３】
位相周波数比較器(ＰＦＤ)１３１は、基準信号生成源３の基準信号Ｆrefとプログラマブルカウンタ(ＰＧＣ)１３６からの帰還信号ＦＢの出力信号の位相と周波数とを比較して比較出力信号をチャージポンプ(ＣＰ)１３２に供給する。位相周波数比較器(ＰＦＤ)１３１の比較出力信号に応答してチャージポンプ(ＣＰ)１３２は、ループフィルタ(ＬＦ)１３３に充放電電流を供給することによってループフィルタ(ＬＦ)１３３の出力電圧が決定される。ループフィルタ(ＬＦ)１３３の出力電圧は、周波数制御電圧として電圧制御発振器(ＶＣＯ)１３４に供給される。従って、電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の周波数はループフィルタ(ＬＦ)１３３の出力の周波数制御電圧によって制御される。電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７は図３に示したクロックデータリカバリ回路(ＣＤＲ)１１のクロック選択部(ＣＬＫ＿ＳＥＬ)１１４に供給される一方、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７のうちの1相である１相送信クロック信号ＴＸＣＬＫはプリスケーラ(ＰＲＳ)１３５とプログラマブルカウンタ(ＰＧＣ)１３６によって分周される。この分周によってプログラマブルカウンタ(ＰＧＣ)１３６からの帰還信号ＦＢの出力信号の位相と周波数とが基準信号Ｆrefの位相と周波数と一致するようにＰＬＬ回路(ＰＬＬ)１３が動作するので、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の周波数は分周数と基準信号Ｆrefとの積となる。
【０１０４】
波形生成器１３８から生成される波形信号ＦＷＡＶＥに応答してΣΔ変調器１３７は、可変分周器として構成されたプログラマブルカウンタ(ＰＧＣ)１３６の平均分周数Ｎを少数以下の値に精密に制御する。すなわち、波形生成器１３８は、変調信号としての三角波形信号ＦＷＡＶＥを生成してΣΔ変調器１３７に供給する。波形生成器１３８が三角波形信号ＦＷＡＶＥを生成する際、三角波形信号ＦＷＡＶＥの位相は図５と図６とに示した周波数誤差検出調整器(ＤＤＣ)１２３の誤差検出回路(ＤＤ)１２３２から生成される周波数制御信号ＦＣＳによって制御される。
【０１０５】
《電圧制御発振器》
図８は、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる電圧制御発振器(ＶＣＯ)１３４の構成を示す図である。
【０１０６】
図８に示したように電圧制御発振器(ＶＣＯ)１３４は、電圧電流変換器(ＶＩＣ)１３４１と４段の遅延回路１３４２Ａ、１３４２Ｂ、１３４２Ｃ、１３４２Ｄから構成されている。図７に示したＰＬＬ回路(ＰＬＬ)１３１２のループフィルタ(ＬＦ)１３３の周波数制御出力電圧Ｖcに応答して電圧電流変換器(ＶＩＣ)１３４１はその内部で変換電流を生成して、更に電圧電流変換器(ＶＩＣ)１３４１の内部で変換電流は制御電圧Ｖpに変換される。電圧制御発振器(ＶＣＯ)１３４から生成される制御電圧Ｖpが４段の遅延回路１３４２Ａ〜Ｄに共通に供給されることによって、４段の遅延回路１３４２Ａ〜Ｄの各遅延回路の遅延時間が設定される。制御電圧Ｖpが大きな電圧である場合に、４段の遅延回路１３４２Ａ〜Ｄの各遅延回路の動作電流は大きくなり、各遅延回路の遅延時間が小さくなるので、電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の発振周波数は高くなる。逆に制御電圧Ｖpが小さな電圧である場合に、４段の遅延回路１３４２Ａ〜Ｄの各遅延回路の動作電流は小さくなり、各遅延回路の遅延時間が大きくなるので、電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の発振周波数は低くなる。尚、図８に示した電圧制御発振器(ＶＣＯ)１３４では、１段目の遅延回路１３４２Ａの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第２相クロック信号ＴＸＣＬＫ１と第６相クロック信号ＴＸＣＬＫ５が生成され、２段目の遅延回路１３４２Ｂの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。２段目の遅延回路１３４２Ｂの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第７相クロック信号ＴＸＣＬＫ６と第３相クロック信号ＴＸＣＬＫ２が生成され、３段目の遅延回路１３４２Ｃの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。３段目の遅延回路１３４２Ｃの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第４相クロック信号ＴＸＣＬＫ３と第８相クロック信号ＴＸＣＬＫ７が生成され、４段目の遅延回路１３４２Ｄの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。４段目の遅延回路１３４２Ｄの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第１相クロック信号ＴＸＣＬＫ０と第５相クロック信号ＴＸＣＬＫ４が生成され、１段目の遅延回路１３４２Ａの第１入力端子Ｉｎ１と第２入力端子Ｉｎ２に供給される。
【０１０７】
図９Ａは、図８に示した電圧制御発振器(ＶＣＯ)１３４に含まれる電圧電流変換器(ＶＩＣ)１３４１の構成を示す図であり、図９Ｂは、４段の遅延回路１３４２Ａ、１３４２Ｂ、１３４２Ｃ、１３４２Ｄの各々に相当する遅延回路１３４２の構成を示す図である。
【０１０８】
図９Ａに示すように電圧電流変換器(ＶＩＣ)１３４１は、ＮチャンネルＭＯＳトランジスタ(以下、ＮＭＯＳと略す)１３４１１とＰチャンネルＭＯＳトランジスタ(以下、ＰＭＯＳと略す)１３４１２を含んでいる。ＮＭＯＳ１３４１１のソースは接地され、ＮＭＯＳ１３４１１のゲートにループフィルタ(ＬＦ)１３３から生成される周波数制御出力電圧Ｖcが供給されることによって、ＮＭＯＳ１３４１１のドレインに変換電流が流れる。ＰＭＯＳ１３４１２のドレインとゲートが接続されることによって、ＰＭＯＳ１３４１２はダイオード接続されている。ＰＭＯＳ１３４１２のソースは電源電圧Ｖddに接続され、制御電圧ＶpはＰＭＯＳ１３４１２のソース・ゲート間電圧降下として生成される。
【０１０９】
図９Ｂに示したように遅延回路１３４２は、５個のＰＭＯＳ１３４２１〜１３４２５と２個のＮＭＯＳ１３４２６、１３４２７を含んでいる。２個のＮＭＯＳ１３４２６、１３４２７のソースはともに接地され、ＮＭＯＳ１３４２６のゲートとＰＭＯＳ１３４２２のゲートとは第１入力端子Ｉｎ１に接続され、ＮＭＯＳ１３４２７のゲートとＰＭＯＳ１３４２５のゲートは第２入力端子Ｉｎ２に接続されている。ＮＭＯＳ１３４２６のドレインとＰＭＯＳ１３４２２のドレインは第１出力端子Ｏｕｔ１に接続され、ＮＭＯＳ１３４２７のドレインとＰＭＯＳ１３４２５のドレインは第２出力端子Ｏｕｔ２に接続されている。ＰＭＯＳ１３４２３のゲートとドレインは第２出力端子Ｏｕｔ２と第１出力端子Ｏｕｔ１に接続され、ＰＭＯＳ１３４２４のゲートとドレインは第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２に接続されている。電源電圧Ｖddと４個のＰＭＯＳ１３４２２〜１３４２５のソースの間には、ＰＭＯＳ１３４２１のソース・ドレイン電流経路が接続されている。制御電圧Ｖpが大きな電圧である場合、遅延回路１３４２の動作電流としてのＰＭＯＳ１３４２１のドレイン電流は大きくなり、遅延回路１３４２の遅延時間が小さくなる。
【０１１０】
《波形生成部》
図１０Ａは、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を、図１０Ｂは、その動作波形を、それぞれ示す図である。
【０１１１】
図１０Ａに示したように波形生成部１３８は、波形生成レジスタ(ＲＧＳ)１３８６、加算器１３８５、セレクタ１３８４、第１データ入力レジスタ１３８２、第２データ入力レジスタ１３８３、分周器１３８１を含んでいる。
【０１１２】
波形生成部１３８が三角波形信号ＦＷＡＶＥを生成するように、三角波形の勾配形成のため正勾配データＤが第１データ入力レジスタ１３８２に保持され、負勾配データ−Ｄが第２データ入力レジスタ１３８３に保持される。この正勾配データＤと負勾配データ−Ｄは、外部から供給される外部データＤから生成可能となっている。第１データ入力レジスタ１３８２の正勾配データＤと第２データ入力レジスタ１３８３の負勾配データ−Ｄとは、セレクタ１３８４の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とにそれぞれ供給されている。
【０１１３】
ＰＬＬ回路(ＰＬＬ)１３１２のプリスケーラ(ＰＲＳ)１３５とプログラマブルカウンタ(ＰＧＣ)１３６から供給される帰還信号ＦＢが分周器１３８１により分周されることによって、分周帰還信号ｆｍが生成され、分周帰還信号ｆｍはセレクタ１３８４の選択制御端子に供給される。分周帰還信号ｆｍがハイレベルの時には、第１入力端子Ｉｎ１の正勾配データＤが選択されてセレクタ１３８４の出力端子から加算器１３８５の第１入力端子に供給される。分周帰還信号ｆｍがローレベルの時には、第２入力端子Ｉｎ２の負勾配データ−Ｄが選択されてセレクタ１３８４の出力端子から加算器１３８５の第１入力端子に供給される。波形生成レジスタ(ＲＧＳ)１３８６の保持データは、三角波形信号ＦＷＡＶＥとして波形生成部１３８の出力端子からΣΔ変調器１３７に供給される一方、加算器１３８５の第２入力端子に供給される。
【０１１４】
一方、周波数誤差検出調整器(ＤＤＣ)１２３の誤差検出回路(ＤＤ)１２３２から生成される周波数制御信号ＦＣＳが、分周器１３８１と波形生成レジスタ(ＲＧＳ)１３８６の制御入力端子に供給される。周波数制御信号ＦＣＳがハイレベルの時には分周器１３８１の分周動作が停止され波形生成レジスタ(ＲＧＳ)１３８６の保持データが保持される一方、周波数制御信号ＦＣＳがローレベルの時には分周器１３８１の分周動作が実行され波形生成レジスタ(ＲＧＳ)１３８６は加算器１３８５からの更新データを格納する。
【０１１５】
図１０Ｂは、図１０Ａに示した波形生成部１３８の動作を説明する波形図である。
【０１１６】
図１０Ｂに示すように、分周帰還信号ｆｍがハイレベルの期間Ｔ１、Ｔ４には第１データ入力レジスタ１３８２の正勾配データＤによって三角波形信号ＦＷＡＶＥのレベルは増加する一方、分周帰還信号ｆｍがローレベルの期間Ｔ３、Ｔ５に第２データ入力レジスタ１３８３の負勾配データ−Ｄによって三角波形信号ＦＷＡＶＥのレベルは減少する。また、周波数制御信号ＦＣＳがハイレベルの期間Ｔ２には、分周帰還信号ｆｍのレベルが保持される一方、三角波形信号ＦＷＡＶＥのレベルも保持される。
【０１１７】
このようにして波形生成器１３８から生成される波形信号ＦＷＡＶＥに応答してΣΔ変調器１３７はプログラマブルカウンタ(ＰＧＣ)１３６の平均分周数Ｎを少数以下の値に精密に制御するので、電圧制御発振器(ＶＣＯ)１３４から発振される８相のクロック信号ＴＸＣＬＫ０〜７の周波数と位相とが制御されることが可能となる。この波形生成部１３８の動作によって、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から発振される８相のクロック信号ＴＸＣＬＫ０〜７の周波数と位相とをホスト２からの受信信号ＲＸの周波数と位相とに近接させることが可能となる。
【０１１８】
《送信クロックの周波数制御動作》
以下に、図２から図１０Ｂまでに説明した本発明の実施の形態１による送受信装置を具備した通信システムでの送信クロックＴＸＣＬＫの周波数制御動作を説明する。
【０１１９】
図１１は、図２から図１０Ｂに説明した本発明の実施の形態１による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【０１２０】
図１１の上部には、本発明の実施の形態１による送受信装置の電源電圧の投入時(パワーオンシーケンス時)の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１２１】
パワーオンシーケンスの第１ステップ(Ｓｔｅｐ１)では、送受信装置の電源電圧の投入直後であるので、クロックデータリカバリ回路(ＣＤＲ)１１での再生データＤＡＴＡと再生クロックＣＬＫとの正常な再生が不可能な状態であるので、シーケンサ(ＳＱ)１２２は周波数誤差検出シーケンス動作の開始を指示するコマンドであるシーケンス信号ＳＱＳを周波数誤差検出調整器(ＤＤＣ)１２３に出力する。すると、周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３の第２周波数検出器(ＦＤ)１２３１Ｂはホスト２からの受信信号ＲＸの周波数の６つの区間(１)〜(６)に分割した測定を開始する。６つの区間(１)〜(６)の測定結果の中で、最高周波数の区間(図１１の例では、第３区間(３))の情報を第２カウント数情報Ｒとして第２周波数検出器(ＦＤ)１２３１Ｂは誤差検出回路(ＤＤ)１２３２に送信する。一方、送受信装置の電源電圧の投入直後では、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から送信クロックＴＸＣＬＫはまだ発振されていないので、第１周波数検出器(ＦＤ)１２３１Ａは送信クロックＴＸＣＬＫの未発振情報を第１カウント数情報Ｔとして誤差検出回路(ＤＤ)１２３２に送信する。すると、誤差検出回路(ＤＤ)１２３２は第１カウント数情報Ｔと第２カウント数情報Ｒとに応答して、最高周波数の区間の１区間前の区間(図１１の例では、第２区間(２))までハイレベルとなる周波数制御信号ＦＣＳを生成して波形生成器１３８に供給する。
【０１２２】
従って、パワーオンシーケンスの第２ステップ(Ｓｔｅｐ２)では、第２の区間(２)までハイレベルとされる周波数制御信号ＦＣＳによって波形生成器１３８の波形生成レジスタ(ＲＧＳ)１３８６のデータは第２区間(２)まで最大値に維持され、その後、波形生成レジスタ(ＲＧＳ)１３８６のデータは第２データ入力レジスタ１３８３の負勾配データ−Ｄに従って最小値まで減少する。その後、波形生成レジスタ(ＲＧＳ)１３８６のデータは、第１データ入力レジスタ１３８２の正勾配データＤに従って最大値に向って増加する。その結果、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から生成される送信クロックＴＸＣＬＫの周波数も第２区間(２)まで最大値に維持され、その後、所定の勾配で減少するものとなる。このようにして、送受信装置の電源電圧の投入時(パワーオンシーケンス時)の送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１２３】
図１１の下部には、本発明の実施の形態１による送受信装置のホストとデバイスの間の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１２４】
図１１の上部で説明したパワーオンシーケンス時の送信クロックＴＸＣＬＫの周波数制御動作によって、電源電圧の投入直後にホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差が低減される。しかし、その後の送受信装置のホストとデバイスの間の通信動作の間に、受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との差が増大する可能性がある。
【０１２５】
周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３は、通信動作の間に受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数の誤差を検出するものであり、その周波数誤差が所定の値よりも大きくなると、周波数誤差を補正するようなパルス期間でハイレベルの周波数制御信号ＦＣＳを生成する。
【０１２６】
通信動作時の第１ステップ(Ｓｔｅｐ１)では、周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３はホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３の信クロックＴＸＣＬＫの周波数の６つの区間(１)〜(６)に分割した測定を実行する。この測定の間に周波数誤差が所定の値よりも大きくなると、周波数誤差検出調整器(ＤＤＣ)１２３は周波数誤差を補正するための周波数制御信号ＦＣＳを生成する。
【０１２７】
従って、通信動作時の第２ステップ(Ｓｔｅｐ２)では、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から生成される送信クロックＴＸＣＬＫの周波数は第２区間(２)の終了まで最大値に維持され、その後、所定の勾配で減少するものとなる。このように、送受信装置の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１２８】
［実施の形態２］
《他の通信システム》
図１２は、本発明の実施の形態２による送受信装置を具備した通信システムの構成を示す図である。
【０１２９】
図１２に示す本発明の実施の形態２による通信システムが図２に示した本発明の実施の形態１による通信システムと相違するのは、図１２に示すデバイス１の周波数誤差検出器(ＣＮＴ)１２が周波数制御信号ＦＣＳだけでなく変調度調整信号ＭＴと変調周期調整信号ＭＮとを生成してＰＬＬ回路(ＰＬＬ)１３に供給している点である。
【０１３０】
《他の周波数誤差検出器》
図１４は、図１２に示した本発明の実施の形態２による送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【０１３１】
図１４に示す本発明の実施の形態２による周波数誤差検出器(ＣＮＴ)１２が図５に示した本発明の実施の形態１による周波数誤差検出器(ＣＮＴ)１２と相違するのは、受信信号ＲＸの周波数と送信クロック信号ＴＸＣＬＫの周波数との誤差が顕著となると、シーケンサ(ＳＱ)１２２からのシーケンス信号ＳＱに応答して周波数誤差検出調整器(ＤＤＣ)１２３が周波数制御信号ＦＣＳを生成するだけでなく受信信号ＲＸの変調度と送信クロック信号ＴＸＣＬＫの変調度とを検出して変調度の誤差を補償する変調度調整信号ＭＴを生成する一方、受信信号ＲＸの変調周期と送信クロック信号ＴＸＣＬＫの変調周期とを検出して変調周期の誤差を補償する変調周期調整信号ＭＮを生成する点である。
【０１３２】
図１５は、図１４に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【０１３３】
図１５に示す本発明の実施の形態２による周波数誤差検出調整器(ＤＤＣ)１２３が図６に示した本発明の実施の形態１による周波数誤差検出調整器(ＤＤＣ)１２３と相違する第１点は、第１周波数検出器(ＦＤ)１２３１Ａが１相送信クロック信号ＴＸＣＬＫの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を測定して、これらの測定結果を誤差検出回路(ＤＤ)１２３２に供給する点である。相違の第２点は、第２周波数検出器(ＦＤ)１２３１Ｂが受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を測定して、これらの測定結果を誤差検出回路(ＤＤ)１２３２に供給する点である。相違の第３点は、誤差検出回路(ＤＤ)１２３２は、１相送信クロック信号ＴＸＣＬＫの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)の測定結果と受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)の測定結果とに応答して、周波数制御信号ＦＣＳとともに変調度調整信号ＭＴと変調周期調整信号ＭＮとを生成する点である。
【０１３４】
図１６は、図１５に示した周波数誤差検出調整器(ＤＤＣ)１２３の第１と第２の周波数検出器(ＦＤ)１２３１Ａ、Ｂが測定する１相送信クロック信号ＴＸＣＬＫと受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を説明する図である。
【０１３５】
図１６に示すように、最大周波数(ＵＦ)は最も周波数が高い区間での周波数であり、最小周波数(ＤＦ)は最も周波数が低い区間での周波数であり、平均周波数(ＡＦ)は長時間測定した周波数の平均値である。
【０１３６】
《他のＰＬＬ回路》
図１３は、図１２に示した本発明の実施の形態２による送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
図１３に示す本発明の実施の形態２によるＰＬＬ回路(ＰＬＬ)１３が図７に示した本発明の実施の形態１によるＰＬＬ回路(ＰＬＬ)１３と相違するのは、図１３に示すＰＬＬ回路(ＰＬＬ)１３では波形生成器１３８から生成される三角波形信号ＦＷＡＶＥの位相が周波数誤差検出器(ＣＮＴ)１２から生成される周波数制御信号ＦＣＳによって制御される一方、三角波形信号ＦＷＡＶＥの変調度と変調周期とが周波数誤差検出器(ＣＮＴ)１２から生成される変調度調整信号ＭＴと変調周期調整信号ＭＮとによってそれぞれ制御される点である。
【０１３７】
《他の波形生成部》
図１７Ａは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を示す図である。
【０１３８】
図１７Ａに示す本発明の実施の形態２による波形生成部１３８が図１０Ａに示した本発明の実施の形態１による波形生成部１３８と相違するのは、図１７Ａに示す波形生成部１３８では周波数誤差検出器(ＣＮＴ)１２から生成される変調周期調整信号ＭＮと変調度調整信号ＭＴが分周器１３８１と第１と第２のデータ入力レジスタ１３８２、１３８３にそれぞれ供給されている点である。
【０１３９】
図１７Ｂ、図１７Ｃは、図１７Ａに示した波形生成部１３８の動作を説明する波形図である。
【０１４０】
図１７Ｂに示すように、分周器１３８１に供給される変調周期調整信号ＭＮの値によって分周器１３８１の分周数が可変となるので、分周器１３８１から生成される分周帰還信号ｆｍの変調周期が可変となって、波形生成器１３８から生成される波形信号ＦＷＡＶＥの変調周期が可変となる。
【０１４１】
図１７Ｃに示すように、第１と第２のデータ入力レジスタ１３８２、１３８３に供給される変調度調整信号ＭＴの値によって第１と第２のデータ入力レジスタ１３８２、１３８３の正と負の勾配データが可変となるので、波形生成器１３８から生成される波形信号ＦＷＡＶＥの変調度(波形振幅)が可変となる。
【０１４２】
《他の送信クロックの周波数制御動作》
以下に、図１２から図１７Ｃまでに説明した本発明の実施の形態２による送受信装置を具備した通信システムでの送信クロックＴＸＣＬＫの周波数制御動作を説明する。
【０１４３】
図１８は、図１２から図１７Ｃに説明した本発明の実施の形態２による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【０１４４】
図１８の上部には、本発明の実施の形態２による送受信装置の電源電圧の投入時(パワーオンシーケンス時)の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１４５】
図１８のパワーオンシーケンスでは、図１１に示した本発明の実施の形態１によるパワーオンシーケンスと同様に、第２の区間(２)までハイレベルとされる周波数誤差検出器(ＣＮＴ)１２から生成される周波数制御信号ＦＣＳによって波形生成器１３８の波形生成レジスタ(ＲＧＳ)１３８６のデータは第２の区間(２)まで最大値に維持され、その後負勾配データに従って最小値まで減少する。その後、波形生成レジスタ(ＲＧＳ)１３８６のデータは、正勾配データ従って最大値に向って増加する。その結果、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から生成される送信クロックＴＸＣＬＫの周波数も第２の区間(２)まで最大値に維持され、その後、所定の勾配で減少するものとなる。この送受信装置のパワーオンシーケンスの送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１４６】
図１８の下部には、本発明の実施の形態２による送受信装置のホストとデバイスの間の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１４７】
図１８の通信動作時には、図１１に示した本発明の実施の形態１による通信動作時と同様に、周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３はホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３の信クロックＴＸＣＬＫの周波数の６つの区間(１)〜(６)に分割した測定を実行する。
【０１４８】
通信動作の間に受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との周波数誤差が所定の値よりも大きくなると、周波数誤差を補償するように変調周期調整信号ＭＮと変調度調整信号ＭＴとが周波数誤差検出器(ＣＮＴ)１２から生成される。この送受信装置の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１４９】
［実施の形態３］
図１９は、本発明の実施の形態３による半導体集積回路によって構成される送受信装置としてのデバイスを具備した通信システムの構成を示す図である。
【０１５０】
図１９に示す通信システムは、図１に示した光ディスク装置と同様に、光ディスク５、光ピックアップ６、半導体集積回路７、水晶発振子３によって構成されている。図１に示した光ディスク装置と同様に、図１９に示す通信システムの半導体集積回路７は、ホストコンピュータ(ＨＯＳＴ)２とシリアルＡＴＡＰＩ方式で接続されるインターフェースユニット(ＡＴＡＰＩ)１と光ピックアップ６のデータ書き込みおよびデータ読み出しの処理を実行する記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)８とを含んでいる。
【０１５１】
図１９に示した半導体集積回路７のインターフェースユニット(ＡＴＡＰＩ)１はクロックデータリカバリ回路(ＣＤＲ)１１、周波数誤差検出器(ＣＮＴ)１２、ＰＬＬ回路(ＰＬＬ)１３、シリアライザ(ＳＥＲ)１４、デシリアライザ(ＤＥＳ)１５を含み、上述した本発明の実施の形態１または実施の形態２によるデバイス１と同様に構成されるものである。従って、図１９に示す本発明の実施の形態３による通信システムによれば、半導体集積回路７のチップ面積の低減が可能であり、ホスト２からの受信信号の受信に際して再生データと再生クロックの再生での誤動作の可能性を低減することが可能となる。
【０１５２】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５３】
例えば、ΣΔ変調器１３７を含むフラクショナルＰＬＬ回路(ＰＬＬ)１３はＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するため波に形生成器１３８から生成される波形信号ＦＷＡＶＥは三角波形に限定されるものではなく、それ以外の正弦波形等を使用することが可能である。
【０１５４】
またデータ記録用の記録媒体５としては、回転駆動されるＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等のディスク記録媒体に限定されるものではなく、大容量半導体不揮発性メモリファイルを使用することも可能である。
【符号の説明】
【０１５５】
１…デバイス
１１…クロックデータリカバリ回路
１１１…位相比較器
１１１１Ａ、Ｂ、Ｃ…フリップフロップ
１１１２Ａ、Ｂ…排他的ＯＲ回路
１１２…積分器
１１３…位相選択部
１１４…クロック選択部
１２…周波数誤算検出器
１２１…信号検出器
１２２…シーケンサ
１２３…周波数誤差検出調整器
１２３１Ａ、Ｂ…周波数検出器
１２３２…誤差検出回路
１３…ＰＬＬ回路
１３１…位相周波数比較器
１３２…チャージポンプ
１３３…ループフィルタ
１３４…電圧制御発振器
１３４１…電圧電流変換器
１３４１１、１３４２６、１３４２７…ＮチャンネルＭＯＳトランジスタ
１３４１２、１３４２１〜１３４２５…ＰチャンネルＭＯＳトランジスタ
１３４２Ａ、Ｂ、Ｃ、Ｄ…遅延回路
１３５…プリスケーラ
１３６…プログラマブルカウンタ
１３７…ΣΔ変調器
１３８…波形生成器
１３８１…分周器
１３８２、１３８３…データ入力レジスタ
１３８４…セレクタ
１３８５…加算器
１３８６…波形生成レジスタ
１４…シリアライザ
１５…デシリアライザ
２…ホスト
３…発振子
５…メディア
６…ピックアップ
７…ＬＳＩ
８…記録再生部
【技術分野】
【０００１】
本発明は、送受信装置およびその動作方法に関し、特に半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
一般に、ホストとの双方向通信を実現するデバイス、例えば半導体集積回路では、ホストとデバイスとの間の双方向通信信号の周波数が規格により規定されており、通信信号が規定外の周波数になると通信を確立できなくなる。そのために、通信信号が規定内の周波数になるように調整する技術が知られている。
【０００３】
下記特許文献１には、受信装置の周波数制御情報処理部から出力される周波数制御情報を送信装置に送出して、送信装置の周波数制御部は周波数制御情報に基づき送信装置の基本クロックの周波数を制御することによって、送信装置の基本クロックの周波数と受信装置のローカルクロックの周波数を同期することが記載されている。また、下記特許文献２には、受信データから受信クロックを再生するとともに受信クロックに送信クロックを同期させるため、電圧制御発振器の出力を可変分周器で分周した出力とエッジ検出器で受信データから得たエッジ検出タイミングとの位相差により可変分周器の分周比を制御するデジタルＰＬＬ(Phase Locked Loop)回路を使用することが記載されている。更に、下記特許文献３には、ホストからの受信信号とホストへの送信信号の周波数差を周波数誤差検出器によって検出して、送信信号の周波数を受信信号の周波数と合致させることが記載されている。
【０００４】
一方、下記非特許文献１には光通信システムで使用されるデータリカバリー回路が記載され、このデータリカバリー回路は位相比較器(ＰＣ)、アップダウン決定回路(ＤＣ)、サイクリッククロックフェーズポインタ(ＣＰＰ)、クロック補間器(ＣＩ)、クロックセレクタ(ＣＳ)によって構成されている。２相内部クロック信号はクロック補間器(ＣＩ)によって多相クロック信号に変換され、ポインタ(ＣＰＰ)の出力信号に応答してクロックセレクタ(ＣＳ)によって多相クロック信号から選択クロック信号が選択される。選択クロック信号と光通信システムの伝送入力信号は、位相比較器(ＰＣ)の３個のフリップフロップのトリガ入力端子とデータ入力端子とにそれぞれ供給され、３個のフリップフロップの出力信号は位相比較器(ＰＣ)の２個の排他的ＯＲ回路の入力端子に供給される。また、一方の排他的ＯＲ回路の出力信号と他方の排他的ＯＲ回路の出力信号はそれぞれアップリクエストとダウンリクエストとしてアップダウン決定回路(ＤＣ)の入力端子に供給され、アップダウン決定回路(ＤＣ)のインクリメント制御信号とディクリメント制御信号はサイクリッククロックフェーズポインタ(ＣＰＰ)に供給される。このデータリカバリー回路によって伝送入力信号のデータエッジのタイミングが選択クロック信号のタイミングの略中央に位置するように制御され、低ビットエラーレートでデータの回復(リカバリー)が可能とされるものである。
【０００５】
さらに、下記非特許文献２には、ΣΔ変調器の出力により分周器の２つの分周比の間をトグルするフラクショナルＰＬＬ回路によって、シリアルＡＴＡインターフェースのためのスプレッドスペトクラムクロック発生器(ＳＳＣＧ：Spread Spectrum Clock Generator)を構成することが記載されている。また下記非特許文献２では、ΣΔ変調器の出力により多重係数分周器(ＤＭＤ：Dual Modulus Divider)の２つの分周比(７３／７５)の間をトグルするものである。このように、スプレッドスペトクラムクロック発生器(ＳＳＣＧ)は、電子機器におけるＥＭＩのような不要輻射を軽減するため、クロック信号を周波数変調してクロックの基本波と高調波のピーク電力を低減するものである。トータルエネルギーは同一であるが、クロック信号の振幅と信号エッジの波形とを保ったままクロック信号が広周波数帯域にわたり拡散される(spread)ので、ピークエネルギーを低減することができる。分周比が整数のみの一般的なＰＬＬ回路ではロックド・ループの周波数解像度は基準周波数ｆREFとなるので、精密な周波数解像度は小さな基準周波数ｆREFを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、ＰＬＬ回路の電圧制御発振器(ＶＣＯ)の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。それに対して、フラクショナルＰＬＬ回路を使用するフラクショナルシンセサイザは、基準周波数ｆREFよりも精密な周波数解像度を持つために開発され、フラクショナル−Ｎ分周器では分周比は周期的に整数Ｎから整数Ｎ＋１に変更されて、結果的に平均分周比はＮよりも(Ｎ＋１)分周のデューティー比分増加する。尚、ＥＭＩはElectromagnetic Interferenceの略であり、ＡＴＡはAdvanced Technology Attachmentの略である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２３０７５０号 公報
【特許文献２】特開平８−３３５９３２号 公報
【特許文献３】特開２００７−１３５１８９号 公報
【非特許文献】
【０００７】
【非特許文献１】Ｙｏｓｈｉｏ Ｍｉｋｉ ｅｔ ａｌ， “Ａ ５０−ｍＷ／ｃｈ ２．５−Ｇｂ／ｓ／ｃｈ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ ｆｏｒ ｔｈｅ ＳＦＩ−５ Ｉｎｔｅｒｆａｃｅ Ｗｉｔｈ Ｄｉｇｉｔａｌ Ｅｙｅ−Ｔｒａｃｋｉｎｇ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９， ＮＯ．４， ＡＰＲＩＬ ２００４， ＰＰ．６１３−６２１．
【非特許文献２】Ｗｅｉ−Ｔａ Ｃｈｅｎ ｅｔ ａｌ． “Ａ Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ ｆｏｒ ＳＡＴＡ−ＩＩ”， ２００５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，２３−２６ Ｍａｙ ２００５， ＰＰ．２６４３−２６４６．
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＨＤＤ(Hard Disk Drive)／ＣＤ(Compact Disk)／ＤＶＤ(Digital Versatile Disk)／ＢＤ(Blue-ray Disc)等の記録媒体を使用する半導体集積回路等のデバイスの開発では、汎用性が求められるので種々のホストとの接続可能性が要求される。また、このような汎用性が要求される半導体集積回路では、市場に安価に提供することが必須の課題となっている。このために、小さなチップ面積で、半導体集積回路を量産することが要求される。
【０００９】
本発明者等は本発明に先立って、種々のホストとの接続可能なＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等の記録媒体を使用する半導体集積回路等のデバイスの研究・開発に従事した。
【００１０】
このデバイスの研究・開発においては、ホストとの接続において不要輻射を軽減するためスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースが採用されることになった。
【００１１】
またこのデバイスの研究・開発では、スプレッドスペトクラムクロック発生器(ＳＳＣＧ)を利用するシリアルＡＴＡインターフェースによってホストからの受信信号のクロック信号周波数が拡散された状態で拡散クロックと送信信号とを高精度で再生するために、上記非特許文献１に記載のデータリカバリー回路の採用が検討された。
【００１２】
図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【００１３】
以下に、図１に示すデバイスを構成する半導体集積回路７を、詳細に説明する。
【００１４】
一般に、光ディスク装置やハードディスク装置等の記憶メディア(周辺装置)をパーソナルコンピュータ等のコンピュータに接続するためのインターフェースとして、例えば、標準規格のシリアルＡＴＡ型インターフェースユニットがある。シリアルＡＴＡを使用することにより、各種の記憶メディアが互換性を持つコマンドや制御ソフトウエアのもとで、コンピュータに接続されることができる。図１に示したデバイスでは、記憶メディアとして光ディスク装置が採用され、この周辺装置がホストコンピュータとシリアルＡＴＡＰＩで接続される。尚、ＡＴＡＰＩは、Advanced Technology Attachment Peripheral Interfaceの略である。
【００１５】
図１に示した光ディスク装置は、光ディスク５、光ピックアップ６、半導体集積回路７、水晶発振子３によって構成され、ホストコンピュータ(ＨＯＳＴ)２とシリアルＡＴＡＰＩ方式で接続されている。
【００１６】
光ピックアップ６は、光ディスク５に光ビームを照射してデータの読み出し、書き込みを行なう。半導体集積回路７は、光ピックアップ６のデータ書き込みおよびデータ読み出しの処理を行なう記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)８と、記録再生ユニット８のデータをホストコンピュータ(ＨＯＳＴ)２へ入出力するためのインターフェースユニット(ＡＴＡＰＩ)１とを含んでいる。
【００１７】
インターフェースユニット(ＡＴＡＰＩ)１は、シリアライザ(ＳＥＲ)１４、第１のＰＬＬ回路１６、第２のＰＬＬ回路(ＰＬＬ)１３、デシリアライザ(ＤＥＳ)１５、クロックデータリカバリ回路(ＣＤＲ)１１から構成される。
【００１８】
周辺装置としての光ディスクからのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データを第２のＰＬＬ回路(ＰＬＬ)１３から供給されるクロックに同期したシリアル送信信号に変換して、ホストコンピュータ２に出力する。すなわち、光ディスク５のデータ読み出しの処理では、インターフェースユニット(ＡＴＡＰＩ)１のシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からパラレル送信データを第２のＰＬＬ回路(ＰＬＬ)１３から供給されるクロックＣＬＫ２に同期したシリアル送信信号ＴＸに変換してホストコンピュータ２に出力する。その際、第２のＰＬＬ回路(ＰＬＬ)１３は上記非特許文献２に記載のようなΣΔ変調器を含むフラクショナルＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成しているので、シリアル送信信号ＴＸによる不要輻射を軽減することが可能となる。
【００１９】
一方、周辺装置としての光ディスクへのデータ書き込みの処理では、クロックデータリカバリ回路(ＣＤＲ)１１は、ホストコンピュータ２から受信信号ＲＸを受信して第１のＰＬＬ回路１６から供給されるクロックＣＬＫ１に応答してシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。シリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５はシリアル再生データと再生クロックとからパラレル受信データを生成して、光ディスクへのデータ書き込みの処理が実行される。すなわち、光ディスク５へのデータ書き込みの処理では、インターフェースユニット(ＡＴＡＰＩ)１のクロックデータリカバリ回路(ＣＤＲ)１１は、ホストコンピュータ２から受信信号ＲＸを受信して第１のＰＬＬ回路１６から供給されるクロックＣＬＫ１に応答してシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。デシリアライザ(ＤＥＳ)１５はシリアル再生データＤＡＴＡと再生クロックＣＬＫとからパラレル受信データを生成して記録再生ユニット８に出力して、光ディスク５へのデータ書き込みの処理が実行される。クロックデータリカバリ回路(ＣＤＲ)１１から再生される再生クロックＣＬＫは、基準周波数信号として第１のＰＬＬ回路１６の入力端子に供給されている。その結果、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってホストコンピュータ２からの受信信号ＲＸのクロック信号周波数と再生クロックＣＬＫの周波数との変化に追従して、第１のＰＬＬ回路１６から生成されるクロックＣＬＫ１の周波数が変化することができる。従って、スプレッドスペトクラムを利用するシリアルＡＴＡインターフェースによってクロック周波数が変化するような状態でも、インターフェースユニット(ＡＴＡＰＩ)１のクロックデータリカバリ回路(ＣＤＲ)１１はシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成することが可能である。
【００２０】
しかし、本発明者等は図１に示す半導体集積回路７は第１のＰＬＬ回路１６と第２のＰＬＬ回路(ＰＬＬ)１３とを含むので、半導体チップ面積が大きくなると言う問題を明らかとした。特に、ＰＬＬ回路に含まれるループフィルタ(ＬＰ：Loop Filter)はチップ占有面積の大きな容量素子と抵抗素子とを含むものであり、ＰＬＬ回路に含まれる電圧制御発振器(ＶＣＯ：Voltage Controlled Oscillator)は多段のＣＭＯＳインバータ・チェインを含むものであるために、図１に示す半導体集積回路７はチップ占有面積が大きくなるものである。
【００２１】
従って、本発明者等は図１に示した本発明に先立って本発明者等によって検討された半導体集積回路７の半導体チップ面積を低減するために、第１のＰＬＬ回路１６と第２のＰＬＬ回路(ＰＬＬ)１３とを単一のＰＬＬ回路で共用化することを本発明に先立って検討した。
【００２２】
この共用化では、単一の共用化ＰＬＬ回路が発生するクロックに応答してシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データをシリアル送信データＴＸに変換してホストコンピュータ２に出力する。その際に、シリアル送信データＴＸと単一の共用化ＰＬＬ回路が発生するクロックの周波数の変化は、デバイス側のスプレッドスペクトラムによって決定される。
【００２３】
一方、この共用化では、単一の共用化ＰＬＬ回路が発生するクロックに応答してクロックデータリカバリ回路(ＣＤＲ)１１はホストコンピュータ２から受信信号ＲＸを受信してシリアル再生データＤＡＴＡと再生クロックＣＬＫを生成してデシリアライザ(ＤＥＳ)１５に出力する。しかしその際に、受信信号ＲＸと再生クロックＣＬＫの周波数の変化は、ホスト側のスプレッドスペクトラムによって決定される。
【００２４】
一方、シリアルＡＴＡインターフェースでは、ホストとデバイスとの間ではホストからの受信信号ＲＸとデバイスからの送信信号ＴＸとのみが伝送され、その他の信号の伝送が不可能な規格となっている。従って、デバイスでのホストからの受信信号ＲＸの受信用の受信クロックとデバイスでのホストへの送信信号ＴＸの送信用の送信クロックは、非同期の関係となるものである。その結果、上述のような共用化によって、デバイス側のスプレッドスペクトラムによって決定される周波数を有するシリアライザ(ＳＥＲ)１４のクロックの周波数とホスト側のスプレッドスペクトラムによって決定される周波数を有するクロックデータリカバリ回路(ＣＤＲ)１１のクロックの周波数とが、不一致となるものである。従って、その際の周波数の差が顕著となると、クロックデータリカバリ回路(ＣＤＲ)１１でのホストコンピュータ２からの受信信号ＲＸの受信によるシリアル再生データＤＡＴＡと再生クロックＣＬＫの生成で正常な動作が困難となると言う問題が、本発明者等による検討によって明らかとされた。
【００２５】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２６】
従って、本発明の目的とするところは、ホストと接続可能なデバイスを構成する半導体集積回路の半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２８】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２９】
すなわち、本発明の代表的な実施の形態による送受信装置(７)は、クロックデータリカバリ回路(１１)、デシリアライザ(１５)、シリアライザ(１４)、ＰＬＬ回路(１３)、周波数検出器(１２)を具備する。
【００３０】
前記クロックデータリカバリ回路(１１)は受信信号(ＲＸ)と前記ＰＬＬ回路(１３)から生成されるクロック信号(ＴＸＣＬＫ)に応答して、再生クロック(ＣＬＫ)と再生データ(ＤＡＴＡ)を抽出する。
【００３１】
シリアル・パラレル変換器の前記デシリアライザ(１５)は、前記再生クロック(ＣＬＫ)と前記再生データ(ＤＡＴＡ)とからパラレル受信データ(ＤＴ)を生成する。
【００３２】
パラレル・シリアル変換器の前記シリアライザ(１４)は、パラレル送信データ(ＤＲ)と前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)とからシリアル送信信号(ＴＸ)を生成する。
【００３３】
前記周波数検出器(１２)は前記受信信号(ＲＸ)の周波数と前記クロック信号(ＴＸＣＬＫ)の周波数との差を検出して、前記ＰＬＬ回路(１３)に供給される周波数制御信号(ＦＣＳ)を生成する。
【００３４】
前記周波数制御信号(ＦＣＳ)に応答して前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期を制御する(図２、図１２参照)。
【発明の効果】
【００３５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３６】
すなわち、本発明によれば、半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することができる。
【図面の簡単な説明】
【００３７】
【図１】図1は、本発明に先立って本発明者等により検討された記録媒体を使用する半導体集積回路によって構成されるデバイスの構成を示す図である。
【図２】図２は、本発明の実施の形態１による送受信装置を具備した通信システムの構成を示す図である。
【図３】図３は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるクロックデータリカバリ回路(ＣＤＲ)１１の構成を示す図である。
【図４Ａ】図４Ａは、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の動作を説明する図であって、信号間のタイミング関係を示すタイミングチャートである。
【図４Ｂ】図４Ｂは、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の動作を説明する図であって、選択クロック出力信号とジッタ成分との関係を示す図である。
【図５】図５は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【図６】図６は、図５に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【図７】図７は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
【図８】図８は、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる電圧制御発振器(ＶＣＯ)１３４の構成を示す図である。
【図９Ａ】図９Ａは、図８に示した電圧制御発振器(ＶＣＯ)１３４に含まれる電圧電流変換器(ＶＩＣ)１３４１の構成を示す図である。
【図９Ｂ】図９Ｂは、図８に示した電圧制御発振器(ＶＣＯ)１３４に含まれる４段の遅延回路１３４２Ａ、１３４２Ｂ、１３４２Ｃ、１３４２Ｄの各々に相当する遅延回路１３４２の構成を示す図である。
【図１０Ａ】図１０Ａは、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を示す図である。
【図１０Ｂ】図１０Ｂは、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の動作波形を示す図である。
【図１１】図１１は、図２から図１０Ｂに説明した本発明の実施の形態１による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【図１２】図１２は、本発明の実施の形態２による送受信装置を具備した通信システムの構成を示す図である。
【図１３】図１３は、図１２に示した本発明の実施の形態２による送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
【図１４】図１４は、図１２に示した本発明の実施の形態２による送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【図１５】図１５は、図１４に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【図１６】図１６は、図１５に示した周波数誤差検出調整器(ＤＤＣ)１２３の第１と第２の周波数検出器(ＦＤ)１２３１Ａ、Ｂが測定する１相送信クロック信号ＴＸＣＬＫと受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を説明する図である。
【図１７Ａ】図１７Ａは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を示す図である。
【図１７Ｂ】図１７Ｂは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の動作波形を示す図であって、変調周期調整信号ＭＮと分周帰還信号ｆｍと波形信号ＦＷＡＶＥとの関係を示す図である。
【図１７Ｃ】図１７Ｃは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の動作波形を示す図であって、変調度調整信号ＭＴと分周帰還信号ｆｍと波形信号ＦＷＡＶＥとの関係を示す図である。
【図１８】図１８は、図１２から図１７Ｃに説明した本発明の実施の形態２による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【図１９】図１９は、本発明の実施の形態３による半導体集積回路によって構成される送受信装置としてのデバイスを具備した通信システムの構成を示す図である。
【発明を実施するための形態】
【００３８】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３９】
［１］本発明の代表的な実施の形態による送受信装置(７)は、クロックデータリカバリ回路(１１)と、デシリアライザ(１５)と、シリアライザ(１４)と、ＰＬＬ回路(１３)と、周波数検出器(１２)とを具備する。
【００４０】
前記クロックデータリカバリ回路(１１)は受信信号(ＲＸ)と前記ＰＬＬ回路(１３)から生成されるクロック信号(ＴＸＣＬＫ)とに応答して、再生クロック(ＣＬＫ)と再生データ(ＤＡＴＡ)とを抽出するものである。
【００４１】
シリアル・パラレル変換器としての前記デシリアライザ(１５)は、前記再生クロック(ＣＬＫ)と前記再生データ(ＤＡＴＡ)とからパラレル受信データ(ＤＴ)を生成するものである。
【００４２】
パラレル・シリアル変換器としての前記シリアライザ(１４)は、パラレル送信データ(ＤＲ)を前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)とからシリアル送信信号(ＴＸ)を生成するものである。
【００４３】
前記周波数検出器(１２)は前記受信信号(ＲＸ)の周波数と前記クロック信号(ＴＸＣＬＫ)の周波数との差を検出することによって、前記ＰＬＬ回路(１３)に供給される周波数制御信号(ＦＣＳ)を生成するものである。
【００４４】
前記周波数制御信号(ＦＣＳ)に応答して前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期を制御することを特徴とするものである(図２、図１２参照)。
【００４５】
前記実施の形態によれば、半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することができる。
【００４６】
好適な実施の形態による送受信装置(７)では、前記ＰＬＬ回路(１３)は、波形生成器(１３８)と、ΔΣ変調器(１３７)と、可変分周器(１３６)とを含む。
【００４７】
前記波形生成器(１３８)から生成される波形信号(ＦＷＡＶＥ)に応答して前記ΔΣ変調器(１３７)が前記可変分周器(１３６)の平均分周数(Ｎ)を少数点以下の値に制御することによって、前記ＰＬＬ回路(１３)はスプレッドスペクトラムクロック発生器(ＳＳＣＧ)を構成するものである(図７、図１３参照)。
【００４８】
前記好適な実施の形態によれば、シリアル送信信号(ＴＸ)の生成に際して不要輻射を低減することが可能となる。
【００４９】
より好適な実施の形態による送受信装置(７)では、前記周波数検出器(１２)から生成される前記周波数制御信号(ＦＣＳ)が前記ＰＬＬ回路(１３)の前記波形生成器(１３８)に供給されることによって、前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)の位相が制御されることを特徴とするものである(図１０Ａ、図１０Ｂ、図１４、図１５参照)。
【００５０】
他の好適な実施の形態による送受信装置(７)では、前記周波数検出器(１２)は前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を検出することによって、前記ＰＬＬ回路(１３)に供給される変調周期調整信号(ＭＮ)と変調度調整信号(ＭＴ)を生成するものである(図１４、図１５参照)。
【００５１】
前記変調周期調整信号(ＭＮ)と前記変調度調整信号(ＭＴ)に応答して、前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期と変調度とを制御することを特徴とするものである(図１７Ａ〜図１７Ｃ参照)。
【００５２】
具体的な実施の形態による送受信装置(７)では、前記クロックデータリカバリ回路(１１)は、位相比較器(１１１)と、積分器(１１２)と、位相選択部(１１３)と、クロック選択部(１１４)とを含む。
【００５３】
前記クロック選択部(１１４)には前記ＰＬＬ回路(１３)から生成される多相の前記クロック信号(ＴＸＣＬＫ０〜７)と前記位相選択部(１１３)から生成されるポインタ値(Ｐ)とが供給され、前記ポインタ値(Ｐ)に応答して前記クロック選択部(１１４)は前記多相の前記クロック信号から複数の選択クロック出力信号(ＣＬＫ０〜２)を生成するものである。
【００５４】
前記位相比較器(１１１)には前記受信信号(ＲＸ)と前記クロック選択部(１１４)から生成される前記複数の選択クロック出力信号(ＣＬＫ０〜２)とが供給され、前記位相比較器(１１１)は前記受信信号(ＲＸ)の位相と前記複数の選択クロック出力信号(ＣＬＫ０〜２)の複数の位相との関係に応答して進相信号(ＥＡＲＬＹ)と遅相信号(ＬＡＴＥ)を生成するものである。
【００５５】
前記積分器(１１２)には前記位相比較器(１１１)から生成される前記進相信号(ＥＡＲＬＹ)と前記遅相信号(ＬＡＴＥ)とが供給され、前記積分器(１１２)はアップ信号(ＵＰ)とダウン信号(ＤＮ)を生成するものである。
【００５６】
前記クロック選択部(１１４)には前記積分器(１１２)から生成される前記アップ信号(ＵＰ)と前記ダウン信号(ＤＮ)が供給され、前記クロック選択部(１１４)から生成される前記ポインタ値(Ｐ)の値が設定されることを特徴とするものである(図４Ａ，Ｂ参照)。
【００５７】
他の具体的な実施の形態による送受信装置(７)では、前記クロックデータリカバリ回路(１１)と、前記デシリアライザ(１５)と、前記シリアライザ(１４)と、前記ＰＬＬ回路(１３)と、前記周波数検出器(１２)とは半導体集積回路(１)に構成されたことを特徴とするものである(図２、図１２参照)。
【００５８】
最も具体的な実施の形態による送受信装置(７)では、前記ＰＬＬ回路(１３)の前記波形生成器(１３８)から生成される前記波形信号(ＦＷＡＶＥ)は、三角波形信号であることを特徴とするものである(図１０Ａ、図１０Ｂ、図１７Ａ〜図１７Ｃ参照)。
【００５９】
〔２〕本発明の別の観点の代表的な実施の形態は、クロックデータリカバリ回路(１１)と、デシリアライザ(１５)と、シリアライザ(１４)と、ＰＬＬ回路(１３)と、周波数検出器(１２)とを具備する送受信装置(７)の動作方法である。
【００６０】
前記クロックデータリカバリ回路(１１)は受信信号(ＲＸ)と前記ＰＬＬ回路(１３)から生成されるクロック信号(ＴＸＣＬＫ)とに応答して、再生クロック(ＣＬＫ)と再生データ(ＤＡＴＡ)とを抽出するものである。
【００６１】
シリアル・パラレル変換器としての前記デシリアライザ(１５)は、前記再生クロック(ＣＬＫ)と前記再生データ(ＤＡＴＡ)とからパラレル受信データ(ＤＴ)を生成するものである。
【００６２】
パラレル・シリアル変換器としての前記シリアライザ(１４)は、パラレル送信データ(ＤＲ)と前記ＰＬＬ回路(１３)から生成される前記クロック信号(ＴＸＣＬＫ)とからシリアル送信信号(ＴＸ)を生成するものである。
【００６３】
前記周波数検出器(１２)は前記受信信号(ＲＸ)の周波数と前記クロック信号(ＴＸＣＬＫ)の周波数との差を検出することによって、前記ＰＬＬ回路(１３)に供給される周波数制御信号(ＦＣＳ)を生成するものである。
【００６４】
前記周波数制御信号(ＦＣＳ)に応答して前記受信信号(ＲＸ)の前記周波数と前記クロック信号(ＴＸＣＬＫ)の前記周波数との前記差を低減するように、前記ＰＬＬ回路(１３)は前記クロック信号(ＴＸＣＬＫ)の周期を制御することを特徴とするものである(図２、図１２参照)。
【００６５】
前記実施の形態によれば、半導体チップ面積を低減するとともにホストからの受信信号の受信に際して再生データと再生クロックの生成での誤動作の可能性を軽減することができる。
【００６６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００６７】
［実施の形態１］
《通信システム》
図２は、本発明の実施の形態１による送受信装置を具備した通信システムの構成を示す図である。
図２に示す通信システムは、デバイス１とホスト２によって構成され、デバイス１は送受信機能を有する送受信装置として構成される一方、ホスト２も送受信機能を有する送受信装置として構成され、デバイス１とホスト２との間の双方向通信が可能とされている。すなわち、図２に示す通信システムでは、ホスト２はデバイス１に受信信号ＲＸを出力して、デバイス１からの送信信号ＴＸを受信するものであり、デバイス１はホスト２からの受信信号ＲＸを受信して受信データＤＴを出力して、送信データＤＲを受信してホスト２に送信信号ＴＸを送信する。
【００６８】
図２に示す通信システムに含まれるデバイス１は図１に示すインターフェースユニット(ＡＴＡＰＩ)１に対応するものであって、デバイス１からの送信データＤＲは図１に示す記録再生ユニット８とピックアップ６を介してＨＤＤ等の記録媒体５に書き込まれる。一方、記録媒体５の書き込みデータは、ピックアップ６と記録再生ユニット８とを介して読み出され、送信データＤＲとしてデバイス１に送信されるものである。また、デバイス１には基準信号Ｆrefを供給する基準信号生成源３が接続され、図２には図示されていないがホスト２にも別の基準信号を供給する別の基準信号生成源が接続されている。
【００６９】
図２に示すデバイス１は、半導体集積回路によって構成された送受信装置であり、図１に示したインターフェースユニット(ＡＴＡＰＩ)１と同様にクロックデータリカバリ回路(ＣＤＲ)１１、シリアライザ(ＳＥＲ)１４、デシリアライザ(ＤＥＳ)１５を含んでいる。図１に示したインターフェースユニット(ＡＴＡＰＩ)１に含まれた第１のＰＬＬ回路１６と第２のＰＬＬ回路(ＰＬＬ)１３とは、図２に示したデバイス１では単一のＰＬＬ回路(ＰＬＬ)１３で共用化されている。また、特に図２に示したデバイス１には、図１のインターフェースユニット(ＡＴＡＰＩ)１に含まれていない周波数誤差検出器(ＣＮＴ)１２が追加されている。
【００７０】
クロックデータリカバリ回路(ＣＤＲ)１１は、上記非特許文献１に記載のデータリカバリ回路と略同様にデバイス１によって受信されたホスト２からの受信信号ＲＸとＰＬＬ回路(ＰＬＬ)１３から生成される８相のクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡとを抽出してデシリアライザ(ＤＥＳ)１５に出力する。するとシリアル・パラレル変換器としてのデシリアライザ(ＤＥＳ)１５はシリアル再生データＤＡＴＡと再生クロックＣＬＫとからパラレル受信データＤＴを生成して、記録媒体５へのデータ書き込みの処理が実行される。
【００７１】
記録媒体５からのデータ読み出しの処理では、パラレル・シリアル変換器としてのシリアライザ(ＳＥＲ)１４は、記録再生ユニット８からのパラレル送信データＤＲをＰＬＬ回路(ＰＬＬ)１３から供給される１相のクロック信号ＴＸＣＬＫに同期したシリアル送信信号ＴＸに変換して、ホスト２に出力する。その際に、ＰＬＬ回路(ＰＬＬ)１３は上記非特許文献２に記載のようなΣΔ変調器を含むフラクショナルＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成しているので、シリアル送信信号ＴＸによる不要輻射を軽減することが可能となる。
【００７２】
周波数誤差検出器(ＣＮＴ)１２には、ホスト２からの受信信号ＲＸとクロックデータリカバリ回路(ＣＤＲ)１１からの再生データＤＡＴＡと基準信号生成源３からの基準信号ＦrefとＰＬＬ回路(ＰＬＬ)１３からの１相の送信クロックＴＸＣＬＫが供給される。従って、周波数誤差検出器(ＣＮＴ)１２が受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との大きな差を検出した場合には、周波数誤差検出器(ＣＮＴ)１２は周波数制御信号ＦＣＳをＰＬＬ回路(ＰＬＬ)１３に出力する。するとＰＬＬ回路(ＰＬＬ)１３は、この周波数制御信号ＦＣＳに応答してクロックデータリカバリ回路(ＣＤＲ)１１に供給される８相のクロック信号ＴＸＣＬＫの周期を制御して受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との差を縮小するように、動作するものである。
【００７３】
以下に、図２に示す通信システムに含まれるクロックデータリカバリ回路(ＣＤＲ)１１、周波数誤差検出器(ＣＮＴ)１２、ＰＬＬ回路(ＰＬＬ)１３等の内部回路の構成と動作とを説明する。
【００７４】
《クロックデータリカバリ回路の構成》
図３は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるクロックデータリカバリ回路(ＣＤＲ)１１の構成を示す図である。
【００７５】
図３に示すクロックデータリカバリ回路(ＣＤＲ)１１の基本的な構成は、上記非特許文献１に記載されたデータリカバリ回路と類似したものである。図３に示すクロックデータリカバリ回路(ＣＤＲ)１１は、位相比較器(ＰＤ)１１１、積分器(ＩＮＴ＿ＣＩＲ)１１２、位相選択部(Phase_Sel)１１３、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４、インバータ１１５を含んでいる。
【００７６】
位相比較器(ＰＤ)１１１の３個のフリップフロップ１１１１Ａ、１１１１Ｂ、１１１１Ｃのデータ入力端子にはホスト２から出力された受信信号ＲＸが共通に供給される一方、３個のフリップフロップ１１１１Ａ、１１１１Ｂ、１１１１Ｃのトリガ入力端子にはクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力された３個の選択クロック出力信号ＣＬＫ０、ＣＬＫ１、ＣＬＫ２がそれぞれ供給される。位相比較器(ＰＤ)１１１の第１のフリップフロップ１１１１Ａの出力信号と第２のフリップフロップ１１１１Ｂの出力信号とは第１の排他的ＯＲ回路１１１２Ａの入力端子に供給される一方、位相比較器(ＰＤ)１１１の第２のフリップフロップ１１１１Ｂの出力信号と３番目のフリップフロップ１１１１Ｃの出力信号とは第２の排他的ＯＲ回路１１１２Ｂの入力端子に供給される。
【００７７】
位相比較器(ＰＤ)１１１の第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＡＲＬＹと第２の排他的ＯＲ回路１１１２Ｂの出力信号ＬＡＴＥは積分器(ＩＮＴ＿ＣＩＲ)１１２のデータ入力端子に供給される一方、入力端子にクロック選択部(ＣＬＫ＿ＳＥＬ)１１４からの第２の選択クロック出力信号ＣＬＫ１が供給されたインバータ１１５の出力信号が積分器(ＩＮＴ＿ＣＩＲ)１１２のトリガ入力端子に供給される。
【００７８】
積分器(ＩＮＴ＿ＣＩＲ)１１２のアップ出力信号ＵＰとダウン出力信号ＤＮとは位相選択部(Phase_Sel)１１３の入力端子に供給され、位相選択部(Phase_Sel)１１３のポインタ出力信号Ｐはクロック選択部(ＣＬＫ＿ＳＥＬ)１１４の選択入力端子に供給され、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４の８個のデータ入力端子にはＰＬＬ回路(ＰＬＬ)１３から生成される８相のクロック信号ＴＸＣＬＫ０、ＴＸＣＬＫ１、ＴＸＣＬＫ２、ＴＸＣＬＫ３、ＴＸＣＬＫ４、ＴＸＣＬＫ５、ＴＸＣＬＫ６、ＴＸＣＬＫ７が供給される。クロック選択部(ＣＬＫ＿ＳＥＬ)１１４の選択入力端子に供給されるポインタ出力信号Ｐの値に従って、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から３個のクロック信号が、第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４によって生成される。
【００７９】
図３に示したクロックデータリカバリ回路(ＣＤＲ)１１では、第２のフリップフロップ１１１１Ｂの出力端子から生成される出力信号は再生データＤＡＴＡとしてデシリアライザ(ＤＥＳ)１５と周波数誤差検出器(ＣＮＴ)１２に出力される一方、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４から生成される第２の選択クロック出力信号ＣＬＫ１は再生クロックＣＬＫとしてデシリアライザ(ＤＥＳ)１５に出力される。
【００８０】
《クロックデータリカバリ回路の動作》
図４Ａ、図４Ｂは、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の動作を説明する図である。図４Ａは信号間のタイミング関係を示すタイミングチャートであり、図４Ｂは選択クロック出力信号とジッタ成分との関係を示す図である。
【００８１】
図４Ａの上部には、クロック選択部(ＣＬＫ＿ＳＥＬ)１１４の８個のデータ入力端子に供給されるＰＬＬ回路(ＰＬＬ)１３から生成される８相のクロック信号ＴＸＣＬＫ０、ＴＸＣＬＫ１、ＴＸＣＬＫ２、ＴＸＣＬＫ３、ＴＸＣＬＫ４、ＴＸＣＬＫ５、ＴＸＣＬＫ６、ＴＸＣＬＫ７が示されている。
【００８２】
図４Ａの中央部には、ホスト２からの受信信号ＲＸとクロック選択部(ＣＬＫ＿ＳＥＬ)１１４によって生成される第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２が示されている。この例では、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第３のクロック信号ＴＸＣＬＫ２、第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力されている。また、この例では、ホスト２からの受信信号ＲＸの立ち上りエッジは、第１の選択クロック出力信号ＣＬＫ０の立ち上りエッジと第２の選択クロック出力信号ＣＬＫ１の立ち上りエッジとの間のタイミングとなっている。
【００８３】
図４Ａの下部には、位相比較器(ＰＤ)１１１の３個のフリップフロップ１１１１Ａ、１１１１Ｂ、１１１１Ｃの出力信号Ｑ１１１１Ａ、Ｑ１１１１Ｂ、Ｑ１１１１Ｃと位相比較器(ＰＤ)１１１の排他的ＯＲ回路１１１２Ａ、１１１２Ｂの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)、ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)とインバータ１１５の出力信号としての第２の選択クロック出力信号ＣＬＫ１の反転信号／ＣＬＫ１とが示されている。図３のクロックデータリカバリ回路(ＣＤＲ)１１の積分器(ＩＮＴ＿ＣＩＲ)１１２は、反転信号／ＣＬＫ１の立ち上りエッジで排他的ＯＲ回路１１１２Ａ、１１１２Ｂの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)、ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)のレベルを順次積算する。
【００８４】
図４Ａの最下部には、第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)の積算値ＥＸ１１１２Ａ´の波形と第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)の積算値ＥＸ１１１２Ｂ´の波形が示されている。
【００８５】
反転信号／ＣＬＫ１の立ち上りエッジのタイミングで、第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)はローレベル(接地電位)であるので、第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)の積算値ＥＸ１１１２Ｂ´もローレベル(接地電位)となる。それに対して第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)はハイレベルであるので、第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)の積算値ＥＸ１１１２Ａ´は、図４Ａの最下部に示すようにステップ状に増大する。
【００８６】
図３に示したクロックデータリカバリ回路(ＣＤＲ)１１の積分器(ＩＮＴ＿ＣＩＲ)１１２は、第１の排他的ＯＲ回路１１１２Ａの出力信号ＥＸ１１１２Ａ(出力信号ＥＡＲＬＹ)の積算値ＥＸ１１１２Ａ´のレベルと第２の排他的ＯＲ回路１１１２Ｂの出力信号ＥＸ１１１２Ｂ(出力信号ＬＡＴＥ)の積算値ＥＸ１１１２Ｂ´のレベルとの差を検出する。積算値ＥＸ１１１２Ｂ´のレベルと所定値Ｍの加算値よりも積算値ＥＸ１１１２Ａ´のレベルが高いレベルとなると、積分器(ＩＮＴ＿ＣＩＲ)１１２はアップ出力信号ＵＰを生成する。積算値ＥＸ１１１２Ａ´のレベルと所定値Ｍの加算値よりも積算値ＥＸ１１１２Ｂ´のレベルが高いレベルとなると、積分器(ＩＮＴ＿ＣＩＲ)１１２はダウン出力信号ＤＮを生成する。
【００８７】
図３に示すクロックデータリカバリ回路(ＣＤＲ)１１では積分器(ＩＮＴ＿ＣＩＲ)１１２から生成されるアップ出力信号ＵＰに応答して位相選択部(Phase_Sel)１１のポインタ値Ｐは、１個増加する。位相選択部(Phase_Sel)１１は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７に対応する８個のポインタφ０、φ１、φ２、φ３、φ４、φ５、φ６、φ７を含む。ポインタの初期値は、８個のポインタφ０〜φ７のいずれかに任意に設定される。アップ出力信号ＵＰに応答してポインタの値は初期値から時計回りでシフトする一方、ダウン出力信号ＤＮに応答してポインタの値は初期値から反時計回りでシフトするものである。
【００８８】
位相選択部(Phase_Sel)１１のポインタ値Ｐが１個増加することに応答して、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４、第６のクロック信号ＴＸＣＬＫ５が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力されるようになる。
【００８９】
図４Ｂの左は積分器(ＩＮＴ＿ＣＩＲ)１１２がアップ出力信号ＵＰを生成する以前の状態ｃａｓｅ１を示したものであり、この状態ｃａｓｅ１ではクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力される第１の選択クロック出力信号ＣＬＫ０が左側のジッタ成分に埋没していることが理解される。このような状態ｃａｓｅ１では、図３に示すクロックデータリカバリ回路(ＣＤＲ)１１は、低ビットエラーレートで再生データＤＡＴＡを回復(リカバリー)することは不可能である。また図４Ｂの左に示した状態ｃａｓｅ１は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第３のクロック信号ＴＸＣＬＫ２、第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力され、ホスト２からの受信信号ＲＸの立ち上りエッジが第１の選択クロック出力信号ＣＬＫ０の立ち上りエッジと第２の選択クロック出力信号ＣＬＫ１の立ち上りエッジの間のタイミングとなっている状態に対応するものである。
【００９０】
図４Ｂの中央は積分器(ＩＮＴ＿ＣＩＲ)１１２がアップ出力信号ＵＰを生成した状態ｃａｓｅ２を示したものであり、この状態ｃａｓｅ２ではクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力される第１の選択クロック出力信号ＣＬＫ０と第３の選択クロック出力信号ＣＬＫ２とがそれぞれ左側のジッタ成分と右側のジッタ成分に埋没していないことが理解される。この状態ｃａｓｅ２で、図３に示したクロックデータリカバリ回路(ＣＤＲ)１１は低ビットエラーレートで再生データＤＡＴＡを回復(リカバリー)することが可能となる。また図４Ｂの中央に示した状態ｃａｓｅ２は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第４のクロック信号ＴＸＣＬＫ３、第５のクロック信号ＴＸＣＬＫ４、第６のクロック信号ＴＸＣＬＫ５が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力され、ホスト２からの受信信号ＲＸの立ち上りエッジが第１の選択クロック出力信号ＣＬＫ０の立ち上りエッジの前のタイミングとなっている状態に対応するものである。
【００９１】
尚、図４Ｂの右は積分器(ＩＮＴ＿ＣＩＲ)１１２がダウン出力信号ＤＮを生成する以前の状態ｃａｓｅ３を示したものであり、この状態ｃａｓｅ３ではクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力される第３の選択クロック出力信号ＣＬＫ２が右側のジッタ成分に埋没していることが理解される。また、このような状態ｃａｓｅ３では、図３に示すクロックデータリカバリ回路(ＣＤＲ)１１は低ビットエラーレートで再生データＤＡＴＡを回復(リカバリー)することは不可能である。また図４Ｂの右に示した状態ｃａｓｅ３は、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７から選択された第６のクロック信号ＴＸＣＬＫ５、第７のクロック信号ＴＸＣＬＫ６、第８のクロック信号ＴＸＣＬＫ７が、それぞれ第１の選択クロック出力信号ＣＬＫ０、第２の選択クロック出力信号ＣＬＫ１、第３の選択クロック出力信号ＣＬＫ２としてクロック選択部(ＣＬＫ＿ＳＥＬ)１１４から出力され、ホスト２からの受信信号ＲＸの立ち上りエッジが第２の選択クロック出力信号ＣＬＫ１の立ち上りエッジと第３の選択クロック出力信号ＣＬＫ２の立ち上りエッジとの間のタイミングとなっている状態に対応するものである。この状態ｃａｓｅ３で積分器(ＩＮＴ＿ＣＩＲ)１１２がダウン出力信号ＤＮを生成することによって、図４Ｂの中央の状態ｃａｓｅ２に遷移するものである。
【００９２】
このように図３に示したクロックデータリカバリ回路(ＣＤＲ)１１は、アナログフィルタのように半導体面積の増大を生じるアナログ回路を使用することなく、全てデジタル回路で構成されているためチップ占有面積を削減することが可能となるものである。
【００９３】
《周波数誤差検出器》
図５は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【００９４】
図５に示すように周波数誤差検出器(ＣＮＴ)１２は、信号検出器(ＳＤ)１２１、シーケンサ(ＳＱ)１２２、周波数誤差検出調整器(ＤＤＣ)１２３を含んでいる。
【００９５】
信号検出器(ＳＤ)１２１は、クロックデータリカバリ回路(ＣＤＲ)１１から生成される再生データＤＡＴＡを入力してデータを検出して、検出データをシーケンサ(ＳＱ)１２２に供給する。すなわち、受信信号ＲＸの周波数と送信クロック信号ＴＸＣＬＫの周波数との誤差が顕著となって図３に示したクロックデータリカバリ回路(ＣＤＲ)１１でのシリアル再生データＤＡＴＡと再生クロックＣＬＫの正常な再生が不可能な状態をシーケンサ(ＳＱ)１２２は、信号検出器(ＳＤ)１２１からの検出データの状態から知ることが可能である。例えば、正常な再生が不可能な状態では、信号検出器(ＳＤ)１２１からの検出データのレベルが一定に保持されるものとなる。このような状態となるとシーケンサ(ＳＱ)１２２は、周波数誤差検出シーケンス動作の開始を指示するコマンドであるシーケンス信号ＳＱＳを周波数誤差検出調整器(ＤＤＣ)１２３に出力する。
【００９６】
すると、シーケンス信号ＳＱＳに応答して周波数誤差検出調整器(ＤＤＣ)１２３は、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３からの１相送信クロック信号ＴＸＣＬＫの周波数の誤差を検出する動作を開始する。周波数の誤差が所定の値よりも大きくなると、ハイレベルの周波数制御信号ＦＣＳが周波数誤差検出調整器(ＤＤＣ)１２３から生成される。尚、シーケンサ(ＳＱ)１２２からシーケンス信号ＳＱＳが供給されない状態では、周波数誤差検出調整器(ＤＤＣ)１２３は、周波数の誤差を検出する動作を停止している。
【００９７】
《周波数誤差検出調整器》
図６は、図５に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【００９８】
図６に示すように周波数誤差検出調整器(ＤＤＣ)１２３は、第１周波数検出器(ＦＤ)１２３１Ａと第２周波数検出器(ＦＤ)１２３１Ｂと誤差検出回路(ＤＤ)１２３２を含んでいる。
【００９９】
周波数誤差検出調整器(ＤＤＣ)１２３の第１周波数検出器(ＦＤ)１２３１Ａと第２周波数検出器(ＦＤ)１２３１Ｂの動作は、シーケンサ(ＳＱ)１２２からシーケンス信号ＳＱＳによって開始される。第１周波数検出器(ＦＤ)１２３１Ａは、基準信号生成源３から供給される基準信号Ｆrefによって決定されるカウント時間の間にＰＬＬ回路(ＰＬＬ)１３からの１相送信クロック信号ＴＸＣＬＫのパルスをカウントすることによって送信クロック信号ＴＸＣＬＫの周波数を測定して第１カウント数Ｔを生成する。また、第２周波数検出器(ＦＤ)１２３１Ｂも、基準信号Ｆrefによって決定されるカウント時間の間にホスト２からの受信信号ＲＸのパルスをカウントすることによって受信信号ＲＸの周波数を測定して第２カウント数Ｒを生成する。
【０１００】
誤差検出回路(ＤＤ)１２３２は、第１周波数検出器(ＦＤ)１２３１Ａから供給される第１カウント数Ｔと第２周波数検出器(ＦＤ)１２３１Ｂから供給される第２カウント数Ｒとの差から１相送信クロック信号ＴＸＣＬＫの周波数と受信信号ＲＸの周波数との周波数の誤差を検出する。周波数の誤差が所定の値よりも大きくなると、ハイレベルの周波数制御信号ＦＣＳが周波数誤差検出調整器(ＤＤＣ)１２３の誤差検出回路(ＤＤ)１２３２から生成され、ＰＬＬ回路(ＰＬＬ)１３に供給される。また、ハイレベルの周波数制御信号ＦＣＳのパルス幅は第１カウント数Ｔと第２カウント数Ｒとの差に比例するので、周波数の誤差の増大に比例してハイレベルの周波数制御信号ＦＣＳのパルス幅も増大する。
【０１０１】
《ＰＬＬ回路》
図７は、図２に示した送受信機能を有する送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
【０１０２】
図７に示したようにＰＬＬ回路(ＰＬＬ)１３は、位相周波数比較器(ＰＦＤ)１３１、チャージポンプ(ＣＰ)１３２、ループフィルタ(ＬＦ)１３３、電圧制御発振器(ＶＣＯ)１３４、プリスケーラ(ＰＲＳ)１３５、プログラマブルカウンタ(ＰＧＣ)１３６、波形生成器１３８、ΣΔ変調器１３７を含んでいる。特に、波形生成器１３８から生成される波形信号ＦＷＡＶＥに応答してΣΔ変調器１３７は可変分周器として構成されたプログラマブルカウンタ(ＰＧＣ)１３６の平均分周数Ｎを少数以下の値に精密に制御するので、図７に示すＰＬＬ回路(ＰＬＬ)１３１２は上記非特許文献２に記載と同様にフラクショナルＰＬＬ回路である。
【０１０３】
位相周波数比較器(ＰＦＤ)１３１は、基準信号生成源３の基準信号Ｆrefとプログラマブルカウンタ(ＰＧＣ)１３６からの帰還信号ＦＢの出力信号の位相と周波数とを比較して比較出力信号をチャージポンプ(ＣＰ)１３２に供給する。位相周波数比較器(ＰＦＤ)１３１の比較出力信号に応答してチャージポンプ(ＣＰ)１３２は、ループフィルタ(ＬＦ)１３３に充放電電流を供給することによってループフィルタ(ＬＦ)１３３の出力電圧が決定される。ループフィルタ(ＬＦ)１３３の出力電圧は、周波数制御電圧として電圧制御発振器(ＶＣＯ)１３４に供給される。従って、電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の周波数はループフィルタ(ＬＦ)１３３の出力の周波数制御電圧によって制御される。電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７は図３に示したクロックデータリカバリ回路(ＣＤＲ)１１のクロック選択部(ＣＬＫ＿ＳＥＬ)１１４に供給される一方、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７のうちの1相である１相送信クロック信号ＴＸＣＬＫはプリスケーラ(ＰＲＳ)１３５とプログラマブルカウンタ(ＰＧＣ)１３６によって分周される。この分周によってプログラマブルカウンタ(ＰＧＣ)１３６からの帰還信号ＦＢの出力信号の位相と周波数とが基準信号Ｆrefの位相と周波数と一致するようにＰＬＬ回路(ＰＬＬ)１３が動作するので、８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の周波数は分周数と基準信号Ｆrefとの積となる。
【０１０４】
波形生成器１３８から生成される波形信号ＦＷＡＶＥに応答してΣΔ変調器１３７は、可変分周器として構成されたプログラマブルカウンタ(ＰＧＣ)１３６の平均分周数Ｎを少数以下の値に精密に制御する。すなわち、波形生成器１３８は、変調信号としての三角波形信号ＦＷＡＶＥを生成してΣΔ変調器１３７に供給する。波形生成器１３８が三角波形信号ＦＷＡＶＥを生成する際、三角波形信号ＦＷＡＶＥの位相は図５と図６とに示した周波数誤差検出調整器(ＤＤＣ)１２３の誤差検出回路(ＤＤ)１２３２から生成される周波数制御信号ＦＣＳによって制御される。
【０１０５】
《電圧制御発振器》
図８は、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる電圧制御発振器(ＶＣＯ)１３４の構成を示す図である。
【０１０６】
図８に示したように電圧制御発振器(ＶＣＯ)１３４は、電圧電流変換器(ＶＩＣ)１３４１と４段の遅延回路１３４２Ａ、１３４２Ｂ、１３４２Ｃ、１３４２Ｄから構成されている。図７に示したＰＬＬ回路(ＰＬＬ)１３１２のループフィルタ(ＬＦ)１３３の周波数制御出力電圧Ｖcに応答して電圧電流変換器(ＶＩＣ)１３４１はその内部で変換電流を生成して、更に電圧電流変換器(ＶＩＣ)１３４１の内部で変換電流は制御電圧Ｖpに変換される。電圧制御発振器(ＶＣＯ)１３４から生成される制御電圧Ｖpが４段の遅延回路１３４２Ａ〜Ｄに共通に供給されることによって、４段の遅延回路１３４２Ａ〜Ｄの各遅延回路の遅延時間が設定される。制御電圧Ｖpが大きな電圧である場合に、４段の遅延回路１３４２Ａ〜Ｄの各遅延回路の動作電流は大きくなり、各遅延回路の遅延時間が小さくなるので、電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の発振周波数は高くなる。逆に制御電圧Ｖpが小さな電圧である場合に、４段の遅延回路１３４２Ａ〜Ｄの各遅延回路の動作電流は小さくなり、各遅延回路の遅延時間が大きくなるので、電圧制御発振器(ＶＣＯ)１３４が発振する８相のクロック信号ＴＸＣＬＫ０〜ＴＸＣＬＫ７の発振周波数は低くなる。尚、図８に示した電圧制御発振器(ＶＣＯ)１３４では、１段目の遅延回路１３４２Ａの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第２相クロック信号ＴＸＣＬＫ１と第６相クロック信号ＴＸＣＬＫ５が生成され、２段目の遅延回路１３４２Ｂの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。２段目の遅延回路１３４２Ｂの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第７相クロック信号ＴＸＣＬＫ６と第３相クロック信号ＴＸＣＬＫ２が生成され、３段目の遅延回路１３４２Ｃの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。３段目の遅延回路１３４２Ｃの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第４相クロック信号ＴＸＣＬＫ３と第８相クロック信号ＴＸＣＬＫ７が生成され、４段目の遅延回路１３４２Ｄの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。４段目の遅延回路１３４２Ｄの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第１相クロック信号ＴＸＣＬＫ０と第５相クロック信号ＴＸＣＬＫ４が生成され、１段目の遅延回路１３４２Ａの第１入力端子Ｉｎ１と第２入力端子Ｉｎ２に供給される。
【０１０７】
図９Ａは、図８に示した電圧制御発振器(ＶＣＯ)１３４に含まれる電圧電流変換器(ＶＩＣ)１３４１の構成を示す図であり、図９Ｂは、４段の遅延回路１３４２Ａ、１３４２Ｂ、１３４２Ｃ、１３４２Ｄの各々に相当する遅延回路１３４２の構成を示す図である。
【０１０８】
図９Ａに示すように電圧電流変換器(ＶＩＣ)１３４１は、ＮチャンネルＭＯＳトランジスタ(以下、ＮＭＯＳと略す)１３４１１とＰチャンネルＭＯＳトランジスタ(以下、ＰＭＯＳと略す)１３４１２を含んでいる。ＮＭＯＳ１３４１１のソースは接地され、ＮＭＯＳ１３４１１のゲートにループフィルタ(ＬＦ)１３３から生成される周波数制御出力電圧Ｖcが供給されることによって、ＮＭＯＳ１３４１１のドレインに変換電流が流れる。ＰＭＯＳ１３４１２のドレインとゲートが接続されることによって、ＰＭＯＳ１３４１２はダイオード接続されている。ＰＭＯＳ１３４１２のソースは電源電圧Ｖddに接続され、制御電圧ＶpはＰＭＯＳ１３４１２のソース・ゲート間電圧降下として生成される。
【０１０９】
図９Ｂに示したように遅延回路１３４２は、５個のＰＭＯＳ１３４２１〜１３４２５と２個のＮＭＯＳ１３４２６、１３４２７を含んでいる。２個のＮＭＯＳ１３４２６、１３４２７のソースはともに接地され、ＮＭＯＳ１３４２６のゲートとＰＭＯＳ１３４２２のゲートとは第１入力端子Ｉｎ１に接続され、ＮＭＯＳ１３４２７のゲートとＰＭＯＳ１３４２５のゲートは第２入力端子Ｉｎ２に接続されている。ＮＭＯＳ１３４２６のドレインとＰＭＯＳ１３４２２のドレインは第１出力端子Ｏｕｔ１に接続され、ＮＭＯＳ１３４２７のドレインとＰＭＯＳ１３４２５のドレインは第２出力端子Ｏｕｔ２に接続されている。ＰＭＯＳ１３４２３のゲートとドレインは第２出力端子Ｏｕｔ２と第１出力端子Ｏｕｔ１に接続され、ＰＭＯＳ１３４２４のゲートとドレインは第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２に接続されている。電源電圧Ｖddと４個のＰＭＯＳ１３４２２〜１３４２５のソースの間には、ＰＭＯＳ１３４２１のソース・ドレイン電流経路が接続されている。制御電圧Ｖpが大きな電圧である場合、遅延回路１３４２の動作電流としてのＰＭＯＳ１３４２１のドレイン電流は大きくなり、遅延回路１３４２の遅延時間が小さくなる。
【０１１０】
《波形生成部》
図１０Ａは、図７に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を、図１０Ｂは、その動作波形を、それぞれ示す図である。
【０１１１】
図１０Ａに示したように波形生成部１３８は、波形生成レジスタ(ＲＧＳ)１３８６、加算器１３８５、セレクタ１３８４、第１データ入力レジスタ１３８２、第２データ入力レジスタ１３８３、分周器１３８１を含んでいる。
【０１１２】
波形生成部１３８が三角波形信号ＦＷＡＶＥを生成するように、三角波形の勾配形成のため正勾配データＤが第１データ入力レジスタ１３８２に保持され、負勾配データ−Ｄが第２データ入力レジスタ１３８３に保持される。この正勾配データＤと負勾配データ−Ｄは、外部から供給される外部データＤから生成可能となっている。第１データ入力レジスタ１３８２の正勾配データＤと第２データ入力レジスタ１３８３の負勾配データ−Ｄとは、セレクタ１３８４の第１入力端子Ｉｎ１と第２入力端子Ｉｎ２とにそれぞれ供給されている。
【０１１３】
ＰＬＬ回路(ＰＬＬ)１３１２のプリスケーラ(ＰＲＳ)１３５とプログラマブルカウンタ(ＰＧＣ)１３６から供給される帰還信号ＦＢが分周器１３８１により分周されることによって、分周帰還信号ｆｍが生成され、分周帰還信号ｆｍはセレクタ１３８４の選択制御端子に供給される。分周帰還信号ｆｍがハイレベルの時には、第１入力端子Ｉｎ１の正勾配データＤが選択されてセレクタ１３８４の出力端子から加算器１３８５の第１入力端子に供給される。分周帰還信号ｆｍがローレベルの時には、第２入力端子Ｉｎ２の負勾配データ−Ｄが選択されてセレクタ１３８４の出力端子から加算器１３８５の第１入力端子に供給される。波形生成レジスタ(ＲＧＳ)１３８６の保持データは、三角波形信号ＦＷＡＶＥとして波形生成部１３８の出力端子からΣΔ変調器１３７に供給される一方、加算器１３８５の第２入力端子に供給される。
【０１１４】
一方、周波数誤差検出調整器(ＤＤＣ)１２３の誤差検出回路(ＤＤ)１２３２から生成される周波数制御信号ＦＣＳが、分周器１３８１と波形生成レジスタ(ＲＧＳ)１３８６の制御入力端子に供給される。周波数制御信号ＦＣＳがハイレベルの時には分周器１３８１の分周動作が停止され波形生成レジスタ(ＲＧＳ)１３８６の保持データが保持される一方、周波数制御信号ＦＣＳがローレベルの時には分周器１３８１の分周動作が実行され波形生成レジスタ(ＲＧＳ)１３８６は加算器１３８５からの更新データを格納する。
【０１１５】
図１０Ｂは、図１０Ａに示した波形生成部１３８の動作を説明する波形図である。
【０１１６】
図１０Ｂに示すように、分周帰還信号ｆｍがハイレベルの期間Ｔ１、Ｔ４には第１データ入力レジスタ１３８２の正勾配データＤによって三角波形信号ＦＷＡＶＥのレベルは増加する一方、分周帰還信号ｆｍがローレベルの期間Ｔ３、Ｔ５に第２データ入力レジスタ１３８３の負勾配データ−Ｄによって三角波形信号ＦＷＡＶＥのレベルは減少する。また、周波数制御信号ＦＣＳがハイレベルの期間Ｔ２には、分周帰還信号ｆｍのレベルが保持される一方、三角波形信号ＦＷＡＶＥのレベルも保持される。
【０１１７】
このようにして波形生成器１３８から生成される波形信号ＦＷＡＶＥに応答してΣΔ変調器１３７はプログラマブルカウンタ(ＰＧＣ)１３６の平均分周数Ｎを少数以下の値に精密に制御するので、電圧制御発振器(ＶＣＯ)１３４から発振される８相のクロック信号ＴＸＣＬＫ０〜７の周波数と位相とが制御されることが可能となる。この波形生成部１３８の動作によって、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から発振される８相のクロック信号ＴＸＣＬＫ０〜７の周波数と位相とをホスト２からの受信信号ＲＸの周波数と位相とに近接させることが可能となる。
【０１１８】
《送信クロックの周波数制御動作》
以下に、図２から図１０Ｂまでに説明した本発明の実施の形態１による送受信装置を具備した通信システムでの送信クロックＴＸＣＬＫの周波数制御動作を説明する。
【０１１９】
図１１は、図２から図１０Ｂに説明した本発明の実施の形態１による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【０１２０】
図１１の上部には、本発明の実施の形態１による送受信装置の電源電圧の投入時(パワーオンシーケンス時)の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１２１】
パワーオンシーケンスの第１ステップ(Ｓｔｅｐ１)では、送受信装置の電源電圧の投入直後であるので、クロックデータリカバリ回路(ＣＤＲ)１１での再生データＤＡＴＡと再生クロックＣＬＫとの正常な再生が不可能な状態であるので、シーケンサ(ＳＱ)１２２は周波数誤差検出シーケンス動作の開始を指示するコマンドであるシーケンス信号ＳＱＳを周波数誤差検出調整器(ＤＤＣ)１２３に出力する。すると、周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３の第２周波数検出器(ＦＤ)１２３１Ｂはホスト２からの受信信号ＲＸの周波数の６つの区間(１)〜(６)に分割した測定を開始する。６つの区間(１)〜(６)の測定結果の中で、最高周波数の区間(図１１の例では、第３区間(３))の情報を第２カウント数情報Ｒとして第２周波数検出器(ＦＤ)１２３１Ｂは誤差検出回路(ＤＤ)１２３２に送信する。一方、送受信装置の電源電圧の投入直後では、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から送信クロックＴＸＣＬＫはまだ発振されていないので、第１周波数検出器(ＦＤ)１２３１Ａは送信クロックＴＸＣＬＫの未発振情報を第１カウント数情報Ｔとして誤差検出回路(ＤＤ)１２３２に送信する。すると、誤差検出回路(ＤＤ)１２３２は第１カウント数情報Ｔと第２カウント数情報Ｒとに応答して、最高周波数の区間の１区間前の区間(図１１の例では、第２区間(２))までハイレベルとなる周波数制御信号ＦＣＳを生成して波形生成器１３８に供給する。
【０１２２】
従って、パワーオンシーケンスの第２ステップ(Ｓｔｅｐ２)では、第２の区間(２)までハイレベルとされる周波数制御信号ＦＣＳによって波形生成器１３８の波形生成レジスタ(ＲＧＳ)１３８６のデータは第２区間(２)まで最大値に維持され、その後、波形生成レジスタ(ＲＧＳ)１３８６のデータは第２データ入力レジスタ１３８３の負勾配データ−Ｄに従って最小値まで減少する。その後、波形生成レジスタ(ＲＧＳ)１３８６のデータは、第１データ入力レジスタ１３８２の正勾配データＤに従って最大値に向って増加する。その結果、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から生成される送信クロックＴＸＣＬＫの周波数も第２区間(２)まで最大値に維持され、その後、所定の勾配で減少するものとなる。このようにして、送受信装置の電源電圧の投入時(パワーオンシーケンス時)の送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１２３】
図１１の下部には、本発明の実施の形態１による送受信装置のホストとデバイスの間の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１２４】
図１１の上部で説明したパワーオンシーケンス時の送信クロックＴＸＣＬＫの周波数制御動作によって、電源電圧の投入直後にホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差が低減される。しかし、その後の送受信装置のホストとデバイスの間の通信動作の間に、受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との差が増大する可能性がある。
【０１２５】
周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３は、通信動作の間に受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数の誤差を検出するものであり、その周波数誤差が所定の値よりも大きくなると、周波数誤差を補正するようなパルス期間でハイレベルの周波数制御信号ＦＣＳを生成する。
【０１２６】
通信動作時の第１ステップ(Ｓｔｅｐ１)では、周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３はホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３の信クロックＴＸＣＬＫの周波数の６つの区間(１)〜(６)に分割した測定を実行する。この測定の間に周波数誤差が所定の値よりも大きくなると、周波数誤差検出調整器(ＤＤＣ)１２３は周波数誤差を補正するための周波数制御信号ＦＣＳを生成する。
【０１２７】
従って、通信動作時の第２ステップ(Ｓｔｅｐ２)では、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から生成される送信クロックＴＸＣＬＫの周波数は第２区間(２)の終了まで最大値に維持され、その後、所定の勾配で減少するものとなる。このように、送受信装置の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１２８】
［実施の形態２］
《他の通信システム》
図１２は、本発明の実施の形態２による送受信装置を具備した通信システムの構成を示す図である。
【０１２９】
図１２に示す本発明の実施の形態２による通信システムが図２に示した本発明の実施の形態１による通信システムと相違するのは、図１２に示すデバイス１の周波数誤差検出器(ＣＮＴ)１２が周波数制御信号ＦＣＳだけでなく変調度調整信号ＭＴと変調周期調整信号ＭＮとを生成してＰＬＬ回路(ＰＬＬ)１３に供給している点である。
【０１３０】
《他の周波数誤差検出器》
図１４は、図１２に示した本発明の実施の形態２による送受信機能を有する送受信装置として構成されたデバイス１中に含まれる周波数誤差検出器(ＣＮＴ)１２の構成を示す図である。
【０１３１】
図１４に示す本発明の実施の形態２による周波数誤差検出器(ＣＮＴ)１２が図５に示した本発明の実施の形態１による周波数誤差検出器(ＣＮＴ)１２と相違するのは、受信信号ＲＸの周波数と送信クロック信号ＴＸＣＬＫの周波数との誤差が顕著となると、シーケンサ(ＳＱ)１２２からのシーケンス信号ＳＱに応答して周波数誤差検出調整器(ＤＤＣ)１２３が周波数制御信号ＦＣＳを生成するだけでなく受信信号ＲＸの変調度と送信クロック信号ＴＸＣＬＫの変調度とを検出して変調度の誤差を補償する変調度調整信号ＭＴを生成する一方、受信信号ＲＸの変調周期と送信クロック信号ＴＸＣＬＫの変調周期とを検出して変調周期の誤差を補償する変調周期調整信号ＭＮを生成する点である。
【０１３２】
図１５は、図１４に示した周波数誤差検出器(ＣＮＴ)１２に含まれる周波数誤差検出調整器(ＤＤＣ)１２３の構成を示す図である。
【０１３３】
図１５に示す本発明の実施の形態２による周波数誤差検出調整器(ＤＤＣ)１２３が図６に示した本発明の実施の形態１による周波数誤差検出調整器(ＤＤＣ)１２３と相違する第１点は、第１周波数検出器(ＦＤ)１２３１Ａが１相送信クロック信号ＴＸＣＬＫの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を測定して、これらの測定結果を誤差検出回路(ＤＤ)１２３２に供給する点である。相違の第２点は、第２周波数検出器(ＦＤ)１２３１Ｂが受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を測定して、これらの測定結果を誤差検出回路(ＤＤ)１２３２に供給する点である。相違の第３点は、誤差検出回路(ＤＤ)１２３２は、１相送信クロック信号ＴＸＣＬＫの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)の測定結果と受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)の測定結果とに応答して、周波数制御信号ＦＣＳとともに変調度調整信号ＭＴと変調周期調整信号ＭＮとを生成する点である。
【０１３４】
図１６は、図１５に示した周波数誤差検出調整器(ＤＤＣ)１２３の第１と第２の周波数検出器(ＦＤ)１２３１Ａ、Ｂが測定する１相送信クロック信号ＴＸＣＬＫと受信信号ＲＸの周波数の最大周波数(ＵＦ)、平均周波数(ＡＦ)、最小周波数(ＤＦ)を説明する図である。
【０１３５】
図１６に示すように、最大周波数(ＵＦ)は最も周波数が高い区間での周波数であり、最小周波数(ＤＦ)は最も周波数が低い区間での周波数であり、平均周波数(ＡＦ)は長時間測定した周波数の平均値である。
【０１３６】
《他のＰＬＬ回路》
図１３は、図１２に示した本発明の実施の形態２による送受信装置として構成されたデバイス１中に含まれるＰＬＬ回路(ＰＬＬ)１３の構成を示す図である。
図１３に示す本発明の実施の形態２によるＰＬＬ回路(ＰＬＬ)１３が図７に示した本発明の実施の形態１によるＰＬＬ回路(ＰＬＬ)１３と相違するのは、図１３に示すＰＬＬ回路(ＰＬＬ)１３では波形生成器１３８から生成される三角波形信号ＦＷＡＶＥの位相が周波数誤差検出器(ＣＮＴ)１２から生成される周波数制御信号ＦＣＳによって制御される一方、三角波形信号ＦＷＡＶＥの変調度と変調周期とが周波数誤差検出器(ＣＮＴ)１２から生成される変調度調整信号ＭＴと変調周期調整信号ＭＮとによってそれぞれ制御される点である。
【０１３７】
《他の波形生成部》
図１７Ａは、図１３に示したＰＬＬ回路(ＰＬＬ)１３に含まれる波形生成部１３８の構成を示す図である。
【０１３８】
図１７Ａに示す本発明の実施の形態２による波形生成部１３８が図１０Ａに示した本発明の実施の形態１による波形生成部１３８と相違するのは、図１７Ａに示す波形生成部１３８では周波数誤差検出器(ＣＮＴ)１２から生成される変調周期調整信号ＭＮと変調度調整信号ＭＴが分周器１３８１と第１と第２のデータ入力レジスタ１３８２、１３８３にそれぞれ供給されている点である。
【０１３９】
図１７Ｂ、図１７Ｃは、図１７Ａに示した波形生成部１３８の動作を説明する波形図である。
【０１４０】
図１７Ｂに示すように、分周器１３８１に供給される変調周期調整信号ＭＮの値によって分周器１３８１の分周数が可変となるので、分周器１３８１から生成される分周帰還信号ｆｍの変調周期が可変となって、波形生成器１３８から生成される波形信号ＦＷＡＶＥの変調周期が可変となる。
【０１４１】
図１７Ｃに示すように、第１と第２のデータ入力レジスタ１３８２、１３８３に供給される変調度調整信号ＭＴの値によって第１と第２のデータ入力レジスタ１３８２、１３８３の正と負の勾配データが可変となるので、波形生成器１３８から生成される波形信号ＦＷＡＶＥの変調度(波形振幅)が可変となる。
【０１４２】
《他の送信クロックの周波数制御動作》
以下に、図１２から図１７Ｃまでに説明した本発明の実施の形態２による送受信装置を具備した通信システムでの送信クロックＴＸＣＬＫの周波数制御動作を説明する。
【０１４３】
図１８は、図１２から図１７Ｃに説明した本発明の実施の形態２による送受信装置を具備した通信システムの送信クロックＴＸＣＬＫの周波数制御動作を説明する図である。
【０１４４】
図１８の上部には、本発明の実施の形態２による送受信装置の電源電圧の投入時(パワーオンシーケンス時)の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１４５】
図１８のパワーオンシーケンスでは、図１１に示した本発明の実施の形態１によるパワーオンシーケンスと同様に、第２の区間(２)までハイレベルとされる周波数誤差検出器(ＣＮＴ)１２から生成される周波数制御信号ＦＣＳによって波形生成器１３８の波形生成レジスタ(ＲＧＳ)１３８６のデータは第２の区間(２)まで最大値に維持され、その後負勾配データに従って最小値まで減少する。その後、波形生成レジスタ(ＲＧＳ)１３８６のデータは、正勾配データ従って最大値に向って増加する。その結果、ＰＬＬ回路(ＰＬＬ)１３の電圧制御発振器(ＶＣＯ)１３４から生成される送信クロックＴＸＣＬＫの周波数も第２の区間(２)まで最大値に維持され、その後、所定の勾配で減少するものとなる。この送受信装置のパワーオンシーケンスの送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１４６】
図１８の下部には、本発明の実施の形態２による送受信装置のホストとデバイスの間の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作が示されている。
【０１４７】
図１８の通信動作時には、図１１に示した本発明の実施の形態１による通信動作時と同様に、周波数誤差検出器(ＣＮＴ)１２の周波数誤差検出調整器(ＤＤＣ)１２３はホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３の信クロックＴＸＣＬＫの周波数の６つの区間(１)〜(６)に分割した測定を実行する。
【０１４８】
通信動作の間に受信信号ＲＸの周波数と送信クロックＴＸＣＬＫの周波数との周波数誤差が所定の値よりも大きくなると、周波数誤差を補償するように変調周期調整信号ＭＮと変調度調整信号ＭＴとが周波数誤差検出器(ＣＮＴ)１２から生成される。この送受信装置の通信動作時の送信クロックＴＸＣＬＫの周波数制御動作によって、ホスト２からの受信信号ＲＸの周波数とＰＬＬ回路(ＰＬＬ)１３から生成される送信クロックＴＸＣＬＫの周波数との差を低減することが可能となる。
【０１４９】
［実施の形態３］
図１９は、本発明の実施の形態３による半導体集積回路によって構成される送受信装置としてのデバイスを具備した通信システムの構成を示す図である。
【０１５０】
図１９に示す通信システムは、図１に示した光ディスク装置と同様に、光ディスク５、光ピックアップ６、半導体集積回路７、水晶発振子３によって構成されている。図１に示した光ディスク装置と同様に、図１９に示す通信システムの半導体集積回路７は、ホストコンピュータ(ＨＯＳＴ)２とシリアルＡＴＡＰＩ方式で接続されるインターフェースユニット(ＡＴＡＰＩ)１と光ピックアップ６のデータ書き込みおよびデータ読み出しの処理を実行する記録再生ユニット(ＲＥＡＤ/ＷＲＩＴＥ)８とを含んでいる。
【０１５１】
図１９に示した半導体集積回路７のインターフェースユニット(ＡＴＡＰＩ)１はクロックデータリカバリ回路(ＣＤＲ)１１、周波数誤差検出器(ＣＮＴ)１２、ＰＬＬ回路(ＰＬＬ)１３、シリアライザ(ＳＥＲ)１４、デシリアライザ(ＤＥＳ)１５を含み、上述した本発明の実施の形態１または実施の形態２によるデバイス１と同様に構成されるものである。従って、図１９に示す本発明の実施の形態３による通信システムによれば、半導体集積回路７のチップ面積の低減が可能であり、ホスト２からの受信信号の受信に際して再生データと再生クロックの再生での誤動作の可能性を低減することが可能となる。
【０１５２】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５３】
例えば、ΣΔ変調器１３７を含むフラクショナルＰＬＬ回路(ＰＬＬ)１３はＰＬＬ回路によるスプレッドスペトクラムクロック発生器(ＳＳＣＧ)を構成するため波に形生成器１３８から生成される波形信号ＦＷＡＶＥは三角波形に限定されるものではなく、それ以外の正弦波形等を使用することが可能である。
【０１５４】
またデータ記録用の記録媒体５としては、回転駆動されるＨＤＤ／ＣＤ／ＤＶＤ／ＢＤ等のディスク記録媒体に限定されるものではなく、大容量半導体不揮発性メモリファイルを使用することも可能である。
【符号の説明】
【０１５５】
１…デバイス
１１…クロックデータリカバリ回路
１１１…位相比較器
１１１１Ａ、Ｂ、Ｃ…フリップフロップ
１１１２Ａ、Ｂ…排他的ＯＲ回路
１１２…積分器
１１３…位相選択部
１１４…クロック選択部
１２…周波数誤算検出器
１２１…信号検出器
１２２…シーケンサ
１２３…周波数誤差検出調整器
１２３１Ａ、Ｂ…周波数検出器
１２３２…誤差検出回路
１３…ＰＬＬ回路
１３１…位相周波数比較器
１３２…チャージポンプ
１３３…ループフィルタ
１３４…電圧制御発振器
１３４１…電圧電流変換器
１３４１１、１３４２６、１３４２７…ＮチャンネルＭＯＳトランジスタ
１３４１２、１３４２１〜１３４２５…ＰチャンネルＭＯＳトランジスタ
１３４２Ａ、Ｂ、Ｃ、Ｄ…遅延回路
１３５…プリスケーラ
１３６…プログラマブルカウンタ
１３７…ΣΔ変調器
１３８…波形生成器
１３８１…分周器
１３８２、１３８３…データ入力レジスタ
１３８４…セレクタ
１３８５…加算器
１３８６…波形生成レジスタ
１４…シリアライザ
１５…デシリアライザ
２…ホスト
３…発振子
５…メディア
６…ピックアップ
７…ＬＳＩ
８…記録再生部
【特許請求の範囲】
【請求項１】
クロックデータリカバリ回路と、デシリアライザと、シリアライザと、ＰＬＬ回路と、周波数検出器とを具備して、
前記クロックデータリカバリ回路は受信信号と前記ＰＬＬ回路から生成されるクロック信号とに応答して、再生クロックと再生データとを抽出するものであり、
シリアル・パラレル変換器としての前記デシリアライザは、前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、
パラレル・シリアル変換器としての前記シリアライザは、パラレル送信データと前記ＰＬＬ回路から生成される前記クロック信号とからシリアル送信信号を生成するものであり、
前記周波数検出器は前記受信信号の周波数と前記クロック信号の周波数との差を検出することによって、前記ＰＬＬ回路に供給される周波数制御信号を生成するものであり、
前記周波数制御信号に応答して前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期を制御する
ことを特徴とする送受信装置。
【請求項２】
請求項１において、
前記ＰＬＬ回路は、波形生成器と、ΔΣ変調器と、可変分周器とを含み、
前記波形生成器から生成される波形信号に応答して前記ΔΣ変調器が前記可変分周器の平均分周数を少数点以下の値に制御することによって、前記ＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する
ことを特徴とする送受信装置。
【請求項３】
請求項２において、
前記周波数検出器から生成される前記周波数制御信号が前記ＰＬＬ回路の前記波形生成器に供給されることによって、前記ＰＬＬ回路から生成される前記クロック信号の位相が制御される
ことを特徴とする送受信装置。
【請求項４】
請求項３において、
前記周波数検出器は前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を検出することによって、前記ＰＬＬ回路に供給される変調周期調整信号と変調度調整信号を生成するものであり、
前記変調周期調整信号と前記変調度調整信号に応答して、前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期と変調度とを制御する
ことを特徴とする送受信装置。
【請求項５】
請求項１において、
前記クロックデータリカバリ回路は、位相比較器と、積分器と、位相選択部と、クロック選択部とを含み、
前記クロック選択部には前記ＰＬＬ回路から生成される多相の前記クロック信号と前記位相選択部から生成されるポインタ値とが供給され、前記ポインタ値に応答して前記クロック選択部は前記多相の前記クロック信号から複数の選択クロック出力信号を生成するものであり、
前記位相比較器には前記受信信号と前記クロック選択部から生成される前記複数の選択クロック出力信号とが供給され、前記位相比較器は前記受信信号の位相と前記複数の選択クロック出力信号の複数の位相との関係に応答して進相信号と遅相信号を生成するものであり、
前記積分器には前記位相比較器から生成される前記進相信号と前記遅相信号とが供給され、前記積分器はアップ信号とダウン信号を生成するものであり、
前記クロック選択部には前記積分器から生成される前記アップ信号と前記ダウン信号が供給され、前記クロック選択部から生成される前記ポインタ値の値が設定される
ことを特徴とする送受信装置。
【請求項６】
請求項５において、
前記クロックデータリカバリ回路と、前記デシリアライザと、前記シリアライザと、前記ＰＬＬ回路と、前記周波数検出器とは半導体集積回路に構成された
ことを特徴とする送受信装置。
【請求項７】
請求項５において、
前記ＰＬＬ回路の前記波形生成器から生成される前記波形信号は、三角波形信号である
ことを特徴とする送受信装置。
【請求項８】
クロックデータリカバリ回路と、デシリアライザと、シリアライザと、ＰＬＬ回路と、周波数検出器とを具備する送受信装置の動作方法であって、
前記クロックデータリカバリ回路は受信信号と前記ＰＬＬ回路から生成されるクロック信号とに応答して、再生クロックと再生データとを抽出するものであり、
シリアル・パラレル変換器としての前記デシリアライザは、前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、
パラレル・シリアル変換器としての前記シリアライザは、パラレル送信データと前記ＰＬＬ回路から生成される前記クロック信号とからシリアル送信信号を生成するものであり、
前記周波数検出器は前記受信信号の周波数と前記クロック信号の周波数との差を検出することによって、前記ＰＬＬ回路に供給される周波数制御信号を生成するものであり、
前記周波数制御信号に応答して前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期を制御する
ことを特徴とする送受信装置の動作方法。
【請求項９】
請求項８において、
前記ＰＬＬ回路は、波形生成器と、ΔΣ変調器と、可変分周器とを含み、
前記波形生成器から生成される波形信号に応答して前記ΔΣ変調器が前記可変分周器の平均分周数を少数点以下の値に制御することによって、前記ＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する
ことを特徴とする送受信装置の動作方法。
【請求項１０】
請求項９において、
前記周波数検出器から生成される前記周波数制御信号が前記ＰＬＬ回路の前記波形生成器に供給されることによって、前記ＰＬＬ回路から生成される前記クロック信号の位相が制御される
ことを特徴とする送受信装置の動作方法。
【請求項１１】
請求項１０において、
前記周波数検出器は前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を検出することによって、前記ＰＬＬ回路に供給される変調周期調整信号と変調度調整信号を生成するものであり、
前記変調周期調整信号と前記変調度調整信号に応答して、前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期と変調度とを制御する
ことを特徴とする送受信装置の動作方法。
【請求項１２】
請求項８において、
前記クロックデータリカバリ回路は、位相比較器と、積分器と、位相選択部と、クロック選択部とを含み、
前記クロック選択部には前記ＰＬＬ回路から生成される多相の前記クロック信号と前記位相選択部から生成されるポインタ値とが供給され、前記ポインタ値に応答して前記クロック選択部は前記多相の前記クロック信号から複数の選択クロック出力信号を生成するものであり、
前記位相比較器には前記受信信号と前記クロック選択部から生成される前記複数の選択クロック出力信号とが供給され、前記位相比較器は前記受信信号の位相と前記複数の選択クロック出力信号の複数の位相との関係に応答して進相信号と遅相信号を生成するものであり、
前記積分器には前記位相比較器から生成される前記進相信号と前記遅相信号とが供給され、前記積分器はアップ信号とダウン信号を生成するものであり、
前記クロック選択部には前記積分器から生成される前記アップ信号と前記ダウン信号が供給され、前記クロック選択部から生成される前記ポインタ値の値が設定される
ことを特徴とする送受信装置の動作方法。
【請求項１３】
請求項１２において、
前記クロックデータリカバリ回路と、前記デシリアライザと、前記シリアライザと、前記ＰＬＬ回路と、前記周波数検出器とは半導体集積回路に構成された
ことを特徴とする送受信装置の動作方法。
【請求項１４】
請求項１２において、
前記ＰＬＬ回路の前記波形生成器から生成される前記波形信号は、三角波形信号である
ことを特徴とする送受信装置の動作方法。
【請求項１】
クロックデータリカバリ回路と、デシリアライザと、シリアライザと、ＰＬＬ回路と、周波数検出器とを具備して、
前記クロックデータリカバリ回路は受信信号と前記ＰＬＬ回路から生成されるクロック信号とに応答して、再生クロックと再生データとを抽出するものであり、
シリアル・パラレル変換器としての前記デシリアライザは、前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、
パラレル・シリアル変換器としての前記シリアライザは、パラレル送信データと前記ＰＬＬ回路から生成される前記クロック信号とからシリアル送信信号を生成するものであり、
前記周波数検出器は前記受信信号の周波数と前記クロック信号の周波数との差を検出することによって、前記ＰＬＬ回路に供給される周波数制御信号を生成するものであり、
前記周波数制御信号に応答して前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期を制御する
ことを特徴とする送受信装置。
【請求項２】
請求項１において、
前記ＰＬＬ回路は、波形生成器と、ΔΣ変調器と、可変分周器とを含み、
前記波形生成器から生成される波形信号に応答して前記ΔΣ変調器が前記可変分周器の平均分周数を少数点以下の値に制御することによって、前記ＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する
ことを特徴とする送受信装置。
【請求項３】
請求項２において、
前記周波数検出器から生成される前記周波数制御信号が前記ＰＬＬ回路の前記波形生成器に供給されることによって、前記ＰＬＬ回路から生成される前記クロック信号の位相が制御される
ことを特徴とする送受信装置。
【請求項４】
請求項３において、
前記周波数検出器は前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を検出することによって、前記ＰＬＬ回路に供給される変調周期調整信号と変調度調整信号を生成するものであり、
前記変調周期調整信号と前記変調度調整信号に応答して、前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期と変調度とを制御する
ことを特徴とする送受信装置。
【請求項５】
請求項１において、
前記クロックデータリカバリ回路は、位相比較器と、積分器と、位相選択部と、クロック選択部とを含み、
前記クロック選択部には前記ＰＬＬ回路から生成される多相の前記クロック信号と前記位相選択部から生成されるポインタ値とが供給され、前記ポインタ値に応答して前記クロック選択部は前記多相の前記クロック信号から複数の選択クロック出力信号を生成するものであり、
前記位相比較器には前記受信信号と前記クロック選択部から生成される前記複数の選択クロック出力信号とが供給され、前記位相比較器は前記受信信号の位相と前記複数の選択クロック出力信号の複数の位相との関係に応答して進相信号と遅相信号を生成するものであり、
前記積分器には前記位相比較器から生成される前記進相信号と前記遅相信号とが供給され、前記積分器はアップ信号とダウン信号を生成するものであり、
前記クロック選択部には前記積分器から生成される前記アップ信号と前記ダウン信号が供給され、前記クロック選択部から生成される前記ポインタ値の値が設定される
ことを特徴とする送受信装置。
【請求項６】
請求項５において、
前記クロックデータリカバリ回路と、前記デシリアライザと、前記シリアライザと、前記ＰＬＬ回路と、前記周波数検出器とは半導体集積回路に構成された
ことを特徴とする送受信装置。
【請求項７】
請求項５において、
前記ＰＬＬ回路の前記波形生成器から生成される前記波形信号は、三角波形信号である
ことを特徴とする送受信装置。
【請求項８】
クロックデータリカバリ回路と、デシリアライザと、シリアライザと、ＰＬＬ回路と、周波数検出器とを具備する送受信装置の動作方法であって、
前記クロックデータリカバリ回路は受信信号と前記ＰＬＬ回路から生成されるクロック信号とに応答して、再生クロックと再生データとを抽出するものであり、
シリアル・パラレル変換器としての前記デシリアライザは、前記再生クロックと前記再生データとからパラレル受信データを生成するものであり、
パラレル・シリアル変換器としての前記シリアライザは、パラレル送信データと前記ＰＬＬ回路から生成される前記クロック信号とからシリアル送信信号を生成するものであり、
前記周波数検出器は前記受信信号の周波数と前記クロック信号の周波数との差を検出することによって、前記ＰＬＬ回路に供給される周波数制御信号を生成するものであり、
前記周波数制御信号に応答して前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期を制御する
ことを特徴とする送受信装置の動作方法。
【請求項９】
請求項８において、
前記ＰＬＬ回路は、波形生成器と、ΔΣ変調器と、可変分周器とを含み、
前記波形生成器から生成される波形信号に応答して前記ΔΣ変調器が前記可変分周器の平均分周数を少数点以下の値に制御することによって、前記ＰＬＬ回路はスプレッドスペクトラムクロック発生器を構成する
ことを特徴とする送受信装置の動作方法。
【請求項１０】
請求項９において、
前記周波数検出器から生成される前記周波数制御信号が前記ＰＬＬ回路の前記波形生成器に供給されることによって、前記ＰＬＬ回路から生成される前記クロック信号の位相が制御される
ことを特徴とする送受信装置の動作方法。
【請求項１１】
請求項１０において、
前記周波数検出器は前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を検出することによって、前記ＰＬＬ回路に供給される変調周期調整信号と変調度調整信号を生成するものであり、
前記変調周期調整信号と前記変調度調整信号に応答して、前記受信信号の前記周波数と前記クロック信号の前記周波数との前記差を低減するように、前記ＰＬＬ回路は前記クロック信号の周期と変調度とを制御する
ことを特徴とする送受信装置の動作方法。
【請求項１２】
請求項８において、
前記クロックデータリカバリ回路は、位相比較器と、積分器と、位相選択部と、クロック選択部とを含み、
前記クロック選択部には前記ＰＬＬ回路から生成される多相の前記クロック信号と前記位相選択部から生成されるポインタ値とが供給され、前記ポインタ値に応答して前記クロック選択部は前記多相の前記クロック信号から複数の選択クロック出力信号を生成するものであり、
前記位相比較器には前記受信信号と前記クロック選択部から生成される前記複数の選択クロック出力信号とが供給され、前記位相比較器は前記受信信号の位相と前記複数の選択クロック出力信号の複数の位相との関係に応答して進相信号と遅相信号を生成するものであり、
前記積分器には前記位相比較器から生成される前記進相信号と前記遅相信号とが供給され、前記積分器はアップ信号とダウン信号を生成するものであり、
前記クロック選択部には前記積分器から生成される前記アップ信号と前記ダウン信号が供給され、前記クロック選択部から生成される前記ポインタ値の値が設定される
ことを特徴とする送受信装置の動作方法。
【請求項１３】
請求項１２において、
前記クロックデータリカバリ回路と、前記デシリアライザと、前記シリアライザと、前記ＰＬＬ回路と、前記周波数検出器とは半導体集積回路に構成された
ことを特徴とする送受信装置の動作方法。
【請求項１４】
請求項１２において、
前記ＰＬＬ回路の前記波形生成器から生成される前記波形信号は、三角波形信号である
ことを特徴とする送受信装置の動作方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８】
【図１９】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７Ａ】
【図１７Ｂ】
【図１７Ｃ】
【図１８】
【図１９】
【公開番号】特開２０１１−４１１２１（Ｐ２０１１−４１１２１Ａ）
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願番号】特願２００９−１８８３５２（Ｐ２００９−１８８３５２）
【出願日】平成２１年８月１７日（２００９．８．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月２４日（２０１１．２．２４）
【国際特許分類】
【出願日】平成２１年８月１７日（２００９．８．１７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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