【課題】 外部基準信号の入力断で高速にスイッチを切り替えて一定の電圧を発振器の制御電圧として出力でき、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号「断」の場合には、ＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力し、スイッチ高速切替回路１２が、外部基準入力信号の「断」を検出して制御回路１１より高速にＳＷ３に可変抵抗２の出力をループフィルタ４に出力させる切替信号を出力する周波数シンセサイザである。 （もっと読む）

【課題】 異なる複数の基準周波数に同期したクロックを生成でき、また、自走動作時に、ノイズの発生と消費電力を低減することができるクロック生成装置を提供する
【解決手段】 複数の外部基準クロックを入力可能とし、信号レベル検出回路２４，２５部が入力された外部基準信号の帯域毎にレベル検出し、マイクロコントローラ４が、検出された信号レベルに応じて、一つの外部基準信号のみが適正レベルであった場合に、自走制御信号によりクロック選択回路３４の外部基準クロックの出力をイネーブルとし、選択制御信号により適正レベルであった外部基準クロックを選択させ、それ以外の場合には、自走制御信号によりクロック選択回路３４の外部基準クロックの出力をディセーブルとすると共に、ＰＬＬ−ＩＣ５をパワーダウンさせて、電圧制御発振器９に自走制御用直流電圧生成回路６からの電圧に基づいて自走発振を行わせるクロック生成装置としている。 （もっと読む）

【課題】ＰＬＬを用いた周波数シンセサイザにおいて、簡素な構成でありかつスプリアス特性が良好であること。
【解決手段】位相比較部に入力する参照周波数信号を、ディジタル信号からなる鋸波のゼロクロスポイントを検出したときのクロックに基づいて生成する。しかしこの場合ディジタル値が飛び飛びの値であることから正負の符号が逆転するときにディジタル値がゼロとなるとは限らない。そこで前記ディジタル値が徐々に変化する領域において正、負の符号が逆転するゼロクロス時の直前のディジタル値及び直後のディジタル値を読み出したクロック信号を夫々Ｐ１及びＰ２とし、クロック信号Ｐ２の次のタイミングのクロック信号をＰ３とすると、Ｐ１とＰ２で読み出されるディジタル値の比率に対応する比率でＰ１、Ｐ３を使用する。 （もっと読む）

【課題】基準タイミング信号に自装置の内部タイミング信号を正確に同期させるタイミング同期装置を提供する。
【解決手段】所定の時間間隔を示す基準タイミング信号と基準タイミング信号に対応する基準時刻を示す基準時刻情報とを取得する取得部と、クロック周波数を有する内部クロック信号を生成するクロック生成部と、内部クロック信号に基づいて、所定の時間間隔を示す内部タイミング信号と内部タイミング信号に対応する時刻を示す内部時刻情報とを生成する時刻情報生成部と、基準タイミング信号と内部タイミング信号、及び、基準時刻情報と内部時刻情報を比較することにより、基準タイミング信号に対する内部タイミング信号の進み又は遅れを検出し、且つ、基準タイミング信号に対する内部タイミング信号の位相の進み量又は遅れ量を検出する検出部と、位相の進み量又は遅れ量に応じてクロック周波数を調整する調整部と、を備えるタイミング同期装置。 （もっと読む）

【課題】 スプリアスを低減すると共にＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力することができる周波数シンセサイザを提供する。
【解決手段】 ＤＤＳ回路２２の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタ２４を備え、制御回路２１が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタ２４に出力して、帯域可変型フィルタ２４をＤＤＳ回路からの出力周波数に応じたフィルタ特性としてスプリアス成分を除去する周波数シンセサイザとしている。 （もっと読む）

【課題】 ノイズ特性を劣化させることなく、消費電力を抑えて信頼性を向上できるＰＬＬ回路を提供する。
【解決手段】 ＶＣＯ１からの出力周波数Ｆｏｕｔを分周して基準信号との位相を比較して位相差を制御電圧としてＶＣＯ１に帰還させるＰＬＬ ＩＣ２を備え、制御回路６が、基準周波数ＦｒｅｆとＤＤＳ回路５における出力周波数Ｆｄｄｓの双方の周波数を細かく設定可能とし、両者の組み合わせによって、Ｆｒｅｆ及びその逓倍周波数に対するＦｄｄｓの折り返し信号をＤＤＳ回路５で生成し、第１のＡＭＰ７で増幅し、可変フィルタ８によって所望のＦｄｄｓ（desired）を選択し、第２のＡＭＰ９で増幅して基準信号としてＰＬＬ ＩＣ２に供給し、制御回路６が、分周比ＮもＰＬＬ ＩＣ２に供給するＰＬＬ回路である。 （もっと読む）

【課題】本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑える。
【解決手段】基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する１／ｎ分周器１１と、それぞれＶＣＸＯ１２１，１３１の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して１／ｎ分周器１１で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいてＶＣＸＯ１２１，１３１の出力周波数を制御するＰＬＬ回路部１１，１２と、ＰＬＬ回路部１１，１２の出力を選択的に導出する出力選択スイッチ１４とを具備する。 （もっと読む）

【課題】位相雑音を改善することのできる周波数シンセサイザを提供すること。
【解決手段】周波数設定部により設定された周波数の正弦波信号を設定信号出力部からディジタル信号として出力し、これをＤ／Ａ変換する。ここから出力された正弦波信号と電圧制御発振部の出力周波数に対応する周波数の正弦波信号と、前記Ｄ／Ａ変換部からの正弦波信号と、の差分を差動増幅器で増幅し、増幅された信号をＡ／Ｄ変換部を介して、既述の両正弦波信号の位相差を取り出す手段に入力する。この位相差を積分した信号に相当する電圧を電圧制御発振器に制御電圧として入力する。そして差動増幅器の利得をＡ／Ｄ変換部の位相雑音劣化の最大値よりも大きく設定し、これによりＡ／Ｄ変換部の位相雑音劣化をキャンセルする。 （もっと読む）

【課題】 電源投入直後から長期にわたる使用期間全体で良好な周波数安定度が得られる周波数シンセサイザを提供する。
【解決手段】 基準信号発生回路１に、ＯＣＸＯ２０と、ＴＣＸＯ３０と、それぞれの出力に対してウェイト調整を行うウェイト変換器２１，３１と、各ウェイト変換器からの出力を加算して基準信号として出力する加算器４１を備え、ＣＰＵ１０が、電源投入時にはＴＣＸＯ３０のウェイトを１００％、ＯＣＸＯ２０のウェイトを０％とし、徐々にＯＣＸＯ２０のウェイトを上げて、予め設定された一定時間後にＴＣＸＯ３０のウェイトを０％、ＯＣＸＯ２０のウェイトを１００％とするようにウェイト変換器Ｂ，Ｃを制御する周波数シンセサイザとしており、電源投入後に急速に周波数を安定させることができるものである。 （もっと読む）

【課題】半導体チップ面積を低減して再生データと再生クロックの生成の誤動作の可能性を軽減する。
【解決手段】送受信装置７は、クロックデータリカバリ回路１１、デシリアライザ１５、シリアライザ１４、ＰＬＬ回路１３、周波数検出器１２を具備する。クロックデータリカバリ回路１１は受信信号ＲＸとＰＬＬ回路１３から生成されるクロック信号ＴＸＣＬＫに応答して、再生クロックＣＬＫと再生データＤＡＴＡを抽出する。デシリアライザ１５はＣＬＫとＤＡＴＡからパラレル受信データＤＴを生成し、シリアライザ１４はパラレル送信データＤＲとＴＸＣＬＫからシリアル送信信号ＴＸを生成する。検出器１２は受信信号ＲＸとクロック信号ＴＸＣＬＫの周波数の差を検出して周波数制御信号ＦＣＳを生成して、信号ＦＣＳに応答して周波数の記差を低減するように、ＰＬＬ回路１３はＴＸＣＬＫの周期を制御する。 （もっと読む）

【課題】低品質の入力光信号に対しても、安定して同期信号を発生するとともに、入力光信号が有するクロック信号に対する位相誤差検出感度を高くし、同期信号のタイミングジッタを低減し、製造コストを削減することである。
【解決手段】位相同期回路１０は、基準信号を発生する基準信号発生部２２と、入力光信号と電気信号とを位相比較して第１の位相誤差信号を生成する光位相比較部１と、第１の位相誤差信号と、基準信号と、を位相比較して第２の位相誤差信号を生成し、第２の位相誤差信号における入力光信号のクロック信号周波数に対応する周波数成分のみに応じて入力光信号の位相に同期した出力信号を発生して出力する位相同期部２と、基準信号の分周信号を用いて、位相同期部２から出力された同期信号をＳＳＢ変調して電気信号として光位相比較部１に出力する変調部３と、を備える。 （もっと読む）

【課題】基準信号の周波数の実数倍の周波数を持ちジッタの少ないデジタル信号を整数ＰＬＬとデジタル回路のみを用いて生成する。
【解決手段】実数である周期指定値をデルタ・シグマ変調器を通してジッタの低周波成分を抑制した整数分周数列を発生させ、その分周数列で基準信号を分周する。その分周出力信号に対して整数ＰＬＬによりジッタを除去することにより所望の信号を得る。また、前記デルタ・シグマ変調器では、分周器出力において理想的な信号の立ち上がりのタイミングと実際の立ち上がりのタイミングの誤差を算出し、その誤差に対してデジタルフィルタを通して分周数にフィードバック補償を行う。 （もっと読む）

【課題】ディジタル発振回路自体の位相ノイズを増大させることなく、発振周波数が高く且つ最小周波数変化量が小さい周波数シンセサイザを実現できるようにする。
【解決手段】周波数シンセサイザは、ディジタル制御発振回路１１と、発振周波数制御部１２とを備えている。ディジタル制御発振回路１１は、２本の導体が互いに間隔をおいて並行に配置された並行部１５Ａと、２本の導体が電気的に絶縁されて交差する交差部１５Ｂとをそれぞれ奇数個有するループ状の伝送線路１５と、アクティブ回路１７と、第１の可変容量部２１及び第２の可変容量部２２とを有している。発振周波数制御部１２は、第１の可変容量部２１に含まれる第１の可変容量素子の高容量状態と低容量状態とを切り替える第１の制御信号をΣΔ変調するΣΔ変調回路４０を有している。 （もっと読む）

【課題】広帯域にわたって周波数成分の劣化がない搬送波を生成する搬送波生成回路を提供する。
【解決手段】指定された搬送波の周波数に応じて設定を変更する機能を設け、スプリアスが発生しない設定値に切り替える。 （もっと読む）

【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号Ｓ１が入力される直列に接続された第１の遅延素子１０１１〜１０１Ｎと、信号Ｓ２が入力される直列に接続された第２の遅延素子１０２１〜１０２Ｎと、各々の第１の遅延素子の出力が与えられ、各々の第２の遅延素子の出力をクロックとするラッチ回路１０３１〜１０３Ｎと、前記ラッチ回路の出力値に基づいて信号Ｓ１のパルス幅を示すデジタルコードＰＷｍを算出して出力するデコーダ回路１０４と、デジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較し、比較結果を出力する比較器１０５と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路１０６と、を備える。 （もっと読む）

ＰＬＬのデジタル制御された発振器（ＤＣＯ）は、ＤＣＯ＿ＯＵＴ信号がディザされた間隔で変化する周波数を持つように、ディザされる。一例では、ＤＣＯは、入って来るデジタルチューニングワードのディザされていないストリームを受け取り、ディザされた基準クロック信号ＲＥＦＤを受け取り、ＤＣＯ＿ＯＵＴ信号を出力し、その周波数変化がディザされた間隔で起こるようになっている。ＰＬＬがセルラー電話の送信機の局部発振器で用いられる場合、ＤＣＯの新規なディザリングは、デジタルイメージノイズが、メイン局部発振器周波数からの特定の周波数オフセットで、より少なくなるように、デジタルイメージノイズを周波数拡散する。デジタルイメージノイズの周波数拡散によって、ＰＬＬ基準クロックの周波数を増大する必要なく、ノイズの仕様を満たすことが可能になる。基準クロックの周波数の増大を回避して、ノイズの仕様を満たすことにより、パワーの消費の増大が回避される。
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【課題】精度の高い発振周波数を生み出す事ができるシンセサイザを提供する事を目的とする。
【解決手段】シンセサイザ１は、基準発振器２からの基準発振信号が入力される比較器４と、比較器４の出力信号に基づいて発振信号を出力する電圧制御発振器５と、この電圧制御発振器５の出力信号を制御部７からの制御信号に基づいて分周する第２分周器６とを備えており、比較器４は、第２分周器６からの出力信号と基準発振器２からの出力信号とを比較してこの比較結果を示す信号を電圧制御発振器５に出力し、シンセサイザ１を用いる電子機器の使用状態に基づいて、第２分周器６の分周比の値が決められている。これにより、温度検出部８とＭＥＭＳ振動子１１との間の温度差に起因したシンセサイザの発振周波数誤差を無くす事ができる。 （もっと読む）

【課題】
デジタル映像信号処理で必要となる所定周波数の基準クロック信号を得る手法として、ジッター発生要因を有する手法を用いた場合でも、このジッターに起因する画質劣化や音質劣化を出来る限り目立たなくすることを可能とする装置を提供する。
【解決手段】
映像信号や音声信号の信号レベルが低い期間か否かを検出し、信号レベルが低くない期間は、クロック信号を生成するＰＬＬ回路の構成要素である帰還分周器５の分周比率を固定値とし、信号レベルが低い期間は、帰還分周器５の分周比率を可変して、これら各期間よりも十分に長い期間で積分すると、全体的にみれば所定周波数となる基準クロック信号を生成する。 （もっと読む）

【課題】制御部による分周器の制御に起因したノイズの発生を抑え、受信特性の良好な受信機を実現可能なシンセサイザを提供することを目的とする。
【解決手段】制御部７は、温度を検出する温度検出部８の出力信号に基づいて第２の分周器６へ適当な整数分周数Ｍや分数分周数Ｎの制御信号を送り、第２の分周器６の分周比を変化させる。つまり、第２の分周器６は、分周数Ｍが入力される整数部分と、分周数Ｎが入力される分数部分により構成される。制御部７は、温度を検出する温度検出部８の温度信号に基づいて第２分周器６の分周比を不均一な時間間隔で変化させる。これにより、第２分周器６の制御に伴い特定周波数に多数発生するノイズを抑圧することができ、シンセサイザの位相雑音を低減することができる。 （もっと読む）

【課題】ＤＣＯ利得正規化回路を用いることなく制御感度を適切に推定することで、デジタル制御発振器の発振周波数が変化しても位相雑音特性が変化しないＡＤＰＬＬ周波数シンセサイザを提供する。
【解決手段】周波数設定ワードがＦＣＷ０からＦＣＷ２へ変更される場合、制御感度推定部１２は、ダミーであるＦＣＷ１である時の発振周波数ｆ１をまず測定し、次にＦＣＷ２である時の発振周波数ｆ２を測定する。そして、制御感度推定部１２は、発振周波数ｆ１及びｆ２の値からＦＣＷ２時の制御感度Ｋ_DCO２を計算する。ループフィルタ１３は、制御感度Ｋ_DCO２の値に基づいて、予め設計した固有周波数ω_n及びダンピングファクタζとなるように、フィルタ係数α２及びρ２の値を決定する。 （もっと読む）