冗長ＰＬＬ回路
【課題】本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑える。
【解決手段】基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する１／ｎ分周器１１と、それぞれＶＣＸＯ１２１，１３１の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して１／ｎ分周器１１で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいてＶＣＸＯ１２１，１３１の出力周波数を制御するＰＬＬ回路部１１，１２と、ＰＬＬ回路部１１，１２の出力を選択的に導出する出力選択スイッチ１４とを具備する。
【解決手段】基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する１／ｎ分周器１１と、それぞれＶＣＸＯ１２１，１３１の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して１／ｎ分周器１１で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいてＶＣＸＯ１２１，１３１の出力周波数を制御するＰＬＬ回路部１１，１２と、ＰＬＬ回路部１１，１２の出力を選択的に導出する出力選択スイッチ１４とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振出力周波数を基準クロックによるリファレンス信号のｎ／ｍ（ｎ，ｍは任意の数）倍の周波数でロックするＰＬＬ（Phase Locked Loop：位相同期ループ）回路に係り、特に冗長構成とするものに関する。
【背景技術】
【０００２】
通信機器等の電子機器にあっては、発振出力周波数を基準クロックによるリファレンス信号のｎ／ｍ倍の周波数にロックするＰＬＬ回路がよく用いられる。このようなＰＬＬ回路では、リファレンス信号を１／ｎ分周器で１／ｎ倍し、発振器出力信号を１／ｍ分周器で１／ｍ倍して両者が同期するように発振器を制御する。
【０００３】
ところで、上記のような電子機器では、運用断を回避すべく、ＰＬＬ回路の冗長構成がとられる（例えば特許文献１参照）が、上記ＰＬＬ回路を２個用いて冗長構成とした場合、出力位相がリファレンス周波数を分周する１／ｎ分周器の位相と同期するため、それぞれの１／ｎ分周器の性能差から各発振器の出力位相に偏差が生じてしまう。このように冗長構成で出力位相に偏差が生じていると、ＰＬＬ回路の出力切替時に出力位相が急激に変化してしまい、供給先の回路に多大な悪影響を及ぼしてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−０６０８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように従来の冗長構成によるＰＬＬ回路では、本線系と冗長系との間で出力位相に偏差が生じ、ＰＬＬ回路の出力切替時に出力位相が急激に変化してしまう。
【０００６】
本発明の目的は、上記の問題を解決し、比較的簡易な回路構成で、本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑えることのできる冗長ＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明に係る冗長ＰＬＬ回路は、基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する分周器と、それぞれ発振器の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して前記分周器で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいて前記発振器の出力周波数を制御する複数のＰＬＬ回路部と、前記複数のＰＬＬ回路部の出力を選択的に導出する出力選択部とを具備することを特徴とする。
【０００８】
上記構成による冗長ＰＬＬ回路では、リファレンス信号を１／ｎ倍した上で複数のＰＬＬ回路部に与えるようにしているので、個々のＰＬＬ回路部の出力位相に偏差が生じなくなる。
【発明の効果】
【０００９】
以上のように構成したことにより、本発明によれば、比較的簡易な回路構成で、本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑えることのできる冗長ＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る冗長ＰＬＬ回路の一実施形態を示すブロック回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１２】
図１は本発明に係る冗長構成のＰＬＬ回路の一実施形態の具体的な構成を示すブロック図である。図１に示す冗長ＰＬＬ回路は、リファレンス信号（基準クロックＣＫref）から１／ｎ倍の周波数信号を生成する１／ｎ分周器１１を備える。この１／ｎ分周器１１は冗長構成の２つのＰＬＬ回路部１２，１３で共有されるもので、その１／ｎ倍された周波数信号は第１及び第２のＰＬＬ回路部１２，１３に供給される。
【００１３】
上記第１のＰＬＬ回路部１２は、内部の電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Xtal Oscillator）１２１で発生されるＰＬＬ出力クロックＣＫout1の１／ｍ倍クロックを外部から与えられる基準クロックＣＫrefの１／ｎ倍クロックに同期させるようにした速度変化機能を備えるものである。
【００１４】
具体的には、上記１／ｎ分周器１１で基準クロックＣＫrefを１／ｎ倍された信号Ｓ１を取り込む。一方、ＶＣＸＯ１２１で発生される発振クロックＣＫout1を１／ｍ分周器１２２で１／ｍ倍し（信号Ｓ２）、基準クロックＣＫrefを１／ｎ倍した信号Ｓ１と共に位相比較器１２３に送る。この位相比較器１２３では、基準クロックＣＫrefを１／ｎ分周した信号Ｓ１及び出力クロックＣＫout1を１／ｍ分周した信号Ｓ２の位相差δ1 を一定周期で求めるもので、ここで得られた位相差δ1 は信号処理部１２４に送られる。この信号処理部１２４は入力位相差δ1 を一定間隔でサンプリングし、デジタル処理により位相差相当の制御電圧値を求めるもので、その出力はＤ／Ａ（デジタル／アナログ）変換部１２５でアナログ電圧に変換され、発振周波数の制御電圧としてＶＣＸＯ１２１に与えられる。
【００１５】
上記第２のＰＬＬ回路部１３は、内部のＶＣＸＯ１３１で発生されるＰＬＬ出力クロックＣＫout2の１／ｍ倍クロックを外部から与えられる基準クロックＣＫrefの１／ｎ倍クロックに同期させるようにした速度変化機能を備えるものである。
【００１６】
具体的には、上記１／ｎ分周器１１で基準クロックＣＫrefを１／ｎ倍された信号Ｓ１を取り込む。一方、ＶＣＸＯ１３１で発生される発振クロックＣＫout2を１／ｍ分周器１３２で１／ｍ倍し（信号Ｓ２′）、基準クロックＣＫrefを１／ｎ倍した信号Ｓ１と共に位相比較器１３３に送る。この位相比較器１３３では、基準クロックＣＫrefを１／ｎ分周した信号Ｓ１及び出力クロックＣＫout2を１／ｍ分周した信号Ｓ２′の位相差δ2 を一定周期で求めるもので、ここで得られた位相差δ2 は信号処理部１３４に送られる。この信号処理部１３４は入力位相差δ2 を一定間隔でサンプリングし、デジタル処理により位相差相当の制御電圧値を求めるもので、その出力はＤ／Ａ（デジタル／アナログ）変換部１３５でアナログ電圧に変換され、発振周波数の制御電圧としてＶＣＸＯ１３１に与えられる。
【００１７】
上記第１、第２のＰＬＬ回路部１２，１３のＶＣＸＯ出力は出力選択スイッチ１４により任意のタイミングで選択出力することが可能となっている。
【００１８】
上記構成による冗長ＰＬＬ回路の動作を説明する。
【００１９】
まず、従来のＰＬＬ回路における冗長構成では、個々のＰＬＬ回路部内で個別に基準クロックＣＫrefの１／ｎ倍信号を生成していたため、各ＰＬＬ回路部間で１／ｎ分周出力の周期位置がずれてしまい、ＰＬＬ回路出力を切り替えると、最大でＰＬＬ出力周波数の±πラジアンの位相差が発生してしまう。
【００２０】
これに対し、図１に示す冗長ＰＬＬ回路では、１／ｎ分周器１１を共有化して冗長構成の外側に配置する。この場合、１／ｎ分周器は回路規模が小さいので、共通要素としても信頼性は維持できる。この構成によれば、第１のＰＬＬ回路部１２及び第２のＰＬＬ回路部１３の両方が１／ｎ分周器１１の出力にロックするので、１／ｍ分周器１２２，１３２の分周位相によらず出力位相が一致する。このため、冗長切替を行っても、切替による位相変動を防止することができる。
【００２１】
したがって、上記構成による冗長ＰＬＬ回路によれば、比較的簡易な回路構成で、本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑えることができる。
【００２２】
本発明は、特に、ルビジューム信号源のような高精度なリファレンス信号をｎ／ｍ倍に速度変換するＰＬＬ回路を用いる電子機器では、冗長構成を実現する上で冗長切替による位相変動を抑圧することができるので、利用価値が非常に高い。原理的には、１／ｎ分周器１１と各ＰＬＬ回路部１２，１３との伝送路長が影響するため、実装位置を考慮するとよい。
【００２３】
尚、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００２４】
１１…１／ｎ分周器、１２…第１のＰＬＬ回路部、１２１…電圧制御水晶発振器（ＶＣＸＯ）、１２２…１／ｍ分周器、１２３…位相比較器、１２４…信号処理部、１２５…Ｄ／Ａ変換器、１３…第２のＰＬＬ回路部、１３１…電圧制御水晶発振器（ＶＣＸＯ）、１３２…１／ｍ分周器、１３３…位相比較器、１３４…信号処理部、１３５…Ｄ／Ａ変換器、１４…出力選択スイッチ。
【技術分野】
【０００１】
本発明は、発振出力周波数を基準クロックによるリファレンス信号のｎ／ｍ（ｎ，ｍは任意の数）倍の周波数でロックするＰＬＬ（Phase Locked Loop：位相同期ループ）回路に係り、特に冗長構成とするものに関する。
【背景技術】
【０００２】
通信機器等の電子機器にあっては、発振出力周波数を基準クロックによるリファレンス信号のｎ／ｍ倍の周波数にロックするＰＬＬ回路がよく用いられる。このようなＰＬＬ回路では、リファレンス信号を１／ｎ分周器で１／ｎ倍し、発振器出力信号を１／ｍ分周器で１／ｍ倍して両者が同期するように発振器を制御する。
【０００３】
ところで、上記のような電子機器では、運用断を回避すべく、ＰＬＬ回路の冗長構成がとられる（例えば特許文献１参照）が、上記ＰＬＬ回路を２個用いて冗長構成とした場合、出力位相がリファレンス周波数を分周する１／ｎ分周器の位相と同期するため、それぞれの１／ｎ分周器の性能差から各発振器の出力位相に偏差が生じてしまう。このように冗長構成で出力位相に偏差が生じていると、ＰＬＬ回路の出力切替時に出力位相が急激に変化してしまい、供給先の回路に多大な悪影響を及ぼしてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−０６０８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記のように従来の冗長構成によるＰＬＬ回路では、本線系と冗長系との間で出力位相に偏差が生じ、ＰＬＬ回路の出力切替時に出力位相が急激に変化してしまう。
【０００６】
本発明の目的は、上記の問題を解決し、比較的簡易な回路構成で、本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑えることのできる冗長ＰＬＬ回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明に係る冗長ＰＬＬ回路は、基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する分周器と、それぞれ発振器の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して前記分周器で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいて前記発振器の出力周波数を制御する複数のＰＬＬ回路部と、前記複数のＰＬＬ回路部の出力を選択的に導出する出力選択部とを具備することを特徴とする。
【０００８】
上記構成による冗長ＰＬＬ回路では、リファレンス信号を１／ｎ倍した上で複数のＰＬＬ回路部に与えるようにしているので、個々のＰＬＬ回路部の出力位相に偏差が生じなくなる。
【発明の効果】
【０００９】
以上のように構成したことにより、本発明によれば、比較的簡易な回路構成で、本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑えることのできる冗長ＰＬＬ回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係る冗長ＰＬＬ回路の一実施形態を示すブロック回路図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１２】
図１は本発明に係る冗長構成のＰＬＬ回路の一実施形態の具体的な構成を示すブロック図である。図１に示す冗長ＰＬＬ回路は、リファレンス信号（基準クロックＣＫref）から１／ｎ倍の周波数信号を生成する１／ｎ分周器１１を備える。この１／ｎ分周器１１は冗長構成の２つのＰＬＬ回路部１２，１３で共有されるもので、その１／ｎ倍された周波数信号は第１及び第２のＰＬＬ回路部１２，１３に供給される。
【００１３】
上記第１のＰＬＬ回路部１２は、内部の電圧制御水晶発振器（ＶＣＸＯ：Voltage Controlled Xtal Oscillator）１２１で発生されるＰＬＬ出力クロックＣＫout1の１／ｍ倍クロックを外部から与えられる基準クロックＣＫrefの１／ｎ倍クロックに同期させるようにした速度変化機能を備えるものである。
【００１４】
具体的には、上記１／ｎ分周器１１で基準クロックＣＫrefを１／ｎ倍された信号Ｓ１を取り込む。一方、ＶＣＸＯ１２１で発生される発振クロックＣＫout1を１／ｍ分周器１２２で１／ｍ倍し（信号Ｓ２）、基準クロックＣＫrefを１／ｎ倍した信号Ｓ１と共に位相比較器１２３に送る。この位相比較器１２３では、基準クロックＣＫrefを１／ｎ分周した信号Ｓ１及び出力クロックＣＫout1を１／ｍ分周した信号Ｓ２の位相差δ1 を一定周期で求めるもので、ここで得られた位相差δ1 は信号処理部１２４に送られる。この信号処理部１２４は入力位相差δ1 を一定間隔でサンプリングし、デジタル処理により位相差相当の制御電圧値を求めるもので、その出力はＤ／Ａ（デジタル／アナログ）変換部１２５でアナログ電圧に変換され、発振周波数の制御電圧としてＶＣＸＯ１２１に与えられる。
【００１５】
上記第２のＰＬＬ回路部１３は、内部のＶＣＸＯ１３１で発生されるＰＬＬ出力クロックＣＫout2の１／ｍ倍クロックを外部から与えられる基準クロックＣＫrefの１／ｎ倍クロックに同期させるようにした速度変化機能を備えるものである。
【００１６】
具体的には、上記１／ｎ分周器１１で基準クロックＣＫrefを１／ｎ倍された信号Ｓ１を取り込む。一方、ＶＣＸＯ１３１で発生される発振クロックＣＫout2を１／ｍ分周器１３２で１／ｍ倍し（信号Ｓ２′）、基準クロックＣＫrefを１／ｎ倍した信号Ｓ１と共に位相比較器１３３に送る。この位相比較器１３３では、基準クロックＣＫrefを１／ｎ分周した信号Ｓ１及び出力クロックＣＫout2を１／ｍ分周した信号Ｓ２′の位相差δ2 を一定周期で求めるもので、ここで得られた位相差δ2 は信号処理部１３４に送られる。この信号処理部１３４は入力位相差δ2 を一定間隔でサンプリングし、デジタル処理により位相差相当の制御電圧値を求めるもので、その出力はＤ／Ａ（デジタル／アナログ）変換部１３５でアナログ電圧に変換され、発振周波数の制御電圧としてＶＣＸＯ１３１に与えられる。
【００１７】
上記第１、第２のＰＬＬ回路部１２，１３のＶＣＸＯ出力は出力選択スイッチ１４により任意のタイミングで選択出力することが可能となっている。
【００１８】
上記構成による冗長ＰＬＬ回路の動作を説明する。
【００１９】
まず、従来のＰＬＬ回路における冗長構成では、個々のＰＬＬ回路部内で個別に基準クロックＣＫrefの１／ｎ倍信号を生成していたため、各ＰＬＬ回路部間で１／ｎ分周出力の周期位置がずれてしまい、ＰＬＬ回路出力を切り替えると、最大でＰＬＬ出力周波数の±πラジアンの位相差が発生してしまう。
【００２０】
これに対し、図１に示す冗長ＰＬＬ回路では、１／ｎ分周器１１を共有化して冗長構成の外側に配置する。この場合、１／ｎ分周器は回路規模が小さいので、共通要素としても信頼性は維持できる。この構成によれば、第１のＰＬＬ回路部１２及び第２のＰＬＬ回路部１３の両方が１／ｎ分周器１１の出力にロックするので、１／ｍ分周器１２２，１３２の分周位相によらず出力位相が一致する。このため、冗長切替を行っても、切替による位相変動を防止することができる。
【００２１】
したがって、上記構成による冗長ＰＬＬ回路によれば、比較的簡易な回路構成で、本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑えることができる。
【００２２】
本発明は、特に、ルビジューム信号源のような高精度なリファレンス信号をｎ／ｍ倍に速度変換するＰＬＬ回路を用いる電子機器では、冗長構成を実現する上で冗長切替による位相変動を抑圧することができるので、利用価値が非常に高い。原理的には、１／ｎ分周器１１と各ＰＬＬ回路部１２，１３との伝送路長が影響するため、実装位置を考慮するとよい。
【００２３】
尚、各実施形態は可能な限り適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００２４】
１１…１／ｎ分周器、１２…第１のＰＬＬ回路部、１２１…電圧制御水晶発振器（ＶＣＸＯ）、１２２…１／ｍ分周器、１２３…位相比較器、１２４…信号処理部、１２５…Ｄ／Ａ変換器、１３…第２のＰＬＬ回路部、１３１…電圧制御水晶発振器（ＶＣＸＯ）、１３２…１／ｍ分周器、１３３…位相比較器、１３４…信号処理部、１３５…Ｄ／Ａ変換器、１４…出力選択スイッチ。
【特許請求の範囲】
【請求項１】
基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する分周器と、それぞれ発振器の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して前記分周器で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいて前記発振器の出力周波数を制御する複数のＰＬＬ回路部と、前記複数のＰＬＬ回路部の出力を選択的に導出する出力選択部とを具備することを特徴とする冗長ＰＬＬ回路。
【請求項１】
基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する分周器と、それぞれ発振器の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して前記分周器で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいて前記発振器の出力周波数を制御する複数のＰＬＬ回路部と、前記複数のＰＬＬ回路部の出力を選択的に導出する出力選択部とを具備することを特徴とする冗長ＰＬＬ回路。
【図１】
【公開番号】特開２０１１−１０９５３５（Ｐ２０１１−１０９５３５Ａ）
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２００９−２６４２２７（Ｐ２００９−２６４２２７）
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２１年１１月１９日（２００９．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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