【課題】クロック生成回路におけるハンチング現象を抑制することのできる新たな技術を提供する。
【解決手段】電子機器５００は、周波数制御装置５１０と信号処理部５４０とを備える。周波数制御装置５１０は、出力クロック信号を生成するクロック生成回路（クロック生成部５１２）と、出力クロック信号の周波数を制御する周波数制御部５１４とを備える。クロック生成部５１２は、入力された発振制御信号に基づき出力クロック信号を生成する出力クロック生成部（発振部６１０）と、発振制御信号を生成して出力クロック生成部に供給する発振制御部６１６とを有する。周波数制御部５１４は、発振制御部６１６を制御して発振制御信号を徐々に変化させることにより、出力クロック信号の周波数を徐々に変化させる。 （もっと読む）

【課題】 多数の類似機種を製造する場合でも、製造工程や検査工程における人為的なミスをなくし、適正な仕様とすることができる周波数シンセサイザ装置及びその製造システムを提供する。
【解決手段】 周波数シンセサイザ装置１のハードウェア識別子回路１３が機種に対応するハードウェア識別子を記憶し、外部ＰＣ２が複数のハードウェア識別子とそれに対応するパラメータを記憶しており、マイクロコントローラ１２が、外部ＰＣ２からハードウェア識別子の要求を受信すると、ハードウェア識別子回路１３からハードウェア識別子を読み取って外部ＰＣ２に出力し、外部ＰＣ２が、周波数シンセサイザ装置１から取得したハードウェア識別子に対応して記憶されているパラメータを読み取って周波数シンセサイザ装置１に出力し、マイクロコントローラ１２が、受信したパラメータを不揮発性メモリ１４に記憶する周波数シンセサイザ装置及びその製造システムとしている。 （もっと読む）

【課題】長時間にわたって基準周波数周波数の周波数安定度を維持可能で、かつ安価な基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置１は、ルビジウム発振器１１と、ルビジウム発振器１１より周波数安定度が低い水晶発振器２１と、判定部４２と、切替スイッチ５１ａ〜５１ｆと、を備える。判定部４２は、ルビジウム発振器１１が正常な出力信号を出力している正常状態か、正常な出力信号を出力していない故障状態か、を判定する。切替スイッチ５１ｃ，５１ｄは、ルビジウム発振器１１が正常状態であると判定部４２が判定しているときは、第１ＰＬＬ回路を構成するように設定を行い、ルビジウム発振器１１が故障状態であると判定部４２が判定しているときは、第２ＰＬＬ回路を構成するように設定を行う。 （もっと読む）

【課題】比較器が出力する追従誤差に応じて適切な制御を行い、外乱の影響によっても基準周波数信号の精度が低下しない構成の基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置は、電圧制御発振器と、位相比較器と、制御器と、ファジィ補償器と、を備える。電圧制御発振器は、基準周波数信号を出力する。位相比較器は、基準周波数信号を分周した信号と、リファレンス信号と、を比較して位相差を算出する。制御器は、位相差を考慮して制御電圧信号を電圧制御発振器に出力する。ファジィ補償器は、位相差が急激な変動をしているか否かを、ファジィ理論を用いて判定する。そして、ファジィ補償器は、位相差が急激な変動をしていると判定した場合は、当該位相差が基準周波数信号に影響を及ぼさないように補償値を決定する。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑える。
【解決手段】基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する１／ｎ分周器１１と、それぞれＶＣＸＯ１２１，１３１の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して１／ｎ分周器１１で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいてＶＣＸＯ１２１，１３１の出力周波数を制御するＰＬＬ回路部１１，１２と、ＰＬＬ回路部１１，１２の出力を選択的に導出する出力選択スイッチ１４とを具備する。 （もっと読む）

【課題】良好なスペクトラム拡散効果を有し、ノイズの発生が少なく周辺回路や電子部品の誤動作を低減することができる周波数変調機能付きクロック生成回路を提供する。
【解決手段】クロック生成回路１は、帰還用分周器１７を有し、周波数変調されたクロックを出力するＰＬＬ回路１０と、帰還用分周器１７から所定の周波数のみ取り出しＰＬＬ回路１０に入力するバンドパスフィルタ２０と、三角波を生成する三角波生成回路４０とを有し、バンドパスフィルタ２０は、サイン波生成器としても機能し、所定のタイミングでサイン波を生成して三角波と合成して帰還用分周器１７の分周比を変化させる。 （もっと読む）

【課題】 電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをＰＬＬシンセサイザーＩＣに書き込むことで、安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路を提供する。
【解決手段】 ＰＬＬシンセサイザーＩＣ１０６の電源投入時又は電源変動時にマイクロプロセッサ（ＣＰＵ）１０４への割込を監視手段が発生させ、ＣＰＵ１０４はＰＬＬシンセサイザーＩＣ１０６の電源投入後又は電源変動後の不定期間に相当する期間を待って、分周データをＰＬＬシンセサイザーＩＣ１０６に出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするＰＬＬシンセサイザー回路である。 （もっと読む）

【課題】デュアルシンセサイザ装置において、基板の定在波比が劣化しても、簡単な構成でアイソレーションの低下を防止する。
【解決手段】プリント基板１３上には第１及び第のＰＬＬシンセサイザ部１１及び１２が配置され、第１及び第２のＰＬＬシンセサイザ部には基板に形成された配線パターン１３ａを介して基準発振器１４から基準信号が与えられ、選択スイッチ（ＳＷ）４５によって第１及び第２のＰＬＬシンセサイザ部からの出力信号のうちいずれか一方が選択される。配線パターンのインダクタンスとこのインダクタンスと対向するアースパターンからなる第１及び第２のコンデンサとによってローパスフィルタが構成される。 （もっと読む）

【課題】 ＡＤ変換器への入力レベルが変化したときに、ＰＬＬ制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザを提供する。
【解決手段】 キャリアリムーブ１６と、逆回転ベクトル乗算部１７と、位相の時間差検出部１８と、加算器１９と、位相差の累積加算部２０と、ループフィルタ２１と、パラメータ出力部２５と、振幅情報検出部２６と、フィルタ２７と、乗算器２８とをＦＰＧＡで構成し、振幅情報検出部２６で検出された振幅情報の値をアンロック検出手段が監視し、当該値が適正範囲内であれば、ＰＬＬ制御におけるロック（同期）処理を行い、当該値が適正範囲外であれば、ＰＬＬ制御におけるアンロックを検出するようにした周波数シンセサイザである。 （もっと読む）

【課題】ＰＬＬ回路用接地パターン領域７と広域接地パターン１１間に基準信号除去用フィルタ４を接続し、電圧制御発振器１への基準信号の回り込みをなくしたシンセサイザモジュールを提供する。
【解決手段】絶縁基板５上面に、電圧制御発振器１及びＰＬＬ回路２を装着すると共に電圧制御発振器用接地パターン領域６及びＰＬＬ回路用接地パターン領域７を形成し、絶縁基板５下面に広域接地パターン１１を形成したもので、絶縁基板５上面にさらにＰＬＬ回路の基準信号除去用フィルタ４を装着し、フィルタ用接地パターン領域１０を形成し、フィルタ４をＰＬＬ回路用接地パターン領域７とフィルタ用接地パターン領域１０間に接続し、フィルタ用接地パターン領域１０を広域接地パターン１１に導電接続した。 （もっと読む）

【課題】直列接続されたＰＬＬ回路について、特にリセット時や電源投入時における異常なクロック信号の発生を抑制する。
【解決手段】直列接続された二つのＰＬＬ回路（１０Ａ，２０）からなるＰＬＬ回路において、前段のＰＬＬ回路（１０Ａ）は、出力クロック信号を生成する電圧制御発振器（１０４）、及び電圧制御発振器（１０４）に入力される制御電圧が所定の範囲にあるか否かを検出し、当該検出結果を示す検出信号を出力する制御電圧検出回路（１０６）を備えている。後段のＰＬＬ回路（２０）は、前段のＰＬＬ回路（１０Ａ）から出力された検出信号が第１の論理レベルのとき、停止する一方、当該検出信号が第２の論理レベルのとき、動作する。 （もっと読む）

【課題】第１の周波数の信号を生成する第１の信号生成回路と、第１の周波数と異なる周波数である第２の周波数の信号を生成する第２の信号生成回路と、の相互干渉を抑制した周波数シンセサイザを実現する。
【解決手段】第１の周波数の信号を生成する第１の信号生成回路と、第１の周波数と異なる周波数である第２の周波数の信号を生成する第２の信号生成回路と、を備え、第１の周波数の信号と第２の周波数の信号のうち、いずれかを出力する周波数シンセサイザであって、第１の信号生成回路は、第１の周波数のＮ倍（Ｎは、正の整数）の周波数でＰＬＬ発振し、これを１／Ｎ倍で分周することにより、第１の周波数の信号を生成し、第２の信号生成回路は、第２の周波数のＭ倍（Ｍは、Ｎよりも大きく、Ｎで割った値が自然数にならない整数）の周波数でＰＬＬ発振し、これを１／Ｍ倍で分周することにより、第２の周波数の信号を生成する。 （もっと読む）

【課題】 ＴＤＭＡ／ＴＤＤのスロット可変型通信における周波数の変動を防止する。
【解決手段】 ２系統のＰＬＬ回路をそれぞれ有する第１の集積回路（40a）および第２の集積回路（40b）と、基準発振回路（30）と、２系統の周波数帯域の信号を出力する出力回路（50,60）とを備える。互いに同一系統となる２つの第１ＰＬＬ回路（70A,70B）は、該各ＰＬＬ回路をフレーム期間中の異なるタイムスロットにて動作させるための制御信号が供給される信号線（70AC,70BC）と出力回路とに接続される。第１の集積回路の第２ＰＬＬ回路（80A）は、該ＰＬＬ回路を上記タイムスロットの双方にて動作させるための制御信号が供給される信号線（80AC）と出力回路とに接続される。第２の集積回路の第２ＰＬＬ回路（80B）は、出力回路には接続されず、第１の集積回路のＰＬＬ回路が接続された信号線（70AC,80AC）のうちのいずれかと接続される。 （もっと読む）

【課題】所定の周波数の局部発振信号を発生する発振器を含むＰＬＬ回路を内蔵し、温度が変化してＶＣＯの発振周波数が変動してもＰＬＬループのロックがはずれにくい高周波ＩＣを提供する。
【解決手段】発振周波数帯を切り替え可能なＶＣＯ１１と可変分周回路１２と位相比較回路１５とループフィルタ１７とを含み、ループフィルタとＶＣＯとの間を切り離した開ループ状態で、複数の所定の固定電圧のいずれかをＶＣＯへ印加する切替えスイッチと、所定の周波数の基準信号に対する可変分周回路の出力の位相の進みまたは遅れを判別する判別回路２２と、判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド切り替え回路２３とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけ、さらにＶＣＯへ印加する固定電圧を２分探査方式で切り替え最適な印加電圧を見つけＰＬＬループをロックさせる。 （もっと読む）

ＶＣＯの周波数と基準周波数との間の位相差を決定し、ＶＣＯの周波数と基準周波数との位相差が２πラジアン以上の場合に誤差信号を出力する位相周波数検出器（ＰＦＤ）を有する位相同期ループ（ＰＬＬ）シンセサイザ（２００）において、少なくとも１つの電圧制御発振器（ＶＣＯ）（２１１）を粗調整するためのシステムに関する。続いて、ＰＦＤに生成された誤差信号の数を追従するために、監視装置（２１５）が用いられる。監視装置の回路が所定のレベルに到達する場合、ＶＣＯの自走周波数が粗調整され得る。本発明によって、回路の動作に影響を与える動作因子にかかわらずＰＬＬのＶＣＯが動作レンジに留まることが可能なようにＰＬＬを粗調整することを可能とする、大きな利点が示される。
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【課題】 信号純度を低下させることなく、誤差信号の極性を反転させる際のロック外れを起こさないようにする。
【解決手段】 ＶＣＯ１１の自走発振周波数をローカル信号Ｂの周波数より高い第１の周波数領域内にするために必要な第１のオフセット電圧Ｖ１と、ローカル信号Ｂの周波数より低い第２の周波数領域内にするために必要な第２のオフセット電圧Ｖ２のうち、周波数領域を切り替える際に、その切り替える方の周波数領域に対応したオフセット電圧を選択してＶＣＯ１１に一時的に印加する。 （もっと読む）

【課題】多チャネルＰＬＬシンセサイザでの低域周波数の周波数変調において逆変調が発生しないとともに、連続スロットにおいても所定の周波数を保持することのできる周波数変調回路を提供することを目的とする。
【解決手段】所定の基準周波数の信号を発生する基準発振器３と、制御電圧に基く周波数である制御電圧周波数を出力する電圧制御型発振器１と、基準周波数の信号と制御電圧周波数を分周した分周周波数の信号との位相差を示す位相比較電圧としての制御電圧ａ、ｂを出力する位相比較回路５と、制御電圧を保持する保持回路（９、１０、１１）とを有する。これにより、多チャネルＰＬＬシンセサイザにおける低域周波数の変調において逆変調を防止することができる。 （もっと読む）

セクション（２１−２７）を有する周波数分割器（２）は、調整信号（ｐ，，）に依存して、かつ、後のセクションから生じる制御信号（ｃ，，）に依存して、調整可能な数によって、周波数信号（ｆ，，）を分割する第１種の基本セクション（２１、２２、２３）を備えており、付加的な回路５５、５６、６４、６６、６７を有する第２種の高度なセクション（２２）を備えている。この付加的な回路５５、５６、６４、６６、６７は、限られた数の早いセクションに対して実施されるべき何らかの変調を可能にし、後のセクションは影響を受けない。結果として、周波数分割器（２）は、例えば、いかなる変調も適応化される必要なしに、アクティブ及び非アクティブモードを有するプログラム可能なセクション（２６、２７）によって拡張されることができる。これに対し、回路５５、５６、６４、６６、６７は、変調信号（ｍｏ、ｍｌ）及び付加的な制御信号（ｃ３）を受け取る。前記のような周波数分割器（２）は、コストが低く、信頼でき、ロバスト性を有し、容易に実施化されることができる。
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本発明は、所望の伝送系を介して伝送された入力信号より、入力信号を介して伝送されるデータ列を再生する復調回路であり、発振器（２５２）及び可変型分周器（２５３）により生成される第１の発振出力信号及び第１の発振出力信号に対して９０度［π／２］位相の異なる第２の発振出力信号をイクスクルーシブオア（ＥＸ−ＯＲ）回路（２５４Ｑ）（２５４Ｉ）により位相比較し、その位相比較結果の正負に基づいて制御方向判定回路（２５７）により制御方向を判定し、その制御方向判定結果を積算回路（２５８）により入力信号の１周期分積算して、その積算結果に対し、補正回路（２５９）により、位相比較結果に基づいて位相差が［±π／２］の場合に所定の制御量とする補正処理を行い、１周期に１回に出力される補正処理済みの制御信号により可変型分周器（２５３）の動作を制御する。 （もっと読む）