【課題】誤動作を確実に防止する。
【解決手段】クロック信号が供給されて動作する演算回路と、第１クロック信号を生成する発振回路と、基準クロックに基づいて第２クロック信号を生成するＰＬＬ回路と、第２クロック信号の異常を検出する異常検出回路と、第１クロック信号と第２クロック信号のいずれかを選択して演算回路に供給する選択回路であって、電源起動時には第１クロック信号を選択し、異常検出回路で異常が検出されない場合には、ファームウェアの設定に応じて第１クロック信号から第２クロック信号に切り換え、異常検出回路で異常が検出された場合には、ファームウェアの設定に関わらずに、第１クロック信号から第２クロック信号への切り換えを行わない選択回路と、異常検出回路で異常が検出された場合に、第１クロック信号から第２クロック信号への切り換えが行われなかったことを演算回路に知らせるステータスレジスタと、を備える。 （もっと読む）

【課題】半導体集積回路装置の内部回路に供給されるクロック信号の周波数が、正常時よりも高くなった場合の上記内部回路の暴走を回避する。
【解決手段】半導体集積回路装置（１）において、内部回路（１７）と、水晶振動子を用いた発振動作によりクロック信号を形成する水晶発振回路（１１）と、上記内部回路が正常に動作可能な周波数のクロック信号を形成する内蔵発振器（１４）とを設ける。また上記水晶発振回路で形成されたクロック信号の周波数が、上記内部回路の正常動作の周波数範囲よりも上昇したことを検出可能な異常高速発振検出回路（１３）を設ける。さらに上記異常高速発振検出回路での検出結果に基づいて、上記水晶発振回路で形成されたクロック信号に代えて、上記内蔵発振器で形成されたクロック信号を上記内部回路に供給するための制御回路（１６）を設けることで、内部回路の暴走を回避する。 （もっと読む）

【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。 （もっと読む）

【課題】チューニングラインに設けられるラインフィルタのフィルタ特性の低下を防止すること。
【解決手段】この位相同期回路は、チャージポンプ（３５）から出力されるパルス信号を積分するローパスフィルタ（１９）と、ローパスフィルタ（１９）から電圧制御発振回路（１７Ａ）に対して制御電圧を供給する制御電圧供給ライン（Ｌ_ＵＨＦ）に設けられたラインフィルタ（２０）と、を具備し、ラインフィルタ（２０）のキャパシタ（Ｃ１）の一端をチャージポンプ（３５）の出力端子からＣＰ電流切替回路（３６）の抵抗（ｒ）を介してグランドに高周波的に接続した。 （もっと読む）

【課題】ＤＬＬ回路がロックしないという現象の発生を防止する。
【解決手段】カウンタ回路２０２と、カウンタ回路２０２のカウント値ＣＮＴに応じた遅延量を内部クロック信号ＬＣＬＫに与えるディレイライン２０１とを有する。まず、カウンタ回路２０２は第１のカウント値にセットされ、判定信号ＰＤに基づいてそのカウント値ＣＮＴが周期的に更新される。その結果、内部クロック信号ＬＣＬＫの位相が所望の位相に到達しなかった場合、カウンタ回路２０２は、第１のカウント値とは異なる第２のカウント値にセットされ、ＤＬＬ回路２００がリスタートされる。これにより、ＤＬＬ回路がロックしなかった場合であっても自動的にリスタートされることから、ＤＬＬ回路がロックしないという現象が防止される。 （もっと読む）

【課題】電源投入時や通常動作時でも、より確実にクロックの生成が停止した状態から回復することが可能となるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路１０と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路３０と、を備えるものである。 （もっと読む）

【課題】ばらつき条件（温度、電源電圧、経年変化等）下の安定動作を補償しかつ低ゲインの電圧−周波数特性を実現できる位相同期回路を提供する。
【解決手段】バラクタアレイを有するＶＣＯ１０１と、ＶＣＯ１０１の特性をモニターするモニター回路１０２と、モニター結果に応じてバラクタアレイに供給するオフセット量を切り替えるオフセット発生回路１０３とを備える。ばらつき条件下のＶＣＯの特性をモニターした結果からバラクタアレイのオフセット量を調整することで、位相同期回路の動作不良を防ぐ。 （もっと読む）

【課題】クロック生成回路におけるハンチング現象を抑制することのできる新たな技術を提供する。
【解決手段】電子機器５００は、周波数制御装置５１０と信号処理部５４０とを備える。周波数制御装置５１０は、出力クロック信号を生成するクロック生成回路（クロック生成部５１２）と、出力クロック信号の周波数を制御する周波数制御部５１４とを備える。クロック生成部５１２は、入力された発振制御信号に基づき出力クロック信号を生成する出力クロック生成部（発振部６１０）と、発振制御信号を生成して出力クロック生成部に供給する発振制御部６１６とを有する。周波数制御部５１４は、発振制御部６１６を制御して発振制御信号を徐々に変化させることにより、出力クロック信号の周波数を徐々に変化させる。 （もっと読む）

【課題】従来に比べて正確にロック状態およびアンロック状態を判定することができる位相同期発振器を提供する。
【解決手段】位相同期発振器はサンプリング位相検波器ＳＰＤを備える。サンプリング位相検波器は、基準信号と、電圧制御発振器ＶＣＯから出力される発振信号の位相差に応じた電圧信号を出力する。シュミット回路３４は、サンプリング位相検波器の出力に応じてパルス信号を生成する。判定回路は、パルス信号の有無に応じてロック／アンロックを判定する。 （もっと読む）

【課題】対象装置からの信号に基づいて当該対象装置と同期をとる構成において、非同期状態から同期状態へ早期に復帰することが可能な無線通信装置を提供する。
【解決手段】無線通信装置２０１は、対象装置から受信した受信データに基づいて生成された再生タイミング信号に基づいて第１の制御電圧を生成し、電圧制御発振器２５に第１の制御電圧を供給することにより、再生タイミング信号の周波数成分のうち、所定の周波数以上の成分が減衰された周波数成分を有し、かつ再生タイミング信号に同期する基準タイミング信号を生成するためのジッタ抑圧部１２と、タイミング信号生成部２２によって生成される再生タイミング信号の異常を検知し、異常を検知した場合には、第１の制御電圧の代わりに、第１の所定範囲内の電圧である第２の制御電圧を電圧制御発振器２５に供給するための発振器制御部１３とを備える。 （もっと読む）

【課題】別途、基準クロックなどを用意することなく、複数のクロック信号間の位相差が一定であるか否かを検証することができる位相差検証回路を得ることを目的とする。
【解決手段】ＡＮＤ回路１１−０〜１１−７からパルス信号＃０〜＃７が出力されている期間中、電荷を蓄積するキャパシタチャージ回路１３−０〜１３−７を設け、比較回路１４が、キャパシタチャージ回路１３−０〜１３−７により蓄積された電荷の充電量を示す電圧信号Ｖｏｕｔ＃０〜＃７を比較し、その電圧信号Ｖｏｕｔ＃０〜＃７が一致していれば、クロック信号＃０〜＃７間の位相差が一定であることを認定する。 （もっと読む）

【課題】分周器の発振を防止する分周回路を提供する。
【解決手段】クロック信号Ｖｃを所定の分周比にて分周する分周器２０を備え、分周器の発振を防止する分周回路１であって、クロック信号のピーク電圧Ｖｃｐを検出してピーク値を保持するピーク検出器３０と、分周器が正常動作するために必要なクロック信号の振幅ｖｐに対応した参照電圧Ｖｒｅｆを出力する参照電圧発生器４０と、ピーク検出器により検出されたピーク値と参照電圧とを比較する比較器５０と、を備え、分周器に分周開始を指示する制御信号を入力する制御端子を備え、制御端子に比較器の出力信号Ｖｅを接続し、ピーク値が参照電圧を超えたときに、比較器は、分周器の制御端子に分周開始を指示する制御信号を出力する （もっと読む）

【課題】簡易な構成で、データおよびクロック間のタイミングスキューの制約をなくすとともに、データの周波数可変範囲を広くとることができるＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、基準クロック信号を用いてクロック信号を所望の周波数にロックするＬＴモードと、クロック信号をデータ信号に位相同期させる通常動作モードとを有する。ＣＤＲ回路は、ＶＣＯと、入力信号を平滑化して制御電圧を生成してＶＣＯに出力するＬＰＦと、ＬＴモード時に、基準クロック信号とクロック信号との周波数比較を行ない、該比較結果に応じた信号をＬＰＦに出力する周波数ループと、通常動作モード時に、データ信号とクロック信号との位相比較を行ない、該比較結果に応じた信号をＬＰＦに出力する位相ループと、基準クロック信号の周波数カウント値に応じてＶＣＯに設定する周波数レンジを調整する周波数検出回路とを備える。 （もっと読む）

【課題】充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路を提供する。
【解決手段】ダイオード接続されたトランジスタＭｐ１と、トランジスタＭｐ２と、指令信号ＵＰｂで制御されてＭｐ１，Ｍｐ２のゲート間を接続するトランジスタＭｐ３とで第１のカレントミラー回路が構成されている。トランジスタＭｐ２のゲート電極と電源ＶＤＤの間には指令信号ＵＰｂで制御されるトランジスタＭｐ４が接続されている。また、ダイオード接続されたトランジスタＭｎ１と、トランジスタＭｎ２と、指令信号ＤＮで制御されてＭｎ１，Ｍｎ２のゲート間を接続するトランジスタＭｎ３とで第２のカレントミラー回路が構成されている。Ｍｎ２のゲート電極と接地の間には、指令信号ＤＮｂで制御されるトランジスタＭｎ４が接続されている。 （もっと読む）

【課題】ＤＣＣ回路を備えたＤＬＬ回路の消費電力を低減させる。
【解決手段】制御信号ＤＣＣＥＮに基づいて活性化・非活性化が制御されるデューティ変更検出回路２１であって、入力されたクロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果を出力するデューティ変更検出回路２１と、デューティ変更検出回路の出力が生成されたクロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることを示すときにはデューティ変更検出回路２１を非活性化する制御信号ＤＣＣＥＮを出力すると共に目標値近傍に無いときにはデューティ変更検出回路２１を活性化する制御信号ＤＣＣＥＮを出力するデューティ判定回路２３とを備える。 （もっと読む）

【課題】シリアルインタフェース回路におけるＣＤＲ回路の位相追従機能を、ループバックテストによって検査する。
【解決手段】本発明による半導体装置において、ＰＬＬ回路２は、周波数変調された参照クロック１に基づいて、受信用クロック２１及び送信用クロック２２を生成する。シリアライザ３は、送信用クロック２２に応じたタイミングでパラレルデータ３３をシリアル化して出力する。ＣＤＲ回路８は、受信用クロック２１に基づいて、受信データ２０に対するクロックデータリカバリを実行し、再生データ２４を生成する。デシリアライザ１４は、再生データ２４をパラレル化する。ループバック回線１９は、シリアライザ７から出力されたシリアルデータ１８を、受信データ２０としてＣＤＲ回路８に入力する。 （もっと読む）

【課題】２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供すること。
【解決手段】位相検出回路は、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】比較器が出力する追従誤差に応じて適切な制御を行い、外乱の影響によっても基準周波数信号の精度が低下しない構成の基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置は、電圧制御発振器と、位相比較器と、制御器と、ファジィ補償器と、を備える。電圧制御発振器は、基準周波数信号を出力する。位相比較器は、基準周波数信号を分周した信号と、リファレンス信号と、を比較して位相差を算出する。制御器は、位相差を考慮して制御電圧信号を電圧制御発振器に出力する。ファジィ補償器は、位相差が急激な変動をしているか否かを、ファジィ理論を用いて判定する。そして、ファジィ補償器は、位相差が急激な変動をしていると判定した場合は、当該位相差が基準周波数信号に影響を及ぼさないように補償値を決定する。 （もっと読む）

【課題】階層的遅延ラインを有するディレイロックループのディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供する。
【解決手段】
コース遅延ライン及びファイン遅延ラインを有する階層的遅延ライン構造のディレイロックループブロックと、ディレイロックループブロックから出力された位相比較信号及びコース遅延調整終了信号に応答してコース遅延調整終了時点での比較対象クロックの位相状態を記憶する位相状態記憶手段と、位相比較信号、コース遅延調整終了信号及び位相状態記憶手段から出力された位相状態信号に応答して、ファイン遅延調整に係る位相比較信号の遷移時点を検出して、その時点にアサートされるディレイロック信号を生成するディレイロック状態検出手段とを備えてなる。 （もっと読む）