チャージポンプ回路
【課題】充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路を提供する。
【解決手段】ダイオード接続されたトランジスタＭｐ１と、トランジスタＭｐ２と、指令信号ＵＰｂで制御されてＭｐ１，Ｍｐ２のゲート間を接続するトランジスタＭｐ３とで第１のカレントミラー回路が構成されている。トランジスタＭｐ２のゲート電極と電源ＶＤＤの間には指令信号ＵＰｂで制御されるトランジスタＭｐ４が接続されている。また、ダイオード接続されたトランジスタＭｎ１と、トランジスタＭｎ２と、指令信号ＤＮで制御されてＭｎ１，Ｍｎ２のゲート間を接続するトランジスタＭｎ３とで第２のカレントミラー回路が構成されている。Ｍｎ２のゲート電極と接地の間には、指令信号ＤＮｂで制御されるトランジスタＭｎ４が接続されている。
【解決手段】ダイオード接続されたトランジスタＭｐ１と、トランジスタＭｐ２と、指令信号ＵＰｂで制御されてＭｐ１，Ｍｐ２のゲート間を接続するトランジスタＭｐ３とで第１のカレントミラー回路が構成されている。トランジスタＭｐ２のゲート電極と電源ＶＤＤの間には指令信号ＵＰｂで制御されるトランジスタＭｐ４が接続されている。また、ダイオード接続されたトランジスタＭｎ１と、トランジスタＭｎ２と、指令信号ＤＮで制御されてＭｎ１，Ｍｎ２のゲート間を接続するトランジスタＭｎ３とで第２のカレントミラー回路が構成されている。Ｍｎ２のゲート電極と接地の間には、指令信号ＤＮｂで制御されるトランジスタＭｎ４が接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路に使用するチャージポンプ回路に関し、特に集積回路で構成された小形のチャージポンプ回路に関する。
【背景技術】
【０００２】
図４は、チャージポンプ型ＰＬＬ回路の一般的な構成を示すブロック図である。
このＰＬＬ回路１は、位相比較器２、チャージポンプ回路３、ループフィルタ４、および電圧制御発振器５によって構成され、位相比較器２に基準クロックとともに電圧制御発振器５の出力であるＶＣＯ信号が帰還されている。位相比較器２は、基準クロックの位相と電圧制御発振器５のＶＣＯ信号（の分周信号）との位相を比較し、基準クロックに比べてＶＣＯ信号の位相が遅れていると、チャージポンプ回路３に周波数を上げる指令信号ＵＰを出力する。また、基準クロックに比べてＶＣＯ信号の位相が進んでいるときは、周波数を下げる指令信号ＤＮを出力する。チャージポンプ回路３では、指令信号ＵＰが入力されると、ループフィルタ４に対して充電電流を供給して、後段の電圧制御発振器５における発振周波数を増加させ、指令信号ＤＮが入力されると、ループフィルタ４の電荷を放電させて、後段の電圧制御発振器５における発振周波数を減少させる。
【０００３】
電圧制御発振器５は、ループフィルタ４から出力されたアナログ信号が供給され、当該アナログ信号に応じた周波数のＶＣＯ信号を出力する。なお、電圧制御発振器５のＶＣＯ信号を帰還する際に、カウンタで構成される分周器等を用いて１／Ｎ（Ｎ：任意の自然数）に分周してから位相比較器２に供給すれば、ＶＣＯ信号を基準クロックの周波数のＮ倍とすることができる。したがって、このＮの値を任意に設定することによって、入力される基準クロックに対し、周波数の任意の自然数倍の周波数を得ることができる。
【０００４】
図５は、従来のチャージポンプ回路の構成を示す回路図である。
チャージポンプ回路３は、その電源ＶＤＤと出力端子ＯＵＴの間に、定電流回路３１およびＰチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）Ｍｐ０が直列に接続されている。定電流回路３１は、ミラー接続された第１、第２のＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２と電流源３２とから構成され、このうち第２のＰチャネルＭＯＳＦＥＴＭｐ２のドレイン電極は、ＰチャネルＭＯＳＦＥＴＭｐ０のソース電極に接続されている。ＰチャネルＭＯＳＦＥＴＭｐ０のゲート電極には、指令信号ＵＰを反転した信号ＵＰｂが供給され、アナログスイッチとして動作する。また、定電流回路３１では、第１、第２のＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２のゲート電極が互いに接続されて、第１のカレントミラー回路を構成しており、第１のＰチャネルＭＯＳＦＥＴＭｐ１のドレイン電極とゲート電極は、それぞれ電流源３２に接続されている。第２のＰチャネルＭＯＳＦＥＴＭｐ２には、そのドレイン電極と基板電極の間の寄生容量Ｃｐｐを破線で示している。
【０００５】
一方、チャージポンプ回路３のグランド側には、定電流回路３３およびＮチャネルＭＯＳＦＥＴ（以下、ＮチャネルＭＯＳＦＥＴという。）Ｍｎ０が直列に接続されている。定電流回路３３は、ミラー接続された第１、第２のＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２と電流源３４とから構成され、このうち第２のＮチャネルＭＯＳＦＥＴＭｎ２のドレイン電極は、ＮチャネルＭＯＳＦＥＴＭｎ０のソース電極に接続されている。ＮチャネルＭＯＳＦＥＴＭｎ０は、そのゲート電極に指令信号ＤＮが供給され、アナログスイッチとして動作する。また、定電流回路３３では、第１、第２のＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２のゲート電極が互いに接続されて、第２のカレントミラー回路を構成しており、第１のＮチャネルＭＯＳＦＥＴＭｎ１のドレイン電極とゲート電極は、それぞれ電流源３４に接続されている。
【０００６】
なお、第２のＮチャネルＭＯＳＦＥＴＭｎ２には、そのドレイン電極と基板電極の間の寄生容量Ｃｐｎを破線で示している。また、ＮチャネルＭＯＳＦＥＴＭｎ０のドレイン電極は、ＰチャネルＭＯＳＦＥＴＭｐ０のドレイン電極とともに出力端子ＯＵＴに接続され、後段のループフィルタ４への充放電電流を制御している。
【０００７】
指令信号ＵＰがＨ（High）レベルになると、ＰチャネルＭＯＳＦＥＴＭｐ０のゲート電極には反転したＬ（Low）レベルの信号ＵＰｂが供給されて導通することになって、定電流回路３１から出力端子ＯＵＴに充電電流が流れる。反対に、指令信号ＤＮがＨレベルになると、チャージポンプ回路３のＮチャネルＭＯＳＦＥＴＭｎ０が導通し、その出力端子から定電流回路３３に放電電流が流れる。
【０００８】
このようなＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２やＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２からなるカレントミラー回路では、比較的大きなサイズのトランジスタが使用される。そのため、ＰチャネルＭＯＳＦＥＴＭｐ２およびＮチャネルＭＯＳＦＥＴＭｎ２のドレイン電極と基板との間には、上述したような接合容量（浮遊容量）を主とする寄生容量Ｃｐｐ，Ｃｐｎが生じており、これらの寄生容量がアナログ回路としてのチャージポンプ回路３の動作に影響を及ぼす。
【０００９】
すなわち、ＰチャネルＭＯＳＦＥＴＭｐ０が導通していないとき、ＰチャネルＭＯＳＦＥＴＭｐ２のドレイン電位は電源ＶＤＤの電位Ｖｄｄと等しくなっており、ＰチャネルＭＯＳＦＥＴＭｐ０が導通するとＰチャネルＭＯＳＦＥＴＭｐ２のドレイン電位は出力端子ＯＵＴの電位Ｖｏｕｔ（ただし、Ｖｄｄ＞Ｖｏｕｔ＞０）になる。したがって、ＰチャネルＭＯＳＦＥＴＭｐ０の導通時には、寄生容量Ｃｐｐを介してＣｐｐ（Ｖｄｄ−Ｖｏｕｔ）の大きさの電荷Ｑｕが出力端子に流れ出す。同様に、ＮチャネルＭＯＳＦＥＴＭｎ０の導通時にも、出力端子から寄生容量ＣｐｎにＣｐｎ×Ｖｏｕｔの大きさの電荷Ｑｄが流れ込む。
【００１０】
そのため、ＰＬＬ回路１がロックする直前の指令信号ＵＰあるいはＤＮのパルス幅が狭い状態になっているときには、本来の充放電電流と比較して、ＰチャネルＭＯＳＦＥＴＭｐ０やＮチャネルＭＯＳＦＥＴＭｎ０の導通時に寄生容量ＣｐｐやＣｐｎを介して出力端子ＯＵＴに流れる電荷の大きさを無視することができなくなる。これにより、ＰＬＬ回路１はその動作が不安定になったり、あるいは大きな位相差をもった状態でロックしたりするという不都合が生じていた。
【００１１】
この種の問題は、ＰＬＬ回路１での消費電力の削減、あるいはループフィルタの面積削減の観点から考慮すると、充放電電流の大きさを小さくした場合に顕著になる。こうした寄生容量の影響をなくすようにしたチャージポンプ回路については、つぎに述べる特許文献１で寄生容量に蓄積された電荷をキャンセルする技術として開示されている。
【００１２】
特許文献１には、トランジスタＭｐ０，Ｍｎ０の遮断時に、増幅器とスイッチを用いてトランジスタＭｐ２，Ｍｎ２のドレイン電位を出力端子の電位Ｖｏｕｔと同じ電位にする手法、あるいはチャージポンプ回路を２個用意して、寄生容量によって流入する電荷の影響をキャンセルする手法などが記載されている。ところが、ＰＬＬ回路を集積回路として構成する場合にその回路構成が複雑になるという問題が残されていた。
【００１３】
特許文献２には、ローパスフィルタ（同文献の図６におけるＬＦＣ、以下同様。）にチャージポンプ回路（ＣＰＣ）からソース電流（Ｉｓｏｕｒｃｅ）を供給し、あるいはローパスフィルタ（ＬＦＣ）からスィンク電流（Ｉｓｉｎｋ）を流すことで、電圧制御発振器ＲＦＶＣＯの発振周波数（ｆRFVCO）を制御するための位相制御電圧を生成するフラクショナルシンサセイザの発明が記載されている。
【００１４】
図６は、特許文献２に開示されている従来のチャージポンプ回路の構成を示す回路図である。
ここでは、チャージポンプ回路（ＣＰＣ）のＰチャネルＭＯＳトランジスタ（ＭＰ１）のゲート入力端子が、アップ用のフリップフロップ（ＦＦ＿Ｕｐ）の出力信号Ｑ（ＶＱＲＥＦ）により駆動されたスイッチ（アップ用のスイッチ１０）により制御され、ＮチャネルＭＯＳトランジスタ（ＭＮ１）のゲート入力端子が、ダウン用のフリップフロップ（ＦＦ＿Ｄｎ）の出力信号Ｑ（ＶＱＤＩＶ）により駆動されたスイッチ（ダウン用のスイッチ２０）により制御されている。この場合、ソース電流（Ｉｓｏｕｒｃｅ）の供給を止めるときは、信号ＶＱＲＥＦにより駆動されたアップ用のスイッチ１０によりＰチャネルＭＯＳトランジスタ（ＭＰ１）のゲート入力端子の電位をＨレベルにしてＰチャネルＭＯＳトランジスタ（ＭＰ１）のソース・ドレイン間を高インピーダンスとする。また、スィンク電流（Ｉｓｉｎｋ）の供給を止めるときは、出力信号ＶＱＤＩＶにより駆動されたダウン用のスイッチ２０によりＮチャネルＭＯＳトランジスタ（ＭＮ１）のゲート入力端子の電位をＬレベルにしてＮチャネルＭＯＳトランジスタ（ＭＮ１）のソース・ドレイン間を高インピーダンスにする。こうした特許文献２の技術を、図５に示す従来のチャージポンプ回路に適用することで、ＮチャネルＭＯＳＦＥＴＭｎ２の寄生容量ＣｐｎおよびＰチャネルＭＯＳＦＥＴＭｐ２の寄生容量Ｃｐｐが出力端子ＯＵＴと直接接続され、ＰチャネルＭＯＳトランジスタＭｐ２やＮチャネルＭＯＳトランジスタＭｎ２のドレイン電圧が常に出力端子ＯＵＴの電位Ｖｏｕｔとなる。したがって、上述した図５に示す構成、あるいは特許文献１の構成のもので生じていたチャージポンプ回路（ＣＰＣ）における寄生容量の影響が簡単に排除できる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−２６６４４３号公報（段落番号［００３９］〜［００７０］、図１〜図７参照）
【特許文献２】特開２００７−３１８２９０公報（段落番号［００２４］、［００２５］および図６参照）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、特許文献２に記載されたチャージポンプ回路（ＣＰＣ）では、アップ用のスイッチ１０およびダウン用のスイッチ２０を交互に短絡させてソース電流（Ｉｓｏｕｒｃｅ）やスィンク電流（Ｉｓｉｎｋ）の供給を停止している状態から、これらのスイッチを開放（オフ）してソース電流（Ｉｓｏｕｒｃｅ）もしくはスィンク電流（Ｉｓｉｎｋ）の供給を開始する場合、ローパスフィルタ（ＬＦＣ）にソース電流（Ｉｓｏｕｒｃｅ）を供給するために２つのＰチャネルＭＯＳトランジスタ（ＭＰ１，ＭＰ０）のゲート容量を充電する、あるいはスィンク電流（Ｉｓｉｎｋ）を流すために２つのＮチャネルＭＯＳトランジスタ（ＭＮ１，ＭＮ０）のゲート容量を充電する必要がある。このような充電時間が必要となるため、前段の位相比較器（ＰＤＣ）からの出力信号（Ｑ）のタイミングに対して、後段のローパスフィルタ（ＬＦＣ）に実際に電流供給が開始され、あるいは放電が開始されるタイミングに遅れが生じるという問題があった。
【００１７】
本発明はこのような点に鑑みてなされたものであり、充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明によれば、前段に接続された位相比較器の指令信号に応じて後段に接続されたループフィルタに電流を供給するチャージポンプ回路が提供される。
このチャージポンプ回路は、ダイオード接続され定電流が供給される第１のＰチャネルＭＯＳＦＥＴ、第２のＰチャネルＭＯＳＦＥＴ、および第１の信号でゲートが駆動され、前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＰチャネルＭＯＳＦＥＴからなる第１のカレントミラー回路と、前記第１の信号を反転した信号でゲートが駆動され、前記第２のＰチャネルＭＯＳＦＥＴのゲートと第１の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、ダイオード接続され定電流が供給される第１のＮチャネルＭＯＳＦＥＴ、第２のＮチャネルＭＯＳＦＥＴ、および第２の信号でゲートが駆動され、前記第１のＮチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＮチャネルＭＯＳＦＥＴからなる第２のカレントミラー回路と、前記第２の信号を反転した信号でゲートが駆動され、前記第２のＮチャネルＭＯＳＦＥＴのゲートと第２の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、を備え、前記第２のＰチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ドレインを接続して出力端子としたことを特徴とする。
【発明の効果】
【００１９】
本発明のチャージポンプ回路では、簡易な回路構成で精度よく出力電流を制御してグリッチ雑音（Glitch Noise）を抑制することにより、誤動作のおそれをなくすことができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態に係るチャージポンプ回路を示す回路図である。
【図２】第２の実施の形態に係るチャージポンプ回路を示す回路図である。
【図３】第３の実施の形態に係るチャージポンプ回路を示す回路図である。
【図４】チャージポンプ型ＰＬＬ回路の一般的な構成を示すブロック図である。
【図５】従来のチャージポンプ回路の構成を示す回路図である。
【図６】特許文献２に開示されている従来のチャージポンプ回路の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態に係るチャージポンプ回路を示す回路図である。
ここでは、ダイオード接続された第１のＰチャネルＭＯＳＦＥＴＭｐ１、第２のＰチャネルＭＯＳＦＥＴＭｐ２、および第１，第２のＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２のゲート間を接続する第３のＰチャネルＭＯＳＦＥＴＭｐ３によって第１のカレントミラー回路が構成されている。第３のＰチャネルＭＯＳＦＥＴＭｐ３のゲート電極には、指令信号ＵＰｂが供給される。また、第２のＰチャネルＭＯＳＦＥＴＭｐ２のゲート電極と電源ＶＤＤの間には、第４のＰチャネルＭＯＳＦＥＴＭｐ４が接続され、そのゲート電極には指令信号ＵＰが供給されている。
【００２２】
また、ダイオード接続された第１のＮチャネルＭＯＳＦＥＴＭｎ１、第２のＮチャネルＭＯＳＦＥＴＭｎ２、および第１，第２のＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２のゲート間を接続する第３のＮチャネルＭＯＳＦＥＴＭｎ３によって第２のカレントミラー回路が構成されている。第３のＮチャネルＭＯＳＦＥＴＭｎ３のゲート電極には、指令信号ＤＮが供給されている。そして、第２のＮチャネルＭＯＳＦＥＴＭｎ２のゲート電極と接地（グランド）の間には、指令信号ＤＮｂで制御される第４のＮチャネルＭＯＳＦＥＴＭｎ４が接続されている。
【００２３】
ここで、指令信号ＵＰ，ＵＰｂおよび指令信号ＤＮ，ＤＮｂは、それぞれ互いに反転信号となるようＬレベルとＨレベルが制御される。また、図５の従来回路に対応する部分には、同一の符号を付けてある。
【００２４】
つぎに、上記のように構成されたチャージポンプ回路の動作について説明する。
いま、第１のカレントミラー回路への指令信号ＵＰがＨレベルになると、その反転された指令信号ＵＰｂはＬレベルとなって、ＰチャネルＭＯＳＦＥＴＭｐ３が導通すると同時にＰチャネルＭＯＳＦＥＴＭｐ４が遮断される。そのため、ＰチャネルＭＯＳＦＥＴＭｐ２のゲート電位がＰチャネルＭＯＳＦＥＴＭｐ１のゲート電位に等しくなって、第１のカレントミラー回路のミラー比に応じた電流が電源ＶＤＤから第２のＰチャネルＭＯＳＦＥＴＭｐ２に流れる。そこで、出力端子ＯＵＴから所定の充電電流が後段のループフィルタ４に供給されるが、図５に示す従来回路とは異なり、第２のＰチャネルＭＯＳＦＥＴＭｐ２の寄生容量Ｃｐｐが出力端子ＯＵＴと直接接続されているため、そこから不要な電荷が流れ出るおそれはない。
【００２５】
また、本実施の形態では以下の理由でＰチャネルＭＯＳＦＥＴＭｐ２のオン電流の立ち上がりが早くなる。すなわち、第１のカレントミラー回路から後段のループフィルタ４への充電電流供給を開始する場合、特許文献２ではカレントミラー回路を構成する２つのＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２のゲート容量を電流源３２の電流Ｉｂｕによりゼロから充電する必要があり、そのため、ＰチャネルＭＯＳＦＥＴＭｐ２のオン電流の立ち上がりが遅くなる。これに対し、本実施の形態では、ＰチャネルＭＯＳＦＥＴＭｐ３が遮断しているときもＰチャネルＭＯＳＦＥＴＭｐ１のゲート電位が電流源３２の電流Ｉｂｕを流すのに必要なレベルを保ったままとなっているため、ＰチャネルＭＯＳＦＥＴＭｐ３が導通した瞬間にＰチャネルＭＯＳＦＥＴＭｐ１のゲート容量の電荷がＰチャネルＭＯＳＦＥＴＭｐ１のゲート容量とＰチャネルＭＯＳＦＥＴＭｐ２のゲート容量に再分配されて、ＰチャネルＭＯＳＦＥＴＭｐ２によるある程度の電流の供給が瞬時に開始される。その後、電流源３２の電流Ｉｂｕにより２つのゲート容量の充電が行われるが、これは一方のＰチャネルＭＯＳＦＥＴＭｐ２のゲート容量を充電する量の電荷だけを供給すればよいため、充電時間も短くできる。すなわち、特許文献２の場合、供給電流はゼロから徐々に増加する形となるが、本実施の形態では瞬間的にあるレベルの電流の供給が開始されるため、その後の所定の電流値を出力するまでの時間も短縮することができる。
【００２６】
反対に、指令信号ＵＰがＬレベルになると、その反転された指令信号ＵＰｂはＨレベルとなって、ＰチャネルＭＯＳＦＥＴＭｐ４が導通してＰチャネルＭＯＳＦＥＴＭｐ３が遮断する。そのため、ＰチャネルＭＯＳＦＥＴＭｐ２のゲート電位が電源ＶＤＤの電位に等しくなって、出力端子ＯＵＴには電流が流れない。また、ＰチャネルＭＯＳＦＥＴＭｐ１のゲート電位は、電流源３２への電流Ｉｂｕを流すのに必要なレベルを保ったままとなる。
【００２７】
一方、第２のカレントミラー回路への指令信号ＤＮがＨレベルになると、その反転された指令信号ＤＮｂはＬレベルとなって、ＮチャネルＭＯＳＦＥＴＭｎ３が導通すると同時にＮチャネルＭＯＳＦＥＴＭｎ４が遮断される。そのため、ＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２の各ゲート電位が等しくなって、第２のカレントミラー回路のミラー比に応じた放電電流が出力端子ＯＵＴから第２のＮチャネルＭＯＳＦＥＴＭｎ２に流れ込む。すなわち、後段のループフィルタ４からＮチャネルＭＯＳＦＥＴＭｎ２に電流が引き込まれるが、その際でもＮチャネルＭＯＳＦＥＴＭｎ２の寄生容量Ｃｐｎが出力端子ＯＵＴと直接接続されているため、そこに不要な電荷が流れ込むおそれはない。
【００２８】
また、本実施の形態では以下の理由でＮチャネルＭＯＳＦＥＴＭｎ２のオン電流の立ち上がりが早くなる。すなわち、第２のカレントミラーによる後段のループフィルタ４からの放電電流の引き込みを開始する場合、特許文献２ではカレントミラーを構成する２つのＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２のゲート容量を電流源３４の電流Ｉｂｄによりゼロから充電する必要があり、そのため、ＮチャネルＭＯＳＦＥＴＭｎ２のオン電流の立ち上がりが遅くなる。これに対し、本実施の形態では、ＮチャネルＭＯＳＦＥＴＭｎ３が遮断しているときもＮチャネルＭＯＳＦＥＴＭｎ１のゲート電位が電流源３４の電流Ｉｂｄを流すのに必要なレベルを保ったままとなっているため、ＮチャネルＭＯＳＦＥＴＭｎ３が導通した瞬間にＮチャネルＭＯＳＦＥＴＭｎ１のゲート容量の電荷がＮチャネルＭＯＳＦＥＴＭｎ１のゲート容量とＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量に再分配されて、ＮチャネルＭＯＳＦＥＴＭｎ２によるある程度の電流の引き込みが瞬時に開始される。その後、電流源３４の電流Ｉｂｄにより２つのゲート容量の充電が行われるが、これは一方のＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量を充電する量の電荷だけを供給すればよいため、充電時間も短くできる。すなわち、特許文献２の場合、引き込み電流はゼロから徐々に増加する形となるが、本実施の形態では瞬間的にあるレベルの電流の引き込みが開始されるため、その後の所定の電流値を引き込むまでの時間も短縮することができる。
【００２９】
反対に、指令信号ＤＮがＬレベルになると、その反転された指令信号ＤＮｂはＨレベルとなって、ＮチャネルＭＯＳＦＥＴＭｎ４が導通してＮチャネルＭＯＳＦＥＴＭｎ３が遮断する。そのため、ＮチャネルＭＯＳＦＥＴＭｎ２のゲート電位が接地電位と等しくなって、そこには電流が流れない。また、ＮチャネルＭＯＳＦＥＴＭｎ１のゲート電位は、電流源３４からの電流Ｉｂｄを流すのに必要なレベルを保ったままとなる。
【００３０】
なお、指令信号ＵＰ，ＤＮがともにＬレベルであれば、２つのカレントミラー回路はいずれも動作しない。
図２は、第２の実施の形態に係るチャージポンプ回路を示す回路図である。
【００３１】
ここでは、第１のカレントミラー回路における第１のＰチャネルＭＯＳＦＥＴＭｐ１のゲート電極と電源ＶＤＤの間にコンデンサＣｕを設け、同様に、第２のカレントミラー回路における第１のＮチャネルＭＯＳＦＥＴＭｎ１のゲート電極と接地の間にコンデンサＣｄを設けている。これにより、図１のチャージポンプ回路に比較して、さらに２つのカレントミラー回路の電流の立ち上がりが早くなる。
【００３２】
すなわち、ＰチャネルＭＯＳＦＥＴＭｐ３もしくはＮチャネルＭＯＳＦＥＴＭｎ３が導通した瞬間にＰチャネルＭＯＳＦＥＴＭｐ２もしくはＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量に分配される電荷が多くなり、ＰチャネルＭＯＳＦＥＴＭｐ３もしくはＮチャネルＭＯＳＦＥＴＭｎ３が導通した直後にＰチャネルＭＯＳＦＥＴＭｐ２もしくはＮチャネルＭＯＳＦＥＴＭｎ２が流れる電流を第１の実施の形態の場合より大きくすること、すなわち最終値に近づけることができる。ここで、コンデンサＣｕ，Ｃｄの容量を大きくするほど、ＰチャネルＭＯＳＦＥＴＭｐ３もしくはＮチャネルＭＯＳＦＥＴＭｎ３が導通した直後にＰチャネルＭＯＳＦＥＴＭｐ２もしくはＮチャネルＭＯＳＦＥＴＭｎ２が流れる電流を最終値に近くすることができる。
【００３３】
したがって、後段に接続されるループフィルタ４での応答特性が改善され、小さな面積の回路で誤動作の少ないＰＬＬ回路を実現することができる。
図３は、第３の実施の形態に係るチャージポンプ回路を示す回路図である。
【００３４】
ここでは、第１のカレントミラー回路における第１のＰチャネルＭＯＳＦＥＴＭｐ１のゲート電極と第３のＰチャネルＭＯＳＦＥＴＭｐ３のドレイン電極との間をボルテージフォロアアンプＸ１ｕで接続し、同様に、第２のカレントミラー回路における第１のＮチャネルＭＯＳＦＥＴＭｎ１のゲート電極と第３のＮチャネルＭＯＳＦＥＴＭｎ３のドレイン電極との間をボルテージフォロアアンプＸ１ｄで接続している。ＰチャネルＭＯＳＦＥＴＭｐ３，ＮチャネルＭＯＳＦＥＴＭｎ３が導通すると、これらのボルテージフォロアアンプＸ１ｕ，Ｘ１ｄは、電流源３２，３４より大きな電流駆動能力でＰチャネルＭＯＳＦＥＴＭｐ２，ＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量を充電するので、ミラー電流の立ち上がりの遅れをなくすことができる。
【００３５】
いずれの実施の形態においても、カレントミラー回路は簡易な回路構成で実現することができるだけでなく、充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路が提供できる。
【符号の説明】
【００３６】
１ ＰＬＬ回路
２ 位相比較器
３ チャージポンプ回路
４ ループフィルタ
５ 電圧制御発振器
３１，３３ 定電流回路
３２，３４ 電流源
Ｃｐｐ，Ｃｐｎ 寄生容量
Ｍｎ０〜Ｍｎ４ ＮチャネルＭＯＳＦＥＴ
Ｍｐ０〜Ｍｐ４ ＰチャネルＭＯＳＦＥＴ
Ｘ１ｕ，Ｘ１ｄ ボルテージフォロアアンプ
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路に使用するチャージポンプ回路に関し、特に集積回路で構成された小形のチャージポンプ回路に関する。
【背景技術】
【０００２】
図４は、チャージポンプ型ＰＬＬ回路の一般的な構成を示すブロック図である。
このＰＬＬ回路１は、位相比較器２、チャージポンプ回路３、ループフィルタ４、および電圧制御発振器５によって構成され、位相比較器２に基準クロックとともに電圧制御発振器５の出力であるＶＣＯ信号が帰還されている。位相比較器２は、基準クロックの位相と電圧制御発振器５のＶＣＯ信号（の分周信号）との位相を比較し、基準クロックに比べてＶＣＯ信号の位相が遅れていると、チャージポンプ回路３に周波数を上げる指令信号ＵＰを出力する。また、基準クロックに比べてＶＣＯ信号の位相が進んでいるときは、周波数を下げる指令信号ＤＮを出力する。チャージポンプ回路３では、指令信号ＵＰが入力されると、ループフィルタ４に対して充電電流を供給して、後段の電圧制御発振器５における発振周波数を増加させ、指令信号ＤＮが入力されると、ループフィルタ４の電荷を放電させて、後段の電圧制御発振器５における発振周波数を減少させる。
【０００３】
電圧制御発振器５は、ループフィルタ４から出力されたアナログ信号が供給され、当該アナログ信号に応じた周波数のＶＣＯ信号を出力する。なお、電圧制御発振器５のＶＣＯ信号を帰還する際に、カウンタで構成される分周器等を用いて１／Ｎ（Ｎ：任意の自然数）に分周してから位相比較器２に供給すれば、ＶＣＯ信号を基準クロックの周波数のＮ倍とすることができる。したがって、このＮの値を任意に設定することによって、入力される基準クロックに対し、周波数の任意の自然数倍の周波数を得ることができる。
【０００４】
図５は、従来のチャージポンプ回路の構成を示す回路図である。
チャージポンプ回路３は、その電源ＶＤＤと出力端子ＯＵＴの間に、定電流回路３１およびＰチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）Ｍｐ０が直列に接続されている。定電流回路３１は、ミラー接続された第１、第２のＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２と電流源３２とから構成され、このうち第２のＰチャネルＭＯＳＦＥＴＭｐ２のドレイン電極は、ＰチャネルＭＯＳＦＥＴＭｐ０のソース電極に接続されている。ＰチャネルＭＯＳＦＥＴＭｐ０のゲート電極には、指令信号ＵＰを反転した信号ＵＰｂが供給され、アナログスイッチとして動作する。また、定電流回路３１では、第１、第２のＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２のゲート電極が互いに接続されて、第１のカレントミラー回路を構成しており、第１のＰチャネルＭＯＳＦＥＴＭｐ１のドレイン電極とゲート電極は、それぞれ電流源３２に接続されている。第２のＰチャネルＭＯＳＦＥＴＭｐ２には、そのドレイン電極と基板電極の間の寄生容量Ｃｐｐを破線で示している。
【０００５】
一方、チャージポンプ回路３のグランド側には、定電流回路３３およびＮチャネルＭＯＳＦＥＴ（以下、ＮチャネルＭＯＳＦＥＴという。）Ｍｎ０が直列に接続されている。定電流回路３３は、ミラー接続された第１、第２のＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２と電流源３４とから構成され、このうち第２のＮチャネルＭＯＳＦＥＴＭｎ２のドレイン電極は、ＮチャネルＭＯＳＦＥＴＭｎ０のソース電極に接続されている。ＮチャネルＭＯＳＦＥＴＭｎ０は、そのゲート電極に指令信号ＤＮが供給され、アナログスイッチとして動作する。また、定電流回路３３では、第１、第２のＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２のゲート電極が互いに接続されて、第２のカレントミラー回路を構成しており、第１のＮチャネルＭＯＳＦＥＴＭｎ１のドレイン電極とゲート電極は、それぞれ電流源３４に接続されている。
【０００６】
なお、第２のＮチャネルＭＯＳＦＥＴＭｎ２には、そのドレイン電極と基板電極の間の寄生容量Ｃｐｎを破線で示している。また、ＮチャネルＭＯＳＦＥＴＭｎ０のドレイン電極は、ＰチャネルＭＯＳＦＥＴＭｐ０のドレイン電極とともに出力端子ＯＵＴに接続され、後段のループフィルタ４への充放電電流を制御している。
【０００７】
指令信号ＵＰがＨ（High）レベルになると、ＰチャネルＭＯＳＦＥＴＭｐ０のゲート電極には反転したＬ（Low）レベルの信号ＵＰｂが供給されて導通することになって、定電流回路３１から出力端子ＯＵＴに充電電流が流れる。反対に、指令信号ＤＮがＨレベルになると、チャージポンプ回路３のＮチャネルＭＯＳＦＥＴＭｎ０が導通し、その出力端子から定電流回路３３に放電電流が流れる。
【０００８】
このようなＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２やＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２からなるカレントミラー回路では、比較的大きなサイズのトランジスタが使用される。そのため、ＰチャネルＭＯＳＦＥＴＭｐ２およびＮチャネルＭＯＳＦＥＴＭｎ２のドレイン電極と基板との間には、上述したような接合容量（浮遊容量）を主とする寄生容量Ｃｐｐ，Ｃｐｎが生じており、これらの寄生容量がアナログ回路としてのチャージポンプ回路３の動作に影響を及ぼす。
【０００９】
すなわち、ＰチャネルＭＯＳＦＥＴＭｐ０が導通していないとき、ＰチャネルＭＯＳＦＥＴＭｐ２のドレイン電位は電源ＶＤＤの電位Ｖｄｄと等しくなっており、ＰチャネルＭＯＳＦＥＴＭｐ０が導通するとＰチャネルＭＯＳＦＥＴＭｐ２のドレイン電位は出力端子ＯＵＴの電位Ｖｏｕｔ（ただし、Ｖｄｄ＞Ｖｏｕｔ＞０）になる。したがって、ＰチャネルＭＯＳＦＥＴＭｐ０の導通時には、寄生容量Ｃｐｐを介してＣｐｐ（Ｖｄｄ−Ｖｏｕｔ）の大きさの電荷Ｑｕが出力端子に流れ出す。同様に、ＮチャネルＭＯＳＦＥＴＭｎ０の導通時にも、出力端子から寄生容量ＣｐｎにＣｐｎ×Ｖｏｕｔの大きさの電荷Ｑｄが流れ込む。
【００１０】
そのため、ＰＬＬ回路１がロックする直前の指令信号ＵＰあるいはＤＮのパルス幅が狭い状態になっているときには、本来の充放電電流と比較して、ＰチャネルＭＯＳＦＥＴＭｐ０やＮチャネルＭＯＳＦＥＴＭｎ０の導通時に寄生容量ＣｐｐやＣｐｎを介して出力端子ＯＵＴに流れる電荷の大きさを無視することができなくなる。これにより、ＰＬＬ回路１はその動作が不安定になったり、あるいは大きな位相差をもった状態でロックしたりするという不都合が生じていた。
【００１１】
この種の問題は、ＰＬＬ回路１での消費電力の削減、あるいはループフィルタの面積削減の観点から考慮すると、充放電電流の大きさを小さくした場合に顕著になる。こうした寄生容量の影響をなくすようにしたチャージポンプ回路については、つぎに述べる特許文献１で寄生容量に蓄積された電荷をキャンセルする技術として開示されている。
【００１２】
特許文献１には、トランジスタＭｐ０，Ｍｎ０の遮断時に、増幅器とスイッチを用いてトランジスタＭｐ２，Ｍｎ２のドレイン電位を出力端子の電位Ｖｏｕｔと同じ電位にする手法、あるいはチャージポンプ回路を２個用意して、寄生容量によって流入する電荷の影響をキャンセルする手法などが記載されている。ところが、ＰＬＬ回路を集積回路として構成する場合にその回路構成が複雑になるという問題が残されていた。
【００１３】
特許文献２には、ローパスフィルタ（同文献の図６におけるＬＦＣ、以下同様。）にチャージポンプ回路（ＣＰＣ）からソース電流（Ｉｓｏｕｒｃｅ）を供給し、あるいはローパスフィルタ（ＬＦＣ）からスィンク電流（Ｉｓｉｎｋ）を流すことで、電圧制御発振器ＲＦＶＣＯの発振周波数（ｆRFVCO）を制御するための位相制御電圧を生成するフラクショナルシンサセイザの発明が記載されている。
【００１４】
図６は、特許文献２に開示されている従来のチャージポンプ回路の構成を示す回路図である。
ここでは、チャージポンプ回路（ＣＰＣ）のＰチャネルＭＯＳトランジスタ（ＭＰ１）のゲート入力端子が、アップ用のフリップフロップ（ＦＦ＿Ｕｐ）の出力信号Ｑ（ＶＱＲＥＦ）により駆動されたスイッチ（アップ用のスイッチ１０）により制御され、ＮチャネルＭＯＳトランジスタ（ＭＮ１）のゲート入力端子が、ダウン用のフリップフロップ（ＦＦ＿Ｄｎ）の出力信号Ｑ（ＶＱＤＩＶ）により駆動されたスイッチ（ダウン用のスイッチ２０）により制御されている。この場合、ソース電流（Ｉｓｏｕｒｃｅ）の供給を止めるときは、信号ＶＱＲＥＦにより駆動されたアップ用のスイッチ１０によりＰチャネルＭＯＳトランジスタ（ＭＰ１）のゲート入力端子の電位をＨレベルにしてＰチャネルＭＯＳトランジスタ（ＭＰ１）のソース・ドレイン間を高インピーダンスとする。また、スィンク電流（Ｉｓｉｎｋ）の供給を止めるときは、出力信号ＶＱＤＩＶにより駆動されたダウン用のスイッチ２０によりＮチャネルＭＯＳトランジスタ（ＭＮ１）のゲート入力端子の電位をＬレベルにしてＮチャネルＭＯＳトランジスタ（ＭＮ１）のソース・ドレイン間を高インピーダンスにする。こうした特許文献２の技術を、図５に示す従来のチャージポンプ回路に適用することで、ＮチャネルＭＯＳＦＥＴＭｎ２の寄生容量ＣｐｎおよびＰチャネルＭＯＳＦＥＴＭｐ２の寄生容量Ｃｐｐが出力端子ＯＵＴと直接接続され、ＰチャネルＭＯＳトランジスタＭｐ２やＮチャネルＭＯＳトランジスタＭｎ２のドレイン電圧が常に出力端子ＯＵＴの電位Ｖｏｕｔとなる。したがって、上述した図５に示す構成、あるいは特許文献１の構成のもので生じていたチャージポンプ回路（ＣＰＣ）における寄生容量の影響が簡単に排除できる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平９−２６６４４３号公報（段落番号［００３９］〜［００７０］、図１〜図７参照）
【特許文献２】特開２００７−３１８２９０公報（段落番号［００２４］、［００２５］および図６参照）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、特許文献２に記載されたチャージポンプ回路（ＣＰＣ）では、アップ用のスイッチ１０およびダウン用のスイッチ２０を交互に短絡させてソース電流（Ｉｓｏｕｒｃｅ）やスィンク電流（Ｉｓｉｎｋ）の供給を停止している状態から、これらのスイッチを開放（オフ）してソース電流（Ｉｓｏｕｒｃｅ）もしくはスィンク電流（Ｉｓｉｎｋ）の供給を開始する場合、ローパスフィルタ（ＬＦＣ）にソース電流（Ｉｓｏｕｒｃｅ）を供給するために２つのＰチャネルＭＯＳトランジスタ（ＭＰ１，ＭＰ０）のゲート容量を充電する、あるいはスィンク電流（Ｉｓｉｎｋ）を流すために２つのＮチャネルＭＯＳトランジスタ（ＭＮ１，ＭＮ０）のゲート容量を充電する必要がある。このような充電時間が必要となるため、前段の位相比較器（ＰＤＣ）からの出力信号（Ｑ）のタイミングに対して、後段のローパスフィルタ（ＬＦＣ）に実際に電流供給が開始され、あるいは放電が開始されるタイミングに遅れが生じるという問題があった。
【００１７】
本発明はこのような点に鑑みてなされたものであり、充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明によれば、前段に接続された位相比較器の指令信号に応じて後段に接続されたループフィルタに電流を供給するチャージポンプ回路が提供される。
このチャージポンプ回路は、ダイオード接続され定電流が供給される第１のＰチャネルＭＯＳＦＥＴ、第２のＰチャネルＭＯＳＦＥＴ、および第１の信号でゲートが駆動され、前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＰチャネルＭＯＳＦＥＴからなる第１のカレントミラー回路と、前記第１の信号を反転した信号でゲートが駆動され、前記第２のＰチャネルＭＯＳＦＥＴのゲートと第１の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、ダイオード接続され定電流が供給される第１のＮチャネルＭＯＳＦＥＴ、第２のＮチャネルＭＯＳＦＥＴ、および第２の信号でゲートが駆動され、前記第１のＮチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＮチャネルＭＯＳＦＥＴからなる第２のカレントミラー回路と、前記第２の信号を反転した信号でゲートが駆動され、前記第２のＮチャネルＭＯＳＦＥＴのゲートと第２の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、を備え、前記第２のＰチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ドレインを接続して出力端子としたことを特徴とする。
【発明の効果】
【００１９】
本発明のチャージポンプ回路では、簡易な回路構成で精度よく出力電流を制御してグリッチ雑音（Glitch Noise）を抑制することにより、誤動作のおそれをなくすことができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態に係るチャージポンプ回路を示す回路図である。
【図２】第２の実施の形態に係るチャージポンプ回路を示す回路図である。
【図３】第３の実施の形態に係るチャージポンプ回路を示す回路図である。
【図４】チャージポンプ型ＰＬＬ回路の一般的な構成を示すブロック図である。
【図５】従来のチャージポンプ回路の構成を示す回路図である。
【図６】特許文献２に開示されている従来のチャージポンプ回路の構成を示す回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態に係るチャージポンプ回路を示す回路図である。
ここでは、ダイオード接続された第１のＰチャネルＭＯＳＦＥＴＭｐ１、第２のＰチャネルＭＯＳＦＥＴＭｐ２、および第１，第２のＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２のゲート間を接続する第３のＰチャネルＭＯＳＦＥＴＭｐ３によって第１のカレントミラー回路が構成されている。第３のＰチャネルＭＯＳＦＥＴＭｐ３のゲート電極には、指令信号ＵＰｂが供給される。また、第２のＰチャネルＭＯＳＦＥＴＭｐ２のゲート電極と電源ＶＤＤの間には、第４のＰチャネルＭＯＳＦＥＴＭｐ４が接続され、そのゲート電極には指令信号ＵＰが供給されている。
【００２２】
また、ダイオード接続された第１のＮチャネルＭＯＳＦＥＴＭｎ１、第２のＮチャネルＭＯＳＦＥＴＭｎ２、および第１，第２のＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２のゲート間を接続する第３のＮチャネルＭＯＳＦＥＴＭｎ３によって第２のカレントミラー回路が構成されている。第３のＮチャネルＭＯＳＦＥＴＭｎ３のゲート電極には、指令信号ＤＮが供給されている。そして、第２のＮチャネルＭＯＳＦＥＴＭｎ２のゲート電極と接地（グランド）の間には、指令信号ＤＮｂで制御される第４のＮチャネルＭＯＳＦＥＴＭｎ４が接続されている。
【００２３】
ここで、指令信号ＵＰ，ＵＰｂおよび指令信号ＤＮ，ＤＮｂは、それぞれ互いに反転信号となるようＬレベルとＨレベルが制御される。また、図５の従来回路に対応する部分には、同一の符号を付けてある。
【００２４】
つぎに、上記のように構成されたチャージポンプ回路の動作について説明する。
いま、第１のカレントミラー回路への指令信号ＵＰがＨレベルになると、その反転された指令信号ＵＰｂはＬレベルとなって、ＰチャネルＭＯＳＦＥＴＭｐ３が導通すると同時にＰチャネルＭＯＳＦＥＴＭｐ４が遮断される。そのため、ＰチャネルＭＯＳＦＥＴＭｐ２のゲート電位がＰチャネルＭＯＳＦＥＴＭｐ１のゲート電位に等しくなって、第１のカレントミラー回路のミラー比に応じた電流が電源ＶＤＤから第２のＰチャネルＭＯＳＦＥＴＭｐ２に流れる。そこで、出力端子ＯＵＴから所定の充電電流が後段のループフィルタ４に供給されるが、図５に示す従来回路とは異なり、第２のＰチャネルＭＯＳＦＥＴＭｐ２の寄生容量Ｃｐｐが出力端子ＯＵＴと直接接続されているため、そこから不要な電荷が流れ出るおそれはない。
【００２５】
また、本実施の形態では以下の理由でＰチャネルＭＯＳＦＥＴＭｐ２のオン電流の立ち上がりが早くなる。すなわち、第１のカレントミラー回路から後段のループフィルタ４への充電電流供給を開始する場合、特許文献２ではカレントミラー回路を構成する２つのＰチャネルＭＯＳＦＥＴＭｐ１，Ｍｐ２のゲート容量を電流源３２の電流Ｉｂｕによりゼロから充電する必要があり、そのため、ＰチャネルＭＯＳＦＥＴＭｐ２のオン電流の立ち上がりが遅くなる。これに対し、本実施の形態では、ＰチャネルＭＯＳＦＥＴＭｐ３が遮断しているときもＰチャネルＭＯＳＦＥＴＭｐ１のゲート電位が電流源３２の電流Ｉｂｕを流すのに必要なレベルを保ったままとなっているため、ＰチャネルＭＯＳＦＥＴＭｐ３が導通した瞬間にＰチャネルＭＯＳＦＥＴＭｐ１のゲート容量の電荷がＰチャネルＭＯＳＦＥＴＭｐ１のゲート容量とＰチャネルＭＯＳＦＥＴＭｐ２のゲート容量に再分配されて、ＰチャネルＭＯＳＦＥＴＭｐ２によるある程度の電流の供給が瞬時に開始される。その後、電流源３２の電流Ｉｂｕにより２つのゲート容量の充電が行われるが、これは一方のＰチャネルＭＯＳＦＥＴＭｐ２のゲート容量を充電する量の電荷だけを供給すればよいため、充電時間も短くできる。すなわち、特許文献２の場合、供給電流はゼロから徐々に増加する形となるが、本実施の形態では瞬間的にあるレベルの電流の供給が開始されるため、その後の所定の電流値を出力するまでの時間も短縮することができる。
【００２６】
反対に、指令信号ＵＰがＬレベルになると、その反転された指令信号ＵＰｂはＨレベルとなって、ＰチャネルＭＯＳＦＥＴＭｐ４が導通してＰチャネルＭＯＳＦＥＴＭｐ３が遮断する。そのため、ＰチャネルＭＯＳＦＥＴＭｐ２のゲート電位が電源ＶＤＤの電位に等しくなって、出力端子ＯＵＴには電流が流れない。また、ＰチャネルＭＯＳＦＥＴＭｐ１のゲート電位は、電流源３２への電流Ｉｂｕを流すのに必要なレベルを保ったままとなる。
【００２７】
一方、第２のカレントミラー回路への指令信号ＤＮがＨレベルになると、その反転された指令信号ＤＮｂはＬレベルとなって、ＮチャネルＭＯＳＦＥＴＭｎ３が導通すると同時にＮチャネルＭＯＳＦＥＴＭｎ４が遮断される。そのため、ＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２の各ゲート電位が等しくなって、第２のカレントミラー回路のミラー比に応じた放電電流が出力端子ＯＵＴから第２のＮチャネルＭＯＳＦＥＴＭｎ２に流れ込む。すなわち、後段のループフィルタ４からＮチャネルＭＯＳＦＥＴＭｎ２に電流が引き込まれるが、その際でもＮチャネルＭＯＳＦＥＴＭｎ２の寄生容量Ｃｐｎが出力端子ＯＵＴと直接接続されているため、そこに不要な電荷が流れ込むおそれはない。
【００２８】
また、本実施の形態では以下の理由でＮチャネルＭＯＳＦＥＴＭｎ２のオン電流の立ち上がりが早くなる。すなわち、第２のカレントミラーによる後段のループフィルタ４からの放電電流の引き込みを開始する場合、特許文献２ではカレントミラーを構成する２つのＮチャネルＭＯＳＦＥＴＭｎ１，Ｍｎ２のゲート容量を電流源３４の電流Ｉｂｄによりゼロから充電する必要があり、そのため、ＮチャネルＭＯＳＦＥＴＭｎ２のオン電流の立ち上がりが遅くなる。これに対し、本実施の形態では、ＮチャネルＭＯＳＦＥＴＭｎ３が遮断しているときもＮチャネルＭＯＳＦＥＴＭｎ１のゲート電位が電流源３４の電流Ｉｂｄを流すのに必要なレベルを保ったままとなっているため、ＮチャネルＭＯＳＦＥＴＭｎ３が導通した瞬間にＮチャネルＭＯＳＦＥＴＭｎ１のゲート容量の電荷がＮチャネルＭＯＳＦＥＴＭｎ１のゲート容量とＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量に再分配されて、ＮチャネルＭＯＳＦＥＴＭｎ２によるある程度の電流の引き込みが瞬時に開始される。その後、電流源３４の電流Ｉｂｄにより２つのゲート容量の充電が行われるが、これは一方のＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量を充電する量の電荷だけを供給すればよいため、充電時間も短くできる。すなわち、特許文献２の場合、引き込み電流はゼロから徐々に増加する形となるが、本実施の形態では瞬間的にあるレベルの電流の引き込みが開始されるため、その後の所定の電流値を引き込むまでの時間も短縮することができる。
【００２９】
反対に、指令信号ＤＮがＬレベルになると、その反転された指令信号ＤＮｂはＨレベルとなって、ＮチャネルＭＯＳＦＥＴＭｎ４が導通してＮチャネルＭＯＳＦＥＴＭｎ３が遮断する。そのため、ＮチャネルＭＯＳＦＥＴＭｎ２のゲート電位が接地電位と等しくなって、そこには電流が流れない。また、ＮチャネルＭＯＳＦＥＴＭｎ１のゲート電位は、電流源３４からの電流Ｉｂｄを流すのに必要なレベルを保ったままとなる。
【００３０】
なお、指令信号ＵＰ，ＤＮがともにＬレベルであれば、２つのカレントミラー回路はいずれも動作しない。
図２は、第２の実施の形態に係るチャージポンプ回路を示す回路図である。
【００３１】
ここでは、第１のカレントミラー回路における第１のＰチャネルＭＯＳＦＥＴＭｐ１のゲート電極と電源ＶＤＤの間にコンデンサＣｕを設け、同様に、第２のカレントミラー回路における第１のＮチャネルＭＯＳＦＥＴＭｎ１のゲート電極と接地の間にコンデンサＣｄを設けている。これにより、図１のチャージポンプ回路に比較して、さらに２つのカレントミラー回路の電流の立ち上がりが早くなる。
【００３２】
すなわち、ＰチャネルＭＯＳＦＥＴＭｐ３もしくはＮチャネルＭＯＳＦＥＴＭｎ３が導通した瞬間にＰチャネルＭＯＳＦＥＴＭｐ２もしくはＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量に分配される電荷が多くなり、ＰチャネルＭＯＳＦＥＴＭｐ３もしくはＮチャネルＭＯＳＦＥＴＭｎ３が導通した直後にＰチャネルＭＯＳＦＥＴＭｐ２もしくはＮチャネルＭＯＳＦＥＴＭｎ２が流れる電流を第１の実施の形態の場合より大きくすること、すなわち最終値に近づけることができる。ここで、コンデンサＣｕ，Ｃｄの容量を大きくするほど、ＰチャネルＭＯＳＦＥＴＭｐ３もしくはＮチャネルＭＯＳＦＥＴＭｎ３が導通した直後にＰチャネルＭＯＳＦＥＴＭｐ２もしくはＮチャネルＭＯＳＦＥＴＭｎ２が流れる電流を最終値に近くすることができる。
【００３３】
したがって、後段に接続されるループフィルタ４での応答特性が改善され、小さな面積の回路で誤動作の少ないＰＬＬ回路を実現することができる。
図３は、第３の実施の形態に係るチャージポンプ回路を示す回路図である。
【００３４】
ここでは、第１のカレントミラー回路における第１のＰチャネルＭＯＳＦＥＴＭｐ１のゲート電極と第３のＰチャネルＭＯＳＦＥＴＭｐ３のドレイン電極との間をボルテージフォロアアンプＸ１ｕで接続し、同様に、第２のカレントミラー回路における第１のＮチャネルＭＯＳＦＥＴＭｎ１のゲート電極と第３のＮチャネルＭＯＳＦＥＴＭｎ３のドレイン電極との間をボルテージフォロアアンプＸ１ｄで接続している。ＰチャネルＭＯＳＦＥＴＭｐ３，ＮチャネルＭＯＳＦＥＴＭｎ３が導通すると、これらのボルテージフォロアアンプＸ１ｕ，Ｘ１ｄは、電流源３２，３４より大きな電流駆動能力でＰチャネルＭＯＳＦＥＴＭｐ２，ＮチャネルＭＯＳＦＥＴＭｎ２のゲート容量を充電するので、ミラー電流の立ち上がりの遅れをなくすことができる。
【００３５】
いずれの実施の形態においても、カレントミラー回路は簡易な回路構成で実現することができるだけでなく、充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路が提供できる。
【符号の説明】
【００３６】
１ ＰＬＬ回路
２ 位相比較器
３ チャージポンプ回路
４ ループフィルタ
５ 電圧制御発振器
３１，３３ 定電流回路
３２，３４ 電流源
Ｃｐｐ，Ｃｐｎ 寄生容量
Ｍｎ０〜Ｍｎ４ ＮチャネルＭＯＳＦＥＴ
Ｍｐ０〜Ｍｐ４ ＰチャネルＭＯＳＦＥＴ
Ｘ１ｕ，Ｘ１ｄ ボルテージフォロアアンプ
【特許請求の範囲】
【請求項１】
前段に接続された位相比較器の指令信号に応じて後段に接続されたループフィルタに電流を供給するチャージポンプ回路において、
ダイオード接続され定電流が供給される第１のＰチャネルＭＯＳＦＥＴ、第２のＰチャネルＭＯＳＦＥＴ、および第１の信号でゲートが駆動され、前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＰチャネルＭＯＳＦＥＴからなる第１のカレントミラー回路と、
前記第１の信号を反転した信号でゲートが駆動され、前記第２のＰチャネルＭＯＳＦＥＴのゲートと第１の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、
ダイオード接続され定電流が供給される第１のＮチャネルＭＯＳＦＥＴ、第２のＮチャネルＭＯＳＦＥＴ、および第２の信号でゲートが駆動され、前記第１のＮチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＮチャネルＭＯＳＦＥＴからなる第２のカレントミラー回路と、
前記第２の信号を反転した信号でゲートが駆動され、前記第２のＮチャネルＭＯＳＦＥＴのゲートと第２の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、
を備え、前記第２のＰチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ドレインを接続して出力端子としたことを特徴とするチャージポンプ回路。
【請求項２】
前記第１のカレントミラー回路には、前記第１のＰチャネルＭＯＳＦＥＴのゲートと前記第１の電源の間に第１のコンデンサが設けられ、
前記第２のカレントミラー回路には、前記第１のＮチャネルＭＯＳＦＥＴのゲートと前記第２の電源の間に第２のコンデンサが設けられていることを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記第１のカレントミラー回路には、前記第１のＰチャネルＭＯＳＦＥＴのゲートと前記第３のＰチャネルＭＯＳＦＥＴの間に第１のボルテージフォロア回路が設けられ、
前記第２のカレントミラー回路には、前記第１のＮチャネルＭＯＳＦＥＴのゲートと前記第３のＮチャネルＭＯＳＦＥＴの間に第２のボルテージフォロア回路が設けられていることを特徴とする請求項１記載のチャージポンプ回路。
【請求項１】
前段に接続された位相比較器の指令信号に応じて後段に接続されたループフィルタに電流を供給するチャージポンプ回路において、
ダイオード接続され定電流が供給される第１のＰチャネルＭＯＳＦＥＴ、第２のＰチャネルＭＯＳＦＥＴ、および第１の信号でゲートが駆動され、前記第１のＰチャネルＭＯＳＦＥＴと前記第２のＰチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＰチャネルＭＯＳＦＥＴからなる第１のカレントミラー回路と、
前記第１の信号を反転した信号でゲートが駆動され、前記第２のＰチャネルＭＯＳＦＥＴのゲートと第１の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、
ダイオード接続され定電流が供給される第１のＮチャネルＭＯＳＦＥＴ、第２のＮチャネルＭＯＳＦＥＴ、および第２の信号でゲートが駆動され、前記第１のＮチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ゲート間を接続する第３のＮチャネルＭＯＳＦＥＴからなる第２のカレントミラー回路と、
前記第２の信号を反転した信号でゲートが駆動され、前記第２のＮチャネルＭＯＳＦＥＴのゲートと第２の電源の間を接続する第４のＰチャネルＭＯＳＦＥＴと、
を備え、前記第２のＰチャネルＭＯＳＦＥＴと前記第２のＮチャネルＭＯＳＦＥＴの各ドレインを接続して出力端子としたことを特徴とするチャージポンプ回路。
【請求項２】
前記第１のカレントミラー回路には、前記第１のＰチャネルＭＯＳＦＥＴのゲートと前記第１の電源の間に第１のコンデンサが設けられ、
前記第２のカレントミラー回路には、前記第１のＮチャネルＭＯＳＦＥＴのゲートと前記第２の電源の間に第２のコンデンサが設けられていることを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記第１のカレントミラー回路には、前記第１のＰチャネルＭＯＳＦＥＴのゲートと前記第３のＰチャネルＭＯＳＦＥＴの間に第１のボルテージフォロア回路が設けられ、
前記第２のカレントミラー回路には、前記第１のＮチャネルＭＯＳＦＥＴのゲートと前記第３のＮチャネルＭＯＳＦＥＴの間に第２のボルテージフォロア回路が設けられていることを特徴とする請求項１記載のチャージポンプ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−９９９３（Ｐ２０１２−９９９３Ａ）
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願番号】特願２０１０−１４２４２６（Ｐ２０１０−１４２４２６）
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２４年１月１２日（２０１２．１．１２）
【国際特許分類】
【出願日】平成２２年６月２３日（２０１０．６．２３）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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