半導体回路
【課題】ＤＣＣ回路を備えたＤＬＬ回路の消費電力を低減させる。
【解決手段】制御信号ＤＣＣＥＮに基づいて活性化・非活性化が制御されるデューティ変更検出回路２１であって、入力されたクロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果を出力するデューティ変更検出回路２１と、デューティ変更検出回路の出力が生成されたクロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることを示すときにはデューティ変更検出回路２１を非活性化する制御信号ＤＣＣＥＮを出力すると共に目標値近傍に無いときにはデューティ変更検出回路２１を活性化する制御信号ＤＣＣＥＮを出力するデューティ判定回路２３とを備える。
【解決手段】制御信号ＤＣＣＥＮに基づいて活性化・非活性化が制御されるデューティ変更検出回路２１であって、入力されたクロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果を出力するデューティ変更検出回路２１と、デューティ変更検出回路の出力が生成されたクロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることを示すときにはデューティ変更検出回路２１を非活性化する制御信号ＤＣＣＥＮを出力すると共に目標値近傍に無いときにはデューティ変更検出回路２１を活性化する制御信号ＤＣＣＥＮを出力するデューティ判定回路２３とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関し、特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備えた半導体回路に関する。
【背景技術】
【０００２】
ＤＬＬ回路は、遅延時間が可変に制御される遅延回路と、遅延回路の出力と遅延回路への入力信号とを比較する位相検出器と、位相検出器での位相比較結果出力に基づきカウントアップ又はカウントダウンするカウンタを備え、該カウンタのカウント値（又はそのデコード結果）に基づき、遅延回路の遅延時間を調整することで、遅延回路からの出力を入力信号に同期させるものである。このＤＬＬ回路として、遅延時間を相対的に粗い遅延分解能（遅延単位）で設定する可変遅延回路と、該可変遅延回路で生成された遅延時間の異なる二つの信号の位相差（遅延）を、設定された比率で合成することで可変遅延回路の遅延単位よりも分解能を上げた遅延信号を生成する合成回路（「補間回路（インターポレータ）」ともいう）を備え、可変遅延回路で遅延の粗調整、合成回路で遅延の微調整を行う構成が知られている。二つの信号の遅延を内分し中間の遅延の信号を出力する合成回路（インターポレータ）は、例えば所定ノードを予め所定電圧にプリチャージするプリチャージ回路と、第１、第２の入力信号のハイレベル期間にそれぞれオンし、設定された内分比ｘ：（１−ｘ）（但し、０≦ｘ≦１）に応じた電流値ｘＩ、（１−ｘ）Ｉで該プリチャージされたノードを放電する第１、第２の放電素子を備えて構成される。
【０００３】
近時、半導体回路の動作周波数の向上は著しく、高速クロックの遅延を制御するＤＬＬ回路ではクロックのデューティずれ等が問題となる。そこでクロックのパルス幅が狭い場合、及び広い場合のいずれの場合においても、合成回路の誤動作を回避することを可能とし、動作周波数の高速化に対応可能とするＤＬＬ回路が本願発明者によって創案されている（特許文献２参照）。このＤＬＬ回路は、可変遅延回路から出力される遅延時間の異なる二つの遅延信号を、設定された比率で合成する合成回路（インターポレータ）の入力段に、遅延信号の所定の遷移に応答してワンショットパルスを生成する回路と、ワンショットパルスを受けてセットされ、合成回路（インターポレータ）の出力に基づきリセットされるラッチ回路を備え、ラッチ回路のセット時の出力信号を合成回路（インターポレータ）に入力するようにしている。
【０００４】
また、デューティサイクル修正動作を行うことができ、かつ高周波動作で問題となる消費電力を低減させるＤＬＬ回路が特許文献２に開示されている。このＤＬＬ回路は、外部クロック信号を受け、クロック入力信号を出力するバッファと、前記クロック入力信号を受けると共に、第１比較信号及び第２比較信号を受けて、前記クロック入力信号を所定時間だけ遅延させた第１クロック信号及び第２クロック信号を生成する遅延ライン部と、前記第１クロック信号及び前記第２クロック信号の反転信号を受けて、前記第１クロック信号及び前記第２クロック信号の立下りエッジのうち、いずれが先行するかを示す位相感知信号を生成する位相感知部と、前記第１比較信号及び前記第２比較信号によってＤＬＬ固定されたか否かを決定し、ＤＬＬ固定されたか否かによってオン／オフ信号を出力する混合制御部と、前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第１補償クロック信号を生成し、前記外部クロック信号を受けて前記第１補償クロック信号と比較して前記第１比較信号を生成する第１信号処理部と、前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第２補償クロック信号を生成し、前記外部クロック信号を受けて前記第２補償クロック信号と比較して前記第２比較信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２信号処理部とを備えている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６２９３７号公報
【特許文献２】特開２００４−３２８７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
ＤＲＡＭ等において、クロック生成回路として用いられるＤＬＬ回路は、入力される外部クロック信号（以下ＣＫ）の遅延量を可変制御することで所望の位相を持つクロック信号を発生する。このようなＤＬＬ回路は、ＤＣＣ（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｏｒ）機能を搭載している場合がある。ＤＣＣ機能は、入力された外部クロック信号ＣＫのデューティ（１周期に対するハイレベル期間の割合をいい、デューティ比ともいう）に関係なく、設定されたデューティ例えば５０％のデューティの波形を作り、出力する機能である。
【０００８】
このＤＣＣ機能は、入力された外部クロック信号ＣＫのデューティが所望のデューティからずれている場合、すなわち外部クロック信号ＣＫのデューティが崩れた場合には効果を発揮する。しかし、外部クロック信号ＣＫのデューティが崩れていない場合、すなわちＣＫのデューティが所望のデューティ、例えばほぼ５０％である場合には、ＤＣＣ機能を用いなくても、ＤＬＬ回路は、デューティ５０％の波形を作り出すことが可能である。
【０００９】
上述のＤＣＣ機能を使用している場合、当該機能を実現するための回路ブロックが動作するため、それに応じ、数ｍＡの消費電流が発生する。このような数ｍＡの消費電流は、消費電流をセーブする条件、例えばパワーダウンなどの条件においては、その影響・全体に占める割合は大きなものとなっている。
【００１０】
しかしながら、このようなＤＣＣ機能を使用するか、使用しないかについては、従来、メタルヒューズなどで固定して設定しているため、外部クロック信号ＣＫの実際のデューティに関係なく、使用可否が決定されている。したがって、外部クロック信号ＣＫの実際のデューティが所望のデューティであったとしても、ＤＣＣ機能の使用が設定されていると、無駄にＤＣＣ機能を用いることとなり、無駄に消費電力を増加させることになってしまうという問題が発生する。これとは逆に、ＤＣＣ機能の使用が設定されていない場合に、デューティが崩れている外部クロック信号ＣＫが入力されたとき、当然ながらＤＣＣ機能を働かせることが出来ないため、ＤＬＬ回路からの出力クロック信号を受ける回路が正常に動作しないという問題が発生する。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る半導体回路は、入力された外部クロック信号を遅延させた出力クロック信号を生成し出力するＤＬＬ回路と、制御信号に基づいて活性化・非活性化が制御されるデューティ変更検出回路であって、出力クロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果をデューティ変更信号として出力するデューティ変更検出回路と、出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることをデューティ変更信号が示すときにはデューティ変更検出回路を非活性化する制御信号を出力すると共に出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍に無いことをデューティ変更信号が示すときにはデューティ変更検出回路を活性化する制御信号を出力するデューティ判定回路と、を備える。
【発明の効果】
【００１２】
本発明によれば、出力クロック信号のデューティと目標のデューティとを比較しその結果を出力するデューティ変更検出回路を、出力クロック信号のデューティが目標のデューティと同じか近い場合には非活性化し、出力クロック信号のデューティが目標値からずれている場合には活性化する。これによって、デューティが目標値に近い場合には消費電力を低減させることができると共に、デューティが目標値からずれている場合にはデューティの補正を行うことができるというように、外部クロック信号のデューティに併せて動的にデューティ変更回路の活性化・非活性化を行なうことが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例に係るＤＬＬ回路の構成を示すブロック図。
【図２】デューティ判定回路の動作を表すタイミングチャート。
【図３】デューティがほぼ５０％にある場合のデューティ判定回路の動作を表すタイミングチャート。
【図４】デューティが５０％を下回る場合のデューティ判定回路の動作を表すタイミングチャート。
【図５】デューティが５０％を上回る場合のデューティ判定回路の動作を表すタイミングチャート。
【発明を実施するための形態】
【００１４】
本発明の実施形態に係る半導体回路は、入力された外部クロック信号を遅延させた出力クロック信号を生成し出力するＤＬＬ回路と、制御信号に基づいて活性化・非活性化が制御されるデューティ変更検出回路であって、出力クロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果をデューティ変更信号として出力するデューティ変更検出回路（図１の２１）と、出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることをデューティ変更信号が示すときにはデューティ変更検出回路を非活性化する制御信号を出力すると共に出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍に無いことをデューティ変更信号が示すときにはデューティ変更検出回路を活性化する制御信号を出力するデューティ判定回路（図１の２３）と、を備える。
【００１５】
より具体的には、デューティ判定回路は、デューティ変更検出回路の現在の出力とひとつ前のタイミングの出力とを比較し、目標値をまたいだとき、すなわち、いずれか一方が目標値より小さく、他方が目標値よりも大きい場合に目標値近傍にあると判定する。
【００１６】
さらに具体的には、入力した外部クロック信号の一方のエッジに対し、生成した出力クロック信号の一方のエッジが時間的に進んでいるか遅れているかに応じて出力クロック信号の一方のエッジの時間的位置を調整し、外部クロック信号の他方のエッジに対し、出力クロック信号の他方のエッジが時間的に進んでいるか遅れているかに応じて出力クロック信号の他方のエッジの時間的位置を調整して、目標となるデューティ比を有する出力クロック信号を出力するＤＬＬ回路であって、出力クロック信号のデューティ比と目標となるデューティ比とを比較していずれが大きいかを示すデューティ変更信号を出力するデューティ変更検出回路（図１の２１）と、複数の異なるタイミングにおけるデューティ変更信号が同一か否かを表す比較結果信号を出力するデューティ判定回路（図１の２３）と、出力クロック信号の一方のエッジの時間的位置を調整するために、比較結果信号が同一でないことを示す場合には外部クロック信号と出力クロック信号との位相比較結果を選択し、比較結果信号が同一であることを示す場合にはデューティ変更信号を選択する選択回路（図１の２２）と、を備え、デューティ変更検出回路は、比較結果信号が同一でないことを示す場合に非活性化され、比較結果信号が同一であることを示す場合に活性化される。
【００１７】
以上の通り、入力された外部クロック信号に基づいて生成された出力クロック信号のデューティと目標のデューティとを比較しその結果を出力するデューティ変更回路を、生成されたクロック信号のデューティが目標のデューティと同じか近い場合には非活性化し、生成されたクロック信号のデューティが目標値からずれている場合には活性化する。これによって、デューティが目標値に近い場合には消費電力を低減させることができると共に、デューティが目標値からずれている場合にはデューティの補正を行うことができるというように、生成された出力クロック信号のデューティに併せてデューティ変更回路の活性化・非活性化を行なうことが可能となる。
【００１８】
より詳細には、デューティ変更検出回路は、比較結果信号が同一でないことを示す場合に非活性化される。すなわち、時間経過において、出力クロック信号のデューティ比と目標となるデューティ比との大小が反転する場合に、出力クロック信号のデューティ比と目標となるデューティ比とがほぼ一致していると判断して、デューティ変更検出回路を非活性化させる。デューティ変更検出回路が非活性化されることで消費電力をより低減させることができる。
【００１９】
以下、図面を参照しながら、実施例についてさらに詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の一実施例に係るＤＬＬ回路の構成を示すブロック図である。図１において、ＤＬＬ回路は、入力回路（ＩＮ）１１、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２、可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ、１０Ｆ、合成回路１３、位相検出器（Ｐ／Ｄ）１４Ｒ、１４Ｆ、立ち上がり遅延制御回路（Ｒｉｓｅ Ｃｏｎｔｒｏｌ）１５Ｒ、立ち下がり遅延制御回路（Ｆａｌｌ Ｃｏｎｔｒｏｌ）１５Ｆ、立ち上がりカウンタ（Ｒｉｓｅ Ｃｏｕｎｔｅｒ）１６Ｒ、立ち下がりカウンタ（Ｆａｌｌ Ｃｏｕｎｔｅｒ）１６Ｆ、プリデコーダ（Ｐｒｅ Ｄｅｃ）１７Ｒ、１７Ｆ、デジタルアナログ変換器（ＤＡＣ）１８Ｒ、１８Ｆ、出力回路（ＯＥ）１９、レプリカ回路（Ｒｅｐｌｉｃａ）２０、デューティ変更検出回路２１、選択回路（Ｓｅｌｅｃｔｏｒ）２２、デューティ判定回路２３、タイミング生成回路２４を備える。デューティ判定回路２３は、ラッチ回路１００、１０１、排他的論理和回路１０２を備える。
【００２１】
入力回路（ＩＮ）１１は、互いに相補となる外部クロック信号ＣＫ、ＣＫＢを入力し、ＣＫと同相のクロック信号ＤＬＣＬＫＡを可変遅延回路１２にシングルエンド出力する。
【００２２】
可変遅延回路１２は、プリデコーダ１７Ｒ、１７Ｆのそれぞれのデコード結果を受け、連続して連なる遅延素子（Ｄｅｌａｙ Ｌｉｎｅ）の遅延量を決定する。クロック信号ＤＬＣＫＡの立ち上がり（Ｒｉｓｅ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）信号ＯＵＴＲＥ、ＯＵＴＲＯを生成し、クロック信号ＤＬＣＫＡの立ち下がり（Ｆａｌｌ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）の信号ＯＵＴＦＥ、ＯＵＴＦＯを出力する。可変遅延回路１２は、Ｅｖｅｎ／Ｏｄｄの時間差を最小遅延単位として遅延調節を行う。Ｅｖｅｎ／Ｏｄｄの時間差は、例えばＮＡＮＤ回路２段分（単位遅延）に対応する。
【００２３】
可変遅延回路１０Ｒは、外部クロック信号ＣＫの立ち上がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯを入力し、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯにしたがってＯＵＴＲＥ、ＯＵＴＲＯを合成して出力する。すなわち、可変遅延回路１０Ｒは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯの立ち上がりエッジの遅延（位相差）を、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯで規定される比率で内挿（インターポレート）した遅延で立ち上がる信号を出力する。例えば、Ｅｖｅｎ側が１００％、Ｏｄｄ側が０％の場合、ＯＵＴＲＥ＝１００％、ＯＵＴＲＯ＝０％として波形を合成し、出力信号ＮＲを生成する。すなわち、ＯＵＴＲＥの遷移タイミング＝ＮＲの遷移タイミングとして出力される（回路内を通過する際の固有の遅延は除く）。Ｅｖｅｎ側が５０％、Ｏｄｄ側が５０％の場合、入力信号のＯＵＴＲＥ＝５０％、ＯＵＴＲＯ＝５０％として波形を合成するため、ＯＵＴＲＥの遷移とＯＵＴＲＯの遷移の中間のタイミング（ＯＵＴＲＥとＯＵＴＲＯの遷移タイミングの中間値＋回路内通過時の固有の遅延）で出力される。
【００２４】
可変遅延回路１０Ｆは、外部クロック信号ＣＫの立ち下がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯを入力し、バイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯにしたがってＯＵＴＦＥ、ＯＵＴＦＯを合成して出力する。すなわち、可変遅延回路１０Ｆは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯの立ち下がりエッジの遅延（位相差）をバイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯで規定される比率で内挿（インターポレート）した遅延で立ち下がる信号を出力する。可変遅延回路１０Ｆからの出力信号ＮＦは、ＯＵＴＦＥ、ＯＵＴＦＯのＬｏｗへの立ち下がりに応答して出力信号ＮＦがＨｉｇｈに立ち上がる構成としてもよい。この場合、可変遅延回路１０ＦにＯＵＴＦＥ、ＯＵＴＦＯの反転信号を入力する構成とすることで、可変遅延回路１０Ｆは可変遅延回路１０Ｒと同一の構成となる。
【００２５】
可変遅延回路１０Ｒ、１０Ｆによって、可変遅延回路１２の持つ最小遅延単位（例えばＮＡＮＤ２段分の絶対遅延時間値）よりも細かい時間分解能で遅延を調整することを可能としており、必要な時間分解能・精度を確保しつつ、高速動作周波数に対応可能としている。
【００２６】
合成回路（シンセサイザ）１３は、外部クロック信号ＣＫの立ち上がり遷移に対応した可変遅延回路１０Ｒからの出力信号ＮＲと、外部クロック信号ＣＫの立ち下がり遷移に対応した可変遅延回路１０Ｆからの出力信号ＮＦを受け、出力信号ＮＲの立ち上がり遷移に対応して立ち上がり、出力信号ＮＦの立ち下がり遷移に対応して立ち下がる出力信号である遅延された遅延クロック信号を生成する。なお、合成回路１３は、入力と出力を相互に接続したインバータ２段の一般的なフリップフロップと等価な回路により構成される。
【００２７】
遅延クロック信号を受けるレプリカ回路２０は、合成回路１３の出力から出力端子までの実際の信号ルートの遅延と等価の回路によって構成される。レプリカ回路２０は、外部クロック信号ＣＫに同相のＲｉｓｅ側のクロック信号ＲＣＬＫと、ＣＫＢに同相（ＲＣＬＫと逆相）のＦａｌｌ側のクロック信号ＦＣＬＫを出力する。
【００２８】
出力回路１９は、合成回路１３から供給される遅延クロック信号の立ち上がりと立ち下がりに同期して、読み出しデータを出力端子ＤＱからシリアルに出力する。出力回路１９は、例えば二つの読み出しデータがパラレルに入力され、遅延クロック信号に応じて入力を出力端子ＤＱに選択出力するマルチプレクサから構成される。
【００２９】
デューティ変更検出回路２１は、合成回路１３の出力である遅延クロック信号を受け、デューティの変更のための情報であるデューティ変更信号ＤＣＣの生成を行い、選択回路２２およびデューティ判定回路２３に出力する。なお、デューティ変更検出回路２１は、制御信号（以下、ＤＣＣイネーブル信号とも記す）ＤＣＣＥＮによって活性化が制御され、制御信号ＤＣＣＥＮがアクティブである場合、デューティ変更検出回路２１は、動作を停止し、電流を消費しない状態となる。なお、本実施例においては、デューティ変更回路２１は、あらかじめ目標となるデューティとして５０％が設定され、当該５０％の目標デューティと合成回路１３から出力される遅延クロック信号のデューティとの大小関係を比較し、その結果を出力するものとして説明を行なうが、目標デューティは任意に設定可能であるものとする。
【００３０】
デューティ判定回路２３は、２つの異なるタイミングにおけるデューティ変更信号ＤＣＣが目標のデューティに対して同一の大小関係を持っている情報であるか否かを判定し、判定結果であるＤＣＣイネーブル信号ＤＣＣＥＮを選択回路２２およびデューティ変更検出回路２１に出力する。
【００３１】
タイミング生成回路２４は、外部クロック信号ＣＫ、リセット信号ＲＳＴに基づいてタイミング信号Ｓ１、Ｓ２を生成し、リセット後にデューティ判定回路２３に対し供給する。
【００３２】
選択回路２２は、ＤＣＣイネーブル信号ＤＣＣＥＮに基づき、位相検出器１４Ｆの出力ＤＬＵＰ１Ｆ、又はデューティ変更検出回路２１の出力であるデューティ変更信号ＤＣＣをいずれかを選択し、立ち下がり遅延制御回路１５Ｆに供給する。
【００３３】
位相検出器（ＰＤ）１４Ｒは、外部クロック信号（ＣＫ）とレプリカ回路２０のクロック信号ＲＣＬＫとの立ち上がりエッジの位相を比較する。立ち上がり遅延制御回路１５Ｒは、位相検出器１４Ｒの位相比較結果出力ＤＬＵＰ１Ｒを受けて、立ち上がりカウンタ１６Ｒにアップ又はダウン信号（ＣＮＴＤＩＲＲ）を出力する。すなわち、立ち上がり遅延制御回路１５Ｒは、位相検出器１４Ｒでの位相比較結果を受け、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも遅れている場合、ＲＣＬＫの立ち上がりエッジの位相を進めるように制御し、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも進んでいる場合、ＲＣＬＫの立ち上がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＲを生成し、立ち上がりカウンタ１６Ｒに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｒは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３４】
立ち上がりカウンタ１６Ｒの上位ビットは、プリデコーダ１７Ｒでプリデコードされ、プリデコーダ１７Ｒでのデコード結果は、可変遅延回路１２に入力される。立ち上がりカウンタ１６Ｒの下位ビットは、デジタルアナログ変換器１８Ｒに入力され、Ｅｖｅｎ（偶数番目）、Ｏｄｄ（奇数番目）用のバイアス電圧ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成する。
【００３５】
位相検出器（ＰＤ）１４Ｆは、外部クロック（ＣＫ）とレプリカ回路２０の出力ＦＣＬＫの立ち下がりエッジの位相を比較し、位相比較結果ＤＬＵＰ１Ｆを選択回路２２に出力する。
【００３６】
立ち下がり遅延制御回路１５Ｆは、選択回路２２の出力ＤＬＵＰ１ＤＦを受けて、立ち下がりカウンタ１６Ｆにアップ又はダウン信号（ＣＮＴＤＩＲＲ）を出力する。例えば選択回路２２で位相比較結果ＤＬＵＰ１Ｆが選択される場合、立ち下がり遅延制御回路１５Ｆは、位相検出器１４Ｆでの位相比較結果を受け、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも遅れている場合、位相を進めるように制御し、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも進んでいる場合、ＦＣＬＫの立ち下がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＦを生成し、立ち下がりカウンタ１６Ｆに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｒは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３７】
立ち下がりカウンタ１６Ｆの上位ビットは、プリデコーダ１７Ｆでプリデコードされ、プリデコーダ１７Ｆでのデコード結果は、可変遅延回路１２に入力される。立ち下がりカウンタ１６Ｆの下位ビットは、デジタルアナログ変換器１８Ｆに入力され、デジタルアナログ変換器１８Ｆは、２つのバイアス電圧ＢＩＡＳＦＥ／ＢＩＡＳＦＯを生成する。
【００３８】
次に、デューティ判定回路２３について詳しく説明する。ラッチ回路１００、１０１は、リセット信号ＲＳＴによってリセットされ、それぞれタイミング生成回路２４から出力されるタイミング信号Ｓ１、Ｓ２によってデューティ変更信号ＤＣＣをラッチする。排他的論理和回路１０２は、ラッチ回路１００、１０１のそれぞれの出力信号Ｌ１、Ｌ２の排他的論理和を求めてＤＣＣイネーブル信号ＤＣＣＥＮを生成し、選択回路２２の選択情報およびデューティ変更検出回路２１の活性化情報として出力する。
【００３９】
ここで、デューティ判定回路２３およびタイミング生成回路２４は、ＤＬＬ回路がスタートする前に起動するものとする。ＤＬＬ回路がスタートするとは、位相検出器１４Ｒと、位相検出器１４Ｆ、もしくはデューティ変更検出回路２１とを使用して、外部クロック信号ＣＫに合成回路１３から出力される遅延クロック信号の位相を合わせ込みにいくことを意味する。
【００４０】
続いて、デューティ判定回路２３の動作を表すタイミングチャートを図２を用いて説明する。
【００４１】
まず、リセット直後において、デューティ判定回路２３は、ラッチ回路１００及び１０１がリセット信号ＲＳＴによってリセットされ、その出力を受ける排他的論理和回路１０２の出力がハイレベルとなるため、ＤＣＣイネーブル信号ＤＣＣＥＮがオン（Ｈレベル）となっている。ＤＣＣイネーブル信号ＤＣＣＥＮがハイレベルとなっているため、選択回路２２は、デューティ変更検出回路２１の出力結果であるデューティ変更信号ＤＣＣを選択して立ち下がり制御回路１５Ｆに供給する。ラッチ回路１００は、デューティを５０％にするためにデューティ変更検出回路２１から出力されたデューティ変更信号ＤＣＣを、タイミング信号Ｓ１（１ｓｔＬａｔｃｈ信号）に応答して格納する。この結果、デューティ変更信号ＤＣＣは、デューティ変更検出回路２１が付加されている側、すなわち立ち下がり制御回路１５Ｆにより、立ち下がりカウンタ１６Ｆに反映され、プリデコーダ１７Ｆ、デジタルアナログ変換器１８Ｆを使用して、可変遅延回路１２、１０Ｆの遅延を変更する。これによって、外部クロック信号ＣＫのデューティに対して、立ち下がりカウンタ１６Ｆを１回分更新した結果を反映させた遅延後のクロック信号が、デューティ変更検出回路２１に入力されることになる。
【００４２】
次に、ラッチ回路１０１は、デューティ変更検出回路２１が立ち下がりカウンタ１６Ｆを１回分更新した後の上記遅延後の遅延クロック信号のデューティと目標のデューティ５０％を比較した結果に基づいて新たに生成したデューティ変更ＤＣＣ信号を、タイミング信号Ｓ２（２ｎｄＬａｔｃｈ信号）に応答して格納する。この格納された信号Ｌ２と、先ほどのラッチ回路１００に格納された信号Ｌ１とを入力とする排他的論理和回路１０２は、これら入力の値に基づいてデューティ変更検出回路２１および選択回路２２を制御するＤＣＣイネーブル信号ＤＣＣＥＮを出力する。
【００４３】
排他的論理和回路１０２は、一方の入力が１回目の判定結果であるラッチ回路１００に格納された値がカウンタＵＰ（たとえば、Ｈレベル）であり、他方の入力が２回目の判定結果であるラッチ回路１０１に格納された値がカウンタＤＯＷＮ（例えばＬレベル）のとき、これらの入力の排他的論理和を採ってＤＣＣイネーブル信号ＤＣＣＥＮとしてＬレベルを出力する。
【００４４】
具体的に例を挙げると、カウンタ１回でデューティを３％動かせるＤＬＬ回路である場合、遅延後の遅延クロック信号のデューティが４９％であれば、５０％の方向に３％移動するため、５２％となる。よって２回目の判定では、逆にデューティを減少するよう判定されるため、目標値である５０％を跨ぐ位置に遅延後の遅延クロック信号のデューティがあることが分かり、遅延後の遅延クロック信号の元となっている外部クロック信号ＣＫのデューティがほぼ５０％であると判定される。したがって、デューティ変更検出回路２１を非活性化しても問題なく、デューティ判定回路２３は、排他的論理和回路１０２の出力に基づいてＤＣＣイネーブル信号ＤＣＣＥＮをＬレベルとする（図３参照）。
【００４５】
一方、排他的論理和回路１０２は、両方の入力、すなわち、ラッチ回路１００からの出力及びラッチ回路１０１からの出力が共に、Ｌレベル又はＨレベルの場合、これらの入力の排他的論理和を採ってＤＣＣイネーブル信号ＤＣＣＥＮとしてＨレベルを出力する。
【００４６】
具体的に例を挙げると、遅延後の遅延クロック信号のデューティが４５％であれば、１回目の判定結果に基づいて３％動かしても、４８％であって、５０％を超えない。この場合、２つの判定が同じとなるため、ＣＫのデューティが５０％から大きく外れていると判定することになる。したがって、デューティ変更検出回路２１を活性化する必要があり、デューティ判定回路２３は、排他的論理和回路１０２の出力に基づいてＤＣＣイネーブル信号ＤＣＣＥＮをＨレベルとする（図４参照）。
【００４７】
また、同様に、遅延後の遅延クロック信号ＣＫのデューティが５５％であれば、３％動いても、５２％であって、５０％を超えている。この場合も、２つの判定が同じ値となるため、ＣＫのデューティが５０％から大きく外れていると判定する。したがって、デューティ変更検出回路２１を活性化する必要があり、デューティ判定回路２３は、排他的論理和回路１０２の出力に基づいてＤＣＣイネーブル信号ＤＣＣＥＮをＨレベルとする（図５参照）。
【００４８】
なお、以上の説明では、判定タイミングを「１回目のＤＣＣ動作の反映後」の１回としているが、１回に限定されるものではなく、目的とする遅延後の遅延クロック信号のデューティが５０％に近いかを判定するため、少数の判定タイミングであることが望ましい。例えば、１回のＤＣＣ動作でデューティが１％しか動かないような場合には、複数にすることも可能である。一方、より高精度を狙うために、１回であっても良い。例えば１％しか動かない場合は、デューティの範囲が４９〜５１％のときのみＤＣＣ＝ＯＦＦとなり、ＤＣＣ＝ＯＦＦによる電流削減効果は、対応可能なクロック信号のデューティの範囲が狭くなるものの、波形の品質（デューティの精度）は向上する。逆に、電流削減を優先したい場合には、敢えて±５％ぐらいにデューティの範囲を広げることも可能である。
【００４９】
以上のように、本実施例のＤＬＬ回路において、デューティ変更検出回路２１は、２つのタイミングでＤＣＣイネーブル信号号ＤＣＣＥＮが同一でないことを示す場合にＬレベルのＤＣＣイネーブル信号ＤＣＣＥＮが供給されることによって非活性化される。詳細には、デューティ判定回路２３は、時間経過において、遅延クロック信号のデューティ比と目標となるデューティ比との大小関係が反転する場合に、遅延クロック信号のデューティ比と目標となるデューティ比とがほぼ一致していると判断して、ＬレベルのＤＣＣイネーブル信号を出力することによりデューティ変更検出回路２１を非活性化させる。デューティ変更検出回路２１は、非活性化されることで消費電力が最小となる。
【００５０】
また、位相検出器１４Ｆを使用するか、デューティ変更検出回路２１を使用するかを自動判定する機能を実現するためデューティ判定回路２３を新たに設けているが、当該デューティ判定回路２３はラッチ回路１００、１０１と排他的論理和回路１０２という、簡単な回路によって構成される。したがって、この機能の搭載に係る回路規模および消費電力の増大は、デューティ変更検出回路２１を非活性化した結果減少する消費電力に比べ、無視することができる程度となる。
【００５１】
なお、実施例中では、２つのラッチ回路及び排他的論理和によってデューティ判定回路を実現するものについて説明したが、異なるタイミングのデューティ変更検出回路２１の出力を比較し、デューティが目標値近傍にあるか否かを判定することが出来る回路であれば、適宜変更可能であることはもちろんである。
【００５２】
なお、本実施例では、目標となるデューティを５０％として説明したが、当該デューティは、必要に応じて任意に設定可能であるものとする。
【００５３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５４】
１０Ｆ、１０Ｒ 可変遅延回路
１１ 入力回路
１２ 可変遅延回路
１３ 合成回路
１４Ｆ、１４Ｒ 位相検出器
１５Ｆ 立ち下がり遅延制御回路
１５Ｒ 立ち上がり遅延制御回路
１６Ｆ 立ち下がりカウンタ
１６Ｒ 立ち上がりカウンタ
１７Ｆ、１７Ｒ プリデコーダ
１８Ｆ、１８Ｒ デジタルアナログ変換器
１９ 出力回路
２０ レプリカ回路
２１ デューティ変更検出回路
２２ 選択回路
２３ デューティ判定回路
２４ タイミング生成回路
１００、１０１ ラッチ回路
１０２ 排他的論理和回路
【技術分野】
【０００１】
本発明は、半導体回路に関し、特に、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を備えた半導体回路に関する。
【背景技術】
【０００２】
ＤＬＬ回路は、遅延時間が可変に制御される遅延回路と、遅延回路の出力と遅延回路への入力信号とを比較する位相検出器と、位相検出器での位相比較結果出力に基づきカウントアップ又はカウントダウンするカウンタを備え、該カウンタのカウント値（又はそのデコード結果）に基づき、遅延回路の遅延時間を調整することで、遅延回路からの出力を入力信号に同期させるものである。このＤＬＬ回路として、遅延時間を相対的に粗い遅延分解能（遅延単位）で設定する可変遅延回路と、該可変遅延回路で生成された遅延時間の異なる二つの信号の位相差（遅延）を、設定された比率で合成することで可変遅延回路の遅延単位よりも分解能を上げた遅延信号を生成する合成回路（「補間回路（インターポレータ）」ともいう）を備え、可変遅延回路で遅延の粗調整、合成回路で遅延の微調整を行う構成が知られている。二つの信号の遅延を内分し中間の遅延の信号を出力する合成回路（インターポレータ）は、例えば所定ノードを予め所定電圧にプリチャージするプリチャージ回路と、第１、第２の入力信号のハイレベル期間にそれぞれオンし、設定された内分比ｘ：（１−ｘ）（但し、０≦ｘ≦１）に応じた電流値ｘＩ、（１−ｘ）Ｉで該プリチャージされたノードを放電する第１、第２の放電素子を備えて構成される。
【０００３】
近時、半導体回路の動作周波数の向上は著しく、高速クロックの遅延を制御するＤＬＬ回路ではクロックのデューティずれ等が問題となる。そこでクロックのパルス幅が狭い場合、及び広い場合のいずれの場合においても、合成回路の誤動作を回避することを可能とし、動作周波数の高速化に対応可能とするＤＬＬ回路が本願発明者によって創案されている（特許文献２参照）。このＤＬＬ回路は、可変遅延回路から出力される遅延時間の異なる二つの遅延信号を、設定された比率で合成する合成回路（インターポレータ）の入力段に、遅延信号の所定の遷移に応答してワンショットパルスを生成する回路と、ワンショットパルスを受けてセットされ、合成回路（インターポレータ）の出力に基づきリセットされるラッチ回路を備え、ラッチ回路のセット時の出力信号を合成回路（インターポレータ）に入力するようにしている。
【０００４】
また、デューティサイクル修正動作を行うことができ、かつ高周波動作で問題となる消費電力を低減させるＤＬＬ回路が特許文献２に開示されている。このＤＬＬ回路は、外部クロック信号を受け、クロック入力信号を出力するバッファと、前記クロック入力信号を受けると共に、第１比較信号及び第２比較信号を受けて、前記クロック入力信号を所定時間だけ遅延させた第１クロック信号及び第２クロック信号を生成する遅延ライン部と、前記第１クロック信号及び前記第２クロック信号の反転信号を受けて、前記第１クロック信号及び前記第２クロック信号の立下りエッジのうち、いずれが先行するかを示す位相感知信号を生成する位相感知部と、前記第１比較信号及び前記第２比較信号によってＤＬＬ固定されたか否かを決定し、ＤＬＬ固定されたか否かによってオン／オフ信号を出力する混合制御部と、前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第１補償クロック信号を生成し、前記外部クロック信号を受けて前記第１補償クロック信号と比較して前記第１比較信号を生成する第１信号処理部と、前記第１クロック信号及び前記第２クロック信号を受けて、これらを基に第２補償クロック信号を生成し、前記外部クロック信号を受けて前記第２補償クロック信号と比較して前記第２比較信号を生成すると共に、前記オン／オフ信号によって活性化又は非活性化される第２信号処理部とを備えている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−６２９３７号公報
【特許文献２】特開２００４−３２８７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
ＤＲＡＭ等において、クロック生成回路として用いられるＤＬＬ回路は、入力される外部クロック信号（以下ＣＫ）の遅延量を可変制御することで所望の位相を持つクロック信号を発生する。このようなＤＬＬ回路は、ＤＣＣ（Ｄｕｔｙ Ｃｙｃｌｅ Ｃｏｒｒｅｃｔｏｒ）機能を搭載している場合がある。ＤＣＣ機能は、入力された外部クロック信号ＣＫのデューティ（１周期に対するハイレベル期間の割合をいい、デューティ比ともいう）に関係なく、設定されたデューティ例えば５０％のデューティの波形を作り、出力する機能である。
【０００８】
このＤＣＣ機能は、入力された外部クロック信号ＣＫのデューティが所望のデューティからずれている場合、すなわち外部クロック信号ＣＫのデューティが崩れた場合には効果を発揮する。しかし、外部クロック信号ＣＫのデューティが崩れていない場合、すなわちＣＫのデューティが所望のデューティ、例えばほぼ５０％である場合には、ＤＣＣ機能を用いなくても、ＤＬＬ回路は、デューティ５０％の波形を作り出すことが可能である。
【０００９】
上述のＤＣＣ機能を使用している場合、当該機能を実現するための回路ブロックが動作するため、それに応じ、数ｍＡの消費電流が発生する。このような数ｍＡの消費電流は、消費電流をセーブする条件、例えばパワーダウンなどの条件においては、その影響・全体に占める割合は大きなものとなっている。
【００１０】
しかしながら、このようなＤＣＣ機能を使用するか、使用しないかについては、従来、メタルヒューズなどで固定して設定しているため、外部クロック信号ＣＫの実際のデューティに関係なく、使用可否が決定されている。したがって、外部クロック信号ＣＫの実際のデューティが所望のデューティであったとしても、ＤＣＣ機能の使用が設定されていると、無駄にＤＣＣ機能を用いることとなり、無駄に消費電力を増加させることになってしまうという問題が発生する。これとは逆に、ＤＣＣ機能の使用が設定されていない場合に、デューティが崩れている外部クロック信号ＣＫが入力されたとき、当然ながらＤＣＣ機能を働かせることが出来ないため、ＤＬＬ回路からの出力クロック信号を受ける回路が正常に動作しないという問題が発生する。
【課題を解決するための手段】
【００１１】
本発明の１つのアスペクト（側面）に係る半導体回路は、入力された外部クロック信号を遅延させた出力クロック信号を生成し出力するＤＬＬ回路と、制御信号に基づいて活性化・非活性化が制御されるデューティ変更検出回路であって、出力クロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果をデューティ変更信号として出力するデューティ変更検出回路と、出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることをデューティ変更信号が示すときにはデューティ変更検出回路を非活性化する制御信号を出力すると共に出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍に無いことをデューティ変更信号が示すときにはデューティ変更検出回路を活性化する制御信号を出力するデューティ判定回路と、を備える。
【発明の効果】
【００１２】
本発明によれば、出力クロック信号のデューティと目標のデューティとを比較しその結果を出力するデューティ変更検出回路を、出力クロック信号のデューティが目標のデューティと同じか近い場合には非活性化し、出力クロック信号のデューティが目標値からずれている場合には活性化する。これによって、デューティが目標値に近い場合には消費電力を低減させることができると共に、デューティが目標値からずれている場合にはデューティの補正を行うことができるというように、外部クロック信号のデューティに併せて動的にデューティ変更回路の活性化・非活性化を行なうことが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例に係るＤＬＬ回路の構成を示すブロック図。
【図２】デューティ判定回路の動作を表すタイミングチャート。
【図３】デューティがほぼ５０％にある場合のデューティ判定回路の動作を表すタイミングチャート。
【図４】デューティが５０％を下回る場合のデューティ判定回路の動作を表すタイミングチャート。
【図５】デューティが５０％を上回る場合のデューティ判定回路の動作を表すタイミングチャート。
【発明を実施するための形態】
【００１４】
本発明の実施形態に係る半導体回路は、入力された外部クロック信号を遅延させた出力クロック信号を生成し出力するＤＬＬ回路と、制御信号に基づいて活性化・非活性化が制御されるデューティ変更検出回路であって、出力クロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果をデューティ変更信号として出力するデューティ変更検出回路（図１の２１）と、出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることをデューティ変更信号が示すときにはデューティ変更検出回路を非活性化する制御信号を出力すると共に出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍に無いことをデューティ変更信号が示すときにはデューティ変更検出回路を活性化する制御信号を出力するデューティ判定回路（図１の２３）と、を備える。
【００１５】
より具体的には、デューティ判定回路は、デューティ変更検出回路の現在の出力とひとつ前のタイミングの出力とを比較し、目標値をまたいだとき、すなわち、いずれか一方が目標値より小さく、他方が目標値よりも大きい場合に目標値近傍にあると判定する。
【００１６】
さらに具体的には、入力した外部クロック信号の一方のエッジに対し、生成した出力クロック信号の一方のエッジが時間的に進んでいるか遅れているかに応じて出力クロック信号の一方のエッジの時間的位置を調整し、外部クロック信号の他方のエッジに対し、出力クロック信号の他方のエッジが時間的に進んでいるか遅れているかに応じて出力クロック信号の他方のエッジの時間的位置を調整して、目標となるデューティ比を有する出力クロック信号を出力するＤＬＬ回路であって、出力クロック信号のデューティ比と目標となるデューティ比とを比較していずれが大きいかを示すデューティ変更信号を出力するデューティ変更検出回路（図１の２１）と、複数の異なるタイミングにおけるデューティ変更信号が同一か否かを表す比較結果信号を出力するデューティ判定回路（図１の２３）と、出力クロック信号の一方のエッジの時間的位置を調整するために、比較結果信号が同一でないことを示す場合には外部クロック信号と出力クロック信号との位相比較結果を選択し、比較結果信号が同一であることを示す場合にはデューティ変更信号を選択する選択回路（図１の２２）と、を備え、デューティ変更検出回路は、比較結果信号が同一でないことを示す場合に非活性化され、比較結果信号が同一であることを示す場合に活性化される。
【００１７】
以上の通り、入力された外部クロック信号に基づいて生成された出力クロック信号のデューティと目標のデューティとを比較しその結果を出力するデューティ変更回路を、生成されたクロック信号のデューティが目標のデューティと同じか近い場合には非活性化し、生成されたクロック信号のデューティが目標値からずれている場合には活性化する。これによって、デューティが目標値に近い場合には消費電力を低減させることができると共に、デューティが目標値からずれている場合にはデューティの補正を行うことができるというように、生成された出力クロック信号のデューティに併せてデューティ変更回路の活性化・非活性化を行なうことが可能となる。
【００１８】
より詳細には、デューティ変更検出回路は、比較結果信号が同一でないことを示す場合に非活性化される。すなわち、時間経過において、出力クロック信号のデューティ比と目標となるデューティ比との大小が反転する場合に、出力クロック信号のデューティ比と目標となるデューティ比とがほぼ一致していると判断して、デューティ変更検出回路を非活性化させる。デューティ変更検出回路が非活性化されることで消費電力をより低減させることができる。
【００１９】
以下、図面を参照しながら、実施例についてさらに詳しく説明する。
【実施例１】
【００２０】
図１は、本発明の一実施例に係るＤＬＬ回路の構成を示すブロック図である。図１において、ＤＬＬ回路は、入力回路（ＩＮ）１１、可変遅延回路（Ｄｅｌａｙ Ｌｉｎｅ）１２、可変遅延回路（Ｉｎｔｅｒｐｏｌａｔｏｒ）１０Ｒ、１０Ｆ、合成回路１３、位相検出器（Ｐ／Ｄ）１４Ｒ、１４Ｆ、立ち上がり遅延制御回路（Ｒｉｓｅ Ｃｏｎｔｒｏｌ）１５Ｒ、立ち下がり遅延制御回路（Ｆａｌｌ Ｃｏｎｔｒｏｌ）１５Ｆ、立ち上がりカウンタ（Ｒｉｓｅ Ｃｏｕｎｔｅｒ）１６Ｒ、立ち下がりカウンタ（Ｆａｌｌ Ｃｏｕｎｔｅｒ）１６Ｆ、プリデコーダ（Ｐｒｅ Ｄｅｃ）１７Ｒ、１７Ｆ、デジタルアナログ変換器（ＤＡＣ）１８Ｒ、１８Ｆ、出力回路（ＯＥ）１９、レプリカ回路（Ｒｅｐｌｉｃａ）２０、デューティ変更検出回路２１、選択回路（Ｓｅｌｅｃｔｏｒ）２２、デューティ判定回路２３、タイミング生成回路２４を備える。デューティ判定回路２３は、ラッチ回路１００、１０１、排他的論理和回路１０２を備える。
【００２１】
入力回路（ＩＮ）１１は、互いに相補となる外部クロック信号ＣＫ、ＣＫＢを入力し、ＣＫと同相のクロック信号ＤＬＣＬＫＡを可変遅延回路１２にシングルエンド出力する。
【００２２】
可変遅延回路１２は、プリデコーダ１７Ｒ、１７Ｆのそれぞれのデコード結果を受け、連続して連なる遅延素子（Ｄｅｌａｙ Ｌｉｎｅ）の遅延量を決定する。クロック信号ＤＬＣＫＡの立ち上がり（Ｒｉｓｅ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）信号ＯＵＴＲＥ、ＯＵＴＲＯを生成し、クロック信号ＤＬＣＫＡの立ち下がり（Ｆａｌｌ）に対応して、偶数番目（Ｅｖｅｎ）と奇数番目（Ｏｄｄ）の信号ＯＵＴＦＥ、ＯＵＴＦＯを出力する。可変遅延回路１２は、Ｅｖｅｎ／Ｏｄｄの時間差を最小遅延単位として遅延調節を行う。Ｅｖｅｎ／Ｏｄｄの時間差は、例えばＮＡＮＤ回路２段分（単位遅延）に対応する。
【００２３】
可変遅延回路１０Ｒは、外部クロック信号ＣＫの立ち上がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯを入力し、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯにしたがってＯＵＴＲＥ、ＯＵＴＲＯを合成して出力する。すなわち、可変遅延回路１０Ｒは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＲＥ、ＯＵＴＲＯの立ち上がりエッジの遅延（位相差）を、バイアス電圧ＢＩＡＳＲＥ、ＢＩＡＳＲＯで規定される比率で内挿（インターポレート）した遅延で立ち上がる信号を出力する。例えば、Ｅｖｅｎ側が１００％、Ｏｄｄ側が０％の場合、ＯＵＴＲＥ＝１００％、ＯＵＴＲＯ＝０％として波形を合成し、出力信号ＮＲを生成する。すなわち、ＯＵＴＲＥの遷移タイミング＝ＮＲの遷移タイミングとして出力される（回路内を通過する際の固有の遅延は除く）。Ｅｖｅｎ側が５０％、Ｏｄｄ側が５０％の場合、入力信号のＯＵＴＲＥ＝５０％、ＯＵＴＲＯ＝５０％として波形を合成するため、ＯＵＴＲＥの遷移とＯＵＴＲＯの遷移の中間のタイミング（ＯＵＴＲＥとＯＵＴＲＯの遷移タイミングの中間値＋回路内通過時の固有の遅延）で出力される。
【００２４】
可変遅延回路１０Ｆは、外部クロック信号ＣＫの立ち下がり遷移から生成された、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯを入力し、バイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯにしたがってＯＵＴＦＥ、ＯＵＴＦＯを合成して出力する。すなわち、可変遅延回路１０Ｆは、ＥｖｅｎとＯｄｄの遅延信号ＯＵＴＦＥ、ＯＵＴＦＯの立ち下がりエッジの遅延（位相差）をバイアス電圧ＢＩＡＳＦＥ、ＢＩＡＳＦＯで規定される比率で内挿（インターポレート）した遅延で立ち下がる信号を出力する。可変遅延回路１０Ｆからの出力信号ＮＦは、ＯＵＴＦＥ、ＯＵＴＦＯのＬｏｗへの立ち下がりに応答して出力信号ＮＦがＨｉｇｈに立ち上がる構成としてもよい。この場合、可変遅延回路１０ＦにＯＵＴＦＥ、ＯＵＴＦＯの反転信号を入力する構成とすることで、可変遅延回路１０Ｆは可変遅延回路１０Ｒと同一の構成となる。
【００２５】
可変遅延回路１０Ｒ、１０Ｆによって、可変遅延回路１２の持つ最小遅延単位（例えばＮＡＮＤ２段分の絶対遅延時間値）よりも細かい時間分解能で遅延を調整することを可能としており、必要な時間分解能・精度を確保しつつ、高速動作周波数に対応可能としている。
【００２６】
合成回路（シンセサイザ）１３は、外部クロック信号ＣＫの立ち上がり遷移に対応した可変遅延回路１０Ｒからの出力信号ＮＲと、外部クロック信号ＣＫの立ち下がり遷移に対応した可変遅延回路１０Ｆからの出力信号ＮＦを受け、出力信号ＮＲの立ち上がり遷移に対応して立ち上がり、出力信号ＮＦの立ち下がり遷移に対応して立ち下がる出力信号である遅延された遅延クロック信号を生成する。なお、合成回路１３は、入力と出力を相互に接続したインバータ２段の一般的なフリップフロップと等価な回路により構成される。
【００２７】
遅延クロック信号を受けるレプリカ回路２０は、合成回路１３の出力から出力端子までの実際の信号ルートの遅延と等価の回路によって構成される。レプリカ回路２０は、外部クロック信号ＣＫに同相のＲｉｓｅ側のクロック信号ＲＣＬＫと、ＣＫＢに同相（ＲＣＬＫと逆相）のＦａｌｌ側のクロック信号ＦＣＬＫを出力する。
【００２８】
出力回路１９は、合成回路１３から供給される遅延クロック信号の立ち上がりと立ち下がりに同期して、読み出しデータを出力端子ＤＱからシリアルに出力する。出力回路１９は、例えば二つの読み出しデータがパラレルに入力され、遅延クロック信号に応じて入力を出力端子ＤＱに選択出力するマルチプレクサから構成される。
【００２９】
デューティ変更検出回路２１は、合成回路１３の出力である遅延クロック信号を受け、デューティの変更のための情報であるデューティ変更信号ＤＣＣの生成を行い、選択回路２２およびデューティ判定回路２３に出力する。なお、デューティ変更検出回路２１は、制御信号（以下、ＤＣＣイネーブル信号とも記す）ＤＣＣＥＮによって活性化が制御され、制御信号ＤＣＣＥＮがアクティブである場合、デューティ変更検出回路２１は、動作を停止し、電流を消費しない状態となる。なお、本実施例においては、デューティ変更回路２１は、あらかじめ目標となるデューティとして５０％が設定され、当該５０％の目標デューティと合成回路１３から出力される遅延クロック信号のデューティとの大小関係を比較し、その結果を出力するものとして説明を行なうが、目標デューティは任意に設定可能であるものとする。
【００３０】
デューティ判定回路２３は、２つの異なるタイミングにおけるデューティ変更信号ＤＣＣが目標のデューティに対して同一の大小関係を持っている情報であるか否かを判定し、判定結果であるＤＣＣイネーブル信号ＤＣＣＥＮを選択回路２２およびデューティ変更検出回路２１に出力する。
【００３１】
タイミング生成回路２４は、外部クロック信号ＣＫ、リセット信号ＲＳＴに基づいてタイミング信号Ｓ１、Ｓ２を生成し、リセット後にデューティ判定回路２３に対し供給する。
【００３２】
選択回路２２は、ＤＣＣイネーブル信号ＤＣＣＥＮに基づき、位相検出器１４Ｆの出力ＤＬＵＰ１Ｆ、又はデューティ変更検出回路２１の出力であるデューティ変更信号ＤＣＣをいずれかを選択し、立ち下がり遅延制御回路１５Ｆに供給する。
【００３３】
位相検出器（ＰＤ）１４Ｒは、外部クロック信号（ＣＫ）とレプリカ回路２０のクロック信号ＲＣＬＫとの立ち上がりエッジの位相を比較する。立ち上がり遅延制御回路１５Ｒは、位相検出器１４Ｒの位相比較結果出力ＤＬＵＰ１Ｒを受けて、立ち上がりカウンタ１６Ｒにアップ又はダウン信号（ＣＮＴＤＩＲＲ）を出力する。すなわち、立ち上がり遅延制御回路１５Ｒは、位相検出器１４Ｒでの位相比較結果を受け、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも遅れている場合、ＲＣＬＫの立ち上がりエッジの位相を進めるように制御し、ＲＣＬＫの立ち上がりエッジの位相がＣＫよりも進んでいる場合、ＲＣＬＫの立ち上がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＲを生成し、立ち上がりカウンタ１６Ｒに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｒは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３４】
立ち上がりカウンタ１６Ｒの上位ビットは、プリデコーダ１７Ｒでプリデコードされ、プリデコーダ１７Ｒでのデコード結果は、可変遅延回路１２に入力される。立ち上がりカウンタ１６Ｒの下位ビットは、デジタルアナログ変換器１８Ｒに入力され、Ｅｖｅｎ（偶数番目）、Ｏｄｄ（奇数番目）用のバイアス電圧ＢＩＡＳＲＥ／ＢＩＡＳＲＯを生成する。
【００３５】
位相検出器（ＰＤ）１４Ｆは、外部クロック（ＣＫ）とレプリカ回路２０の出力ＦＣＬＫの立ち下がりエッジの位相を比較し、位相比較結果ＤＬＵＰ１Ｆを選択回路２２に出力する。
【００３６】
立ち下がり遅延制御回路１５Ｆは、選択回路２２の出力ＤＬＵＰ１ＤＦを受けて、立ち下がりカウンタ１６Ｆにアップ又はダウン信号（ＣＮＴＤＩＲＲ）を出力する。例えば選択回路２２で位相比較結果ＤＬＵＰ１Ｆが選択される場合、立ち下がり遅延制御回路１５Ｆは、位相検出器１４Ｆでの位相比較結果を受け、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも遅れている場合、位相を進めるように制御し、ＦＣＬＫの立ち下がりエッジの位相がＣＫよりも進んでいる場合、ＦＣＬＫの立ち下がりエッジの位相を遅らせるように制御する信号ＣＮＴＤＩＲＦを生成し、立ち下がりカウンタ１６Ｆに供給し、カウント動作を制御する。特に制限されないが遅延制御回路１５Ｒは、バッファ回路（正転又は反転型バッファ）から構成される。
【００３７】
立ち下がりカウンタ１６Ｆの上位ビットは、プリデコーダ１７Ｆでプリデコードされ、プリデコーダ１７Ｆでのデコード結果は、可変遅延回路１２に入力される。立ち下がりカウンタ１６Ｆの下位ビットは、デジタルアナログ変換器１８Ｆに入力され、デジタルアナログ変換器１８Ｆは、２つのバイアス電圧ＢＩＡＳＦＥ／ＢＩＡＳＦＯを生成する。
【００３８】
次に、デューティ判定回路２３について詳しく説明する。ラッチ回路１００、１０１は、リセット信号ＲＳＴによってリセットされ、それぞれタイミング生成回路２４から出力されるタイミング信号Ｓ１、Ｓ２によってデューティ変更信号ＤＣＣをラッチする。排他的論理和回路１０２は、ラッチ回路１００、１０１のそれぞれの出力信号Ｌ１、Ｌ２の排他的論理和を求めてＤＣＣイネーブル信号ＤＣＣＥＮを生成し、選択回路２２の選択情報およびデューティ変更検出回路２１の活性化情報として出力する。
【００３９】
ここで、デューティ判定回路２３およびタイミング生成回路２４は、ＤＬＬ回路がスタートする前に起動するものとする。ＤＬＬ回路がスタートするとは、位相検出器１４Ｒと、位相検出器１４Ｆ、もしくはデューティ変更検出回路２１とを使用して、外部クロック信号ＣＫに合成回路１３から出力される遅延クロック信号の位相を合わせ込みにいくことを意味する。
【００４０】
続いて、デューティ判定回路２３の動作を表すタイミングチャートを図２を用いて説明する。
【００４１】
まず、リセット直後において、デューティ判定回路２３は、ラッチ回路１００及び１０１がリセット信号ＲＳＴによってリセットされ、その出力を受ける排他的論理和回路１０２の出力がハイレベルとなるため、ＤＣＣイネーブル信号ＤＣＣＥＮがオン（Ｈレベル）となっている。ＤＣＣイネーブル信号ＤＣＣＥＮがハイレベルとなっているため、選択回路２２は、デューティ変更検出回路２１の出力結果であるデューティ変更信号ＤＣＣを選択して立ち下がり制御回路１５Ｆに供給する。ラッチ回路１００は、デューティを５０％にするためにデューティ変更検出回路２１から出力されたデューティ変更信号ＤＣＣを、タイミング信号Ｓ１（１ｓｔＬａｔｃｈ信号）に応答して格納する。この結果、デューティ変更信号ＤＣＣは、デューティ変更検出回路２１が付加されている側、すなわち立ち下がり制御回路１５Ｆにより、立ち下がりカウンタ１６Ｆに反映され、プリデコーダ１７Ｆ、デジタルアナログ変換器１８Ｆを使用して、可変遅延回路１２、１０Ｆの遅延を変更する。これによって、外部クロック信号ＣＫのデューティに対して、立ち下がりカウンタ１６Ｆを１回分更新した結果を反映させた遅延後のクロック信号が、デューティ変更検出回路２１に入力されることになる。
【００４２】
次に、ラッチ回路１０１は、デューティ変更検出回路２１が立ち下がりカウンタ１６Ｆを１回分更新した後の上記遅延後の遅延クロック信号のデューティと目標のデューティ５０％を比較した結果に基づいて新たに生成したデューティ変更ＤＣＣ信号を、タイミング信号Ｓ２（２ｎｄＬａｔｃｈ信号）に応答して格納する。この格納された信号Ｌ２と、先ほどのラッチ回路１００に格納された信号Ｌ１とを入力とする排他的論理和回路１０２は、これら入力の値に基づいてデューティ変更検出回路２１および選択回路２２を制御するＤＣＣイネーブル信号ＤＣＣＥＮを出力する。
【００４３】
排他的論理和回路１０２は、一方の入力が１回目の判定結果であるラッチ回路１００に格納された値がカウンタＵＰ（たとえば、Ｈレベル）であり、他方の入力が２回目の判定結果であるラッチ回路１０１に格納された値がカウンタＤＯＷＮ（例えばＬレベル）のとき、これらの入力の排他的論理和を採ってＤＣＣイネーブル信号ＤＣＣＥＮとしてＬレベルを出力する。
【００４４】
具体的に例を挙げると、カウンタ１回でデューティを３％動かせるＤＬＬ回路である場合、遅延後の遅延クロック信号のデューティが４９％であれば、５０％の方向に３％移動するため、５２％となる。よって２回目の判定では、逆にデューティを減少するよう判定されるため、目標値である５０％を跨ぐ位置に遅延後の遅延クロック信号のデューティがあることが分かり、遅延後の遅延クロック信号の元となっている外部クロック信号ＣＫのデューティがほぼ５０％であると判定される。したがって、デューティ変更検出回路２１を非活性化しても問題なく、デューティ判定回路２３は、排他的論理和回路１０２の出力に基づいてＤＣＣイネーブル信号ＤＣＣＥＮをＬレベルとする（図３参照）。
【００４５】
一方、排他的論理和回路１０２は、両方の入力、すなわち、ラッチ回路１００からの出力及びラッチ回路１０１からの出力が共に、Ｌレベル又はＨレベルの場合、これらの入力の排他的論理和を採ってＤＣＣイネーブル信号ＤＣＣＥＮとしてＨレベルを出力する。
【００４６】
具体的に例を挙げると、遅延後の遅延クロック信号のデューティが４５％であれば、１回目の判定結果に基づいて３％動かしても、４８％であって、５０％を超えない。この場合、２つの判定が同じとなるため、ＣＫのデューティが５０％から大きく外れていると判定することになる。したがって、デューティ変更検出回路２１を活性化する必要があり、デューティ判定回路２３は、排他的論理和回路１０２の出力に基づいてＤＣＣイネーブル信号ＤＣＣＥＮをＨレベルとする（図４参照）。
【００４７】
また、同様に、遅延後の遅延クロック信号ＣＫのデューティが５５％であれば、３％動いても、５２％であって、５０％を超えている。この場合も、２つの判定が同じ値となるため、ＣＫのデューティが５０％から大きく外れていると判定する。したがって、デューティ変更検出回路２１を活性化する必要があり、デューティ判定回路２３は、排他的論理和回路１０２の出力に基づいてＤＣＣイネーブル信号ＤＣＣＥＮをＨレベルとする（図５参照）。
【００４８】
なお、以上の説明では、判定タイミングを「１回目のＤＣＣ動作の反映後」の１回としているが、１回に限定されるものではなく、目的とする遅延後の遅延クロック信号のデューティが５０％に近いかを判定するため、少数の判定タイミングであることが望ましい。例えば、１回のＤＣＣ動作でデューティが１％しか動かないような場合には、複数にすることも可能である。一方、より高精度を狙うために、１回であっても良い。例えば１％しか動かない場合は、デューティの範囲が４９〜５１％のときのみＤＣＣ＝ＯＦＦとなり、ＤＣＣ＝ＯＦＦによる電流削減効果は、対応可能なクロック信号のデューティの範囲が狭くなるものの、波形の品質（デューティの精度）は向上する。逆に、電流削減を優先したい場合には、敢えて±５％ぐらいにデューティの範囲を広げることも可能である。
【００４９】
以上のように、本実施例のＤＬＬ回路において、デューティ変更検出回路２１は、２つのタイミングでＤＣＣイネーブル信号号ＤＣＣＥＮが同一でないことを示す場合にＬレベルのＤＣＣイネーブル信号ＤＣＣＥＮが供給されることによって非活性化される。詳細には、デューティ判定回路２３は、時間経過において、遅延クロック信号のデューティ比と目標となるデューティ比との大小関係が反転する場合に、遅延クロック信号のデューティ比と目標となるデューティ比とがほぼ一致していると判断して、ＬレベルのＤＣＣイネーブル信号を出力することによりデューティ変更検出回路２１を非活性化させる。デューティ変更検出回路２１は、非活性化されることで消費電力が最小となる。
【００５０】
また、位相検出器１４Ｆを使用するか、デューティ変更検出回路２１を使用するかを自動判定する機能を実現するためデューティ判定回路２３を新たに設けているが、当該デューティ判定回路２３はラッチ回路１００、１０１と排他的論理和回路１０２という、簡単な回路によって構成される。したがって、この機能の搭載に係る回路規模および消費電力の増大は、デューティ変更検出回路２１を非活性化した結果減少する消費電力に比べ、無視することができる程度となる。
【００５１】
なお、実施例中では、２つのラッチ回路及び排他的論理和によってデューティ判定回路を実現するものについて説明したが、異なるタイミングのデューティ変更検出回路２１の出力を比較し、デューティが目標値近傍にあるか否かを判定することが出来る回路であれば、適宜変更可能であることはもちろんである。
【００５２】
なお、本実施例では、目標となるデューティを５０％として説明したが、当該デューティは、必要に応じて任意に設定可能であるものとする。
【００５３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５４】
１０Ｆ、１０Ｒ 可変遅延回路
１１ 入力回路
１２ 可変遅延回路
１３ 合成回路
１４Ｆ、１４Ｒ 位相検出器
１５Ｆ 立ち下がり遅延制御回路
１５Ｒ 立ち上がり遅延制御回路
１６Ｆ 立ち下がりカウンタ
１６Ｒ 立ち上がりカウンタ
１７Ｆ、１７Ｒ プリデコーダ
１８Ｆ、１８Ｒ デジタルアナログ変換器
１９ 出力回路
２０ レプリカ回路
２１ デューティ変更検出回路
２２ 選択回路
２３ デューティ判定回路
２４ タイミング生成回路
１００、１０１ ラッチ回路
１０２ 排他的論理和回路
【特許請求の範囲】
【請求項１】
入力された外部クロック信号を遅延させた出力クロック信号を生成し出力するＤＬＬ回路と、
制御信号に基づいて活性化・非活性化が制御されるデューティ変更検出回路であって、前記出力クロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果をデューティ変更信号として出力するデューティ変更検出回路と、
前記出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることを前記デューティ変更信号が示すときには前記デューティ変更検出回路を非活性化する前記制御信号を出力すると共に前記出力クロック信号のデューティが前記あらかじめ設定されたデューティである目標値近傍に無いことを前記デューティ変更信号が示すときには前記デューティ変更検出回路を活性化する前記制御信号を出力するデューティ判定回路と、
を備えることを特徴とする半導体回路。
【請求項２】
前記デューティ判定回路は、複数の異なるタイミングにおける前記デューティ変更信号が共に大きい又は共に小さいことを示すときには前記デューティ変更検出回路を活性化する前記制御信号を出力し、複数の異なるタイミングにおける前記デューティ変更信号が互いに異なるときには前記デューティ変更検出回路を非活性化する前記制御信号を出力することを特徴とする請求項１記載の半導体回路。
【請求項３】
前記ＤＬＬ回路は、前記外部クロック信号の一方のエッジに対し、生成した前記出力クロック信号の一方のエッジが時間的に進んでいるか遅れているかに応じて前記出力クロック信号の一方のエッジの時間的位置を調整し、前記外部クロック信号の他方のエッジに対し、前記出力クロック信号の他方のエッジが時間的に進んでいるか遅れているかに応じて前記出力クロック信号の他方のエッジの時間的位置を調整して、前記出力クロック信号を出力することを特徴とする請求項１又は２に記載の半導体回路。
【請求項４】
前記出力クロック信号の一方のエッジの時間的位置を調整するために、前記制御信号が前記デューティ変更検出回路を非活性化することを示す場合には前記外部クロック信号と前記出力クロック信号との位相比較結果を選択し、前記制御信号が前記デューティ変更検出回路を活性化することを示す場合には前記デューティ変更信号を選択し、前記他方のエッジの時間位置を調整するための情報として前記ＤＬＬ回路に供給する選択回路をさらに備えることを特徴とする請求項３記載の半導体回路。
【請求項５】
前記複数の異なるタイミングは、第１および第２のタイミングであって、前記第１および第２のタイミングに係るタイミング信号を前記外部クロック信号から生成して前記デューティ判定回路に出力するタイミング生成回路をさらに備えることを特徴とする請求項２記載の半導体回路。
【請求項６】
前記デューティ判定回路は、
前記第１のタイミングにおいて前記デューティ変更信号をラッチする第１のラッチ回路と、
前記第２のタイミングにおいて前記デューティ変更信号をラッチする第２のラッチ回路と、
前記第１および第２のラッチ回路のそれぞれの出力を入力とし、前記第１および第２のタイミングによって取り込まれた前記第1及び第２のラッチ回路からの出力の排他的論理和を採り前記制御信号として出力する排他的論理和回路と、
を備えることを特徴とする請求項５記載の半導体回路。
【請求項１】
入力された外部クロック信号を遅延させた出力クロック信号を生成し出力するＤＬＬ回路と、
制御信号に基づいて活性化・非活性化が制御されるデューティ変更検出回路であって、前記出力クロック信号に基づいて生成されたクロック信号のデューティとあらかじめ設定されたデューティとを比較しその結果をデューティ変更信号として出力するデューティ変更検出回路と、
前記出力クロック信号のデューティがあらかじめ設定されたデューティである目標値近傍にあることを前記デューティ変更信号が示すときには前記デューティ変更検出回路を非活性化する前記制御信号を出力すると共に前記出力クロック信号のデューティが前記あらかじめ設定されたデューティである目標値近傍に無いことを前記デューティ変更信号が示すときには前記デューティ変更検出回路を活性化する前記制御信号を出力するデューティ判定回路と、
を備えることを特徴とする半導体回路。
【請求項２】
前記デューティ判定回路は、複数の異なるタイミングにおける前記デューティ変更信号が共に大きい又は共に小さいことを示すときには前記デューティ変更検出回路を活性化する前記制御信号を出力し、複数の異なるタイミングにおける前記デューティ変更信号が互いに異なるときには前記デューティ変更検出回路を非活性化する前記制御信号を出力することを特徴とする請求項１記載の半導体回路。
【請求項３】
前記ＤＬＬ回路は、前記外部クロック信号の一方のエッジに対し、生成した前記出力クロック信号の一方のエッジが時間的に進んでいるか遅れているかに応じて前記出力クロック信号の一方のエッジの時間的位置を調整し、前記外部クロック信号の他方のエッジに対し、前記出力クロック信号の他方のエッジが時間的に進んでいるか遅れているかに応じて前記出力クロック信号の他方のエッジの時間的位置を調整して、前記出力クロック信号を出力することを特徴とする請求項１又は２に記載の半導体回路。
【請求項４】
前記出力クロック信号の一方のエッジの時間的位置を調整するために、前記制御信号が前記デューティ変更検出回路を非活性化することを示す場合には前記外部クロック信号と前記出力クロック信号との位相比較結果を選択し、前記制御信号が前記デューティ変更検出回路を活性化することを示す場合には前記デューティ変更信号を選択し、前記他方のエッジの時間位置を調整するための情報として前記ＤＬＬ回路に供給する選択回路をさらに備えることを特徴とする請求項３記載の半導体回路。
【請求項５】
前記複数の異なるタイミングは、第１および第２のタイミングであって、前記第１および第２のタイミングに係るタイミング信号を前記外部クロック信号から生成して前記デューティ判定回路に出力するタイミング生成回路をさらに備えることを特徴とする請求項２記載の半導体回路。
【請求項６】
前記デューティ判定回路は、
前記第１のタイミングにおいて前記デューティ変更信号をラッチする第１のラッチ回路と、
前記第２のタイミングにおいて前記デューティ変更信号をラッチする第２のラッチ回路と、
前記第１および第２のラッチ回路のそれぞれの出力を入力とし、前記第１および第２のタイミングによって取り込まれた前記第1及び第２のラッチ回路からの出力の排他的論理和を採り前記制御信号として出力する排他的論理和回路と、
を備えることを特徴とする請求項５記載の半導体回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２２３４３６（Ｐ２０１１−２２３４３６Ａ）
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願番号】特願２０１０−９２０８７（Ｐ２０１０−９２０８７）
【出願日】平成２２年４月１３日（２０１０．４．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１１月４日（２０１１．１１．４）
【国際特許分類】
【出願日】平成２２年４月１３日（２０１０．４．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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