周波数シンセサイザ
【課題】 スプリアスを低減すると共にＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力することができる周波数シンセサイザを提供する。
【解決手段】 ＤＤＳ回路２２の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタ２４を備え、制御回路２１が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタ２４に出力して、帯域可変型フィルタ２４をＤＤＳ回路からの出力周波数に応じたフィルタ特性としてスプリアス成分を除去する周波数シンセサイザとしている。
【解決手段】 ＤＤＳ回路２２の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタ２４を備え、制御回路２１が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタ２４に出力して、帯域可変型フィルタ２４をＤＤＳ回路からの出力周波数に応じたフィルタ特性としてスプリアス成分を除去する周波数シンセサイザとしている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＤＳ（Direct Digital Synthesizer）方式の周波数シンセサイザに係り、特に、スプリアスを低減すると共にＤＤＳの出力周波数帯域を有効に利用して所望の基準周波数信号を出力することができる周波数シンセサイザに関する。
【背景技術】
【０００２】
［先行技術の説明：図８］
ＤＤＳ回路とＰＬＬ（Phase Locked Loop）−ＩＣ（Integrated Circuit）とを用いた周波数シンセサイザでは、ＤＤＳ回路から出力される基準信号に含まれるスプリアス成分が、そのまま出力に現れてしまう。
そこで、スプリアスを低減するために、ＤＤＳ回路が出力可能な周波数帯域の範囲よりも狭い帯域を通過させるＢＰＦを備えた周波数シンセサイザがある。
【０００３】
ＤＤＳ回路と、ＰＬＬ−ＩＣとを用いた一般的な周波数シンセサイザについて図８を用いて説明する。図８は、一般的な周波数シンセサイザの構成を示す構成ブロック図である。
図８に示すように、一般的な周波数シンセサイザは、制御回路３１と、ＤＤＳ回路３２と、ＢＰＦ（Band Pass Filter）３３と、ＰＬＬ−ＩＣ３４と、ループフィルタ３５と、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）３６とを備えている。
【０００４】
制御回路３１は、ＤＤＳ回路３２及びＰＬＬ−ＩＣ３４に対して、ＶＣＯ３６からの出力が規定の周波数となるようデータの設定を行う。
ＤＤＳ回路３２は、制御回路３１から設定されたデータに基づいて、基準周波数信号を生成して出力する。
ＢＰＦ３３は、ＤＤＳ回路３２からの基準周波数信号を帯域制限して、スプリアス成分を除去する。
【０００５】
ＰＬＬ−ＩＣ３４は、制御回路３１から設定された分周比でＶＣＯ３６の出力周波数を分周し、ＢＰＦ３３で帯域制限された基準周波数と比較して、ＶＣＯ３６の出力周波数が規定周波数となるよう制御する電圧を出力する。
ループフィルタ３５は、ＰＬＬ−ＩＣ３４からの電圧の直流分を取り出してＶＣＯ３６の発振制御電圧として出力する。
ＶＣＯ３６は、発振制御電圧に応じて周波数を発振する。
【０００６】
そして、上記構成の周波数シンセサイザでは、ＤＤＳ回路３２が、制御部３１からの設定に従って基準周波数信号を出力すると、ＢＰＦ３３で帯域制限されてスプリアスが低減され、ＰＬＬ−ＩＣ３４に入力される。ＰＬＬ−ＩＣ３４は、入力されたＶＣＯ３６の出力信号を制御回路３１から指定された分周比で分周して、基準周波数信号と位相を比較して位相差に基づく電圧を出力し、ループフィルタ３６で直流成分を取り出して発振制御電圧とし、ＶＣＯ３６に印加する。これにより、ＶＣＯ３６の出力を規定の周波数とするものである。
【０００７】
［ＤＤＳ出力の周波数成分：図９］
ここで、ＤＤＳ出力の周波数成分とＢＰＦ通過後の周波数成分について図９を用いて説明する。図９（ａ）は、ＤＤＳ出力の周波数成分を示し、（ｂ）はＢＰＦ通過後の周波数成分を示す説明図である。
図９（ａ）に示すように、ＤＤＳ回路３２では、必要な周波数成分だけでなく、その前後に等間隔に不要なスプリアス成分が発生するため、ＤＤＳ出力にはそのままでは多くのスプリアス成分が含まれる。
【０００８】
そこで、図８の周波数シンセサイザでは、ＢＰＦ３３により帯域制限を行って、スプリアス成分を除去した信号を基準周波数信号としてＰＬＬ−ＩＣ３４に入力するようにしている。
図９（ｂ）に示すように、ＢＰＦ３３通過後の基準周波数信号は、所望の基準周波数信号のみを含み、不要なスプリアス成分が除去されている。これにより、周波数シンセサイザ出力のスプリアス劣化を防ぐものである。
【０００９】
［ＤＤＳ出力の範囲とＢＰＦの帯域：図１０］
次に、ＤＤＳ出力の範囲とＢＰＦの通過帯域の関係について図１０を用いて説明する。図１０は、ＤＤＳ出力の範囲とＢＰＦの通過帯域の関係を示す模式説明図である。
図１０に示すように、ＤＤＳ回路３２が本来出力できる周波数の範囲を、ｆａ〜ｆｂの周波数範囲とする。
一方、スプリアス成分を除去するＢＰＦ３３の通過帯域は、ｆ１〜ｆ２であり、ＤＤＳ出力の範囲（ｆａ〜ｆｂ）に比べてかなり狭い。
そのため、従来の周波数シンセサイザでは、ＤＤＳ回路３２が本来出力できる周波数範囲を十分に活用して基準周波数信号を出力するものとはなっていない。
【００１０】
［関連技術］
尚、ＤＤＳ回路を用いた周波数シンセサイザに関する技術としては、特開２００８−１７２３３３号公報「無線受信機」（出願人：株式会社日立国際電気、特許文献１）、国際公開ＷＯ９８／００１９６５号公報「隣接チャネル漏洩電力測定装置」（出願人：アンリツ株式会社、特許文献２）、特開平９−２１９６６９号公報「ダイレクト・ディジタル・シンセサイザ」（出願人：三洋電機株式会社、特許文献３）、特開２００１−２６８１６３号公報「ワンダ発生装置およびそれを含むディジタル回線試験装置」（アンリツ株式会社）がある。
【００１１】
特許文献１には、受信周波数を局部発振信号と混合して中間周波数ＩＦに変換する際に、ＤＤＳからの局部発振信号に中間周波数ＩＦと一致するスプリアス成分が含まれる場合には、それを除去するフィルタを通過させ、中間周波数ＩＦと一致するスプリアス成分が含まれない場合には当該フィルタを通過させないことが記載されている。
しかし、特許文献１では、複数のフィルタを備えそれらを切り替えて用いることは記載されていない。
【００１２】
特許文献２には、隣接チャネル漏洩電力測定装置において、デジタル信号を複数のフィルタに切り替えて入力することが記載されている。
また、特許文献３には、ＤＤＳにおいて、発生周波数帯域を含む分割帯域を識別して、選択帯域信号を出力し、選択帯域信号に同期してフィルタの通過帯域を切り替えて使用することが記載されている。
また、特許文献４には、白色雑音信号と所望のタイムデビエーション特性に基づくタップ係数との畳み込み演算を行って揺らぎ信号列を発生し、当該揺らぎ信号列によって周波数が変調されたクロック信号をＤＤＳから出力することが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−１７２３３３号公報
【特許文献２】国際公開ＷＯ９８／００１９６５号公報
【特許文献３】特開平９−２１９６６９号公報
【特許文献４】特開２００１−２６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の周波数シンセサイザでは、ＤＤＳ回路から出力されるスプリアスを除去するＢＰＦの通過帯域が狭いため、ＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力するものではないという問題点があった。
【００１５】
本発明は、上記実状に鑑みて為されたもので、スプリアスを低減すると共にＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力することができる周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記従来例の問題点を解決するための本発明は、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、基準周波数生成回路の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、制御回路が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する帯域制御電圧を帯域可変型フィルタに出力することを特徴としている。
【００１７】
また、本発明は、上記周波数シンセサイザにおいて、制御回路からの帯域制御電圧を増幅して帯域可変型フィルタに印加するオペアンプを備えたことを特徴としている。
【００１８】
また、本発明は、上記周波数シンセサイザにおいて、帯域可変型フィルタが、コンデンサ、コイル及び可変容量ダイオードで構成されることを特徴としている。
【００１９】
また、本発明は、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、それぞれ通過周波数特性の異なる複数のバンドパスフィルタと、基準周波数信号生成回路の出力信号を複数のバンドパスフィルタのいずれかに出力する入力側切替スイッチと、複数のバンドパスフィルタのいずれかから出力される信号をＰＬＬ回路に出力する出力側切替スイッチとを備え、制御回路が、周波数の値といずれかのバンドパスフィルタとを対応付けたスイッチ切替テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、スイッチ切替テーブルを参照して設定された出力周波数に対応するバンドパスフィルタを選択し、選択されたバンドパスフィルタに接続を切り替えるよう入力側切替スイッチ及び出力側切替スイッチを制御することを特徴としている。
【００２０】
また、本発明は、上記周波数シンセサイザにおいて、入力側切替スイッチ及び出力側切替スイッチがダイオードスイッチで構成されることを特徴としている。
【発明の効果】
【００２１】
本発明によれば、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、基準周波数生成回路の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、制御回路が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタに出力する周波数シンセサイザとしているので、ハードウェア構成を増大させることなく、帯域可変型フィルタを基準周波数生成回路が出力可能な周波数範囲内の任意の周波数に応じたフィルタ特性としてスプリアスを低減することができ、特定の狭い帯域内だけでなく基準周波数生成回路が出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【００２２】
また、本発明によれば、制御回路からの帯域制御電圧を増幅して帯域可変型フィルタに印加するオペアンプを備えた上記周波数シンセサイザとしているので、帯域可変型フィルタの可変周波数帯域幅を広くすることができる効果がある。
【００２３】
また、本発明によれば、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、それぞれ通過周波数特性の異なる複数のバンドパスフィルタと、基準周波数信号生成回路の出力信号を複数のバンドパスフィルタのいずれかに出力する入力側切替スイッチと、複数のバンドパスフィルタのいずれかから出力される信号をＰＬＬ回路に出力する出力側切替スイッチとを備え、制御回路が、周波数の値といずれかのバンドパスフィルタとを対応付けたスイッチ切替テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、スイッチ切替テーブルを参照して設定された出力周波数に対応するバンドパスフィルタを選択し、選択されたバンドパスフィルタに接続を切り替えるよう入力側切替スイッチ及び出力側切替スイッチを制御する周波数シンセサイザとしているので、基準周波数生成回路が出力可能な周波数範囲内の任意の周波数についてスプリアスを低減することができ、特定の狭い帯域内だけでなく基準周波数生成回路が出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【図面の簡単な説明】
【００２４】
【図１】第１の実施の形態に係る周波数シンセサイザの構成ブロック図である。
【図２】ＢＰＦ＃１〜ＢＰＦ＃Ｎの周波数特性を示す模式説明図である。
【図３】スイッチ切替テーブルの模式説明図である。
【図４】第２の実施の形態に係る周波数シンセサイザの構成ブロック図である。
【図５】制御電圧テーブルの模式説明図である。
【図６】帯域可変型フィルタ２４の構成例を示す回路図である。
【図７】帯域可変型フィルタ２４における制御電圧Ｖｔとフィルタ特性との関係を示す模式説明図である。
【図８】一般的な周波数シンセサイザの構成を示す構成ブロック図である。
【図９】（ａ）は、ＤＤＳ出力の周波数成分を示し、（ｂ）はＢＰＦ通過後の周波数成分を示す説明図である。
【図１０】ＤＤＳ出力の範囲とＢＰＦの通過帯域の関係を示す模式説明図である。
【発明を実施するための形態】
【００２５】
［発明の概要］
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る周波数シンセサイザは、ＤＤＳ回路の出力に、それぞれ通過帯域が異なる複数のＢＰＦを有するＢＰＦ部と、ＢＰＦ部の入力と出力にそれぞれ設けられ、いずれかのＢＰＦに接続する切り替えスイッチと、各切り替えスイッチを制御する制御部とを備え、制御部が、ＤＤＳ回路の出力周波数に応じて特定のＢＰＦを選択する信号を切り替えスイッチに出力し、入力側の切り替えスイッチがＤＤＳ回路からの信号を選択されたＢＰＦに出力し、出力側の切り替えスイッチが選択されたＢＰＦからの信号をＰＬＬ−ＩＣに出力するものであり、ＤＤＳ回路の出力可能な周波数範囲を有効に利用して複数種類の基準周波数を出力することができ、スプリアスを低減すると共にＤＤＳ回路の機能を十分活用することができるものである。
【００２６】
また、本発明の実施の形態に係る周波数シンセサイザは、ＤＤＳ回路の出力に、制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、制御部が、ＤＤＳ回路の出力に対応する制御電圧を帯域可変型フィルタに印加するものであり、スプリアスを低減すると共にＤＤＳ回路の機能を十分活用することができ、更にハードウェアの小型化を図るものである。
【００２７】
［第１の実施の形態に係る周波数シンセサイザ：図１］
第１の実施の形態に係る周波数シンセサイザの構成について図１を用いて説明する。図１は、第１の実施の形態に係る周波数シンセサイザの構成ブロック図である。
図１に示すように、第１の実施の形態に係る周波数シンセサイザ（第１の周波数シンセサイザ）は、制御回路１１と、ＤＤＳ回路１２と、入力側Ｎチャンネル切り替えスイッチ１３と、ＢＰＦ部１４と、出力側Ｎチャンネル切り替えスイッチ１５と、ＰＬＬ−ＩＣ１６と、ループフィルタ１７と、ＶＣＯ１８とを備えている。
【００２８】
［各部］
上記構成部分の内、ＤＤＳ回路１２、ＰＬＬ−ＩＣ１６、ループフィルタ１７、ＶＣＯ１８は、図８に示した一般的な周波数シンセサイザと同様の部分であるため、ここでは説明を省略する。尚、ＤＤＳ回路１２は、請求項に記載した基準信号発生回路に相当する。
【００２９】
第１の周波数シンセサイザの特徴部分について説明する。
ＢＰＦ部１４は、並列に配置され、通過周波数帯域が異なるｎ個のＢＰＦ（ＢＰＦ＃１〜ＢＰＦ＃Ｎ）から成り、ＤＤＳ回路１２から出力された信号のスプリアス成分を除去して、所定の周波数帯域のみを通過させる。
【００３０】
ここで、第１の周波数シンセサイザの特徴として、ＢＰＦ部１４の複数のＢＰＦ（ＢＰＦ＃１〜ＢＰＦ＃Ｎ）は、それぞれ異なる周波数特性を備えている。
具体的には、ＢＰＦ＃１の通過帯域はｆ１〜ｆ２であり、ＢＰＦ＃２の通過帯域はｆ２〜ｆ３であり、…ＢＰＦ＃Ｎの通過帯域はｆｘ〜ｆｙとなっている。尚、各ＢＰＦの通過帯域が一部重複していても構わない。
【００３１】
入力側Ｎチャンネル切替スイッチ１３は、ＤＤＳ回路１２からの出力を、制御回路１１からの指示に従って、ＢＰＦ＃１〜ＢＰＦ＃ＮのＮ個のＢＰＦのいずれかに切り替えて出力するものである。
また、出力側Ｎチャンネル切替スイッチ１５は、制御回路１１からの指示に従って、ＢＰＦ部１４のＮ個のＢＰＦ（ＢＰＦ＃１〜ＢＰＦ＃Ｎ）の内、いずれかのＢＰＦから出力されたスプリアスが除去された基準周波数信号をＰＬＬ−ＩＣ１６に出力する。出力側にも切替スイッチを備えることにより、各ＢＰＦの特性が良好になるものである。
【００３２】
入力側Ｎチャンネルスイッチ１３、及び出力側Ｎチャンネルスイッチ１４は、ダイオードスイッチで構成される。
例えば、ＢＰＦが２つの場合にはＳＰＤＴ（Single Pole Double Throw）スイッチで構成され、ＢＰＦが３つの場合にはＳＰ３Ｔ、４つの場合にはＳＰ４Ｔで構成される。
【００３３】
制御回路１１は、ＭＰＵ等で構成される処理回路であり、従来と同様に、ＤＤＳ回路１２及びＰＬＬ−ＩＣ１６の制御を行うと共に、第１の周波数シンセサイザの特徴として、入力側Ｎチャンネル切替スイッチ１３と、出力側Ｎチャンネル切替スイッチ１５に切り替え先を指示する。
具体的には、制御回路１１には、スイッチを切り替える指示を出力するためのスイッチ切替テーブルが設けられており、ＤＤＳ回路１２の出力周波数が設定されると、スイッチ切替テーブルを参照して適切なＢＰＦを選択するよう入力側切替スイッチ１３及び出力側切替スイッチ１５に切り替え指示を出力する。スイッチ切替テーブルについては後で説明する。
【００３４】
［ＢＰＦ＃１〜ＢＰＦ＃Ｎの周波数特性：図２］
次に、ＢＰＦ部１４の各ＢＰＦの周波数特性について図２を用いて説明する。図２は、ＢＰＦ＃１〜ＢＰＦ＃Ｎの周波数特性を示す模式説明図である。
図２に示すように、ＢＰＦ＃１〜ＢＰＦ＃Ｎの各ＢＰＦは、図１０に示した従来のＢＰＦと同様の通過帯域幅を備え、各ＢＰＦの通過帯域の中心周波数は少しずつずれて設定されている。尚、各ＢＰＦの中心周波数は、スプリアス除去の効果が十分得られるよう、想定されるＤＤＳ出力周波数に合わせて設定しておくことが望ましい。
【００３５】
更に、第１の周波数シンセサイザの特徴として、ＢＰＦ＃１〜ＢＰＦ＃Ｎの通過帯域は、ＤＤＳ回路１２において出力可能な周波数範囲ｆａ〜ｆｂのほぼ全域に亘っている。
これにより、第１の周波数シンセサイザでは、ＤＤＳ回路１２で出力可能な周波数範囲内で所望のＤＤＳ出力周波数の値を設定すれば、それに応じた適切なＢＰＦが選択されることにより、当該ＤＤＳ出力周波数のスプリアスを低減でき、所望の基準周波数を得ることができるものである。
【００３６】
尚、ＢＰＦ部１４のＢＰＦの数は任意に設定可能であり、想定されるＤＤＳ出力周波数（基準周波数）の間隔が小さい場合には、隣接するＢＰＦ間の通過帯域のずれを小さくして、より多くのＢＰＦを備えるようにすることも可能である。また、反対に想定される基準周波数の間隔が大きい場合には、ＢＰＦの数を少なくしてもよい。
【００３７】
［スイッチ切替テーブル：図３］
次に、制御回路１１に設けられたスイッチ切替テーブルについて図３を用いて説明する。図３は、スイッチ切替テーブルの模式説明図である。
図３に示すように、スイッチ切替テーブルは、周波数（ＤＤＳ回路１２からの出力周波数）と、それに対応するＢＰＦの番号（＃１〜＃Ｎ）を記憶しているものである。
【００３８】
そして、制御回路１１は、外部からＤＤＳ回路１２の出力周波数が設定されると、スイッチ切替テーブルを参照して対応するＢＰＦ番号を読み出し、当該ＢＰＦに接続するよう入力側Ｎチャンネル切替スイッチ１３と出力側Ｎチャンネルスイッチ１５に切り替え指示を出力する。
【００３９】
入力側Ｎチャンネル切替スイッチ１３と出力側Ｎチャンネルスイッチ１５は、切り替え信号に従って、指定されたＢＰＦに接続を切り替える。
このようにして、ＤＤＳ回路１２からの出力信号は、適切なＢＰＦを通過することによりスプリアスが除去されて、所望の基準周波数がＰＬＬ−ＩＣ１６に出力されるものである。
【００４０】
［第１の実施の形態の効果］
本発明の第１の実施の形態に係る周波数シンセサイザによれば、ＤＤＳ回路１２の出力に、ＤＤＳ回路１２の出力可能な周波数範囲内で周波数特性の異なる複数のＢＰＦ＃１〜ＢＰＦ＃Ｎを備えたＢＰＦ部１４と、ＤＤＳ回路１２からの出力信号をいずれかのＢＰＦに切り替えて出力する入力側Ｎチャンネル切替スイッチ１３と、いずれかのＢＰＦからの出力信号を切り替えてＰＬＬ−ＩＣ１６に出力する出力側Ｎチャンネル切替スイッチ１５とを有し、制御回路１１が、ＤＤＳ出力周波数とＢＰＦ番号とを対応付けてスイッチ切替テーブルに記憶しておき、外部からＤＤＳ出力周波数が設定されると、スイッチ切替テーブルを参照して、当該ＤＤＳ出力周波数に対応するＢＰＦ番号のＢＰＦに接続を切り替える指示を入力側と出力側のＮチャンネル切替スイッチ１３，１５に出力するようにしているので、ＤＤＳ回路１２の出力可能な周波数範囲内の任意の周波数についてスプリアスを低減することができ、ＤＤＳ回路１２の出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【００４１】
［第２の実施の形態に係る周波数シンセサイザ：図４］
次に、第２の実施の形態に係る周波数シンセサイザについて図４を用いて説明する。図４は、第２の実施の形態に係る周波数シンセサイザの構成ブロック図である。
図４に示すように、第２の実施の形態に係る周波数シンセサイザ（第２の周波数シンセサイザ）は、制御回路２１と、ＤＤＳ回路２２と、オペアンプ２３と、帯域可変型フィルタ２４と、ＰＬＬ−ＩＣ２５と、ループフィルタ２６と、ＶＣＯ２７とを備えている。
【００４２】
［各部］
上記構成部分の内、ＤＤＳ回路２２、ＰＬＬ−ＩＣ２５、ループフィルタ２６、ＶＣＯ２７は、図８に示した一般的な周波数シンセサイザと同様の部分であるため、ここでは説明を省略する。
【００４３】
第２の周波数シンセサイザの特徴部分について説明する。
帯域可変型フィルタ２４は、可変容量ダイオードで構成され、オペアンプ２３から入力される制御電圧Ｖｔに応じたフィルタ特性が得られるものである。具体的には、通過帯域の中心周波数がＤＤＳ回路２２からの出力周波数で、スプリアスを十分低減する通過帯域幅となるフィルタ特性とするものである。尚、制御電圧Ｖｔは、請求項に記載した帯域制御電圧に相当する。
【００４４】
制御回路２１は、ＭＰＵ等で構成される処理回路であり、従来と同様に、ＤＤＳ回路２２及びＰＬＬ−ＩＣ２５の制御を行うと共に、第２の周波数シンセサイザの特徴として、帯域可変型フィルタ２４を制御する電圧を出力する。尚、制御回路２１は、オペアンプ２３に電圧を出力するためのＤ／Ａ変換機能を備えている。
具体的には、制御回路２１には電圧を出力するための制御電圧テーブルが設けられており、ＤＤＳ回路２２の出力周波数が設定されると、テーブルを参照して当該出力周波数に対応する電圧値を読み出し、Ｄ／Ａ変換してオペアンプ２３に出力する。制御電圧テーブルについては後で説明する。
【００４５】
オペアンプ２３は、制御回路２１から入力された電圧を増幅して帯域可変型フィルタ２４の制御電圧Ｖｔとして出力する。
制御回路２１の駆動電圧は３．３Ｖであるが、オペアンプ２３を設けることにより、それ以上の制御電圧Ｖｔを出力することができ、帯域可変型フィルタ２４の可変帯域幅を広げることができるものである。
尚、帯域可変型フィルタ２４の制御を３．３Ｖ以内で行うことが可能であれば、オペアンプ２３は不要である。
【００４６】
［制御電圧テーブル：図５］
次に、制御回路２１に設けられた制御電圧テーブルについて図５を用いて説明する。図５は、制御電圧テーブルの模式説明図である。
図５に示すように、制御電圧テーブルは、周波数（ＤＤＳ回路２２からの出力周波数）と、それに対応する電圧値を記憶しているものである。電圧値は、オペアンプ２３で増幅した場合に、帯域可変型フィルタ２４で適切なフィルタ特性が得られる制御電圧Ｖｔが印加されるよう、制御回路２１が出力する電圧の値である。
【００４７】
そして、制御回路２１は、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して対応する電圧値を読み出し、Ｄ／Ａ変換して、電圧をオペアンプ２３に出力する。
【００４８】
オペアンプ２３は、制御回路２１からの電圧を増幅して、制御電圧Ｖｔとして帯域可変型フィルタ２４に出力する。
これにより、帯域可変型フィルタ２４は、ＤＤＳ回路２２からの出力周波数に応じた適切な通過帯域を備えたフィルタ特性となり、ＤＤＳ出力のスプリアスを除去し、所望の基準周波数がＰＬＬ−ＩＣ２５に入力されるものである。
尚、オペアンプ２３を含まない構成では、制御回路２１から出力される電圧がそのまま制御電圧Ｖｔとなり、制御電圧テーブルでは、Ｖｔを生成するための電圧値が記憶される。
【００４９】
［帯域可変型フィルタの構成例：図６］
次に、帯域可変型フィルタ２４の構成例について図６を用いて説明する。図６は、帯域可変型フィルタ２４の構成例を示す回路図である。
図６に示すように、帯域可変フィルタ２４の構成例は、入力端子と出力端子との間に、第１のコンデンサＣ１と、第１のコイルＬ１と、第３のコイルＬ３と、第２のコンデンサＣ２とが直列に接続され、第１のコイルと第３のコイルとの間の点に一端が接地された第２のコイルＬ２が接続されている。
【００５０】
そして、第２のコイルが接続された点と第３のコイルとの間の点に、第１のダイオードＤ１のアノードが接続され、カソードは制御電圧端子に接続されている。
更に、第１のダイオードＤ１のカソードと制御電圧端子との間の点に第２のダイオードＤ２のカソードが接続され、アノードは接地されている。
第１のダイオードＤ１と第２のダイオードＤ２は、可変容量コンデンサを構成し、制御電圧Ｖｔに応じ容量を可変する。
【００５１】
上記構成の帯域可変型フィルタ２４では、入力端子から入力されたＤＤＳ出力信号を、制御電圧Ｖｔに応じたフィルタ特性でフィルタリングして、所定の周波数帯域のみを通過させて出力端子から基準周波数信号として出力する。
【００５２】
このように、第２の周波数シンセサイザでは、第１の周波数シンセサイザに比べてハードウェア構成を大幅に小さくすることができるものである。
【００５３】
［制御電圧とフィルタ特性との関係：図７］
次に、帯域可変型フィルタ２４における制御電圧Ｖｔとフィルタ特性との関係について図７を用いて説明する。図７は、帯域可変型フィルタ２４における制御電圧Ｖｔとフィルタ特性との関係を示す模式説明図である。
図７に示すように、帯域可変型フィルタ２４は、制御電圧Ｖｔに応じて通過帯域を変えるものである。図７の例では、Ｖｔ＝１Ｖの場合からＶｔ＝１０Ｖの場合が示されているが、これに限らず、制御電圧Ｖｔを調整することにより、ＤＤＳ回路２２において出力可能な周波数範囲ｆａ〜ｆｂの間で、通過帯域を任意の位置に設定することができるものである。
【００５４】
つまり、帯域可変型フィルタ２４に適切な制御電圧Ｖｔを印加することにより、所望のＤＤＳ出力周波数をフィルタの中心周波数とするフィルタ特性として、スプリアスが除去された基準周波数信号を出力するものである。
【００５５】
そして、第２の周波数シンセサイザでは、予め想定されるＤＤＳ出力周波数について、それに応じたフィルタ特性が得られる制御電圧Ｖｔを求めておく。そして、制御回路２１の制御電圧テーブルでは、オペアンプ２３で増幅して当該制御電圧Ｖｔとなるような電圧値をＤＤＳ出力周波数に対応して記憶しておくものである。
オペアンプ２３を備えていない場合には、制御電圧テーブルには制御電圧Ｖｔの値が記憶される。
【００５６】
これにより、第２の周波数シンセサイザでは、ＤＤＳ回路２２の出力可能な周波数範囲内の任意の周波数を用いて、スプリアスのない基準周波数信号を出力することができるものであり、ＤＤＳ回路２２の機能を十分活用することができるものである。
【００５７】
［第２の実施の形態の効果］
本発明の第２の実施の形態に係る周波数シンセサイザによれば、ＤＤＳ回路２２の出力に、制御電圧Ｖｔに応じて通過帯域を可変とする帯域可変型フィルタ２４を設け、制御回路２１が、ＤＤＳ出力周波数と電圧値とを対応付けて制御電圧テーブルに記憶しておき、外部からＤＤＳ出力周波数が設定されると、制御電圧テーブルを参照して、当該ＤＤＳ出力周波数に対応した電圧値を読み取り、Ｄ／Ａ変換した電圧をオペアンプ２３に出力し、オペアンプ２３が入力された電圧を増幅して制御電圧Ｖｔとして帯域可変型フィルタ２４に印加するようにしているので、小規模なハードウェア構成で、ＤＤＳ回路２２の出力可能な周波数範囲内の任意の周波数についてスプリアスを低減することができ、ＤＤＳ回路２２の出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【００５８】
また、第２の周波数シンセサイザによれば、オペアンプ２３を設けることにより、制御回路２１からの電圧を増幅して帯域可変型フィルタ２４に印加することができ、帯域可変型フィルタ２４の可変帯域幅を広くすることができる効果がある。
【産業上の利用可能性】
【００５９】
本発明は、スプリアスを低減すると共にＤＤＳの出力周波数帯域を有効に利用して所望の基準周波数信号を出力することができる周波数シンセサイザに適している。
【符号の説明】
【００６０】
１１，２１，３１…制御回路、 １２，２２，３２…ＤＤＳ回路、 １３…入力側Ｎチャンネル切替スイッチ、 １４…ＢＰＦ部、 １５…出力側Ｎチャンネル切替スイッチ、 １６，２５，３４…ＰＬＬ−ＩＣ、 １７，２６，３５…ループフィルタ、 １８，２７，３６…電圧制御発振器（ＶＣＯ）、 ２３…オペアンプ、 ２４…帯域可変型フィルタ、 ３３…ＢＰＦ
【技術分野】
【０００１】
本発明は、ＤＤＳ（Direct Digital Synthesizer）方式の周波数シンセサイザに係り、特に、スプリアスを低減すると共にＤＤＳの出力周波数帯域を有効に利用して所望の基準周波数信号を出力することができる周波数シンセサイザに関する。
【背景技術】
【０００２】
［先行技術の説明：図８］
ＤＤＳ回路とＰＬＬ（Phase Locked Loop）−ＩＣ（Integrated Circuit）とを用いた周波数シンセサイザでは、ＤＤＳ回路から出力される基準信号に含まれるスプリアス成分が、そのまま出力に現れてしまう。
そこで、スプリアスを低減するために、ＤＤＳ回路が出力可能な周波数帯域の範囲よりも狭い帯域を通過させるＢＰＦを備えた周波数シンセサイザがある。
【０００３】
ＤＤＳ回路と、ＰＬＬ−ＩＣとを用いた一般的な周波数シンセサイザについて図８を用いて説明する。図８は、一般的な周波数シンセサイザの構成を示す構成ブロック図である。
図８に示すように、一般的な周波数シンセサイザは、制御回路３１と、ＤＤＳ回路３２と、ＢＰＦ（Band Pass Filter）３３と、ＰＬＬ−ＩＣ３４と、ループフィルタ３５と、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）３６とを備えている。
【０００４】
制御回路３１は、ＤＤＳ回路３２及びＰＬＬ−ＩＣ３４に対して、ＶＣＯ３６からの出力が規定の周波数となるようデータの設定を行う。
ＤＤＳ回路３２は、制御回路３１から設定されたデータに基づいて、基準周波数信号を生成して出力する。
ＢＰＦ３３は、ＤＤＳ回路３２からの基準周波数信号を帯域制限して、スプリアス成分を除去する。
【０００５】
ＰＬＬ−ＩＣ３４は、制御回路３１から設定された分周比でＶＣＯ３６の出力周波数を分周し、ＢＰＦ３３で帯域制限された基準周波数と比較して、ＶＣＯ３６の出力周波数が規定周波数となるよう制御する電圧を出力する。
ループフィルタ３５は、ＰＬＬ−ＩＣ３４からの電圧の直流分を取り出してＶＣＯ３６の発振制御電圧として出力する。
ＶＣＯ３６は、発振制御電圧に応じて周波数を発振する。
【０００６】
そして、上記構成の周波数シンセサイザでは、ＤＤＳ回路３２が、制御部３１からの設定に従って基準周波数信号を出力すると、ＢＰＦ３３で帯域制限されてスプリアスが低減され、ＰＬＬ−ＩＣ３４に入力される。ＰＬＬ−ＩＣ３４は、入力されたＶＣＯ３６の出力信号を制御回路３１から指定された分周比で分周して、基準周波数信号と位相を比較して位相差に基づく電圧を出力し、ループフィルタ３６で直流成分を取り出して発振制御電圧とし、ＶＣＯ３６に印加する。これにより、ＶＣＯ３６の出力を規定の周波数とするものである。
【０００７】
［ＤＤＳ出力の周波数成分：図９］
ここで、ＤＤＳ出力の周波数成分とＢＰＦ通過後の周波数成分について図９を用いて説明する。図９（ａ）は、ＤＤＳ出力の周波数成分を示し、（ｂ）はＢＰＦ通過後の周波数成分を示す説明図である。
図９（ａ）に示すように、ＤＤＳ回路３２では、必要な周波数成分だけでなく、その前後に等間隔に不要なスプリアス成分が発生するため、ＤＤＳ出力にはそのままでは多くのスプリアス成分が含まれる。
【０００８】
そこで、図８の周波数シンセサイザでは、ＢＰＦ３３により帯域制限を行って、スプリアス成分を除去した信号を基準周波数信号としてＰＬＬ−ＩＣ３４に入力するようにしている。
図９（ｂ）に示すように、ＢＰＦ３３通過後の基準周波数信号は、所望の基準周波数信号のみを含み、不要なスプリアス成分が除去されている。これにより、周波数シンセサイザ出力のスプリアス劣化を防ぐものである。
【０００９】
［ＤＤＳ出力の範囲とＢＰＦの帯域：図１０］
次に、ＤＤＳ出力の範囲とＢＰＦの通過帯域の関係について図１０を用いて説明する。図１０は、ＤＤＳ出力の範囲とＢＰＦの通過帯域の関係を示す模式説明図である。
図１０に示すように、ＤＤＳ回路３２が本来出力できる周波数の範囲を、ｆａ〜ｆｂの周波数範囲とする。
一方、スプリアス成分を除去するＢＰＦ３３の通過帯域は、ｆ１〜ｆ２であり、ＤＤＳ出力の範囲（ｆａ〜ｆｂ）に比べてかなり狭い。
そのため、従来の周波数シンセサイザでは、ＤＤＳ回路３２が本来出力できる周波数範囲を十分に活用して基準周波数信号を出力するものとはなっていない。
【００１０】
［関連技術］
尚、ＤＤＳ回路を用いた周波数シンセサイザに関する技術としては、特開２００８−１７２３３３号公報「無線受信機」（出願人：株式会社日立国際電気、特許文献１）、国際公開ＷＯ９８／００１９６５号公報「隣接チャネル漏洩電力測定装置」（出願人：アンリツ株式会社、特許文献２）、特開平９−２１９６６９号公報「ダイレクト・ディジタル・シンセサイザ」（出願人：三洋電機株式会社、特許文献３）、特開２００１−２６８１６３号公報「ワンダ発生装置およびそれを含むディジタル回線試験装置」（アンリツ株式会社）がある。
【００１１】
特許文献１には、受信周波数を局部発振信号と混合して中間周波数ＩＦに変換する際に、ＤＤＳからの局部発振信号に中間周波数ＩＦと一致するスプリアス成分が含まれる場合には、それを除去するフィルタを通過させ、中間周波数ＩＦと一致するスプリアス成分が含まれない場合には当該フィルタを通過させないことが記載されている。
しかし、特許文献１では、複数のフィルタを備えそれらを切り替えて用いることは記載されていない。
【００１２】
特許文献２には、隣接チャネル漏洩電力測定装置において、デジタル信号を複数のフィルタに切り替えて入力することが記載されている。
また、特許文献３には、ＤＤＳにおいて、発生周波数帯域を含む分割帯域を識別して、選択帯域信号を出力し、選択帯域信号に同期してフィルタの通過帯域を切り替えて使用することが記載されている。
また、特許文献４には、白色雑音信号と所望のタイムデビエーション特性に基づくタップ係数との畳み込み演算を行って揺らぎ信号列を発生し、当該揺らぎ信号列によって周波数が変調されたクロック信号をＤＤＳから出力することが記載されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００８−１７２３３３号公報
【特許文献２】国際公開ＷＯ９８／００１９６５号公報
【特許文献３】特開平９−２１９６６９号公報
【特許文献４】特開２００１−２６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の周波数シンセサイザでは、ＤＤＳ回路から出力されるスプリアスを除去するＢＰＦの通過帯域が狭いため、ＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力するものではないという問題点があった。
【００１５】
本発明は、上記実状に鑑みて為されたもので、スプリアスを低減すると共にＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力することができる周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記従来例の問題点を解決するための本発明は、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、基準周波数生成回路の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、制御回路が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する帯域制御電圧を帯域可変型フィルタに出力することを特徴としている。
【００１７】
また、本発明は、上記周波数シンセサイザにおいて、制御回路からの帯域制御電圧を増幅して帯域可変型フィルタに印加するオペアンプを備えたことを特徴としている。
【００１８】
また、本発明は、上記周波数シンセサイザにおいて、帯域可変型フィルタが、コンデンサ、コイル及び可変容量ダイオードで構成されることを特徴としている。
【００１９】
また、本発明は、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、それぞれ通過周波数特性の異なる複数のバンドパスフィルタと、基準周波数信号生成回路の出力信号を複数のバンドパスフィルタのいずれかに出力する入力側切替スイッチと、複数のバンドパスフィルタのいずれかから出力される信号をＰＬＬ回路に出力する出力側切替スイッチとを備え、制御回路が、周波数の値といずれかのバンドパスフィルタとを対応付けたスイッチ切替テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、スイッチ切替テーブルを参照して設定された出力周波数に対応するバンドパスフィルタを選択し、選択されたバンドパスフィルタに接続を切り替えるよう入力側切替スイッチ及び出力側切替スイッチを制御することを特徴としている。
【００２０】
また、本発明は、上記周波数シンセサイザにおいて、入力側切替スイッチ及び出力側切替スイッチがダイオードスイッチで構成されることを特徴としている。
【発明の効果】
【００２１】
本発明によれば、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、基準周波数生成回路の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、制御回路が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタに出力する周波数シンセサイザとしているので、ハードウェア構成を増大させることなく、帯域可変型フィルタを基準周波数生成回路が出力可能な周波数範囲内の任意の周波数に応じたフィルタ特性としてスプリアスを低減することができ、特定の狭い帯域内だけでなく基準周波数生成回路が出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【００２２】
また、本発明によれば、制御回路からの帯域制御電圧を増幅して帯域可変型フィルタに印加するオペアンプを備えた上記周波数シンセサイザとしているので、帯域可変型フィルタの可変周波数帯域幅を広くすることができる効果がある。
【００２３】
また、本発明によれば、発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、電圧制御発振器の出力周波数を設定された分周比で分周した周波数と基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、位相差に基づいて発振制御電圧を生成するループフィルタと、基準周波数生成回路の出力周波数とＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、それぞれ通過周波数特性の異なる複数のバンドパスフィルタと、基準周波数信号生成回路の出力信号を複数のバンドパスフィルタのいずれかに出力する入力側切替スイッチと、複数のバンドパスフィルタのいずれかから出力される信号をＰＬＬ回路に出力する出力側切替スイッチとを備え、制御回路が、周波数の値といずれかのバンドパスフィルタとを対応付けたスイッチ切替テーブルを記憶しており、外部から基準周波数生成回路の出力周波数が設定されると、スイッチ切替テーブルを参照して設定された出力周波数に対応するバンドパスフィルタを選択し、選択されたバンドパスフィルタに接続を切り替えるよう入力側切替スイッチ及び出力側切替スイッチを制御する周波数シンセサイザとしているので、基準周波数生成回路が出力可能な周波数範囲内の任意の周波数についてスプリアスを低減することができ、特定の狭い帯域内だけでなく基準周波数生成回路が出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【図面の簡単な説明】
【００２４】
【図１】第１の実施の形態に係る周波数シンセサイザの構成ブロック図である。
【図２】ＢＰＦ＃１〜ＢＰＦ＃Ｎの周波数特性を示す模式説明図である。
【図３】スイッチ切替テーブルの模式説明図である。
【図４】第２の実施の形態に係る周波数シンセサイザの構成ブロック図である。
【図５】制御電圧テーブルの模式説明図である。
【図６】帯域可変型フィルタ２４の構成例を示す回路図である。
【図７】帯域可変型フィルタ２４における制御電圧Ｖｔとフィルタ特性との関係を示す模式説明図である。
【図８】一般的な周波数シンセサイザの構成を示す構成ブロック図である。
【図９】（ａ）は、ＤＤＳ出力の周波数成分を示し、（ｂ）はＢＰＦ通過後の周波数成分を示す説明図である。
【図１０】ＤＤＳ出力の範囲とＢＰＦの通過帯域の関係を示す模式説明図である。
【発明を実施するための形態】
【００２５】
［発明の概要］
本発明の実施の形態について図面を参照しながら説明する。
本発明の実施の形態に係る周波数シンセサイザは、ＤＤＳ回路の出力に、それぞれ通過帯域が異なる複数のＢＰＦを有するＢＰＦ部と、ＢＰＦ部の入力と出力にそれぞれ設けられ、いずれかのＢＰＦに接続する切り替えスイッチと、各切り替えスイッチを制御する制御部とを備え、制御部が、ＤＤＳ回路の出力周波数に応じて特定のＢＰＦを選択する信号を切り替えスイッチに出力し、入力側の切り替えスイッチがＤＤＳ回路からの信号を選択されたＢＰＦに出力し、出力側の切り替えスイッチが選択されたＢＰＦからの信号をＰＬＬ−ＩＣに出力するものであり、ＤＤＳ回路の出力可能な周波数範囲を有効に利用して複数種類の基準周波数を出力することができ、スプリアスを低減すると共にＤＤＳ回路の機能を十分活用することができるものである。
【００２６】
また、本発明の実施の形態に係る周波数シンセサイザは、ＤＤＳ回路の出力に、制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、制御部が、ＤＤＳ回路の出力に対応する制御電圧を帯域可変型フィルタに印加するものであり、スプリアスを低減すると共にＤＤＳ回路の機能を十分活用することができ、更にハードウェアの小型化を図るものである。
【００２７】
［第１の実施の形態に係る周波数シンセサイザ：図１］
第１の実施の形態に係る周波数シンセサイザの構成について図１を用いて説明する。図１は、第１の実施の形態に係る周波数シンセサイザの構成ブロック図である。
図１に示すように、第１の実施の形態に係る周波数シンセサイザ（第１の周波数シンセサイザ）は、制御回路１１と、ＤＤＳ回路１２と、入力側Ｎチャンネル切り替えスイッチ１３と、ＢＰＦ部１４と、出力側Ｎチャンネル切り替えスイッチ１５と、ＰＬＬ−ＩＣ１６と、ループフィルタ１７と、ＶＣＯ１８とを備えている。
【００２８】
［各部］
上記構成部分の内、ＤＤＳ回路１２、ＰＬＬ−ＩＣ１６、ループフィルタ１７、ＶＣＯ１８は、図８に示した一般的な周波数シンセサイザと同様の部分であるため、ここでは説明を省略する。尚、ＤＤＳ回路１２は、請求項に記載した基準信号発生回路に相当する。
【００２９】
第１の周波数シンセサイザの特徴部分について説明する。
ＢＰＦ部１４は、並列に配置され、通過周波数帯域が異なるｎ個のＢＰＦ（ＢＰＦ＃１〜ＢＰＦ＃Ｎ）から成り、ＤＤＳ回路１２から出力された信号のスプリアス成分を除去して、所定の周波数帯域のみを通過させる。
【００３０】
ここで、第１の周波数シンセサイザの特徴として、ＢＰＦ部１４の複数のＢＰＦ（ＢＰＦ＃１〜ＢＰＦ＃Ｎ）は、それぞれ異なる周波数特性を備えている。
具体的には、ＢＰＦ＃１の通過帯域はｆ１〜ｆ２であり、ＢＰＦ＃２の通過帯域はｆ２〜ｆ３であり、…ＢＰＦ＃Ｎの通過帯域はｆｘ〜ｆｙとなっている。尚、各ＢＰＦの通過帯域が一部重複していても構わない。
【００３１】
入力側Ｎチャンネル切替スイッチ１３は、ＤＤＳ回路１２からの出力を、制御回路１１からの指示に従って、ＢＰＦ＃１〜ＢＰＦ＃ＮのＮ個のＢＰＦのいずれかに切り替えて出力するものである。
また、出力側Ｎチャンネル切替スイッチ１５は、制御回路１１からの指示に従って、ＢＰＦ部１４のＮ個のＢＰＦ（ＢＰＦ＃１〜ＢＰＦ＃Ｎ）の内、いずれかのＢＰＦから出力されたスプリアスが除去された基準周波数信号をＰＬＬ−ＩＣ１６に出力する。出力側にも切替スイッチを備えることにより、各ＢＰＦの特性が良好になるものである。
【００３２】
入力側Ｎチャンネルスイッチ１３、及び出力側Ｎチャンネルスイッチ１４は、ダイオードスイッチで構成される。
例えば、ＢＰＦが２つの場合にはＳＰＤＴ（Single Pole Double Throw）スイッチで構成され、ＢＰＦが３つの場合にはＳＰ３Ｔ、４つの場合にはＳＰ４Ｔで構成される。
【００３３】
制御回路１１は、ＭＰＵ等で構成される処理回路であり、従来と同様に、ＤＤＳ回路１２及びＰＬＬ−ＩＣ１６の制御を行うと共に、第１の周波数シンセサイザの特徴として、入力側Ｎチャンネル切替スイッチ１３と、出力側Ｎチャンネル切替スイッチ１５に切り替え先を指示する。
具体的には、制御回路１１には、スイッチを切り替える指示を出力するためのスイッチ切替テーブルが設けられており、ＤＤＳ回路１２の出力周波数が設定されると、スイッチ切替テーブルを参照して適切なＢＰＦを選択するよう入力側切替スイッチ１３及び出力側切替スイッチ１５に切り替え指示を出力する。スイッチ切替テーブルについては後で説明する。
【００３４】
［ＢＰＦ＃１〜ＢＰＦ＃Ｎの周波数特性：図２］
次に、ＢＰＦ部１４の各ＢＰＦの周波数特性について図２を用いて説明する。図２は、ＢＰＦ＃１〜ＢＰＦ＃Ｎの周波数特性を示す模式説明図である。
図２に示すように、ＢＰＦ＃１〜ＢＰＦ＃Ｎの各ＢＰＦは、図１０に示した従来のＢＰＦと同様の通過帯域幅を備え、各ＢＰＦの通過帯域の中心周波数は少しずつずれて設定されている。尚、各ＢＰＦの中心周波数は、スプリアス除去の効果が十分得られるよう、想定されるＤＤＳ出力周波数に合わせて設定しておくことが望ましい。
【００３５】
更に、第１の周波数シンセサイザの特徴として、ＢＰＦ＃１〜ＢＰＦ＃Ｎの通過帯域は、ＤＤＳ回路１２において出力可能な周波数範囲ｆａ〜ｆｂのほぼ全域に亘っている。
これにより、第１の周波数シンセサイザでは、ＤＤＳ回路１２で出力可能な周波数範囲内で所望のＤＤＳ出力周波数の値を設定すれば、それに応じた適切なＢＰＦが選択されることにより、当該ＤＤＳ出力周波数のスプリアスを低減でき、所望の基準周波数を得ることができるものである。
【００３６】
尚、ＢＰＦ部１４のＢＰＦの数は任意に設定可能であり、想定されるＤＤＳ出力周波数（基準周波数）の間隔が小さい場合には、隣接するＢＰＦ間の通過帯域のずれを小さくして、より多くのＢＰＦを備えるようにすることも可能である。また、反対に想定される基準周波数の間隔が大きい場合には、ＢＰＦの数を少なくしてもよい。
【００３７】
［スイッチ切替テーブル：図３］
次に、制御回路１１に設けられたスイッチ切替テーブルについて図３を用いて説明する。図３は、スイッチ切替テーブルの模式説明図である。
図３に示すように、スイッチ切替テーブルは、周波数（ＤＤＳ回路１２からの出力周波数）と、それに対応するＢＰＦの番号（＃１〜＃Ｎ）を記憶しているものである。
【００３８】
そして、制御回路１１は、外部からＤＤＳ回路１２の出力周波数が設定されると、スイッチ切替テーブルを参照して対応するＢＰＦ番号を読み出し、当該ＢＰＦに接続するよう入力側Ｎチャンネル切替スイッチ１３と出力側Ｎチャンネルスイッチ１５に切り替え指示を出力する。
【００３９】
入力側Ｎチャンネル切替スイッチ１３と出力側Ｎチャンネルスイッチ１５は、切り替え信号に従って、指定されたＢＰＦに接続を切り替える。
このようにして、ＤＤＳ回路１２からの出力信号は、適切なＢＰＦを通過することによりスプリアスが除去されて、所望の基準周波数がＰＬＬ−ＩＣ１６に出力されるものである。
【００４０】
［第１の実施の形態の効果］
本発明の第１の実施の形態に係る周波数シンセサイザによれば、ＤＤＳ回路１２の出力に、ＤＤＳ回路１２の出力可能な周波数範囲内で周波数特性の異なる複数のＢＰＦ＃１〜ＢＰＦ＃Ｎを備えたＢＰＦ部１４と、ＤＤＳ回路１２からの出力信号をいずれかのＢＰＦに切り替えて出力する入力側Ｎチャンネル切替スイッチ１３と、いずれかのＢＰＦからの出力信号を切り替えてＰＬＬ−ＩＣ１６に出力する出力側Ｎチャンネル切替スイッチ１５とを有し、制御回路１１が、ＤＤＳ出力周波数とＢＰＦ番号とを対応付けてスイッチ切替テーブルに記憶しておき、外部からＤＤＳ出力周波数が設定されると、スイッチ切替テーブルを参照して、当該ＤＤＳ出力周波数に対応するＢＰＦ番号のＢＰＦに接続を切り替える指示を入力側と出力側のＮチャンネル切替スイッチ１３，１５に出力するようにしているので、ＤＤＳ回路１２の出力可能な周波数範囲内の任意の周波数についてスプリアスを低減することができ、ＤＤＳ回路１２の出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【００４１】
［第２の実施の形態に係る周波数シンセサイザ：図４］
次に、第２の実施の形態に係る周波数シンセサイザについて図４を用いて説明する。図４は、第２の実施の形態に係る周波数シンセサイザの構成ブロック図である。
図４に示すように、第２の実施の形態に係る周波数シンセサイザ（第２の周波数シンセサイザ）は、制御回路２１と、ＤＤＳ回路２２と、オペアンプ２３と、帯域可変型フィルタ２４と、ＰＬＬ−ＩＣ２５と、ループフィルタ２６と、ＶＣＯ２７とを備えている。
【００４２】
［各部］
上記構成部分の内、ＤＤＳ回路２２、ＰＬＬ−ＩＣ２５、ループフィルタ２６、ＶＣＯ２７は、図８に示した一般的な周波数シンセサイザと同様の部分であるため、ここでは説明を省略する。
【００４３】
第２の周波数シンセサイザの特徴部分について説明する。
帯域可変型フィルタ２４は、可変容量ダイオードで構成され、オペアンプ２３から入力される制御電圧Ｖｔに応じたフィルタ特性が得られるものである。具体的には、通過帯域の中心周波数がＤＤＳ回路２２からの出力周波数で、スプリアスを十分低減する通過帯域幅となるフィルタ特性とするものである。尚、制御電圧Ｖｔは、請求項に記載した帯域制御電圧に相当する。
【００４４】
制御回路２１は、ＭＰＵ等で構成される処理回路であり、従来と同様に、ＤＤＳ回路２２及びＰＬＬ−ＩＣ２５の制御を行うと共に、第２の周波数シンセサイザの特徴として、帯域可変型フィルタ２４を制御する電圧を出力する。尚、制御回路２１は、オペアンプ２３に電圧を出力するためのＤ／Ａ変換機能を備えている。
具体的には、制御回路２１には電圧を出力するための制御電圧テーブルが設けられており、ＤＤＳ回路２２の出力周波数が設定されると、テーブルを参照して当該出力周波数に対応する電圧値を読み出し、Ｄ／Ａ変換してオペアンプ２３に出力する。制御電圧テーブルについては後で説明する。
【００４５】
オペアンプ２３は、制御回路２１から入力された電圧を増幅して帯域可変型フィルタ２４の制御電圧Ｖｔとして出力する。
制御回路２１の駆動電圧は３．３Ｖであるが、オペアンプ２３を設けることにより、それ以上の制御電圧Ｖｔを出力することができ、帯域可変型フィルタ２４の可変帯域幅を広げることができるものである。
尚、帯域可変型フィルタ２４の制御を３．３Ｖ以内で行うことが可能であれば、オペアンプ２３は不要である。
【００４６】
［制御電圧テーブル：図５］
次に、制御回路２１に設けられた制御電圧テーブルについて図５を用いて説明する。図５は、制御電圧テーブルの模式説明図である。
図５に示すように、制御電圧テーブルは、周波数（ＤＤＳ回路２２からの出力周波数）と、それに対応する電圧値を記憶しているものである。電圧値は、オペアンプ２３で増幅した場合に、帯域可変型フィルタ２４で適切なフィルタ特性が得られる制御電圧Ｖｔが印加されるよう、制御回路２１が出力する電圧の値である。
【００４７】
そして、制御回路２１は、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して対応する電圧値を読み出し、Ｄ／Ａ変換して、電圧をオペアンプ２３に出力する。
【００４８】
オペアンプ２３は、制御回路２１からの電圧を増幅して、制御電圧Ｖｔとして帯域可変型フィルタ２４に出力する。
これにより、帯域可変型フィルタ２４は、ＤＤＳ回路２２からの出力周波数に応じた適切な通過帯域を備えたフィルタ特性となり、ＤＤＳ出力のスプリアスを除去し、所望の基準周波数がＰＬＬ−ＩＣ２５に入力されるものである。
尚、オペアンプ２３を含まない構成では、制御回路２１から出力される電圧がそのまま制御電圧Ｖｔとなり、制御電圧テーブルでは、Ｖｔを生成するための電圧値が記憶される。
【００４９】
［帯域可変型フィルタの構成例：図６］
次に、帯域可変型フィルタ２４の構成例について図６を用いて説明する。図６は、帯域可変型フィルタ２４の構成例を示す回路図である。
図６に示すように、帯域可変フィルタ２４の構成例は、入力端子と出力端子との間に、第１のコンデンサＣ１と、第１のコイルＬ１と、第３のコイルＬ３と、第２のコンデンサＣ２とが直列に接続され、第１のコイルと第３のコイルとの間の点に一端が接地された第２のコイルＬ２が接続されている。
【００５０】
そして、第２のコイルが接続された点と第３のコイルとの間の点に、第１のダイオードＤ１のアノードが接続され、カソードは制御電圧端子に接続されている。
更に、第１のダイオードＤ１のカソードと制御電圧端子との間の点に第２のダイオードＤ２のカソードが接続され、アノードは接地されている。
第１のダイオードＤ１と第２のダイオードＤ２は、可変容量コンデンサを構成し、制御電圧Ｖｔに応じ容量を可変する。
【００５１】
上記構成の帯域可変型フィルタ２４では、入力端子から入力されたＤＤＳ出力信号を、制御電圧Ｖｔに応じたフィルタ特性でフィルタリングして、所定の周波数帯域のみを通過させて出力端子から基準周波数信号として出力する。
【００５２】
このように、第２の周波数シンセサイザでは、第１の周波数シンセサイザに比べてハードウェア構成を大幅に小さくすることができるものである。
【００５３】
［制御電圧とフィルタ特性との関係：図７］
次に、帯域可変型フィルタ２４における制御電圧Ｖｔとフィルタ特性との関係について図７を用いて説明する。図７は、帯域可変型フィルタ２４における制御電圧Ｖｔとフィルタ特性との関係を示す模式説明図である。
図７に示すように、帯域可変型フィルタ２４は、制御電圧Ｖｔに応じて通過帯域を変えるものである。図７の例では、Ｖｔ＝１Ｖの場合からＶｔ＝１０Ｖの場合が示されているが、これに限らず、制御電圧Ｖｔを調整することにより、ＤＤＳ回路２２において出力可能な周波数範囲ｆａ〜ｆｂの間で、通過帯域を任意の位置に設定することができるものである。
【００５４】
つまり、帯域可変型フィルタ２４に適切な制御電圧Ｖｔを印加することにより、所望のＤＤＳ出力周波数をフィルタの中心周波数とするフィルタ特性として、スプリアスが除去された基準周波数信号を出力するものである。
【００５５】
そして、第２の周波数シンセサイザでは、予め想定されるＤＤＳ出力周波数について、それに応じたフィルタ特性が得られる制御電圧Ｖｔを求めておく。そして、制御回路２１の制御電圧テーブルでは、オペアンプ２３で増幅して当該制御電圧Ｖｔとなるような電圧値をＤＤＳ出力周波数に対応して記憶しておくものである。
オペアンプ２３を備えていない場合には、制御電圧テーブルには制御電圧Ｖｔの値が記憶される。
【００５６】
これにより、第２の周波数シンセサイザでは、ＤＤＳ回路２２の出力可能な周波数範囲内の任意の周波数を用いて、スプリアスのない基準周波数信号を出力することができるものであり、ＤＤＳ回路２２の機能を十分活用することができるものである。
【００５７】
［第２の実施の形態の効果］
本発明の第２の実施の形態に係る周波数シンセサイザによれば、ＤＤＳ回路２２の出力に、制御電圧Ｖｔに応じて通過帯域を可変とする帯域可変型フィルタ２４を設け、制御回路２１が、ＤＤＳ出力周波数と電圧値とを対応付けて制御電圧テーブルに記憶しておき、外部からＤＤＳ出力周波数が設定されると、制御電圧テーブルを参照して、当該ＤＤＳ出力周波数に対応した電圧値を読み取り、Ｄ／Ａ変換した電圧をオペアンプ２３に出力し、オペアンプ２３が入力された電圧を増幅して制御電圧Ｖｔとして帯域可変型フィルタ２４に印加するようにしているので、小規模なハードウェア構成で、ＤＤＳ回路２２の出力可能な周波数範囲内の任意の周波数についてスプリアスを低減することができ、ＤＤＳ回路２２の出力可能な周波数範囲を十分利用して、所望の基準周波数信号を出力することができる効果がある。
【００５８】
また、第２の周波数シンセサイザによれば、オペアンプ２３を設けることにより、制御回路２１からの電圧を増幅して帯域可変型フィルタ２４に印加することができ、帯域可変型フィルタ２４の可変帯域幅を広くすることができる効果がある。
【産業上の利用可能性】
【００５９】
本発明は、スプリアスを低減すると共にＤＤＳの出力周波数帯域を有効に利用して所望の基準周波数信号を出力することができる周波数シンセサイザに適している。
【符号の説明】
【００６０】
１１，２１，３１…制御回路、 １２，２２，３２…ＤＤＳ回路、 １３…入力側Ｎチャンネル切替スイッチ、 １４…ＢＰＦ部、 １５…出力側Ｎチャンネル切替スイッチ、 １６，２５，３４…ＰＬＬ−ＩＣ、 １７，２６，３５…ループフィルタ、 １８，２７，３６…電圧制御発振器（ＶＣＯ）、 ２３…オペアンプ、 ２４…帯域可変型フィルタ、 ３３…ＢＰＦ
【特許請求の範囲】
【請求項１】
発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、前記電圧制御発振器の出力周波数を設定された分周比で分周した周波数と前記基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、前記位相差に基づいて前記発振制御電圧を生成するループフィルタと、前記基準周波数生成回路の出力周波数と前記ＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、
前記基準周波数生成回路の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、
前記制御回路が、周波数の値と前記帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部から前記基準周波数生成回路の出力周波数が設定されると、前記制御電圧テーブルを参照して、前記設定された出力周波数に対応する帯域制御電圧を前記帯域可変型フィルタに出力することを特徴とする周波数シンセサイザ。
【請求項２】
制御回路からの帯域制御電圧を増幅して帯域可変型フィルタに印加するオペアンプを備えたことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
帯域可変型フィルタが、コンデンサ、コイル及び可変容量ダイオードで構成されることを特徴とする請求項１又は２記載の周波数シンセサイザ。
【請求項４】
発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、前記電圧制御発振器の出力周波数を設定された分周比で分周した周波数と前記基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、前記位相差に基づいて発振制御電圧を生成するループフィルタと、前記基準周波数生成回路の出力周波数と前記ＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、
それぞれ通過周波数特性の異なる複数のバンドパスフィルタと、前記基準周波数生成回路の出力信号を前記複数のバンドパスフィルタのいずれかに出力する入力側切替スイッチと、前記複数のバンドパスフィルタのいずれかから出力される信号を前記ＰＬＬ回路に出力する出力側切替スイッチとを備え、
前記制御回路が、周波数の値といずれかのバンドパスフィルタとを対応付けたスイッチ切替テーブルを記憶しており、外部から前記基準周波数生成回路の出力周波数が設定されると、前記スイッチ切替テーブルを参照して前記設定された出力周波数に対応するバンドパスフィルタを選択し、前記選択されたバンドパスフィルタに接続を切り替えるよう前記入力側切替スイッチ及び前記出力側切替スイッチを制御することを特徴とする周波数シンセサイザ。
【請求項５】
入力側切替スイッチ及び出力側切替スイッチがダイオードスイッチで構成されることを特徴とする請求項４記載の周波数シンセサイザ。
【請求項１】
発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、前記電圧制御発振器の出力周波数を設定された分周比で分周した周波数と前記基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、前記位相差に基づいて前記発振制御電圧を生成するループフィルタと、前記基準周波数生成回路の出力周波数と前記ＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、
前記基準周波数生成回路の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタを備え、
前記制御回路が、周波数の値と前記帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部から前記基準周波数生成回路の出力周波数が設定されると、前記制御電圧テーブルを参照して、前記設定された出力周波数に対応する帯域制御電圧を前記帯域可変型フィルタに出力することを特徴とする周波数シンセサイザ。
【請求項２】
制御回路からの帯域制御電圧を増幅して帯域可変型フィルタに印加するオペアンプを備えたことを特徴とする請求項１記載の周波数シンセサイザ。
【請求項３】
帯域可変型フィルタが、コンデンサ、コイル及び可変容量ダイオードで構成されることを特徴とする請求項１又は２記載の周波数シンセサイザ。
【請求項４】
発振制御電圧に応じた周波数を発振する電圧制御発振器と、基準周波数信号を出力する基準周波数生成回路と、前記電圧制御発振器の出力周波数を設定された分周比で分周した周波数と前記基準周波数生成回路の出力周波数とを比較して位相差を出力するＰＬＬ回路と、前記位相差に基づいて発振制御電圧を生成するループフィルタと、前記基準周波数生成回路の出力周波数と前記ＰＬＬ回路の分周比とを制御する制御部とを備えた周波数シンセサイザであって、
それぞれ通過周波数特性の異なる複数のバンドパスフィルタと、前記基準周波数生成回路の出力信号を前記複数のバンドパスフィルタのいずれかに出力する入力側切替スイッチと、前記複数のバンドパスフィルタのいずれかから出力される信号を前記ＰＬＬ回路に出力する出力側切替スイッチとを備え、
前記制御回路が、周波数の値といずれかのバンドパスフィルタとを対応付けたスイッチ切替テーブルを記憶しており、外部から前記基準周波数生成回路の出力周波数が設定されると、前記スイッチ切替テーブルを参照して前記設定された出力周波数に対応するバンドパスフィルタを選択し、前記選択されたバンドパスフィルタに接続を切り替えるよう前記入力側切替スイッチ及び前記出力側切替スイッチを制御することを特徴とする周波数シンセサイザ。
【請求項５】
入力側切替スイッチ及び出力側切替スイッチがダイオードスイッチで構成されることを特徴とする請求項４記載の周波数シンセサイザ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１９３２２２（Ｐ２０１１−１９３２２２Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５７６６３（Ｐ２０１０−５７６６３）
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１５日（２０１０．３．１５）
【出願人】（０００２３２４８３）日本電波工業株式会社 (1,148)
【Ｆターム（参考）】
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