【課題】 電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路を提供する。
【解決手段】 位相の進み／遅れを検出器１１で検出し、位相の進み／遅れに相当する信号を積分器１２で積分し、起動パルス生成部１３が、電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスをＬＰＦ５と積分器１２に出力し、ＬＰＦ５と積分器１２が、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するＰＬＬ回路である。 （もっと読む）

【課題】 想定外の伝送レートの入力信号が入力されても、次の入力信号に対するクロックとデータの再生を適切かつ高速に行えるようにする。
【解決手段】 本発明は、位相ロックループと周波数ロックループのうちのいずれか一方に切り替え可能なデュアルループ方式のクロックデータ再生回路５０に関する。この再生回路５０は、各ループのうちのいずれか一方を選択的に動作させるセレクタ５３と、各ループにおいてそれぞれ制御電圧を発生させ、周波数ロックループの動作中に制御電圧をいったん入力信号の到来前の中立状態に戻す電圧発生回路５４と、を備える。 （もっと読む）

【課題】 スプリアスを低減すると共にＤＤＳ回路本来の出力周波数帯域を十分に活用して所望の基準周波数信号を出力することができる周波数シンセサイザを提供する。
【解決手段】 ＤＤＳ回路２２の出力に、帯域制御電圧に応じて通過周波数帯域を可変とする帯域可変型フィルタ２４を備え、制御回路２１が、周波数の値と帯域制御電圧の値とを対応付けた制御電圧テーブルを記憶しており、外部からＤＤＳ回路２２の出力周波数が設定されると、制御電圧テーブルを参照して、設定された出力周波数に対応する制御電圧を帯域可変型フィルタ２４に出力して、帯域可変型フィルタ２４をＤＤＳ回路からの出力周波数に応じたフィルタ特性としてスプリアス成分を除去する周波数シンセサイザとしている。 （もっと読む）

【課題】安定したデータ送信ができる送信回路、集積回路装置及び電子機器等を提供すること。
【解決手段】送信回路１００は、電圧制御発振回路１９０を有し、搬送波の信号を生成するＰＬＬ回路１１０と、送信データＤＴＸに基づいて、電圧制御発振回路１９０の変調用制御電圧信号入力ノードＮＢに対して、変調用制御電圧信号ＶＭを出力する変調用制御電圧生成回路１２０と、電圧制御発振回路１９０の出力信号を増幅するパワーアンプ２１０とを含む。変調用制御電圧生成回路１２０は、送信データ出力期間の前の擬似信号出力期間に、擬似制御電圧信号を変調用制御電圧信号ＶＭとして出力する。 （もっと読む）

【課題】ＰＬＬ回路の回路規模の増大を抑制しながら、安定性と周波数引込み速さとを独立に設定可能にする。
【解決手段】ＰＬＬ回路１は、信号を遅延する遅延閉ループ１９により発振信号を生成するリング発振部２と、位相比較部３、チャージポンプ４、平滑フィルタ５、平滑電流源６、遅れ成分フィルタ７、および補正電流源８を有する。遅れ成分フィルタ７は、平滑フィルタ５と並列にチャージポンプ４の出力に接続され、チャージポンプ４の出力信号に含まれる応答遅れ成分を抽出する。リング発振部２は、遅延閉ループ１９において信号を遅延する遅延部として、平滑電流源６および補正電流源８の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部１１を有する。 （もっと読む）

【課題】ループ内の無駄時間を補償し、所望の特性を取得可能なＰＬＬ回路を提供する。
【解決手段】メインパス１１０は、入力段に配置され、入力信号と実信号との位相検出を行うフェーズディテクタ１１１と、フェーズディテクタの出力側に配置され、ループの応答特性を決めるためのループフィルタ１１３と、ループフィルタの出力信号に応じた周波数で発振し、発振信号を実信号としてメイン帰還パスに出力する制御発振器１１４と、を含み、ローカル帰還パス１３０は、ループフィルタの出力が入力され、制御発振器のレプリカとして機能するレプリカ部１３１と、レプリカ部の出力を一巡無駄時間分遅延させる遅延部１３２と、遅延部の入力信号と出力信号の差分を得る第１の減算器１３３と、第１の減算部の出力信号からループフィルタ中の内部信号を定数倍した信号を減算し、ループフィルタの入力側に出力する第２の減算器１３６と、を含む。 （もっと読む）

【課題】ループフィルタの帯域幅切り替え時の周波数変動を低減することによって、高速に周波数切り替えが可能なＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザは、基準発振器と、分周器と、位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯとを備えている。ループフィルタは、チャージポンプとＶＣＯとの間に互いに並列に設けられた第１経路および第２経路と、第１経路上に設けられた第１スイッチと、第２経路上に設けられた第２スイッチとを含み、第１スイッチおよび第２スイッチの双方がオフ状態であるとしたときに、それぞれの寄生容量が互いに同じであり、第１経路および第２経路それぞれの抵抗値が互いに異なり、第１スイッチおよび第２スイッチの一方がオン状態であるとき、他方がオフ状態となる。 （もっと読む）

【課題】ループ中に、バッファアンプや逓倍回路と、不要周波数成分を除去するフィルタを含むＰＬＬ発振回路において、広帯域に発振周波数を変化させた場合でも、簡単な構成によって、発振ループ中の不要周波数信号成分を除去し、安定化した発振出力を得ることが可能なＰＬＬ発振回路を提供する。
【解決手段】ＰＬＬ発振回路において、電圧制御発振器と位相比較器との間に不要周波数成分を除去するフィルタ回路を挿入するとともに、電圧制御発振器の制御電圧情報を記憶した制御電圧メモリの出力信号によって、上記フィルタ回路の通過周波数帯域を変更するように構成する。 （もっと読む）

【課題】ロックアップ時間を短縮すること。
【解決手段】ＰＬＬ回路２０の位相比較器２３は、基準信号ｆｒと比較信号ｆｐの位相を比較し、両信号ｆｒ，ｆｐの位相差に応じた信号を出力する。ループフィルタ２５は強誘電体容量Ｃ１を含み、位相比較器２３の出力信号に応じたチャージポンプ２４から出力される位相差電流ＩＰにより直流電圧を生成するとともに、その直流電圧を平滑化して制御電圧ＶＣを生成する。ＶＣＯ２６は、制御電圧ＶＣに応じた周波数の出力信号ｆｏを生成する。カウンタ３１は、入力信号ｆｉをカウントし、カウント値と第１の設定値，第２の設定値とを比較し、第１の期間、強誘電体容量Ｃ１を高電位電源ＶDDの電源線に接続し、第２の期間、強誘電体容量Ｃ１と低電位電源ＶSSの電源線を接続する。 （もっと読む）

【課題】 位相比較器の位相差に対する検波電圧特性の非線形性によって、Ｆ−Ｎ方式ＰＬＬ周波数シンセサイザ出力に発生するスプリアスの抑圧を実現することを目的とする。
【解決手段】 高周波信号を生成する電圧制御発振器と、前記高周波信号より同期信号を生成する可変分周器と、基準信号を生成する基準発振源と、前記基準信号より位相差を有する２つの基準信号を生成する基準信号生成手段と、前記それぞれの基準信号と前記同期信号を入力とし、第１と第２の位相比較信号を出力する第１の位相比較器と、第３と第４の位相比較信号を出力する第２の位相比較器と、前記第１と第２の位相比較信号を差分した差分結果と、前記第３と第４の位相比較信号を差分した差分結果を合成して平滑化した合成信号を出力するループフィルタとを備え、前記合成信号に応じて電圧制御発振器を制御することにより前記高周波信号を生成する。 （もっと読む）

【課題】ジッタの増加を防止し、カットオフ周波数の変動を防止することができる位相ロックループ回路及び遅延ロックループ回路を提供することを課題とする。
【解決手段】リファレンス信号とフィードバック信号との位相を比較し、その位相差を示す位相差信号を出力する位相比較器（１０１）と、前記位相差信号に応じたチャージポンプ電流を出力するチャージポンプ（１０２）と、抵抗及び容量を含み、前記チャージポンプ電流を平滑化して制御電圧に変換するローパスフィルタ（１０３）と、前記制御電圧に応じた周波数の発振信号を生成する電圧制御発振器（１０４）と、前記発振信号を分周した分周信号を生成し、前記分周信号を前記フィードバック信号として前記位相比較器に出力する分周器（１０５）とを有し、前記ローパスフィルタ内の抵抗は、前記制御電圧に応じて変化する可変抵抗であることを特徴とする位相ロックループ回路が提供される。 （もっと読む）

【課題】ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供すること。
【解決手段】半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。ディジタルループフィルタ12は、第1ゲインαを有して位相比較器10、11のディジタル位相出力信号θが供給される比例パス12aと、第2ゲインβを有して信号θが供給される積分パス12b、12c、12dと、信号θの大きさを判定する判定器12g、12hを含む。ディジタル位相出力信号θの大きさが所定の基準値θthよりも大きい場合には、判定器12g、12hは第2ゲインβと第1ゲインαとの比β/αを大に設定する。 （もっと読む）

【課題】回路面積の増大、ピン数の浪費、入出力位相誤差特性の悪化を招くことなく、ループバンド幅の狭い位相ロックループ回路を提供する。
【解決手段】位相ロックループ回路は、フィルタ回路と電圧制御発振回路との間に設けられ、フィルタ回路から供給される第１のアナログ電圧のゲインを１／ｎ（ｎは１よりも大きい値）に抑制した第２のアナログ電圧を電圧制御発振回路に供給するゲイン抑制回路を備える。ゲイン抑制回路は、第１のアナログ電圧が、その可動範囲の上限電圧もしくは下限電圧に到達している期間は、第２のアナログ電圧の可動範囲の上限電圧が、最大で電圧制御発振回路の入力電圧範囲の上限電圧になるまで一定の比率で平行移動させる、もしくは、第２のアナログ電圧の可動範囲の下限電圧が、最小で電圧制御発振回路の入力電圧範囲の下限電圧になるまで一定の比率で平行移動させる。 （もっと読む）

【課題】カットオフ周波数をアダプティブに制御する。
【解決手段】ＣＤＲ回路４０には、位相検出器１、シリアル−パラレル変換器２、デジタルフィルタ３、位相制御器４、位相補間器５、積分器６、マルチプレクサ７、及びマルチプレクサ８が設けられる。積分器６は、デジタルフィルタ３で計算されたアーリィ（Early）信号［０：ｎ］−レート（Late）信号［０：ｎ］の符号の情報信号である出力信号ＳＦを入力し、この信号を一定期間Ｍでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分する。ＣＤＲ回路４０は、デジタルフィルタの閾値と位相補間器の位相ステップを最適な値に変更して、カットオフ周波数をアダプティブに制御する。 （もっと読む）

【課題】ループフィルタの帯域幅切換時の周波数変動を低減することによって、高速に周波数切換が可能なＰＬＬ周波数シンセサイザを提供する。
【解決手段】本発明の一実施形態のＰＬＬ周波数シンセサイザ１は、分周器３０と、位相比較器４０と、チャージポンプ５０と、ループフィルタ６０と、電圧制御発振器７０と、切換スイッチ（切換部８０の内部）とを備える。ループフィルタ６０は、半導体基板上の基準電位を接地電位とし、切換スイッチは、半導体基板２上に形成され、ループフィルタ６０の時定数を切り換えるためにループフィルタ６０の中間ノードと半導体基板２上の基準電位とを接続するか否かを切り換える。 （もっと読む）

【課題】チャージポンプがない位相固定ループ及びこれを含む集積回路を提供する。
【解決手段】チャージポンプがない位相固定ループは、位相周波数検出器及びループフィルタを含む。ループフィルタは、プルアップ抵抗、プルアップ抵抗と直列に連結されたプルダウン抵抗及びプルアップ抵抗とプルダウン抵抗の連結ノードと連結された電気容量部を含み、位相周波数検出器から第１制御信号が入力される時に提供される第１基準電圧の入力を受けてプルアップ抵抗と電気容量部によって形成されたパスを通じて電気容量部を充電させ、位相周波数検出器から第２制御信号が入力される時に提供される第１基準電圧より低い第２基準電圧の入力を受けてプルダウン抵抗と電気容量部によって形成されたパスを通じて電気容量部を放電させ、充電された又は放電された電気容量部に基づいて生成された制御電圧を出力する。 （もっと読む）

【課題】 移相量を常に一定に制御可能とし、電源電圧変動時等の影響の低減、素子バラツキの影響を低減する移相回路の提供。
【解決手段】基準周波数信号が入力されて２分配され一方の信号は位相比較器１０２の一方の入力となり、他方の信号は移相器１０１を介してその位相が移相された後に、前記位相比較器１０２の他方の入力となり、位相比較器１０２の出力はループフィルタ（ＬＰＦ）１０３を介して差動増幅器１０４の一方の入力端子に入力され、差動増幅器１０４の出力信号により移相器１０１の移相量が制御されるＰＬＬループを有し、差動増幅器１０４の他方の入力端子に印加される基準電圧により前記移相器１０１での移相量が定まる。 （もっと読む）

【課題】回路規模の大幅な増大を招かずに、早期に所望の周波数を有する信号を出力することができる位相同期ループ回路及び当該回路を備える信号発生装置を提供する。
【解決手段】位相同期ループ回路１は、ＰＬＬ部１０と、ＰＬＬ部１０から出力される信号Ｓ１の周波数をＰＬＬ部１０の同調周波数帯域に高速に引き込むためのプリチューン信号Ｓ２６を生成するプリチューン信号生成部２０とを備えている。プリチューン信号生成部２０は、ＰＬＬ部１０から出力される信号Ｓ１の周波数をカウントするカウンタ２１、カウンタ２１でカウントされた信号Ｓ１の周波数とプリチューン周波数との誤差を示す誤差値が所定の閾値よりも小であるか否かを判定する誤差判定部２３、及び誤差判定部２３の判定によって誤差値が所定の閾値よりも小となるときのＰＬＬ部１０に与えられるプリチューン信号Ｓ２６を記憶するメモリ２５を備える。 （もっと読む）

【課題】製造条件によるデバイス特性のバラツキや使用温度、電源電圧などの使用環境によるデバイス特性のバラツキがある場合でも、未然にＶＣＯ６の発振停止を防止すると共に、安定的に起動を行うことができるＰＬＬ回路を備えた半導体集積回路を提供する。
【解決手段】ＰＬＬ回路２の過渡応答時間とデバイス及び使用環境に応じたチャージポンプ４の電流値を、事前にメモリ１０に保存しておき、マイコン９からの制御信号ＩＣＰｃｔｌに基き、チャージポンプ４は、ＰＬＬ回路２起動時から発振安定時までの過渡応答期間中は、電流値をメモリ１０の設定情報に従って低減させる。 （もっと読む）

【課題】コンデンサの容量値を小さくしてループフィルタのＩＣ化を容易にし、かつ、周波数シンセサイザの同期状態に関係なくＣ／Ｎ特性やスプリアス特性を改善できるようにする。
【解決手段】並列接続された複数のコンデンサＣ₁〜Ｃ_nと、これらのチャージ／ディスチャージ動作をパイプライン処理として行うように切り替えを行うスイッチＳＷ₁₁〜ＳＷ_1n，ＳＷ₂₁〜ＳＷ_2nと、複数のコンデンサＣ₁〜Ｃ_nを備えた並列回路の出力側に接続されたコンデンサＣ_Hとを備えてＬＰＦ１５を構成し、各コンデンサＣ₁〜Ｃ_nに順次チャージされた電荷が並列回路の出力として得られ、それがコンデンサＣ_Hに順次に蓄積されるようにすることにより、各コンデンサＣ₁〜Ｃ_n，Ｃ_Hの容量値を小さくすることにより時定数が小さくなっても、回路全体として大きな時定数を実現できるようにする。 （もっと読む）